CN110729995B - 一种电平转换电路及电平转换方法 - Google Patents

一种电平转换电路及电平转换方法 Download PDF

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Abstract

本发明公开一种电平转换电路及电平转换方法，包括：电流镜、第一、第二NMOS管；第一、第二NMOS管的栅极共接于同一个偏置电压；第一NMOS管的漏极连接电流镜的一侧，第二NMOS管的漏极连接电流镜的另一侧；第一NMOS管的源极接输入电压，第二NMOS管的源极接阈值电压；第一、第二NMOS管分别将输入电压和阈值电压转换成对应的电流，输入到电流镜的两侧；电流镜将从第一、第二NMOS管输入的两个电流比较，并转换成对应的电压从电流镜的另一侧输出；迟滞反相器的第一输入端接入电流镜输出的电压，第二输入端接入电源电压；输入电压大于阈值电压时，电流镜输出的电压为零，迟滞反相器的输出电压为电源电压。本发明降低了对输入信号的要求，实现电平转换。

Description

一种电平转换电路及电平转换方法
技术领域
本发明涉及模拟集成电路技术领域，更具体地，涉及一种电平转换电路及电平转换方法。
背景技术
随着集成电路集成度越来越高，越来越多不同功能的电路模块会被集成到一块芯片上去。然而由于芯片内不同的电路模块有着不同的电源要求，如低功耗电路一般伴随着低电源电压的需求、高速通信芯片则需要较高的电源电压以提高其电压转换速率，而且不同的芯片也会有着不同的电压域。因此，需要使用电平转换电路以使得信号能够在不同的电压域间相互传递。而这之中需要值得注意的是，当信号由低电压域转高电压域时，如果电平转换电路无法正确识别低电压域传来的逻辑高电平信号，则会导致信号转换出现错误。
图1所示为一种常见的电平转换电路，包括：反相器INV、PMOS管P1和P2、NMOS管N1和N2。在该电平转换电路的逻辑中，输入信号Vin的电平需要高于NMOS管N1的阈值电压才能使Vout输出高电平。其中，NMOS管的阈值电压约为0.7V，也就是说对低于0.7V的低电平，现有的电平转换电路无法将其转换成高电平。因此，对于电压域低于NMOS管N1的阈值电压的电路模块或芯片来说，其信号无法通过该电平转换电路转换。
发明内容
针对现有技术的缺陷，本发明的目的在于解决电压域低于NMOS管阈值电压的低电平信号无法通过现有电平转换电路转换成高电平的技术问题。
为实现上述目的，第一方面，本发明提供一种电平转换电路，包括：差分共栅放大器、阈值电压产生单元以及迟滞反相器；
所述差分共栅放大器包括：电流镜、第一NMOS管以及第二NMOS管；所述第一NMOS管和第二NMOS管的栅极共接于同一个偏置电压；所述第一NMOS管的漏极连接电流镜的一侧，所述第二NMOS管的漏极连接电流镜的另一侧；所述第一NMOS管的源极接入输入电压，第二NMOS管的源极接入阈值电压；所述第一NMOS管和第二NMOS管分别将输入电压和阈值电压转换成对应的电流，输入到电流镜的两侧；所述电流镜将从第一NMOS管和第二NMOS管输入的两个电流比较，并转换成对应的电压从电流镜的另一侧输出；
所述阈值电压产生单元，用于产生所述阈值电压；
所述迟滞反相器的第一输入端接入所述电流镜另一侧输出的电压，第二输入端接入电源电压；所述迟滞反相器的输出电压为电平转换电路的输出电压；
当所述输入电压大于阈值电压时，所述电流镜输出的电压为零，此时，所述迟滞反相器的输出电压为所述电源电压，即当输入电压大于阈值电压时，电平转换电路的输出电压为电源电压，实现了输入电压到电源电压的转换。
可选地，该电路还包括：偏置电压产生单元；
所述偏置电压产生单元包括：第三NMOS管和第一电流源；
所述第三NMOS管的源级接地，第三NMOS管的栅极与漏极短接并连接到第一电流源的输出端，第一电流源的输入端接所述电源电压；所述第三NMOS管的栅极输出所述偏置电压。
可选地，所述阈值电压产生单元包括：第四NMOS管；
所述第四NMOS管的栅极连接电源电压，第四NMOS管的源极接地，第四NMOS管的漏极连接所述第二NMOS管的源极；
通过控制第四NMOS管的工艺控制第四NMOS管的漏极电压，所述第四NMOS的漏极电压即为所述阈值电压，所述第四NMOS管的漏极电压可控制到0.1V以内。
可选地，所述电流镜包括：第一PMOS管和第二PMOS管；
第一PMOS管的源级和第二PMOS管的源极均接入所述电源电压；所述第一PMOS管的漏极与栅极短接并与第二PMOS管的栅极和第一NMOS管的漏极连接；
第二PMOS管的漏极与第二NMOS管的漏极相连。
可选地，所述阈值电压产生单元还包括：电阻；
所述电阻的一端连接第四NMOS管的漏极，所述电阻的另一端连接所述第二NMOS管的源极。
第二方面，本发明提供一种电平转换方法，包括如下步骤：
通过差分共栅放大器实现输入电压和阈值电压的比较放大；当输入电压大于阈值电压时，比较放大输出的电压值为0V；
通过迟滞反相器对差分共栅放大器的输出电压实现转换，当差分共栅放大器输出电压为0V时，迟滞反相器输出电源电压，实现输入电压到电源电压的电平转换。
可选地，该方法还包括如下步骤：
将NMOS管漏极电压作为所述阈值电压，通过NMOS管的工艺控制NMOS管的漏极电压在0.1V以内。
可选地，上述电平转换方法通过第一方面提供的电平转换电路实现。
总体而言，通过本发明所构思的以上技术方案与现有技术相比，具有以下有益效果：
本发明提供的电平转换电路及电平转换方法，采用的阈值电压产生单元，可以根据不同的情况做出不同的电路设计，而不是固定的NMOS管的阈值电压，因此电路设计上较为灵活，并且可以获得比NMOS管的阈值电压更低的电压，例如通过控制NMOS管的工艺将阈值电压降低到小于0.1V，使得大于0.1V的输入信号均可通过本发明提供的电平转换电路转换成高电平，从而降低了对输入信号的要求。
本发明提供的电平转换电路及电平转换方法，采用共栅级输入对的放大器，因此可以消除寄生电容的密勒效应，从而减小的响应时间，能够允许更高频率的输入信号转换。
本发明提供的电平转换电路及电平转换方法，采用NMOS管做为放大器的共栅级输入对，减小了对产生输入信号的信号源的驱动能力的要求。
本发明提供的电平转换电路及电平转换方法，在输出端采用迟滞反相器，可以降低输入信号纹波以及噪声对输出信号的干扰。
本发明提供的电平转换电路及电平转换方法，整体结构简单，功耗低，对工艺没有较高要求。
附图说明
图1是现有技术的一种电平转换电路的原理示意图；
图2是本发明提供的一种电平转换电路的结构框架图；
图3是本发明实施例提供的一种电平转换电路的结构示意图；
图4是本发明实施例提供的另一种电平转换电路的结构示意图；
在所有附图中，相同的附图标记用来表示相同的元件或结构，其中，201为电源电压VDD，202为偏置电压产生单元，203为阈值电压产生单元，204为差分共栅放大器，205为迟滞反相器，206为偏置电压信号，207为阈值电压信号，208为放大器输出的比较信号，209为差分共栅放大器的共栅级输入对，210为输入信号Vin，211为输出信号Vout。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
本发明公开了一种超低压转高压的电平转换电路。电路包括偏置电压产生单元、阈值电压产生单元、差分共栅放大器以及迟滞反相器，偏置电压产生单元的输入端接电源电压，输出端接差分共栅放大器的偏置输入端，用于产生偏置电压信号；阈值电压产生单元的输入端接电源电压，输出端接差分共栅放大器的差分输入端，用于产生用于比较的阈值电压信号；差分共栅放大器的偏置输入端接偏置电压产生单元的输出端，差分输入端与输入信号和阈值电压产生单元的输出端相连，输出端接迟滞反相器的输入端。迟滞反相器的输入端接差分共栅放大器的输出端，输出端传输输出信号。本发明解决了现有的低压向高压转换时电路对低电平电压要求较高的问题，该低电平电压可以低于NMOS晶体管的阈值电压；比较电路采用了共栅级输入对，具有速度快、抗噪强等优点。
本发明的目的是为了克服现有的电平转换电路对低压输入信号的要求较高的问题，提供了解决该问题的技术方案及电路。
为了实现上述目的，本发明采用的技术方案是提供一种电平转换电路，包括：偏置电压产生单元、阈值电压产生单元、差分共栅放大器以及迟滞反相器；所述偏置电压产生单元的输入端接电源电压，输出端接差分共栅放大器的偏置输入端，用于产生偏置电压信号；所述阈值电压产生单元的输入端接电源电压，输出端接差分共栅放大器的差分输入端，用于产生用于比较的阈值电压信号；所述差分共栅放大器的偏置输入端接偏置电压产生单元的输出端，差分输入端与输入信号和阈值电压产生单元的输出端相连，输出端接迟滞反相器的输入端。所述迟滞反相器的输入端接差分共栅放大器的输出端，输出端传输输出信号。
优选地，放大器包括共栅级输入对，所述共栅级输入对的栅极与偏置电压产生单元产生的偏置电压连接，所述共栅级输入对的源级与输入信号和阈值电压产生单元的输出端相连。
优选地，放大器共栅级输入对采用NMOS晶体管。
优选地，输入信号电平低于电源电平。
优选地，当输入信号电平高于阈值电压产生单元的输出电平时，所述放大器输出低电平信号。
优选地，偏置电压产生单元输出的偏置电压信号应高于阈值电压产生单元输出的阈值电压信号。
优选地，当输入信号电平高于阈值电压产生单元的输出电平时，所述迟滞反相器输出电源电压。
图2为本发明提出的电平转换电路200的结构示意图，包括偏置电压产生单元202、阈值电压产生单元203、差分共栅放大器204以及迟滞反相器205。
具体的，偏置电压产生单元202产生的偏置电压信号206并不需要特别精准，由于其输出连接差分共栅放大器204的共栅级输入对209的NMOS管的栅极，并且阈值电压产生单元203输出的阈值电压信号207传入到共栅级输入对209中的一个NMOS管的源级。
具体地，在不同的设计要求下，阈值电压信号207会有所不同，而且不同工艺及温度下共栅级输入对209的NMOS管的电气特性会有所不同，因此偏置电压信号206需要设计的比共栅级输入对209的NMOS管的阈值电压及阈值电压信号207之和高。
阈值电压产生单元203输出的阈值电压信号207以及输入信号210通过差分共栅放大器204的共栅级输入对209的源级输入，通过比较两者之间的大小，输出比较信号208；迟滞反相器205根据输入的比较信号208输出逻辑信号211。
需要说明的是，阈值电压信号207的具体电压值可由如下公式推出：
Figure BDA0002294382350000071
Figure BDA0002294382350000072
IN2＝IN4
其中，IN2表示第二NMOS管的电流，IN4表示第四NMOS管的电流，μn表示电子迁移率，Cox表示单位面积栅氧化层电容，
Figure BDA0002294382350000073
表示第二NMOS管N2的宽长比，V206表示偏置信号206的电压值，V207表示阈值电压信号207的电压值，VthN2表示第二NMOS管N2的阈值电压，
Figure BDA0002294382350000074
表示第四NMOS管N4的宽长比，V201表示电源电压VDD的电压值，VthN4表示第四NMOS管N4的阈值电压。
需要注意的是，偏置电压信号206的电压值V206至少需要比阈值电压信号207的电压值V207与第二NMOS管N2的阈值电压VthN2之和高，否则第二NMOS管N2处于截止区，从而导致上述公式不成立，即出现不可预测的情况。
在典型情况下，第一NMOS管N1与第二NMOS管N2处于饱和区。仅考虑第二PMOS管P2以及第二NMOS管N2的沟道长度调制效应，比较信号208的具体电压值推导如下：
Figure BDA0002294382350000075
IP2＝IP1[1+λp(V201-V208)]
IN2'＝IN2[1+λn(V208-V207)]
IN2'＝IP2
其中，IN1表示第一NMOS管的电流，Ip1表示第一PMOS管的电流，Ip2表示第二PMOS管的电流，
Figure BDA0002294382350000081
表示第一NMOS管N1的宽长比，V210表示输入信号210的电压值，VthN1表示第一NMOS管N1的阈值电压，V208表示比较信号208的电压值，λp表示PMOS管的沟道长度调制系数，IN2'表示考虑沟道长度调制效应后流过第二NMOS管N2的电流值，λn表示NMOS管的沟道长度调制系数。根据上述公式，很容易推出，如V210上升，则IP1减小，又由于IN2不变，从而使得V208下降。
因此，如果输入信号Vin高于阈值电压信号207，差分共栅放大器204输出的比较信号208为低电平。迟滞反相器205将比较信号208反相，输出的输出信号Vout的电压为电源电压VDD，即完成低压到高压的电平转换功能。使用迟滞反相器而不是普通的反相器是为了防止输入信号Vin在阈值电压信号207的电压值附近小幅波动从而导致信号电平转换出错。
由前述可知，输入信号Vin只需高于阈值电压信号207的电压值便可成功转换成电源电压VDD。在图3中，这个阈值电压信号207是第四NMOS管N4的漏源电压产生。即输入信号Vin不再是如图1一样与NMOS管的阈值电压相比较，而是与NMOS管的漏源电压相比较。
由于第四NMOS管N4的栅极是接在电源电压上，因此第四NMOS管N4一定工作在线性区。在绝大多数工艺下，工作在线性区的NMOS管的漏源电压可以非常轻松的低至0.1V以下，并且可以通过改变该NMOS管的宽长比以及设置流过的电流进行调整。因此，本发明对输入信号的高电平值的要求可以降低至0.1V左右并且适用于绝大多数工艺。
同时，由于输入信号Vin连接到了第一NMOS管N1的源级，因此从源级看到的寄生电容小于从栅极看到的寄生电容。而且，如果如图1一般接到栅极，栅漏电容会产生密勒效应，提高了从栅极看到的寄生电容，但如果接到源级则基本上不会产生密勒效应。因此，输入信号Vin接到源级的方法减小了响应时间，即允许输入信号Vin有更高的频率。
而且，因为电流是通过第一NMOS管N1的源级流出本电平转换电路的，无需有电流通过该源级流入本电平转化电路中，因此产生输入信号Vin的信号源无需提供驱动电流，从而降低了本发明对输入信号源的驱动能力的要求。这对于用于检测较为微弱的信号的设备或模块电路来说有着明显的帮助。
图3示出一种电平转换电路的结构示意图，应注意，图3所示的电路图为电平转换电路的各种实施例中的一者，图4亦是电平转换电路的另一实施例。在图3所示的实施例中电平转换电路的偏置电压产生单元202包括：第二NMOS管N2和第一电流源I1，第二NMOS管N2的源级接地，栅极与漏极短接并连接到第一电流源I1的输出端，电流源I1的输入端接电源VDD。需要注意的是，这里并不能将偏置电压产生单元202视作电流镜结构，因为虽然其输出端接到差分共栅放大器204的共栅级输入对209的NMOS管的栅极，但是共栅级输入对209的NMOS管的源级电压不固定，因此无法按比例镜像第一电流源I1的电流。但是其可以限制共栅级输入对209所在的两条支路的最大电流，使得每条支路的电流不会超过第一电流源I1的电流，从而调整整个电平转换电路的功耗。
在图3所示的实施例中电平转换电路的阈值电压产生单元203包括：第四NMOS管N4。第四NMOS管N4的源级接地，栅极接VDD，漏极作为阈值电压信号207接至差分共栅放大器204的输入端。这里的阈值电压产生方式是通过第四NMOS管N4的漏源电压产生的，其栅极不一定要接电源电压VDD，但是如果电源电压较为稳定，则其栅源电压较为稳定，并且这可以保证其工作在线性区，从而可以得到一个较低的漏源电压，即可以设置一个较低的阈值电压。
在图3所示的实施例中电平转换电路的差分共栅放大器204包括：第一、第二PMOS管P1、P2和第一、第二NMOS管N1、N2。第一PMOS管P1的源级接电源VDD，漏极与栅极短接并与第二PMOS管P2的栅极和第一NMOS管N1的漏极相连。第二PMOS管P2的源级接电源VDD，漏极与第二NMOS管N2的漏极相连。第一NMOS管N1的栅极和第二NMOS管N2的栅极与偏置电压产生单元202输出的偏置信号206相连。第一NMOS管N1的源级与输入信号Vin相连。第二NMOS管N2的源级与阈值电压产生单元203输出的阈值电压信号207相连。
图3示出的阈值电压信号207由差分共栅放大器204以及阈值电压产生单元203共同产生。在典型情况下，第二NMOS管N2处于饱和区，第四NMOS管N4处于线性区。因此，在不考虑沟道长度调制效应的情况下，图3示出的比较信号208由差分共栅放大器204比较输入电压210以及阈值电压信号207而来。
需要注意的是，图3所示的实施例中差分共栅放大器204中第一PMOS管P1与第二PMOS管P2组成基本的电流镜结构，其可以用其他形态电流镜中的任一者替代，例如采用共源共栅电流镜，这样可以提高差分共栅放大器204的增益。
如以上所提及，电平转换电路200亦可由图4所示实施例来实作。在图4所示的实施例中阈值电压产生单元203，包括第一电阻R1和第四NMOS管N4。该结构的优势一共有两点，第一点，其提高了第二NMOS管N2源级往下连接的电阻，从而增大了差分共栅放大器204的增益；第二点，如第一电阻R1可调节，则可以产生更加精确的阈值电压信号。
综上所述，当输入信号小于NMOS管的阈值电压时，本发明的电平转换电路仍然能够正常工作。同时，通过本发明的技术方案可以较为容易的实现转换速度快、工作带宽、抗噪声能力强等优点。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种电平转换电路，其特征在于，包括：差分共栅放大器、偏置电压产生单元、阈值电压产生单元以及迟滞反相器；
所述差分共栅放大器包括：电流镜、第一NMOS管以及第二NMOS管；所述第一NMOS管和第二NMOS管的栅极共接于同一个偏置电压；所述第一NMOS管的漏极连接电流镜的一侧，所述第二NMOS管的漏极连接电流镜的另一侧；所述第一NMOS管的源极接入输入电压，第二NMOS管的源极接入阈值电压；所述第一NMOS管和第二NMOS管分别将输入电压和阈值电压转换成对应的电流，输入到电流镜的两侧；所述电流镜将从第一NMOS管和第二NMOS管输入的两个电流比较，并转换成对应的电压从电流镜的另一侧输出；
所述偏置电压产生单元包括：第三NMOS管和第一电流源；所述第三NMOS管的源级接地，第三NMOS管的栅极与漏极短接并连接到第一电流源的输出端，第一电流源的输入端接电源电压；所述第三NMOS管的栅极输出所述偏置电压；
所述阈值电压产生单元，用于产生所述阈值电压；所述阈值电压产生单元包括：第四NMOS管；所述第四NMOS管的栅极连接电源电压，第四NMOS管的源极接地，第四NMOS管的漏极连接所述第二NMOS管的源极；通过控制第四NMOS管的工艺控制第四NMOS管的漏极电压，所述第四NMOS的漏极电压即为所述阈值电压，所述第四NMOS管的漏极电压可控制到0.1V以内；
所述迟滞反相器的第一输入端接入所述电流镜另一侧输出的电压，第二输入端接入电源电压；所述迟滞反相器的输出电压为电平转换电路的输出电压；
当所述输入电压大于阈值电压时，所述电流镜输出的电压为零，此时，所述迟滞反相器的输出电压为所述电源电压，即当输入电压大于阈值电压时，电平转换电路的输出电压为电源电压，实现了输入电压到电源电压的转换。
2.根据权利要求1所述的电平转换电路，其特征在于，所述电流镜包括：第一PMOS管和第二PMOS管；
第一PMOS管的源级和第二PMOS管的源极均接入所述电源电压；所述第一PMOS管的漏极与栅极短接并与第二PMOS管的栅极和第一NMOS管的漏极连接；
第二PMOS管的漏极与第二NMOS管的漏极相连。
3.根据权利要求1所述的电平转换电路，其特征在于，所述阈值电压产生单元还包括：电阻；
所述电阻的一端连接第四NMOS管的漏极，所述电阻的另一端连接所述第二NMOS管的源极。
4.一种电平转换方法，其特征在于，所述电平转换方法通过权利要求1至3任一项所述的电平转换电路实现，所述电平转换方法包括如下步骤：
通过差分共栅放大器实现输入电压和阈值电压的比较放大；当输入电压大于阈值电压时，比较放大输出的电压值为0V；
通过迟滞反相器对差分共栅放大器的输出电压实现转换，当差分共栅放大器输出电压为0V时，迟滞反相器输出电源电压，实现输入电压到电源电压的电平转换。
5.根据权利要求4所述的电平转换方法，其特征在于，还包括如下步骤：
将NMOS管漏极电压作为所述阈值电压，通过NMOS管的工艺控制NMOS管的漏极电压在0.1V以内。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111641407B (zh) * 2020-07-08 2023-06-09 湖南国科微电子股份有限公司 一种分段式电平转换电路、集成芯片及电平转换装置
CN111900975A (zh) * 2020-08-06 2020-11-06 中科亿海微电子科技（苏州）有限公司 一种将高电压域信号转变为低电压域信号的电平转换电路
CN112436834B (zh) * 2020-11-27 2021-11-09 广州鸿博微电子技术有限公司 信号电平转换电路及其实现方法
CN114696816A (zh) * 2020-12-30 2022-07-01 圣邦微电子（北京）股份有限公司 一种接口电路
CN115201550B (zh) * 2022-09-16 2022-11-29 英彼森半导体(珠海)有限公司 一种高压输入检测电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103178829A (zh) * 2011-12-20 2013-06-26 中芯国际集成电路制造(上海)有限公司 电平移位电路
CN107924205A (zh) * 2015-08-31 2018-04-17 德克萨斯仪器股份有限公司 具有改进的栅极至源极电压调节的可配置高侧nmos栅极控制的方法与装置
CN109314515A (zh) * 2018-09-03 2019-02-05 深圳市汇顶科技股份有限公司 数据接口、芯片和芯片系统

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3575614A (en) * 1968-12-13 1971-04-20 North American Rockwell Low voltage level mos interface circuit
US4064405A (en) * 1976-11-09 1977-12-20 Westinghouse Electric Corporation Complementary MOS logic circuit
KR100211771B1 (ko) * 1997-03-27 1999-08-02 윤종용 전류모드 양방향 입출력 버퍼
CN100477526C (zh) * 2006-12-08 2009-04-08 华中科技大学 一种电压电平转换电路
US20110150138A1 (en) * 2009-12-18 2011-06-23 Electronics And Telecommunications Research Institute High linearity mixer and direct conversion receiver using the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103178829A (zh) * 2011-12-20 2013-06-26 中芯国际集成电路制造(上海)有限公司 电平移位电路
CN107924205A (zh) * 2015-08-31 2018-04-17 德克萨斯仪器股份有限公司 具有改进的栅极至源极电压调节的可配置高侧nmos栅极控制的方法与装置
CN109314515A (zh) * 2018-09-03 2019-02-05 深圳市汇顶科技股份有限公司 数据接口、芯片和芯片系统

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
《A Parellel-SSHI Rectifier for Piezoelectric Energy Harvesting》;Hao-Hsiang Hsu;《2018 IEEE International Conference on Consumer Electronics-Taiwan (ICCE-TW)》;20180830;全文 *
《An ultra-low power active diode using a hysteresis common gate comparator for low-voltage and low-power energy harvesting systems》;Kaori Matsumoto;《 2018 IFIP/IEEE International Conference on Very Large Scale Integration (VLSI-SoC)》;20190221;全文 *

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