KR100353295B1 - 동적 보상 증폭기 및 그 방법 - Google Patents

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Abstract

고 이득, 짧은 안정화 시간 및 저 동작전압을 가진 차동 증폭기가 개시되어 있다. 차동 증폭기 쌍이 2개 이상의 캐스코드 연결 트랜지스터 쌍을 포함하는 능동부하에 연결되어 있다. 이득 부스팅 증폭기가 부하 쌍 중의 하나의 게이트와 소스 사이에 연결되어 부하 쌍의 유효 임피던스를 증가시킴으로써, 이득을 증대시킨다. 보상 커패시터가 각각의 부하 트랜지스터의 게이트와 다른 부하 트랜지스터의 드레인 사이에 연결되어 있고, 드레인들은 동일한 크기와 반대극성의 전압스윙을 가진다. 증폭기의 슬루잉 기간 동안에, 보상 커패시터를 통하여 부하 트랜지스터로 그리고 부하 트랜지스터로부터 전하가 전달됨으로써, 출력의 안정화 시간을 줄인다.

Description

동적 보상 증폭기 및 그 방법{AMPLIFIER WITH DYNAMIC COMPENSATION AND METHOD}
본 발명은 증폭기 회로에 관한 것으로, 특히 저전압 및 저전력의 고속 증폭기에 관한 것이다.
많은 아날로그 분야 및 아날로그 디지털 혼합 분야에 있어서, 연산 증폭기는 주요 소자이다. 이러한 연산 증폭기는 저 전원전압에서 동작하도록 요구되므로 넓은 동적범위를 위해 필요한 큰 전압 스윙을 제공하는 것이 어렵게 된다. 유효전압 스윙을 증가시키기 위하여, 도 1 에 도시된 종래의 증폭기(10)와 같은 완전 차동 증폭기가 사용된다.
증폭기(10)는 한쌍의 차동 결합된 N형 MOS 트랜지스터(12A 및 12B)를 구비하고, 그들은 각각 차동입력(Vin+및 Vin-)을 가진다. 트랜지스터(12A 및 12B)의 소스는 공통 테일 전류원(13)에 연결되어 있다. 트랜지스터(12A 및 12B)의 드레인은 N형 MOS 트랜지스터(14A 및 14B)의 소스에 각각 연결되어 있다. 트랜지스터(12A 및 12B)의 게이트는 공통 바이어스 전압(VBN)에 연결되어 있다. 트랜지스터(14A 및 14B)가 공통 게이트 구성으로 연결되어 있어, 트랜지스터(12A 및 14A)는 하나의 캐스코드 쌍을 형성하고, 트랜지스터(12B 및 14B)도 하나의 캐스코드 쌍을 형성한다. 공지된 바와 같이, 트랜지스터(14A 및 14B)가 있음으로 인해 증폭기(10)의 부하에서 볼때의 유효출력임피던스가 증가된다.
증폭기(10)의 부하는 일종의 능동부하로서, P형 트랜지스터(16A 및 16B), P형 트랜지스터(18A 및 18B) 및 P형 트랜지스터(20A 및 20B)를 구비한다. P형 트랜지스터(20A 및 20B)는 전원전압(VDD)에 연결되는 소스와, 공통 바이어스 전압(VBP1)에 연결되는 게이트를 가지고 있다. P형 트랜지스터 쌍(18A 및 18B)은 트랜지스터 쌍(16A, 16B)과 트랜지스터 쌍(20A, 20B)의 중간에 연결되어 있고, 다른 공통 바이어스 전압(VBP2)에 연결되는 게이트를 가지고 있다. P형 트랜지스터 쌍(16A 및 16B)은 트랜지스터 쌍(14A, 14B)과 트랜지스터 쌍(18A, 18B)의 중간에 연결되어 있고, 트랜지스터(16A, 14A)의 드레인들 중간에서의 노드가 차동 출력인 출력(Vout-)을 형성하고 있다. 트랜지스터(16A 및 16B)의 게이트는 다른 공통 바이어스 전압(VBP3)에 연결되어 있다.
소망하는 고이득을 얻기 위하여, 트랜지스터(16A, 18A, 20A)는 효율적으로 직렬 연결되어, 트랜지스터(14A)에서 볼때의 부하 임피던스를 증가시킨다. 마찬가지로, 트랜지스터(16B, 18B, 20B)도 직렬 연결되어, 트랜지스터(14B)에서 볼때의 부하 임피던스를 증가시킨다. 이득이 특히 크게 요구된다면, 능동부하인 스택 P형 트랜지스터의 개수를 3개 내지 심지어 4개 이상으로 증가시키는 것이 필요할 수도 있다. 또한, 부하 트랜지스터(16A, 16B, 18A, 18B, 20A, 20B)는 선형영역 또는 트리오드 영역에서와는 반대로 포화영역에서 동작하여 비교적 높은 임피던스를 제공한다. 드레인-소스 전압(VDS)의 크기가 트랜지스터(VT)의 임계전압과 게이트-소스 전압(VGS) 간의 전압차이를 초과하게 되면, 트랜지스터는 포화모드에 있게 된다.
모든 부하 트랜지스터를 포화모드로 확실히 유지하기 위해서는 모든 트랜지스터가 충분히 큰 드레인-소스 전압(VDS)을 갖는 것이 중요하다. 이것은 3개의 바이어스 전압(VBP1, VBP2, VBP3)의 절대치 및 상대치를 신중히 선택할 것을 요구한다. 또한, 최대 출력스윙이 전원전압(VDD)을 3 ×VSAT미만으로 되도록 제한하기 때문에(여기서, VSAT는 트랜지스터를 포화모드로 유지하는데 필요한 최소 드레인-소스 전압임), 이는 출력(Vout+, Vout-)의 동적범위를 감소시킨다. 이득을 증대시킬 목적으로 부하 트랜지스터의 개수를 증가시킨다면, 최대 전압스윙은 더욱 더 감소될 것이다. 이러한 문제점은 전원전압(VDD)의 크기를 감소시키는 경향에 따라 더욱 심화되고 있다.
다수의 P형 부하를 이용하지 않고 이득 부스팅 증폭기를 이용하여 이득을 증대시시킬 수 있다는 것이 발견되고 있다. 다른 종래기술의 차동 증폭기(22)가 도 2 에 도시되어 있다. 도 1 에 도시된 3개의 P형 능동부하 단계를 이용하는 대신에, 2개의 단계가 이용된다. 제 1 반전 전압 증폭기(A1)는, 트랜지스터(14A)에서 볼때의 트랜지스터(16A)의 임피던스를 증폭기(A1)의 이득과 같은 인수만큼 증대시키도록 동작하는 부하 트랜지스터(16A)의 소스와 게이트 사이에 연결되어 있다. 예로서, 트랜지스터(16A)의 소스에서의 전압이 어떠한 이유로 증가된다면, 그 전압은 증폭기(A1)에 의해 증폭되고 반전될 것이다. 트랜지스터(16A)의 게이트에 연결된 증폭기(A1)의 출력이 전압강하됨으로써, 트랜지스터(16A)를 순간적으로 더 강하게 턴온시키며, 그래서 그 트랜지스터의 소스는 전압강하되고 본래의 증가를 상쇄시키게 된다. 따라서, 트랜지스터(16A)의 게이트-소스 전압은 일정하게 유지되어, 트랜지스터(16A)를 통과하는 전류도 일정하게 유지된다. 증폭기(A2)가 트랜지스터(16B)의 게이트와 소스 사이에 연결됨으로써, 증폭기(A1)는 일종의 이득 부스팅 증폭기가 된다.
도 2 의 증폭기(22)는, 출력스윙이 VSAT만큼 더 증가될 수 있기 때문에, 도 1 의 증폭기(10) 보다 증대된 동적범위를 제공한다. 또한, 이득 부스팅 증폭기(A1 및 A2)가 있기 때문에, 고이득이 유지된다. 하지만, 도 2 에 도시된 것과 같은 차동 증폭기는 열악한 과도응답을 준다는 것이 관찰되고 있고, 이것은 출력에 존재하는 링잉(ringing)에 의해 분명해 진다.
본 발명은 상술된 증폭기 회로보다 상당히 향상된 증폭기를 제공한다. 여기에 개시될 증폭기는 상당히 넓은 동적범위와 향상된 과도응답을 가지고 고이득과 감소된 전원레벨을 제공한다. 또한, 이러한 성능은, 양호한 과도응답을 유지하면서도, 성취된다. 본 발명의 이점 및 다른 이점은 본 발명의 상세한 설명 및 첨부한 도면에 의해 당해기술분야의 당업자에게 분명해질 것이다.
도 1 은 종래기술의 3개의 스택 캐스코드형 단계로 형성된 능동부하를 이용하는 완전 차동 증폭기의 개략도.
도 2 는 종래기술의 능동부하로서 한쌍의 이득 부스팅 증폭기를 구비하는 완전 차동 증폭기의 개략도.
도 3 은 본 발명의 일실시예에 따르는 완전 차동 증폭기의 개략도.
도 4a 및 4b 는 도 3 의 차동 증폭시에 이용되는 이득 부스팅 증폭기의 제 1 및 제 2 실시예의 개략도.
차동 입력과 차동 출력을 구비한 차동증폭기가 개시된다. N형 MOS 트랜지스터와 같은 제 1 및 제 2 극성 트랜지스터가 공통 테일 전류원에 연결된 소스들을 가진 차동트랜지스터 쌍을 형성한다. P형 MOS 트랜지스터와 같은 제 2 극성의 MOS 트랜지스터로 이루어진 능동부하가 제 1 P형 트랜지스터를 구비하여, 제 1 N형 트랜지스터와 제 1 직렬경로를 형성하도록 연결된다. 능동부하는 제 2 P형 트랜지스터를 구비하여, 제 2 N형 트랜지스터와 제 2 직렬경로를 형성하도록 연결된다. 제 1 및 제 2 증폭기는 P형 및 N형 트랜지스터의 중간에의 노드들에서 제 1 및 제 2 직렬 경로상에 형성된다.
P형 부하 트랜지스터의 게이트는 서로 전기적으로 분리되어 있다. 전형적으로, 이득 부스팅 증폭기는 P형 부하 트랜지스터 각각의 소소 및 게이트 사이에 연결되어 있다. 제 1 보상 커패시터는 제 1 P형 부하 트랜지스터의 게이트와 제 2 증폭기 출력 사이에 결합되어 있다. 제 2 보상 커패시터는 제 2 P형 부하 트랜지스터의 게이트와 제 1 증폭기 출력 사이에 결합되어 있다.
(실시예)
다시 도면을 참조하면, 도 3 은 본 발명의 일실시예의 개략도이다. 도 3 은 한쌍의 차동연결된 N형 입력 트랜지스터(12A, 12B)와 그 입력 트랜지스터들에 연결된 공통 게이트 구성형 트랜지스터(14A, 14B)를 구비하여, 캐스코드 쌍을 형성하는 완전 차동 증폭기를 도시하고 있다. 차동 증폭기(24)는 P형 트랜지스터 쌍(20A, 20B)과 P형 트랜지스터 쌍(16A, 16B)를 구비하는 능동부하를 포함한다. 트랜지스터(20A, 20B)는 공통 바이어스 전압(VBP)에 연결된 게이트를 가지며, 포화영역으로 유지된다. 트랜지스터(16A)는 반전 증폭기(A1)의 입력에 연결된 소스를 가지며, 반전 증폭기(A1)의 출력에 연결된 게이트를 가진다. 마찬가지로, 트랜지스터(16B)는 반전 증폭기(A2)의 입력에 연결된 소스를 가지며, 반전 증폭기(A2)의 출력에 연결된 게이트를 가진다. 반전 증폭기(A1, A2)는 도 2 와 관련하여 앞에서 상술한 이유로 증폭기(24)의 전체 이득을 증대시키는 동작을 하는 이득 부스팅 증폭기이다.
보상 커패시터(22A)는 부하 트랜지스터(16A)의 드레인(Vout-)과 부하 트랜지스터(16B)의 게이트 사이에 연결되어 있다. 다른 보상 커패시터(22B)는 부하 트랜지스터(16B)의 드레인과 부하 트랜지스터(16A)의 게이트 사이에 연결되어 있다. 커패시터(22A, 22B)는 P형 트랜지스터를 이용하여 형성되는데, 소스와 드레인을 함께 연결하여 일측 단자를 형성하고, 게이트가 타측 단자를 형성한다. 그래서, 유효 커패시턴스는 트랜지스터의 게이트-드레인 기생 커패시턴스와 게이트-소스 기생 커패시턴스의 합과 거의 같게 된다. 트랜지스터(22A, 22B)는 트랜지스터 (16A, 16B)의 크기의 절반인 것이 바람직하며, 그러면 트랜지스터(22A, 22B)의 각각에 의해 제공되는 전체 커패시턴스는 트랜지스터(16A, 16B)의 게이트-드레인 커패시턴스와 거의 같게 된다.
도 4A 는 이득 부스팅 증폭기(A1, A2)의 일실시예의 개략도이다. 비록 증폭기(24)내의 실제 동작은 폐루프이지만, 다음의 설명은 이득 부스팅 증폭기의 개방 루프 동작에 대한 것이다. P형 트랜지스터(26)의 소스는 부스팅 증폭기의 입력(In)의 역할을 한다. 게이트는 바이어스 전압(VA1)에 연결되어 있어, 트랜지스터(26)에서 생성되는 드레인 소스 전류(IDS)는 트랜지스터(16A 또는 16B)의 게이트에서 생성되는 입력(In)에 비례한다. N형 트랜지스터(28, 30)는 전류 미러를 형성하여, 트랜지스터(30)의 드레인 소스 전류(IDS)가 입력(In)에 비례한다. 제 2 바이어스 전압(VA2)에 연결된 게이트를 가진 캐스코드 연결 트랜지스터(32)는 증폭기 출력()에 전류 미러의 출력을 연결한다. 바이어스 전류원(34)이 또한 출력에 연결되어 있어, 트랜지스터(30)의 미러 출력 전류가 입력(In)의 감소로 인하여 전류원 출력(IBA)보다 작게 감소하면,은 전압상승하게 될 것이다. 반대로, 미러 출력 전류가 입력(In)의 증가로 인하여 증가하면,은 전압강하하게 될 것이다.
부하 트랜지스터(20A)가 포화영역으로 유지되도록, 증폭기(A1)의 입력(In)의 전압레벨은 전원전압(VDD)보다 충분히 낮게 유지된다. 도 4a에서 입력(In)의 레벨, 즉 트랜지스터(26)의 소스 전압은 게이트 바이어스 전압(VA1) 및 전류(IBA)의 크기에 의해 결정되는 트랜지스터(26)을 통과하는 전류의 크기에 의해 결정된다. 그래서, 이득 부스팅 트랜지스터(A1)는 부하 트랜지스터(16A)의 소스 전압을 효과적으로 설정하게 된다.
부하 트랜지스터(16A)의 게이트 전압은 트랜지스터를 통과하는 전류와 소스 전압의 역할을 한다. 전류는 전류원(13)에 의해 상당히 고정되기 때문에, 부스팅 증폭기(A1)가 부하 트랜지스터(16A)를 바이어스하기 위해 동작하는 것으로 보일 수도 있다. 이득 부스팅 증폭기(A2)는 유사한 방식으로 부하 트랜지스터(16B)를 바이어스하는 역할을 한다. 이러한 의미에서, 트랜지스터(16A, 16B)의 게이트는, 예로서, 능동 부하를 형성하는 3개의 트랜지스터 쌍 각각의 게이트가 서로 직접 연결되어 있고 공통 전압 소스에 의해 바이어스되고 있는 도 1 의 종래기술의 증폭기와 비교하여, 서로 독립적으로 바이어스되고 있다라고 말할 수 있다. 또한, 트랜지스터(16A, 16B)의 게이트는 서로 전기적으로 분리되어 있다라고 말할 수 있다.
동작면에서, 도 3 의 증폭기(24)는, 능동 부하인 스택 트랜지스터의 개수가 감소됨으로 인하여 도 2 의 증폭기(22)에 상당하는 동적범위를 가진 차동 출력을 제공한다. 더나아가, 증폭기(24)의 이득은 도 2 의 증폭기(22) 만큼 높게 된다. 슬루잉(slewing)을 하는 때의 증폭기(24)의 속도는 증폭기(22) 보다 어느정도 작아진다. 슬루잉 조건하에서, 전류원(13)에 의해 공급되는 모든 전류는 증폭기 측으로 스위칭되어, 증폭기 출력에서의 커패시턴스를 충전 및 방전하는데에 가용한 최대 전류량이 있게 된다. 트랜지스터(22A, 22B)는 이 커패시턴스를 증가시킴으로써 슬루잉 속도를 감소시킨다. 하지만, 설명한 바와같이, 트랜지스터(22A, 22B)는 증폭기(22)와 비교하여 증폭기(24)의 안정화 시간을 현저하게 감소시킨다.
이득 부스팅 증폭기(A1, A2)는 일반적으로 상당히 큰 출력임피던스를 가지며 트랜지스터(16A, 16B)의 게이트-소스 커패시턴스 및 게이트-드레인 커패시턴스를 구동하는데에 제한된 출력 능력을 가진다. 이러한 제한된 구동 능력은 부스팅 증폭기로서 전압 이득을 주는 단일 단계 증폭기가 바람직하다는 사실에 부분적으로 기인한다. 복수 단계 증폭기는 차동 증폭기의 전체적 안정도에 악영향을 줄 가능성이 있다. 또한, 부스팅 증폭기의 구동 능력은 전류원(34)의 출력 (IBA) 크기와 트랜지스터(28, 30)의 전류 미러 회로에 의해서 생성되는 전류의 크기를 증가시킴으로써 증가될 수도 있다. 하지만, 이것은 증폭기(24)의 전력요구를 증가시키게 되고, 이러한 증폭기는 통상적으로 저전력 분야에 이용하는 것을 의도하기 때문에, 특히 바람직하지 않게 된다.
증폭기(24)의 안정화 시간은 커패시터로 연결된 트랜지스터(22A, 22B)의 존재에 의해 감소하게 된다. 출력(Vout+)이 최대값과 최대값 사이에서 스위칭하는 때에, 트랜지스터(16A)에 결합된 게이트-소스 커패시턴스 및 게이트-드레인 커패시턴스를 반복적으로 충전 및 방전하는 것이 필요하게 된다. 커패시턴스에 전하를 변화시키기 위해서는 상당량의 전류가 요구되며, 특히 게이트-드레인 커패시턴스에 대해서 그러하며, 이러한 커패시턴스의 양단 전압의 변화는 게이트-소스 커패시턴스의 양단 전압의 변화보가 훨씬 더 크기 때문이다.
앞에서 언급한 바와같이, 부하 트랜지스터(16A)의 게이트에 연결되어 있는 증폭기(A1)의 출력은 제한된 구동 능력을 가지고 있다. 트랜지스터(16A)의 기생 커패시턴스를 급속히 충방전시키기 위한 전류는 트랜지스터(16A)의 게이트와 Vout+사이에 연결되어 있는 커패시터로 연결된 트랜지스터(22A)에 의해 공급된다. 출력(Vout+, Vout-)은 상보적인 신호이기 때문에, 트랜지스터(22B) 양단의 전압의 변화는 트랜지스터(16A) 양단의 게이트-드레인 전압의 변화와 거의 같고 부호가 반대가 된다. 그래서, 트랜지스터(22B)에 제공되는 유효 커패시턴스의 크기를 적절히 선택함으로써, 트랜지스터(16A)의 기생 커패시턴스에 전달되는 전하량을 적절히 공급하는 것이 가능하여, 트랜지스터의 고속 스위칭을 용이하게 한다. 커패시터로 연결된 트랜지스터(22A)는 스위칭중에 트랜지스터(16B)에 구동 부스트를 제공하는 유사한 기능을 수행한다. 상술한 바와같이, 트랜지스터(22A, 22B)는 트랜지스터(16A, 16B)의 크기의 절반(채널폭의 절반)이 바람직하며, 그러면 트랜지스터(22A, 22B)의 유효 커패시턴스는 트랜지스터(16A, 16B)의 게이트-드레인 커패시턴스와 거의 같게 된다.
도 3 의 증폭기(24)를 테스트한 결과, 출력(Vout+, Vout-)의 오버슈트가 상당히 감소됨을 확인하였다. 비록 커패시터로 연결된 트랜지스터(22A, 22B)에 부여할 수 있는 부수적인 부하가 슬루잉 속도를 약간 감소시키는 하지만, 증폭기가 적은 신호 안정화 모드에 도달하기만 하면, 최종값인 250 ㎶ 내에 도달하는 데에 요구되는 시간은 동적 보상이 없을 때의 응답보다 더 빠른 거의 5 ㎱가 된다. 이것은 특히 아날로그-디지털 컨버터 등의 분야에 있어서 상당한 진보된 것을 의미하며, 여기서 250 ㎶ 는 하나의 LSB 의 크기가 될 수 있고, 5 ㎱ 는 변환을 위해 가용한 시간의 상당 부분을 차지할 수도 있다.
도 4b 는 이득 부스팅 증폭기(A1)의 대체적인 실시예를 도시한다. P형 트랜지스터(38, 40)는 테일 전류원(42)에 공통 연결되어 있는 차동 트랜지스터 쌍을 형성한다. 트랜지스터(40)의 게이트는 바이어스 전압(VA1)에 연결되어 있고, 트랜지스터(38)의 게이트는 입력(In)을 형성한다. N형 트랜지스터(42, 44)는 전류 미러 부하를 형성하며, 트랜지스터(42)의 드레인은 출력을 형성한다. 바이어스 전압(VA1)에 대한 입력의 크기는 전류(IBA)가 트랜지스터(38, 40) 사이에서 어떤 방식으로 분할될 것인가를 결정한다. 부하 트랜지스터(42)는 트랜지스터(40) 내의 전류량과 같은 양의 출력()에서의 전류를 소멸시키는 능력을 가지며, 트랜지스터(38)는 전류(IBA)와 트랜지스터(40)의 전류 사이의 차이와 같은 양의 전류를 생성할 수 있는 능력을 가진다. 그래서 In 이 높아질 때, 트랜지스터(38)는 전류를 거의 흐르지 않게 함으로써,가 낮아지게 하며, In 이 낮아질 때는,가 높아지게 한다.
도 4b 의 실시예의 단점은, 입력(In)의 전압이 트랜지스터(38) 양단의 게이트-소스 전압강하 및 전류원(42) 양단의 포화 전압강하보다 작은 VDD보다도 크지 않게 되어야 한다는 것이다. 결국, 도 3 의 트랜지스터(20A, 20B) 양단의 전압은 트랜지스터(38) 양단의 게이트-소스 전압강하와 같은 양만큼, 그렇지 않으면 필요하게 되는 양보다 더 커야한다. 이득 부스트를 제공하는, 도 4b 의 증폭기(A1)는 도 4a 의 증폭기와 유사하게 되며, 이는 부하 트랜지스터(16B)를 바이어스하는 동작과 독립적으로 부하 트랜지스터(16A)를 바이어스하는 동작을 하고, 각각의 게이트가 서로 전기적으로 분리되어 있기 때문이다. 마찬가지로, 도 4b 에 따라 구성되는 증폭기(A2)는 부하 트랜지스터(16A)를 바이어스하는 동작과 독립적으로 부하 트랜지스터(16B)를 바이어스하는 동작을 한다.
이상과 같이, 향상된 동적 특성을 가지며 저전압 저전력 동작이 가능한 차동 증폭기를 개시하였다. 비록 일실시예를 통하여 어느 정도 상세히 설명하였지만, 당해기술분야의 당업자는 하기의 특허청구범위에 기재된 사항에 의해 정해지는 본 발명의 사상을 벗어나지 않고도 변형을 할 수 있을 것이다. 예로서, 개시된 실시예는, 일반적으로 향상된 성능을 가지는 N형 트랜지스터보다도 여기에 개시된 보상에 있어서는 전형적으로 P형 트랜지스터가 더 이점이 있기 때문에, 능동 부하로서 P형 트랜지스터를 이용하고 있다. 하지만, 본 발명은 전원전압의 구성 뿐만 아니라 P형과 N형이 서로 교체될 수 있을 있는 상보적인 실시예에 적용될 수 있다.
본 발명의 차동증폭기는 고 이득, 짧은 안정화 시간 및 저 동작전압을 가진다. 본 발명의 증폭기는 상당히 넓은 동적범위와 향상된 과도응답을 가지고 고이득과 감소된 전원레벨을 제공한다. 또한, 본 발명의 이러한 성능은, 양호한 과도응답을 유지하면서도, 성취된다. 트랜지스터에 제공되는 유효 커패시턴스의 크기를 적절히 선택함으로써, 트랜지스터의 기생 커패시턴스에 전달되는 전하량을 적절히 공급하는 것이 가능하여, 트랜지스터의 고속 스위칭을 용이하게 한다.

Claims (16)

  1. 차동 입력과 차동 출력을 구비하며,
    공통 소스 연결부를 가지며 상기 차동 입력을 형성하는 게이트 전극을 각각 갖는 제 1 극성의 제 1 및 제 2 트랜지스터;
    상기 공통 소스 연결부에 연결된 테일 전류원;
    상기 제 1 극성의 제 1 트랜지스터와 함께 제 1 직렬 경로를 형성하는 제 1 극성과 반대인 제 2 극성의 제 1 트랜지스터 및 상기 제 1 극성의 제 2 트랜지스터와 함께 제 2 직렬 경로를 형성하는 제 2 극성의 제 2 트랜지스터를 포함하고, 상기 제 1 극성의 제 1 트랜지스터와 상기 제 2 극성의 제 1 트랜지스터의 중간에의 상기 제 1 직렬 경로에 형성되는 제 1 출력 및 상기 제 1 극성의 제 2 트랜지스터와 상기 제 2 극성의 제 2 트랜지스터의 중간에의 상기 제 2 직렬 경로에 형성되는 제 2 출력을 가지며, 상기 제 2 극성의 제 1 트랜지스터의 게이트와 상기 제 2 극성의 제 2 트랜지스터의 게이트가 서로 전기적으로 분리되어 있는 능동 부하;
    바이어스 전압원에 연결된 게이트와 상기 제 1 출력과 상기 제 1 극성의 제 1 트랜지스터의 중간에서 상기 제 1 직렬 경로의 부분을 형성하도록 연결된 드레인과 소스를 갖는 제 1 극성의 제 3 트랜지스터와, 바이어스 전압원에 연결된 게이트와 상기 제 2 출력과 상기 제 1 극성의 제 2 트랜지스터의 중간에서 상기 제 2 직렬 경로의 부분을 형성하도록 연결된 드레인과 소스를 갖는 제 1 극성의 제 4 트랜지스터;
    상기 제 2 극성의 제 1 트랜지스터의 게이트와 상기 제 2 출력 사이에 결합되어 있는 제 1 보상 커패시터; 및
    상기 제 2 극성의 제 2 트랜지스터의 게이트와 상기 제 1 출력 사이에 결합되어 있는 제 2 보상 커패시터를 구비하는 것을 특징으로 하는 차동 증폭기.
  2. 제 1 항에 있어서,
    상기 능동 부하는,
    상기 제 2 극성의 제 1 트랜지스터의 소스에 결합된 입력과, 상기 제 2 극성의 제 1 트랜지스터의 게이트에 결합된 출력을 갖는 제 1 이득 부스팅 증폭기; 및
    상기 제 2 극성의 제 2 트랜지스터의 소스에 결합된 입력과, 상기 제 2 극성의 제 2 트랜지스터의 게이트에 결합된 출력을 갖는 제 2 이득 부스팅 증폭기를 더 포함하는 것을 특징으로 하는 차동 증폭기.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 보상 커패시터 각각은 커패시터로서 연결된 트랜지스터를 포함하는 것을 특징으로 하는 차동 증폭기.
  4. 제 3 항에 있어서,
    상기 커패시터로서 연결된 트랜지스터 각각은, 서로 연결되어 상기 보상 커패시터들의 제 1 단자를 형성하게 되는 소스와 드레인 및 상기 보상 커패시터의 제 2 단자를 형성하는 게이트를 구비하는 것을 특징으로 하는 차동 증폭기.
  5. 제 4 항에 있어서,
    상기 커패시터로서 연결된 트랜지스터 각각은, 상기 제 2 극성의 제 1 및 제 2 트랜지스터의 채널 폭의 절반 정도의 채널 폭을 가지는 것을 특징으로 하는 차동 증폭기.
  6. 제 5 항에 있어서,
    상기 제 1 극성 트랜지스터는 N형 트랜지스터이고, 상기 제 2 극성 트랜지스터는 P형 트랜지스터인 것을 특징으로 하는 차동 증폭기.
  7. 삭제
  8. 제 2 항에 있어서,
    상기 능동 부하는,
    바이어스 전압원에 연결되는 게이트와, 전원 전압원과 상기 제 2 극성의 제 1 트랜지스터의 중간에서 상기 제 1 직렬 경로의 부분을 형성하도록 연결된 드레인과 소스를 갖는 제 2 극성의 제 3 트랜지스터; 및
    바이어스 전압원에 연결되는 게이트와, 전원 전압원과 상기 제 2 극성의 제 2 트랜지스터의 중간에서 상기 제 2 직렬 경로의 부분을 형성하도록 연결된 드레인과 소스를 가진 제 2 극성의 제 4 트랜지스터를 더 포함하는 것을 특징으로 하는 차동 증폭기.
  9. 전류원;
    상기 전류원과 연결된 소스들을 갖는 제 1 및 제 2 N형 트랜지스터;
    상기 제 1 N형 트랜지스터의 드레인과 소스에 직렬 연결되어 제 1 전류 경로의 부분을 형성하는 드레인과 소스를 갖는 제 3 N형 트랜지스터와, 상기 제 2 N형 트랜지스터의 드레인과 소스에 직렬 연결되어 제 2 전류 경로의 부분을 형성하는 드레인과 소스를 갖는 제 4 N형 트랜지스터;
    전압원과 상기 제 3 N형 트랜지스터의 중간에서 상기 제 1 전류 경로의 부분을 형성하는 드레인과 소스를 가진 제 1 P형 트랜지스터;
    상기 전압원과 상기 제 4 N형 트랜지스터의 중간에서 상기 제 2 전류 경로의 부분을 형성하는 드레인과 소스를 가진 제 2 P형 트랜지스터;
    상기 전압원과 상기 제 4 N형 트랜지스터의 중간에의 상기 제 2 전류 경로상의 노드와 상기 제 1 P형 트랜지스터의 게이트 사이에 연결된 제 1 보상 커패시터; 및
    상기 전압원과 상기 제 3 N형 트랜지스터의 중간에의 상기 제 1 전류 경로상의 노드와 상기 제 2 P형 트랜지스터의 게이트 사이에 연결된 제 2 보상 커패시터를 구비하는 것을 특징으로 하는 증폭기.
  10. 제 9 항에 있어서,
    상기 제 1 P형 트랜지스터의 직렬 임피던스를 증가시키기 위해 연결된 제 1 이득 부스팅 증폭기와 상기 제 2 P형 트랜지스터의 직렬 임피던스를 증가시키기 위해 연결된 제 2 이득 부스팅 증폭기를 더 포함하는 것을 특징으로 하는 증폭기.
  11. 제 10 항에 있어서,
    상기 제 1 이득 부스팅 증폭기는 상기 제 1 P형 트랜지스터의 소스에 연결된 입력과 상기 제 1 P형 트랜지스터의 게이트에 연결된 출력을 구비하는 반전 증폭기이고, 상기 제 2 이득 부스팅 증폭기는 상기 제 2 P형 트랜지스터의 소스에 연결된 입력과 상기 제 2 P형 트랜지스터의 게이트에 연결된 출력을 구비하는 반전 증폭기인 것을 특징으로 하는 증폭기.
  12. 공통 소스 연결부를 갖는 제 1 및 제 2 N형 트랜지스터;
    상기 제 1 N형 트랜지스터의 드레인 소스 경로와 직렬 연결된 드레인 소스 경로를 형성하는 제 3 N형 트랜지스터와, 상기 제 2 N형 트랜지스터의 드레인 소스 경로와 직렬 연결된 드레인 소스 경로를 형성하는 제 4 N형 트랜지스터;
    상기 제 1 및 제 3 N형 트랜지스터의 드레인 소스 경로와 직렬 연결된 드레인 소스 경로를 갖는 제 1 P형 트랜지스터;
    상기 제 1 P형 트랜지스터의 소스에 연결된 입력과 상기 제 1 P형 트랜지스터의 게이트에 연결된 출력을 구비하는 제 1 이득 부스팅 증폭기;
    상기 제 2 및 제 4 N형 트랜지스터의 드레인 소스 경로와 직렬 연결된 드레인 소스 경로를 가진 제 2 P형 트랜지스터;
    상기 제 2 P형 트랜지스터의 소스에 연결된 입력과 상기 제 2 P형 트랜지스터의 게이트에 연결된 출력을 구비하는 제 2 이득 부스팅 증폭기;
    상기 제 4 N형 트랜지스터와 상기 제 2 P형 트랜지스터의 중간에의 노드와 상기 제 1 P형 트랜지스터의 게이트 사이에 연결된 제 1 보상 커패시터; 및
    상기 제 3 N형 트랜지스터와 상기 제 1 P형 트랜지스터의 중간에의 노드와 상기 제 2 P형 트랜지스터의 게이트 사이에 연결된 제 2 보상 커패시터를 구비하는 것을 특징으로 하는 차동 증폭기.
  13. 제 12 항에 있어서,
    상기 제 1 P형 트랜지스터의 드레인 소스 경로와 직렬 연결되고 상기 제 1 P형 트랜지스터와 전원 전압원 사이에 연결된 드레인 소스 경로를 갖는 제 3 P형 트랜지스터, 및
    상기 제 2 P형 트랜지스터의 드레인 소스 경로와 직렬 연결되고 상기 제 2 P형 트랜지스터와 전원 전압원 사이에 연결된 드레인 소스 경로를 갖는 제 4 P형 트랜지스터를 더 포함하는 것을 특징으로 하는 차동 증폭기.
  14. 차동 쌍의 입력 트랜지스터들과 제 1 및 제 2 부하 트랜지스터를 포함하는 능동부하를 구비하는 차동 증폭기의 보상 방법에 있어서,
    상기 제 1 및 제 2 부하 트랜지스터의 게이트들을 서로 전기적으로 분리하는 단계;
    상기 차동 증폭기의 제 1 출력과 상기 제 1 부하 트랜지스터의 게이트 사이에 제 1 보상 커패시터를 결합하는 단계; 및
    상기 차동 증폭기의 제 2 출력과 상기 제 2 부하 트랜지스터의 게이트 사이에 제 2 보상 커패시터를 결합하는 단계를 더 포함하는 것을 특징으로 하는 차동 증폭기의 보상 방법.
  15. 차동 쌍의 입력 트랜지스터들과 제 1 및 제 2 부하 트랜지스터를 포함하는 능동부하를 구비하는 차동 증폭기를 보상하는 방법에 있어서,
    상기 제 1 및 제 2 부하 트랜지스터의 게이트들을 서로 전기적으로 분리하는 단계;
    상기 제 1 부하 트랜지스터의 드레인 상의 전압 스윙과 반대의 극성인 전압 스윙을 가진 제 1 노드와 상기 제 1 부하 트랜지스터의 게이트 사이에 제 1 보상 커패시터를 결합하는 단계; 및
    상기 제 2 부하 트랜지스터의 드레인 상의 전압 스윙과 반대의 극성인 전압 스윙을 가진 제 2 노드와 상기 제 2 부하 트랜지스터의 게이트 사이에 제 2 보상 커패시터를 결합하는 단계를 더 포함하는 것을 특징으로 하는 차동 증폭기의 보상 방법.
  16. 제 15 항에 있어서,
    상기 제 1 노드는 상기 제 2 부하 트랜지스터의 드레인이고, 상기 제 2 노드는 상기 제 1 부하 트랜지스터의 드레인인 것을 특징으로 하는 차동 증폭기의 보상 방법.
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