JP2004180268A - 増幅回路及びこれを用いた液晶ディスプレイ装置 - Google Patents
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Abstract
【解決手段】信号入力端子1からの入力信号を受けて増幅する入力段2と、入力段2からの出力信号によって駆動される電流源I1,I2,I3、NMOSトランジスタN1及びコンプリメンタリ・トランジスタ対を形成するPMOSトランジスタP1,NMOSトランジスタN2を有する出力段3から構成され、トランジスタP1,N2のドレインは信号出力端子5に接続される。トランジスタN1により、無信号入力時に低消費電流となるようなバイアスがトランジスタP1に供給され、トランジスタN1は大信号入力時にはオフ状態となることにより、トランジスタP1,N2は正負両方の大信号入力時に高い電流駆動能力で駆動される。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、容量性負荷の高速駆動に適した増幅回路及びこれを用いた液晶ディスプレイ装置に関する。
【0002】
【従来の技術】
増幅回路において、セトリングタイムは回路の性能を決定する重要なファクタの一つであり、これをできるだけ短くすることが要求される。特に、液晶セルのような大容量の容量性負荷を駆動する増幅回路では、電流駆動能力が低いと負荷を充放電するためにより時間がかかるため、高速なセトリングを実現することが難しい。
【0003】
電流駆動能力を高めるため、従来、出力段をAB級やプッシュプル構成にした増幅回路が提案されている。そのような増幅回路は、例えばH.W.KLEIN, et. al., “Minimization of Charge Transfer Errors in Switched-Capacitor Stages,” IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. SC-18, NO. 6,Dec., 1983 (非特許文献1)の図2に記載されている。この増幅回路では、差動入力信号の正相信号及び逆相信号を差動対トランジスタのゲート端子で受け、差動対トランジスタのうち、正相信号を受ける第1トランジスタのドレイン電圧を出力段を構成するコンプリメンタリ・トランジスタ対のPMOSトランジスタのゲート端子に供給する。一方、逆相信号を受ける第2トランジスタのドレイン電圧を2段のカレントミラー回路からなるレベルシフト回路を介してコンプリメンタリ・トランジスタ対のNMOSトランジスタのゲート端子に供給する。
【0004】
【非特許文献1】
H.W.KLEIN, et. al., “Minimization of Charge Transfer Errors in Switched-Capacitor Stages,” IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. SC-18,NO. 6,Dec., 1983
【0005】
【発明が解決しようとする課題】
非特許文献1の増幅回路は、差動入力信号の正負両方の信号に対して高い電流駆動能力を得ることが難しいという問題がある。すなわち、差動入力信号の正相信号の電圧が逆相信号の電圧より大きい場合は、差動対トランジスタのうち正相信号がゲート端子に入力されている第1トランジスタにバイアス電流が流れる。このとき、逆相信号がゲート端子に入力されている第2トランジスタはオフ状態となるため、出力段のPMOSトランジスタのゲート電圧は低くなり、PMOSトランジスタは負荷に対して高い電流駆動能力を得ることができる。
【0006】
これに対して、差動入力信号の正相信号の電圧が逆相信号の電圧より小さい場合、第1トランジスタはオフ状態となり、第2トランジスタにバイアス電流が流れる。このとき、第2トランジスタに流れる電流に比例した電流が2段のカレントミラー回路を介して出力段のNMOSトランジスタに流れる。従って、NMOSトランジスタはバイアス電流に比例した電流しか流せないため、電流駆動能力が低いということになる。
【0007】
正負両方の入力信号に対して高い電流駆動能力を得るには、バイアス電流を増加させるか、あるいは出力段のトランジスタのチャネル長とチャネル幅の比を大きくとればよい。しかしバイアス電流を増加させると、回路の消費電流が大きくなる。チャネル長とチャネル幅の比を大きくとると、出力段のバイアス電流が増えるだけでなく、集積化した場合にチップ面積が大きくなってしまう。
【0008】
このように従来の容量性負荷駆動用の増幅回路では、セトリングタイムを短くするために正負両方の入力信号に対して電流駆動能力を高くしようとすると、消費電流が増加するという問題がある。
【0009】
本発明の目的は、従来よりも少ないバイアス電流で正負両方の大信号入力時に高い電流駆動能力を実現して、セトリングタイムを短縮できる増幅回路を提供することにある。
【0010】
【課題を解決するための手段】
上記の課題を解決するため、本発明の一つの態様に係る増幅回路では、信号入力端子からの入力信号を受ける入力段と、該入力段からの出力信号に依って駆動される出力段から構成される。出力段には、第1及び第2ノードにそれぞれ接続された第1及び第2の電流出力端を有する第1及び第2の電流源と、第2ノードに接続された電流入力端を有する第3の電流源が設けられる。入力段の出力信号によって、第1及び第2の電流源の電流または第3の電流源の電流の少なくとも一方が制御される。
【0011】
第1のノードには、ゲート端子に所定のバイアス電圧が与えられた第1導電型の第1トランジスタのドレイン端子が接続され、第2ノードには第1トランジスタのソース端子が接続される。
【0012】
出力段には、さらにコンプリメンタリ・トランジスタ対、すなわちゲート端子が第1ノードに接続され、ソース端子が高電位側の第1電源に接続された第2導電型の第2トランジスタと、ゲート端子が第2ノードに接続され、ソース端子が低電位側の第2電源に接続された第1導電型の第3トランジスタが設けられ、これら第2及び第3のドレイン端子は信号出力端子に接続される。
【0013】
このように構成された増幅回路では、第1、第3の電流源にカスコード接続された第1トランジスタのゲート端子に所定のバイアス電圧を与えておくことにより、無信号入力時に第2トランジスタに流れるバイアス電流を制限することができる。一方、正の大信号入力時には第1トランジスタが大電流を流すことにより、また、負の大信号入力時には第1トランジスタがオフ状態となるようにすることにより、正負両方の大信号入力時に、信号出力端子に接続されている第2及び第3トランジスタの電流駆動能力が向上し、これによってセトリングタイムが短縮される。
【0014】
本発明の他の態様に係る増幅回路では、出力段に第1、第2及び第3の電流出力端をそれぞれ有する第1、第2及び第3の電流源と、第1、第2及び第3の電流入力端をそれぞれ有する第4、第5及び第6の電流源が設けられる。第2の電流出力端は第1ノードに接続され、第3の電流出力端は第2ノードに接続され、第1の電流入力端は第2ノードに接続され、第3の電流入力端は第1ノードに接続される。入力段からの出力信号出力信号により第1及び第3の電流源の電流または第4の電流源の電流の少なくとも一方と第2の電流源の電流または第5及び第6の電流源の少なくとも一方が制御される。
【0015】
ゲート端子に所定のバイアス電圧が与えられた第1導電型の第1トランジスタのドレイン端子が第1の電流出力端に接続され、第1トランジスタのソース端子が第2ノードに接続される。また、ゲート端子に所定のバイアス電圧が与えられた第2導電型の第2トランジスタのソース端子が第1ノードに接続され、ドレイン端子が第2の電流入力端に接続される。
【0016】
出力段には、さらにコンプリメンタリ・トランジスタ対、すなわちゲート端子が第1ノードに接続され、ソース端子が高電位側の第1電源に接続された第2導電型の第3トランジスタと、ゲート端子が第2ノードに接続され、ソース端子が低電位側の第2電源に接続された第1導電型の第4トランジスタが設けられ、これら第2及び第3のドレイン端子は信号出力端子に接続される。
【0017】
このように構成された増幅回路においても、正負両方の大信号入力時に、信号出力端子に接続されている第3及び第4トランジスタに対する電流駆動能力を高めて、セトリングタイムを短縮することができる。
【0018】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
(第1の実施形態)
図1に、本発明の第1の実施形態に係る増幅回路を示す。図1に示す増幅回路は、信号入力端子1からの入力信号を増幅する入力段2と、入力段1からの出力信号をさらに増幅して信号出力端子5へ出力する出力段3を有する。信号出力端子5には、例えば容量性負荷6が接続される。
【0019】
出力段3は、pチャネルMOSFET(以下、PMOSトランジスタという)P1、nチャネルMOSFET(以下、NMOSトランジスタという)N1,N2及び第1〜第3の電流源I1,I2,I3により構成されている。以下、出力段3の構成を詳しく説明する。
【0020】
第1及び第2の電流源I1,I2は、入力端が高電位側の第1電源Vddに接続された電流吐き出し型の電流源であり、電流出力端から電流を出力する。第3の電流源I3は、出力端が低電位側の第2電源Vss(例えば、グラウンド)に接続された電流吸い込み型の電流源であり、電流入力端に電流を入力する。
【0021】
電流源I1,I2,I3は、本実施形態ではいずれも電流値を外部からの制御信号により制御できる可変電流源であり、入力段2からの出力信号が制御信号として与えられる。入力段2の出力信号電圧に対して、電流源I1,I2の電流と電流源I3の電流とは相補的に変化するように構成される。すなわち、入力段2の出力信号の電圧増加に対して、電流源I1,I2の電流は減少し、電流源I3の電流は増加する。
【0022】
電流源I1の電流出力端は、NMOSトランジスタN1のドレイン端子に接続される。電流源I1の電流出力端とNMOSトランジスタN1のドレイン端子との接続点を第1ノードn1とする。NMOSトランジスタN1のソース端子は、電流源I2の電流出力端と電流源I3の電流入力端に接続される。NMOSトランジスタN1のソース端子と電流源I2の電流出力端及び電流源I3の電流入力端との接続点を第2ノードn2とする。
【0023】
NMOSトランジスタN1のゲート端子には、バイアス回路4から適当なバイアス電圧が与えられている。バイアス回路4は、後述するようにNMOSトランジスタN1のゲート端子に信号入力端子1からの入力信号電圧に依存したバイアス電圧を供給するように構成されていてもよいが、直流のバイアス電圧を供給するようにしてもよい。
【0024】
PMOSトランジスタP1及びNMOSトランジスタN2は、最終段のコンプリメンタリ・トランジスタ対を形成している。PMOSトランジスタP1のソース端子は第1電源Vddに接続され、NMOSトランジスタN2のソース端子は第2電源Vssに接続され、トランジスタP1,N2のドレイン端子は信号出力端子5に共通に接続される。PMOSトランジスタP1のゲート端子は第1ノードn1に接続され、NMOSトランジスタN2のゲート端子は第2ノードn2に接続される。
【0025】
次に、本実施形態の増幅回路の動作について説明する。
信号入力端子1からの入力信号は、入力段2によって増幅される。入力段2からの出力信号は、電流源I1,I2,I3に制御信号として供給される。これにより電流源I1,I2,I3には、入力段2からの出力信号に応じた電流が流れる。
【0026】
電流源I1,I2,I3を流れる電流をそれぞれi1,i2,i3で表すと、入力段2の出力信号電圧が高いときは電流i1,i2は小さくなり、電流i3が大きくなる。入力段2の出力信号電圧が低いときは電流i1,i2が大きくなり、電流i3は小さくなる。
【0027】
電流源I1,I2,I3は、信号入力端子1への無信号入力時、つまり入力段2の出力信号電圧が零のときには、i1+i2=i3となるように構成される。このとき、トランジスタN1のソース電圧によりトランジスタN2のゲート電圧が決定され、それに従いトランジスタN2のバイアス電流が決定される。従って、バイアス回路4によってトランジスタN1のゲート電圧(バイアス電圧)を適当な値に設定すれば、無信号入力時のトランジスタP1,N2のバイアス電流を制限することができる。
【0028】
信号入力端子1への大信号入力時、つまり入力段2の出力信号電圧が大きく増減するときは、i1+i2とi3の平衡が崩れる。このとき、以下のような動作により、正負の大信号入力時に容量性負荷6に対する高い電流駆動能力を実現することができる。
【0029】
まず、正の大信号入力時には、入力段2の出力信号電圧は高くなるため、電流i1,i2は零に近い値となり、電流i3が大きくなる。このためトランジスタN2,P1のゲート電圧は、無信号入力時と比較して低くなる。従って、トランジスタP1は大電流を信号出力端子5に供給する一方、トランジスタN2はオフ状態となって電流を流さないので、容量性負荷6に対して高い電流駆動能力を得ることができる。
【0030】
次に、負の大信号入力時には、入力段2の出力信号電圧は低くなるため、電流i1,i2が大きくなり、電流i3は零に近い値となる。これによりトランジスタN2のゲート電圧が高くなる。このためトランジスタN1のソース電圧は高くなり、N1がオフ状態となる。よってトランジスタP1のゲート電圧も高くなる。従って、トランジスタP1はオフ状態となる一方、トランジスタN2には信号出力端子5から大電流を流入することにより、容量性負荷6に対して高い電流駆動能力を得ることができる。
【0031】
このように本実施形態の増幅回路では、無信号入力時のバイアス電流を制限して消費電流を削減しつつ、正負両方の大信号入力時に高い電流駆動能力を得ることができ、セトリングタイムを効果的に短縮することができる。
【0032】
次に、位相補償について説明する。図1に示したような入力段2と出力段3からなる二段構成の増幅回路では、より安定な動作を実現するために何らかの位相補償を行うことが望ましい。図2及び図3は、図1に示した実施形態の増幅回路に付加する位相補償回路の具体例を示す図である。
図2では、第2ノードn2と信号出力端子5との間に少なくともキャパシタを含む位相補償用のインピーダンス素子7を接続している。このようなキャパシタは、ミラー容量と呼ばれる。
【0033】
図3では、コンプリメンタリ・トランジスタ対を形成するトランジスタP1,N2のドレイン端子と信号出力端子5との間に抵抗素子を含む位相補償用のインピーダンス素子8を接続している。インピーダンス素子8に含まれる抵抗素子については、電界効果トランジスタのオン抵抗により実現してもよい。
これらの位相補償手段については、例えば特開平10−150427号公報等に記載されているので、詳しい説明は省略する。
【0034】
(第2の実施形態)
図4には、図1に示す増幅回路の構成を変形した本発明の第2の実施形態に係る増幅回路を示す。
本実施形態の増幅回路では、電流源I1,I2,I3のうちI1,I2のみが第1の実施形態と同様に入力段2の出力信号電圧によって制御される電流を流すように可変電流源として構成され、電流源I3は電流値固定の単なる定電流源とされている。
【0035】
本実施形態において、入力段2の出力信号電圧が高いときは電流源I1,I2を流れる電流i1,i2が定電流源I3を流れる電流i3よりも小さくなり、入力段2の出力信号電圧が低いときは電流i1,i2が電流i3よりも大きくなり、また信号入力端子1への無信号入力時、つまり入力段2の出力信号電圧が零のときにはi1+i2=i3となる点は、第1の実施形態と同様である。
【0036】
信号入力端子1への大信号入力時、つまり入力段2の出力信号電圧が大きく増減するときは、i1+i2とi3の平衡が崩れるが、このときの動作は次のようになる。
まず、正の大信号入力時には、入力段2の出力信号電圧は高くなるため、電流i1,i2が零に近い値(それぞれi1min,i2minとする)となる。このとき、i1min+i2min<i3を満たしているならば、トランジスタN2,P1のゲート電圧は無信号入力時と比較して低くなる。従って、トランジスタP1は大電流を信号出力端子に供給し、一方、トランジスタN2はオフ状態となることにより、容量性負荷6に対して高い電流駆動能力を実現することができる。
【0037】
次に、負の大信号入力時には、入力段2の出力信号電圧は低くなるため、電流i1,i2が大きく増加する(それぞれi1max,i2maxとする)。このとき、i1max+i2max>i3を満たすならば、トランジスタN2のゲート電圧が高くなる。よって、トランジスタN1のソース電圧は高くなり、N1がオフ状態となる。これにより、トランジスタP1のゲート電圧も高くなる。さらに、i2max>i3を満たすならばトランジスタN2のゲート電圧はより高くなる。従って、トランジスタP1はオフ状態となり、一方、トランジスタN2には信号出力端子5から大電流が流入することにより、容量性負荷6に対して高い電流駆動能力を実現することができる。
【0038】
このように本実施形態の回路構成によっても、第1の実施形態と同様に無信号入力時のバイアス電流を制限しつつ、正負両方の大信号入力時に高い電流駆動能力を得ることができ、セトリングタイムを短縮することが可能となる。
【0039】
(第3の実施形態)
図5には、図1に示す増幅回路の構成を変形した本発明の第3の実施形態に係る増幅回路を示す。
本実施形態の増幅回路では、第2の実施形態と逆に電流源I1,I2,I3のうちI3のみが第1の実施形態と同様に入力段2の出力信号電圧によって制御される電流を流すように可変電流源によって構成され、電流源I1,I2は電流値固定の単なる定電流源とされている。すなわち、入力段2の出力信号電圧が高いときは電流源I3の電流i3が大きくなり、入力段2の出力信号電圧が低いときはi3が小さくなるように構成される。
【0040】
本実施形態の増幅回路では、無信号入力時には第1及び第2の実施形態と全く同様の動作を行い、信号入力端子1への大信号入力時には、次のような動作を行う。
まず、正の大信号入力時には、入力段2の出力信号電圧が高くなるため、電流源I3を流れる電流i3が大きくなる(I3maxとする)。このとき、i1+i2<i3maxを満たすならば、第1及び第2の実施形態と同様の結果が得られる。一方、負の大信号入力時は、入力段2からの出力信号電圧が低くなるため、電流i3は小さくなる(i3minとする)。このとき、i1+i2>i3minを満たすならば、第1及び第2の実施形態と同様の結果が得られる。
このように本実施形態の回路構成においても、第1及び第2の実施形態と同様の効果を得ることができる。
【0041】
(第4の実施形態)
図6は、図1の構成を具体化した本発明の第4の実施形態に係る増幅回路であり、図1における入力段2にトランスコンダクタを用いた例を示している。入力段2は、トランスコンダクタ(Gm)9と電流源I0とPMOSトランジスタP4〜P6及びNMOSトランジスタN4,N5,N6により構成される。また、図6では図1に示した電流源I1をPMOSトランジスタP3により、電流源I2をPMOSトランジスタP2により、電流源I3をNMOSトランジスタN3により、それぞれ実現している。
【0042】
トランジスタP5,P4は、第1のカレントミラー回路を形成しており、以下同様にトランジスタP6,P3,P2は第2のカレントミラー回路を形成し、トランジスタN4,N1は第3のカレントミラー回路を形成し、トランジスタN5,N3は第4のカレントミラー回路を形成している。
【0043】
入力段2において、信号入力端子1からの入力信号はトランスコンダクタ9によって電圧−電流変換され、トランスコンダクタ9の正相出力端子(+端子)と逆相出力端子(−端子)から互いに逆相の電流信号として出力される。
【0044】
無信号入力時には、トランスコンダクタ9の+端子と−端子から出力される電流は等しい。このとき、電流源トランジスタP2,P3に流れる電流は、第2のカレントミラー回路によりトランジスタP6に流れる電流に基づき決定される。電流源トランジスタN3に流れる電流は、第1、第3及び第4のカレントミラー回路を介してトランジスタP5に流れる電流に基づき決定される。ここでトランジスタN3,P2,P3のチャネル幅(W)とチャネル長(L)の比をそれぞれ(W/L)N3,(W/L)P2,(W/L)P3とすると、(W/L)N3=(W/L)P2+(W/L)P3を満たすように設計を行うことにより、図1に示した増幅回路の無信号入力時の状態と等しくなり、トランジスタN1のソース電圧によりN2のゲート電圧を決定することが可能となる。
【0045】
トランジスタN1のゲート電圧は、トランジスタN1とN4とにより形成される第3のカレントミラー回路によって与えられている。従って、無信号入力時にはトランジスタN2のゲート電圧はトランジスタN5のゲート電圧と等しくなり、N2に流れる電流はトランジスタP5に流れる電流に正比例する。従って、トランスコンダクタ9により無信号入力時にトランジスタN2に流れる電流を制御することができる。
【0046】
正の大信号入力時には、トランスコンダクタ9の+端子から出力される電流は大きくなり、−端子から出力される電流は小さくなる。このとき、トランジスタP5に流れる電流は大きくなり、トランジスタP6に流れる電流は小さくなる。トランジスタP5に流れる電流が大きくなると、トランジスタP5はトランジスタP4と第1のカレントミラー回路を生成しているため、トランジスタP4に流れる電流も大きくなる。トランジスタN5はダイオード接続の構成となっているので、N5に流れる電流が大きくなるとN5のゲート電圧は高くなる。従って、入力段2からトランジスタN3のゲート端子に与えられる電圧は高くなり、トランジスタN3は大きい電流を流すようになる。また、トランジスタP6に流れる電流が小さくなるとP6のゲート電圧は高くなる。従って、入力段2からトランジスタP2,P3のゲート端子に与えられる電圧は高くなり、P2,P3が流す電流は小さくなる。
【0047】
一方、負の大信号入力時には、トランスコンダクタ9の+端子から出力される電流は小さくなり、−端子から出力される電流は大きくなる。このとき、トランジスタP5に流れる電流は小さくなり、トランジスタP6に流れる電流は大きくなる。トランジスタP5に流れる電流が小さくなると、トランジスタP5とP4による第1のカレントミラー回路によりトランジスタP4に流れる電流も小さくなる。トランジスタN5はダイオード接続の構成となっているので、N5に流れる電流が小さくなるとN5のゲート電圧は低くなる。従って、入力段2からトランジスタN3のゲート端子に与えられる電圧は低くなり、N3に流れる電流は小さくなる。また、トランジスタP6に流れる電流が大きくなると、P6のゲート電圧は低くなる。従って、入力段2からトランジスタP2,P3のゲート端子に与えられる電圧は低くなり、トランジスタP2,P3が流す電流は大きくなる。
【0048】
このように図6の回路構成により、図1に示した第1の実施形態で説明した増幅回路の動作を実現できることは明らかである。
なお、図6ではトランジスタN1のゲート端子に交流的に接地されたバイアス電圧を供給しているが、図7に示すように、トランジスタN1のゲート端子にトランスコンダクタ9、トランジスタP5,P4,N4を介して信号入力端子1から入力信号電圧に依存したバイアス電圧が供給されるようにしてもよい。このようにすると、大信号入力時にトランジスタN1のゲート電圧に大信号入力の影響を与えることができるため、一時的な貫通電流が生じてしまうが、電流駆動能力を高くすることができる。
【0049】
図8は、図6,図7におけるトランスコンダクタの具体的構成例であり、差動対トランジスタM1,M2によって構成される一般的なトランスコンダクタである。他に、特開平7−183741号公報に記載されているような広い同相入力電圧範囲を有するトランスコンダクタを用いることも有効である。
【0050】
(第5の実施形態)
図9は、図1の構成を具体化した本発明の第4の実施形態に係る増幅回路であり、図1における入力段2にフォールデッドカスコード型の入力回路を用いた例を示している。すなわち、入力段2はPMOSトランジスタP3,P7〜P9、NMOSトランジスタN1,N4及び電流源I4〜I6により構成される。
【0051】
また、図9では図6及び図7と同様に、出力段3における図1に示した電流源I1をPMOSトランジスタP3により、電流源I2をPMOSトランジスタP2により、それぞれ実現している。一方、図1に示した電流源I3については電流源I6とNMOSトランジスタN3により実現している。このようにフォールデッドカスコード型の入力回路からなる入力段2と出力段3とで各々の構成要素の一部であるトランジスタN1,P3及び電流源I6を共有することによって、素子数の削減を図ることができる。
【0052】
ここで、図9においては図1に示した電流源I1,I2はPMOSトランジスタP3,P2によりそれぞれ実現されているため、トランジスタP3のドレイン・ソース間電圧とトランジスタP2のドレイン・ソース間電圧の差により、流れる電流に偏差が生じる。この電流偏差は、増幅回路のオフセット電圧に影響を与える。この電流偏差を生じないようにするため、本実施形態では出力段3において電流源I2の電流出力端であるトランジスタP2のドレイン端子と、電流源I3の電流入力端である電流源I6とトランジスタN3のドレイン端子との接続点との間に、トランジスタP4が挿入されている。
【0053】
すなわち、トランジスタP4のソース端子は電流源I2の電流出力端であるトランジスタP2のドレイン端子に接続され、P4のドレイン端子は電流源I3の電流入力端である電流源I6とトランジスタN3のドレイン端子との接続点に接続される。さらに、トランジスタP4のゲート端子にはバイアス電圧Vbias1が与えられている。
【0054】
このような構成として、バイアス電圧Vbias1として無信号入力時にトランジスタP4のソース電圧がトランジスタP3のドレイン電圧に等しくなるような電圧を与える。これによって無信号入力時のトランジスタP3,P2のドレイン・ソース間電圧を等しくすることより、トランジスタP3,P2のドレイン・ソース間電圧の差の影響による前述の電流偏差を小さくすることができる。
【0055】
(第6の実施形態)
図10は、図9に示す増幅回路を変形した本発明の第6の実施形態に係る増幅回路である。本実施形態の増幅回路では、出力段3にPMOSトランジスタP10がさらに追加されている。トランジスタP10のソース端子は、図1に示した電流源I3の電流出力端であるトランジスタP3のドレイン端子に接続され、トランジスタP8のドレイン端子はトランジスタP4のソース端子に接続されている。さらに、トランジスタP10のゲート端子には図示しないバイアス電圧が与えられている。
【0056】
図9に示した増幅回路では、大信号入力時にトランジスタP1のゲート電圧が大きく変化することにより、増幅回路の電流駆動能力を増加させている。一方、負の大信号入力時にはトランジスタP1のゲート電圧が電源電圧(電源Vddの電圧)まで変化してP1がオフ状態となるが、最終的なセトリングまでにはP1のゲート電圧が電源電圧から無信号入力時の安定した電圧まで変化する時間分だけ遅延が生じる。
【0057】
このようなセトリングの遅れを避けるため、本実施形態ではトランジスタP10により、トランジスタP1のゲート電圧が電源電圧まで変化することがないようにリミッタを設けて、セトリングタイムの短縮を図っている。トランジスタP4に与えられるバイアス電圧Vbias1は、無信号入力時にP4のソース電圧が無信号入力時にトランジスタP1のゲート電圧と等しくなるように設定されている。また、トランジスタP4はソースフォロワ回路と近似した構成となっているため、大信号入力時でもソース電圧に大きな変化は生じない。
【0058】
従って、トランジスタP4のソース端子とトランジスタP1のゲート端子の間を大信号入力時にトランジスタP10によって接続することで、トランジスタP1のゲート端子が電源電圧まで変化してしまうのを防ぐことができる。これにより最終的なセトリングを高速にでき、増幅回路のさらなる高速化を達成することができる。
【0059】
(第7の実施形態)
図11は、本発明の第7の実施形態に係る増幅回路の構成を示す図である。本実施形態の増幅回路は、出力段3の構成がこれまでの実施形態と異なる。本実施形態における出力段3は、PMOSトランジスタP11,P12、NMOSトランジスタN11,N12及び第1〜第6の電流源I11〜I16によって構成される。
【0060】
第1〜第3の電流源I11,I12,I13は、入力端が高電位側の第1電源Vddに接続された電流吐き出し型の電流源であり、電流出力端から電流を出力する。第4〜第6の電流源I14,I15,I16は、出力端が低電位側の第2電源Vss(例えば、グラウンド)に接続された電流吸い込み型の電流源であり、電流入力端に電流を入力する。
【0061】
電流源I11〜I16は、本実施形態ではいずれも電流値を外部からの制御信号により制御できる可変電流源であり、入力段1からの出力信号が制御信号として与えられる。入力段2の出力信号電圧に対して、電流源I11〜I13の電流と電流源I14〜I16の電流とは相補的に変化するように構成される。
【0062】
電流源I11の電流出力端は、NMOSトランジスタN11のドレイン端子に接続される。電流源I12の電流出力端は、PMOSトランジスタP11のソース端子に接続される。電流源I12の電流出力端とPMOSトランジスタN11のソース端子との接続点を第1ノードn1と称する。第1ノードnには、さらに電流源I16の電流入力端が接続される。PMOSトランジスタP11のドレイン端子は、電流源I15の電流入力端に接続される。
【0063】
NMOSトランジスタN11のソース端子は、電流源I13の電流出力端と電流源I14の電流入力端に接続される。NMOSトランジスタN11のソース端子と電流源I13の電流出力端及び電流源I14の電流入力端との接続点を第2ノードn2と称する。
【0064】
NMOSトランジスタN11及びPMOSトランジスタP11のゲート端子には、バイアス回路4から適当なバイアス電圧が与えられている。バイアス回路14は、トランジスタN11,P11のゲート端子に信号入力端子1からの入力信号電圧に依存したバイアス電圧を供給するように構成されていてもよいし、直流のバイアス電圧を供給するようにしてもよい。
【0065】
PMOSトランジスタP12及びNMOSトランジスタN12は、最終段のコンプリメンタリ・トランジスタ対を形成している。PMOSトランジスタP12のソース端子は第1電源Vddに接続され、NMOSトランジスタN12のソース端子は第2電源Vssに接続され、トランジスタP12,N12のドレイン端子は出力端子OUTに共通に接続される。PMOSトランジスタP12のゲート端子は第1ノードn1に接続され、NMOSトランジスタN12のゲート端子は第2ノードn2に接続される。
【0066】
次に、本実施形態の増幅回路の動作について説明する。
信号入力端子1からの入力信号は、入力段2によって増幅される。入力段2からの出力信号は、電流源I11〜I16に制御信号として供給される。これにより電流源I11〜I16には、入力段2からの出力信号に応じた電流が流れる。電流源I11,I12,I13,I14,I15,I16を流れる電流をそれぞれi11,i12,i13,i14,i15,i16で表す。
【0067】
入力段2からの出力信号電圧が高いときは、電流i11〜i13が小さくなり、電流i14〜i16が大きくなる。また、入力段2からの出力信号電圧が低いときは、電流i11〜i13が大きくなり、電流i14〜i16が小さくなる。
【0068】
電流源I11,I12,I13,I14,I15,I16は、信号入力端子1への無信号入力時、つまり入力段2の出力信号電圧が零のときには、i11+i13=i14、i12=i15+i16となるように構成される。このとき、トランジスタN11のソース電圧によりトランジスタN12のゲート電圧が決定され、それに従いN12のバイアス電流が決定される。また、トランジスタP11のソース電圧によりトランジスタP12のゲート電圧が決定され、それに従いP12のバイアス電流が決定される。従って、増幅回路の小信号利得は低くなる。無信号入力時のトランジスタN12,P12のバイアス電流を制限したい場合には、バイアス回路4によってトランジスタN11,P11のゲート電圧を適当な値に設定すればよい。
【0069】
信号入力端子1への大信号入力時、つまり入力段2の出力信号電圧が大きく増減するときは、以下のような動作より、正負の大信号入力時に容量性負荷6に対する高い電流駆動能力を実現することができる。
【0070】
まず、正の大信号入力時には、入力段2の出力信号電圧は高くなるため、電流i11〜i13は零に近い値となり、電流i14〜i16が大きくなる。このため、トランジスタN12のゲート電圧とトランジスタP12のゲート電圧は無信号入力時と比較して低い値となる。従って、トランジスタP12は大電流を信号出力端子5に供給し、一方、トランジスタN12はオフ状態となることにより、容量性負荷6に対して高い電流駆動能力を得ることができる。
【0071】
次に、負の大信号入力時には、入力段2の出力信号電圧は低くなるため、電流i11〜i13は大きくなり、電流i14〜i16は零に近い値となる。このため、トランジスタN12のゲート電圧とトランジスタP12のゲート電圧は無信号入力時と比較して高い値となる。従って、トランジスタP12はオフ状態となり、一方、トランジスタN12には信号出力端子5から大電流が流入することにより、容量性負荷6に対して高い電流駆動能力を得ることができる。
【0072】
このように本実施形態の増幅回路によっても、これまでの実施形態と同様に無信号入力時のバイアス電流を制限しつつ、正負両方の大信号入力時に高い電流駆動能力を得ることができ、セトリングタイムを短縮することができるという効果が得られる。
【0073】
本実施形態では、入力段2の出力信号により全ての電流源I11〜I16の電流が制御されるようにしたが、第2及び第3の実施形態と同様の考えで、電流源I11,I13の電流または電流源I14の電流の少なくとも一方と、電流源I12の電流または電流源I15,I16の電流の少なくとも一方を制御するようにすることで、同様の結果を得ることができる。
【0074】
(第8の実施形態)
図12は、本発明の第8の実施形態に係る増幅回路であり、図11における入力段2にトランスコンダクタを用いた具体的構成を示している。入力段2は、トランスコンダクタ(Gm)9とPMOSトランジスタP16〜P21及びNMOSトランジスタN16,N17により構成される。また、図12では図11に示した電流源I11,I12,I13をPMOSトランジスタP13,P14,P15によりそれぞれ実現し、また電流源I14,I15,I16をトランジスタN13,N14,N15によりそれぞれ実現している。
【0075】
トランジスタP16,P20は第1のカレントミラー回路を形成しており、以下同様にトランジスタP17,P21は第2のカレントミラー回路を形成し、トランジスタP18,P13,P14,P15は第3のカレントミラー回路を形成しており、以下同様にトランジスタP19,P11は第4のカレントミラーを形成し、トランジスタN16,N11は第5のカレントミラー回路を形成し、トランジスタN17,N13,N15は第6のカレントミラー回路を形成している。
【0076】
第1の実施形態と同様に、入力段2において信号入力端子1からの入力信号はトランスコンダクタ9によって電圧−電流変換され、トランスコンダクタ9の+端子と−端子から互いに逆相の電流信号として出力される。
【0077】
無信号入力時には、トランスコンダクタ9の+端子と−端子から出力される電流は等しい。このとき、電流源トランジスタP13〜P15に流れる電流は、第3のカレントミラー回路によりトランジスタP18に流れる電流に基づき決定される。電流源トランジスタN13〜N15に流れる電流は、第1〜第6のカレントミラー回路を介して、トランジスタP16に流れる電流に基づき決定される。ここでトランジスタN13〜N15、トランジスタP13〜P15のチャネル長とチャネル幅の比をそれぞれ(W/L)N13〜(W/L)N15,(W/L)P13〜(W/L)P15とすると、(W/L)N13=(W/L)P13+(W/L)P15,(W/L)N14+(W/L)N15=(W/L)P14を満たすように設計を行うことにより、図8に示した増幅回路の無信号入力時と等しくなる。従って、トランジスタN11のソース電圧によりトランジスタN12のゲート電圧を、トランジスタP11のソース電圧によりトランジスタP12のゲート電圧をそれぞれ決定することが可能となる。
【0078】
トランジスタN11のゲート電圧は、トランジスタN11とN16とにより形成される第5のカレントミラー回路によって与えられている。従って、トランジスタN12のゲート電圧はトランジスタN17のゲート電圧と等しくなり、N12に流れる電流はトランジスタP16に流れる電流に正比例する。
【0079】
同様に、トランジスタP11のゲート電圧はトランジスタP11とP19とにより形成される第4のカレントミラー回路によって与えられている。従って、トランジスタP12のゲート電圧はトランジスタP18のゲート電圧と等しくなり、トランジスタP12に流れる電流はトランジスタP18に流れる電流に正比例する。すなわち、トランスコンダクタ9により無信号入力時に流れる電流を制御することができる。
【0080】
正の大信号入力時には、トランスコンダクタ9の+端子から出力される電流は大きくなり、−端子から出力される電流は小さくなる。このとき、トランジスタP16とP17に流れる電流は大きくなり、トランジスタP18とP19に流れる電流は小さくなる。トランジスタP16に流れる電流が大きくなると、トランジスタP16と共に第5のカレントミラー回路を形成しているトランジスタP20に流れる電流も大きくなり、トランジスタN17に流れる電流も大きくなる。ここで、トランジスタN17はダイオード接続されているため、流れる電流が大きくなるとゲート電圧が高くなる。
【0081】
トランジスタN17のゲート電圧が高くなると、トランジスタN17と共に第6のカレントミラー回路を形成しているトランジスタN13〜N15を流れる電流が大きくなる。すなわち、トランジスタN13〜N15に相当する図9における電流源I14〜I16の電流が大きくなる。
【0082】
トランジスタP18に流れる電流が小さくなると、P18のゲート電圧は高くなる。トランジスタP18のゲート電圧が高くなると、トランジスタP18と共に第3のカレントミラー回路を構成しているトランジスタP13〜P15を流れる電流が小さくなる。すなわち、トランジスタP13〜P15に相当する図9における電流源I11〜I13の電流が小さくなる。
【0083】
負の大信号入力時には、トランスコンダクタの+端子の電流は小さくなり、−端子の電流は大きくなる。このとき、トランジスタP16とP17に流れる電流は小さくなり、トランジスタP18とP19に流れる電流は大きくなる。トランジスタP16に流れる電流が小さくなると、トランジスタP16と共に第1のカレントミラー回路を形成しているトランジスタP20に流れる電流も小さくなり、トランジスタN17に流れる電流も小さくなる。ここでトランジスタN17はダイオード接続されているため、流れる電流が小さくなるとゲート電圧が低くなる。
【0084】
トランジスタN17のゲート電圧が低くなると、トランジスタN17と共に第6のカレントミラー回路を形成しているトランジスタN13〜N15を流れる電流が小さくなる。すなわち、トランジスタN13〜N15に相当する図11における電流源I14〜I16の電流が小さくなる。
【0085】
トランジスタP18に流れる電流が大きくなると、P18のゲート電圧は低くなる。トランジスタP18のゲート電圧が低くなると、トランジスタP18と共に第3のカレントミラー回路を形成しているトランジスタP13〜P15を流れる電流が大きくなる。すなわち、トランジスタP13〜P15に相当する図11における電流源I11〜I13の電流が大きくなる。
【0086】
このように図12の回路構成により、図11に示した第5の実施形態で説明した増幅回路の動作を実現できることは明らかである。図12におけるトランスコンダクタ9としては、第4の実施形態で説明したと同様の回路を用いることができる。
【0087】
さらに、本実施形態では入力段2の出力インピーダンスを低下させて増幅回路の利得を減少させることにより、位相補償を行っている。以下、図13及び図14を用いて本実施形態における位相補償の効果について説明する。図14は、本実施形態における位相補償について説明するための周波数特性図である。
【0088】
図13は、増幅回路の等価回路図であり、(a)は図2で説明したようなミラー容量による位相補償を行った場合、(b)は本実施形態による位相補償を行った場合である。図13(a)(b)において、gm1は入力段のトランスコンダクタンス、R1a,R1bは入力段の出力インピーダンス(正確には入力段の出力抵抗と出力段の入力抵抗との並列合成抵抗)、C1は入力段の出力端に付加される容量成分、gm2は出力段のトランスコンダクタンス、R2は出力段の出力抵抗、Ccはミラー容量、CLは負荷の容量をそれぞれ表す。
【0089】
図13(a)に示すようなミラー容量Ccによる位相補償を行う場合、増幅回路の信号出力端子に接続される容量性負荷の容量CLが大きいほど、図14の周波数特性における第1ポールの周波数を低周波側に、第2ポールの周波数を高周波側にして安定化するのに大きなミラー容量Ccが必要となる。必要なミラー容量Ccは例えば数pFにもなり、増幅回路を集積回路化する場合、ミラー容量による占有面積が大きくなり、チップ面積を大きくしてしまうという大きな問題が発生する。
【0090】
これに対して、本実施形態の増幅回路では入力段2の出力インピーダンスを小さくして増幅回路の利得を減少させることにより、位相補償を行う。すなわち、位相補償を行う場合の図13(a)における入力段の出力インピーダンスR1aに対して、図13(b)における入力段2の出力インピーダンスR1bを小さくなるように構成する。これは、図12に示したような増幅回路の構成によって実現できる。
【0091】
このようにすると、図14の周波数特性図で低周波での利得は「低利得段」の特性に示されるように、位相補償がない場合あるいはミラー容量による位相補償を行った場合の利得AmからAaへと低下する。デシベルでは、20log(R1a/R1b)の利得低下となる。一方、第2ポールに関しては、入力段の出力インピーダンスの減少により、ミラー容量Ccによる補償を行った場合のPn2に比較して、Pa2のように高周波側に移動する。具体的には、Pa2はPn2の周波数からR1a/R1b倍の周波数へ移動する。
【0092】
このように本実施形態によると、大きなミラー容量を用いることなく位相補償を行い、集積回路化に適した増幅回路を実現することができる。
【0093】
(増幅回路の応用例について)
上述した本発明の実施形態に基づき増幅回路は、例えば図15に示すような液晶ディスプレイ装置に好適である。図15の液晶ディスプレイ装置は、液晶セル101がマトリクス状に配列され、画像信号が供給される複数本の信号線104と複数本の走査線105が交差して配設されて構成された液晶ディスプレイパネル100と、画像信号を信号線104に供給して液晶ディスプレイパネル100を駆動するための液晶ディスプレイ駆動回路102、および走査線105を選択的に駆動する走査線選択回路103により構成される。
【0094】
液晶ディスプレイ駆動回路102は、図示しないが例えばRGB信号を記憶する1水平ラインに必要な画素数と同じ数の第1ラッチ群と、RGB信号をラッチするタイミングパルスを転送するシフトレジスタと、第1ラッチ群で記憶されたRGB信号を1水平期間の周期でさらに記憶する第2ラッチ群と、第2ラッチ群で記憶された1水平ラインのRGB信号をアナログ値に変換するD/A変換器群と、D/A変換器群によりアナログ電圧に変換されたRGB信号をそれぞれ増幅して、図15の液晶ディスプレイパネル100の信号線および液晶セルを駆動するための増幅回路群により構成される。この増幅回路群に、本発明の実施形態に基づく増幅回路を用いることができる。
【0095】
【発明の効果】
以上説明したように、本発明の増幅回路によれば無信号入力時のバイアス電流を任意に決定できることから、消費電流を削減することができると共に、また正負両方の大信号入力時に高い電流駆動能力を得ることができるので、セトリングタイムを短縮することが可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る増幅回路の構成を示す回路図
【図2】位相補償手段を付加した増幅回路の一例を示す回路図
【図3】位相補償手段を付加した増幅回路の他の例を回路図
【図4】第1の実施形態を変形した本発明の第2の実施形態に係る増幅回路の構成を示す回路図
【図5】第1の実施形態を変形した本発明の第3の実施形態に係る増幅回路の構成を示す回路図
【図6】第1の実施形態をより具体化した本発明の第4の実施形態に係る増幅回路の構成を示す回路図
【図7】第1の実施形態をより具体化した本発明の第4の実施形態に係る増幅回路の構成を示す回路図
【図8】図6の増幅回路で使用されるトランスコンダクタの例を示す回路図
【図9】第1の実施形態をより具体化した本発明の第5の実施形態に係る増幅回路の構成を示す回路図
【図10】第1の実施形態をより具体化した本発明の第6の実施形態に係る増幅回路の構成を示す回路図
【図11】本発明の第7の実施形態に係る増幅回路の構成を示す回路図
【図12】第7の実施形態をより具体化した本発明の第6の実施形態に係る増幅回路のより具体的な構成を示す回路図
【図13】第7及び第8の実施形態における位相補償について説明するための等価回路図
【図14】第7及び第8の実施形態における位相補償について説明するための周波数特性を示す図
【図15】本発明の増幅回路が適用可能な液晶ディスプレイ装置の構成を示す図
【符号の説明】
1…信号入力端子
2…入力段
3…出力段
4…バイアス回路
5…信号出力端子
6…容量性負荷
7…容量素子を含む位相補償用インピーダンス素子
8…抵抗素子を含む位相補償用インピーダンス素子
9…トランスコンダクタ
N1…第1トランジスタ
P1…第2トランジスタ
N2…第3トランジスタ
N4…第4トランジスタ
P10…第5トランジスタ
I1〜I3…第1〜第3の電流源
n1…第1ノード
n2…第2ノード
N11…第1トランジスタ
P11…第2トランジスタ
P12…第3トランジスタ
N12…第4トランジスタ
I11〜I16…第1〜第6の電流源
Claims (12)
- 第1及び第2ノードにそれぞれ接続された第1及び第2の電流出力端を有する第1及び第2の電流源と;
前記第2ノードに接続された電流入力端を有する第3の電流源と;
信号入力端子からの入力信号を増幅した出力信号を発生し、該出力信号により前記第1及び第2の電流源の電流または第3の電流源の電流の少なくとも一方を制御する入力段と;
ゲート端子に所定のバイアス電圧が与えられ、ドレイン端子が前記第1ノードに接続され、ソース端子が前記第2ノードに接続された第1導電型の第1トランジスタと;
ゲート端子が前記第1ノードに接続され、ソース端子が高電位側の第1電源に接続され、ドレイン端子が信号端子に接続された第2導電型の第2トランジスタと;
ゲート端子が前記第2ノードに接続され、ソース端子が低電位側の第2電源に接続され、ドレイン端子が前記信号端子に接続された第1導電型の第3トランジスタとを具備する増幅回路。 - 前記入力段は、前記出力信号により前記第1及び第2の電流源の電流を制御する場合には、前記出力信号の電圧増加に対して前記第1及び第2の電流源の電流を減少させ、前記出力信号により前記第3の電流源を制御する場合には、前記出力信号の電圧増加に対して前記第3の電流源の電流を増加させる請求項1記載の増幅回路。
- 前記第1トランジスタのゲート端子に、前記バイアス電圧として前記入力段の出力信号に依存した電圧または直流電圧を供給するバイアス供給回路をさらに具備する請求項1記載の増幅回路。
- 前記第2の電流源の電流出力端にソース端子が接続され、前記第3の電流源の電流入力端にドレイン端子が接続され、ゲート端子にバイアス電圧が与えられた第2導電型の第4トランジスタをさらに具備する請求項1記載の増幅回路。
- 前記第2の電流源の電流出力端にソース端子が接続され、前記第3の電流源の電流入力端にドレイン端子が接続され、ゲート端子にバイアス電圧が与えられた第2導電型の第4トランジスタと、前記第1の電流源の電流出力端にソース端子またはドレイン端子が接続され、前記第4トランジスタのソース端子にドレイン端子またはソース端子が接続された第2導電型の第5トランジスタとをさらに具備する請求項1記載の増幅回路。
- 第1、第2及び第3の電流出力端をそれぞれ有し、第2の電流出力端が第1ノードに接続され、第3の電流出力端が第2ノードにそれぞれ接続された第1、第2及び第3の電流源と;
第1、第2及び第3の電流入力端をそれぞれ有し、第1の電流入力端が前記第2ノードに接続され、第3の電流入力端が前記第1ノードに接続された第4、第5及び第6の電流源と;
信号入力端子からの入力信号を増幅した出力信号を発生し、該出力信号により前記第1及び第3の電流源の電流または第4の電流源の電流の少なくとも一方と前記第2の電流源の電流または第5及び第6の電流源の電流の少なくとも一方を制御する入力段と;
ゲート端子に所定のバイアス電圧が与えられ、ドレイン端子が前記第1の電流出力端に接続され、ソース端子が前記第2ノードに接続された第1導電型の第1トランジスタと;
ゲート端子に所定のバイアス電圧が与えられ、ソース端子が前記第1ノードに接続され、ドレイン端子が前記第2の電流入力端に接続された第2導電型の第2トランジスタと;
ゲート端子が前記第1ノードに接続され、ソース端子が高電位側の第1電源に接続され、ドレイン端子が信号出力端子に接続された第2導電型の第3トランジスタと;
ゲート端子が前記第2ノードに接続され、ソース端子が低電位側の第2電源に接続され、ドレイン端子が前記信号出力端子に接続された第1導電型の第4トランジスタとを具備する増幅回路。 - 前記入力段は、前記出力信号により前記第1及び第3の電流源の電流または前記第2の電流源の電流を制御する場合には、前記出力信号の電圧増加に対して前記前記第1及び第3の電流源の電流または前記第2の電流源の電流を減少させ、前記出力信号により前記第4の電流源の電流または前記第5及び第6の電流源の電流を制御する場合には、前記出力信号の電圧増加に対して前記第4の電流源の電流または前記第5及び第6の電流源の電流を増加させる請求項6記載の増幅回路。
- 前記第1及び第2トランジスタのゲート端子に、前記バイアス電圧として前記入力段の出力信号に依存した電圧または直流電圧を供給するバイアス供給回路をさらに具備する請求項6記載の増幅回路。
- 前記第2ノードと前記信号出力端子との間に接続された少なくともキャパシタを含むインピーダンス素子をさらに具備する請求項1または6記載の増幅回路。
- 前記第2及び第3トランジスタのドレイン端子と前記信号出力端子との間に接続された少なくとも抵抗素子を含むインピーダンス素子をさらに具備する請求項1または6記載の増幅回路。
- 前記抵抗素子は、電界効果トランジスタのオン抵抗により構成される請求項10記載の増幅回路。
- 複数の画素と、該複数の画素に映像信号に応じた信号電圧を選択的に与えるための信号線および該信号線と交差する走査線が配列形成された液晶ディスプレイと、
請求項1〜11のいずれか1項に記載の増幅回路を有し、前記信号線を画像信号に応じて駆動する駆動回路と、
前記走査線を順次選択する選択回路とを具備する液晶ディスプレイ装置。
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006292899A (ja) * | 2005-04-07 | 2006-10-26 | Nec Electronics Corp | 液晶表示装置、液晶ドライバ、及び液晶表示パネルの駆動方法 |
JP2007067525A (ja) * | 2005-08-29 | 2007-03-15 | Toshiba Corp | 増幅回路 |
JP2008506316A (ja) * | 2004-07-07 | 2008-02-28 | アルタセンズ インコーポレイテッド | 列バッファ、cmos画像センサ及びデジタルビデオカメラ |
WO2019172168A1 (ja) * | 2018-03-08 | 2019-09-12 | 日本電信電話株式会社 | 増幅回路 |
CN113078804A (zh) * | 2021-06-04 | 2021-07-06 | 上海芯龙半导体技术股份有限公司南京分公司 | 功率管驱动电路、电源芯片及电源系统 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54111262A (en) * | 1978-02-20 | 1979-08-31 | Matsushita Electric Ind Co Ltd | Complementary push-pull power amplifier |
JPS6351710A (ja) * | 1986-08-20 | 1988-03-04 | Nec Corp | 出力回路 |
JPH0555836A (ja) * | 1991-08-21 | 1993-03-05 | Toshiba Corp | 増幅器 |
JPH05291844A (ja) * | 1992-04-10 | 1993-11-05 | Olympus Optical Co Ltd | レベルシフト回路 |
JPH11150427A (ja) * | 1997-08-05 | 1999-06-02 | Toshiba Corp | 増幅回路及びこれを用いた液晶ディスプレイ装置 |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54111262A (en) * | 1978-02-20 | 1979-08-31 | Matsushita Electric Ind Co Ltd | Complementary push-pull power amplifier |
JPS6351710A (ja) * | 1986-08-20 | 1988-03-04 | Nec Corp | 出力回路 |
JPH0555836A (ja) * | 1991-08-21 | 1993-03-05 | Toshiba Corp | 増幅器 |
JPH05291844A (ja) * | 1992-04-10 | 1993-11-05 | Olympus Optical Co Ltd | レベルシフト回路 |
JPH11150427A (ja) * | 1997-08-05 | 1999-06-02 | Toshiba Corp | 増幅回路及びこれを用いた液晶ディスプレイ装置 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008506316A (ja) * | 2004-07-07 | 2008-02-28 | アルタセンズ インコーポレイテッド | 列バッファ、cmos画像センサ及びデジタルビデオカメラ |
JP2006292899A (ja) * | 2005-04-07 | 2006-10-26 | Nec Electronics Corp | 液晶表示装置、液晶ドライバ、及び液晶表示パネルの駆動方法 |
JP4731195B2 (ja) * | 2005-04-07 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | 液晶表示装置、液晶ドライバ、及び液晶表示パネルの駆動方法 |
JP2007067525A (ja) * | 2005-08-29 | 2007-03-15 | Toshiba Corp | 増幅回路 |
WO2019172168A1 (ja) * | 2018-03-08 | 2019-09-12 | 日本電信電話株式会社 | 増幅回路 |
CN113078804A (zh) * | 2021-06-04 | 2021-07-06 | 上海芯龙半导体技术股份有限公司南京分公司 | 功率管驱动电路、电源芯片及电源系统 |
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Publication number | Publication date |
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