JP2007067525A

JP2007067525A - 増幅回路

Info

Publication number: JP2007067525A
Application number: JP2005247801A
Authority: JP
Inventors: Rui Ito; 類伊藤; Tetsuro Itakura; 哲朗板倉
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-08-29
Filing date: 2005-08-29
Publication date: 2007-03-15

Abstract

【課題】低消費電流でより高速な増幅回路を提供すること。
【解決手段】差動入力される電圧電流変換増幅器と、ｎｏｄｅ１とＶｄｄの間に接続される第１の電流源と、ｎｏｄｅ１にドレイン端子が接続されゲート端子に第１のバイアス電圧が印加される第１導電型の第１のトランジスタと、ｎｏｄｅ２とＶｓｓの間に接続される第２の電流源と、ｎｏｄｅ１にソース端子が接続されｎｏｄｅ２にドレイン端子が接続されゲート端子に第２のバイアス電圧が印加される第２導電型の第２のトランジスタと、ｎｏｄｅ１にゲート端子が接続され出力端子にドレイン端子が接続されＶｄｄにソース端子が接続される第２導電型の第３のトランジスタと、ｎｏｄｅ２にゲート端子が接続され出力端子にドレイン端子が接続されＶｓｓにソース端子が接続される第１導電型の第４のトランジスタと、第１の電流源又は第２の電流源は前記増幅器により電流量を制御する電流量制御手段とを有する。
【選択図】図１

Description

本発明は、容量性負荷等を高速に駆動する増幅回路に関する。

増幅回路にとって、出力が定常状態に落ち着くまでの定静時間（セトリングタイム）は、回路の性能を決定する重要なファクターの一つであり、高速な定静を得ることは極めて重要な事項である。特に、増幅回路が大容量負荷を駆動する場合、出力電流駆動能力が低いと大容量負荷を充放電するために、より時間がかかり、高速な定静が実現できない。

一般に増幅回路の定静は、増幅回路に供給するバイアス電流を増加し、出力電流の駆動能力を高くすることにより、速くすることができる。しかし、バイアス電流を増加すればそれだけ消費電力も増加することになるために、従来、この点を解決すべくＡＢ級出力段やプッシュプル構成にした増幅回路が数多く用いられている。例えば特許文献１にこのような技術が記載されている。しかし、この技術では入力段の差動出力を受けるために２つのフローティングレジスタを必要とし、これによって消費電流を小さく抑える効果が失われ、それに伴いチップ面積が大きくなるという問題点があった。
米国特許第５，３１１，１４５号明細書、（Ｆｉｇ．１）

本発明は上記のような従来の問題点にかんがみてなされたもので、その目的の１つは、低消費電流でより高速な増幅回路を提供することにある。

本発明の請求項１によれば、２つの信号入力端子から入力された信号の差を出力端子から出力する第１の電圧電流変換増幅器と、前記第１の電圧電流変換増幅器の出力端子に設けられた第１ノードと第１の電源の間に接続される第１の電流源と、前記第１ノードにドレイン端子が接続されゲート端子に第１のバイアス電圧が印加される第１導電型の第１のトランジスタと、前記第１のトランジスタのソース端子に設けられた第２ノードと第２の電源の間に接続される第２の電流源と、前記第１ノードにソース端子が接続され前記第２ノードにドレイン端子が接続されゲート端子に第２のバイアス電圧が印加される第２導電型の第２のトランジスタと、前記第１ノードにゲート端子が接続され前記出力端子にドレイン端子が接続され前記第１の電源にソース端子が接続される前記第２導電型の第３のトランジスタと、前記第２ノードにゲート端子が接続され前記出力端子にドレイン端子が接続され前記第２の電源にソース端子が接続される前記第１導電型の第４のトランジスタと、
前記第１の電圧電流変換増幅器により前記第１の電流源および前記第２の電流源の少なくとも一方の電流量を制御する電流量制御手段と、を有することを特徴とする増幅回路を提供する。

従来では電圧電流変換増幅器の出力電流のみで出力トランジスタのゲートに接続される容量を駆動していたが、このように構成された本発明の増幅回路によれば、フローティングレジスタを構成する電流源からも信号電流を出力トランジスタのゲートに接続される容量に与えることで、消費電流を増加させることなく高速化を行うことができる。

本発明によれば、フローティングレジスタを構成する電流源を電圧電流変換増幅器から制御することにより、低消費電流でより高速な増幅回路及び液晶ディスプレィ装置が得られる効果がある。

以下、本発明の実施形態について図面を用いて説明する。

＜第１の実施形態＞
図１に、本発明の第１の実施形態に関わる増幅回路の構成を示す。図１に示す増幅回路は、信号入力端子Ｖｉｎ＋、Ｖｉｎ−からそれぞれ信号が入力される差動入力単相出力の電圧電流変換増幅器Ｇｍ１と、ノードｎｏｄｅ１（以下、ｎｏｄｅ１という）に電流出力端が接続され電圧電流変換増幅器Ｇｍ１の内部ノード電圧を用いて制御される電流源Ｉ１と、ノードｎｏｄｅ２（以下、ｎｏｄｅ２という）に電流入力端が接続される電流源Ｉ２と、ｎｏｄｅ１にドレイン端子が接続されｎｏｄｅ２にソース端子が接続される第１導電型の第１の例えばＮ−ＭＯＳトランジスタＮ１と、ｎｏｄｅ１にソース端子が接続されｎｏｄｅ２にドレイン端子が接続される第２導電型の第２の例えばＰ−ＭＯＳトランジスタＰ１と、ｎｏｄｅ２にゲート端子が接続され出力端子Ｖｏｕｔにドレイン端子が接続される第１導電型の第３の例えばＮ−ＭＯＳトランジスタＮ２と、ｎｏｄｅ１にゲート端子が接続され出力端子Ｖｏｕｔにドレイン端子が接続される第２導電型の第４の例えばＰ−ＭＯＳトランジスタＰ２によって構成される。

このように構成された増幅回路では、無信号入力時（Ｖｉｎ＋＝Ｖｉｎ−の時）には電圧電流変換増幅器Ｇｍ１から電流が出力されず、電圧電流変換増幅器Ｇｍ１の内部ノード電圧からの制御によりほぼＩ１＝Ｉ２となるように設計しておけば、Ｐ−ＭＯＳトランジスタＰ２に流れる無信号時のバイアス電流をゲート接地のトランジスタとなるＰ−ＭＯＳトランジスタＰ１のゲート端子に与えるバイアス電圧Ｖｂｉａｓ１により制御でき、Ｎ−ＭＯＳトランジスタＮ２に流れるバイアス電流をゲート接地のトランジスタとなるＮ−ＭＯＳトランジスタＮ１のゲート端子に与えるバイアス電圧Ｖｂｉａｓ２により制御できるので、出力段のｖｄｄからｖｓｓに流れる無信号時のバイアス電流をバイアス電圧Ｖｂｉａｓ１、Ｖｂｉａｓ２により制御できる。

また、正の大信号入力時（Ｖｉｎ＋＞＞Ｖｉｎ−の時）には、ｎｏｄｅ１に電圧電流変換増幅器Ｇｍ１から電流が流れることでｎｏｄｅ１の電位が増加する。この時にｎｏｄｅ１に接続される容量素子、例えばＰ−ＭＯＳトランジスタＰ２のゲートソース間容量や位相補償容量などを駆動するのに電圧電流変換増幅器Ｇｍ１からの電流だけでは定静時間が長くなってしまう。そのため電圧電流変換増幅器Ｇｍ１から電流源Ｉ１に電流が増加する制御信号を与えることで、更にｎｏｄｅ１の電位は高速に増加する。ｎｏｄｅ１の電位が増加したことで、Ｐ−ＭＯＳトランジスタＰ１に与えられるゲートソース間電圧が無信号入力時よりも増加し、Ｐ−ＭＯＳトランジスタＰ１を流れる電流が増加することで、ｎｏｄｅ２の電位も増加する。ｎｏｄｅ２の電位が増加すると、Ｎ−ＭＯＳトランジスタＮ１に与えられるゲートソース間電圧が無信号入力時よりも減少し、Ｎ−ＭＯＳトランジスタＮ１を流れる電流が減少するので、ｎｏｄｅ１の電位は更に増加する。このように正帰還がかかることにより、ｎｏｄｅ１、ｎｏｄｅ２の電位が共に増加することで、出力端ではＰ−ＭＯＳトランジスタＰ２のトランジスタがカットオフし、Ｎ−ＭＯＳトランジスタＮ２のトランジスタが大電流を供給することで出力端に高い電流駆動能力を得ることができる。

また、負の大信号入力時（Ｖｉｎ＋＜＜Ｖｉｎ−の時）には、ｎｏｄｅ１から電圧電流変換増幅器Ｇｍ１に電流が流れることでｎｏｄｅ１の電位が減少する。正の大信号入力時と同様に、ｎｏｄｅ１に接続される容量をより高速に駆動するため、電圧電流変換増幅器Ｇｍ１から電流源Ｉ１に電流が減少する制御信号を与えることで、更にｎｏｄｅ１の電位は高速に減少する。ｎｏｄｅ１の電位が減少したことでＰ−ＭＯＳトランジスタＰ１に与えられるゲートソース間電圧が無信号入力時よりも減少し、Ｐ−ＭＯＳトランジスタＰ１の電流は減少するので、ｎｏｄｅ２の電位も減少する。ｎｏｄｅ２の電位が減少すると、Ｎ−ＭＯＳトランジスタＮ１に与えられるゲートソース間電圧が無信号入力時よりも増加し、Ｎ−ＭＯＳトランジスタＮ１を流れる電流が増加するので、ｎｏｄｅ１の電位は更に減少する。このように正帰還がかかるので、ｎｏｄｅ１、ｎｏｄｅ２の電位が共に減少することで、出力端ではＰ−ＭＯＳトランジスタＰ２のトランジスタが大電流を供給し、Ｎ−ＭＯＳトランジスタＮ２のトランジスタがカットオフすることで出力端に高い電流駆動能力を得ることができる。

正と負の大信号入力時の両方においてｎｏｄｅ２に接続される容量、例えばＮ−ＭＯＳトランジスタＮ２のゲートソース間容量や位相補償容量についても、ｎｏｄｅ１に接続される容量を高速に駆動することができれば、正帰還がかかっているため高速に駆動することができる。

＜第１の実施形態の変形例＞
図２に本発明の第１の実施形態の変形例の構成を示す。この増幅回路では電圧電流変換増幅器Ｇｍ１の出力がｎｏｄｅ２に接続されている。このような構成とした場合でも、電圧電流変換増幅器Ｇｍ１の内部ノード電圧からの制御によりほぼＩ１＝Ｉ２となるように設計しておけば、無信号入力時（Ｖｉｎ＋＝Ｖｉｎ−の時）には電圧電流変換増幅器Ｇｍ１から電流が出力されないため、図１の回路図と同様にバイアス電圧Ｖｂｉａｓ１、Ｖｂｉａｓ２により出力端のバイアス電流を制御することができる。

正と負の大信号入力時についても、図１の増幅回路ではｎｏｄｅ１が正帰還の起点であったのに対し、図２の増幅回路ではｎｏｄｅ２が正帰還の起点となっている。図１の増幅回路と同様に、電圧電流変換増幅器Ｇｍ１からｎｏｄｅ２に電流が流れてｎｏｄｅ２の電位が増加する場合には、電流源Ｉ２の電流が減少するように電圧電流変換増幅器Ｇｍ１から制御し、電圧電流変換増幅器Ｇｍ１にｎｏｄｅ２から電流が流れてｎｏｄｅ２の電位が減少する場合には、電流源Ｉ２の電流が増加するように電圧電流変換増幅器Ｇｍ１から制御することで、ｎｏｄｅ１、ｎｏｄｅ２に接続される容量を高速に駆動することができる。

＜第２の実施形態＞
図３に本発明の第２実施形態に関わる増幅回路の構成を示す。この増幅回路では、電圧電流変換増幅器Ｇｍ１の出力がｎｏｄｅ１に接続され、電圧電流変換増幅器Ｇｍ２の出力がｎｏｄｅ２に接続されている。このような構成とした場合でも、電圧電流変換増幅器Ｇｍ１、Ｇｍ２からの制御により、ほぼＩ１＝Ｉ２となるように設計しておけば、無信号入力時（Ｖｉｎ＋＝Ｖｉｎ−の時）には電圧電流変換増幅器Ｇｍ１、Ｇｍ２から電流は出力されないため、図１の回路構成の場合と同様にバイアス電圧Ｖｂｉａｓ１、Ｖｂｉａｓ２により出力端のバイアス電流を制御することができる。

また、正の大信号入力時（Ｖｉｎ＋＞＞Ｖｉｎ−の時）には電圧電流変換増幅器Ｇｍ１からｎｏｄｅ１に電流が出力され、更に電圧電流変換増幅器Ｇｍ１からの制御により電流源Ｉ１の電流が増加することで、ｎｏｄｅ１の電位は増加する。電圧電流変換増幅器Ｇｍ２からｎｏｄｅ２に電流が出力され、更に電圧電流変換増幅器Ｇｍ２からの制御により電流源Ｉ２の電流が減少することで、ｎｏｄｅ２の電位も増加する。更にＮ−ＭＯＳトランジスタＮ１、Ｐ−ＭＯＳトランジスタＰ１のトランジスタによる正帰還がかかるため、ｎｏｄｅ１、ｎｏｄｅ２の電位は高速に増加する。これらの動作により、Ｐ−ＭＯＳトランジスタＰ２はカットオフし、Ｎ−ＭＯＳトランジスタＮ２は大電流を流すことで出力端に対し高い電流駆動能力を得ることができる。

また、負の大信号入力時（Ｖｉｎ＋＜＜Ｖｉｎ−の時）には電圧電流変換増幅器Ｇｍ１にｎｏｄｅ１から電流が流れ、更に電圧電流変換増幅器Ｇｍ１からの制御により電流源Ｉ１の電流が減少することで、ｎｏｄｅ１の電位は減少する。電圧電流変換増幅器Ｇｍ２にｎｏｄｅ２から電流が流れ、更に電圧電流変換増幅器Ｇｍ２からの制御により電流源Ｉ２の電流が増加することで、ｎｏｄｅ２の電位も減少する。更にＮ−ＭＯＳトランジスタＮ１、Ｐ−ＭＯＳトランジスタＰ１のトランジスタによる正帰還がかかるため、ｎｏｄｅ１、ｎｏｄｅ２の電位は高速に減少する。これらの動作により、Ｐ−ＭＯＳトランジスタＰ２は大電流を流し、Ｎ−ＭＯＳトランジスタＮ２はカットオフすることで出力端に対し高い電流駆動能力を得ることができる。

＜第１の実施形態の具体的構成例＞
図４に本発明の第１の実施形態に関わる増幅回路のＭＯＳトランジスタによる具体的構成の一例を示す。図４に示す増幅回路では、図１の電流源Ｉ１に該当する部分はＰ−ＭＯＳトランジスタＰ３により構成され、図１の電圧電流変換増幅器Ｇｍ１に該当する部分はＮ−ＭＯＳトランジスタＧＮ１、ＧＮ２、Ｐ−ＭＯＳトランジスタＧＰ１、ＧＰ２、電流源ＧＩ１により構成される差動入力単相出力の差動回路により構成されている。Ｃｃ１，Ｃｃ２は位相補償容量である。電源Ｖｄｄと電源Ｖｓｓ間に接続されている、Ｐ−ＭＯＳトランジスタＰ３、Ｎ−ＭＯＳトランジスタＮ１，Ｐ−ＭＯＳトランジスタＰ１及び電流源Ｉ２はフローティングレジスタを構成している。電圧電流変換増幅器Ｇｍ１から電流源Ｉ１への制御信号は、差動回路のブロックの内のダイオード接続されているＰ−ＭＯＳトランジスタＧＰ１のゲートより供給している。

電圧電流変換増幅器Ｇｍ１は具体的には、次のように構成されている。Ｐ−ＭＯＳトランジスタＧＰ１のソースは電源Ｖｄｄに接続され、このトランジスタＧＰ１のドレインとゲートが接続され、このトランジスタＧＰ１のドレインはＮ−ＭＯＳトランジスタＧＮ１のドレインに接続され、このトランジスタＧＮ１のソースは、電流源ＧＩ１に接続されている。Ｐ−ＭＯＳトランジスタＧＰ２のソースは電源Ｖｄｄに接続され、このトランジスタＧＰ２のドレインはＮ−ＭＯＳトランジスタＧＮ２のドレインに接続され、このトランジスタＧＮ２のソースは、電流源ＧＩ１に接続されている。Ｐ−ＭＯＳトランジスタＧＰ２のゲートはＰ−ＭＯＳトランジスタＧＰ１のゲートに接続されるとともに、Ｐ−ＭＯＳトランジスタＰ３のゲートにも接続されている。Ｐ−ＭＯＳトランジスタＧＰ２のドレインは、ｎｏｄｅ１に接続される。Ｎ−ＭＯＳトランジスタＧＮ１のゲートには信号Ｖｉｎ＋が入力され、Ｎ−ＭＯＳトランジスタＧＮ２のゲートには信号Ｖｉｎ−が入力される。

無信号入力時（Ｖｉｎ＋＝Ｖｉｎ−の時）の場合、Ｐ−ＭＯＳトランジスタＰ３が流す電流ＩＰ３は電流源Ｉ２とほぼ等しくなるように設計する必要がある。Ｐ−ＭＯＳトランジスタＰ３に流れる電流は電圧電流変換増幅器Ｇｍ１を構成している電流源ＧＩ１の電流値と、Ｐ−ＭＯＳトランジスタＧＰ１のゲート長とゲート幅の比：（Ｗ／Ｌ）ＧＰ１とＰ−ＭＯＳトランジスタＰ３のゲート長とゲート幅の比：（Ｗ／Ｌ）Ｐ３により制御できるため、以下の式に従い設計を行う。

ＩＰ３＝ＧＩ１×（Ｗ／Ｌ）Ｐ３÷（Ｗ／Ｌ）ＧＰ１
このＩＰ３がＩ２と等しくしておくことにより、図１に示す回路構成と同様の動作ができる。

Ｎ−ＭＯＳトランジスタＧＮ１に大きな信号Ｖｉｎ＋が入力された場合、すなわち正の大信号入力（Ｖｉｎ＋＞＞Ｖｉｎ−の時）の場合、Ｎ−ＭＯＳトランジスタＧＮ１が大電流を流し、Ｐ−ＭＯＳトランジスタＧＰ２にも大電流が流れ、Ｎ−ＭＯＳトランジスタＧＮ２がカットオフする。Ｎ−ＭＯＳトランジスタＧＮ１の大電流はＰ−ＭＯＳトランジスタＧＰ１、ＧＰ２のカレントミラーを介して、ｎｏｄｅ１に流れる。この時にＰ−ＭＯＳトランジスタＧＰ１のゲート電圧は大電流を流すのに低くなるため、このゲート電圧で制御されているＰ−ＭＯＳトランジスタＰ３は電流をｎｏｄｅ１に流す。これらの電流によりｎｏｄｅ１の電位は増加し、ｎｏｄｅ２の電位も増加する。このようにＮ−ＭＯＳトランジスタＮ１、Ｐ−ＭＯＳトランジスタＰ１のトランジスタによる正帰還がかかることでＮ−ＭＯＳトランジスタＮ２、Ｐ−ＭＯＳトランジスタＰ２のトランジスタを高速に駆動でき、出力端の電流駆動能力を高くすることができる。

一方、Ｎ−ＭＯＳトランジスタＧＮ２に大きな信号Ｖｉｎ−が入力された場合、すなわち負の大信号入力（Ｖｉｎ＋＜＜Ｖｉｎ−の時）の場合、Ｎ−ＭＯＳトランジスタＧＮ２には大電流が流れ、Ｎ−ＭＯＳトランジスタＧＮ１がカットオフする。Ｎ−ＭＯＳトランジスタＧＮ１がカットオフしていて電流を流さないため、Ｐ−ＭＯＳトランジスタＧＰ１、ＧＰ２も電流を流さず、ｎｏｄｅ１からＮ−ＭＯＳトランジスタＧＮ２に大電流が流れる。この時にＰ−ＭＯＳトランジスタＧＰ１のゲート電圧は電流を流さないように高くなるため、このゲート電圧で制御されているＰ−ＭＯＳトランジスタＰ３はｎｏｄｅ１に流す電流が減少する。これらの電流によりｎｏｄｅ１の電位は減少し、Ｎ−ＭＯＳトランジスタＮ１、Ｐ−ＭＯＳトランジスタＰ１のトランジスタによる正帰還がかかることでＮ−ＭＯＳトランジスタＮ２、Ｐ−ＭＯＳトランジスタＰ２のトランジスタを高速に駆動でき、出力端の電流駆動能力を高くすることができる。

従来は電圧電流変換増幅器Ｇｍ１からの出力によってのみ、ｎｏｄｅ１に接続される容量である位相補償容量Ｃｃ１やＰ−ＭＯＳトランジスタＰ２のゲートソース間容量を駆動していた。これに対して、この実施形態ではＰ−ＭＯＳトランジスタＧＰ１のゲート電圧を、電流源を構成するＰ−ＭＯＳトランジスタＰ３に供給することによって、ｎｏｄｅ１を従来よりも高速に駆動することができる効果が得られることになる。

図５、図６に本発明を使用した増幅回路、従来の増幅回路をそれぞれボルテージフォロワ構成とした場合の入出力特性のシミュレーションの一例を示す。図５、図６において横軸に時間、縦軸に電圧をとっており、Ａは入力波形、Ｂは出力波形を示す。図６に示す従来の増幅回路では出力信号が一度入力信号を超えてから定静している。これは増幅回路に大信号が入力された場合に、ｎｏｄｅ１に対する駆動能力が足らないために定静までに時間がかかってしまっているためである。これに対して図５に示す本発明を使用した増幅回路ではｎｏｄｅ１に対する駆動能力が十分であるので、定静時間が短くなっている。

＜第２の実施形態の具体的構成例＞
図７に本発明の第２の実施形態に関わる増幅回路のＭＯＳトランジスタによる具体的構成の一例を示す。この増幅回路では電圧電流変換増幅器Ｇｍ１としてＮ−ＭＯＳトランジスタＧＮ１、ＧＮ２、Ｐ−ＭＯＳトランジスタＧＰ１、ＧＰ２、電流源ＧＩ１で構成される差動回路を使用し、電圧電流変換増幅器Ｇｍ２としてＮ−ＭＯＳトランジスタＧＮ３、ＧＮ４、Ｐ−ＭＯＳトランジスタＧＰ３、ＧＰ４、電流源ＧＩ２で構成される差動回路を使用している。Ｃｃ１，Ｃｃ２は位相補償容量であり、電源Ｖｄｄと電源Ｖｓｓ間に接続されている、Ｐ−ＭＯＳトランジスタＰ３、Ｎ−ＭＯＳトランジスタＮ１，Ｐ−ＭＯＳトランジスタＰ１及びＮ−ＭＯＳトランジスタＮ３はフローティングレジスタを構成している。電流源Ｉ１としてはＰ−ＭＯＳトランジスタＰ３によって構成し、電流源Ｉ２はＮ−ＭＯＳトランジスタＮ３によって構成している。

電圧電流変換増幅器Ｇｍ１は具体的には次のように構成される。Ｐ−ＭＯＳトランジスタＧＰ１のソースは電源Ｖｄｄに接続され、このトランジスタＧＰ１のドレインとゲートが接続され、このトランジスタＧＰ１のドレインはＮ−ＭＯＳトランジスタＧＮ１のドレインに接続され、このトランジスタＧＮ１のソースは、電流源ＧＩ１に接続されている。Ｐ−ＭＯＳトランジスタＧＰ２のソースは電源Ｖｄｄに接続され、このトランジスタＧＰ２のドレインはＮ−ＭＯＳトランジスタＧＮ２のドレインに接続され、このトランジスタＧＮ２のソースは、電流源ＧＩ１に接続されている。Ｐ−ＭＯＳトランジスタＧＰ２のゲートはＰ−ＭＯＳトランジスタＧＰ１のゲートに接続されるとともに、Ｐ−ＭＯＳトランジスタＰ３のゲートにも接続されている。Ｐ−ＭＯＳトランジスタＧＰ２のドレインは、ｎｏｄｅ１に接続される。Ｎ−ＭＯＳトランジスタＧＮ１のゲートには信号Ｖｉｎ＋が入力される。

また、電圧電流変換増幅器Ｇｍ２は具体的には次のように構成される。電流源ＧＩ２の正端子は電源Ｖｄｄに接続される。Ｎ−ＭＯＳトランジスタＧＮ３のソースは電流源ＧＩ２の負端子に接続され、このトランジスタＧＮ３のゲートはＮ−ＭＯＳトランジスタＧＮ１のゲートに接続される。Ｎ−ＭＯＳトランジスタＧＮ３のドレインはＰ−ＭＯＳトランジスタＧＰ３のドレインに接続される。Ｐ−ＭＯＳトランジスタＧＰ３のドレインはこのトランジスタＧＰ３のソースに接続され、このトランジスタＧＰ３のソースは電源Ｖｓｓに接続されている。Ｎ−ＭＯＳトランジスタＧＮ４のソースは電流源ＧＩ２の負端子に接続され、このトランジスタＧＮ４のゲートはＮ−ＭＯＳトランジスタＧＮ２のゲートに接続される。Ｎ−ＭＯＳトランジスタＧＮ４のドレインはＰ−ＭＯＳトランジスタＧＰ４のドレインに接続される。Ｐ−ＭＯＳトランジスタＧＰ４のドレインは、Ｎ−ＭＯＳトランジスタＮ３のドレインに接続され、ＰＭＯＳトランジスタＧＰ４のソースは電源Ｖｓｓに接続される。Ｐ−ＭＯＳトランジスタＧＰ４のゲートはＰ−ＭＯＳトランジスタＧＰ３のゲートに接続されると共に、Ｎ−ＭＯＳトランジスタＮ３のゲートに接続される。

電圧電流変換増幅器Ｇｍ１，Ｇｍ２は以上のように構成され、Ｎ−ＭＯＳトランジスタＧＮ１のゲートに信号Ｖｉｎ＋が入力され、Ｎ−ＭＯＳトランジスタＧＮ４のゲートに信号Ｖｉｎ−が入力される。

無信号時にＰ−ＭＯＳトランジスタＰ３に流れる電流ＩＰ３とＮ−ＭＯＳトランジスタＮ３に流れる電流ＩＮ３は等しくなるように設計しておかなければならない。ＩＰ３は電圧電流変換増幅器Ｇｍ１の電流源ＧＩ１の電流値とＰ−ＭＯＳトランジスタＧＰ１のゲート長とゲート幅の比：（Ｗ／Ｌ）ＧＮ１とＰ−ＭＯＳトランジスタＰ３のゲート長とゲート幅の比：（Ｗ／Ｌ）Ｐ３により制御でき、ＩＮ３は電圧電流変換増幅器Ｇｍ２の電流源ＧＩ２の電流値とＮ−ＭＯＳトランジスタＧＮ３のゲート長とゲート幅の比：（Ｗ／Ｌ）ＧＮ３とＮ３のゲート長とゲート幅の比：（Ｗ／Ｌ）Ｎ３に制御できるため、以下の式を満たす必要がある。

ＩＰ３＝ＧＩ１×（Ｗ／Ｌ）Ｐ３÷（Ｗ／Ｌ）ＧＮ１
ＩＮ３＝ＧＩ２×（Ｗ／Ｌ）Ｎ３÷（Ｗ／Ｌ）ＧＮ３
ＩＰ３＝ＩＮ３
このように構成することにより、図３の増幅回路と同様に動作させるができる。

一方、Ｎ−ＭＯＳトランジスタＧＮ２に大きな信号Ｖｉｎ−が入力された場合、すなわち負の大信号入力（Ｖｉｎ＋＜＜Ｖｉｎ−の時）の場合、Ｎ−ＭＯＳトランジスタＧＮ２には大電流が流れ、Ｎ−ＭＯＳトランジスタＧＮ１がカットオフする。Ｎ−ＭＯＳトランジスタＧＮ１がカットオフしていて電流を流さないため、Ｐ−ＭＯＳトランジスタＧＰ１、ＧＰ２も電流を流さず、ｎｏｄｅ１からＮ−ＭＯＳトランジスタＧＮ２に大電流が流れる。この時にＰ−ＭＯＳトランジスタＧＰ１のゲート電圧は電流を流さないように高くなるため、このゲート電圧で制御されているＰ−ＭＯＳトランジスタＰ３はｎｏｄｅ１に流す電流が減少する。これらの電流によりｎｏｄｅ１の電位は減少し、Ｎ−ＭＯＳトランジスタＮ１、Ｐ−ＭＯＳトランジスタＰ１のトランジスタによる正帰還がかかることでＮ−ＭＯＳトランジスタＮ２、Ｐ−ＭＯＳトランジスタＰ２のトランジスタを高速に駆動でき、出力端の電流駆動能力を高くすることができる。電圧電流変換増幅器Ｇｍ２についても同様に動作する。

また、入力信号の入力されるトランジスタの導電型を電圧電流変換増幅器Ｇｍ１、Ｇｍ２で異なるように構成することで、電圧電流変換増幅器Ｇｍ１のＮ−ＭＯＳトランジスタＧＮ１、ＧＮ２がカットオフするような入力信号が与えられた場合には電圧電流変換増幅器Ｇｍ２のＰ−ＭＯＳトランジスタＧＰ３、ＧＰ４が動作し、電圧電流変換増幅器Ｇｍ２のＰ−ＭＯＳトランジスタＧＰ３、ＧＰ４がカットオフするような入力信号が与えられた場合には電圧電流変換増幅器Ｇｍ１のＮ−ＭＯＳトランジスタＧＮ１、ＧＮ２が動作するように構成することができるので、差動入力信号の同相動作範囲を広くすることができる。

なお、本発明の上記実施形態におけるＮ−ＭＯＳトランジスタとＰ−ＭＯＳトランジスタは、互いに置き換えても同様に本発明を適用することができる。その他、本発明は技術思想の同一性を有する範囲内で、種々変更して実施することが可能である。

本発明の第１の実施形態の構成図。本発明の第１の実施形態の変形例の構成図。本発明の第２の実施形態の構成図。本発明の第１の実施形態の具体的構成例を示す図。図４に示す本発明の第１の実施形態の具体的構成を採ったときの動作シミュレーション結果の一例を示す図。上記先願の増幅回路を用いたときの動作シミュレーション結果の一例を示す図。本発明の第２の実施形態の具体的構成例を示す図。

符号の説明

Ｖｉｎ−，Ｖｉｎ＋・・・入力信号端子、
Ｖｂｉａｓ１，Ｖｂｉａｓ２・・・バイアス電圧、
Ｖｏｕｔ・・・出力端子、
Ｉ１，Ｉ２,ＧＩ１，ＧＩ２・・・電流源、
Ｇｍ１、Ｇｍ２・・・電圧電流変換増幅器、
Ｎ１，Ｎ２，ＧＮ１，ＧＮ２・・・Ｎ−ＭＯＳトランジスタ、
Ｐ１，Ｐ２，ＧＰ１，ＧＰ２・・・Ｐ−ＭＯＳトランジスタ、
Ｃｃ１，Ｃｃ２・・・位相補償容量、
ｎｏｄｅ１，ｎｏｄｅ２・・・ノード。

Claims

２つの信号入力端子から入力された信号の差を出力端子から出力する第１の電圧電流変換増幅器と、
前記第１の電圧電流変換増幅器の出力端子に設けられた第１ノードと第１の電源の間に接続される第１の電流源と、
前記第１ノードにドレイン端子が接続されゲート端子に第１のバイアス電圧が印加される第１導電型の第１のトランジスタと、
前記第１のトランジスタのソース端子に設けられた第２ノードと第２の電源の間に接続される第２の電流源と、
前記第１ノードにソース端子が接続され前記第２ノードにドレイン端子が接続されゲート端子に第２のバイアス電圧が印加される第２導電型の第２のトランジスタと、
前記第１ノードにゲート端子が接続され前記出力端子にドレイン端子が接続され前記第１の電源にソース端子が接続される前記第２導電型の第３のトランジスタと、
前記第２ノードにゲート端子が接続され前記出力端子にドレイン端子が接続され前記第２の電源にソース端子が接続される前記第１導電型の第４のトランジスタと、
前記第１の電圧電流変換増幅器により前記第１の電流源および前記第２の電流源の少なくとも一方の電流量を制御する電流量制御手段と、
を有することを特徴とする増幅回路。
２つの信号入力端子から入力された信号の差を出力端子から出力する第１の電圧電流変換増幅器と、
前記第１の電圧電流変換増幅器の前記出力端子に設けられた第１ノードと第１の電源の間に接続される第１の電流源と、
前記第１ノードにドレイン端子が接続されゲート端子に第１のバイアス電圧が印加されるＮ−ＭＯＳ型の第１のトランジスタと、
前記第１のトランジスタのソース端子に設けられた第２ノードと第２の電源の間に接続される第２の電流源と、
前記第１ノードにソース端子が接続され前記第２ノードにドレイン端子が接続されゲート端子に第２のバイアス電圧が印加されるＰ−ＭＯＳ型の第２のトランジスタと、
前記第１ノードにゲート端子が接続され出力端子にドレイン端子が接続され前記第１の電源にソース端子が接続される前記Ｐ−ＭＯＳ型の第３のトランジスタと、
前記第２ノードにゲート端子が接続され出力端子にドレイン端子が接続され前記第２の電源にソース端子が接続される前記Ｎ−ＭＯＳ型の第４のトランジスタと、
前記第１の電圧電流変換増幅器により前記第１の電流源および前記第２の電流源の少なくとも一方の電流量を制御する電流量制御手段と、を有し、
前記第１の電圧電流変換増幅器は、
正の入力端子にゲート端子を接続される前記Ｎ−ＭＯＳ型の第５のトランジスタと、
この第５のトランジスタのソース端子にソース端子を接続され、負の入力端子にゲート端子を接続される前記Ｎ−ＭＯＳ型の第６のトランジスタと、
前記第５のトランジスタおよび前記第６のトランジスタのソース端子と前記第２の電源の間に接続される第３の電流源と、
ドレイン端子を前記第５のトランジスタのドレイン端子に接続されこのドレイン端子とゲート端子を接続され、ソース端子を前記第１の電源に接続された前記Ｐ−ＭＯＳ型の第７のトランジスタと、
ドレイン端子を前記第６のトランジスタのドレイン端子および前記第１ノードに接続され、このゲート端子を前記第７のトランジスタのゲート端子および前記第１の電流源の制御端子に接続され、ソース端子を前記第１の電源に接続される前記Ｐ−ＭＯＳ型の第８のトランジスタとを有することを特徴とする増幅回路。
前記電流量制御手段は、前記第１の電流源の電流量と前記第２の電流源の電流量がほぼ同じになるように前記第１の電流源および前記第２の電流源の少なくとも一方の電流量を制御することを特徴とする請求項１または２記載の増幅回路。
２つの信号入力端子から入力された信号の差を出力端子から出力する第１の電圧電流変換増幅器と、
この第１の電圧電流変換増幅器と並列に接続され、２つの信号入力端子から入力された信号の差を出力端子から出力する第２の電圧電流変換増幅器と、
前記第１の電圧電流変換増幅器の出力端子に設けられた第１ノードと第１の電源の間に接続される第１の電流源と、
前記第１の電圧電流変換増幅器により前記第１の電流源の電流量を制御する第１の電流量制御手段と、
前記第１の電圧電流変換増幅器の出力端子に設けられた第２ノードと第２の電源の間に接続される第２の電流源と、
前記第２の電圧電流変換増幅器により前記第２の電流源の電流量を制御する第２の電流量制御手段と、
前記第１ノードにドレイン端子が接続され前記第２ノードにソース端子が接続されゲート端子に第１のバイアス電圧が印加される第１導電型の第１のトランジスタと、
前記第１ノードにソース端子が接続され前記第２ノードにドレイン端子が接続されゲート端子に第２のバイアス電圧が印加される第２導電型の第２のトランジスタと、
前記第１ノードにゲート端子が接続され出力端子にドレイン端子が接続され前記第１の電源にソース端子が接続される前記第２導電型の第３のトランジスタと、
前記第２ノードにゲート端子が接続され出力端子にドレイン端子が接続され前記第２の電源にソース端子が接続される前記第１導電型の第４のトランジスタと、
を有することを特徴とする増幅回路。
２つの信号入力端子から入力された信号の差を出力端子から出力する第１の電圧電流変換増幅器と、
この第１の電圧電流変換増幅器と並列に接続され、２つの信号入力端子から入力された信号の差を出力端子から出力する第２の電圧電流変換増幅器と、
前記第１の電圧電流変換増幅器の前記出力端子に設けられた第１ノードと第１の電源の間に接続される第１の電流源と、
前記第１の電圧電流変換増幅器により前記第１の電流源の電流量を制御する第１の電流量制御手段と、
前記第１の電圧電流変換増幅器の前記出力端子に設けられた第２ノードと第２の電源の間に接続される第２の電流源と、
前記第２の電圧電流変換増幅器により前記第２の電流源の電流量を制御する第２の電流量制御手段と、
前記第１ノードにドレイン端子が接続され前記第２ノードにソース端子が接続されゲート端子に第１のバイアス電圧が印加されるＮ−ＭＯＳ型の第１のトランジスタと、
前記第１ノードにソース端子が接続され前記第２ノードにドレイン端子が接続されゲート端子に第２のバイアス電圧が印加されるＰ−ＭＯＳ型の第２のトランジスタと、
前記第１ノードにゲート端子が接続され出力端子にドレイン端子が接続され前記第１の電源にソース端子が接続される前記Ｐ−ＭＯＳ型の第３のトランジスタと、
前記第２ノードにゲート端子が接続され出力端子にドレイン端子が接続され前記第２の電源にソース端子が接続される前記Ｎ−ＭＯＳ型の第４のトランジスタと、を有し、
前記第１の電圧電流変換増幅器は、
正の入力端子にゲート端子を接続される前記Ｎ−ＭＯＳ型の第５のトランジスタと、
この第５のトランジスタのソース端子にソース端子を接続される前記Ｎ−ＭＯＳ型の第６のトランジスタと、
前記第５のトランジスタおよび前記第６のトランジスタのソース端子と前記第２の電源の間に接続される第３の電流源と、
ドレイン端子を前記第５のトランジスタのドレイン端子に接続されこのドレイン端子とゲート端子を接続され、ソース端子を前記第１の電源に接続された前記Ｐ−ＭＯＳ型の第７のトランジスタと、
ドレイン端子を前記第６のトランジスタのドレイン端子および前記第１ノードに接続され、このゲート端子を前記第７のトランジスタのゲート端子および前記第１の電流源の制御端子に接続され、ソース端子を前記第１の電源に接続される前記Ｐ−ＭＯＳ型の第８のトランジスタとを有し、
前記第２の電圧電流変換増幅器は、
前記正の入力端子にゲート端子を接続される前記Ｎ−ＭＯＳ型の第９のトランジスタと、
この第９のトランジスタのソース端子にソース端子を接続され、ゲート端子を負の入力端子に接続される前記Ｎ−ＭＯＳ型の第１０のトランジスタと、
前記第９のトランジスタおよび前記第１０のトランジスタのソース端子と前記第１の電源の間に接続される第４の電流源と、
ドレイン端子を前記第９のトランジスタのドレイン端子に接続されこのドレイン端子とゲート端子を接続され、ソース端子を前記第２の電源に接続された前記Ｐ−ＭＯＳ型の第１１のトランジスタと、
ドレイン端子を前記第１０のトランジスタのドレイン端子および前記第２ノードに接続され、このゲート端子を前記第１１のトランジスタのゲート端子および前記第２の電流源の制御端子に接続され、ソース端子を前記第２の電源に接続される前記Ｐ−ＭＯＳ型の第８のトランジスタとを有することを特徴とする増幅回路。
前記第１の電流量制御手段及び前記第２の電流量制御手段は、前記第１の電流源の電流量と前記第２の電流源の電流量がほぼ同じになるように前記第１の電流源および前記第２の電流源の少なくとも一方の電流量を制御することを特徴とする請求項４または５記載の増幅回路。