JP5075051B2 - Ａｂ級増幅回路、及び表示装置 - Google Patents

Ａｂ級増幅回路、及び表示装置 Download PDF

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Description

本発明は、ＡＢ級増幅回路、及びＡＢ級増幅回路によって駆動される表示パネルを備える表示装置に関する。
ＡＢ級増幅回路の応用分野の１つとしてＴＦＴ＿ＬＣＤ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ＿Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）ドライバＬＳＩ（以下、液晶ドライバと称す）がある。液晶ドライバに用いられるＡＢ級増幅回路は、液晶パネルに設けられた容量性負荷（画素容量）を駆動する。このようなＡＢ級増幅回路は、低消費電流であること、容量性負荷を高速で充放電できることが求められている。
近年、ＴＶ向け用途等で４２インチ以上の大型ＴＦＴ＿ＬＣＤパネルをＡＢ級増幅回路で駆動する必要性がでてきた。ＴＶ向けの大型ＴＦＴ＿ＬＣＤパネルは負荷容量が大きく駆動周波数も高い。又、駆動速度の高速化に伴い消費電流が増加するため、チップの発熱が問題になることがある。このため、液晶ドライバに利用されるＡＢ級増幅回路に対して、駆動速度の高速化が可能であり、且つ低消費電力であることが強く要求されている。
更に、近年、ＴＦＴ＿ＬＣＤパネルの価格下落により、液晶ドライバのコスト削減の要求が強まっている。液晶ドライバのコストダウンに有効な手段としてチップシュリンクがある。液晶ドライバには、バッファ回路として電圧フォロワ接続されたＡＢ級増幅回路が複数個（４００〜７００個）設けられている。すなわち、液晶ドライバの中でＡＢ級増幅回路が占める割合は大きい。このため、ＡＢ級増幅回路ブロックのシュリンクがＴＦＴ＿ＬＣＤドライバＬＳＩのシュリンクの鍵となる。
特開２００５−１２４１２０号公報には、液晶ドライバに利用され、低消費電力化を目的としたＡＢ級増幅回路が記載されている（特許文献１参照）。図１は、特許文献１に開示されたＡＢ級増幅回路の構成を示す回路図である。ＡＢ級増幅回路は、いわゆるＲａｉｌ−ｔｏ−Ｒａｉｌアンプである。
図１を参照して、特許文献１に記載のＡＢ級増幅回路は、相補信号である入力信号ＩＮＰ、ＩＮＭが入力される入力段回路１０、ノードＮ１、Ｎ２を介して入力段回路１０に接続される中間段回路２０、ノードＮ３、Ｎ４を介して中間段回路２０に接続され、出力信号ＯＵＴを出力する最終段回路３０を具備する。入力段回路１０は、入力される入力信号ＩＮＰ、ＩＮＭに応じた出力をノードＮ１に供給する差動回路１０１と、入力される入力信号ＩＮＰ、ＩＮＭに応じた出力をノードＮ２に供給する差動回路１０２とを備える。差動回路１０１は、差動対を形成するＮチャネル型ＭＯＳトランジスタＭＮ１１、Ｎチャネル型ＭＯＳトランジスタＭＮ１２を備える。差動回路１０２は、差動対を形成するＰチャネル型ＭＯＳトランジスタＭＰ１１、Ｐチャネル型ＭＯＳトランジスタＭＰ１２を備える。このような構成により、差動回路１０１が動作しない入力範囲では、差動回路１０２が動作し差動回路１０２が動作しない入力範囲では、差動回路１０１が動作する。これにより全電源電圧の入力範囲で動作する差動段を得ることが可能となる。すなわち、特許文献１に記載のＡＢ級増幅回路は、Ｒａｉｌ−ｔｏ−Ｒａｉｌを実現する。以下、特許文献１に記載のＡＢ級増幅回路の構成及び動作の詳細について説明する。
先ず、差動回路１０１の構成の詳細を説明する。Ｎチャネル型ＭＯＳトランジスタＭＮ１１、Ｎチャネル型ＭＯＳトランジスタＭＮ１２は、ソースが共通接続され第１差動対を構成する。第１差動対と負電源（低電位側電源）ＶＳＳとの間に、Ｎチャネル型ＭＯＳトランジスタＭＮ１５が接続される。詳細には、Ｎチャネル型ＭＯＳトランジスタＭＮ１５のソースは、負電源ＶＳＳに接続され、ドレインはＮチャネル型ＭＯＳトランジスタＭＮ１１、Ｎチャネル型ＭＯＳトランジスタＭＮ１２のソースに共通接続され、ゲートは定電圧源端子ＢＮ１１に接続される。定電圧源端子ＢＮ１１にはバイアス電圧（定電圧）が供給され、Ｎチャネル型ＭＯＳトランジスタＭＮ１５は定電流源として機能する。差動回路１０１は、Ｐチャネル型ＭＯＳトランジスタＭＰ１３、１４を更に備える。Ｐチャネル型ＭＯＳトランジスタＭＰ１３、Ｐチャネル型ＭＯＳトランジスタＭＰ１４のソースは正電源（高電位側電源）ＶＤＤに共通接続され、Ｐチャネル型ＭＯＳトランジスタＭＰ１３のドレイン及びゲートと、Ｐチャネル型ＭＯＳトランジスタＭＰ１４のゲートは、Ｎチャネル型ＭＯＳトランジスタＭＮ１１のドレインに共通接続される。Ｐチャネル型ＭＯＳトランジスタＭＰ１４のドレインとＮチャネル型ＭＯＳトランジスタＭＮ１２のドレインは、ノードＮ１に共通接続される。
差動回路１０２の構成を説明する。Ｐチャネル型ＭＯＳトランジスタＭＰ１１、Ｐチャネル型ＭＯＳトランジスタＭＰ１２は、ソースが共通接続され第２差動対を構成する。第２差動対と正電源（高電位側電源）ＶＤＤとの間に、Ｐチャネル型ＭＯＳトランジスタＭＰ１５が接続される。詳細には、Ｐチャネル型ＭＯＳトランジスタＭＰ１５のソースは、正電源ＶＤＤに接続され、ドレインはＰチャネル型ＭＯＳトランジスタＭＰ１１、Ｐチャネル型ＭＯＳトランジスタＭＰ１２のソースに共通接続され、ゲートは定電圧源端子ＢＰ１１に接続される。定電圧端子ＢＰ１１にはバイアス電圧（定電圧）が供給され、Ｐチャネル型ＭＯＳトランジスタＭＰ１５は定電流源として機能する。差動回路１０２は、Ｐチャネル型ＭＯＳトランジスタＮチャネル型ＭＯＳトランジスタＭＮ１３、１４を更に備える。Ｎチャネル型ＭＯＳトランジスタＭＮ１３、Ｎチャネル型ＭＯＳトランジスタＭＮ１４のソースは負電源（低電位側電源）ＶＳＳに共通接続され、Ｎチャネル型ＭＯＳトランジスタＭＮ１３のドレイン及びゲートと、Ｎチャネル型ＭＯＳトランジスタＭＮ１４のゲートは、Ｐチャネル型ＭＯＳトランジスタＭＰ１１のドレインに共通接続される。Ｎチャネル型ＭＯＳトランジスタＭＮ１４のドレインとＰチャネル型ＭＯＳトランジスタＭＰ１２のドレインは、ノードＮ２に共通接続される。
Ｐチャネル型ＭＯＳトランジスタＭＰ１１のゲートとＮチャネル型ＭＯＳトランジスタＭＮ１１のゲートは、入力端子ＩＮＭに共通接続される。Ｐチャネル型ＭＯＳトランジスタＭＰ１２のゲートとＮチャネル型ＭＯＳトランジスタＭＮ１２のゲートは、入力端子ＩＮＰに共通接続される。
中間段回路２０は、浮遊電流源（Ｆｌｏａｔｉｎｇ Ｃｕｒｒｅｎｔ Ｓｏｕｒｃｅ）２０１として機能するＰチャネル型ＭＯＳトランジスタＭＰ２２及びＮチャネル型ＭＯＳトランジスタＭＮ２２と、正電源ＶＤＤに接続され、定電流源として機能するＰチャネル型ＭＯＳトランジスタＭＰ２１と、負電源ＶＳＳに接続され、定電流源として機能するＮチャネル型ＭＯＳトランジスタＭＮ２１とを備える。Ｐチャネル型ＭＯＳトランジスタＭＰ２２のゲートは、バイアス電圧が供給される定電圧源端子ＢＰ２２に接続される。Ｐチャネル型ＭＯＳトランジスタＭＰ２２のソースは、Ｎチャネル型ＭＯＳトランジスタＭＮ２２のドレイン、Ｐチャネル型ＭＯＳトランジスタＭＰ２１のドレイン、ノードＮ１及びＮ３に共通接続される。Ｐチャネル型ＭＯＳトランジスタＭＰ２２のドレインは、Ｎチャネル型ＭＯＳトランジスタＭＮ２２のソース、Ｎチャネル型ＭＯＳトランジスタＭＮ２１のドレイン、ノードＮ２及びＮ４に共通接続される。Ｎチャネル型ＭＯＳトランジスタＭＮ２２のゲートは、バイアス電圧が供給される定電圧源端子ＢＮ２２に接続される。Ｎチャネル型ＭＯＳトランジスタＭＮ２２のソースは、Ｐチャネル型ＭＯＳトランジスタＭＰ２２のドレイン、Ｎチャネル型ＭＯＳトランジスタＭＮ２１のドレイン、ノードＮ２及びＮ４に共通接続される。Ｎチャネル型ＭＯＳトランジスタＭＮ２２のドレインは、Ｐチャネル型ＭＯＳトランジスタＭＰ２２のソース、Ｐチャネル型ＭＯＳトランジスタＭＰ２１のドレイン、ノードＮ１及びＮ３に共通接続される。
最終段回路３０は、中間段回路２０における浮遊電流源２０１によって出力ＯＵＴが制御されるＡＢ級出力段である。最終段回路３０は、ゲートがノードＮ３を介して浮遊電流源２０１に接続されるＰチャネル型ＭＯＳトランジスタＭＰ３１と、ゲートがノードＮ４を介して浮遊電流源２０１に接続されるＮチャネル型ＭＯＳトランジスタＭＮ３１とを備える。Ｐチャネル型ＭＯＳトランジスタＭＰ３１のソースは正電源ＶＤＤに接続され、Ｎチャネル型ＭＯＳトランジスタＭＮ３１のソースは、負電源ＶＳＳに接続される。Ｐチャネル型ＭＯＳトランジスタＭＰ３１のドレインとＮチャネル型ＭＯＳトランジスタＭＮ３１のドレインは、出力端子ＯＵＴに共通接続される。
又、出力端子ＯＵＴは、位相補償容量Ｃ１、Ｃ２を介して浮遊電流源２０１に接続される。詳細には、位相補償容量Ｃ１の一端は、ノードＮ３を介して浮遊電流源２０１に接続され、他端は出力端子ＯＵＴに接続される。位相補償容量Ｃ２の一端は、ノードＮ４を介して浮遊電流源２０１に接続され、他端は出力端子ＯＵＴに接続される。
特許文献１に記載のＡＢ級増幅回路におけるアイドリング電流は、浮遊電流源２０１によって決定される。出力端子ＯＵＴが直接入力端子ＩＮＭに接続され、ＡＢ級増幅回路が電圧フォロワとして使用される場合のアイドリング電流による消費電力について説明する。電圧フォロワとして利用されるＡＢ級増幅回路は、高入力インピーダンス、低出力インピーダンスの増幅回路となり、入力端子ＩＮＰに入力される電圧をそのまま出力端子ＯＵＴに出力する。
ここで、入力段回路１０において定電流源を構成するＰチャネル型ＭＯＳトランジスタＭＰ１５、Ｎチャネル型ＭＯＳトランジスタＭＮ１５のドレイン電流を２Ｉとする。入力端子ＩＮＰと出力端子ＯＵＴの電圧が同じ場合は、Ｐチャネル型ＭＯＳトランジスタＭＰ１１、Ｐチャネル型ＭＯＳトランジスタＭＰ１２、Ｎチャネル型ＭＯＳトランジスタＭＮ１１、Ｎチャネル型ＭＯＳトランジスタＭＮ１２のドレインには、それぞれＰチャネル型ＭＯＳトランジスタＭＰ１５、Ｎチャネル型ＭＯＳトランジスタＭＮ１５に流れるドレイン電流の半分であるＩが流れる。
入力端子ＩＮＰの電圧が出力端子ＯＵＴに比べて高電位側へ変動した場合、Ｐチャネル型ＭＯＳトランジスタＭＰ１１、Ｎチャネル型ＭＯＳトランジスタＭＮ１２には入力段定電流源（Ｐチャネル型ＭＯＳトランジスタＭＰ１５、Ｎチャネル型ＭＯＳトランジスタＭＮ１５）に流れるドレイン電流２Ｉと同じ値の電流が流れ、Ｐチャネル型ＭＯＳトランジスタＭＰ１２、Ｎチャネル型ＭＯＳトランジスタＭＮ１１には電流は流れない。一方、Ｐチャネル型ＭＯＳトランジスタＭＰ１３、Ｐチャネル型ＭＯＳトランジスタＭＰ１４はカレントミラー回路を構成するため、Ｐチャネル型ＭＯＳトランジスタＭＰ１４に流れる電流値はゼロとなる。同様にＮチャネル型ＭＯＳトランジスタＭＮ１３、Ｎチャネル型ＭＯＳトランジスタＭＮ１４はカレントミラー構成のため、Ｎチャネル型ＭＯＳトランジスタＭＮ１４に流れる電流値は２Ｉとなる。
Ｐチャネル型ＭＯＳトランジスタＭＰ１４の電流値“０”とＮチャネル型ＭＯＳトランジスタＭＮ１２の電流値“２Ｉ”の差分“−２Ｉ”により最終段回路３０のＰチャネル型ＭＯＳトランジスタＭＰ３１のゲート電圧は降下し、Ｐチャネル型ＭＯＳトランジスタＭＰ１２の電流値“０”とＮチャネル型ＭＯＳトランジスタＭＮ１４の電流値“２Ｉ”の差分“−２Ｉ”により最終段回路３０のＮチャネル型ＭＯＳトランジスタＭＮ３１のゲート電圧は降下する。これにより、出力端子ＯＵＴの電圧は入力端子ＩＮＰの電圧に追従して高電位側に変動する。
このとき、位相補償容量Ｃ２はカップリング容量として動作し、出力端子ＯＵＴの電圧の変動に伴いＮチャネル型ＭＯＳトランジスタＭＮ３１のゲート電圧を上昇させる。Ｎチャネル型ＭＯＳトランジスタＭＮ３１のゲート電圧が上昇すると、正電源ＶＤＤからＰチャネル型ＭＯＳトランジスタＭＰ３１、Ｎチャネル型ＭＯＳトランジスタＭＮ３１を介して負電源ＶＳＳに至る経路に貫通電流が流れる。
入力端子ＩＮＰの電圧が出力端子ＯＵＴに比べて低電位側へ変動した場合、Ｐチャネル型ＭＯＳトランジスタＭＰ１１、Ｎチャネル型ＭＯＳトランジスタＭＮ１２には電流が流れず、Ｐチャネル型ＭＯＳトランジスタＭＰ１２、Ｎチャネル型ＭＯＳトランジスタＭＮ１１には、入力段定電流源（Ｐチャネル型ＭＯＳトランジスタＭＰ１５、Ｎチャネル型ＭＯＳトランジスタＭＮ１５）に流れるドレイン電流２Ｉと同じ値の電流が流れる。一方、Ｐチャネル型ＭＯＳトランジスタＭＰ１３、Ｐチャネル型ＭＯＳトランジスタＭＰ１４はカレントミラー回路を構成するため、Ｐチャネル型ＭＯＳトランジスタＭＰ１４に流れる電流値は２Ｉとなる。同様にＮチャネル型ＭＯＳトランジスタＭＮ１３、Ｎチャネル型ＭＯＳトランジスタＭＮ１４はカレントミラー構成のため、Ｎチャネル型ＭＯＳトランジスタＭＮ１４に流れる電流値はゼロとなる。
Ｐチャネル型ＭＯＳトランジスタＭＰ１４の電流値“２Ｉ”とＮチャネル型ＭＯＳトランジスタＭＮ２の電流値“０”の差分“＋２Ｉ”によりＰチャネル型ＭＯＳトランジスタＭＰ３１のゲート電圧は上昇し、Ｐチャネル型ＭＯＳトランジスタＭＰ１２の電流値“２Ｉ”とＮチャネル型ＭＯＳトランジスタＭＮ１４の電流値“０”の差分“＋２Ｉ”によりＮチャネル型ＭＯＳトランジスタＭＮ３１のゲート電圧は上昇する。このため、出力端子ＯＵＴの電圧は入力端子ＩＮＰの電圧に追従して低電位側に変動する。
このとき、位相補償容量Ｃ１はカップリング容量として動作し、出力端子ＯＵＴの電圧の変動に伴いＰチャネル型ＭＯＳトランジスタＭＰ３１のゲート電圧を降下させる。Ｐチャネル型ＭＯＳトランジスタＭＰ３１のゲート電圧が降下すると、正電源ＶＤＤからＰチャネル型ＭＯＳトランジスタＭＰ３１、Ｎチャネル型ＭＯＳトランジスタＭＮ３１を介して負電源ＶＳＳに至る経路に貫通電流が流れる。
以上のように特許文献１に記載のＡＢ級増幅回路では、出力端子ＯＵＴの電圧は入力端子ＩＮＰの電圧に追従して動作する。
又、特開２００６−０９４５３３号公報（特許文献２参照）や特開平０６−３２６５２９号公報（特許文献３参照）には、フォールデッドカスコード型の差動増幅回路を利用したＡＢ級増幅回路が記載されている。
特許文献２及び３に記載のＡＢ級差動増幅回路は、Ｒａｉｌ−ｔｏ−Ｒａｉｌを実現するため、差動信号が入力される２つの差動対を備える入力段回路と、２つの差動対のそれぞれの出力に接続される２つのカスコード回路を備える中間段回路と、中段回路に接続され、差動信号に応じた出力信号を出力する最終段回路とを具備する。
中間段回路は、バイアス電圧が供給される浮遊電流源を備える。最終段回路は、この浮遊電流源によってアイドリング電流が制御されるＡＢ級出力段回路である。又、特許文献２に記載のＡＢ級増幅回路は、中間段回路と最終段回路との間に位相補償容量が設けられる。この位相補償容量の一端は、差動対とカスコード回路との接続端に接続され、他端は出力端子ＯＵＴに接続される。
特開２００５−１２４１２０号公報 特開２００６−０９４５３３号公報 特開平６−３２６５２９号公報
特許文献１に開示されたＡＢ級差動増幅回路を、ＴＦＴ＿ＬＣＤパネルを駆動するための電圧フォロワとして利用する場合における消費電力について説明する。ＡＢ級差動増幅回路の入力端子ＩＮＰの電圧が出力端子ＯＵＴの電圧に比べ高電位側へ変動した場合、前述したように出力端子ＯＵＴの電圧は入力端子ＩＮＰの電圧に追従して高電位側に変動する。このとき、位相補償容量Ｃ２がカップリング容量として動作し、正電源ＶＤＤからＰチャネル型ＭＯＳトランジスタＭＰ３１、Ｎチャネル型ＭＯＳトランジスタＭＮ３１を介して負電源ＶＳＳに至る経路に貫通電流が流れる。同様に、入力端子ＩＮＰの電圧が出力端子ＯＵＴの電圧に比べ低電位側へ変動した場合、位相補償容量Ｃ１がカップリング容量として動作し、正電源ＶＤＤからＰチャネル型ＭＯＳトランジスタＭＰ３１、Ｎチャネル型ＭＯＳトランジスタＭＮ３１を介して負電源ＶＳＳに至る経路に貫通電流が流れる。このような貫通電流は、ＴＦＴ＿ＬＣＤパネルにおける容量性負荷の充放電にまったく寄与しない電流である。
次に、特許文献２や３に記載のＡＢ級増幅回路を電圧フォロワとして利用する場合について説明する。特許文献２、３に記載のＡＢ級増幅回路における中間段回路は、入力段回路における差動対から出力される電流を加算する。又、中間段回路における浮遊電流源には、入力段回路に接続される定電流源からの電流よりも大きな電流を流す必要がある。例えば、入力段回路における定電流源の電流を２Ｉとすると、特許文献１に開示されたＡＢ級増幅回路は、入力段回路に流れる電流値“４Ｉ”、中間段回路に流れる電流値“Ｉ”の消費電流で設計できるのに対し、特許文献２に開示されたＡＢ級増幅回路は、入力段回路に流れる電流値“４Ｉ”、中間段回路に流れる電流値“６Ｉ”の消費電流が必要となる。すなわち特許文献２に記載のＡＢ級増幅回路の消費電流は、特許文献１に開示されたＡＢ級増幅回路の２倍となる。
又、特許文献２に記載されたフォールデッドカスコードを利用したＡＢ級増幅回路は、素子数が多くチップシュリンクには適さない。前述したように、ＴＦＴ＿ＬＣＤドライバＬＳＩにはバッファ回路として電圧フォロワ接続されたＡＢ級増幅回路が複数個（４００〜７００個）入っている。このため、ＡＢ級増幅回路の消費電力や回路面積を減少させることが強く求められている。
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
本発明によるＡＢ級増幅回路（５０）は、入力段回路（１００）、中間段回路（２００〜２５０）、最終段回路（３００）、及び第１位相補償容量（Ｃ１又はＣ２）を具備する。入力段回路は、差動信号が入力される第１差動対（ＭＮ１１及びＭＮ１２、又はＭＰ１１及びＭＰ１２）と、第１ノード（Ｎ１又はＮ２）を介して第１差動対（ＭＮ１１及びＭＮ１２、又はＭＰ１１及びＭＰ１２）に接続される第１カレントミラー回路（ＭＮ１３及びＭＮ１４、又はＭＰ１３及びＭＰ１４）とを備える。中間段回路は、第１ノード（Ｎ１、又はＮ２）に接続される浮遊定電流源（ＭＰ２２及びＭＮ２２）と、バイアス電圧がゲートに供給される第１トランジスタ（ＭＰ２３、又はＭＮ２３）と、第１トランジスタ（ＭＰ２３、又はＭＮ２３）を介して第１ノード（Ｎ１、又はＮ２）に接続される第１定電流源（ＭＰ２１、又はＭＮ２１）とを備える。最終段回路は、ゲートが第１ノード（Ｎ１、又はＮ２）に接続され、出力端子（ＯＵＴ）の電圧を制御する第１出力段トランジスタ（ＭＰ３１、又はＭＮ３１）を備える。又、第１位相補償容量（Ｃ１、又はＣ２）は、一端が第１定電流源（ＭＰ２１、又はＭＮ２１）と第１トランジスタ（ＭＰ２３、又はＭＮ２３）との第１接続ノード（Ｎ５、又はＮ６）に接続され、他端が出力端子（ＯＵＴ）に接続される。
このように、本発明によるＡＢ級増幅回路（５０）では、位相補償容量（Ｃ１、又はＣ２）と出力段トランジスタ（ＭＰ３１、又はＭＮ２３）のゲートとの間に、ゲートを定電圧でバイアスされた第１トランジスタ（ＭＰ２３、又はＭＮ２３）が接続される。第１トランジスタ（ＭＰ２３、又はＭＮ２３）は、カップリング容量として動作する位相補償容量（Ｃ１、又はＣ２）に起因して変動する第１出力段トランジスタ（ＭＰ３１、又はＭＮ３１）のゲート電圧を固定する。このため、第１出力段トランジスタ（ＭＰ３１、又はＭＮ３１）における貫通電流の発生を抑制することができる。
又、中間段回路（２１０〜２５０）は、第１接続ノード（Ｎ５、又はＮ６）と、第１電源（ＶＤＤ、又はＶＳＳ）との間にダイオード接続された第２トランジスタ（ＭＰ２４、又はＭＮ２４）を更に備えることが好ましい。ここで、第１定電流源（ＭＰ２１、又はＭＮ２１）は第１電源（ＶＤＤ、又はＶＳＳ）に接続される。第２トランジスタ（ＭＰ２４、又はＭＮ２４）は、第１接続ノード（Ｎ１、又はＮ２）における電圧に応じて位相補償容量（Ｃ１）の充放電を制御する。これにより、第１定電流源（ＭＰ２１、又はＭＮ２１）に設定される電流値を小さくすることができる。
本発明によるＡＢ級増幅回路（５０）は、表示パネル（１００２）の画素容量（７Ｎ）を駆動する電圧フォロワ（５Ｎ）として、表示装置（１０００）に搭載されることが好ましい。この場合、本発明に係る表示装置（１０００）は、電圧フォロワ接続されたＡＢ級増幅回路（５０）と、階調電圧発生回路（４）から出力された基準電圧に応じた表示信号をＡＢ級増幅回路（５０）の非反転入力端子（ＩＭＰ）に入力するデジタルアナログコンバータ（３）と、表示信号に応じてＡＢ級増幅回路（５０）から出力される電圧に応じて活性化される画素容量（７）を備える表示パネル（１００２）とを具備する。
本発明によれば、ＡＢ級増幅回路における消費電力を低減することができる。
又、ＡＢ級増幅回路の回路面積を縮小することができる。
更に、また、表示パネルにおける容量性負荷を高速で駆動することができる。
以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。
図２は、本発明に係る表示装置１０００の構成を示すブロック図である。図２を参照して、表示装置１０００は、ＴＦＴ＿ＬＣＤドライバＬＳＩ１００１（以下、液晶ドライバ１００１と称す）と、液晶ドライバ１００１によって駆動されるＴＦＴ＿ＬＣＤパネル１００２（以下、液晶パネル１００２と称す）とを具備する。
液晶ドライバ１００１は、例えばそれぞれが８ビットのディジタル表示信号Ｒ、Ｇ、Ｂを取り込むデータレジスタ１と、ストローブ信号ＳＴに同期してディジタル信号Ｒ、Ｇ、Ｂをラッチするラッチ回路２と、並列Ｎ段のディジタル／アナログ変換機を備えるＤ／Ａ（デジタルアナログ）コンバータ３と、液晶の特性に応じたガンマ変換特性をもつ階調電圧を出力する液晶階調電圧発生回路４と、Ｄ／Ａコンバータ３からの電圧をバッファするＮ個の電圧フォロワ５１〜５ｎを有するデータ線駆動回路部５とを具備する。
液晶パネル１００２は、データ線Ｘ１〜Ｘｎと走査線Ｙ１との交差領域に設けられるＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）６１〜６ｎ（ＴＦＴ群６）及び画素容量７１〜７ｎ（画素容量群７）を具備する。ＴＦＴ６１〜６ｎのゲートは、走査線Ｙ１を介して図示しないゲートドライバに接続される。又、ＴＦＴ６１〜６ｎソースは、データ線Ｘ１〜Ｘｎを介して電圧フォロワ５１〜５ｎに接続され、ドレインは、画素容量７１〜７ｎを介してＣＯＭ端子に接続される。
図２において液晶パネル１００２は、１本の走査線Ｙ１に対応する１行分のＴＦＴ群６及び画素容量群７しか示されていないが、通常、複数（Ｍ本）の走査線に対応する複数行（Ｍ行）のＴＦＴ群６及び画素容量群７を有している。
液晶階調電圧発生回路４は基準電圧を発生し、Ｄ／Ａコンバータ３におけるＲＯＭスイッチ等で構成されるデコーダ（図示なし）によって、基準電圧が選択される。Ｄ／Ａコンバータ３は、選択した基準電圧に基づいてラッチ回路２からの８ビットディジタル表示信号を、Ｄ／Ａ変換して、Ｎ個の電圧フォロワ５１〜５ｎに供給する。電圧フォロワ５１〜５ｎは、ＴＦＴ６１〜６ｎを介して画素容量７１〜７ｎとして働く液晶素子に印加する。この際、ＴＦＴ群７のゲートは、図示しないゲートドライバによって駆動される。
本発明に係る電圧フォロワ５１〜５ｎのそれぞれは、出力端子ＯＵＴと反転入力端子ＩＮＭ（以下、入力端子ＩＮＭと称す）とが接続されたＡＢ級増幅回路５０を備える。以下、電圧フォロワ５１〜５ｎのそれぞれを形成するＡＢ級増幅回路５０の構成及び動作の詳細を説明する。
１．第１の実施の形態
（構成）
図３を参照して、本発明によるＡＢ級増幅回路５０の第１の実施の形態における構成を説明する。第１の実施の形態におけるＡＢ級増幅回路５０は、相補信号である非反転入力信号ＩＭＰ及び反転入力信号ＩＭＮが入力される入力段回路１００、ノードＮ１、Ｎ２を介して入力段回路１０に接続される中間段回路２００、ノードＮ３、Ｎ４、Ｎ５、Ｎ６を介して中間段回路２００に接続され、出力信号ＯＵＴを出力する最終段回路３００を具備する。
入力段回路１００は、非反転入力端子ＩＮＰ（以下、入力端子ＩＮＰと称す）及び入力端子ＩＮＮから入力される非反転入力信号及び反転入力信号に応じた出力をノードＮ１に供給する差動回路１０１と、入力端子ＩＮＰと及び入力端子ＩＮＮから入力される非反転入力信号、反転入力信号に応じた出力をノードＮ２に供給する差動回路１０２とを備える。差動回路１０１が動作しない入力範囲では差動回路１０２が動作し、差動回路１０２が動作しない入力範囲では差動回路１０１が動作する。これにより全電源電圧の入力範囲で動作する差動段を得ることが可能となる。すなわち、ＡＢ級増幅回路５０は、Ｒａｉｌ−ｔｏ−Ｒａｉｌを実現する。
差動回路１０１の構成の詳細を説明する。差動回路１０１は、入力端子ＩＮＭにゲートが接続されるＮチャネル型ＭＯＳトランジスタＭＮ１１と、入力端子ＩＮＰに接続されるＮチャネル型ＭＯＳトランジスタＭＮ１２と、Ｐチャネル型ＭＯＳトランジスタＭＰ１３、１４と、Ｎチャネル型ＭＯＳトランジスタＭＮ１５とを備える。Ｎチャネル型ＭＯＳトランジスタＭＮ１１、Ｎチャネル型ＭＯＳトランジスタＭＮ１２は、ソースが共通接続され第１差動対を構成する。Ｎチャネル型ＭＯＳトランジスタＭＮ１５は、第１差動対と負電源（低電位側電源）ＶＳＳとの間に設けられる。詳細には、Ｎチャネル型ＭＯＳトランジスタＭＮ１５のソースは、負電源ＶＳＳに接続され、ドレインはＮチャネル型ＭＯＳトランジスタＭＮ１１、Ｎチャネル型ＭＯＳトランジスタＭＮ１２のソースに共通接続され、ゲートは定電圧源端子ＢＮ１１に接続される。定電圧源端子ＢＮ１１にはバイアス電圧（定電圧）が供給され、Ｎチャネル型ＭＯＳトランジスタＭＮ１５は定電流源として機能する。Ｐチャネル型ＭＯＳトランジスタＭＰ１３、Ｐチャネル型ＭＯＳトランジスタＭＰ１４のソースは正電源（高電位側電源）ＶＤＤに共通接続され、Ｐチャネル型ＭＯＳトランジスタＭＰ１３のドレイン及びゲートと、Ｐチャネル型ＭＯＳトランジスタＭＰ１４のゲートは、Ｎチャネル型ＭＯＳトランジスタＭＮ１１のドレインに共通接続される。Ｐチャネル型ＭＯＳトランジスタＭＰ１４のドレインとＮチャネル型ＭＯＳトランジスタＭＮ１２のドレインは、ノードＮ１に共通接続される。
差動回路１０２の構成の詳細を説明する。差動回路１０２は、入力端子ＩＮＭにゲートが接続されるＰチャネル型ＭＯＳトランジスタＭＰ１１と、入力端子ＩＮＰに接続されるＰチャネル型ＭＯＳトランジスタＭＰ１２と、Ｎチャネル型ＭＯＳトランジスタＭＮ１３、１４と、Ｐチャネル型ＭＯＳトランジスタＭＰ１５とを備える。Ｐチャネル型ＭＯＳトランジスタＭＰ１１、Ｐチャネル型ＭＯＳトランジスタＭＰ１２は、ソースが共通接続され第２差動対を構成する。Ｐチャネル型ＭＯＳトランジスタＭＰ１５は、第２差動対と正電源ＶＤＤとの間に設けられる。詳細には、Ｐチャネル型ＭＯＳトランジスタＭＰ１５のソースは、正電源ＶＤＤに接続され、ドレインはＰチャネル型ＭＯＳトランジスタＭＰ１１、Ｐチャネル型ＭＯＳトランジスタＭＰ１２のソースに共通接続され、ゲートは定電圧源端子ＢＰ１１に接続される。定電圧源端子ＢＰ１１にはバイアス電圧（定電圧）が供給され、Ｐチャネル型ＭＯＳトランジスタＭＰ１５は定電流源として機能する。Ｎチャネル型ＭＯＳトランジスタＭＮ１３、Ｎチャネル型ＭＯＳトランジスタＭＮ１４のソースは負電源ＶＳＳに共通接続され、Ｎチャネル型ＭＯＳトランジスタＭＮ１３のドレイン及びゲートと、Ｎチャネル型ＭＯＳトランジスタＭＮ１４のゲートは、Ｐチャネル型ＭＯＳトランジスタＭＰ１１のドレインに共通接続される。Ｎチャネル型ＭＯＳトランジスタＭＮ１４のドレインとＰチャネル型ＭＯＳトランジスタＭＰ１２のドレインは、ノードＮ２に共通接続される。
Ｐチャネル型ＭＯＳトランジスタＭＰ１１のゲートとＮチャネル型ＭＯＳトランジスタＭＮ１１のゲートは、入力端子ＩＮＭに共通接続される。Ｐチャネル型ＭＯＳトランジスタＭＰ１２のゲートとＮチャネル型ＭＯＳトランジスタＭＮ１２のゲートは、入力端子ＩＮＰに共通接続される。
中間段回路２００は、浮遊電流源（Ｆｌｏａｔｉｎｇ Ｃｕｒｒｅｎｔ Ｓｏｕｒｃｅ）２１１として機能するＰチャネル型ＭＯＳトランジスタＭＰ２２及びＮチャネル型ＭＯＳトランジスタＭＮ２２と、正電源ＶＤＤに接続され、定電流源として機能するＰチャネル型ＭＯＳトランジスタＭＰ２１と、負電源ＶＳＳに接続され、定電流源として機能するＮチャネル型ＭＯＳトランジスタＭＮ２１と、浮遊電流源２１１とＭＰとの間に接続されるＰチャネル型ＭＯＳトランジスタＭＰ２３と、浮遊電流源２１１とＮチャネル型ＭＯＳトランジスタＭＮ２１との間に接続されるＮチャネル型ＭＯＳトランジスタＭＮ２３とを備える。
Ｐチャネル型ＭＯＳトランジスタＭＰ２１のゲートは、バイアス電圧が供給される定電圧源端子ＢＰ２１に接続される。Ｐチャネル型ＭＯＳトランジスタＭＰ２１のソースは、正電源ＶＤＤに接続され、ドレインは、Ｐチャネル型ＭＯＳトランジスタＭＰ２３のソースとノードＮ５に共通接続される。Ｎチャネル型ＭＯＳトランジスタＭＮ２１のゲートは、バイアス電圧が供給される定電圧源端子ＢＮ２１に接続される。Ｎチャネル型ＭＯＳトランジスタＭＮ２１のソースは、負電源ＶＳＳに接続され、ドレインは、Ｎチャネル型ＭＯＳトランジスタＭＮ２３のソースとノードＮ６に共通接続される。
Ｐチャネル型ＭＯＳトランジスタＭＰ２２のゲートは、バイアス電圧が供給される定電圧源端子ＢＰ２２に接続される。Ｐチャネル型ＭＯＳトランジスタＭＰ２２のソースは、Ｎチャネル型ＭＯＳトランジスタＭＮ２２のドレイン、Ｐチャネル型ＭＯＳトランジスタＭＰ２３のドレイン、ノードＮ１及びＮ３に共通接続される。Ｐチャネル型ＭＯＳトランジスタＭＰ２２のドレインは、Ｎチャネル型ＭＯＳトランジスタＭＮ２２のソース、Ｎチャネル型ＭＯＳトランジスタＭＮ２３のドレイン、ノードＮ２及びＮ４に共通接続される。Ｎチャネル型ＭＯＳトランジスタＭＮ２２のゲートは、バイアス電圧が供給される定電圧源端子ＢＮ２２に接続される。Ｎチャネル型ＭＯＳトランジスタＭＮ２２のソースは、Ｐチャネル型ＭＯＳトランジスタＭＰ２２のドレイン、Ｎチャネル型ＭＯＳトランジスタＭＮ２３のドレイン、ノードＮ２及びＮ４に共通接続される。Ｎチャネル型ＭＯＳトランジスタＭＮ２２のドレインは、Ｐチャネル型ＭＯＳトランジスタＭＰ２２のソース、Ｐチャネル型ＭＯＳトランジスタＭＰ２３のドレイン、ノードＮ１及びＮ３に共通接続される。
Ｐチャネル型ＭＯＳトランジスタＭＰ２３のゲートは、バイアス電圧が供給される定電圧源端子ＢＰ２３に接続される。Ｐチャネル型ＭＯＳトランジスタＭＰ２３のソースは、Ｐチャネル型ＭＯＳトランジスタＭＰ２１のドレインとノードＮ５に共通接続され、ドレインは、浮遊電流源２１１とノードＮ１及びＮ３に共通接続される。このような構成によりＰチャネル型ＭＯＳトランジスタＭＰ２３は、ノードＮ５の電圧を固定するように動作する。Ｎチャネル型ＭＯＳトランジスタＭＮ２３のゲートは、バイアス電圧が供給される定電圧源端子ＢＮ２３に接続される。Ｎチャネル型ＭＯＳトランジスタＭＮ２３のソースは、Ｎチャネル型ＭＯＳトランジスタＭＮ２１のドレインとノードＮ６に共通接続され、ドレインは、浮遊電流源２１１とノードＮ２及びＮ４に共通接続される。このような構成によりＮチャネル型ＭＯＳトランジスタＭＮ２３は、ノード６の電圧を固定するように動作する。
最終段回路３００は、中間段回路２００における浮遊電流源２１１によって出力ＯＵＴが制御されるＡＢ級出力段である。最終段回路３００は、ゲートがノードＮ３を介して浮遊電流源２１１に接続されるＰチャネル型ＭＯＳトランジスタＭＰ３１と、ゲートがノードＮ４を介して浮遊電流源２１１に接続されるＮチャネル型ＭＯＳトランジスタＭＮ３１とを備える。Ｐチャネル型ＭＯＳトランジスタＭＰ３１のソースは正電源ＶＤＤに接続され、Ｎチャネル型ＭＯＳトランジスタＭＮ３１のソースは、負電源ＶＳＳに接続される。Ｐチャネル型ＭＯＳトランジスタＭＰ３１のドレインとＮチャネル型ＭＯＳトランジスタＭＮ３１のドレインは、出力端子ＯＵＴに共通接続される。ここでＰチャネル型ＭＯＳトランジスタＭＰ３１及びＮチャネル型ＭＯＳトランジスタＭＮ３１は、それぞれ出力段トランジスタとも称す。
又、出力端子ＯＵＴは、位相補償容量Ｃ１、Ｃ２を介してノードＮ５、Ｎ６に接続される。詳細には、位相補償容量Ｃ１の一端は、ノードＮ５及びＰチャネル型ＭＯＳトランジスタＭＰ２３を介して浮遊電流源２１１に接続され、他端は出力ＯＵＴに接続される。又、位相補償容量Ｃ２の一端は、ノードＮ６及びＮチャネル型ＭＯＳトランジスタＭＮ２３を介して浮遊電流源２１１に接続され、他端は出力ＯＵＴに接続される。
上述のような構成のＡＢ級増幅回路５０が、図２に示す電圧フォロワ５ｎとして利用される場合、出力端子ＯＵＴに直接入力端子ＩＮＭが接続される。
（動作）
以下、電圧フォロワ５ｎとして利用される第１の実施の形態におけるＡＢ級増幅回路５０の動作の詳細を説明する。ここで、入力段の定電流源を構成するトランジスタＰチャネル型ＭＯＳトランジスタＭＰ１５、Ｎチャネル型ＭＯＳトランジスタＭＮ１５のドレイン電流を２Ｉとする。
入力端子ＩＮＰと出力端子ＯＵＴの電圧が同じ場合は、Ｐチャネル型ＭＯＳトランジスタＭＰ１１、Ｐチャネル型ＭＯＳトランジスタＭＰ１２、Ｎチャネル型ＭＯＳトランジスタＭＮ１１、Ｎチャネル型ＭＯＳトランジスタＭＮ１２のドレインには、それぞれＰチャネル型ＭＯＳトランジスタＭＰ１５、Ｎチャネル型ＭＯＳトランジスタＭＮ１５に流れるドレイン電流の半分であるＩが流れる。
入力端子ＩＮＰの電圧が出力端子ＯＵＴに比べて高電位側へ変動した場合、Ｐチャネル型ＭＯＳトランジスタＭＰ１１、Ｎチャネル型ＭＯＳトランジスタＭＮ１２には入力段定電流源（Ｐチャネル型ＭＯＳトランジスタＭＰ１５、Ｎチャネル型ＭＯＳトランジスタＭＮ１５）に流れるドレイン電流２Ｉと同じ値の電流が流れ、Ｐチャネル型ＭＯＳトランジスタＭＰ１２、Ｎチャネル型ＭＯＳトランジスタＭＮ１１には電流は流れない。一方、Ｐチャネル型ＭＯＳトランジスタＭＰ１３、Ｐチャネル型ＭＯＳトランジスタＭＰ１４はカレントミラー回路を構成するため、Ｐチャネル型ＭＯＳトランジスタＭＰ１４に流れる電流値はゼロとなる。同様にＮチャネル型ＭＯＳトランジスタＭＮ１３、Ｎチャネル型ＭＯＳトランジスタＭＮ１４はカレントミラー構成のため、Ｎチャネル型ＭＯＳトランジスタＭＮ１４に流れる電流値は２Ｉとなる。
Ｐチャネル型ＭＯＳトランジスタＭＰ１４の電流値“０”とＮチャネル型ＭＯＳトランジスタＭＮ１２の電流値“２Ｉ”の差分“−２Ｉ”により最終段回路３０のＰチャネル型ＭＯＳトランジスタＭＰ３１のゲート電圧は降下する。又、Ｐチャネル型ＭＯＳトランジスタＭＰ１２の電流値“０”とＮチャネル型ＭＯＳトランジスタＭＮ１４の電流値“２Ｉ”の差分“−２Ｉ”により最終段回路３００のＮチャネル型ＭＯＳトランジスタＭＮ３１のゲート電圧は降下する。これにより、Ｐチャネル型ＭＯＳトランジスタＭＰ３１はオン状態、Ｎチャネル型ＭＯＳトランジスタＭＮ３１はオフ状態となり、出力端子ＯＵＴの電圧は正電源ＶＤＤによって上昇する。従って、出力端子ＯＵＴの電圧は、入力端子ＩＮＰの電圧に追従して高電位側に変動する。
このとき、位相補償容量Ｃ２はカップリング容量として動作し、出力端子ＯＵＴの変動に伴いＮチャネル型ＭＯＳトランジスタＭＮ２３のソース電圧（ノードＮ６の電圧）を上昇させようとする。しかし、定電圧源端子ＢＮ２３からのバイアス電圧によって、Ｎチャネル型ＭＯＳトランジスタＭＮ２３のドレイン電流が一定に保持されているため、Ｎチャネル型ＭＯＳトランジスタＭＮ２３のゲート―ソース間の電圧は変動しない。すなわち、Ｎチャネル型ＭＯＳトランジスタＭＮ２３のソース電圧（ノードＮ６の電圧）は上昇しない。従って、出力端子ＯＵＴの電圧変動はＮチャネル型ＭＯＳトランジスタＭＮ３１のゲート電圧（ノードＮ１、Ｎ３の電圧）に影響せず、Ｎチャネル型ＭＯＳトランジスタＭＮ３１のドレインに流れるアイドリング電流は、出力端子ＯＵＴの電圧変動によって変動しない。
入力端子ＩＮＰの電圧が出力端子ＯＵＴに比べて低電位側へ変動した場合、Ｐチャネル型ＭＯＳトランジスタＭＰ１１、Ｎチャネル型ＭＯＳトランジスタＭＮ１２には電流が流れず、Ｐチャネル型ＭＯＳトランジスタＭＰ１２、Ｎチャネル型ＭＯＳトランジスタＭＮ１１には、入力段定電流源（Ｐチャネル型ＭＯＳトランジスタＭＰ１５、Ｎチャネル型ＭＯＳトランジスタＭＮ１５）に流れるドレイン電流２Ｉと同じ値の電流が流れる。一方、Ｐチャネル型ＭＯＳトランジスタＭＰ１３、Ｐチャネル型ＭＯＳトランジスタＭＰ１４はカレントミラー回路を構成するため、Ｐチャネル型ＭＯＳトランジスタＭＰ１４に流れる電流値は２Ｉとなる。同様にＮチャネル型ＭＯＳトランジスタＭＮ１３、Ｎチャネル型ＭＯＳトランジスタＭＮ１４はカレントミラー構成のため、Ｎチャネル型ＭＯＳトランジスタＭＮ１４に流れる電流値はゼロとなる。
Ｐチャネル型ＭＯＳトランジスタＭＰ１４の電流値“２Ｉ”とＮチャネル型ＭＯＳトランジスタＭＮ１２の電流値“０”の差分“＋２Ｉ”によりＰチャネル型ＭＯＳトランジスタＭＰ３１のゲート電圧は上昇する。又、Ｐチャネル型ＭＯＳトランジスタＭＰ１２の電流値“２Ｉ”とＮチャネル型ＭＯＳトランジスタＭＮ１４の電流値“０”の差分“＋２Ｉ”によりＮチャネル型ＭＯＳトランジスタＭＮ３１のゲート電圧は上昇する。これにより、Ｐチャネル型ＭＯＳトランジスタＭＰ３１はオフ状態、Ｎチャネル型ＭＯＳトランジスタＭＮ３１はオン状態となり、出力端子ＯＵＴの電圧は負電源ＶＳＳによって降下する。従って、出力端子ＯＵＴの電圧は、入力端子ＩＮＰの電圧に追従して低電位側に変動する。
このとき、位相補償容量Ｃ１はカップリング容量として動作し、出力端子ＯＵＴの変動に伴いＰチャネル型ＭＯＳトランジスタＭＰ２３のソース電圧（ノードＮ５の電圧）を降下させようとする。しかし、定電圧源端子ＢＰ２３からのバイアス電圧によって、Ｐチャネル型ＭＯＳトランジスタＭＰ２３のドレイン電流は一定に保持されているため、Ｐチャネル型ＭＯＳトランジスタＭＰ２３のゲート―ソース間の電圧は変動しない。すなわち、Ｐチャネル型ＭＯＳトランジスタＭＰ２３のソース電圧（ノードＮ５の電圧）は降下しない。従って、出力端子ＯＵＴの電圧変動はＰチャネル型ＭＯＳトランジスタＭＰ３１のゲート電圧（ノードＮ２、Ｎ４の電圧）に影響せず、Ｐチャネル型ＭＯＳトランジスタＭＰ３１のドレインに流れるアイドリング電流は、出力端子ＯＵＴの電圧変動によって変動しない。
以上のように、本発明によるＡＢ級増幅回路５０では、出力端子ＯＵＴの電圧は入力端子ＩＮＰの電圧に追従して動作する。この際、従来技術のように、位相補償容量Ｃ１又は位相補償容量Ｃ２がカップリング容量として動作するが、Ｐチャネル型ＭＯＳトランジスタＭＰ２３又はＮチャネル型ＭＯＳトランジスタＭＮ２３によって、ノードＮ５、Ｎ６の電圧が固定される。このため、Ｐチャネル型ＭＯＳトランジスタＭＰ３１又はＮチャネル型ＭＯＳトランジスタＭＮ３１のドレインには、従来技術によるＡＢ級増幅回路で流れていた貫通電流が発生せず、予めバイアスされたアイドリング電流しか流れない。このため、本発明によるＡＢ級増幅回路５０では、従来技術に比べ消費電力を削減することができる。又、ＡＢ級増幅回路５０は、ＡＢ級増幅回路の回路面積を大きく拡張することなく消費電力を削減している。このため、ＡＢ級増幅回路５０を利用した電圧フォロワ５ｎによって、液晶ドライバ１００１あるいは、表示装置１０００の消費電力を抑制しつつ回路面積を縮小することができる。
２．第２の実施の形態
（構成）
図４を参照して、本発明によるＡＢ級増幅回路５０の第２の実施の形態における構成を説明する。第２の実施の形態におけるＡＢ級増幅回路５０は、相補信号である非反転入力信号ＩＭＰ及び反転入力信号ＩＭＮが入力される入力段回路１００、ノードＮ１、Ｎ２を介して入力段回路１０に接続される中間段回路２１０、ノードＮ３、Ｎ４、Ｎ５、Ｎ６を介して中間段回路２１０に接続され、出力信号ＯＵＴを出力する最終段回路３００を具備する。
第２の実施の形態における入力段回路１００及び最終段回路３００の構成は、第１の実施の形態と同様であるので説明を省略する。第２の実施の形態における中間段回路２１０は、第１の実施の形態における中間段回路２００にＰチャネル型ＭＯＳトランジスタＭＰ２４とＮチャネル型ＭＯＳトランジスタＭＮ２４を更に加えた構成である。Ｐチャネル型ＭＯＳトランジスタＭＰ２４のソースは正電源ＶＤＤに接続され、ゲートとドレインはノードＮ５に共通接続される。Ｎチャネル型ＭＯＳトランジスタＭＮ２４のソースは負電源ＶＳＳに接続され、ゲートとドレインはノードＮ６に共通接続される。すなわち、正電源ＶＤＤと位相補償容量Ｃ１との間、及び負電源ＶＳＳと位相補償容量Ｃ２との間にダイオード接続したトランジスタが設けられる。
（動作）
図４を参照して、第２の実施の形態におけるＡＢ級増幅回路５０の動作を説明する。ここで、入力端子ＩＮＰと出力端子ＯＵＴの電位が同じ場合は、Ｐチャネル型ＭＯＳトランジスタＭＰ２４及びＮチャネル型ＭＯＳトランジスタＭＮ２４のゲート−ソース間の電圧は、それぞれのトランジスタの閾値電圧以下となり、トランジスタはオフの状態となるものとする。
入力端子ＩＮＰの電圧が出力端子ＯＵＴの電圧に比べ高電位側へ変動した場合、ノードＮ５から、Ｐチャネル型ＭＯＳトランジスタＭＰ２３、ノードＮ１、Ｎチャネル型ＭＯＳトランジスタＭＮ１２を経由してＮチャネル型ＭＯＳトランジスタＭＮ１５に至る経路に電流が流れ、位相補償容量Ｃ１は放電される。又、ノード６からＮチャネル型ＭＯＳトランジスタＭＮ２１に至る経路を電流が流れ位相補償容量Ｃ２は放電される。すなわち、位相補償容量Ｃ１は、入力段回路１００の定電流源（Ｎチャネル型ＭＯＳトランジスタＭＮ１５）により放電され、位相補償容量Ｃ２は、中間段回路２１０の定電流源（Ｎチャネル型ＭＯＳトランジスタＭＮ２１）により放電される。
この際、中間段回路２１０の定電流源（Ｐチャネル型ＭＯＳトランジスタＭＰ２１、Ｎチャネル型ＭＯＳトランジスタＭＮ２１）からの電流値に応じてＰチャネル型ＭＯＳトランジスタＭＰ２４又はＮチャネル型ＭＯＳトランジスタＭＮ２４のオン／オフが制御され、オン状態となったＰチャネル型ＭＯＳトランジスタＭＰ２４、Ｎチャネル型ＭＯＳトランジスタＭＮ２４によって位相補償容量Ｃ１、Ｃ２は放電される。例えば、入力端子ＩＮＰの電圧が出力端子ＯＵＴの電圧に比べ高電位側へ変動し、Ｎチャネル型ＭＯＳトランジスタＭＮ２１の電流値が不足する場合、Ｎチャネル型ＭＯＳトランジスタＭＮ２１のドレイン（ノードＮ６）の電圧が上昇するため、Ｎチャネル型ＭＯＳトランジスタＭＮ２４は、オン状態となり位相補償容量Ｃ２の電荷を放電する。
一方、入力端子ＩＮＰの電圧が出力端子ＯＵＴの電圧に比べ低電位側へ変動した場合、位相補償容量Ｃ１は、Ｐチャネル型ＭＯＳトランジスタＭＰ２１から、ノードＮ５を経由した経路を流れる電流によって充電される。又、位相補償容量Ｃ２は、Ｐチャネル型ＭＯＳトランジスタＭＰ１５からノードＮ２、Ｎチャネル型ＭＯＳトランジスタＭＮ２３を経由して、ノード６に至る経路を流れる電流によって充電される。すなわち、位相補償容量Ｃ１は、中間段回路２１０の定電流源（Ｐチャネル型ＭＯＳトランジスタＭＰ２１）により充電され、位相補償容量Ｃ２は入力段回路１００の定電流源（Ｐチャネル型ＭＯＳトランジスタＭＰ１５）により充電される。
この際、中間段回路２１０の定電流源（Ｐチャネル型ＭＯＳトランジスタＭＰ２１、Ｎチャネル型ＭＯＳトランジスタＭＮ２１）からの電流値に応じてＰチャネル型ＭＯＳトランジスタＭＰ２４又はＮチャネル型ＭＯＳトランジスタＭＮ２４のオン／オフが制御され、オン状態となったＰチャネル型ＭＯＳトランジスタＭＰ２４、Ｎチャネル型ＭＯＳトランジスタＭＮ２４によって位相補償容量Ｃ１、Ｃ２は充電される。例えば、入力端子ＩＮＰの電圧が出力端子ＯＵＴの電圧に比べ低電位側へ変動し、Ｐチャネル型ＭＯＳトランジスタＭＰ２１の電流値が不足する場合、Ｐチャネル型ＭＯＳトランジスタＭＰ２１のドレイン（ノードＮ５）の電圧が降下するため、Ｐチャネル型ＭＯＳトランジスタＭＰ２４は、オン状態となり位相補償容量Ｃ１に充電する。
中間段回路における定電流源は、位相補償容量を充放電するのに充分な電流値に設定する必要がある。しかし、第２の実施の形態におけるＡＢ級増幅回路５０では、電源と位相補償容量との間にダイオード接続されたＰチャネル型ＭＯＳトランジスタＭＰ２４又はＮチャネル型ＭＯＳトランジスタＭＮ２４によって位相補償容量の充放電を制御することができる。このため、中間段回路２１０の定電流源（Ｐチャネル型ＭＯＳトランジスタＭＰ２１、Ｎチャネル型ＭＯＳトランジスタＭＮ２１）の電流値を小さく設定することができる。このため、本発明によれば、特許文献２に開示されたＡＢ級増幅回路のように中間段で入力段以上の電流を消費する必要はなく低消費電流となる。又、第１の実施の形態と同様に、入出力の電圧値が変動しても出力段トランジスタ（Ｐチャネル型ＭＯＳトランジスタＭＰ３１、Ｎチャネル型ＭＯＳトランジスタＭＮ３１）に貫通電流は流れない。更に、位相補償容量Ｃ１、Ｃ２はダイオード接続されたＰチャネル型ＭＯＳトランジスタＭＰ２４、Ｎチャネル型ＭＯＳトランジスタＭＮ２４によっても充放電されるため、負荷駆動の高速化を実現する。
上述のような出力段トランジスタ（Ｐチャネル型ＭＯＳトランジスタＭＰ３１、Ｎチャネル型ＭＯＳトランジスタＭＮ３１）において貫通電流が生じない構成は、Ｒａｉｌ−ｔｏ−Ｒａｉｌ入力段を必要としない増幅回路にも適用可能である。以下、図５から図１０を参照して、１つの差動回路１０１又は１０２を入力段回路としたＡＢ級増幅回路を説明する。
３．第３の実施の形態
（構成）
図５を参照して、第３の実施の形態におけるＡＢ級増幅回路５０は、第２の実施の形態におけるＡＢ級増幅回路５０から差動回路１０２を除いた構成である。すなわち、第３の実施の形態におけるＡＢ級増幅回路５０は、上述の入力段回路１００から差動回路１０２を除いた入力段回路と、第２の実施の形態と同様な構成の中間段回路２１０及び最終段回路３００を具備する。このような構成により、第３の実施の形態におけるＡＢ級増幅回路５０は、入力範囲がＶＳＳ＋数Ｖ（例えば１Ｖ）〜ＶＤＤの入力信号によって動作する。
（動作）
以下、第３の実施の形態におけるＡＢ級増幅回路５０が電圧フォロワ５ｎとして利用される場合における動作の詳細を説明する。ここで、入力段の定電流源を構成するトランジスタＮチャネル型ＭＯＳトランジスタＭＮ１５のドレイン電流を２Ｉとする。
入力端子ＩＮＰと出力端子ＯＵＴの電圧が同じ場合は、Ｎチャネル型ＭＯＳトランジスタＭＮ１１、Ｎチャネル型ＭＯＳトランジスタＭＮ１２のドレインには、それぞれＮチャネル型ＭＯＳトランジスタＭＮ１５に流れるドレイン電流の半分であるＩが流れる。
入力端子ＩＮＰの電圧が、出力端子ＯＵＴに比べて高電位側へ変動した場合、第１の実施の形態と同様に、Ｐチャネル型ＭＯＳトランジスタＭＰ３１のゲート電圧は降下し、Ｐチャネル型ＭＯＳトランジスタＭＰ３１はオン状態となる。これにより、出力端子ＯＵＴの電圧は、入力端子ＩＮＰの電圧に追従して高電位側に変動する。
このとき、位相補償容量Ｃ２はカップリング容量として動作するが、第１の実施の形態と同様に、Ｎチャネル型ＭＯＳトランジスタＭＮ２３のソース電圧（ノードＮ６の電圧）は上昇しない。このため、Ｎチャネル型ＭＯＳトランジスタＭＮ３１のドレインに流れるアイドリング電流は、出力端子ＯＵＴの電圧変動によって変動しない。
入力端子ＩＮＰの電圧が、出力端子ＯＵＴに比べて低電位側へ変動した場合、第１の実施の形態と同様に、Ｐチャネル型ＭＯＳトランジスタＭＰ３１のゲート電圧は上昇し、Ｐチャネル型ＭＯＳトランジスタＭＰ３１はオフ状態となる。このため、出力端子ＯＵＴの電圧は入力端子ＩＮＰの電圧に追従して低電位側に変動する。
このとき、位相補償容量Ｃ１はカップリング容量として動作するが、第１の実施の形態と同様に、Ｐチャネル型ＭＯＳトランジスタＭＰ２３のソース電圧（ノードＮ５の電圧）は降下しない。このため、Ｐチャネル型ＭＯＳトランジスタＭＰ３１のドレインに流れるアイドリング電流は、出力端子ＯＵＴの電圧変動によって変動しない。
以上のように、本発明によれば、Ｒａｉｌ−ｔｏ−Ｒａｉｌを適用しないＡＢ級増幅回路においても、最終段回路３００における貫通電流の発生を防止することができる。又、第２の実施の形態と同様に中間段回路２１０における定電流源の電流値の不足をＰチャネル型ＭＯＳトランジスタＭＰ２４によって補うことができる。このため、中間段回路２１０の定電流源（Ｐチャネル型ＭＯＳトランジスタＭＰ２１）における位相補償容量を充放電するために必要な電流値を削減することができる。
４．第４の実施の形態
（構成）
図６を参照して、第４の実施の形態におけるＡＢ級増幅回路５０は、第２の実施の形態におけるＡＢ級増幅回路５０から差動回路１０１を除いた構成である。すなわち、第４の実施の形態におけるＡＢ級増幅回路５０は、上述の入力段回路１００から差動回路１０１を除いた入力段回路と、第２の実施の形態と同様な構成の中間段回路２１０及び最終段回路３００を具備する。このような構成により、第４の実施の形態におけるＡＢ級増幅回路５０は、入力範囲がＶＳＳ〜ＶＤＤ−数Ｖ（例えば１Ｖ）の入力信号によって動作する。
（動作）
以下、第４の実施の形態におけるＡＢ級増幅回路５０が電圧フォロワ５ｎとして利用される場合における動作の詳細を説明する。ここで、入力段の定電流源を構成するトランジスタＮチャネル型ＭＯＳトランジスタＭＮ１５のドレイン電流を２Ｉとする。
入力端子ＩＮＰと出力端子ＯＵＴの電圧が同じ場合は、Ｐチャネル型ＭＯＳトランジスタＭＰ１１、Ｐチャネル型ＭＯＳトランジスタＭＰ１２のドレインには、それぞれＰチャネル型ＭＯＳトランジスタＭＰ１５に流れるドレイン電流の半分であるＩが流れる。
入力端子ＩＮＰの電圧が、出力端子ＯＵＴに比べて高電位側へ変動した場合、第１の実施の形態と同様に、Ｎチャネル型ＭＯＳトランジスタＭＮ３１のゲート電圧は降下し、Ｎチャネル型ＭＯＳトランジスタＭＮ３１はオフ状態となる。これにより、出力端子ＯＵＴの電圧は、入力端子ＩＮＰの電圧に追従して高電位側に変動する。
このとき、位相補償容量Ｃ２はカップリング容量として動作するが、第１の実施の形態と同様に、Ｎチャネル型ＭＯＳトランジスタＭＮ２３のソース電圧（ノードＮ６の電圧）は上昇しない。このため、Ｎチャネル型ＭＯＳトランジスタＭＮ３１のドレインに流れるアイドリング電流は、出力端子ＯＵＴの電圧変動によって変動しない。
入力端子ＩＮＰの電圧が、出力端子ＯＵＴに比べて低電位側へ変動した場合、第１の実施の形態と同様に、Ｎチャネル型ＭＯＳトランジスタＭＮ３１のゲート電圧は上昇し、Ｎチャネル型ＭＯＳトランジスタＭＮ３１はオン状態となる。このため、出力端子ＯＵＴの電圧は入力端子ＩＮＰの電圧に追従して低電位側に変動する。
このとき、位相補償容量Ｃ１はカップリング容量として動作するが、第１の実施の形態と同様に、Ｐチャネル型ＭＯＳトランジスタＭＰ２３のソース電圧（ノードＮ５の電圧）は降下しない。このため、Ｐチャネル型ＭＯＳトランジスタＭＰ３１のドレインに流れるアイドリング電流は、出力端子ＯＵＴの電圧変動によって変動しない。
以上のように、本発明によれば、Ｒａｉｌ−ｔｏ−Ｒａｉｌを適用しないＡＢ級増幅回路においても、最終段回路３００における貫通電流の発生を防止することができる。又、第２の実施の形態と同様に、中間段回路２１０における定電流源の電流値の不足をＰチャネル型ＭＯＳトランジスタＭＰ２４によって補うことができる。このため、中間段回路２１０の定電流源（Ｐチャネル型ＭＯＳトランジスタＭＰ２１）における位相補償容量を充放電するために必要な電流値を削減することができる。
第３又は第４の実施の形態の変形例として、位相補償容量Ｃ１又はＣ２を削除した形態を説明する。図７に示すＡＢ級増幅回路は、第３の実施の形態における中間段回路２１０から位相補償容量Ｃ２及びＮチャネル型ＭＯＳトランジスタＭＮ２４が削除された中間段回路２２０を備える。中間段回路２２０と、最終段回路３００とは、ノードＮ３、Ｎ４、Ｎ５を介して接続され、Ｎチャネル型ＭＯＳトランジスタＭＮ２３のドレインは、ノードＮ４を介してＮチャネル型ＭＯＳトランジスタＭＮ３１のゲートに接続される。
図８に示すＡＢ級増幅回路は、第４の実施の形態における中間段回路２１０から位相補償容量Ｃ１及びＰチャネル型ＭＯＳトランジスタＭＰ２４が削除された中間段回路２３０を備える。中間段回路２３０と、最終段回路３００とは、ノードＮ３、Ｎ４、Ｎ６を介して接続され、Ｐチャネル型ＭＯＳトランジスタＭＰ２３のドレインは、ノードＮ３を介してＰチャネル型ＭＯＳトランジスタＭＰ３１のゲートに接続される。
図９に示すＡＢ級増幅回路は、第３の実施の形態における中間段回路２１０から位相補償容量Ｃ２、Ｎチャネル型ＭＯＳトランジスタＭＮ２３、Ｎチャネル型ＭＯＳトランジスタＭＮ２４が削除された中間段回路２４０を備える。中間段回路２４０と、最終段回路３００とは、ノードＮ３、Ｎ４、Ｎ５を介して接続され、Ｎチャネル型ＭＯＳトランジスタＭＮ２２のソース及びＮチャネル型ＭＯＳトランジスタＭＮ２１のドレインは、ノードＮ３を介してＰチャネル型ＭＯＳトランジスタＭＰ３１に共通接続される。
図１０に示すＡＢ級増幅回路は、第４の実施の形態における中間段回路２１０から位相補償容量Ｃ２、Ｎチャネル型ＭＯＳトランジスタＭＮ２３、Ｎチャネル型ＭＯＳトランジスタＭＮ２４が削除された中間段回路２５０を備える。中間段回路２５０と、最終段回路３００とは、ノードＮ３、Ｎ４、Ｎ５を介して接続され、Ｎチャネル型ＭＯＳトランジスタＭＮ２２のソース及びＮチャネル型ＭＯＳトランジスタＭＮ２１のドレインは、ノードＮ３を介してＰチャネル型ＭＯＳトランジスタＭＰ３１に共通接続される。
図７から図１０に示すＡＢ級増幅回路においても、第１の実施の形態と同様に位相補償容量に起因する貫通電流は発生しない。又、図８及び図１０に記載のＡＢ級増幅回路では、第２、第４の実施の形態と同様に、Ｐチャネル型ＭＯＳトランジスタＭＰ２４又はＮチャネル型ＭＯＳトランジスタＭＮ２４を利用して位相補償容量の充放電を行うため、中間段回路における定電流源の電流量を小さく設定することができる。
以上のように、本発明によるＡＢ級増幅回路は、電圧フォロワとして利用されても、従来回路で発生していた負荷の充放電とは無関係である貫通電流を削除できるため低消費電流が実現可能となる。又、位相補償容量の充放電を分担するＰチャネル型ＭＯＳトランジスタＭＰ２４又はＮチャネル型ＭＯＳトランジスタＭＮ２４によって、定電流源の電流値を削減でき、入力信号に対する出力信号の応答速度も向上する。又、低消費電流化のための素子サイズは微小であるため、チップサイズへの影響はほとんどなく、シュリンク効果を維持しつつ低消費電流又は／及び負荷駆動の高速化を実現できる。
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。本実施の形態においてＡＢ級増幅回路は、液晶表示装置におけるデータ線を駆動する電圧フォロワを構成する形態で説明したが、これに限らず他の装置に用いられても、電圧フォロワ以外の態様で用いられても構わない。
図１は、従来技術によるＡＢ級増幅回路の構成を示す回路図である。 図２は、本発明に係る表示装置の構成の一例を示すブロック図である。 図３は、本発明によるＡＢ級増幅回路の第１の実施の形態における構成を示す回路図である。 図４は、本発明によるＡＢ級増幅回路の第２の実施の形態における構成を示す回路図である。 図５は、本発明によるＡＢ級増幅回路の第３の実施の形態における構成を示す回路図である。 図６は、本発明によるＡＢ級増幅回路の第４の実施の形態における構成を示す回路図である。 図７は、本発明によるＡＢ級増幅回路の第３の実施の形態の変形例を示す回路図である。 図８は、本発明によるＡＢ級増幅回路の第４の実施の形態の変形例を示す回路図である。 図９は、本発明によるＡＢ級増幅回路の第３の実施の形態の変形例を示す回路図である。 図１０は、本発明によるＡＢ級増幅回路の第４の実施の形態の変形例を示す回路図である。
符号の説明
５１〜５ｎ：電圧フォロワ
１０００：表示装置
１００１：ＴＦＴ＿ＬＣＤドライバＬＳＩ
１００２：ＴＦＴ＿ＬＣＤパネル
１００：入力段回路
１０１、１０２：差動回路
２００、２１０、２２０、２３０、２４０、２５０：中間段回路
３００：最終段回路
ＭＰ１１〜ＭＰ１５、ＭＰ２１〜ＭＰ２４、ＭＰ３１：Ｐチャネル型ＭＯＳトランジスタ
ＭＮ１１〜ＭＮ１５、ＭＮ２１〜ＭＮ２４、ＭＮ３１：Ｎチャネル型ＭＯＳトランジスタ
ＢＰ１１、ＢＮ１１、ＢＰ２１〜ＢＰ２３、ＢＮ２１〜ＢＮ２３：定電圧端子
Ｃ１、Ｃ２：位相補償容量
Ｎ１〜Ｎ６：ノード
ＶＤＤ：正電源
ＶＳＳ：負電源
ＩＮＰ：非反転入力端子
ＩＮＭ：反転入力端子
ＯＵＴ：出力端子

Claims (7)

  1. 差動信号が入力される第１差動対と、第１ノードを介して前記第１差動対に接続される第１カレントミラー回路とを備える入力段回路と、
    前記第１ノードに接続される浮遊定電流源と、バイアス電圧がゲートに供給される第１トランジスタと、前記第１トランジスタを介して前記第１ノードに接続される第１定電流源とを備える中間段回路と、
    ゲートが前記第１ノードに接続され、出力端子の電圧を制御する第１出力段トランジスタを備える最終段回路と、
    前記第１定電流源と前記第１トランジスタとの第１接続ノードに一端が接続され、他端が前記出力端子に接続される第１位相補償容量と、
    を具備し、
    前記第１定電流源は第１電源に接続され、
    前記中間段回路は、前記第１接続ノードと前記第１電源との間にダイオード接続された第２トランジスタを更に備える
    ＡＢ級増幅回路。
  2. 請求項１に記載のＡＢ級増幅回路において、
    前記中間段回路は、第２ノードを介して前記浮遊定電流源に接続される第２定電流源を更に備え、
    前記最終段回路は、ゲートが前記第２ノードに接続され、前記出力端子の電圧を制御する第２出力段トランジスタを更に備える
    ＡＢ級増幅回路。
  3. 請求項２に記載のＡＢ級増幅回路において、
    前記中間段回路は、バイアス電圧がゲートに供給される第３トランジスタを更に備え、
    前記第２定電流源は前記第３トランジスタを介して前記第２ノードに接続される
    ＡＢ級増幅回路。
  4. 請求項３に記載のＡＢ級増幅回路において、
    前記第２定電流源と前記第３トランジスタとの第２接続ノードに一端が接続され、他端が前記出力端子に接続される第２位相補償容量を更に具備する
    ＡＢ級増幅回路。
  5. 請求項４に記載のＡＢ級増幅回路において、
    前記入力段回路は、前記差動信号が入力される第２差動対と、前記第２ノードを介して前記第２差動対に接続される第２カレントミラー回路とを更に備える
    ＡＢ級増幅回路。
  6. 請求項４又は５に記載のＡＢ級増幅回路において、
    前記第２定電流源は第２電源に接続され、
    前記中間段回路は、前記第２接続ノードと第２電源との間にダイオード接続された第４トランジスタを更に備える
    ＡＢ級増幅回路。
  7. 電圧フォロワ接続された請求項１から６に記載のＡＢ級増幅回路と、
    階調電圧発生回路から出力された基準電圧に応じた表示信号を前記ＡＢ級増幅回路の非反転入力端子に入力するデジタルアナログコンバータと、
    前記表示信号に応じて前記ＡＢ級増幅回路から出力される電圧に応じて活性化される画素容量を備える表示パネルと、
    を具備する
    表示装置。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8384479B2 (en) * 2010-03-08 2013-02-26 Advanced Micro Devices, Inc. Partial cascode in combination with full cascode operational transconductance amplifier
CN104796095B (zh) * 2010-03-09 2018-05-29 马维尔国际贸易有限公司 Ab类放大器
JP2012169820A (ja) * 2011-02-14 2012-09-06 Renesas Electronics Corp プリアンプ回路、及びマイクロフォン
CN102163955B (zh) * 2011-04-18 2013-11-06 上海信朴臻微电子有限公司 单端输入差分输出的低噪声放大器
TWI465035B (zh) * 2011-11-23 2014-12-11 Sitronix Technology Corp Power amplifier with low power consumption
EP2645565B1 (en) 2012-03-27 2019-03-06 Dialog Semiconductor GmbH A fully differential amplifier topology to drive dynamic speakers in class AB mode
EP2667506A1 (en) * 2012-05-24 2013-11-27 ST-Ericsson SA Two-stage operational amplifier in class ab
WO2013179565A1 (ja) * 2012-06-01 2013-12-05 パナソニック株式会社 増幅回路
US9438189B2 (en) * 2012-07-26 2016-09-06 Qualcomm Incorporated Low voltage multi-stage amplifier
US9292045B2 (en) * 2013-02-15 2016-03-22 Apple Inc. Apparatus and method for automatically activating a camera application based on detecting an intent to capture a photograph or a video
KR20150141340A (ko) 2014-06-10 2015-12-18 삼성전자주식회사 채널 버퍼 블록을 포함하는 장치들
KR102316476B1 (ko) * 2015-06-16 2021-10-22 삼성디스플레이 주식회사 데이터 구동 장치 및 이를 포함하는 유기 발광 표시 장치
KR102439795B1 (ko) 2015-07-31 2022-09-06 삼성디스플레이 주식회사 데이터 드라이버 및 이를 포함하는 표시 장치
CN105305970B (zh) * 2015-11-19 2018-03-09 重庆大学 一种低功耗动态跨导补偿Class‑AB音频功率放大器
CN107528557B (zh) * 2017-09-07 2021-03-02 清华大学 一种数据驱动的运算放大器
CN108766237B (zh) * 2018-05-11 2020-09-22 昆山国显光电有限公司 驱动基板和显示面板
CN108768327B (zh) * 2018-05-30 2022-04-19 湖南国科微电子股份有限公司 运算放大器
CN109714031B (zh) * 2018-12-11 2023-03-17 中山芯达电子科技有限公司 一种轨到轨高性能比较器
US11514975B2 (en) * 2021-03-18 2022-11-29 Elite Semiconductor Microelectronics Technology Inc. Amplifier and LPDDR3 input buffer
CN114640329B (zh) * 2022-05-18 2022-08-12 深圳市时代速信科技有限公司 一种驱动电路、驱动芯片以及电子设备

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5311145A (en) 1993-03-25 1994-05-10 North American Philips Corporation Combination driver-summing circuit for rail-to-rail differential amplifier
JP3561196B2 (ja) * 1999-12-17 2004-09-02 東光株式会社 半導体集積回路
DE50110275D1 (de) * 2001-10-10 2006-08-03 Bwg Bergwerk Walzwerk Verfahren zum Besäumen von Bändern, insbesondere warmgewalzten Metallbändern
JP4564285B2 (ja) * 2003-06-20 2010-10-20 株式会社東芝 半導体集積回路
JP4614704B2 (ja) * 2003-07-23 2011-01-19 ルネサスエレクトロニクス株式会社 差動増幅器及びデータドライバと表示装置
JP4408715B2 (ja) * 2003-09-26 2010-02-03 Ｎｅｃエレクトロニクス株式会社 駆動回路および処理回路
KR100620662B1 (ko) * 2003-09-26 2006-09-19 엔이씨 일렉트로닉스 가부시키가이샤 차동 에이비 클래스 증폭 회로 및 이를 이용한 구동 회로
JP2005223627A (ja) * 2004-02-05 2005-08-18 Asahi Kasei Microsystems Kk 演算増幅回路
KR100674913B1 (ko) * 2004-09-24 2007-01-26 삼성전자주식회사 캐스코드 형태의 클래스 ａｂ 제어단을 구비하는 차동증폭 회로
JP4663465B2 (ja) * 2004-09-24 2011-04-06 三星電子株式会社 スルーレートの改善のための差動増幅器回路及び方法
JP4605601B2 (ja) * 2005-05-16 2011-01-05 ルネサスエレクトロニクス株式会社 演算増幅器
JP4549273B2 (ja) * 2005-10-11 2010-09-22 旭化成エレクトロニクス株式会社 演算増幅器

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