JP4326215B2 - 表示装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、表示装置に係わり、特に、外部から入力される低振幅の入力信号(例えば、制御信号、表示データ)の電圧レベルを変換するレベル変換回路を備えた表示装置に関する。
【0002】
【従来の技術】
TFT(Thin Film Transistor)方式の液晶表示モジュールは、ノート型パーソナルコンピュータ等の表示装置として広く使用されている。
この液晶表示モジュールでは、外部(例えば、本体側のコンピュータ)から入力される入力信号(例えば、表示データ、制御信号)に基づき、画像を表示する。 このような場合には、液晶表示モジュールの入力段に、入力信号をより大きな振幅の信号に変換するレベル変換回路を備えるのが一般的である。
このレベル変換回路として、容量結合型レベル変換回路(特許文献1参照)、あるいは、直結型レベル変換回路(非特許文献1参照)が知られている。
【0003】
なお、本願発明に関連する先行技術文献情報としては以下のものがある。
【特許文献1】
特開2002−251174号公報
【非特許文献1】
SID 02 DIGEST pp.690−693
【0004】
【発明が解決しようとする課題】
しかしながら、従来技術では基板上に周辺回路として内蔵された、薄膜トランジスタを用いたレベル変換回路に入力される非差動の入力信号としては、薄膜トランジスタのしきい値電圧(一般的には、0.7V前後)よりも充分に大きな3V程度の振幅の信号が用いられており、入力信号がより低振幅になった場合のことは考慮されていない。
前述の特許文献1に記載されている容量結合型レベル変換回路では、特許文献1の段落番号[0038]〜[0059]、並びに特許文献1の図1の記載から明らかなように、非差動の入力信号VINとして、薄膜トランジスタのしきい値電圧の2倍より高い振幅の信号が必要であり、振幅が、しきい値電圧の2倍より小さい入力信号はレベル変換できない。
さらに、容量結合型レベル変換回路では、入力信号のデューティ比が変わると初期化が必要になるため、表示データのようにデューティ比の変動が激しい信号のレベル変換ができないという問題がある。
【0005】
また、前述の非特許文献1に記載されている直結型レベル変換回路では、非特許文献1のFig2に示す回路構成から明らかなように、V/I変換回路を構成する薄膜トランジスタのソース電極が基準電位(GND)に接続される増幅回路のため、入力信号の振幅が、非特許文献1で想定している3V振幅の入力信号であれば問題がないが、それよりも低振幅になった場合には充分な応答速度でレベル変換ができない。また、入力信号の振幅がしきい値電圧以下の場合には、レベル変換ができない。
したがって、特許文献1や非特許文献1などの、従来のレベル変換回路では、非差動の入力信号を用いる場合、薄膜トランジスタの製造上のばらつきによるしきい値電圧変動や実用的な応答速度を考慮すると、低振幅(例えば、1.2V以下)の入力信号を用いることができなかった。
本発明は、以上のような背景のもとでなされたものであり、本発明の目的は、低振幅の入力信号をレベル変換することが可能な表示装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【0006】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
本発明では、デューティ比の変動が少ない制御信号(例えば、クロック信号、水平同期信号、垂直同期信号、サンプリング信号などのうちの少なくとも1つ以上)のレベル変換には交流結合型レベル変換回路を用いる。
本発明の交流結合型レベル変換回路は、第1トランジスタのゲート電極にバイアス電圧を印加する第1バイアス回路と、第2トランジスタのゲート電極にバイアス電圧を印加する第2バイアス回路を有する点で、前述の特許文献1に記載されているものと回路構成が相異する。
本発明では、第1バイアス回路は、第1トランジスタのゲート電極に印加される電圧が最大値のときに、第1トランジスタがオフとなる電圧(例えば、第1トランジスタのゲート電極に印加される電圧の最大値が、第1電圧(Vdd)から第1トランジスタのしきい値を減算した電圧値となる電圧)を、第1トランジスタのゲート電極に印加する。
【0007】
また、第2バイアス回路は、第2トランジスタのゲート電極に印加される電圧が最小値のときに、第2トランジスタがオフとなる電圧(例えば、第2トランジスタのゲート電極に印加される電圧の最小値が、第2電圧(GND)に第2トランジスタのしきい値を加算した電圧値となる電圧)を、第2トランジスタのゲート電極に印加する。
即ち、本発明では、第1、第2のバイアス回路で、第1トランジスタ、および第2トランジスタのゲート電圧をしきい値とほぼ等しい電圧にバイアスし、入力信号の電圧が、Highレベル(以下、単に、Hレベルという)、または、Lowレベル(以下、単に、Lレベルという)になったときに、どちらか一方のトランジスタのゲート電圧にしきい値電圧と入力信号の電圧振幅が加算された電圧を印加するようにしたので、入力信号の振幅が、低振幅の場合でも充分な速度でレベル変換することが可能となる。
【0008】
また、本発明では、デューティ比の変動が激しい表示データのレベル変換にはサンプリング&レベル変換の直結型レベル変換回路を用いる。
この直結型レベル変換回路は、V/I変換回路を構成するソース接地のトランジスタの第2の電極(ソース電極)にバイアス電圧を印加するバイアス回路を有する点で、前述の非特許文献1に記載されているものと回路構成が相異する。
本発明のバイアス回路は、トランジスタのゲート電極に印加される電圧が最小値のときに、前記トランジスタがオフとなる電圧(例えば、第2電圧(GND)からトランジスタのしきい値電圧を減算した電圧)を、トランジスタの第2の電極に印加する。
これにより、トランジスタのオン/オフの電流比を高くとることが可能となるので、入力信号の振幅が、低振幅の場合でも、十分な応答でレベル変換することが可能となる。
【0009】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図1は、本発明の実施の形態の表示装置の概略構成を示すブロック図を示す。
本実施の形態の表示装置は、低温ポリシリコンTFT(薄膜トランジスタ)を用いた液晶表示装置(以下、TFT−LCD)であり、例えば、ガラスやプラスチックなどの絶縁基板上に薄膜トランジスタが形成された低温ポリシリコン基板(以下、LTPS基板)10、本体側コンピュータ内部のシステムLSI(20)、電源回路30から構成される。
LTPS基板10には、容量結合型レベル変換回路100、サンプルホールド回路200、直結型レベル変換回路300、シリアルパラレル変換回路400、タイミング制御回路500、ドレイン線駆動回路600、ゲート線駆動回路700、表示部800が形成される。
このLTPS基板10に形成されたこれらの回路のトランジスタには、TFTが用いられている。
また、表示部800には、TFTを備え、マトリクス状に配置される複数の画素、各画素に映像信号電圧を供給するドレイン信号線、各画素に走査信号電圧を供給するゲート信号線などが形成されるが、それらの構成は周知であるので、図示は省略する。
LTPS基板10に形成されたこれらの回路のうち、表示部800以外の回路は周辺回路と呼ばれる。
なお、図1において、clkはクロック信号、hsは水平同期信号、vsは垂直同期信号、splはサンプリング信号、Dinは表示データを示す。
【0010】
本実施の形態では、例えば、クロック信号(clk)、水平同期信号(hs)、垂直同期信号(vs)、サンプリング信号(spl)などの制御信号には、容量結合型レベル変換回路100を、表示データ(Din)には、直結型レベル変換回路を使用する。
制御信号の一つとして、図示しないディスプレイタイミング信号(DTMG)を用いてもよい。制御信号として何を用いるかは必要に応じて適宜選択される。
制御信号のデューティ比はほぼ一定で変化しないため、容量結合型レベル変換回路100でもバイアス点の変動が小さく、変換した信号のジッタを小さくすることができる。
入力された低振幅の制御信号は容量結合型レベル変換回路100によって、より大きな振幅の信号にレベル変換され、タイミング制御回路500に入力される。
タイミング制御回路500では、これらの信号に基づいてサンプルホールド回路200、直結型レベル変換回路300、ドレイン線駆動回路600、ゲート線駆動回路700を制御する。
【0011】
表示データ(Din)は、サンプルホールド回路200、直結型レベル変換回路300により、表示データを一旦サンプルホールドした後、レベル変換を行う構成となっている。
ここで、シリアルパラレル変換回路400の中に複数のサンプルホールド回路200と直結型レベル変換回路を並列で並べ、シリアルで入力された表示データをそれぞれ並列で並べられたサンプルホールド回路200でタイミングをずらしてサンプリングし、それぞれを対応する直結型レベル変換回路300でレベル変換している。
これにより、各レベル変換回路における処理時問を長く確保できるので、より高速の表示データの入力に対応することが可能となる。この結果、表示データ入力の端子数を減らすことができ、高い信頼性の表示装置を実現できる。
尚、サンプルホールド回路200に必要なサンプリングパルスや、直結型レベル変換回路300の制御に必要な信号は、タイミング制御回路500から供給される。
このようにして、制御信号を高速動作が可能な容量結合型レベル変換回路100によりレベル変換し、そこで得られた信号を利用して、表示データを直結型レベル変換回路300によってレベル変換するという使い分けを行っている。
更に、システムLSI(20)の電圧、制御信号、表示データを低い電圧にできるので、表示装置の消費電力を低減することができる。
【0012】
図2は、図1に示す容量結合型レベル変換回路100の一例の回路構成を示す回路図である。
図2に示す容量結合型レベル変換回路は、P型MOSトランジスタ(以下、単に、PMOSという)(MP1)と、N型MOSトランジスタ(以下、単に、NMOSという)(MN1)、容量素子(C1,C2)と、第1のバイアス回路110と、第2のバイアス回路120で構成される。
PMOS(MP1)のソース電極(以下、単に、ソースという)と、ドレイン電極(以下、単に、ドレインという)は、それぞれ電源電圧(Vdd)が供給される電源ラインと、出力端子(To)に接続され、ゲート電極(以下、単に、ゲートという)は、第1のバイアス回路110と容量素子(C1)に接続される。
NMOS(MN1)のソースとドレインは、それぞれ接地電圧(GND)が供給されるグランドラインと出力端子(To)に接続され、ゲートは、第2のバイアス回路120と容量素子(C2)に接続される。
容量素子(C1,C2)の他端は、入力端子(Tin)に接続される。
第1のバイアス回路110、および、第2のバイアス回路120は、ともに抵抗分圧回路で構成され、それぞれ抵抗素子(R1,R2)と、抵抗素子(R3、R4)で構成する。
【0013】
図3は、図2に示す容量結合型レベル変換回路の動作波形を示す図であり、PMOS(MP1)とNMOS(MN1)の各ゲート電圧(Vg1,Vg2)と、入力電圧(Vin)と出力電圧(Vo)の電圧波形を示す。
なお、図3、および後述する図5、図7、図9において、Tは時間、Vは電圧を示す。
ゲート電圧(Vg1)と、ゲート電圧(Vg2)とは、入力電圧(Vin)と同相であり、それらの中心電圧は、電源電圧(Vdd)をそれぞれの抵抗で分圧した電圧となる。
第1のバイアス回路110は、PMOS(MP1)のゲートに印加される電圧(Vg1)の最大値が、電源電圧(Vdd)からPMOS(MP1)のしきい値電圧(Vthp)を減算した電圧(Vdd−Vthp)になるようにバイアス電圧を設定する。
この設定により、ゲート電圧(Vg1)は、トランジスタ(MP1)のしきい値電圧(Vthp)に相当する電圧と、更に入力電圧(Vin)の振幅分だけ低い電圧となるので、これらの電圧により、PMOS(MP1)はオン/オフする。
【0014】
同様に、第2のバイアス回路120は、NMOS(NM1)のゲートに印加される電圧の最小値が、接地電圧(GND)にNMOS(NM1)のしきい値電圧(Vthn)を加算した電圧(GND+Vthn=Vthn)となるようにバイアス電圧を設定する。
この設定により、ゲート電圧(Vg2)は、トランジスタ(MN1)のしきい値(Vthn)に相当する電圧と、更に入力電圧(Vin)の振幅分だけ高い電圧となるので、これらの電圧により、NMOS(MN1)はオン/オフする。
ここで、PMOS(MP1)とNMOS(MN1)は相補的に動作するので、出力電圧(Vo)は、入力電圧(Vin)に対して、逆位相で、その振幅を電源電圧(Vdd)とほぼ等しくできる。
図2に示す容量結合型レベル変換回路では、図3に示すように、ゲート電圧(Vg1,Vg2)の波形にサグといわれる波形歪みを生じる。
この波形歪みは、結合用の容量素子(C1,C2)と、第1および第2のバイアス回路(110,120)の出力抵抗のそれぞれの積(時定数)に関係し、波形歪みは時定数が大きければ少なく、小さければ大きい。このため、時定数を大きくすることで波形ひずみは低減できる。
しかし、時定数を大きくすると、ゲート電圧(Vg1,Vg2)が安定するまでの時間が長くなる。これは電源投入時になどで問題となる。
【0015】
図4は、図1に示す容量結合型レベル変換回路100の他の例の回路構成を示す回路図である。
図4に示す容量結合型レベル変換回路は、第1のバイアス回路110に、ダイオード接続のPMOS(MP2)を、また、第2のバイアス回路120に、ダイオード接続のNMOS(MN2)を接続した点で、図2に示す容量結合型レベル変換回路100と相異する。
図5は、図4に示す容量結合型レベル変換回路の動作波形を示す図であり、PMOS(MP1)とNMOS(MN1)の各ゲート電圧(Vg1,Vg2)と、入力電圧(Vin)と出力電圧(Vo)の電圧波形を示す。
PMOS(MP1)のゲートに印加される電圧の最大値は、ダイオード接続のPMOS(MP2)により、抵抗素子(R1)と抵抗素子(R2)で分圧される電圧より、PMOS(MP2)のしきい値電圧(Vthp)だけ高い電圧に制御され、最小値は、その最大値に対して、入力電圧(Vin)の振幅だけ低い電圧となる。
各PMOSのしきい値電圧はほぼ一致するので、抵抗素子(R1)と抵抗素子(R2)で分圧される電圧を、電源電圧(Vdd)よりも、PMOS(MP2)のしきい値電圧(Vthp)の2倍の電圧だけ低い電圧に設定することで、PMOS(MP1)のゲートに印加される電圧(Vg1)の最大値を、電源電圧(Vdd)からPMOS(MP1)のしきい値電圧(Vthp)を減算した電圧(Vdd−Vthp)になるように設定できる。
【0016】
一方、NMOS(MN1)のゲートに印加される電圧の最小値は、ダイオード接続のNMOS(MN2)により、抵抗素子(R3)と抵抗素子(R4)で分圧される電圧より、NMOS(MN2)のしきい値電圧(Vthn)だけ低い電圧に制御され、最大値は、その最小値に対して、入力電圧(Vin)の振幅だけ高い電圧となる。
各NMOSのしきい値電圧はほぼ一致するので、抵抗素子(R3)と抵抗素子(R4)で分圧される電圧を、NMOS(MN2)のしきい値電圧(Vthn)の2倍の電圧に設定することで、NMOS(MN1)のゲートに印加される電圧の最小値を、接地電圧(GND)よりもNMOS(MN2)のしきい値電圧(Vthn)だけ高い電圧(Vthn)に設定できる。
この結果、ゲート電圧(Vg1)、およびゲート電圧(Vg2)は、図2に示す容量結合型レベル変換回路と同等になり、入力電圧(Vin)の振幅を、電源電圧(Vdd)と接地電圧(GND)との差の振幅に変換することができる。
さらに、図4に示す容量結合型レベル変換回路100では、ダイオード接続のMOSトランジスタ(MP2,MN2)により、ゲート電圧(Vg1)の最大値、およびゲート電圧(Vg2)の最小値は、一定の電圧になるようにバイアスされる。
このため、ゲート電圧(Vg1,Vg2)には、図3に示すような、波形ひずみは発生せず、したがって、図4に示す容量結合型レベル変換回路では、高速でジッタの少ないレベル変換回路を実現することができる。
【0017】
図6は、図1に示す容量結合型レベル変換回路100の他の例の回路構成を示す回路図である。
図6に示す容量結合型レベル変換回路は、第1のバイアス回路110と、第2のバイアス回路120の回路構成が、図4に示す容量結合型レベル変換回路と相異する。
図7は、図6に示す容量結合型レベル変換回路の動作波形を示す図であり、PMOS(MP1)とNMOS(MN1)の各ゲート電圧(Vg1,Vg2)と、入力電圧(Vin)と出力電圧(Vo)の電圧波形を示す。
図6に示す容量結合型レベル変換回路では、第1のバイアス回路110が、ダイオード接続された3個のPMOS(MP2,MP3,MP4)と抵抗素子(R5)とで構成される。
PMOS(MP3)と、PMOS(MP4)と、抵抗素子(R5)とを、電源電圧(Vdd)と接地電圧(GND)との間に直列に接続し、PMOS(MP2)を、PMOS(MP4)のドレインと、PMOS(MP1)のゲートとの間に接続する。
この回路構成により、PMOS(MP2)に印加される電圧は、Vdd−(Vthp3+Vthp4)となる。
この結果、PMOS(MP1)のゲートに印加されるゲート電圧(Vg1)の最大値(Vg1max)は、下記(1)式のようになる。
【数1】
Vg1max=Vdd−(Vthp3+Vthp4)+Vthp2
・・・・・・・・・・・・・・・・・ (1)
ここで、各PMOSのしきい値電圧はほぼ一致するので、ゲート電圧(Vg1)の最大値(Vg1max)は、(Vdd−Vthp)に設定される。
【0018】
同様に、第2のバイアス回路120は、ダイオード接続された3個のNMOS(MN2,MN3,MN4)と、抵抗素子(R6)とで構成される。
NMOS(MN3)と、NMOS(MN4)、抵抗素子(R6)とを、電源電圧(Vdd)と接地電圧(GND)との間に直列に接続し、NMOS(MN2)を、NMOS(MN3)のドレインと、NMOS(MN1)のゲートとの間に接続する。
この回路構成により、NMOS(MN2)に印加される電圧は、(Vthn3+Vthn4)となる。
この結果、NMOS(MN1)のゲートに印加されるゲート電圧(Vg2)の最小値(Vg2min)は、下記(2)式のようになる。
【数2】
Vg2min=(Vthn3+Vthn4)−Vthn2
・・・・・・・・・・・・・・・・・ (2)
ここで、各NMOSのしきい値電圧はほぼ一致するので、ゲート電圧(Vg2)の最小値(Vg2min)は、Vthnに制御される。
このように、図6に示す容量結合型レベル変換回路でも、ゲート電圧(Vg1)の最大値、ゲート電圧(Vg2)の最小値を、図4に示す容量結合型レベル変換回路と同様に設定できるので、図6に示す容量結合型レベル変換回路においても、高速で、ジッタの少ないレベル変換回路を実現することができる。
さらに、図6に示す容量結合型レベル変換回路では、ゲート電圧(Vg1)の最大値、ゲート電圧(Vg2)の最小値が、抵抗素子(R5,R6)に依存しないので、MOSトランジスタのしきい値電圧(Vth)が変動したときの調整を不要にすることができる。
【0019】
図8は、図1に示す容量結合型レベル変換回路100の他の例の回路構成を示す回路図である。
図8に示す容量結合型レベル変換回路は、第1のバイアス回路110のPMOS(MP2)に代えて、PMOS(MP5)と抵抗素子(R7)を使用し、第2のバイアス回路120のNMOS(MN2)に代えて、NMOS(MN5)と抵抗素子(R8)を使用した点で、図6に示す容量結合型レベル変換回路と相異する。
ここで、PMOS(MP5)のゲートは、PMOS(MP4)のドレインに接続され、PMOS(MP5)と抵抗素子(R7)とで、ソースフォロア回路を構成する。
PMOS(MP5)が順バイアスのとき、PMOS(MP5)のゲート・ソース間電圧は、Vthp5となり、逆バイアスのとき、PMOS(MP5)はオフ状態となる。
この結果、ゲート電圧(Vg1)の最大値(Vg1max)は、下記(3)式のようになる。
【数3】
Vg1max=Vdd−(Vthp3+Vthp4)+Vthp5
・・・・・・・・・・・・・・・・・ (3)
ここで、各PMOSのしきい値電圧はほぼ一致するので、ゲート電圧(Vg1)の最大値(Vg1max)は、(Vdd−Vthp)に設定される。
【0020】
同様に、NMOS(MN5)のゲートは、NMOS(MN3)のドレインに接続され、NMOS(MN5)と抵抗素子(R8)とで、ソースフォロア回路を構成する。
NMOS(MN5)が順バイアスのとき、NMOS(MN5)のゲート・ソース間電圧はVthn5となり、逆バイアスのとき、NMOS(MN5)はオフ状態となる。
この結果、ゲート電圧(Vg2)の最小値ゲート電圧(Vg2min)は、下記(4)式のようになる。
【数4】
Vg2min=(Vthn3+Vthn4)−Vthn5
・・・・・・・・・・・・・・・・・ (4)
ここで、各NMOSのしきい値電圧はほぼ一致するので、ゲート電圧(Vg2)の最小値(Vg2min)は、Vthnに制御される。
このように、図8に示す容量結合型レベル変換回路でも、ゲート電圧(Vg1)の最大値、ゲート電圧(Vg2)の最小値を、図6に示す容量結合型レベル変換回路と同様に設定できるので、図8に示す容量結合型レベル変換回路においても、図6に示す容量結合型レベル変換回路と同様な効果を得ることができる。
【0021】
図9は、図8に示す容量結合型レベル変換回路における、電源投入時のゲート電圧(Vg1)とゲート電圧(Vg2)の電圧応答を示す図である。
容量素子(C1,C2)の端子間電圧の初期値を0Vとすると、PMOS(MP5)はオフ状態、NMOS(MN5)はオン状態となる。
このため、ゲート電圧(Vg1)の応答時定数は、抵抗素子(R7)と容量素子(C1)の積で、ゲート電圧(Vg2)の応答時定数は、NMOS(MN5)の動抵抗(RMN5)と容量素子(C2)の積で表される。
ゲート電圧(Vg1)の応答は遅く、ゲート電圧(Vg2)の応答は速いが、抵抗素子(R7)を小さくすることによって電源投入時の応答時間を短縮することができる。
【0022】
図10は、図1に示す容量結合型レベル変換回路100の他の例の回路構成を示す回路図である。
図10に示す容量結合型レベル変換回路は、図8に示す第1のバイアス回路110の抵抗素子(R7)に代えてPMOS(MP6)を使用し、図8に示す第2のバイアス回路120の抵抗素子(R8)に代えてNMOS(MN6)を使用した点で、図8に示す容量結合型レベル変換回路100と相異する。
PMOS(MP6)とPMOS(MP3)は、カレントミラー回路を構成し、PMOS(MP5)を定電流でバイアスし、同様に、NMOS(MN6)とNMOS(MN4)は、カレントミラー回路を構成し、NMOS(MN5)を定電流でバイアスする。
図10に示す容量結合型レベル変換回路においても、ゲート電圧(Vg1)の最大値、ゲート電圧(Vg2)の最小値を、図8に示す容量結合型レベル変換回路と同様に設定できるので、図10に示す容量結合型レベル変換回路においても、図8に示す容量結合型レベル変換回路100と同様の効果が得られる。
【0023】
図11は、図1に示す容量結合型レベル変換回路100の他の例の回路構成を示す回路図である。
図11に示す容量結合型レベル変換回路は、第1のバイアス回路110にPMOS(MP7)を、第2のバイアス回路120にNMOS(MN7)を追加した点で、図10に示す容量結合型レベル変換回路と相異する。
図11に示す容量結合型レベル変換回路では、PMOS(MP7)のゲートに、Vctpの制御信号を、また、NMOS(MN7)のゲートに、Vctnの制御信号に印加し、これらの制御信号(Vctp,Vctn)により、電源投入時に、PMOS(MP7)およびNMOS(MN7)をオン状態にし、それ以外ではPMOS(MP7)およびNMOS(MN7)をオフ状態にする。
この結果、電源投入時のゲート電圧(Vg1,Vg2)の応答を速くできるとともに、電源投入後のゲート電圧(Vg1,Vg2)の波形歪を防止できるので、電源投入時の応答が速く、ジッタの少ないレベル変換回路を実現することできる。
【0024】
図12は、図1に示すサンプルホールド回路200と、直結型レベル変換回路300の一例の回路構成を示す回路図である。
サンプルホールド回路210は、NMOS(MN11)と容量素子(C11)で構成される。
NMOS(MN11)は、ドレインがノード(Va)に接続されるとともに、ソースには表示データ(Din)が印加され、ゲートには、サンプリングパルス(SPL)が印加される。
容量素子(C11)は、ノード(Va)と、接地電圧(GND)との間に接続される。
直結型レベル変換回路280は、V/I変換回路220と、第2のスイッチング素子230と、第1のスイッチング素子240と、電圧保持回路250と、第3のバイアス回路260と、インバータ270とで構成される。
V/I変換回路220は、NMOS(MN12)で構成され、NMOS(MN12)は、ゲートがノード(Va)に、ソースが第3のバイアス回路260に、ドレインが第2のスイッチング素子230に接続される。
第2のスイッチング素子230は、NMOS(MN13)で構成され、NMOS(MN13)は、ソースがV/I変換回路220に接続され、ドレインがノード(Vb)に接続されるとともに、ゲートに信号(CK2)が印加される。
【0025】
第1のスイッチング素子は、PMOS(MP11)で構成され、PMOS(MP11)は、ドレインがノード(Vb)されるともに、ソースに電源電圧(Vdd)が印加され、ゲートに信号(CK1)が印加される。
電圧保持回路250は、ノードVbと接地電圧(GND)との間に接続される容量素子(C12)で構成される。
第3のバイアス回路260は、抵抗素子(R11)と抵抗素子(R12)とで構成され、抵抗素子(R11)と抵抗素子(R12)接続点(分圧点)に、NMOS(MN12)のソースが接続される。
インバータ270は、PMOS(MP12)とNMOS(MN14)とで構成され、ノード(Vb)の電圧が入力され、出力電圧(Vc)は、D型フリップフロップ回路(FF)に入力される。
【0026】
図13は、図12に示す各部の電圧波形を示す図である。
Dinは、低振幅の表示データであり、その周期はTckである。SPLは、サンプリングパルスであり、その周期は4×Tckである。
サンプルホールド回路210は、サンプリングパルス(SPL)がHレベルのときに、表示データ(Din)をサンプリングし、サンプリングパルス(SPL)の立ち下がり時点でホールドする。
信号(CK1)は、第1のスイッチング素子240の制御信号、信号(CK2)は、第2のスイッチング素子230の制御信号である。
信号(CK1)が、Lレベルとなり、PMOS(MP11)がオンすると、容量素子(C12)を充電し、ノード(Vb)の電圧がVddとなる。
次に、信号(CK1)と信号(CK2)が、ともにHレベルとなると、PMOS(MP11)がオフ、NMOS(MN13)がオンとなる。
ここで、ノード(Va)が、Lレベルときは、NMOS(MN12)がオフとなって、NMOS(MN12)にはオフ電流が流れるので、ノード(Vb)の電圧値は、VddよりもΔVbだけ低下した電圧となる。
一方、ノード(Va)が、Hレベルのときは、NMOS(MN12)がオンとなって、NMOS(MN12)にはオン電流が流れるので、ノード(Vb)の電圧値は、THLの期間を経てGNDとなる。
ノード(Vb)の電圧が、インバータ270で波形整形されて、出力電圧(Vc)となる。
【0027】
以上説明したように、図12に示す回路では、低振幅の表示データ(Din)を振幅がVddの信号(Vc)に変換することができる。
ノード(Va)が、Lレベルの時の、ノード(Vb)の電圧変化ΔVbは、下記(5)式で示される。
【数5】
ΔVb=Ioff(MN12)×2Tck/C12
・・・・・・・・・・・・・・・・・ (5)
一方、ノード(Va)が、Hレベルのときに、ノード(Vb)がGNDに至るまでの時間THLは、下記(6)式で示される。
【数6】
THL=C12×Vdd/Ion(MN12)
・・・・・・・・・・・・・・・・・ (6)
ΔVb、THLともに小さい方が好ましいので、NMOS(MN12)の動作点はオフ電流Ioff(MN12)が小さく、オン電流Ion(MN12)が大きくなるように設定する。
このため、NMOS(MN12)のゲート電圧が最小値のときに、ゲート・ソース間電圧が、しきい値電圧となるよう、第3のバイアス回路260の出力電圧を(−Vthn)に設定する。
これにより、NMOS(MN12)のソースから見て、ゲート電圧は、トランジスタ(MN12)のしきい値(Vthn)に相当する電圧と、更に表示データ(Din)の振幅分だけ高い電圧となるので、これらの電圧により、NMOS(MN12)はオン/オフする。
この結果、NMOS(MN12)のオフ電流を抑えた状態でオン電流を大きくすることができる。
【0028】
図14は、図12に示すバイアス回路260の他の例の回路構成を示す回路図である。
図14に示すバイアス回路は、MOSトランジスタNMOS(MN15)と抵抗素子(R13)で構成される。
NMOS(MN15)は、ソースが抵抗素子(R13)に接続されるとともに、ゲートに接地電圧(GND)が印加され、ドレインに電源電圧(Vdd)が印加される。
NMOS(MN15)は、ソースフォロアとして動作し、出力であるソースの電圧は(−Vthn)となる。
図14に示すバイアス回路では、NMOS(MN12)がオンした時の電流が抵抗素子(R13)によって制限される。
このため、抵抗素子(R13)を十分小さくすると共に、NMOS(MN15)のオン電流を大きくすることが必要である。
【0029】
図15は、図12に示すバイアス回路260の他の例の回路構成を示す回路図である。
図15に示すバイアス回路は、NMOS(MN16)と、PMOS(MP13)と、PMOS(MP14)と、抵抗素子(R14)で構成される。
NMOS(MN16)は、ゲートに接地電圧(GND)が印加され、ドレインに電源電圧(Vdd)が印加される。
PMOS(MP13)はダイオード接続され、ソースがNMOS(MN16)のソースに、ドレインが抵抗素子(R14)に接続される。
PMOS(MP14)は、ゲートがPMOS(MP13)のゲートに、ソースがNMOS(MN12)のソースに接続され、ドレインに負の電源電圧(Vss)が印加される。
この回路構成により、NMOS(MN12)のソース電圧(Vsn12)は、下記(7)式で示される。
【数7】
Vsn12=−(Vthn16+Vthp13)+Vthp14
・・・・・・・・・・・・・・・・・ (7)
PMOSのしきい値電圧をVthp、NMOSのしきい値電圧をVthnとすると、NMOS(MN12)のソース電圧は、−Vthnとなり、図14に示すバイアス回路と同じバイアス電圧を得ることができる。
NMOS(MN12)がオンした時の電流は、PMOS(MP14)のソースの動抵抗で制限されるが、この動抵抗は電流増加とともに減少するので、その影響は少ない。
【0030】
図16は、図12に示すバイアス回路260の他の例の回路構成を示す回路図である。
図16に示すバイアス回路は、図14に示すバイアス回路に、オペアンプ(OP1)と、PMOS(MP15)を追加したものである。
このオペアンプ(OP1)と、PMOS(MP15)によって、NMOS(MN12)のソース電圧を負帰還制御するので、NMOS(MN12)のソースを低いインピーダンスで駆動することができる。
【0031】
図17は、本実施の形態の容量結合型レベル変換回路、サンプルホールド回路、直結型レベル変換回路を用いた表示データ入力回路の回路構成を示すブロック図である。
図17に示す表示データ入力回路は、容量結合型レベル変換回路100と、サンプルホールド回路200と、直結型レベル変換回路300と、シリアルパラレル変換回路400と、タイミング制御回路500とで構成される。
なお、サンプルホールド回路200と、直結型レベル変換回路300とは、シリアルパラレル変換回路400の一部を構成している。
容量結合型レベル変換回路100は、前述の図2、図4、図6、図8、図10、あるいは、図11に示す容量結合型レベル変換回路を複数用いる。
この容量結合型レベル変換回路100により、クロック(clk)、水平同期信号(hs)、垂直同期信号(vs)、および、8本のサンプリング信号(spl)の電圧レベルを変換する。レベル変換後の信号は、それぞれ符号clk_a、hs_a、vs_a、spl_aで示した。
【0032】
サンプルホールド回路200は、前述の図12に示すサンプルホールド回路を8回路分を並列に接続して構成し、シリアルに入力される表示データ(Din)を、図18に示す8本のレベル変換されたサンプリング信号(spl_a)でサンプリングする。なお、spl_aのそれぞれは、図13などにおけるサンプリングパルス(SPL)に対応する。
また、図18は、図17に示す一部の信号のタイミングチャートを示す図である。
直結型レベル変換回路300は、図12に示すレベル変換回路280を、4回路ずつ2系統に分けて配置し、それぞれのレベル変換回路280が、異なるタイミングでサンプリングされた電圧(Din_a)をレベル変換する。なお、図12に示す回路の代わりに、図14、図15、図16に示す回路を用いてもよい。シリアルパラレル変換回路400は、4入力ラッチ回路(LAT)を3個使用し、これらのラッチ回路(LAT)で、異なるタイミングでレベル変換された表示データ(Din_b,Din_c)のタイミングを一致させて、パラレルに変換して、Din_dとして出力する。
タイミング制御回路500は、レベル変換されたクロック(clk_a)、同期信号(hs_a,vs_a)に基づき、制御信号(ck3,ck4,pr1,pr2,st1,st2)を生成する。なお、pr1およびpr2は、図13などにおける信号(CK1)に対応し、st1およびst2は、図13などにおける信号(CK2)に対応する。
【0033】
以上説明したように、本実施の形態の容量結合型レベル変換回路では、第1のバイアス回路110、および第2のバイアス回路120で、PMOS(MP1)およびNMOS(MN1)のオフ状態のゲート電圧を、PMOS(MP1)およびNMOS(MN1)のしきい値電圧とほぼ等しい電圧に制御するので、オフ電流を抑えて消費電力を低減することが可能となる。
また、第1のバイアス回路110、および第2のバイアス回路120は、それぞれPMOSとNMOSのしきい値電圧(Vth)でバイアス電圧を決定するので、しきい値電圧(Vth)の変動(ばらつき)に依存せずに安定にオフ状態を保つことができる。
また、オン状態のゲート電圧は、PMOS(MP1)およびNMOS(MN1)のしきい値電圧(Vth)に、入力信号の電圧振幅が加えられた電圧となり、オン電流を高くできるので、入力信号が低振幅の場合でも高い動作周波数のレベル変換回路を実現できる。
これにより、PMOS(MP1)およびNMOS(MN1)のしきい値電圧(Vth)よりも低い入力電圧でもレベル変換することが可能となる。
【0034】
このように、本実施の形態の容量結合型レベル変換回路では、振幅が1.2V以下、例えば、薄膜トランジスタから成るPMOS(MP1)およびNMOS(MN1)のしきい値電圧の2倍より小さい入力信号をレベル変換することが可能である。
この場合に、より消費電力を少なくするためには、入力信号は、振幅が、PMOS(MP1)およびNMOS(MN1)のしきい値電圧の1.6倍以下の信号であることが好ましい。
原理的には、しきい値電圧以下の入力信号でもレベル変換可能であるが、より高速にレベル変換を行うためには、入力信号は、振幅が、PMOS(MP1)およびNMOS(MN1)のしきい値電圧以上、1.6倍以下の信号であることがより好ましい。
本実施の形態の直結型レベル変換回路では、第3のバイアス回路により、V/I変換回路を構成するNMOS(MN12)のゲート・ソース間電圧を、ほぼNMOS(MN12)のしきい値電圧(Vth)にすることができ、さらに、オン状態では、このしきい値電圧(Vth)に、入力信号の電圧振幅が加算された電圧が印加されるので、十分に高いオン/オフ比をとることができ、低振幅で高速の表示データのレベル変換回路を実現することが可能となる。
また、同期信号と表示データのレベル変換回路を、それぞれ容量結合型と直結型で実現することで、表示装置用の高速で低振幅の信号レベル変換回路を実現することが可能となる。
【0035】
したがって、本実施の形態の表示装置では、表示装置とシステムLSIとのインターフェース信号を高速にできるので、信号線の端子数を削減し、コストを削減できるとともに、信頼性の高い表示装置を実現することが可能となる。
また、表示データのシリアルパラレル変換を併用することで、さらに高速化でき、信号線の端子数を大幅に低減することができる。
さらに、表示装置とシステムLSIとのインターフェース信号を低振幅にできるので、低い電圧で動作するシステムLSIからの信号を、直接表示装置に入力することができるので、部品点数を削減できるとともに、消費電力を低減することが可能となる。
なお、前述の説明では、本発明を、液晶表示モジュールに適用した実施の形態について説明したが、本発明はこれに限定されるものではなく、本発明は、EL表示装置などの他の表示装置にも適用可能であることはいうまでもない。
また、トランジスタのしきい値電圧とほぼ同じ分だけバイアスさせる場合に限らず、しきい値電圧の半分以上、かつ、しきい値電圧以下の範囲でバイアスされるようにしてもよい。
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【0036】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
(1)本発明によれば、表示装置とシステムLSIとのインターフェース信号を高速にできるので、信号線の端子数を削減し、コストを削減できるとともに、信頼性の高い表示装置を実現することが可能となる。
(2)本発明によれば、表示装置とシステムLSIとのインターフェース信号を低振幅にできるので、低い電圧で動作するシステムLSIからの信号を、直接表示装置に入力することができるので、部品点数を削減できるとともに、消費電力を低減することが可能となる。
【図面の簡単な説明】
【図1】本発明の実施の形態の表示装置の概略構成を示すブロック図を示す。
【図2】図1に示す容量結合型レベル変換回路の一例の回路構成を示す回路図である。
【図3】図2に示す容量結合型レベル変換回路の動作波形を示す図である。
【図4】図1に示す容量結合型レベル変換回路の他の例の回路構成を示す回路図である。
【図5】図4に示す容量結合型レベル変換回路の動作波形を示す図である。
【図6】図1に示す容量結合型レベル変換回路の他の例の回路構成を示す回路図である。
【図7】図6に示す容量結合型レベル変換回路の動作波形を示す図である。
【図8】図1に示す容量結合型レベル変換回路の他の例の回路構成を示す回路図である。
【図9】図8に示す容量結合型レベル変換回路における、電源投入時のゲート電圧(Vg1)とゲート電圧(Vg2)の電圧応答を示す図である。
【図10】図1に示す容量結合型レベル変換回路の他の例の回路構成を示す回路図である。
【図11】図1に示す容量結合型レベル変換回路の他の例の回路構成を示す回路図である。
【図12】図1に示すサンプルホールド回路と、直結型レベル変換回路の一例の回路構成を示す回路図である。
【図13】図12に示す各部の電圧波形を示す図である。
【図14】図12に示すバイアス回路の他の例の回路構成を示す回路図である。
【図15】図12に示すバイアス回路の他の例の回路構成を示す回路図である。
【図16】図12に示すバイアス回路の他の例の回路構成を示す回路図である。
【図17】本実施の形態の容量結合型レベル変換回路、サンプルホールド回路、直結型レベル変換回路を用いた表示データ入力回路の回路構成を示すブロック図である。
【図18】図17に示す一部の信号のタイミングチャートを示す図である。
【符号の説明】
10…低温ポリシリコン基板(LTPS基板)20…システムLSI、30…電源回路、100…容量結合型レベル変換回路、110…第1のバイアス回路、120…第2のバイアス回路、200,210…サンプルホールド回路、220…V/I変換回路、230…第2のスイッチング素子、240…第1のスイッチング素子、250…電圧保持回路、260…第3のバイアス回路、270…インバータ、280,300…直結型レベル変換回路、400…シリアルパラレル変換回路、500…タイミング制御回路、600…ドレイン線駆動回路、700…ゲート線駆動回路、800…表示部、MP…P型MOSトランジスタ、MN…N型MOSトランジスタ、C…容量素子、R…抵抗素子、FF…フリップフロップ回路、LAT…ラッチ回路、OP…オペアンプ。
Claims (6)
- 低振幅の入力信号を、より大きな振幅の信号に変換するレベル変換回路を備える表示装置であって、
前記レベル変換回路は、前記入力信号をサンプリングするサンプルホールド回路と、
ゲート電極に前記サンプルホールド回路の出力電圧が印加されるトランジスタと、
第1の電極が、第1電圧が供給される第1電源線に接続される第1スイッチング素子と、
第2の電極が、前記第1スイッチング素子の第2の電極に接続され、第1の電極が、前記トランジスタの第2の電極に接続される第2スイッチング素子と、
前記第2スイッチング素子の第2の電極に接続される電圧保持回路と、
前記第1電源線と、第2電圧が供給される第2電源線との間に接続され、前記電圧保持回路の出力電圧が入力されるインバータ回路と、
前記トランジスタの第1の電極にバイアス電圧を印加するバイアス回路とを有し、
前記バイアス電圧は、前記第2電圧から前記トランジスタのしきい値電圧を減算した電圧であることを特徴とする表示装置。 - 前記レベル変換回路は、基板上に形成された薄膜トランジスタを含むことを特徴とする請求項1に記載の表示装置。
- 低振幅の制御信号を、より大きな振幅の信号に変換する第1のレベル変換回路と、
低振幅の表示データを、より大きな振幅の信号に変換する第2のレベル変換回路とを備える表示装置であって、
前記第1のレベル変換回路は、第1電圧が供給される第1電源線と出力端子との間に接続され、ゲート電極に第1容量素子を介して前記制御信号が印加される第1導電型の第1トランジスタと、
前記出力端子と第2電圧が供給される第2電源線との間に接続され、ゲート電極に第2容量素子を介して前記制御信号が印加される第2導電型の第2トランジスタと、
前記第1トランジスタのゲート電極に第1バイアス電圧を印加する第1バイアス回路と、
前記第2トランジスタのゲート電極に第2バイアス電圧を印加する第2バイアス回路とを有し、
前記第1バイアス電圧は、前記第1トランジスタのゲート電極に印加される電圧が最大値のときに、前記第1トランジスタがオフとなる電圧であり、
前記第2バイアス電圧は、前記第2トランジスタのゲート電極に印加される電圧が最小値のときに、前記第2トランジスタがオフとなる電圧であり、
前記第2のレベル変換回路は、前記表示データをサンプリングするサンプルホールド回路と、
ゲート電極に前記サンプルホールド回路の出力電圧が印加される第3トランジスタと、
第1の電極が、前記第1電源線に接続される第1スイッチング素子と、
第2の電極が、前記第1スイッチング素子の第2の電極に接続され、第1の電極が、前記第3トランジスタの第2の電極に接続される第2スイッチング素子と、
前記第2スイッチング素子の第2の電極に接続される電圧保持回路と、
前記第1電源線と、前記第2電源線との間に接続され、前記電圧保持回路の出力電圧が入力されるインバータ回路と、
前記第3トランジスタの第1の電極に第3バイアス電圧を印加する第3バイアス回路とを有し、
前記第3バイアス電圧は、前記第2電圧から前記第3トランジスタのしきい値電圧を減算した電圧であることを特徴とする表示装置。 - 前記第1バイアス電圧は、前記第1トランジスタのゲート電極に印加される電圧の最大値が、前記第1電圧から前記第1トランジスタのしきい値電圧を減算した電圧値となる電圧であり、
前記第2バイアス電圧は、前記第2トランジスタのゲート電極に印加される電圧の最小値が、前記第2電圧に前記第2トランジスタのしきい値電圧を加算した電圧値となる電圧であることを特徴とする請求項3に記載の表示装置。 - 前記第1のレベル変換回路から出力される制御信号に基づき、前記第2のレベル変換回路の前記第1スイッチング素子および前記第2スイッチング素子を駆動することを特徴とする請求項3または請求項4に記載の表示装置。
- 前記第1のレベル変換回路、および前記第2のレベル変換回路は、基板上に形成された薄膜トランジスタを含むことを特徴とする請求項3ないし請求項5のいずれか1項に記載の表示装置。
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