CN100479027C - 显示装置 - Google Patents

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Abstract

提供一种可以将低振幅的输入信号取入内部的显示装置。电平变换电路具有对上述输入信号进行采样的采样保持电路；在栅极电极上施加上述采样保持电路的输出电压的晶体管；第1电极连接在提供有第1电压的第1电源线上的第1开关元件；第2电极连接在上述第1开关元件的第2电极上，第1电极连接在上述晶体管的第2电极上的第2开关元件；与上述第2开关元件的第2电极连接的电压保持电路；连接在上述第1电源线和提供有第2电压的第2电源线之间，输入上述电压保持电路的输出电压的反相器电路；以及对上述晶体管的第1电极施加偏置电压的偏置电路；上述偏置电压，是当施加在上述晶体管的栅极电极上的电压为最小值时，上述晶体管成为截止的电压。

Description

显示装置
本申请是申请日为2003年12月25日、申请号为200310122483.4、发明名称为“显示装置”的发明专利申请的分案申请。
技术领域
本发明涉及显示装置，特别是涉及具有变换从外部输入的低振幅的输入信号(例如，控制信号、显示数据)的电压电平的电平变换电路的显示装置。
背景技术
TFT(Thin Film Transistor)方式的液晶显示模块正作为笔记本型个人计算机等的显示装置而广泛使用着。
用该液晶显示模块，基于从外部(例如主体侧的计算机)输入的输入信号(例如显示数据、控制信号)显示图像。在这种情况下，一般是在液晶显示模块的输入部分具有将输入信号变换成更大振幅的信号的电平变换电路。
作为该电平变换电路，可知有电容耦合型电平变换电路(参照专利文献1)或直接耦合型电平变换电路(参照非专利文献1)。
此外，作为与本发明有关的已有技术文献信息，如下所示。
[专利文献1]
日本特开2002-251174号公报
[非专利文献1]
SID 02 DIGEST pp.690-693
但是，在已往技术中，作为输入到作为外围电路而内置于基板上的、使用了薄膜晶体管的电平变换电路的非差动的输入信号，使用比薄膜晶体管的阈值电压(一般为0.7V左右)足够大的约3V振幅的信号，没有考虑输入信号的振幅更低的情况。
在上述专利文献1所记载的电容耦合型电平变换电路中，从专利文献1的段落编号[0038]～[0059]、以及专利文献1的图1的记载可以明确：作为非差动的输入信号VIN，必须是振幅高于薄膜晶体管的阈值电压的2倍的信号，振幅小于阈值电压的2倍的输入信号不能进行电平变换。
进而，在电容耦合型电平变换电路中，存在如下问题：当输入信号的占空比发生变化时，必须进行初始化，所以无法进行显示数据那样的占空比变动剧烈的信号的电平变换。
另外，在上述非专利文献1所记载的直接耦合型电平变换电路中，从非专利文献1的图2所示的电路结构可以明确：因为有构成V/I变换电路的薄膜晶体管的源极与基准电位(GND)相连接的放大电路，所以如果输入信号的振幅是非专利文献1中假定的3V振幅的输入信号，则没有问题，但如果振幅比3V低，则不能以足够的响应速度进行电平变换。另外，当输入信号的振幅处于阈值电压以下时，不能进行电平变换。
所以，在专利文献1和非专利文献1等的以往的电平变换电路中，使用非差动的输入信号时，如果考虑到由于薄膜晶体管制造上的不规则而引起的阈值电压变动或实用性的响应速度，则不能使用低振幅(例如1.2V以下)的输入信号。
发明内容
本发明是在以上那样的背景下完成的，本发明的优点在于能够提供一种可以对低振幅的输入信号进行电平变换的显示装置。
在申请所公开的发明中，如果简单说明有代表性的部分的概要，则如下所述。
在本发明中，对占空比的变动较少的控制信号(例如，时钟信号、水平同步信号、垂直同步信号、采样信号等中的至少一个以上)的电平变换使用电容耦合型电平变换电路。
本发明的电容耦合型电平变换电路在以下点上与上述专利文献1中记载的电路结构不同：具有在第1晶体管的栅极电极上施加偏置电压的第1偏置电路，和在第2晶体管的栅极电极上施加偏置电压的第2偏置电路。
在本发明中，第1偏置电路当施加在第1晶体管的栅极电极上的电压为最大值时，对第1晶体管的栅极电极施加第1晶体管成为截止的电压(例如，施加在第1晶体管的栅极电极上的电压最大值成为从第1电压(Vdd)减去第1晶体管的阈值后的电压值的电压)。
另外，第2偏置电路当施加在第2晶体管的栅极电极上的电压为最小值时，对第2晶体管的栅极电极施加第2晶体管成为截止的电压(例如，施加在第2晶体管的栅极电极上的电压最小值成为在第2电压(GND)上加上第2晶体管的阈值后的电压值的电压)。
即，在本发明中，用第1、第2偏置电路，使第1晶体管和第2晶体管的栅极电压偏置成与阈值几乎相等的电压，当输入信号的电压成为High电平(以下简单地称为H电平)或者Low电平(以下简单地称为L电平)时，在某一个晶体管的栅极电压上加上将阈值电压和输入信号的电压振幅相加后的电压，所以，即使输入信号的振幅为低振幅时也能够以足够的速度进行电平变换。
另外，在本发明中，对占空比变动激烈的显示数据的电平变换使用采样&电平变换的直接耦合型电平变换电路。
该直接耦合型电平变换电路在以下点上与上述非专利文献1中记载的电路结构不同：具有对构成V/I变换电路的源极接地的晶体管的第2电极(源极电极)施加偏置电压的偏置电路。
本发明的偏置电路，当施加在晶体管的栅极电极上的电压为最小值时，在晶体管的第2电极上施加上述晶体管成为截止的电压(例如，从第2电压(GND)减去晶体管的阈值电压后的电压)。
据此，可以提高晶体管的导通/截止的电流比，从而，即使输入信号的振幅为低振幅，也能够以足够的响应速度进行电平变换。
为了达到上述目的，本发明提供一种显示装置，具有将低振幅的输入信号变换成更大振幅的信号的电平变换电路，其特征在于：上述电平变换电路具有对上述输入信号进行采样的采样保持电路；在栅极电极上施加上述采样保持电路的输出电压的晶体管；第1电极连接在提供有第1电压的第1电源线上的第1开关元件；第2电极连接在上述第1开关元件的第2电极上，第1电极连接在上述晶体管的第2电极上的第2开关元件；与上述第2开关元件的第2电极连接的电压保持电路；连接在上述第1电源线和提供有第2电压的第2电源线之间，输入上述电压保持电路的输出电压的反相器电路；以及对上述晶体管的第1电极施加偏置电压的偏置电路；上述偏置电压，是当施加在上述晶体管的栅极电极上的电压为最小值时，上述晶体管成为截止的电压。
在上述显示装置中，上述电平变换电路将振幅小于等于1.2V的非差动输入信号变换成更大振幅的信号。
本发明的上述优点和其他优点，以及新的特征可以通过本说明书的记述和附图得到明确。
附图说明
图1是表示本发明的实施形式的显示装置的概略结构的框图。
图2是表示图1所示的电容耦合型电平变换电路的一例的电路结构的电路图。
图3是表示图2所示的电容耦合型电平变换电路的工作波形的图。
图4是表示图1所示的电容耦合型电平变换电路的其它例子的电路结构的电路图。
图5是表示图4所示的电容耦合型电平变换电路的工作波形的图。
图6是表示图1所示的电容耦合型电平变换电路的其它例子的电路结构的电路图。
图7是表示图6所示的电容耦合型电平变换电路的工作波形的图。
图8是表示图1所示的电容耦合型电平变换电路的其它例子的电路结构的电路图。
图9是表示在图8所示的电容耦合型电平变换电路中，接通电源时的栅极电压(Vg1)和栅极电压(Vg2)的电压响应的图。
图10是表示图1所示的电容耦合型电平变换电路的其它例子的电路结构的电路图。
图11是表示图1所示的电容耦合型电平变换电路的其它例子的电路结构的电路图。
图12是表示图1所示的采样保持电路和直接耦合型电平变换电路的一例的电路结构的电路图。
图13是表示图12所示的各部分的电压波形的图。
图14是表示图12所示的偏置电路的其它例子的电路结构的电路图。
图15是表示图12所示的偏置电路的其它例子的电路结构的电路图。
图16是表示图12所示的偏置电路的其它例子的电路结构的电路图。
图17是表示使用了本实施形式的电容耦合型电平变换电路、采样保持电路和直接耦合型电平变换电路的显示数据输入电路的电路结构的框图。
图18是表示图17所示的一部分信号的时序的图。
具体实施方式
下面，参照附图详细说明本发明的实施形式。
此外，在用于说明实施形式的所有图中，对具有相同功能的部分标注相同的标号，并省略对它们的重复说明。
图1是表示本发明的实施形式的显示装置的概略结构的框图。
本实施形式的显示装置是使用了低温多晶硅TFT(薄膜晶体管)的液晶显示装置(以下称为TFT-LCD)，例如，由在玻璃或塑料等的绝缘基板上形成了薄膜晶体管的低温多晶硅基板(以下称为LTPS基板)10、主体侧计算机内部的系统LSI(20)和电源电路30构成。
在LTPS基板10上，形成有电容耦合型电平变换电路100、采样保持电路200、直接耦合型电平变换电路300、串行并行变换电路400、定时控制电路500、漏极线驱动电路600、栅极线驱动电路700和显示单元800。
形成于该LTPS基板10上的这些电路的晶体管采用TFT。
另外，显示单元800中具有TFT，形成有配置成矩阵状的多个像素、为各像素提供映像信号电压的漏极信号线、为各像素提供扫描信号电压的栅极信号线等，但这些结构是公知的，所以省略其图示。
形成于LTPS基板10上的这些电路中，除显示单元800之外的电路都称为外围电路。
此外，在图1中，clk表示时钟信号，hs表示水平同步信号，vs表示垂直同步信号，spl表示采样信号，Din表示显示数据。
在本实施形式中，对于例如时钟信号(clk)、水平同步信号(hs)、垂直同步信号(vs)、采样信号(spl)等的控制信号，使用电容耦合型电平变换电路100，对于显示数据(Din)，使用直接耦合型电平变换电路。
作为控制信号之一，也可以使用无图示的显示定时信号(DTMG)。使用哪一个信号作为控制信号要根据需要进行适当选择。
因为控制信号的占空比大致一定、无变化，所以即便在电容耦合型电平变换电路100中，偏置点的变动也较小，可以使变换后的信号的抖动变小。
通过电容耦合型电平变换电路100将输入的低振幅的控制信号电平变换成更大振幅的信号，输入给定时控制电路500。
在定时控制电路500中，根据这些信号来控制采样保持电路200、直接耦合型电平变换电路300、漏极线驱动电路600、栅极线驱动电路700。
对于显示数据(Din)，首先由采样保持电路200和直接耦合型电平变换电路300对显示数据进行采样保持后，进行电平变换。
这里，在串行并行变换电路400中并列配置多个采样保持电路200和直接耦合型电平变换电路，由各个并列配置的采样保持电路200错开定时地对串行输入的显示数据进行采样，由分别与其对应的直接耦合型电平变换电路300进行电平变换。
据此，能够确保各电平变换电路中的处理时间够长，所以可以适应于更高速的显示数据的输入。结果，能够减少显示数据的输入端子数，能够实现高可靠性的显示装置。
另外，采样保持电路200所需的采样脉冲和直接耦合型电平变换电路300的控制所需的信号由定时控制电路500提供。
这样一来，能够分别由可以进行高速工作的电容耦合型电平变换电路100来对控制信号进行电平变换，利用由此得到的信号，由直接耦合型电平变换电路300对显示数据进行电平变换。
进而，能够使系统LSI(20)的电压、控制信号、显示数据处于低电压，因而能够减少显示装置的电力消耗。
图2是表示图1所示的电容耦合型电平变换电路100的一例的电路结构的电路图。
图2所示的电容耦合型电平变换电路由P型MOS晶体管(以下简单地称为PMOS)(MP1)、N型MOS晶体管(以下简单地称为NMOS)(MN1)、电容元件(C1、C2)、第1偏置电路110和第2偏置电路120构成。
PMOS(MP1)的源极电极(以下简单地称为源极)和漏极电极(以下简单地称为漏极)分别与提供电源电压(Vdd)的电源线和输出端子(To)连接，栅极电极(以下简单地称为栅极)与第1偏置电路110和电容端子(C1)连接。
NMOS(MN1)的源极和漏极分别与提供接地电压(GND)的接地线和输出端子(To)连接，栅极与第2偏置电路120和电容元件(C2)连接。
电容元件(C1、C2)的另一端与输入端子(Tin)连接。
第1偏置电路110和第2偏置电路120都由电阻分压电路构成，分别由电阻元件(R1、R2)和电阻元件(R3、R4)构成。
图3是表示图2所示的电容耦合型电平变换电路的工作波形的图，表示PMOS(MP1)和NMOS(MN1)的各栅极电压(Vg1、Vg2)、输入电压(Vin)和输出电压(Vo)的电压波形。
此外，在图3和后述的图5、图7、图9中，T表示时间，V表示电压。
栅极电压(Vg1)和栅极电压(Vg2)与输入电压(Vin)同相，它们的中心电压为由各自的电阻对电源电压(Vdd)分压而得到的电压。
第1偏置电路110设定偏置电压，使得施加在PMOS(MP1)的栅极上的电压(Vg1)的最大值为从电源电压(Vdd)减去PMOS(MP1)的阈值电压(Vthp)后得到的电压(Vdd-Vthp)。
通过该设定，栅极电压(Vg1)成为与晶体管(MP1)的阈值电压(Vthp)相当的电压，和只降低输入电压(Vin)的振幅大小的电压，所以根据这些电压，PMOS(MP1)导通/截止。
同样，第2偏置电路120设定偏置电压，使得施加在NMOS(MN1)的栅极上的电压(Vg2)的最小值为在接地电压(GND)上加上NMOS(MN1)的阈值电压(Vthn)后得到的电压(GND+Vthn＝Vthn)。
通过该设定，栅极电压(Vg2)成为与晶体管(MN1)的阈值电压(Vthn)相当的电压，和只高出输入电压(Vin)的振幅大小的电压，所以根据这些电压，NMOS(MN1)导通/截止。
这里，因为PMOS(MP1)和NMOS(MN1)互补地进行工作，所以输出电压(Vo)相对输入电压(Vin)是反相的，能够使它的振幅与电源电压(Vdd)大致相等。
在图2所示的电容耦合型电平变换电路中，如图3所示，在栅极电压(Vg1、Vg2)的波形中产生称为下倾(sag)的波形畸变。
该波形畸变与耦合用的电容元件(C1、C2)分别和第1、第2偏置电路(110、120)的输出电阻的乘积(时间常数)有关，如果时间常数大则波形畸变小，如果时间常数小则波形畸变大。因此，使时间常数增大能够减少波形畸变。
可是，如果增大时间常数，则栅极电压(Vg1、Vg2)达到稳定的时间变长。这在接通电源时等就会成为问题。
图4是表示图1所示的电容耦合型电平变换电路100的其它例子的电路结构的电路图。
图4所示的电容耦合型电平变换电路在以下点上与图2所示的电容耦合型电平变换电路100不同：将二极管连接的PMOS(MP2)与第1偏置电路110连接，另外，将二极管连接的NMOS(MN2)与第2偏置电路120连接。
图5是表示图4所示的电容耦合型电平变换电路的工作波形的图，表示PMOS(MP1)和NMOS(MN1)的各栅极电压(Vg1、Vg2)、以及输入电压(Vin)和输出电压(Vo)的电压波形。
通过二极管连接的PMOS(MP2)，将加在PMOS(MP1)的栅极上的电压最大值控制在比用电阻元件(R1)和电阻元件(R2)分压得到的电压只高出PMOS(MP2)的阈值电压(Vthp)大小的电压上，最小值成为比该最大值只低输入电压(Vin)的振幅大小的电压。
因为各PMOS的阈值电压几乎相同，所以通过将由电阻元件(R1)和电阻元件(R2)分压得到的电压设定在比电源电压(Vdd)只低PMOS(MP2)的阈值电压(Vthp)的2倍大小的电压上，从而能够将加在PMOS(MP1)的栅极上的电压(Vg1)的最大值，设定为从电源电压(Vdd)减去PMOS(MP1)的阈值电压(Vthp)后的电压(Vdd-Vthp)。
另一方面，通过二极管连接的NMOS(MN2)，将加在NMOS(MN1)的栅极上的电压最小值控制在比由电阻元件(R3)和电阻元件(R4)分压得到的电压只低NMOS(MN2)的阈值电压(Vthn)大小的电压上，最大值成为比该最小值只高出输入电压(Vin)的振幅大小的电压。
因为各NMOS的阈值电压几乎相同，所以通过将由电阻元件(R3)和电阻元件(R4)分压得到的电压设定在NMOS(MN2)的阈值电压(Vthn)的2倍大小的电压上，从而能够将加在NMOS(MN1)的栅极上的电压(Vg2)的最小值，设定为比接地电压(GND)只高出NMOS(MN2)的阈值电压(Vthn)大小的电压(Vthn)。
结果，栅极电压(Vg1)和栅极电压(Vg2)，可以与图2所示的电容耦合型电平变换电路一样，将输入电压(Vin)的振幅变换成电源电压(Vdd)和接地电压(GND)之差的振幅。
进而，在图4所示的电容耦合型电平变换电路100中，通过二极管连接的MOS晶体管(MP2，MN2)，将使栅极电压(Vg1)的最大值和栅极电压(Vg2)的最小值偏置成恒定的电压。
因此，在栅极电压(Vg1，Vg2)中，不发生图3所示的那种波形畸变，所以，用图4所示的电容耦合型电平变换电路，能够实现高速、抖动少的电平变换电路。
图6是表示图1所示的电容耦合型电平变换电路100的其它例子的电路结构的电路图。
图6所示的电容耦合型电平变换电路，其第1偏置电路110和第2偏置电路120的电路结构与图4所示的电容耦合型电平变换电路不同。
图7是表示图6所示的电容耦合型电平变换电路的工作波形的图，表示PMOS(MP1)和NMOS(MN1)的各栅极电压(Vg1、Vg2)、输入电压(Vin)和输出电压(Vo)的电压波形。
在图6所示的电容耦合型电平变换电路中，第1偏置电路110由二极管连接的3个PMOS(MP2，MP3，MP4)和电阻元件(R5)构成。
将PMOS(MP3)、PMOS(MP4)和电阻元件(R5)串联连接在电源电压(Vdd)与接地电压(GND)之间，将PMOS(MP2)连接在PMOS(MP4)的漏极与PMOS(MP1)的栅极之间。
通过该电路结构，加在PMOS(MP2)上的电压成为Vdd-(Vthp3+Vthp4)。
结果，加在PMOS(MP1)的栅极上的栅极电压(Vg1)的最大值(Vg1max)如下式(1)所示。
Vg1max＝Vdd-(Vthp3+Vthp4)+Vthp2             (1)
这里，因为各PMOS的阈值电压几乎相同，所以将栅极电压(Vg1)的最大值(Vg1max)设定为(Vdd-Vthp)。
同样，第2偏置电路120由二极管连接的3个NMOS(MN2，MN3，MN4)和电阻元件(R6)构成。
将NMOS(MN3)、NMOS(MN4)和电阻元件(R6)串联连接在电源电压(Vdd)与接地电压(GND)之间，将NMOS(MN2)连接在NMOS(MN3)的漏极与NMOS(MN1)的栅极之间。
通过该电路结构，加在NMOS(MN2)上的电压成为(Vthn3+Vthn4)。
结果，加在NMOS(MN1)的栅极上的栅极电压(Vg2)的最小值(Vg2min)如下式(2)所示。
Vg2min＝(Vthn3+Vthn4)-Vthn2                 (2)
这里，因为各NMOS的阈值电压几乎相同，所以将栅极电压(Vg2)的最小值(Vg2min)控制在Vthn。
这样，用图6所示的电容耦合型电平变换电路，也能够与图4所示的电容耦合型电平变换电路同样地设定栅极电压(Vg1)的最大值和栅极电压(Vg2)的最小值，所以在图6所示的电容耦合型电平变换电路中，也能够实现高速、抖动少的电平变换电路。
进而，在图6所示的电容耦合型电平变换电路中，栅极电压(Vg1)的最大值和栅极电压(Vg2)的最小值不依赖于电阻元件(R5，R6)，所以能够不需要MOS晶体管的阈值电压(Vth)发生变动时的调整。
图8是表示图1所示的电容耦合型电平变换电路100的其它例子的电路结构的电路图。
图8所示的电容耦合型电平变换电路在以下点上与图6所示的电容耦合型电平变换电路不同：取代第1偏置电路110的PMOS(MP2)，而使用PMOS(MP5)和电阻元件(R7)，取代第2偏置电路120的NMOS(MN2)，而使用NMOS(MN5)和电阻元件(R8)。
这里，将PMOS(MP5)的栅极与PMOS(MP4)的漏极连接，用PMOS(MP5)和电阻元件(R7)构成源极跟踪器电路。
当PMOS(MP5)正偏时，PMOS(MP5)的栅极·漏极间电压成为Vthp5，当反偏置时，PMOS(MP5)成为截止状态。
结果，栅极电压(Vg1)的最大值(Vg1max)如下式(3)所示。
Vg1max＝Vdd-(Vthp3+Vthp4)+Vthp5              (3)
这里，因为各PMOS的阈值电压几乎相同，所以将栅极电压(Vg1)的最大值(Vg1max)设定为(Vdd-Vthp)。
同样，NMOS(MN5)的栅极与NMOS(MN3)的漏极相连接，用NMOS(MN5)和电阻元件(R8)构成源极跟踪器电路。
当NMOS(MN5)正偏时，NMOS(MN5)的栅极·源极间电压成为Vthn5，反偏时，NMOS(MN5)成为截止状态。
结果，栅极电压(Vg2)的最小值栅极电压(Vg2min)如下式(4)所示。
Vg2min＝(Vthn3+Vthn4)-Vthn5                    (4)
这里，因为各NMOS的阈值电压几乎相同，所以将栅极电压(Vg2)的最小值(Vg2min)控制为Vthn。
这样，用图8所示的电容耦合型电平变换电路，也能与图6所示的电容耦合型电平变换电路同样地设定栅极电压(Vg1)的最大值和栅极电压(Vg2)的最小值，所以在图8所示的电容耦合型电平变换电路中，也能够取得与图6所示的电容耦合型电平变换电路相同的效果。
图9是表示在图8所示的电容耦合型电平变换电路中，接通电源时的栅极电压(Vg1)和栅极电压(Vg2)的电压响应的图。
如果将电容元件(C1，C2)的端子间电压的初始值设为0V，则PMOS(MP5)成为截止状态，NMOS(MN5)成为导通状态。
因此，栅极电压(Vg1)的响应时间常数用电阻元件(R7)和电容元件(C1)的乘积表示，栅极电压(Vg2)的响应时间常数用NMOS(MN5)的动态电阻(RMN5)和电容元件(C2)的乘积表示。
栅极电压(Vg1)的响应慢，栅极电压(Vg2)的响应快，但是可以通过减小电阻元件(R7)来缩短接通电源时的响应时间。
图10是表示图1所示的电容耦合型电平变换电路100的其它例子的电路结构的电路图。
图10所示的电容耦合型电平变换电路在以下点上与图8所示的电容耦合型电平变换电路100不同：取代图8所示的第1偏置电路110的电阻元件(R7)而使用PMOS(MP6)，取代图8所示的第2偏置电路120的电阻元件(R8)而使用NMOS(MN6)。
PMOS(MP6)和PMOS(MP3)构成电流反射镜电路，用恒定电流对PMOS(MP5)进行偏置，同样，NMOS(MN6)和NMOS(MN4)构成电流反射镜电路，用恒定电流对NMOS(MN5)进行偏置。
因为在图10所示的电容耦合型电平变换电路中，也能够与图8所示的电容耦合型电平变换电路同样地设定栅极电压(Vg1)的最大值和栅极电压(Vg2)的最小值，所以用图10所示的电容耦合型电平变换电路，也能够取得与图8所示的电容耦合型电平变换电路100相同的效果。
图11是表示图1所示的电容耦合型电平变换电路100的其它例子的电路结构的电路图。
图11所示的电容耦合型电平变换电路在以下点上与图10所示的电容耦合型电平变换电路不同：在第1偏置电路110中添加PMOS(MP7)，在第2偏置电路120中添加NMOS(MN7)。
在图11所示的电容耦合型电平变换电路中，对PMOS(MP7)的栅极施加Vctp的控制信号，另外，对NMOS(MN7)的栅极施加Vctn的控制信号，通过这些控制信号(Vctp、Vctn)，当接通电源时，PMOS(MP7)和NMOS(MN7)成为导通状态，其他时候，PMOS(MP7)和NMOS(MN7)成为截止状态。
结果，能够加快接通电源时的栅极电压(Vg1、Vg2)的响应，并且能够防止接通电源后栅极电压(Vg1、Vg2)的波形畸变，所以能够实现加快接通电源时的响应、抖动少的电平变换电路。
图12是表示图1所示的采样保持电路200和直接耦合型电平变换电路300的一例的电路结构的电路图。
采样保持电路210由NMOS(MN11)和电容元件(C11)构成。
NMOS(MN11)的漏极与接点(Va)连接，并且对源极施加显示数据(Din)，对栅极施加采样脉冲(SPL)。
电容元件(C11)连接在接点(Va)与接地电位(GND)之间。
直接耦合型电平变换电路280由V/I变换电路220、第2开关元件230、第1开关元件240、电压保持电路250、第3偏置电路260、和反相器270构成。
V/I变换电路220由NMOS(MN12)构成，NMOS(MN12)的栅极与接点(Va)连接，源极与第3偏置电路260连接，漏极与第2开关元件230连接。
第2开关元件230由NMOS(MN13)构成，NMOS(MN13)的源极与V/I变换电路220连接，漏极与接点(Vb)连接，并且对栅极施加信号(CK2)。
第1开关元件由PMOS(MP11)构成，PMOS(MP11)的漏极与接点(Vb)连接，并且对源极施加电源电压(Vdd)，对栅极施加信号(CK1)。
电压保持电路250由连接在接点(Vb)与接地电压(GND)之间的电容元件(C12)构成。
第3偏置电路260由电阻元件(R11)和电阻元件(R12)构成，NMOS(MN12)的源极连接在电阻元件(R11)和电阻元件(R12)的连接点(分压点)上。
反相器270由PMOS(MP12)和NMOS(MN14)构成，输入接点(Vb)的电压，将输出电压(Vc)输入给D型触发器(FF)。
图13是表示图12所示的各部分的电压波形的图。
Din是低振幅的显示数据，其周期为Tck。SPL是采样脉冲，其周期为4×Tck。
采样保持电路210当采样脉冲(SPL)为H电平时，对显示数据(Din)进行采样，在采样脉冲(SPL)下降沿的时刻保持显示数据(Din)。
信号(CK1)是第1开关元件240的控制信号，信号(CK2)是第2开关元件230的控制信号。
当信号(CK1)成为L电平时，PMOS(MP11)导通，对电容元件(C12)进行充电，接点(Vb)的电压成为Vdd。
然后，信号(CK1)和信号(CK2)都成为H电平时，PMOS(MP11)截止，NMOS(MN13)导通。
这里，因为接点(Va)成为L电平时，NMOS(MN12)截止，在NMOS(MP12)中有截止电流流过，所以接点(Vb)的电压值成为比Vdd只低ΔVb的电压。
另一方面，因为接点(Va)成为H电平时，NMOS(MN12)导通，在NMOS(MN12)中有导通电流流过，所以接点(Vb)的电压值经过THL期间后成为GND。
由反相器270对接点(Vb)的电压进行波形整形，成为输出电压(Vc)。
如以上说明的那样，用图12所示的电路，能够将低振幅的显示数据(Din)变换成振幅为Vdd的信号(Vc)。
接点(Va)成为L电平时的接点(Vb)的电压变化ΔVb由下式(5)表示。
ΔVb＝Ioff(MN12)×2Tck/C12                   (5)
另一方面，当接点(Va)成为H电平时，接点(Vb)到达GND的时间THL由下式(6)表示。
THL＝C12×Vdd/Ion(MN12)              (6)
优选的是ΔVb、THL都较小，所以设定NMOS(MN12)的工作点，使得截止电流Ioff(MN12)较小，导通电流Ion(MN12)较大。
因此，当NMOS(MN12)的栅极电压为最小值时，将第3偏置电路260的输出电压设定为(-Vthn)，使得栅极·源极间电压成为阈值电压。
据此，从NMOS(MN12)的源极来看，栅极电压成为与晶体管(MN12)的阈值(Vthn)相当的电压，和只高出显示数据(Din)振幅大小的电压，所以根据这些电压，NMOS(MN12)导通/截止。
结果，能够在抑制NMOS(MN12)的截止电流的状态下使导通电流增大。
图14是表示图12所示的偏置电路260的其它例子的电路结构的电路图。
图14所示的偏置电路由MOS晶体管NMOS(MN15)和电阻元件(R13)构成。
NMOS(MN15)的源极与电阻元件(R13)连接，并且对栅极施加接地电压(GND)，对漏极施加电源电压(Vdd)。
NMOS(MN15)作为源极跟踪器进行工作，作为输出的源极电压成为(-Vthn)。
在图14所示的偏置电路中，通过电阻元件(R13)来限制NMOS(MN12)导通时的电流。
因此，需要使电阻元件(R13)足够小，并且使NMOS(MN15)的导通电流增大。
图15是表示图12所示的偏置电路260的其它例子的电路结构的电路图。
图15所示的偏置电路由NMOS(MN16)、PMOS(MP13)、PMOS(MP14)和电阻元件(R14)构成。
对NMOS(MN16)的栅极施加接地电压(GND)，对漏极施加电源电压(Vdd)。
将PMOS(MP13)连接成二极管，源极与NMOS(MN16)的源极连接，漏极与电阻元件(R14)连接。
PMOS(MP14)的栅极与PMOS(MP13)的栅极连接，源极与NMOS(MN12)的源极连接，对漏极施加负的电源电压(Vss)。
通过该电路结构，NMOS(MN12)的源极电压(Vsn12)由下式(7)表示。
Vsn12＝-(Vthn16+Vthp13)+Vthp14              (7)
当令PMOS的阈值电压为Vthp，NMOS的阈值电压为Vthn时，NMOS(MN12)的源极电压成为-Vthn，能够得到与图14所示的偏置电路相同的偏置电压。
NMOS(MN12)导通时的电流用PMOS(MP14)的源极的动态电阻来限制，但是该动态电阻随着电流的增加而减小，所以它的影响较小。
图16是表示图12所示的偏置电路260的其它例子的电路结构的电路图。
图16所示的偏置电路是在图14所示的偏置电路中添加运算放大器(OP1)和PMOS(MP15)后的电路。
因为通过运算放大器(OP1)和PMOS(MP15)对NMOS(MN12)的源极电压进行负反馈控制，所以能够用较低的阻抗来驱动NMOS(MN12)的源极。
图17是表示使用了本实施形式的电容耦合型电平变换电路、采样保持电路和直接耦合型电平变换电路的显示数据输入电路的电路结构的框图。
图17所示的显示数据输入电路由电容耦合型电平变换电路100、采样保持电路200、直接耦合型电平变换电路300、串行并行变换电路400和定时控制电路500构成。
此外，采样保持电路200和直接耦合型电平变换电路300构成串行并行变换电路400的一部分。
电容耦合型电平变换电路100使用多个在上述图2、图4、图6、图8、图10或图11中所示的电容耦合型电平变换电路。
通过该电容耦合型电平变换电路100，变换时钟信号(clk)、水平同步信号(hs)、垂直同步信号(vs)、和8个采样信号(spl)的电压电平。经过电平变换后的信号分别用符号clk_a、hs_a、vs_a、spl_a表示。
采样保持电路200是由8个上述的图12所示采样保持电路并列连接而成的，用图18所示的8个经过电平变换后的采样信号(spl_a)对串行输入的显示数据(Din)进行采样。此外，各spl_a与图13等中的采样脉冲(SPL)相对应。
另外，图18是表示图17所示的一部分信号的时序的图。
直接耦合型电平变换电路300将图12所示的电平变换电路280按每4个电路一组地分成2个系统进行配置，各个电平变换电路280以不同的定时对经过采样的电压(Din_a)进行电平变换。此外，也可以用图14、图15、图16所示的电路来取代图12所示的电路。
串行并行变换电路400使用3个4输入锁存电路(LAT)，用这些锁存电路(LAT)使以不同定时进行电平变换后的显示数据(Din_b，Din_c)的定时一致，变换成并行，作为Din_d进行输出。
定时控制电路500根据电平变换后的时钟(clk_a)、同步信号(hs_a，vs_a)，生成控制信号(ck3、ck4、pr1、pr2、st1、st2)。此外，pr1和pr2与图13等中的信号(CK1)对应、st1和st2与图13等中的信号(CK2)对应。
如以上说明的那样，在本实施形式的电容耦合型电平变换电路中，用第1偏置电路110和第2偏置电路120，将PMOS(MP1)和NMOS(MN1)的截止状态的栅极电压控制为与PMOS(MP1)和NMOS(MN1)的阈值电压几乎相等的电压，从而能够抑制截止电流、减少电力消耗。
另外，因为第1偏置电路110和第2偏置电路120分别用PMOS和NMOS的阈值电压(Vth)来确定偏置电压，所以能够不依赖于阈值电压(Vth)的变动(不规则)而稳定地保持截止状态。
另外，因为导通状态的栅极电压成为将输入信号的电压振幅加到PMOS(MP1)和NMOS(MN1)的阈值电压(Vth)上后的电压，能够提高导通电流，所以即便在输入信号为低振幅的情况下也能实现高工作频率的电平变换电路。
据此，即使是比PMOS(MP1)和NMOS(MN1)的阈值电压(Vth)低的输入电压，也可以进行电平变换。
这样，用本实施形式的电容耦合型电平变换电路，可以对振幅在1.2V以下，例如，小于由薄膜晶体管构成的PMOS(MP1)和NMOS(MN1)的阈值电压的2倍的输入信号，进行电平变换。
这时，为了进一步减少电力消耗，输入信号优选的是振幅在PMOS(MP1)和NMOS(MN1)的阈值电压的1.6倍以下的信号。
原理上，即使是对阈值电压以下的输入信号也可以进行电平变换，但是为了更高速地进行电平变换，输入信号优选的是振幅在PMOS(MP1)和NMOS(MN1)的阈值电压以上、1.6倍以下的信号。
用本实施形式的直接耦合型电平变换电路，能够通过第3偏置电路，使构成V/I变换电路的NMOS(MN12)的栅极·源极间电压成为与NMOS(MN12)的阈值电压(Vth)几乎相等的电压，进而，在导通状态下，施加将输入信号的电压振幅加到该阈值电压(Vth)上后的电压，所以能够得到足够高的导通/截止比，可以实现低振幅的高速的显示数据的电平变换电路。
另外，通过分别用电容耦合型和直接耦合型实现同步信号和显示数据的电平变换电路，可以实现显示装置用的高速、低振幅的信号电平变换电路。
从而，在本实施形式的显示装置中，能够使显示装置和系统LSI的接口信号高速化，所以能够削减信号线的端子数，能够降低成本，并且可以实现高可靠性的显示装置。
另外，通过并用显示数据的串行并行变换，能够进一步高速化，能够大幅度地减少信号线的端子数。
进而，因为能够使显示装置和系统LSI的接口信号低振幅化，所以能够将来自低电压工作的系统LSI的信号直接输入给显示装置，从而能够减少部件数，并且可以降低电力消耗。
此外，在上述说明中，对将本发明适用于液晶显示模块的实施形式进行了说明，但是本发明不限于此，显然本发明也可以适用于EL显示装置等的其它显示装置。
另外，不限于只偏置与晶体管的阈值电压几乎相同大小电压的情况，也可以在阈值电压的一半以上并且在阈值电压以下的范围内进行偏置。
以上，基于上述实施形式具体说明了由本发明者提出的发明，但显然，本发明不限定于上述实施形式，在不脱离本发明的要旨的范围内可以进行各种改变。
简单说明由在本申请所展示的发明中具有代表性的实施例得到的效果，如下所示。
(1)根据本发明，能够使显示装置和系统LSI的接口信号高速化，所以能够削减信号线的端子数，降低成本，并且可以实现高可靠性的显示装置。
(2)根据本发明，能够使显示装置和系统LSI的接口信号低振幅化，所以能够将来自低电压工作的系统LSI的信号直接输入给显示装置，从而能够减少部件数，并且可以降低电力消耗。

Claims (6)

1.一种显示装置，具有将低振幅的输入信号变换成更大振幅的信号的电平变换电路，其特征在于：
上述电平变换电路具有
对上述输入信号进行采样的采样保持电路；
在栅极电极上施加上述采样保持电路的输出电压的晶体管；
第1电极连接在提供有第1电压的第1电源线上的第1开关元件；
第2电极连接在上述第1开关元件的第2电极上，第1电极连接在上述晶体管的第2电极上的第2开关元件；
与上述第2开关元件的第2电极连接的电压保持电路；
连接在上述第1电源线和提供有第2电压的第2电源线之间，输入上述电压保持电路的输出电压的反相器电路；以及
对上述晶体管的第1电极施加偏置电压的偏置电路；
上述偏置电压，是当施加在上述晶体管的栅极电极上的电压为最小值时，上述晶体管成为截止的电压。
2.根据权利要求1所述的显示装置，其特征在于：
上述偏置电压，是从上述第2电压减去上述晶体管的阈值电压后的电压。
3根据权利要求1或权利要求2所述的显示装置，其特征在于：
上述电平变换电路包含形成在基板上的薄膜晶体管。
4.根据权利要求1所述的显示装置，其特征在于：
上述电平变换电路，包括形成在基板上的薄膜晶体管，将振幅小于等于1.2V的非差动输入信号变换成更大振幅的信号。
5.根据权利要求4所述的显示装置，其特征在于：
上述输入信号，是振幅小于上述薄膜晶体管的阈值电压的2倍的信号。
6.根据权利要求5所述的显示装置，其特征在于：
上述输入信号，是振幅小于等于上述薄膜晶体管的阈值电压的1.6倍的信号。
7.根据权利要求5所述的显示装置，其特征在于：
上述输入信号，是振幅大于等于上述薄膜晶体管的阈值电压、且小于等于上述阈值电压的1.6倍的信号。
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SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee
CP01 Change in the name or title of a patent holder

Address after: Chiba County, Japan

Co-patentee after: Hitachi Displays, Ltd.

Patentee after: Hitachi Displays, Ltd.

Address before: Chiba County, Japan

Co-patentee before: IPS pioneer support society

Patentee before: Hitachi Displays, Ltd.

Address after: Chiba County, Japan

Co-patentee after: IPS Pioneer Support Society

Patentee after: Hitachi Displays, Ltd.

Address before: Chiba County, Japan

Patentee before: Hitachi Displays, Ltd.

CI01 Publication of corrected invention patent application

Correction item: Patentee

Correct: Hitachi Displays, Ltd.|Chiba County, Japan|Panasonic Liquid Crystal Display Co.,Ltd.

False: Hitachi Displays, Ltd.|Chiba County, Japan|Hitachi Displays, Ltd.

Number: 45

Volume: 27

ERR Gazette correction

Free format text: CORRECT: PATENTEE; FROM: HITACHI DISPLAY CO., LTD.: CHIBA PREFECTURE, JAPAN; HITACHI DISPLAY CO., LTD. TO: HITACHI DISPLAY CO., LTD.: CHIBA PREFECTURE, JAPAN; PANASONIC LCD CO., LTD.

C56 Change in the name or address of the patentee

Owner name: JAPAN DISPLAY, INC.

Free format text: FORMER NAME: APAN DISPLAY EAST, INC.

Owner name: APAN DISPLAY EAST, INC.

Free format text: FORMER NAME: HITACHI DISPLAY CO., LTD.

CP01 Change in the name or title of a patent holder

Address after: Chiba County, Japan

Patentee after: Japan Display East Inc.

Patentee after: Panasonic Liquid Crystal Display Co.,Ltd.

Address before: Chiba County, Japan

Patentee before: Hitachi Displays, Ltd.

Patentee before: Panasonic Liquid Crystal Display Co.,Ltd.

CP03 Change of name, title or address

Address after: Tokyo port xixinqiao Japan three chome 7 No. 1

Patentee after: JAPAN DISPLAY Inc.

Patentee after: Panasonic Liquid Crystal Display Co.,Ltd.

Address before: Chiba County, Japan

Patentee before: Japan Display East Inc.

Patentee before: Panasonic Liquid Crystal Display Co.,Ltd.

EE01 Entry into force of recordation of patent licensing contract

Application publication date: 20070117

Assignee: BOE TECHNOLOGY GROUP Co.,Ltd.

Assignor: JAPAN DISPLAY Inc.|Panasonic Liquid Crystal Display Co.,Ltd.

Contract record no.: 2013990000688

Denomination of invention: Image display

Granted publication date: 20090415

License type: Common License

Record date: 20131016

LICC Enforcement, change and cancellation of record of contracts on the licence for exploitation of a patent or utility model
TR01 Transfer of patent right

Effective date of registration: 20231213

Address after: Tokyo, Japan

Patentee after: JAPAN DISPLAY Inc.

Patentee after: PANASONIC INTELLECTUAL PROPERTY CORPORATION OF AMERICA

Address before: Tokyo port xixinqiao Japan three chome 7 No. 1

Patentee before: JAPAN DISPLAY Inc.

Patentee before: Panasonic Liquid Crystal Display Co.,Ltd.

TR01 Transfer of patent right
CX01 Expiry of patent term

Granted publication date: 20090415

CX01 Expiry of patent term