JP3758545B2 - サンプリングレベル変換回路と２相及び多相展開回路並びに表示装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、レベル変換回路に関し、特に、液晶表示装置、ＥＬ（EletroLuminescence）表示装置等に用いて好適とされるサンプリングレベル変換回路、及び、サンプリングレベル変換回路を備えた展開回路と表示装置に関するものである。
【０００２】
【従来の技術】
液晶表示装置の小型化、低コスト化、高精細化を狙って、液晶表示基板と同じ基板上に、液晶表示装置（モジュール）内に設けられる回路を、集積化する技術の開発が進んでいる。その一つの例として、多結晶シリコン薄膜トランジスタ(poly silicon Thin Film Transistor；以下、「多結晶シリコンＴＦＴ」、あるいは「ｐ−Ｓｉ ＴＦＴ」とも略記される)による駆動回路を集積した液晶表示基板が知られている。多結晶シリコンＴＦＴをガラス基板等に低温で成膜させる方法として、例えば減圧又はプラズマＣＶＤ（Chemical Vapor Deposition）等で前駆膜を堆積し、これをレーザでアニール処理して多結晶化する方法等が用いられている。多結晶シリコンＴＦＴは、アモルファスシリコンＴＦＴと較べて移動度が高く、データ線駆動回路等の周辺回路の一部を集積化することができ、駆動ＬＳＩの個数等を削減及び実装コストの低減を実現することができる。そして、データ線駆動回路において、デジタルの表示データをアナログ信号に変換するデジタル・アナログ変換器（「ＤＡＣ」と略記される）を搭載した液晶表示基板が実現されている。
【０００３】
このように、ＤＡＣを搭載した液晶表示基板に入力される映像信号は、デジタル信号であり、デジタル信号は、通常、液晶表示基板の外部に設けられている信号処理回路（「外部信号処理回路」という）によって生成される。
【０００４】
通常、この外部信号処理回路は、単結晶シリコンＣＭＯＳ(Complementary ＭＯＳ)集積回路で構成されており、その駆動電圧は、多結晶シリコンＴＦＴ集積回路を駆動するための電源電圧よりも低いのが常である。例えば外部信号処理回路は、３．３Ｖ電源で動作し、多結晶シリコンＴＦＴ集積回路は、液晶表示基板を十分なスピードで駆動するために、あるいは液晶に十分な電圧を印加するために、１０Ｖ程度の電源電圧を必要とする。このため、３．３Ｖのロジック信号を、液晶表示基板上に集積したレベル変換回路で１０Ｖ程度に昇圧して、多結晶シリコンＴＦＴ回路を駆動する構成がとられている。
【０００５】
かかる構成の場合、外部信号処理回路と、多結晶シリコンＴＦＴ回路とのインターフェイス回路となるレベル変換回路が重要な回路要素となる。
【０００６】
従来のレベル変換回路について、いくつかの回路構成を説明する。図２４は、従来のレベル変換回路のうち、襷掛け型の構成の二つの例を示すものである。図２４（ａ）を参照すると、このレベル変換回路は、電源ＶＤＤにソースが接続されたＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２と、ソースが共通接続されて電源ＶＳＳに接続され、ドレインがＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２のドレインにそれぞれ接続されたＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２を備え、ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２のドレインは、ＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２のゲートに交差接続（襷掛け）されている。ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２のゲートに相補の入力信号ＩＮ、ＩＮＢが入力され、ＮチャネルＭＯＳトランジスタＭＮ１のドレインから出力が取り出される。
【０００７】
また図２４（ｂ）に示す構成では、電源にソースが接続されたＰチャネルＭＯＳトランジスタＭＰ３、ＭＰ４のゲートが、相補の入力信号ＶＩＮ、ＶＩＮＢを入力する第１のＣＭＯＳインバータ（ＭＰ１、ＭＮ１）と、第２のＣＭＯＳインバータ（ＭＰ２、ＭＮ２）の出力と交差接続されている。上記した襷掛けの構成としては、特開平０２−３７８２３号、特開平０４−２６８８１８号、及び、特開平０２−２９１７１９号、特開平０４−２８４０２１号等の記載が参照される。
【０００８】
上記した襷掛けの構成は、定常状態では定常電流がないため（トランジスタのゲート・ソース電圧ＶＧＳ＝０Ｖのリーク電流程度）、消費電力が低いものの、１種類の信号に対し、ＩＮとその反転信号(相補信号)ＩＮＢの２入力が必要である。このため、データのビット幅が例えば１００bitsを超えるデータバスに接続する場合、襷掛け型のレベル変換回路は、端子数が倍となり、多数の端子の接続（コンタクト）が問題となる。
【０００９】
図２５（ａ）は、定電流負荷型（ソース接地増幅回路）型のレベル変換回路の構成を示すものである。このレベル変換回路では、ソースが接地されたＮチャネルＭＯＳトランジスタＭＮ１のゲートに入力信号が入力され、ドレインは定電流負荷に接続され、ドレインから出力ＯＵＴが取り出される。レベル変換回路では、入力は、ＩＮのみの１入力の構成であるが、高位側電源から低位側電源に定常電流が流れる。このため、このレベル変換回路を多数搭載した場合、消費電力が大きくなる。
【００１０】
図２５（ｂ）は、インバータ型レベル変換回路を示す図であり、ＣＭＯＳインバータ（ＭＰ１、ＭＮ１）、あるいは、ＣＭＯＳインバータ（ＭＰ１、ＭＮ１）と高位側電源ＶＤＤとの間に、ドレインとゲートを接続した（ダイオード接続された）ＮチャネルＭＯＳトランジスタＭＮ２を備えた構成とされている。
【００１１】
図２５（ｃ）は、特開平０６−１６４３６５号公報に開示されているレベル変換回路の構成を示している。このレベル変換回路において、第１駆動トランジスタｍｎ１及び第１負荷トランジスタｍｐ１は中点ノードＡを介して互いに直列接続され、第２駆動トランジスタｍｎ２及び第２負荷トランジスタｍｐ２は出力ノードＢを介して互いに直列接続されている。第１駆動トランジスタは低振幅の単相入力クロックパルスφに応答して動作し、中点ノードＡを介して第２負荷トランジスタｍｐ２を抑制し、第２駆動トランジスタｍｎ２を導通させることにより出力ノードＢに高振幅ＶＤＤの出力クロックパルスＱを立ち上げる。補助トランジスタｍｐ３は、単相入力クロックパルスφの解除に伴い中点ノードＡを介して第２駆動トランジスタｍｎ２を復帰させる一方、第２負荷トランジスタｍｐ２を遮断することにより、出力クロックパルスＱを立ち上げる。
【００１２】
さらに、文献（IEEE，ISSCC2000，DIGEST OF TECHNICAL PAPERS, 第188-189頁）には、図２６に示すように、ＤＡＣ内蔵ＬＣＤ（Liquid Crystal Display）に搭載され、低消費電力かつ素子数の少ないレベルシフト＆ラッチ回路（サンプリング・ラッチ）が開示されている。この回路構成は、メモリで用いられているラッチ型センスアンプと同じであり、入力端子と高圧側の電源（VDD９V）とがスイッチを介してＤＣ（直流）的に接続されているため、入力端子に高電圧が印加される可能性がある。このため、入力端子に接続される低圧側の回路を破壊しないように、スイッチングのタイミングを設計する必要がある。
【００１３】
上記以外の構成として、例えば差動対を用いた回路等によるレベル変換回路においては、アイドリング電流が必要とされるか、あるいは、レベル変換回路を動作させるための別電源が必要とされる場合がある。
【００１４】
【発明が解決しようとする課題】
入力信号をサンプリングしてレベル変換して出力するサンプリングレベル変換回路をＬＣＤモジュールに搭載する場合、以下の仕様の実現が要求される。
【００１５】
・１種類の入力信号に対し１入力端子であること。
【００１６】
・低消費電力（定常電流０：オフリーク程度）。
【００１７】
・入力信号振幅が０−３VとＴＦＴの閾値程度の電圧でも動作する回路が設計可能であること。
【００１８】
・余計な電源が不要であること。
【００１９】
したがって、本発明が解決しようとする課題は、端子数を縮減し、低消費電力化を図るレベル変換回路、該レベル変換回路を備えた２相及び多相展開回路と表示装置を提供することにある。
【００２０】
【課題を解決するための手段】
前記課題を解決する手段を提供する本発明に係るレベル変換回路は、その一つのアスペクトにおいて、入力されるサンプリング制御信号に基づき、セットアップ期間に、出力ノードの充電パスに挿入されているスイッチ素子をオンし前記出力ノードを高位側電源電圧にプリチャージする手段と、入力信号電圧をサンプリングする手段と、を備え、前記セットアップ期間において、前記入力されるサンプリング制御信号に基づき、前記出力ノードの放電パスはオフ状態に保たれ、前記入力されるサンプリング制御信号で規定される出力期間には、前記セットアップ期間にサンプリングされた前記入力信号電圧の論理値に応じて、前記出力ノードの放電パスに挿入されているスイッチ素子がオン又はオフされ、前記放電パスに挿入されている前記スイッチ素子がオンのときには、前記放電パスはオン状態とされて、プリチャージされた前記出力ノードの放電が行われ、前記放電パスに挿入されている前記スイッチ素子がオフのとき、プリチャージされた前記出力ノードの放電は行われない、構成とされている。
【００２１】
本発明に係るレベル変換回路は、その一つのアスペクトにおいて、高位側電源と低位側電源間に直列形態に接続されている第１乃至第３のスイッチ素子を備え、前記第１のスイッチ素子と前記第２のスイッチ素子の接続点には第１の容量が接続され、入力信号が入力される入力端子と前記第３のスイッチ素子の制御端子との間に接続された第４のスイッチ素子を備え、前記第３のスイッチ素子の制御端子と前記第４のスイッチ素子との接続点に第２の容量が接続されており、前記第１のスイッチ素子の制御端子と前記第２のスイッチ素子の制御端子には第１のサンプリング制御信号が共通に入力され、前記第１のサンプリング制御信号が第２の論理値のとき、前記第１のスイッチ素子がオンし、前記第２のスイッチ素子はオフし、前記第１の容量が前記高位側電源の電源電圧に充電され、前記第４のスイッチ素子の制御端子には、第２のサンプリング制御信号が入力され、前記第２のサンプリング制御信号が第１の論理値のとき前記第４のスイッチ素子はオンし、前記第２の容量は前記入力信号電圧で充電され、前記第１のサンプリング制御信号が第１の論理値のとき、前記第１のスイッチ素子はオフし、前記第２のスイッチ素子がオンし、このときの前記第１の容量の端子電圧が、直接に、又は、間接的に、出力信号として取り出される構成とされる。
【００２２】
他のアスペクトにおいて、本発明に係る２相展開回路は、上記した本発明に係るサンプリングレベル変換回路からなる第１、第２のサンプリングレベル変換回路を備え、前記第１及び第２のサンプリングレベル変換回路には入力信号が共通に入力され、前記第２のサンプリングレベル変換回路には、前記第１のサンプリングレベル変換回路の前記第１、第２のサンプリング制御信号の値が反転された値の信号が、それぞれ対応するスイッチ素子に入力され、前記第１のサンプリングレベル変換回路の出力を前記第１のサンプリング制御信号に基づき取り込み、前記第１のサンプリング制御信号に基づき出力する第１のマスタースレーブ型のラッチと、前記第１のマスタースレーブ型のラッチの出力を前記第１のサンプリング制御信号に基づき出力するラッチと、前記第２のサンプリングレベル変換回路の出力を前記第２のサンプリング制御信号に基づき取り込み、前記第１のサンプリング制御信号に基づき出力する第２のマスタースレーブ型のラッチと、を備える。
【００２３】
さらに他のアスペクトにおいて、本発明に係る表示装置は、複数のデータ線と複数の走査線の交点に画素群がマトリクス状に配置された表示部を有する表示パネルと、前記複数の走査線に順次電圧を印加する走査線駆動回路と、上位装置からの表示データを受け該表示データに対応した電圧を前記複数のデータ線に印加するデータ線駆動回路と、を有する表示装置において、前記表示パネルの外部に、表示データを格納する表示メモリと、前記表示メモリの制御及び前記上位装置との通信の制御を行うコントローラとが配設され、前記表示パネルにおいて、前記表示メモリから転送される表示データを受け、より高振幅の信号にレベル変換するレベル変換回路として、上記した本発明に係るサンプリングレベル変換回路を備えている。
【００２４】
さらに他のアスペクトにおいて、本発明に係る表示装置は、前記表示パネルにおいて、前記表示メモリから転送される表示データを受け、より高振幅の信号にレベル変換する回路として、上記した本発明に係る２相展開回路を備えている。さらに、前記表示パネル上に、前記２相展開回路の出力を受けるデジタルアナログ変換器を備えた構成としてもよい。
【００２５】
さらに他のアスペクトにおいて、本発明に係るｎ相展開回路は、上記したサンプリングレベル変換回路をｎ個（ｎは２以上の所定の正整数）備え、ｎ個の前記サンプリングレベル変換回路の前記入力端子にはデータ信号線が共通に接続されており、隣り合う位相が互いに１データサイクル分離間している多相クロック信号を生成する回路を備え、ｉ番目（ただし、ｉは１以上ｎ以下の整数）の前記サンプリングレベル変換回路の前記第２のサンプリング制御信号には、前記多相クロック信号のｉ番目のクロック信号を入力し、前記第１のサンプリング制御信号には、前記多相クロック信号の（ｉ＋１）番目のクロック信号を入力し、ｉ番目の前記サンプリングレベル変換回路の前記第１の容量の端子電圧を受け、（ｉ＋１）番目のクロック信号の第１の論理値への遷移で出力し、（ｉ＋１）番目のクロック信号の第２の論理値で記憶する第１のラッチ回路を、前記サンプリングレベル変換回路に対応させてｎ個備え、前記第１のラッチ回路の出力をそれぞれ入力し、データサイクルをｎ分周したサイクルのクロックでラッチ出力する第２のラッチ回路をｎ個備えている。以下の説明からも、当業者には、明らかなように、上記課題は、特許請求の範囲の各請求項の発明によっても同様にして解決される。
【００２６】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明に係るサンプリングレベル変換回路は、その好ましい一実施の形態において、入力されるサンプリング制御信号（図１のＳＭＰ、ＸＳＭＰ）に基づき、セットアップ期間に、出力ノードの充電パス（容量Ｃ２と高位側電源間のパス）に挿入されているスイッチ素子（図１のＭＰ１）をオンし出力ノードを高位側電源電圧にプリチャージする手段と、入力信号電圧をサンプリングする手段（図１のＭＮ１、Ｃ１）と、を備えており、このセットアップ期間に、入力されるサンプリング制御信号（ＳＭＰ）に基づき、出力ノードの放電パスはオフ状態（非導通状態）に設定され（図１のＭＮ３がオフ）、セットアップ期間につづく出力期間において、セットアップ期間中にサンプリングされた入力信号の論理値（容量Ｃ１の端子電圧）に応じて、出力ノードの放電パスに挿入されているスイッチ素子（図１のＭＮ２）がオン又はオフされ、該放電パスに挿入されているスイッチ素子（図１のＭＮ２）がオンのとき、入力されるサンプリング制御信号に基づき（図１のＭＮ３はオン）、出力ノードの放電パスはオン状態（導通状態）とされ、高位側電源電圧にプリチャージされた出力ノードが放電され、該放電パスに挿入されているスイッチ素子（図１のＭＮ２）がオフのときは、出力ノードは放電されず、プリチャージされた高位側電源電圧とされる。
【００２７】
より詳細には、図１を参照すると、サンプリングレベル変換回路は、高位側電源と低位側電源間に直列形態に接続され、第１乃至第３のスイッチ素子をなす第１乃至第３のＭＯＳトランジスタ（ＭＰ１、ＭＮ３、ＭＮ２）と、第１、第２のＭＯＳトランジスタ（ＭＰ１、ＭＮ３）の接続点に接続されている容量（Ｃ２）と、入力端子と第３のＭＯＳトランジスタ（ＭＮ２）のゲート端子との間に接続され、第４のスイッチ素子をなす第４のＭＯＳトランジスタ（ＭＮ１）と、第３のＭＯＳトランジスタ（ＭＮ２）のゲートに接続されている容量（Ｃ１）と、を備え、第１、第２のＭＯＳトランジスタ（ＭＰ１、ＭＮ３）のゲートには第１のサンプリング制御信号（ＳＭＰ）が共通入力され、第４のＭＯＳトランジスタ（ＭＮ１）のゲートには、第２のサンプリング制御信号（ＸＳＭＰ）が入力される。
【００２８】
この回路の動作の概略を説明すると、第１のサンプリング制御信号（ＳＭＰ）が第２の論理値のとき（セットアップ期間）、第１のスイッチ素子をなすＭＯＳトランジスタ（ＭＰ１）がオンし、第２のスイッチ素子をなすＭＯＳトランジスタ（ＭＮ３）はオフし、容量（Ｃ２）が高位側電源の電源電圧に充電される。第２のサンプリング制御信号（ＸＳＭＰ）が第１の論理値のとき第４のスイッチ素子をなす第４のＭＯＳトランジスタ（ＭＮ１）がオンし容量（Ｃ１）は入力信号電圧で充電される。
【００２９】
第１のサンプリング制御信号（ＳＭＰ）が第１の論理値のとき（出力期間）、第１のスイッチ素子をなすＭＯＳトランジスタ（ＭＰ１）はオフし、第２のスイッチ素子をなすＭＯＳトランジスタ（ＭＮ３）がオンし、このときの容量（Ｃ２）の端子電圧が、直接に、又は、間接的に、出力信号として取り出される。この場合、第２のサンプリング制御信号（ＸＳＭＰ）として、第１のサンプリング制御信号（ＳＭＰ）を反転した信号（相補の信号）が供給される。
【００３０】
本発明に係るサンプリングレベル変換回路を、表示パネルに搭載する場合、高位側電源は、表示パネル側の電源とされ、低位側電源はグランドとされ、第１のＭＯＳトランジスタＭＰ１は、Ｐ型ＴＦＴよりなり、第２乃至第４のＭＯＳトランジスタＭＮ３、ＭＮ２、ＭＮ１は、Ｎ型ＴＦＴ（Thin Film Transistor）よりなる。
【００３１】
本発明に係るサンプリングレベル変換回路は、その好ましい別の実施の形態において、図２１を参照すると、高位側電源と低位側電源間に直列形態に接続され、第１乃至第３のスイッチ素子をなす第１乃至第３のＭＯＳトランジスタ（ＭＰ１、ＭＮ３、ＭＮ２）と、第１、第２のＭＯＳトランジスタ（ＭＰ１、ＭＮ３）の接続点に接続されている容量（Ｃ２）と、入力端子と第２のＭＯＳトランジスタ（ＭＮ３）のゲート端子との間に接続され、第４のスイッチ素子をなす第４のＭＯＳトランジスタ（ＭＮ１）と、第２のＭＯＳトランジスタ（ＭＮ３）のゲートに接続されている容量（Ｃ１）と、を備え、第１、第３のＭＯＳトランジスタ（ＭＰ１、ＭＮ２）のゲートには第１のサンプリング制御信号（ＳＭＰ）が共通入力され、第４のＭＯＳトランジスタ（ＭＮ１）のゲートには、第２のサンプリング制御信号（ＸＳＭＰ）が入力される。この実施の形態のサンプリングレベル変換回路の動作は、前記した実施の形態のサンプリングレベル変換回路と基本的に同一とされる。例えば入力端子に入力される信号の論理振幅電圧が、サンプリングレベル変換回路を構成するＭＯＳトランジスタの閾値電圧よりも十分に大きい場合、この実施の形態のサンプリングレベル変換回路は好適に適用され、容量（Ｃ２）が互いに同一の容量値の場合、入力端子に入力される信号電圧が０Ｖのとき、容量（Ｃ２）の電荷再分配による電圧降下は、前記した実施の形態の構成のものよりも、小さく抑えられる。
【００３２】
本発明のサンプリングレベル変換回路によれば、以下の作用効果を奏する。
【００３３】
１．定常電流が流れないため、低消費電力である。
【００３４】
２．単相入力（＝反転データ不要）のため、端子数が少なくてすむ（一般的なレベル変換回路はデータと反転データの２入力を必要とする）。
【００３５】
３．入力端子に、高電圧側の電位が発生することがなく、低電圧側の回路を破壊する可能性が低い（メモリ等で用いられるラッチ型センスアンプをレベルシフタに用いた場合、入力端子に高電圧側の電位が生じる場合がある）。
【００３６】
ポリシリコンＴＦＴ ＬＣＤの場合、例えば、２００個ほどのデータ入力端子を備える構成とされており、本発明は、このように多数のデータのサンプリングとレベルシフトが必要とされる用途に用いた場合、特に有効である。
【００３７】
本発明の２相展開回路は、その一実施の形態において、図７を参照すると、上記した実施の形態のサンプリングレベル変換回路を二つ（第１、第２のサンプリングレベル変換回路）備え、第１及び第２のサンプリングレベル変換回路には入力信号が共通に入力され、第２のサンプリングレベル変換回路には、第１のサンプリングレベル変換回路の第１、第２のサンプリング制御信号（ＳＭＰ、ＸＳＭＰ）の値が反転された値の信号（すなわちＸＳＭＰ、ＳＭＰ）が第１、第２のサンプリング制御信号として、それぞれ対応するスイッチ素子に入力され、前記第１のサンプリングレベル変換回路の出力を前第１のサンプリング制御信号（ＳＭＰ）に基づき取り込み、第２のサンプリング制御信号（ＸＳＭＰ）に基づき出力する第１のマスタースレーブ型のラッチと、第１のマスタースレーブ型のラッチの出力を第１のサンプリング制御信号（ＳＭＰ）に基づき出力するラッチと、第２のサンプリングレベル変換回路の出力を第２のサンプリング制御信号（ＸＳＭＰ）に基づき取り込み、第１のサンプリング制御信号（ＳＭＰ）に基づき出力する第２のマスタースレーブ型のラッチと、を備え、第１のマスタースレーブ型のラッチの出力をラッチするラッチと、第２のマスタースレーブ型のラッチの出力から、偶数、奇数番目の信号が、パラレルに、第１のサンプリング制御信号（ＳＭＰ）に同期して出力される。
【００３８】
本発明に係る表示装置は、その一実施の形態において、図１６を参照すると、複数のデータ線、及び複数の走査線の交点にマトリクス状に配置された画素部を有する表示パネル（１００）と、前記複数の走査線に順次電圧を印加する走査線駆動回路（「走査回路」ともいう）（１０８）と、上位装置からの表示データを受け該表示データに対応した電圧を前記複数のデータ線に印加するデータ線駆動回路とを有する表示装置において、表示パネル外部に、画素部に対応する表示データを格納する表示メモリ（１２１）と、表示メモリの制御及び上位装置との通信並びに制御を司るコントローラ（１２２）とが設けられており、表示パネル（表示デバイス基板）（１００）上に、表示メモリ（１２１）からの低振幅の論理信号（例えば０−３Ｖ）の表示データを受けて、高振幅の論理信号（例えば０−１０Ｖ）にレベルを変換するレベル変換回路（１０１）として、上記した本発明に係るサンプリングレベル変換回路を備えている。
【００３９】
本発明に係る表示装置は、その一実施の形態において、図１６を参照すると、表示メモリ（１２１）からの低振幅の論理信号の表示データを受けて、高振幅の論理信号にレベルを変換し２相展開する回路（１０２）として、本発明に係る２相展開回路を備えてもよい。２相展開回路の出力は、デジタル・アナログ変換器（１０４）に入力され、アナログ映像信号に変換される。デジタル・アナログ変換器をデータ線の本数分設けて、デジタル・アナログ変換器の出力信号をそのままデータ線に供給するか、あるいは、デジタル・アナログ変換器の出力を入力とするセレクタ（１０５）で順次選択してデータ線に供給する構成としてもよい。
【００４０】
本発明に係る多相展開回路（ｎ相展開回路）の別の実施の形態について説明する。本発明に係るｎ相展開回路は、図２２を参照すると、上記した本発明に係るサンプリングレベル変換回路をｎ個（ｎは２以上の所定の正整数）備え、ｎ個のサンプリングレベル変換回路の入力端子には、データ信号線（ＤＡＴＡ）が共通に接続されており、位相が互いに１データサイクル分相違している多相クロック信号を生成するクロック生成回路を備えている。ｉ番目（ただし、ｉは１以上ｎ以下の整数）のサンプリングレベル変換回路の第２のサンプリングパルス信号（ＸＳＭＰ）として、多相クロック信号のｉ番目のクロックが入力され、第１のサンプリングパルス信号（ＳＭＰ）として、多相クロック信号の（ｉ＋１）番目のクロックが入力される。
【００４１】
ｉ番目（ただし、ｉは１以上ｎ以下の整数）の前記サンプリングレベル変換回路の容量（Ｃ２）の端子電圧を入力とし、（ｉ＋１）番目のクロックの第１の論理値への遷移で出力する第１のラッチ回路を、サンプリングレベル変換回路に対応させてｎ個（クロックドインバータ２１１、インバータ２１２、クロックドインバータ２１３からなるラッチ回路と、クロックドインバータ３１１、インバータ３１２、クロックドインバータ３１３からなるラッチ回路と、クロックドインバータ４１１、インバータ４１２、クロックドインバータ４１３からなるラッチ回路、…）備えている。
【００４２】
さらに、第１のラッチ回路の出力をそれぞれ入力しデータサイクルをｎ分周したサイクルのラッチタイミング信号でラッチする第２のラッチ回路をｎ個（クロックドインバータ２１４、インバータ２１５、クロックドインバータ２１６からなるラッチ回路と、クロックドインバータ３１４、インバータ３１５、クロックドインバータ３１６からなるラッチ回路と、クロックドインバータ４１４、インバータ４１５、クロックドインバータ４１６からなるラッチ回路、…）備えている。ｎ個の第２のラッチ回路からは、ラッチタイミング信号に同期してｎビットが並列に出力される。多相クロック信号を生成する回路は、１データサイクル分互いに位相がずれている多相クロック信号を生成するシフトレジスタ（１０１０）で構成される。
【００４３】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。まず、本発明に係るサンプリングレベル変換回路の実施例について説明する。図１は、本発明の一実施例のサンプリングレベル変換回路の基本構成を示す図である。
【００４４】
図１を参照すると、この実施例のサンプリングレベル変換回路は、０−３Ｖの電圧振幅の入力データをサンプリングして、０−１０Ｖにレベル変換する回路である。より詳細には、高位側電源（電源電圧１０Ｖ）にソースが接続されたＰチャネルＭＯＳトランジスタＭＰ１と、ＰチャネルＭＯＳトランジスタＭＰ１のドレインにドレインが接続され、ゲートがＰチャネルＭＯＳトランジスタＭＰ１のゲートと共通に接続されるＮチャネルＭＯＳトランジスタＭＮ３とを備えており、ＰチャネルＭＯＳトランジスタＭＰ１のゲートとＮチャネルＭＯＳトランジスタＭＮ３のゲートには、サンプリング動作を制御する信号であるサンプリングパルス信号ＳＭＰが共通に入力される。
【００４５】
また、ＮチャネルＭＯＳトランジスタＭＮ３のソースにドレインが接続され、ソースが低位側電源（グランド）に接続されているＮチャネルＭＯＳトランジスタＭＮ２と、入力データ（０−３Ｖ）を入力する入力端子ＩＮとＮチャネルＭＯＳトランジスタＭＮ２のゲートとの間に接続され、サンプリングパルス信号ＳＭＰの反転信号ＸＳＭＰが、ゲートに入力されるＮチャネルＭＯＳトランジスタＭＮ１と、を備えている。
【００４６】
さらに、高位側電源（電源電圧１０Ｖ）にソースが接続されたＰチャネルＭＯＳトランジスタＭＰ２と、ＰチャネルＭＯＳトランジスタＭＰ２のドレインにドレインが接続されたＮチャネルＭＯＳトランジスタＭＮ４と、を備えている。ＰチャネルＭＯＳトランジスタＭＰ２のゲートとＮチャネルＭＯＳトランジスタＭＮ４のゲートは共通接続されて、ＰチャネルＭＯＳトランジスタＭＰ１のドレインとＮチャネルＭＯＳトランジスタＭＮ３のドレインの接続点に接続され、ＰチャネルＭＯＳトランジスタＭＰ２のドレインとＮチャネルＭＯＳトランジスタＭＮ４のドレインの接続点は出力端子ＯＵＴに接続されている。ＭＯＳトランジスタＭＰ２、ＭＮ４はＣＭＯＳインバータを構成し、容量Ｃ２の端子電圧を受け、０−１０Ｖ振幅の二値信号を出力する。
【００４７】
ＮチャネルＭＯＳトランジスタＭＮ２のゲートと低位側電源（グランド）との間には、容量（キャパシタ）Ｃ１が接続されており、ＰチャネルＭＯＳトランジスタＭＰ１のドレインとＮチャネルＭＯＳトランジスタＭＮ３のドレインの接続点と、低位側電源（グランド）間には、容量Ｃ２が接続されている。
【００４８】
ＮチャネルＭＯＳトランジスタＭＮ１と容量Ｃ１は、入力端子に入力された入信号電圧をサンプリングするサンプリング回路を構成している。ＰチャネルＭＯＳトランジスタＭＰ１は、容量Ｃ２のプリチャージ用の素子、ＮチャネルＭＯＳトランジスタＭＮ２は入力電圧の検出用素子、ＮチャネルＭＯＳトランジスタＭＮ３は入力電圧の評価用素子としてそれぞれ機能する。以下に説明される実施例では、これらのＭＯＳトランジスタは、例えば絶縁基板上（ＴＦＴ基板）等に作成される多結晶シリコンＴＦＴ素子で構成される。なお、容量Ｃ１として、ＮチャネルＭＯＳトランジスタＭＮ２のゲートとＮチャネルＭＯＳトランジスタＭＮ１の接続点ノードの寄生容量を用いてもよく、容量Ｃ２として、ＰチャネルＭＯＳトランジスタＭＰ１のドレインとＮチャネルＭＯＳトランジスタＭＮ３のドレインの接続点ノードの寄生容量を用いてもよい。
【００４９】
次に、図１に示した本発明の一実施例のレベル変換回路の基本動作について説明する。図２は、本発明の一実施例の動作原理を説明するための模式図である。図２（ａ）に示すように、サンプリングパルス信号ＳＭＰがＬｏｗレベルのとき、プリチャージ用のＰチャネルＭＯＳトランジスタＭＰ１がオンし、信号ＸＳＭＰはＨｉｇｈレベル（１０Ｖ）となるため、ＮチャネルＭＯＳトランジスタＭＮ１もオンする。一方、ＮチャネルＭＯＳトランジスタＭＮ３はオフする。このため、高位側電源（１０Ｖ電源）からＰチャネルＭＯＳトランジスタＭＰ１を通して容量Ｃ２が充電され、電源電圧１０Ｖにプリチャージされる。またＮチャネルＭＯＳトランジスタＭＮ１がオンされるため、容量Ｃ１には、入力信号ＩＮ（０−３Ｖ）の電位が、その端子電圧として印加されてチャージされる。このサンプリングパルス信号ＳＭＰがＬｏｗレベルの期間を、「セットアップ期間」ともいう。
【００５０】
次に、図２（ｂ）に示すように、サンプリングパルス信号ＳＭＰがＨｉｇｈレベルとなると（このとき、反転信号ＸＳＭＰはＬｏｗレベル）、ＮチャネルＭＯＳトランジスタＭＮ１はオフとされ、容量Ｃ１は入力端子ＩＮと電気的に切り離される。また、評価用のＮチャネルＭＯＳトランジスタＭＮ３がオンし、プリチャージ用のＰチャネルＭＯＳトランジスタＭＰ１がオフし、容量Ｃ２は、ＮチャネルトランジスタＭＮ３、ＭＮ２を介して、低位側電源（グランド）に接続される。
【００５１】
このとき、容量Ｃ１に保持されている、入力信号の電位（０Ｖまたは３Ｖ）に応じて、１０Ｖにプリチャージされている容量Ｃ２の端子電圧がそのまま保持されるか、又は、０Ｖに放電される。すなわち、容量Ｃ１の端子電圧が３Ｖの場合には、容量Ｃ１の端子電圧をゲートに受けるＮチャネルＭＯＳトランジスタＭＮ２がオンして、容量Ｃ２の蓄積電荷は放電され、容量Ｃ２の端子電圧は低位側電源電位（０Ｖ：グランド電位）となる。０Ｖのゲート電位を受けるＰチャネルＭＯＳトランジスタＭＰ２がオンし、ＮチャネルＭＯＳトランジスタＭＮ４はオフし、出力端子ＯＵＴはＨｉｇｈレベル（１０Ｖ）となる。なお、容量Ｃ２の蓄積電荷が放電される過程で、その端子電圧が、１０ＶからＰチャネルＭＯＳトランジスタＭＰ２のしきい値電圧分下がった時点で、ＰチャネルＭＯＳトランジスタＭＰ２がオンし、出力信号（ＯＵＴ）は立ち上がりを開始する。
【００５２】
一方、容量Ｃ１の端子電圧が０Ｖの場合、ＮチャネルＭＯＳトランジスタＭＮ２はオフし、容量Ｃ２の蓄積電荷は保持され、容量Ｃ２の端子電圧は１０Ｖとされ、１０Ｖのゲート電位を受けるＰチャネルＭＯＳトランジスタＭＰ２はオフし、ＮチャネルＭＯＳトランジスタＭＮ４がオンし、出力端子ＯＵＴの信号電圧は０Ｖとなる。これにより、入力端子ＩＮの入力信号電位に応じて、出力端子ＯＵＴから１０Ｖまたは０Ｖの信号が得られる。サンプリングパルス信号ＳＭＰがＨｉｇｈレベルの期間を「出力期間」ともいう。なお、容量Ｃ２の蓄積電荷がプリチャージされる過程で、その端子電圧が、ＮチャネルＭＯＳトランジスタＭＮ４のしきい値電圧を上回った時点で、ＮチャネルＭＯＳトランジスタＭＮ４がオンし、出力信号（ＯＵＴ）は立ち下がる。
【００５３】
図１に示したサンプリングレベル変換回路の消費電力を、シミュレーションにより求めたところ、８５９ｎＷ（ナノワット）（ただし、信号ＳＭＰの周波数６２．５ＫＨｚ）とされ、このサンプリングレベル変換回路を、例えば１９８個並列配置した場合（図１６のサンプリングレベルシフタ参照）でも、１７２ｕＷ（マイクロワット）となり、低消費電力化を図ることができる。
【００５４】
次に、本発明の第２の実施例について説明する。図３は、本発明の第２の実施例の構成を示す図である。図３を参照すると、この回路は、図１に示したサンプリングレベル変換回路に、インバータ及びラッチ回路を接続することで、サンプリングパルス信号ＳＭＰに同期した出力信号を得るようにしたものである。
【００５５】
前記実施例で説明したように、サンプリングレベル変換回路は、サンプリングパルス信号ＳＭＰがＬｏｗレベルのとき、容量Ｃ２を１０Ｖにプリチャージし、容量Ｃ１を入力信号電圧でチャージするセットアップ期間、サンプリングパルス信号ＳＭＰがＨｉｇｈレベルのとき、入力信号電圧に応じた信号を出力する出力期間の二種の動作モード期間を交互に繰り返す。
【００５６】
ゲートが共通接続され、ドレインが共通接続され、高位側電源と低位側電源管に直列に接続されるＰチャネルＭＯＳトランジスタＭＰ２とＮチャネルＭＯＳトランジスタＭＮ４よりなる第１のＣＭＯＳインバータと、ゲートが共通接続され、ドレインが共通接続され、高位側電源と低位側電源管に直列に接続されるＰチャネルＭＯＳトランジスタＭＰ３とＮチャネルＭＯＳトランジスタＭＮ５よりなる第２のＣＭＯＳインバータと備え、第１のＣＭＯＳインバータの出力端子は、第２のＣＭＯＳインバータの入力端子に接続され、第２のＣＭＯＳインバータの出力端子は、サンプリングパルス信号ＳＭＰの立ち上がりでデータを取り込み、サンプリングパルス信号ＳＭＰの立ち下がりでデータを出力するマスタースレーブ型のラッチの入力端子に接続されている。
【００５７】
このラッチは、制御端子に入力されるサンプリングパルス信号ＳＭＰのＨｉｇｈレベルでオン（活性化）し、Ｌｏｗレベルでオフ（非活性化）するクロックドインバータ１１と、クロックドインバータ１１の出力端子に入力端子が接続されたインバータ１２と、インバータ１２の出力端子に入力端子が接続され、制御端子に入力されるサンプリングパルス信号ＳＭＰの反転信号ＸＳＭＰのＨｉｇｈレベルでオンし、Ｌｏｗレベルでオフするクロックドインバータ１３と、を備え、クロックドインバータ１１、１３の出力端子の接続点がインバータ１２の入力端子に接続されるマスターラッチ部と、クロックドインバータ１１の出力端子に入力端子が接続され、制御端子に入力される信号ＸＳＭＰのＨｉｇｈレベルでオンし、Ｌｏｗレベルでオフするクロックドインバータ１４と、クロックドインバータ１４の出力端子に入力端子が接続されたインバータ１５と、インバータ１５の出力端子に入力端子が接続され、制御端子に入力される信号ＳＭＰのＨｉｇｈレベルでオンし、Ｌｏｗレベルでオフするクロックドインバータ１６と、を備え、クロックドインバータ１４、１６の出力端子の接続点がインバータ１５の入力端子に接続されるスレーブラッチ部と、を備えている。
【００５８】
クロックドインバータは、図３に示すように、高位側電源（１０Ｖ）と低位側電源（グランド）間に接続されたＰチャネルＭＯＳトランジスタＭＰ１２、ＭＰ１１と、ＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２とを備え、ＮチャネルＭＯＳトランジスタＭＮ１２のゲートには信号ＳＭＰが入力され、ＰチャネルＭＯＳトランジスタＭＰ１２のゲートには信号ＸＳＭＰが入力され、ＭＯＳトランジスタＭＮ１２、ＭＰ１２が導通（オン）状態のとき、ＭＯＳトランジスタＭＰ１１、ＭＮ１１はＣＭＯＳインバータとして機能し、ＭＯＳトランジスタＭＮ１２、ＭＰ１２が非導通（オフ）のとき、出力端子はハイインピーダンス状態とされる。なお、本願明細書添付図面の各図において、クロックドインバータの下の信号名（例えばＳＭＰ、あるいはＸＳＭＰ）は、当該クロックドインバータは、信号名がＨｉｇｈレベルでオンし、Ｌｏｗレベルでオフするクロックドインバータである、ことを表している。
【００５９】
図３を参照して、サンプリングパルス信号ＳＭＰの立ち上がりで、クロックドインバータ１１が導通し、２段目のＣＭＯＳインバータ（ＭＯＳトランジスタＭＰ３、ＭＮ５）の出力信号がマスターラッチ部に取り込まれ、サンプリングパルス信号ＳＭＰの立ち下がりで、クロックドインバータ１１がオフし、クロックドインバータ１３がオンして、インバータ１２とともにフリップフロップを構成し、マスターラッチ部でデータを記憶し、またクロックドインバータ１４がオンし、出力端子ＯＵＴからデータが出力される。
【００６０】
次サイクルのサンプリングパルス信号ＳＭＰの立ち上がりで、クロックドインバータ１１が導通したとき、クロックドインバータ１４はオフし、スレーブラッチ部では、出力端子ＯＵＴに出力されるデータを記憶保持する。
【００６１】
図４は、図３の回路の動作の一例を示すタイミングチャートである。図４を参照して、図３の回路の動作について説明する。サンプリングパルス信号ＳＭＰがＬｏｗレベルのとき、セットアップ期間とされ、サンプリングパルス信号ＳＭＰが立ち上がりで、入力データ（ＩＮＤＡＴＡ）に対応する高電圧（１０Ｖ）、低電圧（グランド電位）が、サンプリングレベル変換回路の２段目ＣＭＯＳインバータから出力され、マスタースレーブ型のラッチに取り込まれ、サンプリングパルス信号ＳＭＰの立ち下がりで出力される。
【００６２】
図４に示す例では、サンプリングパルス信号ＳＭＰの立ち下がり（ＸＳＭＰの立ち上がり）に同期して出力されるＯＵＴＤＡＴＡは、サンプリングレベル変換回路の入力端子ＩＮに入力される入力データＩＮＤＡＴＡのうち、サンプリングパルス信号ＳＭＰの立ち上がりエッジのタイミングが、データサイクル内に含まれるデータ番号のデータとされ、偶数番目のデータＤ４、Ｄ６、Ｄ８、…、Ｄ2nとされる。
【００６３】
入力端子ＩＮの信号電圧がＨｉｇｈレベルのときは、サンプリングパルスＳＭＰがＨｉｇｈレベルの出力期間に、サンプリングレベル変換回路のノードＮ１（容量Ｃ２の端子電圧）はグランド電位となり、これを受ける２段のＣＭＯＳインバータ（正転バッファ）からは、グランド電位（Ｌｏｗレベル）が出力され、これを受けるクロックドインバータ１１を介してＨｉｇｈレベル（１０Ｖ）が出力され、信号ＸＳＭＰのＨｉｇｈレベルのタイミングでクロックドインバータ１４を介して、出力端子ＯＵＴにはＬｏｗレベルが出力される。
【００６４】
入力端子ＩＮの信号電圧がＬｏｗレベルのときは、サンプリングパルス信号ＳＭＰがＨｉｇｈレベルの出力期間に、ノードＮ１は１０Ｖとなり、これを受ける２段構成のＣＭＯＳインバータからは、Ｈｉｇｈレベル（１０Ｖ）が出力され、これを受けるクロックドインバータ１１を介してＬｏｗレベルが出力され、信号ＸＳＭＰのＨｉｇｈレベルのタイミングでクロックドインバータ１４を介して出力端子ＯＵＴにはＨｉｇｈレベルが出力される。０−１０Ｖの出力信号の論理は、入力データと反転する。
【００６５】
サンプリングパルス信号ＳＭＰのＨｉｇｈレベルで、サンプリングレベル変換回路は、出力期間とされ、サンプリングパルス信号ＳＭＰの立ち下がり、すなわち信号ＸＳＭＰの立ち上がりで、出力端子ＯＵＴに出力信号が出力され、出力タイミングは、サンプリングパルス信号ＳＭＰの半サイクル分遅れる。
【００６６】
図５に示すように、図１に示したサンプリングレベル変換回路のノードＮ１に、ＣＭＯＳインバータを、偶数段あるいは０段接続し（図５の１０）、その後段に、サンプリングパルス信号ＳＭＰで活性化（オン）するクロックトインバータを接続した場合に、この回路は、サンプリングパルス信号ＳＭＰとその反転信号ＸＳＭＰのクロックスキューの存在によって誤動作しない。図５において、クロックドインバータは、高位側電源（１０Ｖ）と低位側電源（グランド）間に接続されたＰチャネルＭＯＳトランジスタＭＰ１２、ＭＰ１１、及びＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２を備え、ＮチャネルＭＯＳトランジスタＭＮ１２のゲートには信号ＳＭＰが入力され、ＰチャネルＭＯＳトランジスタＭＰ１２のゲートには信号ＸＳＭＰが入力されており、ＰチャネルＭＯＳトランジスタＭＰ１１とＮチャネルＭＯＳトランジスタＭＮ１１の共通ゲート（ノードＮ２）には、ＣＭＯＳインバータを偶数段あるいは０段接続したＣＭＯＳインバータ回路１０の出力が入力されており、図３のクロックドインバータ１１に対応している。
【００６７】
図６のタイミング図を参照して、図５に示した回路が、クロックスキューで誤動作しない原理について説明する。図６（ａ）を参照すると、サンプリングパルス信号ＳＭＰは最初Ｈｉｇｈレベルとされ、サンプリングパルス信号の反転信号ＸＳＭＰはＬｏｗレベルとされ、このとき、図５のノードＮ１は０Ｖ、ノードＮ２も０Ｖであり、クロックドインバータのＰチャネルＭＯＳトランジスタＭＰ１２はオンし、出力端子ＯＵＴが高電位（１０Ｖ）であるとする。
【００６８】
この状態から、サンプリングパルス信号ＳＭＰの立ち下がりと同時に、ＰチャネルＭＯＳトランジスタＭＰ１がオンし、高位側電源（１０Ｖ）から容量Ｃ２へのプリチャージが開始され、ノードＮ１の電位が上昇し、偶数段あるいは０段のＣＭＯＳインバータ回路１０の伝搬遅延時間分遅れて、ノードＮ２（インバータ０段の場合、ノードＮ１そのもの）の電位が立ち上がり、Ｈｉｇｈレベル（１０Ｖ）に遷移する。サンプリングパルス信号ＳＭＰの立ち下がりと同時に、クロックドインバータのＮチャネルＭＯＳトランジスタＭＮ１２がオフ（ハイインピーダンス状態）となり、その後、ノードＮ２が高電位（１０Ｖ）となっても、ＮチャネルＭＯＳトランジスタＭＮ１１はオンせず、出力端子ＯＵＴの出力がＬｏｗレベル（０Ｖ）となることはない。このように、信号ＸＳＭＰの立ち上がりエッジのタイミングのばらつき（スキュー）に依存することなく、出力端子ＯＵＴからの出力信号がＬｏｗレベルとなることはない。すなわち、クロックスキューの存在下でも、誤動作は回避され、したがって、クロックスキューフリーであることがわかる。
【００６９】
一方、図５の回路１０をＣＭＯＳインバータを奇数段接続して構成した場合、ノードＮ２は、ノードＮ１を反転した電位とされる。サンプリングパルス信号ＳＭＰは最初Ｈｉｇｈレベル（１０Ｖ）とされ、信号ＸＳＭＰはＬｏｗレベルとされ、ノードＮ１が０Ｖ、ノードＮ２は１０Ｖであり、このとき、クロックドインバータのＰチャネルＭＯＳトランジスタＭＰ１２はオンし、ＰチャネルＭＯＳトランジスタＭＮ１１はオフし、ＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２はオンし、出力端子ＯＵＴからの出力信号はＬｏｗレベル（０Ｖ）であるとする。
【００７０】
この状態から、サンプリングパルス信号ＳＭＰの立ち下がりと同時に、ＰチャネルＭＯＳトランジスタＭＰ１がオンし、高位側電源（１０Ｖ）から容量Ｃ２へのプリチャージが開始され、ノードＮ１の電位が上昇し、奇数段構成のＣＭＯＳインバータ回路１０の伝搬遅延時間分遅れて、ノードＮ２が立ち下がり、Ｌｏｗレベル（０Ｖ）に遷移する。サンプリングパルス信号ＳＭＰの立ち下がりと同時に、クロックドインバータのＮチャネルＭＯＳトランジスタＭＮ１２がオフ（ハイインピーダンス状態）となり、その後、ノードＮ２がＬｏｗレベルとなると、この時、信号ＸＳＭＰは、いまだＬｏｗレベルであり、ＰチャネルＭＯＳトランジスタＭＰ１２、ＭＰ１１がオンし、出力端子ＯＵＴの出力信号はＨｉｇｈレベル（１０Ｖ）となる。このように、図５の回路１０をＣＭＯＳインバータを奇数段接続して構成した場合、サンプリングパルス信号ＳＭＰの反転信号ＸＳＭＰの立ち上がりエッジの遅延により、誤動作が生じる。すなわち、サンプリングパルス信号ＳＭＰの反転信号ＸＳＭＰを、サンプリングパルス信号ＳＭＰをインバータで反転して生成しインバータの伝搬遅延時間による遅延等を調整しない場合、信号ＸＳＭＰの立ち上がりエッジの遅延により、誤動作が生じる。
【００７１】
次に、本発明の第３の実施例について説明する。図７は、本発明の第３の実施例の構成を示す図であり、シリアルデータを２相のデータに展開する回路の構成を示す図である。
【００７２】
図３を参照して説明した、サンプリングレベル変換回路とインバータとマスタースレーブ型のラッチからなる回路を、１つのデータ入力端子ＤＡＴＡに対して、２個並列に接続し、一方の回路にラッチを一段追加することで、偶数番目の入力データと奇数番目の入力データとを、サンプリングパルス信号ＳＭＰの立ち上がりと同期して、入力データＤＡＴＡの周波数を２分周した周波数で、パラレルに出力する。すなわち、図７を参照すると、データ入力端子ＤＡＴＡに、前記した実施例のサンプリングレベル変換回路を２つ並列に備えている。図７に示したように、第１のサンプリングレベル変換回路は、出力段には、ＣＭＯＳインバータを２段接続し、マスターラッチとスレーブラッチ、さらに１段のラッチ部と、インバータを備え、ＤＡＴＡＯＤＤ／ＸＤＡＴＡＯＤＤを出力する構成とされ、第２のサンプリングレベル変換回路の出力段には、ＣＭＯＳインバータを２段接続し、マスターラッチとスレーブラッチ、さらにインバータを備えた構成とされ、ＤＡＴＡＥＶＥＮ／ＸＤＡＴＡＥＶＥＮを出力する。
【００７３】
より詳細には、奇数番目の信号を出力する回路は、図３を参照して説明した構成と同じ構成の第１のサンプリングレベル変換回路（ＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＰ１と、容量Ｃ１、Ｃ２）と、２段縦続接続されたＣＭＯＳインバータ（ＭＯＳトランジスタＭＰ２、ＭＮ４と、ＭＯＳトランジスタＭＰ３、ＭＮ５）と、サンプリングパルス信号ＳＭＰがＨｉｇｈレベルのとき、データをマスターラッチ部に取り込み、反転信号ＸＳＭＰがＨｉｇｈレベルのとき、データを出力し、次のサンプリングパルス信号ＳＭＰがＨｉｇｈレベルのとき、出力データを記憶するスレーブラッチ部からなるマスタースレーブ方式ラッチ（クロックドインバータ１１、インバータ１２、クロックドインバータ１３、１４、インバータ１５、クロックドインバータ１６よりなり、図３のマスタースレーブ方式ラッチと同じ構成）と、サンプリングパルス信号ＳＭＰのＨｉｇｈレベルでデータを出力し、信号ＸＳＭＰがＨｉｇｈレベルのとき、出力データを記憶するするラッチ（クロックドインバータ１７、インバータ１８、クロックドインバータ１９よりなる）と、クロックドインバータ１７の出力を反転出力するインバータ２０と、インバータ１８の出力を反転出力するインバータ２１とを備え、インバータ２１、２０の出力端子から、奇数番目の信号ＤＡＴＡＯＤＤとその相補（反転）信号ＸＤＡＴＡＯＤＤが出力される。
【００７４】
奇数番目の信号ＤＡＴＡＯＤＤを出力する経路の第１のサンプリングレベル変換回路において、図３と同様、ＭＯＳトランジスタＭＮ１のゲートには、サンプリングパルス信号ＳＭＰの反転信号ＸＳＭＰが入力され、ＭＯＳトランジスタＭＰ１、ＭＮ３のゲートには、サンプリングパルス信号ＳＭＰが共通に入力され、サンプリングパルス信号ＳＭＰのＬｏｗレベルがプリチャージ期間、Ｈｉｇｈレベルが出力期間とされ、第１のサンプリングレベル変換回路からのデータは次のサンプリングパルス信号ＳＭＰの立ち上がりで、データ（ＤＡＴＡＯＤＤ）として出力される。サンプリングパルス信号ＳＭＰは、データレートの１／２のクロックレートとされる。すなわち第１のサンプリングレベル変換回路とラッチ部は、サンプリングパルス信号ＳＭＰの立ち上がりでデータを取り込み、次サイクルのサンプリングパルス信号ＳＭＰの立ち上がりに同期してデータを出力する。
【００７５】
偶数番目の信号（ＤＡＴＡＥＶＥＮ）を出力する回路は、第２のサンプリングレベル変換回路（ＭＯＳトランジスタＭＮ６、ＭＮ７、ＭＮ８、ＭＰ４、容量Ｃ１、Ｃ２）と、２段縦続接続されたＣＭＯＳインバータ（ＭＯＳトランジスタＭＰ５、ＭＮ９と、ＭＯＳトランジスタＭＰ６、ＭＮ１０）と、信号ＸＳＭＰのＨｉｇｈレベルのとき、データを取り込むマスターラッチ部と、信号ＳＭＰのＨｉｇｈでデータを出力し、信号ＸＳＭＰのＨｉｇｈレベルで出力値を記憶するスレーブラッチ部からなるラッチするマスタースレーブ方式ラッチ（クロックドインバータ２２、インバータ２３、クロックドインバータ２４、２５、インバータ２６、クロックドインバータ２７）と、を備え、クロックドインバータ２５の出力を反転出力するインバータ２８と、インバータ２６の出力を反転出力するインバータ２９とを備え、サンプリングパルス信号ＳＭＰの立ち上がりに同期して、インバータ２８、２９から、偶数番目の信号ＤＡＴＡＥＶＥＮと反転信号ＸＤＡＴＡＥＶＥＮが出力される。
【００７６】
偶数番目の信号を出力する経路の第２のサンプリングレベル変換回路において、サンプリング回路を構成するＭＯＳトランジスタＭＮ６のゲートには、サンプリングパルス信号ＳＭＰが入力され、ＭＯＳトランジスタＭＰ４、ＭＮ８のゲートには、反転信号ＸＳＭＰが入力され、反転信号ＸＳＭＰのＬｏｗレベルがプリチャージ期間、反転信号ＸＳＭＰのＨｉｇｈレベル期間が出力期間となり、マスタースレーブ方式ラッチにおいて、サンプリングパルス信号ＳＭＰの立ち上がりでデータが出力される。すなわち、偶数番目の信号を出力する経路の第２のサンプリングレベル変換回路とラッチは、次のサンプリングパルス信号ＳＭＰの立ち下がり（信号ＸＳＭＰの立ち上がり）でデータを取り込み、次サイクルのサンプリングパルス信号ＳＭＰの立ち上がり（信号ＸＳＭＰの立ち下がり）でデータを出力する。奇数番目の信号ＤＡＴＡＯＤＤを出力する経路では、マスタースレーブ型のラッチにさらにラッチ（１７、１８、１９）を備え、偶数番目の信号ＤＡＴＡＥＶＥＮを出力する経路のラッチ（マスタースレーブ型のラッチ）よりも、サンプリングパルス信号ＳＭＰの半クロック分遅れてデータを出力する。
【００７７】
この結果、図８に示すように、入力されたシリアルデータＤＡＴＡ１、２、３、４、５、６、７、…に対して、奇数番目の信号ＤＡＴＡＯＤＤとして、ＤＡＴＡ１、３、５、７、…と、偶数番目の信号ＤＡＴＡＥＶＥＮとして、ＤＡＴＡ２、４、６、８、…は、サンプリングパルス信号ＳＭＰの立ち上がりに同期して、（ＤＡＴＡ１、２）、（ＤＡＴＡ３、４）、（ＤＡＴＡ５、６）、…の組で順次出力される。ＤＡＴＡＯＤＤ、ＤＡＴＡＥＶＥＮの１周期は、入力データＤＡＴＡの２サイクル分に相当する。
【００７８】
このように、２相展開回路によって入力データを２相に展開することで、後段回路の動作周波数を１／２に低減させる。なお、サンプリングパルス信号ＳＭＰとその反転信号ＸＳＭＰは、０-１０Vの振幅が必要であるが、液晶表示モジュール上では、例えば１９８入力分のサンプリングレベル変換回路に対して、共通に用いられることから、サンプリングパルス信号ＳＭＰとその反転信号ＸＳＭＰを作るためのレベル変換回路は、図２４等を参照して説明した従来のレベル変換回路を用いてもよい。
【００７９】
図７に示した２相展開回路を、外部信号処理回路の信号をレベルシフトし、２相展開する構成に適用した場合、図１６に示すように、コントローラＩＣ１２０とのインターフェイスを、ビット幅１９８bits、周波数１２５KHz（８ｕｓ）とし、パネル１００内部で２相展開し、３９６bits、６２．５KHzの信号を、６６個の６ビットＤＡＣアレイ１０４に渡す。
【００８０】
次に、本発明の一実施例のサンプリングレベル変換回路の一具体例として、絶縁基板上のポリシリコンＴＦＴをトランジスタ素子として用いた場合のサンプリングレベル変換回路の具体的な設計例について、図９を参照して説明する。図９において、図１に示した構成のサンプリングレベル変換回路（ＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＰ１、容量Ｃ１、Ｃ２）に、２段のＣＭＯＳインバータ（ＭＯＳトランジスタＭＰ２、ＭＰ３、ＭＮ４、ＭＮ５と、ＭＯＳトランジスタＭＰ４、ＭＮ６）が接続されている。サンプリングレベル変換回路において、サンプリングパルス信号ＳＭＰがＬｏｗレベルのとき、容量Ｃ２がプリチャージされ、容量Ｃ１は入力電圧でチャージされる。４つのＭＯＳトランジスタ（ＭＰ２、ＭＰ３、ＭＮ４、ＭＮ５）を縦積みとした１段目のＣＭＯＳインバータは、インバータの貫通電流を低減するものである。すなわち、プリチャージされた容量Ｃ２の蓄積電荷の放電時間が、通常のロジック信号に比べて長時間かかり、過渡時間が長くなるため、容量Ｃ２の端子電圧を入力とする１段目のインバータには、貫通電流を低減する工夫が施されている。また後述する電荷再分配により、容量Ｃ２の端子電圧（Ｈｉｇｈレベル）が１０Ｖから下がり、９．５Ｖ程度になる場合もあり、このときの貫通電流を減らしている。なお、縦済み４段のトランジスタ（ＭＰ２、ＭＰ３、ＭＮ４、ＭＮ５）よりなる１段目のインバータを、トランジスタ２段からなるＣＭＯＳインバータのＮＭＯＳとＰＭＯＳのトランジスタのゲート長Ｌを２倍とする構成としてもよい。
【００８１】
容量Ｃ２の放電時間は、サンプリングパルス信号ＳＭＰがＨｉｇｈレベルで、ＮチャネルＭＯＳトランジスタＭＮ３、ＭＮ２、低位側電源（０Ｖ）のパスで、所定時間（例えば８us；周波数125KHzの一サイクル）内に、放電できるようにする場合、ゲート・ソース間電圧ＶＧＳ＝３ＶのＮチャネルＭＯＳトランジスタＭＮ２の特性が支配的となる。ゲート・ソース間電圧ＶＧＳは、入力データ３Ｖのとき、容量Ｃ１の端子電圧で３Ｖに設定される。
【００８２】
容量Ｃ２の電荷保持特性としては、サンプリングパルス信号ＳＭＰがＨｉｇｈレベル（１０Ｖ）で、ＮチャネルＭＯＳトランジスタＭＮ２のゲート電圧が０Ｖのとき、容量Ｃ２の端子電圧を、所定時間（例えば８ｕｓ）保持することが必要とされる。
【００８３】
ＮチャネルＭＯＳトランジスタＭＮ２（「検出用トランジスタ」ともいう）のゲート電圧が０Ｖであり、サンプリングパルス信号ＳＭＰがＨｉｇｈレベルのとき、ＮチャネルＭＯＳトランジスタＭＮ３がオンすると、容量Ｃ２の端子ノードに付加されるストレー容量（浮遊容量）、すなわち容量Ｃ２の端子ノードにドレインが接続されるＰチャネルＭＯＳトランジスタＭＰ１の容量（parastic capacitance：寄生容量）に加え、容量Ｃ２の端子ノードにドレインが接続されオン状態のＮチャネルＭＯＳトランジスタＭＮ３の容量と、ＮチャネルＭＯＳトランジスタＭＮ２の容量の合成容量Ｃｓによって、容量Ｃ２の蓄積電荷が再分配される。
【００８４】
この場合、容量Ｃ２に接続されるＰチャネルＭＯＳトランジスタＭＰ１以外のＭＯＳトランジスタの寄生容量Ｃnは、ＮチャネルＭＯＳトランジスタＭＮ３のゲート−チャネル間容量（gate-to-channel capacitance）であるゲート−ドレイン間容量Ｃgd（MN3）及びゲート−ソース間容量Ｃgs（MN3）と、ゲート−バルク間容量（gate-to-bulk capacitance）Cgb（MN3）と、ＮチャネルＭＯＳトランジスタＭＮ２（ゲートに０Ｖが印加されている）のゲート−ドレイン間容量Cgd（MN2）とで規定される。Cgb（MN2）はトランジスタＭＮ２がオフであるため、考慮する必要はない。またCgd（MN2）はほぼ０とみなされ、結局、寄生容量Ｃnは、ＮチャネルＭＯＳトランジスタＭＮ３のゲート酸化膜の単位面積の静電容量Ｃox（MN3）に、そのゲート電極の面積Ａ（＝W・L：ただし、Wはゲート幅、Lはゲート長）を乗じた値で近似される。なお、よく知られているように、単結晶シリコン上のＭＯＳトランジスタでは、ゲート・ソース間電圧が閾値電圧以下のカットオフ時のゲート−バルク間容量Ｃgbは一定とされるが、ＳＯＩ（Silicon On Insulator）構造のＮチャネルＴＦＴ素子の場合、バルクがなく、カットオフ時のＣgbは一定ではなく、周波数依存性を有する。
【００８５】
容量Ｃ２の端子に付加されるストレー容量Ｃｓによる電荷の再分配によって、容量Ｃ２の端子電圧は、セットアップ期間にプリチャージされた電源電圧１０Ｖよりも下がる。すなわち、入力信号電圧が０Ｖのとき、セットアップ期間に、容量Ｃ１の端子電圧は０Ｖとされ、サンプリングパルス信号ＳＭＰがＨｉｇｈレベルとされる出力期間に、ゲートに０Ｖが印加されるＮチャネルＭＯＳトランジスタＭＮ２はオフとされ、容量Ｃ２の放電パスは閉状態とされ、このため、容量Ｃ２の端子電圧は電源電圧１０Ｖに保持されるはずであるが、電荷の再分配によって、容量Ｃ２の端子電圧は、プリチャージされた電源電圧１０Ｖよりも下がる。
【００８６】
容量Ｃ２の端子に接続されるＭＯＳトランジスタＭＮ３、ＭＰ１、ＭＮ２の寄生容量の合成容量をＣｓ、当初（電荷再分配前）の容量Ｃ２の端子電圧をＶ（＝１０Ｖ）、電荷の再分配後の容量Ｃ２の端子電圧をＶ’とすると、
Ｃ２・Ｖ＝（Ｃｓ＋Ｃ２）Ｖ’
から、
Ｖ’＝Ｖ・Ｃ２／（Ｃｓ＋Ｃ２）＜Ｖ（＝１０Ｖ） …(1)
となる。
【００８７】
すなわち、入力が０Ｖ（Ｃ１の端子電圧０Ｖ）のとき、電荷再分配後の電圧降下ΔＶは、
ΔＶ＝Ｖ−Ｖ’＝Ｖ・Ｃｓ／（Ｃｓ＋Ｃ２） …(2)
で与えられる。
【００８８】
この電圧降下ΔＶが大きいと、リーク電流が増え、最悪（worst case）で、ロジックが反転することになる。すなわち、容量Ｃ２の端子電圧は本来Ｈｉｇｈレベル（１０V）であるべきところ、電圧降下ΔＶにより論理閾値以下のＬｏｗレベルとなる場合が起こり得る。そして同一値のＣｓに対して、Ｃ２の容量値が大きいと、ΔＶは小さくなり、上記した電荷再分配を考慮して、容量Ｃ２の素子値が決定される。
【００８９】
この実施例では、検出用素子をなすＮチャネルＭＯＳトランジスタＭＮ２のゲート幅（Ｗ）／ゲート長（Ｌ）を、４０／４（単位はｕｍ）とし、容量Ｃ２の容量値を１５０ｆＦとした。
【００９０】
また容量Ｃ１のフィールドスルーによる電圧降下と、容量Ｃ１の充放電時間を考慮して５００ｆＦとし、ＮチャネルＭＯＳトランジスタＭＮ１を両側ＬＤＤ（Lightly Doped Drain）構造とし、そのＷ／Ｌを８／４（単位ｕｍ）とした。
【００９１】
ＮチャネルＭＯＳトランジスタＭＮ３、ＰチャネルＭＯＳトランジスタＭＰ１のＷ／Ｌを４／４（単位ｕｍ）とした。
【００９２】
ＮチャネルＭＯＳトランジスタＭＮ２の仕様について、図１０の特性図を参照して説明する。図１０は、ＮチャネルＭＯＳトランジスタＭＮ２のゲート電圧ＶＧ＝３Ｖにおける、そのドレイン電圧ＶＤとドレイン電流ＩＤの特性を示す図である。ドレイン電圧ＶＤ＝１０Ｖ、ゲート電圧ＶＧ＝３Ｖで、ドレイン電流ＩＤが同じトランジスタであっても、しきい値ＶTHやトランスコンダクタンス、チャネルコンダクタンスのバラツキによって、特性曲線Ａ、Ｂのように、ドレイン・ソース間電圧ＶＤＳ＜１０Ｖでの振る舞いが異なり、このため、容量Ｃ２の放電に要する時間も変わる。図１０において、容量Ｃ２の放電時間は、Ｒ＞Ｂ＞Ａである。
【００９３】
図１０のＲは、ドレイン電圧ＶＤとドレイン電流ＩＤとの関係（キルヒホフの電圧則）を規定するための等価的な抵抗値であり、ＶＤ＝Ｒ・ＩＤなる関係とされる。オン状態のＮチャネルＭＯＳトランジスタＭＮ２を、この抵抗Ｒ（オン抵抗）に置き換えた場合、容量Ｃ２の放電特性は、図１１に示すようなものとなる。
【００９４】
すなわち、例えば図９において、ＮチャネルＭＯＳトランジスタＭＮ２をオン抵抗Ｒで置き換えた場合、ロジック回路として動作するため、すなわち、125KHzの動作周波数に対応させて、放電時間８ｕｓとするには、容量Ｃ２の放電特性から、Ｒ＝１０MegaOhm（メガオーム）を上限としている。すなわち、Ｒ＝１０MegaOhmより大きい場合、８ｕｓ以内に放電できない。
【００９５】
そこで、Ｒ＝１０MegaOhmとすると、
ＮチャネルＭＯＳトランジスタＭＮ２の、Ｗ／Ｌ＝４０/４、ドレイン・ソース間電圧ＶＤＳ＝１０Ｖ、ゲート電圧ＶＧ＝３Ｖ、片側ＬＤＤ構造の場合、ドレイン電流ＩＤ＞１ｕＡとされる。
【００９６】
ＮチャネルＭＯＳトランジスタＭＮ２の、Ｗ／Ｌ＝４/４、ドレイン・ソース間電圧ＶＤＳ＝１０Ｖ、ゲート電圧ＶＧ＝３Ｖ、片側ＬＤＤ構造の場合、ドレイン電流ＩＤ＞１００ｎＡとされる。
【００９７】
リークによる電圧降下を０．５Ｖ以下とするには、ＮチャネルＭＯＳトランジスタＭＮ２のＷ／Ｌ＝４０/４、ＶＤＳ＝１０Ｖ、ＶＧ＝０Ｖ、片側ＬＤＤ構造の場合で、ドレイン電流ＩＤ＜９４０ｎＡとされる。
【００９８】
また、ＮチャネルＭＯＳトランジスタＭＮ２の、Ｗ／Ｌ＝４/４、ＶＤＳ＝１０Ｖ、ＶＧ＝０Ｖ、片側ＬＤＤ構造の場合で、ＩＤ＜９４０ｐＡとされる。
【００９９】
したがって、ＮチャネルＭＯＳトランジスタＭＮ２に要求されるトランジスタ仕様は、容量Ｃ２（１５０ｆＦ）の放電時間から
ＩＤ ＞ 100nA （片側LDD W/L=4/4 VDS=10V VGS=3V）
Ｃ２の保持時間から、
ＩＤ ＜ 940pA （片側LDD W/L=4/4 VDS=10V VGS=0V）
となる。
【０１００】
なお、容量Ｃ１の端子電圧をゲートに入力とするＮチャネルＭＯＳトランジスタＭＮ２の閾値ＶＴＨは、３Ｖ以下とされる。
【０１０１】
図１２は、図９に示したサンプリングレベル変換回路において、典型的な特性のＴＦＴを用いたシミュレーション結果を示す図である。ＮチャネルＭＯＳトランジスタＭＮ１は、Ｗ／Ｌ＝８／４、両側ＬＤＤ構造とされ、ＮチャネルＭＯＳトランジスタＭＮ２は、Ｗ／Ｌ＝４０／４とされ、ＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、ＮチャネルＭＯＳトランジスタＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６は、Ｗ／Ｌ＝４／４とされ、Ｃ１＝５００ｆＦ、Ｃ２＝１５０ｆＦとされている。図１２からも、所望の動作が行われていることが確認できる。
【０１０２】
すなわち、最初のセットアップ（プリチャージ）期間[３７〜４５usの８us]で容量Ｃ２は、１０Ｖにプリチャージされる（図１２の「Ｃ２プリチャージ状態」参照）。入力データＤＡＴＡ（０．２〜２．８Ｖ）に追従して約１ｕｓで容量Ｃ１へのデータ書き込みが完了している（図１２の「Ｃ１」の矢線で指示されている丸印の信号参照）。
【０１０３】
続く評価期間[４５〜５３ｕｓ]では、容量Ｃ２が０．５ｕｓで放電を終了している。
【０１０４】
続くセットアップ（プリチャージ）期間[５３〜６１ｕｓ]では、容量Ｃ２は、再び、１０Ｖにプリチャージされる。
【０１０５】
続く評価期間[６１〜６９ｕｓ]では、入力データＤＡＴＡが０であったため、容量Ｃ２は放電されず、Ｈｉｇｈレベル（１０Ｖ）を保持している。
【０１０６】
ただし、ＮチャネルＭＯＳトランジスタＭＮ３がオンすることで、容量Ｃ２の電荷が、ＮチャネルＭＯＳトランジスタＭＮ３のチャネルなどに再分配されるため、０．５Ｖほど低下している（「Ｃ２電荷再分配により0.5Ｖ低下」で指示されている）。
【０１０７】
図１３（ａ）は、ＮチャネルＭＯＳトランジスタＭＮ２の特性（slow（低速），typ（標準），fast（高速））をパラメータとした場合の、サンプリングパルス信号ＳＭＰの立ち上がり時の容量Ｃ２の放電特性を示している。
【０１０８】
図１３からもわかるように、ワーストケース（sＬｏｗ）モデルの場合でも、１us以内に放電が完了している。図１３（ｂ）は、トランジスタＭＮ２の特性（slow（低速），typ（標準），fast（高速））による、サンプリングパルス信号ＳＭＰの立ち下がりと立ち上がり時のサンプリング回路の容量Ｃ１の充放電特性を示している。容量Ｃ１も１ｕｓ以内で書き込みが完了していることがわかる。
【０１０９】
上記した本発明の実施例に係るサンプリングレベル変換回路と２相展開回路の仕様の一例は、次のようなものとなる。
【０１１０】
・入力データ振幅は、0−3V、
・出力データ振幅は、0−10V、
・入力データ周波数は、125KHz、
・出力データ周波数は、62.5KHz、
・セットアップ時間は、１us、
・制御信号は、SMPとその反転信号XSMP、
・電源は、10V電源とGND、
・消費電力（198入力回路分合計）は、
・0．006mW（データすべて０）、
・0．36mW（データ０、１同一割合）、
・0．69mW（データすべて１）
消費電力は入力データによって変化し、最大０．６９ｍＷ(198入力回路分合計、SMP、反転信号ＸＳＭＰの消費電力0.17mWは除く)となる。
【０１１１】
上記した消費電力の約半分は、プリチャージ用の容量Ｃ２の充放電に伴うものである。すなわち、消費電力の多くは、容量Ｃ２の充放電に伴うものであり、サンプリングレベル変換回路において、容量Ｃ２の電荷の再分配や、リークが動作周波数の下限を支配している。
【０１１２】
この例によるサンプリングレベル変換回路の設計では、動作マージンを大きくとるために、容量Ｃ２の容量値は、やや大きめに設定してある。なお、低消費電力化を図る場合には、容量Ｃ２の容量値は、小さく設定される。
【０１１３】
図１４、及び図１５は、図７に示した本発明の実施例の２相展開回路のクロックスキューフリーに関するシミュレーション結果を示す図である。図１４（ａ）は、テストベクトル（DATA，SMP，XSMP，DATAODD,DATAEVEN）の信号波形を示す図であり、図１４（ｂ）は、クロックスキューが存在せず、正常動作時のシミュレーション結果を示している。
【０１１４】
図１５（ａ）は、サンプリングパルス信号ＳＭＰに対して反転信号ＸＳＭＰの遷移タイミングが２ｕｓ遅れている場合、図１５（ｂ）は、サンプリングパルス信号ＳＭＰに対して反転信号ＸＳＭＰの遷移タイミングが２ｕｓ進んでいる場合における、本発明の実施例の２相展開回路の動作のシミュレーション結果を示している。
【０１１５】
図１５から、サンプリングパルス信号ＳＭＰに対して反転信号ＸＳＭＰの遷移タイミングが±２ｕｓずれても、ロジックエラーは発生せず、図１４（ｂ）のデータ出力と同一のデータが出力されており、正常動作することが確認できる。
【０１１６】
次に、本発明に係る表示装置の実施例について説明する。図１６は、本発明に係るサンプリングシフト回路と２相展開回路を備えた液晶表示装置の構成を示す図である。ＬＣＤ（Liquid Crystal Display）モジュールの低コスト化、低消費電力化を図るものであり、デジタルアナログ変換器ＤＡＣ１０４がパネル上に搭載されているため、外付けのメモリ内蔵コントローラＩＣ１２０は、ロジック回路のみとなる。このため、コントローラＩＣ１２０の製造には、微細プロセスが適用可能であり、電源電圧を下げるとともに、チップサイズを縮減することができ、低消費電力化、低コスト化が可能となる。
【０１１７】
さらに図１６に示すように、コントローラＩＣ１２０と液晶表示パネル１００との間のデータバスの幅を太くして１９８bitsとし、フレームメモリ１２１から、映像デジタルデータを、データバスを介して、液晶表示パネル１００側に転送している。このように、フレームメモリ１２１のプリチャージ周波数を遅くしており、コントローラＩＣ１２０の低消費電力化が図れる。
【０１１８】
図１６を参照すると、図示されないホスト（ＣＰＵ）とのバスインタフェースをとるコントローラ１２２と、１フレーム分の映像情報を蓄積するフレームメモリ１２１と、を備えたコントローラＩＣ１２０と、ＤＣ-ＤＣコンバータ／階調電源回路１３０と、を備えている。液晶表示パネル（「表示デバイス基板」ともいう）１００には、フレームメモリ１２１からパラレルに転送される１９８ビット（例えば階調６ビット、３３個画素分の映像データ）のデータ（０−３Ｖ）を入力し、０−１０Ｖの振幅の信号にレベル変換するサンプリングレベル変換回路１０１と、サンプリングレベル変換回路１０１の出力をシリアル入力し２ビットのパラレルビットに展開する２相展開回路１０２と、２相展開回路１０２の出力である３９６ビットをラッチするラッチ回路１０３と、６つのラッチ回路１０３から出力される６ビット（階調６ビット）の信号を入力するＤＡＣ１０４（６６回路）と、ＤＡＣ１０４（６６回路）の出力をそれぞれ受け、液晶画素アレイ１１０の列側の入力数（Ｎ列）と同一数の出力を有し、タイミング系信号レベルシフタ１０６から出力されるセレクタ制御信号に従い、順次、選択されたデータ線に映像信号を出力するセレクタ１０５を備えている。タイミング系信号レベル変換回路１０６は、０−１０Ｖのサンプリングパルス信号ＳＭＰ、ＸＳＭＰ、ラッチクロック、セレクタ制御信号を出力する。シフトレジスタ１０８Ａ、出力バッファ１０８Ｂは液晶画素アレイ１１０の走査線を駆動する垂直ドライバ１０８（走査線駆動回路）を構成する。ＤＣ-ＤＣコンバータ／階調電源回路１３０は、サンプリングレベル変換回路１０１、タイミング系信号レベル変換回路１０６に電源を供給する。Ｍ行Ｎ列の液晶画素アレイ１１０の一画素１１１は、例えば ＡＭ（アクティブマトリクス方式）ＬＣＤの場合、ワード線にゲートが接続され、データ線にドレイン（ソース）が接続され、ソース（ドレイン）が画素電極に接続されスイッチをなすトランジスタ（ＴＦＴ）と、保持（補助）容量と、画素電極と対向基板（ＣＯＭ）の間に封止された液晶層（図中、三角と逆三角を重ねた記号は液晶容量を示している）からなる。
【０１１９】
図１７は、図１６の部分拡大図であり、サンプリングレベル変換回路と２相展開回路と、サンプリングパルス信号ＳＭＰ、ＸＳＭＰの接続関係を示したものである。図１７において、１０２Ａは、図７に示したサンプリングレベル変換回路と２相展開回路を備えた構成のうち、出力信号として、奇、偶の反転信号ＸＤＡＴＡＯＤＤ、ＸＤＡＴＡＥＶＥＮを用いず、奇、偶の正転信号ＤＡＴＡＯＤＤ、ＤＡＴＡＥＶＥＮのみを用いるものであり、図７に示す構成において、反転信号ＸＤＡＴＡＯＤＤを出力するためのインバータ２０と、ＸＤＡＴＡＥＶＥＮを出力するためのインバータ２９を削除してもよい。
【０１２０】
サンプリングパルス信号ＳＭＰとその反転信号ＸＳＭＰは、サンプリングレベル変換回路と２相展開回路に共通であるため、コントローラからのタイミング信号をレベルシフトする回路１０６（図１６）は、図２３、図２４等に示した従来の回路構成のものを用いてもよい。
【０１２１】
３組のサンプリングレベルシフト・２相展開回路１０２Ａからの出力（サンプリングレベルシフト・２相展開回路１０２Ａは図１６のラッチ回路１０３を出力段に備えている）は、６ビットＤＡＣ１０４に入力され、ＤＡＣ１０４の出力電圧は、順次（時間とともに）、セレクタ（ＭＰＸ）１０５で選択されてデータ線に出力される。
【０１２２】
次に本発明のさらに別の実施例として、本発明に係るサンプリングレベル変換回路と、インバータ、及びラッチを用いて、６相展開回路を構成した例について、図１８、及び図１９を参照して説明する。なお、図１８、及び図１９は、単に、図面作成の都合で分図されたものである。
【０１２３】
図１８に示す構成は、図７に示した２相展開回路からなり、この２相展開回路は、入力信号から、奇、偶の正転信号ＤＡＴＡＯＤＤ、ＤＡＴＡＥＶＥＮをサンプリングパルス信号ＳＭＰの立ち上がりに同期して並列出力する構成としたものである。なお、図１８に示す２相展開回路のサンプリングレベル変換回路において、容量Ｃ１、Ｃ２は、ＭＯＳキャパシタで構成されている。
【０１２４】
図１９に示す構成において、ＤＡＴＡＯＤＤ系は、図１８の２相展開回路において、ＤＡＴＡＯＤＤが伝達されるノード（Ａ）の電位をインバータ８２、８３で遅延させ、入力データ（ＤＡＴＡ）の周波数を６分周した信号ＤＣＬの立ち上がりで出力するラッチ（クロックドインバータ５２、インバータ５３、クロックドインバータ５４）と、ラッチの出力を反転した信号をＤ１として出力するインバータ５５を備えている。
【０１２５】
ノードＡの電位を、信号ＸＳＭＰの立ち下がりで取り込み、信号ＳＭＰの立ち上がりで出力する第１のマスタースレーブ型のラッチ（クロックドインバータ３０、インバータ３１、クロックドインバータ３２、クロックドインバータ３３、インバータ３４、クロックドインバータ３５）と、クロックドインバータ３３の出力（ノードＣ）を信号ＸＳＭＰの立ち下がりで取り込み、信号ＳＭＰの立ち上がりで出力する第２のマスタースレーブ型のラッチ（クロックドインバータ３６、インバータ３７、クロックドインバータ３８、クロックドインバータ３９（出力はノードＥ）、インバータ４０、クロックドインバータ４１）を備え、第１のマスタースレーブ型のラッチのインバータ３４の出力をインバータ４２で反転した信号を、信号ＤＣＬの立ち上がりで出力するラッチ（クロックドインバータ４８、インバータ４９、クロックドインバータ５０）と、このラッチの出力を反転した信号をＤ３として出力するインバータ５１を備えている。第２のマスタースレーブ型のラッチのインバータ４０の出力をインバータ４３で反転した信号を、信号ＤＣＬの立ち上がりで出力するラッチ（クロックドインバータ４４、インバータ４５、クロックドインバータ４６）と、このラッチの出力を反転した信号をＤ５として出力するインバータ４７を備えている。
【０１２６】
ＤＡＴＡＥＶＥＮ系は、２相展開回路において、ＤＡＴＡＥＶＥＮ信号が伝達されるノード（Ｆ）をインバータ８４、８５で遅延させ、入力データを６分周した信号ＤＣＬの立ち上がりで出力するラッチ（クロックドインバータ７８、インバータ７９、クロックドインバータ８０）と、ラッチの出力を反転した信号をＤ０として出力するインバータ８１を備えている。
【０１２７】
ノードＦの電位を、信号ＸＳＭＰの立ち下がりで取り込み、信号ＳＭＰの立ち上がりで出力する第３のマスタースレーブ型のラッチ（クロックドインバータ５６、インバータ５７、クロックドインバータ５８、クロックドインバータ５９、インバータ６０、クロックドインバータ６１）と、クロックドインバータ５９の出力（ノードＨ）を信号ＸＳＭＰの立ち下がりで取り込み、信号ＳＭＰの立ち上がりで出力する第４のマスタースレーブ型のラッチ（クロックドインバータ６２、インバータ６３、クロックドインバータ６４、クロックドインバータ６５（出力はノードＪ）、インバータ６６、クロックドインバータ６７）を備え、第３のマスタースレーブ型のラッチのインバータ６０の出力をインバータ６８で反転した信号を、信号ＤＣＬの立ち上がりで出力するラッチ（クロックドインバータ７４、インバータ７５、クロックドインバータ７６）と、このラッチの出力を反転した信号をＤ２として出力するインバータ７７を備えている。第４のマスタースレーブ型のラッチのインバータ６６の出力をインバータ６９で反転した信号を、信号ＤＣＬの立ち上がりで出力するラッチ（クロックドインバータ７０、インバータ７１、クロックドインバータ７２）と、このラッチの出力を反転した信号をＤ４として出力するインバータ７３を備えている。
【０１２８】
図２０は、図１８、図１９に示した６相展開回路の動作を示すタイミング図である。入力データＤＡＴＡからＤＡＴＡＯＤＤ（ノードＡ）、ＤＡＴＡＥＶＥＮ（Ｆ）が生成される。ＤＡＴＡＯＤＤのパスのノードＣ、Ｅで、ノードＡの信号がサンプリングパルス信号ＳＭＰの１サイクル、２サイクル分遅延され、入力データＤＡＴＡの６分周クロックであるＤＣＬの立ち上がり（入力データＤＡＴＡの７が入力されるタイミング）で、ノードＡ、Ｃ、ＥのデータがＤ１、Ｄ３、Ｄ５として出力される。ＤＡＴＡＥＶＥＮのパスのノードＨ、Ｊで、ノードＦの信号がサンプリングパルス信号ＳＭＰの１サイクル、２サイクル分遅延され、入力データＤＡＴＡの６分周クロックであるＤＣＬの立ち上がり（入力データＤＡＴＡの７が入力されるタイミング）で、ノードＦ、Ｈ、ＪのデータがＤ０、Ｄ２、Ｄ４として出力される。
【０１２９】
図２１は、本発明の別の実施例のサンプリングレベル変換回路の構成を示す図である。図２１を参照すると、この実施例のサンプリングレベル変換回路は、図１に示した前記実施例における評価用の素子と検出用の素子の接続位置を入れ替えたものであり、サンプリングパルス信号ＳＭＰがＨｉｇｈレベルのときオンする評価用のＮチャネルＭＯＳトランジスタＭＮ２を低位側（グランド側）に配置し、サンプリング回路をなす容量Ｃ１の端子電圧をゲートに入力するＮチャネルＭＯＳトランジスタＭＮ３を、ソースが高位側電源（１０Ｖ）に接続されているプリチャージ制御用のＰチャネルＭＯＳトランジスタＭＰ１のドレインと、ソースが低位側電源に接続されているＮチャネルＭＯＳトランジスタＭＮ２のドレインとの間に挿入している。
【０１３０】
図１に示した前記実施例のサンプリングレベル変換回路は、入力端子に入力される信号（ＤＡＴＡ）の振幅電圧（Ｈｉｇｈレベル電圧）が、ＮチャネルＭＯＳトランジスタＭＮ２の閾値ＶTHに近い場合に用いて好適とされる。すなわち、容量Ｃ１の端子電圧（入力信号電圧）をゲートに入力とするＮチャネルＭＯＳトランジスタＭＮ２のソースが低位側電源（グランド電圧）に接続されており、入力端子に入力される信号の振幅電圧（容量Ｃ１の端子電圧）がゲート・ソース間電圧Ｖgsとなる。
【０１３１】
これに対して、図２１に示した本実施例の回路構成においては、入力端子に入力される信号の振幅電圧（容量Ｃ１の端子電圧）をゲートに入力とするＮチャネルＭＯＳトランジスタＭＮ３のソースは、ＮチャネルＭＯＳトランジスタＭＮ２を介して低位側電源（グランド電位）に接続されており、このため、ＮチャネルＭＯＳトランジスタＭＮ３のゲート・ソース間電圧Ｖgsは、入力信号（ＤＡＴＡ）の電圧よりも低くなる。例えば、サンプリングパルス信号ＳＭＰがＨｉｇｈレベル期間の出力期間において、セットアップ期間にサンプリングされた入力信号電圧がＨｉｇｈレベルのとき、ＭＯＳトランジスタＭＮ３がオンし、オン状態のＮチャネルＭＯＳトランジスタＭＮ２（オン抵抗ｒon）を介して容量Ｃ２の蓄積電荷は放電されるが、このＭＯＳトランジスタＭＮ３のゲート・ソース間電圧Ｖgsは、入力信号の電圧（容量Ｃ１の端子電圧）から、ＮチャネルＭＯＳトランジスタＭＮ２のドレイン電流Ｉとｒonによる電圧降下分差し引いたものとなる。よって、この実施例は、入力信号の振幅電圧（Ｈｉｇｈレベル電圧ＶIH）が、トランジスタＭＮ３の閾値電圧ＶTHよりも、十分高い場合に適用される。
【０１３２】
また、本実施例では、図１の検出用素子であるＮチャネルＭＯＳトランジスタＭＮ２と、評価用素子であるＮチャネルＭＯＳトランジスタＭＮ３の接続位置を入れ替えることで、出力期間における、容量Ｃ２の蓄積電荷の電荷再分配に伴う電圧変動を低減し、容量Ｃ２の容量値をさらに小さくするようにしている。すなわち、ＮチャネルＭＯＳトランジスタＭＮ３のゲート電位が０Ｖ（入力信号電圧＝Ｌｏｗレベル）で、サンプリングパルス信号ＳＭＰがＨｉｇｈレベル（１０Ｖ）の場合、ＮチャネルＭＯＳトランジスタＭＮ３はオフとされ、容量Ｃ２の端子に付加されるストレー容量Ｃｓのうち、ＰチャネルＭＯＳトランジスタＭＰ１以外のＭＯＳトランジスタの寄生容量Ｃnは、ゲートに０Ｖが印加されておりオフ状態のＮチャネルＭＯＳトランジスタＭＮ３のゲート・ドレイン間容量Ｃgd（MN3）のみとなり（Ｃgb（MN3）はトランジスタＭＮ３がオフのため考慮する必要はない）、Ｃgd（MN3）はほぼ０で近似され、図１、図９等を参照して説明した前記実施例における、ＮチャネルＭＯＳデバイスの寄生容量Ｃｎ＝（W・L）Ｃoxよりも小さい。したがって、容量Ｃ２の端子に付加されるストレー容量の合成値Ｃｓは、図１を参照して説明した前記実施例の容量よりも小さい。
【０１３３】
サンプリングパルス信号ＳＭＰがＨｉｇｈレベル（１０Ｖ）のときの、電荷再分配後の電圧降下ΔＶは、前述したように、
ΔＶ＝Ｖ−Ｖ’＝Ｖ・Ｃｓ／（Ｃｓ＋Ｃ２）
で与えられる。すなわち、この実施例では、ストレー容量の合成値Ｃｓが小さいため、ある値ΔＶに設定するために必要とされる容量Ｃ２の容量値は、図１に示した構成と較べて、小さくすることができる。
【０１３４】
なお、図２１に示したサンプリングレベル変換回路の基本動作は、図１を参照して説明した前記実施例と同様とされるため、その説明は省略する。
【０１３５】
図２２は、本発明のさらに別の実施例の多相（ｎ相）展開回路の構成を示す図である。図２２を参照すると、この実施例は、低電圧振幅のロジック信号（０−３V）のシリアルデータをｎ相に展開するものであり、シフトレジスタ１０１０の２つの出力をサンプリングパルス信号ＸＳＭＰ、ＳＭＰとして入力し、データ線（ＤＡＴＡ）にサンプリング回路の入力端子が接続されている、サンプリングレベル変換回路をｎ個備え、ｎ個のサンプリングレベル変換回路の出力を、シフトレジスタ１０１０の出力信号Ａ２、Ａ３、Ａ４、…に基づき、それぞれラッチする第１のラッチ回路と、第１のラッチ回路の出力をデータ信号をｎ分周したラッチタイミング信号ＤＣＬでラッチする第２のラッチ回路をｎ個備えて構成されている。
【０１３６】
より詳細には、シフトレジスタ１０１０は、パラレル出力Ａ１〜Ａｎ＋１を有しており（図２２では、Ａ４までが示されている）、このうち信号Ａ１は、データ信号を容量Ｃ１０１にサンプリングするサンプリング回路のＮチャネルＭＯＳトランジスタＭＮ１０１のゲートに入力され、信号Ａ２は、ＰチャネルＭＯＳトランジスタＭＰ１０１とＮチャネルＭＯＳトランジスタＭＮ１０３のゲートに入力されており、ソースがグランド電位に接続されドレインがＮチャネルＭＯＳトランジスタＭＮ１０３のソースに接続され、ゲートがサンプリング回路の容量Ｃ１０１の端子電圧（ノードＢの電圧）に接続されているＮチャネルＭＯＳトランジスタＭＮ１０２を備え、ＰチャネルＭＯＳトランジスタＭＰ１０１のソースは１０Ｖ電源に接続され、ＰチャネルＭＯＳトランジスタＭＰ１０１とＮチャネルＭＯＳトランジスタＭＮ１０３のドレインの接続点に容量Ｃ１０２が接続されて、サンプリングレベル変換回路を構成している。このサンプリングレベル変換回路は、図１に示した構成とは、回路構成は同一であるが、供給されるサンプリングパルス信号の制御が相違しており、サンプリングパルス信号ＳＭＰに対応する信号Ａ２は、信号Ａ１（サンプリングパルス信号ＸＳＭＰに対応）に対して、シフトレジスタ１０１０の１クロック分遅延しており、信号Ａ１は、信号Ａ２の反転信号ではない。
【０１３７】
サンプリングレベル変換回路の容量Ｃ１０２の端子電圧（ノードＣの電圧）を入力とし、信号Ａ２のＨｉｇｈレベルでオンし、入力信号を反転出力するクロックドインバータ２１１と、クロックドインバータ２１１の出力を入力とするインバータ２１２と、インバータ２１２の出力を入力とし信号Ａ２がＬｏｗレベルのときオンし、入力信号を反転出力するクロックドインバータ２１３とが第１のラッチ回路を構成し、この第１のラッチ回路は、信号Ａ２のＨｉｇｈレベルへの立ち上がりで入力データ（ノードＣの反転信号）を出力し、信号Ａ２がＬｏｗレベルのときデータを記憶する。第１のラッチ回路の出力（ノードＤ）が入力端子に接続され、データ信号のｎ分周クロックＤＣＬのＨｉｇｈレベルでオンし、入力信号を反転出力するクロックドインバータ２１４と、クロックドインバータ２１４の出力を入力とするインバータ２１５と、インバータ２１５の出力を入力とし信号ＤＣＬがＬｏｗレベルのときオンし、入力信号を反転出力するクロックドインバータ２１６とが第２のラッチ回路を構成し、この第２のラッチ回路は、信号ＤＣＬのＨｉｇｈレベルへの立ち上がりで入力データの反転（ノードＤの状態）を出力し、信号ＤＣＬがＬｏｗレベルのとき出力データを記憶する。
【０１３８】
シフトレジスタ１０１０の出力信号Ａ２とＡ３を入力とするサンプリングレベル変換回路（ＮチャネルＭＯＳトランジスタＭＮ２０１、ＭＮ２０２、ＭＮ２０３とＰチャネルＭＯＳトランジスタＭＰ２０１と容量Ｃ２０１、Ｃ２０２からなる）、第１のラッチ回路（３１１、３１２、３１３）、第２のラッチ回路（３１４、３１５、３１６）も、上記した回路と同様とされる。
【０１３９】
シフトレジスタ１０１０の出力信号Ａ３とＡ４を入力とするサンプリングレベル変換回路（ＮチャネルＭＯＳトランジスタＭＮ３０１、ＭＮ３０２、ＭＮ３０３とＰチャネルＭＯＳトランジスタＭＰ３０１と容量Ｃ３０１、Ｃ３０２からなる）、第１のラッチ回路（４１１、４１２、４１３）、第２のラッチ回路（４１４、４１５、４１６）も上記した回路と同様とされる。
【０１４０】
このように、本実施例においては、シフトレジスタから出力される、互いに１データサイクル分位相のずれたｎ＋１相の信号のうち、二つの隣接する位相の信号を、サンプリングパルス信号ＸＳＭＰ、ＳＭＰとして、サンプリングレベル変換回路に入力し、位相の遅れた方のサンプリングパルスで第１のラッチ回路でラッチし、これをデータ信号の周波数をｎ分周したクロックＤＣＬに同期してラッチ出力することで、ｎ相のパラレル信号を出力する。なお、シフトレジスタ１０１０をｎ＋１段のＤ型フリップフロップで構成し、ｉ段目のＤ型フリップフロップの出力をＡｉとして、ｎ個のサンプリングレベル変換回路に、サンプリングパルス信号（Ａｉ，Ａｉ＋１）をそれぞれ供給するようにしてもよい。信号Ａｉの生成回路としては、シフトレジスタに限定されるものでなく、１データサイクル分位相がずれた多相クロックを生成する任意の回路が用いられる。
【０１４１】
図２３は、図２２の回路における各ノードの信号波形の推移の一部を示す図である。２段目のサンプリングレベル変換回路についてみると、シフトレジスタ１０１０の信号Ａ２の立ち上がりのタイミングで、ＭＯＳトランジスタＭＮ２０１がオンし、このとき信号Ａ３はＬｏｗレベルであるためＭＯＳトランジスタＭＰ２０１がオンし、ＭＯＳトランジスタＭＮ２０３がオフし、ノードＧは１０Ｖにプリチャージされ、サンプリング回路のノードＦには、データ信号（２）のＨｉｇｈレベル（３Ｖ）がサンプリングされる（セットアップ期間）。
【０１４２】
次に、信号Ａ２の立ち上がりから１データサイクル期間遅れて、信号Ａ３が立ち上がり、サンプリングレベル変換回路のＭＯＳトランジスタＭＰ２０１がオフし、ＭＯＳトランジスタＭＮ２０３がオンし、出力期間となり、ＭＯＳトランジスタＭＮ２０２のゲート電位が３Ｖとされ、ＭＯＳトランジスタＭＮ２０２がオンし、容量Ｃ２０２の蓄積電荷（セットアップ期間に充電された電荷）はＭＯＳトランジスタＭＮ２０３、２０２を介してグランドに放電され、ノードＧは０Ｖとなる。そして、信号Ａ３の立ち上がりで、クロックドインバータ３１１がオンし、ノードＨには、容量Ｃ２０２の端子電圧を反転した論理値であるＨｉｇｈレベルが出力される。
【０１４３】
つづいて信号Ａ３がＬｏｗレベルとなり、ノードＨの状態（Ｈｉｇｈレベル）は、インバータ３１２、３１３よりなるフリップフロップで記憶される。同時に、ノードＧの容量Ｃ２０２は、電源電圧（１０Ｖ）にプリチャージされて、次の動作の準備が行われる。
【０１４４】
シフトレジスタ１０１０の出力Ａ２、Ａ３、Ａ４、…に応じて、ノードＤ、Ｈ、Ｌ、…には、順次、サンプリングされたデータがラッチされ、データ線（ＤＡＴＡ）にシリアルに供給されるｎ個のデータのラッチが完了した時点で、ｎ個の第２のラッチ回路にラッチタイミング信号ＤＣＬが共通に入力され、この信号ＤＣＬの立ち上がりに同期して、ｎ個の第２のラッチ回路から、ｎビットのパラレル信号が出力される。すなわち、図２３に示す例では、第２のラッチ回路の出力ノードＥ、Ｉ、Ｍは、ラッチタイミング信号ＤＣＬの立ち上がりでＨｉｇｈ、Ｌｏｗ、Ｈｉｇｈとなる。
【０１４５】
図２２に示す例では、ｎ個の第２のラッチ回路からのｎビットパラレル出力はＤＡＣ回路１０２０に入力されているが、ｎ相展開回路の出力先は、ＤＡＣ回路に限定されるものでないことは勿論である。
【０１４６】
なお、上記各実施例では、トランジスタとして多結晶シリコンＴＦＴを用いたレベル変換回路、２相展開回路、６相展開回路について説明したが、単結晶シリコン基板上に形成されるＣＭＯＳ回路を用いてもよいことは勿論である。また、集積回路ではなく、個別半導体素子、コンデンサ等のディスクリート電子部品を用いて回路基板に実装する構成にも適用可能であることは勿論である。
【０１４７】
また図１６、図１７では、液晶表示装置とそのデータ線駆動回路を例に説明したが、ＡＭ（アクティブマトリクス方式）の有機ＥＬ表示装置に対しても同様にして適用可能である。
【０１４８】
さらに、入力信号の振幅電圧を０−３Ｖ、出力振幅を０−１０Ｖとした例について説明したが、かかる構成に限定されるものではない。
【０１４９】
また２相、６相展開回路以外にも、同様にして、２Ｎ相に展開する回路を構成することができるほか、ｎ相展開回路によれば任意数の相へ展開することができる。
【０１５０】
さらに、マスタースレーブラッチのフリップフロップ（入力と出力が相互に接続された２つのインバータ）を構成するクロックドインバータ（例えば図３の１３、１６等）は、サンプリングパルス信号ＳＭＰ、反転信号ＸＳＭＰでオン、オフ制御されるトランスファスイッチとインバータで置き換える構成としてもよく、ラッチにおける信号伝達をオン、オフ制御するクロックドインバータ（例えば図３の１１、１４等）を、トランスファゲートで構成してもよい。
【０１５１】
以上本発明を上記各実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものでなく、特許請求の範囲の請求項の発明の範囲で、当業者がなし得るであろう各種変形、修正を含むことは勿論である。
【０１５２】
【発明の効果】
以上説明したように、本発明に係るサンプリングレベル変換回路によれば、定常電流が流れず、低消費電力化を図ることができるとともに、単相の信号入力としたことで、接続端子数を縮減している。
【０１５３】
さらに、本発明に係るサンプリングレベル変換回路、２相展開回路、及び多相展開回路によれば、駆動を簡易化し、余計な電源を不要としており、外部コントローラ回路との例えば３Ｖインターフェイス、ＬＣＤモジュール等表示パネルに搭載されるＤＡＣアレイとのインターフェイスに用いて好適とされる。
【図面の簡単な説明】
【図１】本発明の一実施例のサンプリングレベル変換回路の構成を示す図である。
【図２】（ａ）、（ｂ）は、本発明の一実施例のサンプリングレベル変換回路の動作を説明するための図である。
【図３】本発明の第２の実施例のサンプリングレベル変換回路とラッチ回路を備えた構成を示す図である。
【図４】本発明の第２の実施例のサンプリングレベル変換回路とインバータの動作を説明するための図である。
【図５】本発明の第２の実施例のサンプリングレベル変換回路とインバータを備えた構成を示す図である
【図６】（ａ）、（ｂ）は本発明の第２の実施例のサンプリングレベル変換回路とインバータを備えた構成において、クロックスキューによる誤動作発生の有無を説明するための図である。
【図７】本発明の第３の実施例の２相展開回路の構成を示す図である。
【図８】本発明の第３の実施例の２相展開回路の動作を説明するための図である。
【図９】本発明の一実施例のサンプリングレベル変換回路の設計を説明するための図である。
【図１０】本発明の一実施例のサンプリングレベル変換回路の設計を説明するための図であり、検出用トランジスタの特性を示す図である。
【図１１】本発明の一実施例のサンプリングレベル変換回路の設計を説明するための図であり、プリチャージ容量の放電特性と、検出用トランジスタの特性示す図である。
【図１２】本発明の一実施例のサンプリングレベル変換回路の動作のシミュレーション結果を示す図である。
【図１３】本発明の一実施例のサンプリングレベル変換回路の設計を説明するための図であり、プリチャージ容量の放電特性と、サンプリング容量の充電放電特性のシミュレーション結果を示す図である。
【図１４】本発明の第３の実施例の２相展開回路におけるクロックスキューフリーな動作を確認したシミュレーション結果を示す図である。
【図１５】本発明の第３の実施例の２相展開回路におけるクロックスキューフリーな動作を確認したシミュレーション結果を示す図である。
【図１６】ＤＡＣ内蔵ＬＣＤの構成の一例を示す図である。
【図１７】ＤＡＣ内蔵ＬＣＤの構の２相展開回路周辺の構成を示す図である。
【図１８】 本発明の第３の実施例の６相展開回路の構成を示す図である。
【図１９】 本発明の第３の実施例の６相展開回路の構成を示す図である。
【図２０】 本発明の第３の実施例の６相展開回路の動作を説明するための図である。
【図２１】本発明の他の実施例のサンプリングレベル変換回路の構成を示す図である。
【図２２】本発明の他の実施例のｎ相展開回路の構成を示す図である。
【図２３】本発明の他の実施例のｎ相展開回路の動作を説明するための図である。
【図２４】従来のレベル変換回路の構成を示す図である。
【図２５】従来のレベル変換回路の構成を示す図である。
【図２６】従来のレベル変換回路の構成を示す図である。
【符号の説明】
１０ ＣＭＯＳインバータ回路（バッファ回路）
１１、１３、１４、１６、１７、１９ クロックドインバータ
１２、１５、１８ インバータ
２０、２１、２３、２６、２８、２９ インバータ
２２、２４、２５、２７ クロックドインバータ
３０、３２、３３、３５、３６、３８、３９ クロックドインバータ
３１、３４、３７ インバータ
４０、４２、４３、４５、４７、４９ インバータ
４１、４４、４６、４８ クロックドインバータ
５０、５２、５４、５６、５８、５９ クロックドインバータ
５１、５３、５５、５７ インバータ
６０、６３、６６、６８、６９ インバータ
６１、６２、６４、６５、６７ クロックドインバータ
７０、７２、７４、７６、７８、８０ クロックドインバータ
７１、７３、７５、７７、７９、８１、８２、８３、８４、８５ インバータ
１００ ＬＣＤモジュール（液晶表示パネル）
１０１ サンプリングレベル変換回路
１０２ ２相展開回路
１０３ ラッチ
１０４ ＤＡＣ
１０５ セレクタ
１０６ タイミング系レベル変換回路
１０８ 走査線駆動回路
１０８Ａ シフトレジスタ
１０８Ｂ 出力バッファ
１１０ 液晶画素アレイ
１１１ 画素
１２０ コントローラＩＣ
１２１ フレームメモリ（表示メモリ）
１２２ コントローラ
１３０ ＤＣ-ＤＣコンバータ／階調電源回路
２１１、２１３、２１４、２１６、３１１、３１３、３１４、３１６、４１１、４１３、４１４、４１６ クロックドインバータ
２１２、２１５、３１２、３１５、４１２、４１５ インバータ
１０１０ シフトレジスタ
１０２０ ＤＡＣ回路
ＭＮ１〜１２、ＭＮ１０１〜１０３、ＭＮ２０１〜２０３、ＭＮ３０１〜３０３ ＮチャネルＭＯＳトランジスタ（ＮチャネルＴＦＴ）
ＭＰ１〜ＭＰ６、ＭＰ１１、ＭＰ１２、ＭＰ１０１、ＭＰ２０１、ＭＰ３０１ＰチャネルＭＯＳトランジスタ（ＰチャネルＴＦＴ）
Ｃ１、Ｃ２、Ｃ１０１、Ｃ１０２、Ｃ２０１、Ｃ２０２、Ｃ３０１、Ｃ３０２容量（キャパシタ）

Claims (34)

1. 入力されるサンプリング制御信号が、第１の値のときセットアップ期間とされ、第２の値のとき出力期間とされ、
   前記サンプリング制御信号がセットアップ期間を示すときに、出力ノードの充電パスに挿入されているスイッチ素子をオンし前記出力ノードを高位側電源電圧にプリチャージする手段と、
   前記サンプリング制御信号がセットアップ期間を示すときに、入力端子と入力電圧保持ノード間のスイッチをオンして入力信号電圧を入力電圧保持ノードにサンプリングする手段と、
   を備え、
   前記セットアップ期間中に、前記サンプリング制御信号に基づき、前記出力ノードの放電パスはオフ状態に保たれ、且つ、前記入力電圧保持ノードは前記高位側電源から切り離され、前記出力ノードの前記高位側電源電圧へのプリチャージと、前記入力電圧保持ノードへの前記入力電圧のサンプリングとが行われ、
   前記サンプリング制御信号が出力期間を示すときに、前記入力端子と前記入力電圧保持ノード間のスイッチ素子はオフし、前記セットアップ期間中に前記入力電圧保持ノードにサンプリングされた前記入力信号電圧の論理値に応じて、前記出力ノードの放電パスに挿入されているスイッチ素子がオン又はオフされ、前記放電パスに挿入されている前記スイッチ素子がオンのとき、前記放電パスはオン状態とされて、プリチャージされた前記出力ノードの放電が行われ、前記放電パスに挿入されている前記スイッチ素子がオフのとき、プリチャージされた前記出力ノードの放電は行われない、構成とされている、ことを特徴とするサンプリングレベル変換回路。
2. 高位側電源と低位側電源間に直列形態に接続されている第１乃至第３のスイッチ素子を備え、
   前記第１のスイッチ素子と前記第２のスイッチ素子の接続点には第１の容量が接続され、
   入力信号が入力される入力端子と前記第３のスイッチ素子の制御端子との間に接続された第４のスイッチ素子を備え、
   前記第３のスイッチ素子の制御端子と前記第４のスイッチ素子との接続点には第２の容量が接続され、
   前記第１のスイッチ素子と前記第２のスイッチ素子は、それぞれの制御端子に第１のサンプリング制御信号が共通に入力され、一方がオンのとき、他方はオフとされ、
   前記第４のスイッチ素子の制御端子には、第２のサンプリング制御信号が入力され、
   前記第１の容量の端子電圧が、直接に、又は、間接的に、出力信号として取り出される、ことを特徴とするサンプリングレベル変換回路。
3. 高位側電源と低位側電源間に直列形態に接続されている第１乃至第３のスイッチ素子を備え、
   前記第１のスイッチ素子と前記第２のスイッチ素子の接続点には第１の容量が接続され、
   入力信号が入力される入力端子と前記第２のスイッチ素子の制御端子との間に接続された第４のスイッチ素子を備え、
   前記第２のスイッチ素子の制御端子と前記第４のスイッチ素子との接続点には第２の容量が接続され、
   前記第１のスイッチ素子と前記第３のスイッチ素子は、それぞれの制御端子に第１のサンプリング制御信号が共通に入力され、一方がオンのとき、他方はオフとされ、
   前記第４のスイッチ素子の制御端子には、第２のサンプリング制御信号が入力され、
   前記第１の容量の端子電圧が、直接に、又は、間接的に、出力信号として取り出される、ことを特徴とするサンプリングレベル変換回路。
4. 高位側電源と低位側電源間に直列形態に接続されている第１乃至第３のスイッチ素子を備え、
   前記第１のスイッチ素子と前記第２のスイッチ素子の接続点には第１の容量が接続され、
   入力信号が入力される入力端子と前記第３のスイッチ素子の制御端子との間に接続された第４のスイッチ素子を備え、
   前記第３のスイッチ素子の制御端子と前記第４のスイッチ素子との接続点に第２の容量が接続されており、
   前記第１のスイッチ素子の制御端子と前記第２のスイッチ素子の制御端子には第１のサンプリング制御信号が共通に入力され、
   前記第１のサンプリング制御信号が第２の論理値のとき、前記第１のスイッチ素子がオンし、前記第２のスイッチ素子はオフし、前記第１の容量が前記高位側電源の電源電圧に充電され、
   前記第４のスイッチ素子の制御端子には、第２のサンプリング制御信号が入力され、前記第２のサンプリング制御信号が第１の論理値のとき前記第４のスイッチ素子はオンし、前記第２の容量は前記入力信号電圧で充電され、
   前記第１のサンプリング制御信号が第１の論理値のとき、前記第１のスイッチ素子はオフし、前記第２のスイッチ素子がオンし、このときの前記第１の容量の端子電圧が、直接に、又は、間接的に、出力信号として取り出される、ことを特徴とするサンプリングレベル変換回路。
5. 高位側電源と低位側電源間に直列形態に接続されている第１乃至第３のスイッチ素子を備え、
   前記第１のスイッチ素子と前記第２のスイッチ素子の接続点には第１の容量が接続され、
   入力信号が入力される入力端子と前記第２のスイッチ素子の制御端子との間に接続された第４のスイッチ素子を備え、
   前記第２のスイッチ素子の制御端子と前記第４のスイッチ素子との接続点に第２の容量が接続されており、
   前記第１のスイッチ素子の制御端子と前記第３のスイッチ素子の制御端子には第１のサンプリング制御信号が共通に入力され、
   前記第１のサンプリング制御信号が第２の論理値のとき、前記第１のスイッチ素子がオンし、前記第３のスイッチ素子はオフし、前記第１の容量が前記高位側電源の電源電圧に充電され、
   前記第４のスイッチ素子の制御端子には、第２のサンプリング制御信号が入力され、前記第２のサンプリング制御信号が第１の論理値のとき前記第４のスイッチ素子はオンし、前記第２の容量は前記入力信号電圧で充電され、
   前記第１のサンプリング制御信号が第１の論理値のとき、前記第１のスイッチ素子はオフし、前記第３のスイッチ素子がオンし、このときの前記第１の容量の端子電圧が、直接に、又は、間接的に、出力信号として取り出される、ことを特徴とするサンプリングレベル変換回路。
6. 前記第２のサンプリング制御信号が、前記第１のサンプリング制御信号を反転した信号である、ことを特徴とする請求項２乃至５のいずれか一に記載のサンプリングレベル変換回路。
7. 前記第１の容量の端子電圧を入力として受け、高位側電源電位と低位側電源電位の振幅の信号を出力するバッファ回路を備えている、ことを特徴とする、請求項２乃至６のいずれか一に記載のサンプリングレベル変換回路。
8. 前記第１の容量の端子電圧、又は、前記第１の容量の端子電圧を入力とし高位側電源電位と低位側電源電位の振幅の信号を出力するバッファ回路の出力を入力として受け、前記第１のサンプリング制御信号が第１の論理値のときオンして、入力した信号を出力し、前記第１のサンプリング制御信号が第２の論理値のときにオフとされる、第１のトランスファスイッチを備えている、ことを特徴とする、請求項２乃至６のいずれか一記載のサンプリングレベル変換回路。
9. 前記第１のトランスファスイッチと、
   前記第１のトランスファスイッチの出力を受け、前記第２のサンプリング制御信号が第１の論理値のとき、その値を記憶するフリップフロップと、
   を有するマスターラッチと、
   前記第１のトランスファスイッチの出力を受け、前記第２のサンプリング制御信号が第１の論理値のときにオンして前記第１のトランスファスイッチの出力信号を出力し、前記第２のサンプリング制御信号が第２の論理値のときにオフとされる、第２のトランスファスイッチと、
   前記第２のトランスファスイッチの出力を受け、前記第１のサンプリング制御信号が第１の論理値のとき、前記第２のトランスファスイッチの出力値を記憶するフリップフロップと、
   を有するスレーブラッチと、
   を備えている、ことを特徴とする、請求項８記載のサンプリングレベル変換回路。
10. 前記バッファ回路が、偶数段のインバータが縦続形態に接続されてなる、ことを特徴とする、請求項７又は８に記載のサンプリングレベル変換回路。
11. 前記第１のトランスファスイッチは、前記第１のサンプリング制御信号が第１の論理値のときオンし、入力した信号を反転出力するクロックドインバータよりなる、ことを特徴とする、請求項８又は９に記載のサンプリングレベル変換回路。
12. 前記第２のトランスファスイッチは、前記第２のサンプリング制御信号が第１の論理値のときオンし、入力した信号を反転出力するクロックドインバータよりなる、ことを特徴とする、請求項９記載のサンプリングレベル変換回路。
13. 前記入力端子に入力される入力信号の振幅電圧が、前記高位側電源電圧よりも低い、ことを特徴とする、請求項１乃至１２のいずれか一に記載のサンプリングレベル変換回路。
14. 前記各スイッチ素子が、薄膜トランジスタ（ＴＦＴ）よりなる、ことを特徴とする請求項１乃至１２のいずれか一に記載のサンプリングレベル変換回路。
15. 請求項２乃至６のいずれか一に記載のサンプリングレベル変換回路からなる第１及び第２のサンプリングレベル変換回路を備え、
    前記第１及び第２のサンプリングレベル変換回路には、入力信号が共通に入力され、
    前記第２のサンプリングレベル変換回路には、前記第１のサンプリングレベル変換回路の前記第１及び第２のサンプリング制御信号の値をそれぞれ反転した値の信号が、第１及び第２のサンプリング制御信号としてそれぞれ対応するスイッチ素子の制御端子に入力され、
    前記第１のサンプリングレベル変換回路の出力を、前記第１のサンプリング制御信号に基づき取り込み、前記第２のサンプリング制御信号に基づき出力する第１のマスタースレーブ型のラッチと、
    前記第１のマスタースレーブ型のラッチの出力を前記第１のサンプリング制御信号に基づき出力するラッチと、
    前記第２のサンプリングレベル変換回路の出力を、前記第２のサンプリング制御信号に基づき取り込み、前記第１のサンプリング制御信号に基づき出力する第２のマスタースレーブ型のラッチと、
    を備えている、ことを特徴とする２相展開回路。
16. 高位側電源と低位側電源間に直列形態に接続されている第１乃至第３のスイッチ素子を備え、
    前記第１のスイッチ素子と前記第２のスイッチ素子の接続点には第１の容量が接続され、
    入力信号が入力される入力端子と前記第３のスイッチ素子の制御端子との間に接続された第４のスイッチ素子を備え、
    前記第３のスイッチ素子の制御端子と前記第４のスイッチ素子との接続点には第２の容量が接続され、
    前記第１のスイッチ素子の制御端子と前記第２のスイッチ素子の制御端子には第１のサンプリング制御信号が共通に入力され、
    前記第４のスイッチ素子の制御端子には前記第１のサンプリング制御信号の相補の信号である第２のサンプリング制御信号が入力される第１のサンプリングレベル変換回路と、
    前記第１の容量の端子電圧を入力とするインバータを初段とし全体で偶数段縦続形態に接続された第１群のインバータと、
    前記第１のサンプリング制御信号が第１の論理値のとき前記第１群のインバータの最終段の出力信号を取り込み、前記第２のサンプリング制御信号が第１の論理値のとき前記取り込んだ信号を出力する第１のマスタースレーブ型のラッチと、
    前記第１のマスタースレーブ型のラッチの出力信号を受け、前記第１のサンプリング制御信号が第１の論理値のとき奇数信号として出力する第１のラッチと、前記高位側電源と前記低位側電源間に直列形態に接続されている第５乃至第７のスイッチ素子を備え、
    前記第５のスイッチ素子と前記第６のスイッチ素子の接続点には第３の容量が接続され、
    前記入力信号が入力される前記入力端子と前記第７のスイッチ素子の制御端子との間に接続された第８のスイッチ素子を備え、
    前記第７のスイッチ素子の制御端子と前記第８のスイッチ素子との接続点には第４の容量が接続され、
    前記第５のスイッチ素子の制御端子と前記第６のスイッチ素子の制御端子には前記第２のサンプリング制御信号が共通に入力され、
    前記第８のスイッチ素子の制御端子には前記第１のサンプリング制御信号が入力される第２のサンプリングレベル変換回路と、
    前記第３の容量の端子電圧を入力とするインバータを初段とし全体で偶数段縦続形態に接続された第２群のインバータと、
    前記第２のサンプリング制御信号が第１の論理値のとき前記第２群のインバータの最終段の出力を取り込み、前記第１のサンプリング制御信号が第１の論理値のときに前記取り込んだ値を偶数信号として出力する第２のマスタースレーブ型のラッチと、
    を備え、
    前記奇数信号と前記偶数信号とは、前記第１のサンプリング制御信号の第１の論理値への遷移に同期して、並列に出力される、ことを特徴とする２相展開回路。
17. 高位側電源と低位側電源間に直列形態に接続されている第１乃至第３のスイッチ素子を備え、
    前記第１のスイッチ素子と前記第２のスイッチ素子の接続点には第１の容量が接続され、
    入力信号が入力される入力端子と前記第３のスイッチ素子の制御端子との間に接続された第４のスイッチ素子を備え、
    前記第３のスイッチ素子の制御端子と前記第４のスイッチ素子との接続点には第２の容量が接続され、
    前記第１のスイッチ素子の制御端子と前記第２のスイッチ素子の制御端子には第１のサンプリング制御信号が共通に入力され、
    前記第４のスイッチ素子の制御端子には前記第１のサンプリング制御信号の相補の信号である第２のサンプリング制御信号が入力される第１のサンプリングレベル変換回路と、
    前記第１の容量の端子電圧を入力とするインバータを初段とし全体で偶数段縦続形態に接続された第１群のインバータと、
    前記第１のサンプリング制御信号が第１の論理値のとき前記第１群のインバータの最終段の出力信号を取り込み、前記第２のサンプリング制御信号が第１の論理値のとき前記取り込んだ信号を出力する第１のマスタースレーブ型のラッチと、
    前記第１のマスタースレーブ型のラッチの出力信号を受け、前記第１のサンプリング制御信号が第１の論理値のとき奇数信号として出力する第１のラッチと、前記高位側電源と前記低位側電源間に直列形態に接続されている第５乃至第７のスイッチ素子を備え、
    前記第５のスイッチ素子と前記第６のスイッチ素子の接続点には第３の容量が接続され、
    前記入力信号が入力される前記入力端子と前記第７のスイッチ素子の制御端子との間に接続された第８のスイッチ素子を備え、
    前記第７のスイッチ素子の制御端子と前記第８のスイッチ素子との接続点には第４の容量が接続され、
    前記第５のスイッチ素子の制御端子と前記第６のスイッチ素子の制御端子には前記第２のサンプリング制御信号が共通に入力され、
    前記第８のスイッチ素子の制御端子には前記第１のサンプリング制御信号が入力される第２のサンプリングレベル変換回路と、
    前記第３の容量の端子電圧を入力とするインバータを初段とし全体で偶数段縦続形態に接続された第２群のインバータと、
    前記第２のサンプリング制御信号が第１の論理値のとき前記第２群のインバータの最終段の出力を取り込み、前記第１のサンプリング制御信号が第１の論理値のとき前記取り込んだ値を偶数信号として出力する第２のマスタースレーブ型のラッチと、
    を備え、
    前記奇数信号と前記偶数信号とは、前記第１のサンプリング制御信号の第１の論理値への遷移に同期して、並列に出力され、
    前記第２のサンプリング制御信号が第１の論理値のとき入力を取り込み、前記第１のサンプリング制御信号の第１の論理値のときに出力するマスタースレーブ型のラッチ（「第１群のマスタースレーブ型のラッチ」という）をＭ段備え、前記奇数信号が前記第１群のマスタースレーブ型のラッチの初段に入力され、
    前記奇数信号と、前記第１群のマスタースレーブ型のラッチの出力とを、前記入力信号を２（Ｍ＋１）分周した第３の信号でそれぞれラッチする並列配置された（Ｍ＋１）個のラッチ（「第１群のラッチ」という）と、
    を備え、
    前記第２のサンプリング制御信号が第１の論理値のときに入力を取り込み、前記第１のサンプリング制御信号の第１の論理値のときに出力するマスタースレーブ型のラッチ（「第２群のマスタースレーブ型のラッチ」という）をＭ段備え、前記偶数信号が、前記第２群のマスタースレーブ型のラッチの初段に入力され、
    前記偶数信号と、前記第２群のマスタースレーブ型のラッチの出力とを、入力信号を前記第３の信号でラッチする、並列配置された（Ｍ＋１）個のラッチ（「第２群のラッチ」という）と、
    を備え、
    前記第１群、第２群のラッチの出力から、前記入力信号の周波数の２（Ｍ＋１）分周のサイクルで、２（Ｍ＋１）相に展開した信号が並列に出力される、ことを特徴とする多相展開回路。
18. 請求項２乃至５のいずれか一に記載のサンプリングレベル変換回路をｎ個（ｎは２以上の所定の正整数）備え、
    ｎ個の前記サンプリングレベル変換回路の前記入力端子にはデータ信号線が共通に接続されており、
    隣り合う位相が互いに１データサイクル分離間している多相クロック信号を生成する回路を備え、
    ｉ番目（ただし、ｉは１以上ｎ以下の整数）の前記サンプリングレベル変換回路の前記第２のサンプリング制御信号には、前記多相クロック信号のｉ番目のクロック信号を入力し、前記第１のサンプリング制御信号には、前記多相クロック信号の（ｉ＋１）番目のクロック信号を入力し、
    ｉ番目の前記サンプリングレベル変換回路の前記第１の容量の端子電圧を受け、（ｉ＋１）番目のクロック信号の第１の論理値への遷移で出力し、（ｉ＋１）番目のクロック信号の第２の論理値で記憶する第１のラッチ回路を、前記サンプリングレベル変換回路に対応させてｎ個備え、
    前記第１のラッチ回路の出力をそれぞれ入力し、データサイクルをｎ分周したサイクルのラッチタイミング信号を共通に受けて前記第１のラッチ回路の出力をラッチ出力する第２のラッチ回路をｎ個備えている、ことを特徴とするｎ相展開回路。
19. 前記入力端子に入力される入力信号の振幅電圧が、前記高位側電源電圧よりも低い、ことを特徴とする、請求項１５又は１６記載の２相展開回路。
20. 前記各スイッチ素子と各回路を構成するトランジスタが、薄膜トランジスタ（ＴＦＴ）よりなる、ことを特徴とする、請求項１５又は１６記載の２相展開回路。
21. 前記入力端子に入力される入力信号の振幅電圧が、前記高位側電源電圧よりも低い、ことを特徴とする、請求項１７記載の多相展開回路。
22. 前記各スイッチ素子と各回路を構成するトランジスタが、薄膜トランジスタ（ＴＦＴ）よりなる、ことを特徴とする、請求項１７記載の多相展開回路。
23. 前記多相クロック信号を生成する回路がシフトレジスタよりなる、ことを特徴とする請求項１８記載のｎ相展開回路。
24. 前記入力端子に入力される入力信号の振幅電圧が、前記高位側電源電圧よりも低い、ことを特徴とする、請求項１８記載のｎ相展開回路。
25. 前記各スイッチ素子と各回路を構成するトランジスタが、薄膜トランジスタ（ＴＦＴ）よりなる、ことを特徴とする、請求項１８記載のｎ相展開回路。
26. 高位側電源と低位側電源間に直列形態に接続された、第１乃至第３のＭＯＳトランジスタを備え、
    前記第１及び第２のＭＯＳトランジスタの接続点に一端が接続され、他端が前記低位側電源に接続されている第１の容量と、
    入力信号が入力される入力端子と前記第３のＭＯＳトランジスタのゲート端子との間に接続された第４のＭＯＳトランジスタと、
    前記第３のＭＯＳトランジスタのゲート端子に一端が接続され、他端が前記低位側電源に接続されている第２の容量と、
    を備え、
    前記第１及び第２のＭＯＳトランジスタのゲート端子には第１のサンプリング制御信号が共通入力され、
    前記第４のＭＯＳトランジスタのゲート端子には第２のサンプリング制御信号が入力される、ことを特徴とするサンプリングレベル変換回路。
27. 高位側電源と低位側電源間に直列形態に接続された、第１乃至第３のＭＯＳトランジスタを備え、
    前記第１及び第２のＭＯＳトランジスタの接続点に一端が接続され、他端が前記低位側電源に接続されている第１の容量と、
    入力信号が入力される入力端子と前記第２のＭＯＳトランジスタのゲート端子との間に接続された第４のＭＯＳトランジスタと、
    前記第２のＭＯＳトランジスタのゲート端子に一端が接続され、他端が前記低位側電源に接続されている第２の容量と、
    を備え、
    前記第１及び第３のＭＯＳトランジスタのゲート端子には第１のサンプリング制御信号が共通入力され、
    前記第４のＭＯＳトランジスタのゲート端子には第２のサンプリング制御信号が入力される、ことを特徴とするサンプリングレベル変換回路。
28. 前記第１のＭＯＳトランジスタが第１導電型とされ、前記第２乃至第４のＭＯＳトランジスタが第２導電型とされる、ことを特徴とする、請求項２６又は２７記載のサンプリングレベル変換回路。
29. 前記第１の容量と前記第２の容量として、前記各容量がそれぞれ接続されることになるノードの寄生容量が用いられている、ことを特徴とする、請求項２乃至１４、２６乃至２８のいずれか一に記載のサンプリングレベル変換回路。
30. 複数のデータ線と複数の走査線の交点に画素群がマトリクス状に配置された表示部を有する表示パネルと、
    前記複数の走査線に順次電圧を印加する走査線駆動回路と、
    上位装置からの表示データを受け該表示データに対応した電圧を前記複数のデータ線に印加するデータ線駆動回路と、
    を有する表示装置において、
    前記表示パネルの外部に、表示データを格納する表示メモリと、前記表示メモリの制御及び前記上位装置との通信の制御を行うコントローラとが配設され、
    前記表示パネルにおいて、前記表示メモリから転送される表示データを受け、より高振幅の信号にレベル変換するレベル変換回路として、請求項１乃至１４、２６乃至２９のいずれか一に記載のサンプリングレベル変換回路を備えている、ことを特徴とする表示装置。
31. 複数のデータ線と複数の走査線の交点に画素群がマトリクス状に配置された表示部を有する表示パネルと、
    前記複数の走査線に順次電圧を印加する走査線駆動回路と、
    上位装置からの表示データを受け該表示データに対応した電圧を前記複数のデータ線に印加するデータ線駆動回路と、
    を有する表示装置において、
    前記表示パネルの外部に、表示データを格納する表示メモリと、前記表示メモリの制御及び前記上位装置との通信の制御を行うコントローラとが配設され、
    前記表示パネルにおいて、前記表示メモリから転送される表示データを受け、より高振幅の信号にレベル変換する回路として、請求項１５、１６、２０のいずれか一に記載の２相展開回路を備えている、ことを特徴とする表示装置。
32. 複数のデータ線と複数の走査線の交点に画素群がマトリクス状に配置された表示部を有する表示パネルと、
    前記複数の走査線に順次電圧を印加する走査線駆動回路と、
    上位装置からの表示データを受け該表示データに対応した電圧を前記複数のデータ線に印加するデータ線駆動回路と、
    を有する表示装置において、
    前記表示パネルの外部に、表示データを格納する表示メモリと、前記表示メモリの制御及び前記上位装置との通信の制御を行うコントローラとが配設され、
    前記表示パネルにおいて、前記表示メモリから転送される表示データを受け、より高振幅の信号にレベル変換する回路として、請求項１８又は２５に記載のｎ相展開回路を備えている、ことを特徴とする表示装置。
33. 前記表示パネル上に、前記２相展開回路の出力を入力として受けるデジタル・アナログ変換器を備えている、ことを特徴とする、請求項３１記載の表示装置。
34. 前記表示パネル上に、前記ｎ相展開回路の出力を入力として受けるデジタル・アナログ変換器を備えている、ことを特徴とする、請求項３２記載の表示装置。

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