CN1411150A - 取样电平移动电路、两相和多相展开电路以及显示装置 - Google Patents

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Abstract

本发明提供一种可以减少端子数量、实现低消耗功率化的电平移动电路以及包括该电平移动电路的展开电路。本发明包括：第一至第三MOS晶体管MP1、MN3、MP2，串联连接在高电位电源和低电位电源之间；电容器C2，与第一、第二MOS晶体管MP1、MN3的连接点连接；第四MOS晶体管MN1，连接在输入端子和第三MOS晶体管MN2的栅极端子之间；电容器C1，与第三MOS晶体管MN2的栅极连接。取样脉冲信号SMP被共通地输入第一、第二MOS晶体管MP1、MN3的栅极，取样脉冲信号SMP的反转信号XSMP被输入第四MOS晶体管MN1的栅极。

Description

取样电平移动电路、两相和多相展开电路以及显示装置
技术领域
本发明涉及一种电平移动电路，特别是涉及一种适用于液晶显示装置、EL(Eletrolumine scence)显示装置等的取样电平移动电路以及具有取样电平移动电路的展开电路和显示装置。
背景技术
为了追求液晶显示装置的小型化、低成本化、高清晰化，正在进行把液晶显示基板和设置在液晶显示装置(模块)内的电路集成在同一基板上的技术的开发。作为一个例子，通过多晶硅薄膜晶体管(polysilicon Thin Film Transistor；以下简称为“多晶硅TFT”，或者“p-Si TFT”)集成驱动电路的液晶显示基板是公知的。作为在低温条件下使多晶硅TFT在玻璃基板上成膜的方法，可以使用通过例如减压或等离子CVD(Chemical Vapor Deposition)等淀积前驱膜，然后用激光器对其进行退火处理而进行多晶化的方法等。多晶硅TFT与非晶硅TFT相比，移动能力强，可以集成数据线驱动电路等外围电路的一部分，并且可以减少驱动LSI的个数并降低组装成本。而且，在数据线驱动电路中，可以实现安装有将数字显示数据转换为模拟信号的数模转换器(简称为“DAC”)的液晶显示基板。
这样，输入到安装有DAC的液晶显示基板的图像信号为数字信号，数字信号通常由设置在液晶显示基板外部的信号处理电路(称为“外部信号处理电路”)生成。
通常，该外部信号处理电路由单晶硅CMOS(ComplementaryMOS)集成电路构成，其驱动电压通常比用于驱动多晶硅TFT集成电路的电源电压低。例如，外部信号处理电路使用3.3V电源工作，多晶硅TFT集成电路为了以足够的速度驱动液晶显示基板，或者为了在液晶上施加足够的电压，需要10V左右的电源电压。因此采用以下结构，即通过集成在液晶显示基板上的电平移动电路将3.3V的逻辑信号升压至10V左右，来驱动多晶硅TFT电路。
在上述构成的情况下，构成外部信号处理电路和多晶硅TFT电路的接口电路的电平移动电路是重要的电路要件。
以下对现有的电平移动电路的几个电路构成进行说明。图24是表示在现有的电平移动电路中的交叉型构成的两个例子。从图24(a)可知，该电平移动电路具有：P沟道MOS晶体管MP1、MP2，其源极与电源VDD连接；N沟道MOS晶体管MN1、MN2，其源极相互连接并且与电源VSS连接，漏极分别与P沟道MOS晶体管MP1、MP2的漏极连接，N沟道MOS晶体管MN1、MN2的漏极与P沟道MOS晶体管MP1、MP2的栅极交叉连接。互补的输入信号IN、INB输入N沟道MOS晶体管MN1、MN2的栅极，并且从N沟道MOSMN1的漏极取出输出。
此外，在如图24(b)所示的构成中，其源极与电源连接的P沟道MOS晶体管MP3、MP4的栅极与输入互补的输入信号VIN、VINB的第一CMOS反相器(MP1、MN1)、第二COMS反相器(MP2、MN2)的输出交叉连接。作为上述交叉的构成，请参考特开平02-37823号、特开平04-268818号以及特开平02-291719号、特开平04-284021号等的记载。
上述交叉型的构成由于在稳定状态下没有恒定电流(晶体管的栅-源电压VGS＝0V的漏电流)，虽然消耗功率低，但对于一个信号，需要IN及其反转信号(互补信号)INB两个输入信号。因此，在连接数据的位宽超过例如100bits的数据总线的情况下，交叉型的电平移动电路的端子数成倍增加，而出现多个端子的连接(接点)的问题。
图25(a)表示恒流负载型(源极接地放大电路)的电平移动电路的构成。在该电平移动电路中，输入信号被输入其源极接地的N沟道MOS晶体管MN1的栅极，漏极连接恒流负载，并且从漏极取出输出OUT。在电平移动电路中，输入仅由IN一个输入构成，但恒电流从高电位电源流向低电位电源。因此，在安装多个该电平移动电路的情况下，消耗功率变大。
图25(b)是表示反相器型电平移动电路的图，其构成为具有CMOS反相器(MP1、MN1)，或在CMOS反相器(MP1、MN1)与高电位电源VDD之间具有漏极和栅极连接(二极管连接)的N沟道MOS晶体管MN2。
图25(c)表示特开平06-164365号公报所公开的电平移动电路的构成。在该电平移动电路中，第一驱动晶体管mn1和第一负载晶体管mp1通过中间节点A相互串联连接，第二驱动晶体管mn2和第二负载晶体管mp2通过输出节点B相互串联连接。第一驱动晶体管响应低振幅的单相输入时钟信号Ф而动作，通过中间节点A控制第二负载晶体管mp2，使第二驱动晶体管mn2导通，由此在输出节点B使高振幅VDD的输出时钟脉冲Q上升。辅助晶体管mp3随着单相输入时钟信号Ф的解除，通过中间节点A使第二驱动晶体管mn2复位，另一方面通过使第二负载晶体管mp2截止，使输出时钟脉冲Q上升。
此外，在文献(IEEE，ISSCC2000，DIGEST OF TECHNICALPAPERS，第188-189页)中，如图26所示，公开了安装在DAC内置LCD(Liquid Crystal Display)中、消耗功率低且元件数量少的电平移动·锁存电路(取样·锁存)。该电路构成与用于存储器中的锁存型读出放大器相同，由于输入端子和高电压的电源(VDD9V)通过开关DC(直流)连接，所以可以在输入端子施加高电压。因此，为了不破坏与输入端子连接的低电压电路，需要设计切换时序。
作为上述以外的构成，还有这样的构成，即在由例如使用差动对的电路构成的电平移动电路中，需要闲散电流，或者需要用于使电平移动电路工作的另外的电源。
发明内容
在LCD模块上安装对输入信号进行取样并进行电平移动而输出的取样电平移动电路的情况下，要求实现以下的规格：
■一种输入信号对应一个输入端子。
■消耗功率低(恒流0：无漏电流)。
■可以设计输入信号振幅0-3V，且即使在TFT的阈值附近的电压下也能动作的电路。
■不需要多余的电源。
因此，本发明要解决的问题是，提供一种减少端子数量、实现低消耗功率化的电平移动电路、具有该电平移动电路的两相和多相展开电路以及显示装置。
提供用于解决上述技术问题的装置的本发明所涉及的电平移动电路方案之一的构成为，具有：预充电装置，根据输入的取样控制信号，在初始化期间内，使插入输出节点的充电路径中的开关元件导通，将上述输出节点充电至高电位电源电压；和取样装置，对输入信号电压进行取样。在上述初始化期间内，根据上述输入的取样控制信号，使上述输出节点的放电路径保持截止状态。在由上述输入的取样控制信号规定的输出期间内，与在上述初始化期间内被取样的上述输入信号电压的逻辑值相对应，使被插入上述输出节点的放电路径中的开关元件导通或截止，当被插入上述放电路径中的上述开关元件导通时，上述放电路径处于导通状态，被预充电的上述输出节点进行放电，当被插入上述放电路径中的上述开关元件截止时，被预充电的上述输出节点不进行放电。
本发明所涉及的电平移动电路方案之二的构成为，具有第一至第三开关元件，被串联连接在高电位电源和低电位电源之间；在上述第一开关元件和上述第二开关元件的连接点上连接有第一电容器；具有第四开关元件，被连接在被输入输入信号的输入端子和上述第三开关元件的控制端子之间；在上述第三开关元件的控制端子和上述第四开关元件的连接点上连接有第二电容器；上述第一开关元件的控制端子和上述第二开关元件的控制端子被共通地输入第一取样控制信号；当上述第一取样控制信号为第二逻辑值时，上述第一开关元件导通，上述第二开关元件截止，上述第一电容器被充电至上述高电位电源的电源电压；第二取样控制信号被输入上述第四开关元件的控制端子，当上述第二取样控制信号为第一逻辑值时，上述第四开关元件导通，上述第二电容器被上述输入信号电压充电；当上述第一取样控制信号为第一逻辑值时，上述第一开关元件截止，上述第二开关元件导通，此时从上述第一电容器的端子电压直接或间接地取出输出信号。
另一方面，本发明所涉及的两相展开电路，包括由上述本发明所涉及的取样电平移动电路构成的第一和第二取样电平移动电路。还包括：第一主从型锁存器，输入信号被共通地输入上述第一和第二取样电平移动电路，在上述第二取样电平移动电路中，分别把上述第一取样电平移动电路的上述第一和第二取样控制信号的值反转后得到的值的信号，被分别输入对应的开关元件，根据上述第一取样控制信号取入上述第一取样电平移动电路的输出，并且根据上述第一取样控制信号进行输出；锁存器，根据上述第一取样控制信号，输出上述第一主从型锁存器的输出；第二主从型锁存器，根据上述第二取样控制信号取入上述第二取样电平移动电路的输出，并且根据上述第一取样控制信号进行输出。
另一方面，本发明所涉及的显示装置，具有：显示板，具有像素群呈矩阵状配置在多条数据线和多条扫描线的交点的显示单元；扫描线驱动电路，向上述多条扫描线顺次施加电压；数据线驱动电路，接收来自上位装置的显示数据，向上述多条数据线施加与该显示数据对应的电压。在上述显示板的外部设置有存储显示数据的显示存储器，以及控制上述显示存储器和控制与上述上位装置进行通信的控制器。在上述显示板中具有上述本发明所涉及的取样电平移动电路，作为接收从上述显示存储器传输来的显示数据，并变换为更高振幅的信号的电平移动电路。
另一方面，本发明所涉及的显示装置在上述显示板上具有上述本发明所涉及的两相展开电路，作为接收从上述显示存储器传输来的显示数据，并变换为更高振幅的信号的电路。此外，在上述显示板上也可以具有接收上述两相展开电路的输出的数模转换器。
另一方面，本发明所涉及的n相展开电路，包括n个(n为2以上的规定正整数)上述取样电平移动电路。在n个上述取样电平移动电路的上述输入端子上共通地连接有数据信号线。还包括生成相邻的相位相差一个数据周期的多相时钟信号的电路。上述多相时钟信号的第i个时钟信号输入第i个(i为大于1而小于n的整数)上述取样电平移动电路的上述第二取样控制信号，上述多相时钟信号的第(i+1)个时钟信号输入上述第一取样控制信号。还包括与上述取样电平移动电路对应的n个第一锁存电路，接收第i个上述取样电平移动电路的上述第一电容器的端子电压，当第(i+1)个时钟信号跃变为第一逻辑值时输出，在第(i+1)个时钟信号的第二逻辑值进行存储。还包括n个第二锁存电路，分别输入上述第一锁存电路的输出，以将数据周期n分频后得到的周期的钟脉冲锁存输出上述第一锁存电路的输出。从以下的说明中，本领域的技术人员可知，根据权利要求所要求保护的范围，同样可以解决上述技术问题。
附图说明
图1是表示本发明一个实施例的取样电平移动电路的构成的图。
图2(a)、(b)是用于说明本发明一个实施例的取样电平移动电路的动作的图。
图3是表示具有本发明第二实施例的取样电平移动电路和锁存电路的构成的图。
图4是用于说明本发明第二实施例的取样电平移动电路和反相器的动作的图。
图5是表示具有本发明第二实施例的取样电平移动电路和反相器的构成的图。
图6(a)、(b)是用于说明在具有本发明第二实施例的取样电平移动电路和反相器的构成中，是否发生由于时滞而导致的误动作的图。
图7是表示本发明第三实施例的两相展开电路的构成的图。
图8是用于说明本发明第三实施例的两相展开电路的动作的图。
图9是用于说明本发明一个实施例的取样电平移动电路的设计的图。
图10是用于说明本发明一个实施例的取样电平移动电路的设计的图，示出了检测用晶体管的特性。
图11是用于说明本发明一个实施例的取样电平移动电路的设计的图，示出了预充电电容器的放电特性和检测用晶体管的特性。
图12是表示本发明一个实施例的取样电平移动电路的动作的模拟结果的图。
图13是用于说明本发明一个实施例的取样电平移动电路的设计的图，示出了预充电电容器的放电特性和取样电容器的充放电特性的模拟结果。
图14是表示确认本发明第三实施例的两相展开电路的与时滞无关的动作的模拟结果。
图15是表示确认本发明第三实施例的两相展开电路的与时滞无关的动作的模拟结果。
图16是表示DAC内置LCD的构成一例的图。
图17是表示DAC内置LCD的两相展开电路外围的构成的图。
图18是表示本发明第三实施例的六相展开电路的构成的图。
图19是表示本发明第三实施例的六相展开电路的构成的图。
图20是用于说明本发明第三实施例的六相展开电路的动作的图。
图21是表示本发明另一个实施例的取样电平移动电路的构成的图。
图22是表示本发明另一个实施例的n相展开电路的构成的图。
图23是用于说明本发明另一个实施例的n相展开电路的动作的图。
图24是表示现有的电平移动电路的构成的图。
图25是表示现有的电平移动电路的构成的图。
图26是表示现有的电平移动电路的构成的图。
具体实施方式
以下对本发明的实施方式进行说明。在本发明的取样电平移动电路的一个优选实施方式中，具有：预充电单元，根据输入的取样控制信号(图1的SMP、XSMP)，在初始化期间内，使插入输出节点的充电通路(电容器C2和高电位电源之间的通路)的开关元件(图1的MP1)导通，使输出节点预充电至高电位电源电压；取样单元(图1的MN1、C1)，对输入信号电压进行取样。在该初始化期间内，根据输入的取样控制信号(SMP)，输出节点的放电通路被设定为OFF状态(截止状态)(图1的MN3截止)，在初始化期间之后的输出期间内，相应于在初始化期间内被取样的输入信号的逻辑值(电容器C1的端子电压)，被插入在输出节点的放电路径中的开关元件(图1的MN2)或导通或截止，当被插入输出节点的放电通路中的开关元件(图1的MN2)导通时，根据输入的取样控制信号(图1的MN3导通)，输出节点的放电通路处于ON状态(导通状态)，被预充电至高电位电源电压的输出节点被放电，当被插入该放电通路的开关元件(图1的MN2)截止时，输出节点不被放电，保持预充电的高电位电源电压。
更具体地讲，从图1可知，取样电平移动电路具有：第一至第三MOS晶体管(MP1、MN3、MN2)，被串联连接在高电位电源和低电位电源之间，构成第一至第三开关元件；电容器(C2)，被连接在第一、第二MOS晶体管(MP1、MN3)的连接点上；第四MOS晶体管(MN1)，被连接在输入端子和第三MOS晶体管(MN2)的栅极端子之间，构成第四开关元件；电容器(C1)，与第三MOS晶体管(MN2)的栅极连接。第一取样控制信号(SMP)共通输入第一、第二MOS晶体管(MP1、MN3)的栅极，第二取样控制信号(XSMP)输入第四MOS晶体管(MN1)的栅极。
以下对该电路的动作进行简要说明。当第一取样控制信号(SMP)变为第二逻辑值时(初始化期间)，构成第一开关元件的MOS晶体管(MP1)导通，构成第二开关元件的MOS晶体管(MN3)截止，电容器(C2)被充电至高电位电源的电源电压。当第二取样控制信号(XSMP)变为第一逻辑值时，构成第四开关元件的第四MOS晶体管(MN1)导通，电容器(C1)被输入信号电压充电。
当第一取样控制信号(SMP)变为第一逻辑值(输出期间)，构成第一开关元件的MOS晶体管(MP1)截止，构成第二开关元件的MOS晶体管(MN3)导通，此时的电容器(C2)的端子电压直接或间接作为输出信号而输出。在这种情况下，作为第二取样控制信号(XSMP)，将第一取样控制信号(SMP)反转后得到的信号(互补信号)。
在将本发明的取样电平移动电路安装在显示板上的情况下，高电位电源为显示板的电源，低电位电源为接地电源，第一MOS晶体管MP1由P型TFT构成，第二至第四MOS晶体管MN3、MN2、MN1由N型TFT(Thin Film Transistor)构成。
在本发明的取样电平移动电路的另一个优选实施方式中，参照图21可见，具有：第一至第三MOS晶体管(MP1、MN3、MN2)，串联连接在高电位电源和低电位电源之间，构成第一至第三开关元件；电容器(C2)，与第一、第二MOS晶体管(MP1、MN3)的连接点连接；第四MOS晶体管(MN1)，连接在输入端子和第二MOS晶体管(MN3)的栅极端子之间，构成第四开关元件；电容器(C1)，与第二MOS晶体管(MN3)的栅极连接。第一取样控制信号(SMP)共通输入第一、第三MOS晶体管(MP1、MN2)的栅极，第二取样控制信号(XSMP)被输入第四MOS晶体管(MN1)的栅极。该实施方式的取样电平移动电路的动作与上述实施方式的取样电平移动电路基本相同。在例如输入到输入端子的信号的逻辑振幅电压比构成取样电平移动电路的MOS晶体管的阈值电压大得多的情况下，优选使用本实施方式的取样电平移动电路，在电容器(C2)的电容值相同的情况下，当输入到输入端子的信号电压为0V时，由于电容器(C2)的电荷再分配而导致的电压下降被控制得比上述实施方式的小。
采用本发明的取样电平移动电路，可以达到以下作用效果。
1.由于不流过恒电流，所以消耗功率低。
2.由于单相输入(＝不需要反转数据)，端子数少(一般的电平移动电路需要数据和反转数据两个输入)。
3.在输入端子不产生高电压电位，破坏低电位电路的可能性小(当在电平移动过程中使用用于存储器等中的锁存型读出放大器时，在输入端子有时产生高电压电位)。
在多晶硅TFT LCD的情况下，其构成为具有200个左右的数据输入端子，在用于需要上述多个数据的取样和电平移动的情况下，本发明特别有效。
在本发明的两相展开电路的一个实施方式中，参照图7可知，具有两个上述实施方式的取样电平移动电路(第一、第二取样电平移动电路)，输入信号被共通输入第一和第二取样电平移动电路，在第二取样电平移动电路中具有：第一主从型锁存器，第一取样电平移动电路的第一、第二取样控制信号(SMP、XSMP)的值被反转之后的值的信号(即XSMP、SMP)作为第一、第二取样控制信号，被分别输入对应的开关元件，根据之前的第一取样控制信号(SMP)取入上述第一取样电平移动电路的输出，然后根据第二取样控制信号(XSMP)进行输出；锁存器，根据第一取样控制信号(SMP)输出第一主从型锁存器的输出；第二主从型锁存器，根据第二取样控制信号(XSMP)取入第二取样电平移动电路的输出，然后根据第一取样控制信号(SMP)进行输出。偶数、奇数的信号从锁存第一主从型锁存器的输出的锁存器和第二主从型锁存器的输出并行同步地被输出。
本发明的显示装置的一个实施方式，参照图16可知，设置有：显示板100，具有呈矩阵状配置在多条数据线以及多条扫描线的交点上的像素单元；扫描线驱动电路(称为“扫描电路”)108，对上述多条扫描线顺次施加电压；显示存储器121，在具有接收来自上位装置的显示数据，并对上述多条数据线施加与该显示数据对应的电压的数据线驱动电路的显示装置中，在显示板外部存储与像素单元对应的显示数据；控制器122，进行显示存储器的控制以及与上位装置的通信和控制。在显示板(显示装置基板)100上具有上述本发明的取样电平移动电路，作为接收来自显示存储器121的低振幅逻辑信号(例如0-3V)的显示数据，并且将电平转换为高振幅的逻辑信号(例如0-10)的电平移动电路101。
本发明的显示装置的一个实施方式，参照图16可知，可以具有本发明的两相展开电路，作为接收来自显示存储器121的低振幅逻辑信号的显示数据，并将电平转换为高振幅逻辑信号的两相展开电路102。两相展开电路的输出被输入数模转换器104，然后转换为模拟图像信号。可以这样构成，即设置与数据线条数相同数量的数模转换器，将数模转换器的输出信号原封不动地提供给数据线，或者通过将数模转换器的输出作为输入的选择器105顺次选择，提供给数据线。
以下对本发明的多相展开电路(n相展开电路)的另一个实施方式进行说明。本发明的n相展开电路，参照图22可知，具有n(n为2以上的规定正整数)个上述本发明的取样电平移动电路，并且具有时钟生成电路，其数据信号线(DATA)共通连接在n个取样电平移动电路的输入端子，生成相位相差一个数据周期的多相时钟信号。多相时钟信号的第i个时钟作为第i个(i为大于1小于n的整数)取样电平移动电路的第二取样脉冲信号(XSMP)被输入，多相时钟信号的第(i+1)个时钟作为第一取样脉冲信号(SMP)被输入。
与取样电平移动电路对应，具有n个第一锁存电路(由定时反相器211、反相器212、定时反相器213构成的锁存电路；由定时反相器311、反相器312、定时反相器313构成的锁存电路；由定时反相器411、反相器412、定时反相器413构成的锁存电路；……)，将第i个(i为大于1小于n的整数)上述取样电平移动电路的电容器(C2)的端子电压作为输入，在向第(i+1)个时钟的第一逻辑值跃变时进行输出。
此外，具有n个第二锁存电路(由定时反相器214、反相器215、定时反相器216构成的锁存电路，由定时反相器314、反相器315、定时反相器316构成的锁存电路，由定时反相器414、反相器415、定时反相器416构成的锁存电路，……)，上述第二锁存电路分别以第一锁存电路的输出作为输入，以将数据周期进行n分频之后的周期的锁存时序信号对其进行锁存。从n个第二锁存电路，与锁存时序信号同步地并行输出n位。生成多相时钟信号的电路由生成相位相互相差一个数据周期的多相时钟信号的移位寄存器1010构成。(实施例)
为了对上述本发明的实施方式进行更详细地说明，以下参照附图对本发明的实施例进行说明。首先，对本发明的取样电平移动电路的实施例进行说明。图1是表示本发明一个实施例的取样电平移动电路的基本构成的图。
参照图1可知，本实施例的取样电平移动电路是对0-3V的电压振幅的输入数据进行取样，然后将电平转换为0-10V的电路。更详细地讲，具有：P沟道MOS晶体管MP1，其源极与高电位电源(电源电压10V)连接；N沟道MOS晶体管MN3，其漏极与P沟道MOS晶体管MP1的漏极连接，其栅极与P沟道MOS晶体管MP1的栅极共通连接在一起。作为控制取样动作的信号的取样脉冲信号SMP被共通地输入P沟道MOS晶体管MP1的栅极和N沟道MOS晶体管MN3的栅极。
此外，还具有：N沟道MOS晶体管MN2，其漏极与N沟道MOS晶体管MN3的源极连接，其源极与低电位电源(接地电源)连接；N沟道MOS晶体管MN1，连接在输入输入数据(0-3V)的输入端子IN和N沟道MOS晶体管MN2的栅极之间，取样脉冲信号SMP的反转信号XSMP被输入其栅极。
此外，还具有：P沟道MOS晶体管MP2，其源极与高电位电源(电源电压10V)连接；N沟道MOS晶体管MN4，其漏极与P沟道MOS晶体管MP2的连接连接。P沟道MOS晶体管MP2的栅极和N沟道MOS晶体管MN4的栅极共通连接在一起，连接在P沟道MOS晶体管MP1的漏极和N沟道MOS晶体管MN3的漏极的连接点上，P沟道MOS晶体管MP2的漏极和N沟道MOS晶体管MN4的漏极的连接点与输出端子OUT连接。MOS晶体管MP2、MN4构成CMOS反相器，接收电容器C2的端子电压，生成0-10V振幅的二值信号。
电容器C1被连接在N沟道MOS晶体管MN2的栅极和低电位电源(接地电源)之间，电容器C2被连接在P沟道MOS晶体管MP1的漏极和N沟道MOS晶体管MN3的漏极的连接点、与低电位电源(接地电源)之间。
N沟道MOS晶体管MN1和电容器C1构成对输入到输入端子的输入信号电压进行取样的取样电路。P沟道MOS晶体管MP1作为电容器C2的预充电元件，N沟道MOS晶体管MN2作为输入电压的检测元件，N沟道MOS晶体管MN3作为输入电压的评价元件而起作用。在以下说明的实施例中，上述MOS晶体管由例如在绝缘基板(TFT基板)等上形成的多晶硅TFT元件构成。作为电容器C1，可以使用N沟道MOS晶体管MN2的栅极和N沟道MOS晶体管MN1的连接节点的寄生电容器；作为电容器C2，可以使用P沟道MOS晶体管MP1的漏极和N沟道MOS晶体管MN3的漏极连接节点的寄生电容器。
以下对如图1所示的本发明一个实施例的电平移动电路的基本动作进行说明。图2是用于说明本发明一个实施例的动作原理的原理图。如图2(a)所示，当取样脉冲信号SMP为低电平时，预充电用的P沟道MOS晶体管MP1导通，信号XSMP变为高电平(10V)，所以N沟道MOS晶体管MN1也导通。另一方面，N沟道MOS晶体管MN3截止。因此，电容器C2通过P沟道MOS晶体管MP1被高电位电源(10V电源)充电，从而被充电至电源电压10V。此外，由于N沟道MOS晶体管MN1导通，所以输入信号IN(0-3V)的电位作为端子电压被施加在电容器C1上，使其充电。该取样脉冲信号SMP为低电平的期间也称为“初始化期间”。
然后，如图2(b)所示，当取样脉冲信号SMP变为高电平时(此时反转信号XSMP为低电平)，N沟道MOS晶体管MN1截止，电容器C1与输入端子IN被电气切断。此外，评价用的N沟道MOS晶体管MN3导通，预充电用的P沟道MOS晶体管MP1截止，电容器C2通过N沟道MOS晶体管MN3、MN2与低电位电源(接地电源)连接。
此时，相应于保持在电容器C1中的输入信号的电位(0V或3V)，被预充电至10V的电容器C2的端子电压保持原电压，或者被放电至0V。即，在电容器C1的端子电压为3V的情况下，在栅极接收电容器C1的端子电压的N沟道MOS晶体管MN2导通，电容器C2的积蓄电荷被放电，电容器C2的端子电压变为低电位电源电位(0V：接地电位)。接收0V的栅极电位的P沟道MOS晶体管MP2导通，N沟道MOS晶体管MN4截止，输出端子OUT变为高电平(10V)。在电容器C2的积蓄电荷被放电的过程中，在其端子电压从10V下降了P沟道MOS晶体管MP2的阈值电压的时刻，P沟道MOS晶体管MP2导通，输出信号(OUT)开始上升。
另一方面，在电容器C1的端子电压为0V的情况下，N沟道MOS晶体管MN2截止，电容器C2的积蓄电荷被保持，电容器C2的端子电压为10V，接收10V的栅极电位的P沟道MOS晶体管MP2截止，N沟道MOS晶体管MN4导通，输出端子OUT的信号电压变为0V。由此，相应于输入端子IN的输入信号电位，从输出端子OUT获得10V或0V的信号。取样脉冲信号SMP为高电平的期间也称为“输出期间”。在电容器C2的积蓄电荷被预充电的过程中，在其端子电压上升了N沟道MOS晶体管MN4的阈值电压的时刻，N沟道MOS晶体管MN4导通，输出信号(OUT)下降。
通过模拟求得如图1所示的取样电平移动电路的消耗功率为859nW(毫微瓦)(信号SMP的频率为62.5KHz)，即使将例如198个该取样电平移动电路并联配置(参照图16的取样电平移动电路)，其消耗功率也才172μW(微瓦)，从而可以实现低消耗功率。
以下对本发明的第二实施例进行说明。图3是表示本发明第二实施例的构成的图。参照图3可知，通过将反相器和锁存电路与如图1所示的取样电平移动电路连接，可以得到与取样脉冲信号SMP同步的输出信号。
如在上述实施例中所说明的，取样电平移动电路交互进行两种动作模式期间，即当取样脉冲信号SMP为低电平时，将电容器C2预充电至10V，在用输入信号电压预充电电容器C1的初始化期间；和当取样脉冲信号SMP为高电平时，输出与输入信号电压相应的信号的输出期间。
具有：第一CMOS反相器，由栅极共通连接、漏极共通连接、串联连接在高电位电源和低电位电源之间的P沟道MOS晶体管MP2和N沟道MOS晶体管MN4构成；第二COMS反相器，由栅极共通连接、漏极共通连接、串联连接在高电位电源和低电位电源之间的P沟道MOS晶体管MP3和N沟道MOS晶体管MN5构成。第一CMOS反相器的输出端子与第二CMOS反相器的输入端子连接，第二CMOS反相器的输出端子与由于取样脉冲信号SMP的上升沿获取数据、由于取样脉冲信号SMP的下降沿输出数据的主从型锁存器的输入端子连接。
上述锁存器具有主锁存单元和从锁存单元。所述主锁存单元具有：定时反相器11，在输入控制端子的取样脉冲信号SMP的高电平时导通(激活)，在低电平时截止(非激活)；反相器12，其输入端子与定时反相器11的输出端子连接；定时反相器13，其输入端子与反相器12的输出端子连接，在输入控制端子的取样脉冲信号SMP的反转信号XSMP的高电平时导通，在低电平时截止，定时反相器11、13的输出端子的连接点与反相器12的输入端子连接。所述从锁存单元具有：定时反相器14，其输入端子与定时反相器11的输出端子连接，在输入控制端子的信号XSMP的高电平时导通，在低电平时截止；反相器15，其输入端子与定时反相器14的输出端子连接；定时反相器16，其输入端子与反相器15的输出端子连接，在输入控制端子的信号SMP的高电平时导通，在低电平时截止，定时反相器14、16的输出端子的连接点与反相器15的输入端子连接。
如图3所示，定时反相器具有连接在高电位电源(10V)和低电位电源(接地电源)之间的P沟道MOS晶体管MP12、MP11和N沟道MOS晶体管MN11、MN12，信号SMP被输入N沟道MOS晶体管MN12的栅极，信号XSMP被输入P沟道MOS晶体管MP12的栅极，当MOS晶体管MN12、MP12处于导通(ON)状态时，MOS晶体管MP11、MN11起到CMOS反相器的作用，当MOS晶体管MN12、MP12处于截止(OFF)状态时，输出端子处于高阻抗状态。在本申请说明书的各附图中，定时反相器下面的信号名称(例如SMP或XSMP)表示该定时反相器在该信号为高电平时导通，为低电平时截止。
参照图3可知，由于取样脉冲信号SMP的上升，定时反相器11导通，第二级的CMOS反相器(MOS晶体管MP3、MN5)的输出信号被取入主锁存单元，由于取样脉冲信号SMP的下降，定时反相器11截止，定时反相器13导通，与反相器12一起构成触发器，数据保存在主锁存单元中，此外定时反相器14导通，数据从输出端子OUT输出。
由于下一个取样脉冲信号SMP的上升，当定时反相器11导通时，定时反相器14截止，在从锁存单元中保持输出到输出端子OUT的数据。
图4是表示图3的电路动作的一例的时序图。以下参照图4，对图3的电路动作进行说明。当取样脉冲信号SMP为低电平时，进入初始化期间，由于取样脉冲信号SMP上升，与输入数据(INDATA)对应的高电压(10V)、低电压(接地电位)从取样电平移动电路的第二级CMOS反相器输出，被取入主从型锁存器中，然后由于取样脉冲信号SMP的下降沿被输出。
在如图4所示的例子中，与取样脉冲信号SMP的下降(XSMP的上升)同步输出的OUTDATA，在输入到取样电平移动电路的输入端子IN的输入数据INDATA中，取样脉冲信号SMP的上升沿的时序为包含在数据周期内的数据编号的数据，为偶数号的数据D4、D6、D8、…、D2n。
当输入端子IN的信号电压为高电平时，在取样脉冲信号SMP为高电平的输出期间内，取样电平移动电路的节点N1(电容器C2的端子电压)变为接地电位，从接收上述端子电压的二级CMOS反相器(正转缓冲器)输出接地电位(低电平)，通过接收上述接地电位的定时反相器11，高电平(10V)被输出，在信号XSMP的高电平期间内，通过定时反相器14，低电平被输出到输出端子OUT。
当输入端子IN的信号电压为低电平时，在取样脉冲信号SMP为高电平的输出期间内，节点N1为10V，从接收该电位的二级构成的CMOS反相器输出高电平(10V)，通过接收该高电平的定时反相器11，低电平被输出，在信号XSMP的高电平期间内，通过定时反相器14，高电平被输出到输出端子OUT。0-10V的输出信号的逻辑值与输入数据相反。
在取样脉冲信号SMP的高电平时，取样电平移动电路进入输出期间，由于取样脉冲信号SMP的下降，即信号XSMP的上升，输出信号输出到输出端子OUT，输出时序被延迟了取样脉冲信号SMP的半个周期。
如图5所示，在如图1所示的取样电平移动电路的节点N1上连接偶数级或0级CMOS反相器(图5的10)，在其后级连接以取样脉冲信号SMP激活(ON)的定时反相器的情况下，该电路不会由于取样脉冲信号SMP及其反转信号XSMP存在时滞而产生误动作。在图5中，定时反相器具有连接在高电位电源(10V)和低电位电源(接地电源)之间的P沟道MOS晶体管MP12、MP11以及N沟道MOS晶体管MN11、MN12，信号SMP被输入至N沟道MOS晶体管MP12的栅极，信号XSMP被输入P沟道MOS晶体管MP12的栅极，连接有偶数级或0级CMOS反相器的CMOS反相器电路10的输出被输入P沟道MOS晶体管MP11和N沟道MOS晶体管MN11的共通栅极(节点N2)，与图3的定时反相器11对应。
以下参照图6的时序图，对如图5所示的电路不会由于时滞而误动作的原理进行说明。参照图6(a)可知，取样脉冲信号SMP最初为高电平，取样脉冲信号的反转信号XSMP最初为低电平，此时图5的节点N1为0V，节点N2也为0V，定时反相器的P沟道MOS晶体管MP12导通，输出端子OUT为高电位(10V)。
从该状态开始，在取样脉冲信号SMP下降的同时，P沟道MOS晶体管MP1导通，高电位电源(10V)开始对电容器C2进行预充电，节点N1的电位上升，延迟了偶数级或0级的CMOS反相器电路10的传送延迟时间，然后节点N2(在反相器为0级的情况下，为节点N1)的电位上升，跃变为高电平(10V)。在取样脉冲信号SMP的下降的同时，定时反相器的N沟道MOS晶体管MN12截止(高阻抗状态)，其后即使节点N2变为高电位(10V)，N沟道MOS晶体管MN11也不会导通，输出端子OUT的输出不会变为低电平(0V)。这样，不会依存于信号XSMP的上升沿的时序的偏移(时滞)，来自输出端子OUT的输出信号不会变为低电平。即，即使存在时滞，也可以避免误动作，因此与时滞不相关。
另一方面，在连接奇数级CMOS反相器而构成图5的电路10的情况下，节点N2为反转了节点N1的电位。取样脉冲信号SMP最初为高电平(10V)，信号XSMP为低电平，节点N1为0V，节点N2为10V，定时反相器的P沟道MOS晶体管MP12导通，P沟道MOS晶体管MN11截止，N沟道MOS晶体管MN11、MN12导通，来自输出端子OUT的到输出信号为低电平(0V)。
从该状态开始，在取样脉冲信号SMP下降的同时，P沟道MOS晶体管MP1导通，高电位电源(10V)开始对电容器C2进行预充电，节点N1的电位上升，延迟了奇数级构成的CMOS反相器电路10的传送延迟时间，然后节点N2的电位下降，跃变为低电平(0V)。在取样脉冲信号SMP下降的同时，定时反相器的N沟道MOS晶体管MN12截止(高阻抗状态)，其后当节点N2变为低电平，信号XSMP仍为低电平，P沟道MOS晶体管MP12、MP11导通，输出端子OUT的输出信号变为高电平(10V)。这样，在连接奇数级CMOS反相器而构成图5的电路的情况下，由于取样脉冲信号SMP的反转信号XSMP的上升沿的延迟，而产生误动作。即，在通过反相器反转取样脉冲信号SMP而生成取样脉冲信号SMP的反转信号XSMP，并且不调整由于反相器的传送延迟时间而导致的延迟的情况下，由于信号XSMP的上升沿的延迟会产生误动作。
以下，对本发明的第三实施例进行说明。图7是表示本发明第三实施例的构成的图，表示将串行数据展开为两相数据的电路的构成。
对一个数据输入端子DATA，并联连接两个由参照图3说明的取样电平移动电路、反相器和主从型锁存器构成的电路，在一个电路上增加一级锁存器，以将输入数据DATA的频率二分频的频率，与取样脉冲信号SMP的上升同步，将第偶数个输入数据和第奇数个输入数据并行输出。即，参照图7可知，在数据输入端子DATA上并联连接有两个上述实施例的取样电平移动电路。如图7所示，第一取样电平移动电路的构成为，在输出级连接两级CMOS反相器，具有主动锁存器和从动锁存器、一级锁存单元和反相器，输出DATAODD/XDATAODD，第二取样电平移动电路的构成为，在输出级连接两级CMOS反相器，具有主动锁存器和从动锁存器、以及反相器，输出DATAEVEN/XDATAEVEN。
更详细地讲，输出第奇数个信号的电路具有：第一取样电平移动电路(MOS晶体管MN1、MN2、MN3、MP1和电容器C1、C2)，与参照图3说明的构成相同；两级级联连接的CMOS反相器(MOS晶体管MP2、MN4和MOS晶体管MP3、MN5)；主从型锁存器(由定时反相器11、反相器12、定时反相器13、14、反相器15、定时反相器16构成，与图3的主从型锁存器的构成相同)，当取样脉冲信号SMP为高电平时，将数据取入主锁存单元，当反转信号XSMP为高电平时，输出数据，当下一个取样脉冲信号SMP为高电平时，将输出数据保存在从锁存单元；锁存器(由定时反相器17、反相器18、定时反相器19构成)，当取样脉冲信号SMP为高电平时，输出数据，当信号XSMP为高电平时，保存输出时间；反相器20，反转输出定时反相器17的输出；反相器21，反转输出反相器18的输出。第奇数个信号DATAODD及其互补信号XDATAODD从反相器21、20的输出端子被输出。
输出第奇数个信号DATAODD的路径上的第一取样电平移动电路与图3相同，取样脉冲信号SMP的反转信号XSMP被输入MOS晶体管MN1的栅极，取样脉冲信号SMP被共通地输入MOS晶体管MP1、MN3的栅极，当取样脉冲信号SMP为低电平时处于预充电期间，当为高电平时处于输出期间，当下一个取样脉冲信号SMP上升时，来自第一取样电平移动电路的数据作为数据(DATAODD)而被输出。取样脉冲信号SMP的时钟频率为数据速率的1/2。即，第一取样电平移动电路和锁存单元由于取样脉冲信号SMP的上升而取入数据，并且与下一个周期的取样脉冲信号SMP的上升同步地输出数据。
输出第偶数个信号(DATAEVEN)的电路具有：第二取样电平移动电路(MOS晶体管MN6、MN7、MN8、MP4电容C1、C2)；两级纵向连接的CMOS反相器(MOS晶体管MP5、MN9、MOS晶体管MP6、MN10)；主从型锁存器(定时反相器22、反相器23、定时反相器24、25、反相器26、定时反相器27)，由主锁存单元和从锁存单元构成，所述主锁存单元当信号XSMP为高电平时，取入数据；所述从锁存单元当信号SMP为高电平时，输出数据，当信号XSMP为高电平时保存输出值。还具有：反相器28，反转输出定时反相器25的输出；反相器29，反转输出反相器26的输出。与取样脉冲信号SMP的上升同步，从反相器28、29输出第偶数个信号DATAEVEN和反转信号XDATAEVEN。
在输出第偶数个信号的路径上的第二取样电平移动电路中，取样脉冲信号SMP被输入构成取样电路的MOS晶体管MN6的栅极，反转信号XSMP被输入MOS晶体管MP4、MN8的栅极，当反转信号XSMP为低电平时处于预充电期间，当反转信号XSMP为高电平时处于输出期间，当取样脉冲信号SMP上升时，主从型锁存器输出数据。即，输出第偶数个信号的路径上的第二取样电平移动电路和锁存器由于下一个取样脉冲信号SMP的上升(信号XSMP的下降)而取入数据，由于下一个周期的取样脉冲信号SMP的上升(信号XSMP的下降)而输出数据。在输出第奇数个信号DATAODD的路径上，主从型锁存器还具有锁存器(17、18、19)，与输出第偶数个信号DATAEVEN的路径上的锁存器(主从型锁存器)相比，延迟了取样脉冲信号SMP的半个时钟而输出数据。
其结果是，如图8所示，相对于输入的串行数据DATA1、2、3、4、5、6、7、…，作为第奇数个信号DATAODD的DATA1、3、5、7、…以及作为第偶数个信号DATAEVEN的DATA2、4、6、8、…与取样脉冲信号SMP的上升同步，顺次输出数据组(DATA1、2)、(DATA3、4)、(DATA5、6)、…。DATAODD、DATAEVEN的一个周期相当于输入数据DATA的两个周期。
这样，通过两相展开电路，输入数据被展开为两相，由此可以将后级电路的动作频率降低至1/2。取样脉冲信号SMP及其反转信号XSMP需要0-10V的振幅，而在液晶显示模块上，由于与例如有198个输入的取样电平移动电路共通地使用，所以用于生成取样脉冲信号SMP及其反转信号XSMP的电平移动电路可以使用参照图24说明的现有的电平移动电路。
在把如图7所示的两相展开电路，适用于对外部信号处理电路的信号进行电平移动、两相展开的情况下，如图1 6所示，使与控制器IC120的接口为位宽198位、频率125KHz(8μS)，在显示板100内部进行两相展开，向66个6位DAC阵列104传输396位、62.5KHz的信号。
以下，作为本发明一个实施例的取样电平移动电路的一个具体例子，参照图9对使用绝缘基板上的多晶硅TFT作为晶体管元件时的取样电平移动电路的具体设计例，进行说明。在图9中，两级CMOS反相器(MOS晶体管MP2、MP3、MN4、MN5和MOS晶体管MP4、MN6)与如图1所示构成的取样电平移动电路(MOS晶体管MN1、MN2、MN3、MP1、电容器C1、C2)连接。在取样电平移动电路中，当取样脉冲信号SMP为低电平时，电容器C2被预充电，电容器C1被输入电压预充电。由四个MOS晶体管(MP2、MP3、MN4、MN5)纵向串连构成的第一级CMOS反相器用于降低反相器的穿透电流。即，由于被预充电的电容器C2的积蓄电荷的放电时间比通常的逻辑信号长，并且过渡时间长，所以要致力于降低将电容器C2的端子电压作为输入的第一级反相器的穿透电流。此外，由于后述的电荷再分配，电容器C2的端子电压(高电平)可能会从10V下降至9.5V左右，也需要降低此时的穿透电流。可以将由纵向串连的四级晶体管(MP2、MP3、MN4、MN5)构成的第一级反相器构成为由两级晶体管构成的CMOS反相器的NMOS和PMOS晶体管的栅极长度L的2倍。
电容器C2的放电时间，当取样脉冲信号SMP为高电平时，在N沟道MOS晶体管MN3、MN2、低电位电源(0V)的路径上，在规定时间(例如8μS；频率125KHz的一个周期)内可以放电的情况下，栅-源间电压VGS＝3V的N沟道MOS晶体管MN2的特性起决定性作用。当输入数据为3V时，栅-源间电压VGS通过电容器C1的端子电压被设定为3V。
作为电容器C2的电荷保持特性，当取样脉冲信号SMP为高电平(10V)，N沟道MOS晶体管MN2的栅极电压为0V时，需要将电容器C2的端子电压保持规定时间(例如8μS)。
当N沟道MOS晶体管MN2(称为“检测用晶体管”)的栅极电压为0V，取样脉冲信号SMP为高电平时，如果N沟道MOS晶体管MN3导通，则在附加于电容器C2的端子节点的寄生电容，即其漏极与电容器C2的端子节点连接的P沟道MOS晶体管MP1的电容(parasticcapacitance：寄生电容)的基础上，由于漏极与电容器C2的端子节点连接的、处于导通状态的N沟道MOS晶体管MN3的电容和N沟道MOS晶体管MN2的电容的合成电容Cs的影响，电容器C2的积蓄电荷被再分配。
在这种情况下，与电容器C2连接的P沟道MOS晶体管MP1以外的MOS晶体管的寄生电容Cn由N沟道MOS晶体管MN3的栅-沟间电容(gate-to-channel capacitance)即栅-漏间电容Cgd(MN3)以及栅-源间电容Cgb(MN3)，栅-体电容(gate-to-bulk capacitance)Cgb(MN3)，N沟道MOS晶体管MN2(在栅极上施加0V电压)的栅-漏间电容Cgd(MN2)决定。由于晶体管MN2处于截止状态，所以无须考虑Cgb(MN2)。此外，Cgd(MN2)几乎为0，其结果是，寄生电容Cn近似等于N沟道MOS晶体管MN3的栅极氧化膜的单位面积的静电容Cox(MN3)乘以该栅电极的面积A(＝W·L：W为栅极宽度，L为栅极长度)。众所周知，在单晶硅上的MOS晶体管中，当处于栅-源间电压为阈值电压以下的截止状态时，栅-体间电容Cgb一定，但在SOI(Silicon On INsulator)构造的N沟道TFT元件的情况下，没有体块材料，截止时的Cgb不一定，具有频率依存性。
由于附加在电容器C2的端子上的寄生电容Cs所造成的电荷的再分配，电容器C2的端子电压小于在初始化期间内被预充电的电源电压10V。即，当输入信号电压为0V时，在初始化期间内，电容器C1的端子电压为0V，在取样脉冲信号SMP为高电平的输出期间内，在栅极上被施加了0V电压的N沟道MOS晶体管MN2截止，电容器C2的放电路径处于截止状态，因此，电容器C2的端子电压原应保持电源电压10V，但由于电荷的再分配，电容器C2的端子电压小于被预充电的电源电压10V。
设与电容器C2的端子连接的MOS晶体管MN3、MP1、MN2的寄生电容的合成电容为Cs，设最初(电容再分配前)的电容器C2的端子电压为V(＝10V)，设电荷再分配后的电容器C2的端子电压为V′，则
由C2·V＝(Cs+C2)V′
得到
变为V′＝V·C2/(Cs+C2)＜V(＝10V)          …(1)
即，当输入为0V(C1的端子电压为0V)时，电荷再分配后的电压下降ΔV为
ΔV＝V-V′＝V·Cs/(Cs+C2)                 …(2)
当该电压下降ΔV变大时，漏电流增大，最坏的情况是逻辑值反转。即，电容器C2的端子电压原本应为高电平(10V)，当由于电压下降ΔV，可能会变为逻辑阈值以下的低电平。对于同一Cs，如果C2的电容值大，则Δ变小，考虑上述电荷再分配来决定电容器C2的数值。
在该实施例中，将构成检测用元件的N沟道MOS晶体管MN2的栅极宽度(W)/栅极长度(L)设定为40/4(单位为um)，将电容器C2的电容值设定为150fF。
此外，考虑到由于电容器C1的场通(field through)而导致的电压下降以及电容器C1的充放电时间，将其电容值设定为500fF，对N沟道MOS晶体管MN1采用两侧LDD(lightly Doped Drain)构造，将其W/L设定为8/4(单位为um)。
将N沟道MOS晶体管MN3、P沟道MOS晶体管MP1的W/L设定为4/4(单位为um)。
以下参照图10的特性图，对N沟道MOS晶体管MN2的规格进行说明。图10是表示当N沟道MOS晶体管MN2的栅极电压VG＝3V时，其漏极电压VD和漏极电流ID的特性图。如特性曲线A、B所示，即使是漏极电压VD＝10V、栅极电压VG＝3V、漏极电流ID相同的晶体管，由于阈值VTH和跨导、沟道电导的偏差，导致漏-源间电压VDS＜10V时的动作不同，因此，电容器C2的放电所需要的时间也产生变化。在图10中，电容器C2放电时间为R＞B＞A。
图10的R为用于规定漏极电压VD和漏极电流ID之间的关系(克希霍夫电压法则)的等价阻抗值，其关系为VD＝R·ID。在将处于导通状态的N沟道MOS晶体管MN2置换为该阻抗R(导通阻抗)的情况下，电容器C2的放电特性如图11所示。
即，例如在图9中，在以导通阻抗R置换N沟道MOS晶体管MN2的情况下，为了作为逻辑电路而动作，即为了与125KHz的动作频率对应，放电时间为8μS，电容器C2的放电特性以R＝10MΩ(兆欧姆)为上限。即，当大于R＝10MΩ时，在8μS以内无法完成放电。
当R＝10MΩ时，在N沟道MOS晶体管MN2的W/L＝40/4、漏-源间电压VDS＝10V、栅极电压VG＝3V并且为单侧LDD构造的情况下，漏极电流ID＞1μA。
在N沟道MOS晶体管MN2的W/L＝4/4、漏-源间电压VDS＝10V、栅极电压VG＝3V并且为单侧LDD构造的情况下，漏极电流ID＞100nA。
在设由于漏电流所致的电压下降为0.5V时，在N沟道MOS晶体管MN2的W/L＝40/4、VDS＝10V、VG＝0V并且为单侧LDD构造的情况下，漏极电流ID＜940nA。
此外，在N沟道MOS晶体管MN2的W/L＝4/4、VDS＝10V、VG＝0V并且为单侧LDD构造的情况下，漏极电流ID＜940pA。
因此，N沟道MOS晶体管MN2所要求的晶体管规格为，根据电容器C2(150fF)的放电时间，有
ID＞100nA(单侧LDD、W/L＝4/4、VDS＝10V、VGS＝3V)
根据C2的保持时间，有
ID＜940pA(单侧LDD、W/L＝4/4、VDS＝10V、VGS＝0V)
此外，其栅极以电容器C1的端子电压为输入的N沟道MOS晶体管MN2的阈值VTH为3V以下。
图12是表示在如图9所示的取样电平移动电路中使用典型特性的TFT的模拟结果。N沟道MOS晶体管MN1采用W/L＝8/4、两侧LDD构造，N沟道MOS晶体管MN2采用W/L＝40/4，P沟道MOS晶体管MP1、MP2、MP3、MP4、N沟道MOS晶体管MN3、MN4、MN5、MN6采用W/L＝4/4，C1＝500fF，C2＝150fF。从图12可以确认进行了所希望的动作。
即，在最初的初始化(预充电)期间〔第37～45μS的8μS〕内，电容器C2被充电至10V(参照图12的“C2预充电状态”)。随着输入数据DATA(0.2～2.8V)，在约1μS内完成对电容器C1的数据写入(参照图12的C1箭头所指示的圆点的信号)。
在接下来的评价期间〔第45～53μS〕内，电容器C2在0.5μS内完成放电。
在接下来的初始化(预充电)期间〔第53～61μS〕内，电容器C2再次被预充电至10V。
在接下来的评价期间〔第61～69μS〕内，由于输入数据DATA为0V，所以电容器C2不被放电，保持高电平(10V)。
但是，由于N沟道MOS晶体管MN3导通，电容器C2的电荷被再分配到N沟道MOS晶体管MN3的沟道，所以电压下降约0.5V左右(如“由于C2电荷再分配，导致电压下降0.5V”所指示的)。
图13(a)表示以N沟道MOS晶体管MN2的特性(slow(低速)、typ(标准)、fast(高速))为参数的情况下的取样脉冲信号SMP上升时的电容器C2的放电特性。
由图13可知，即使在最坏情况(slow)下，也在1μS以内完成放电。图13(b)表示由于N沟道MOS晶体管MN2的特性(sloW(低速)、typ(标准)、fast(高速))导致的取样脉冲信号SMP下降和上升时的取样电路的电容器C1的放电特性。由图中可知，电容器C1也在1μS以内完成写入动作。
上述本发明实施例的取样电平移动电路和两相展开电路的规格的一例如下所述。
■输入数据振幅0-3V
■输出数据振幅0-10V
■输入数据频率125KHz
■输出数据频率62.5KHz
■初始化时间1μS
■控制信号为SMP及其反转信号XSMP
■电源为10V和GND
■消耗功率(198输入电路合计)为
■0.006mW(所有数据为0)
■0.36mW(数据0、1比例相同)
■0.69mW(所有数据为1)
消耗功率随输入数据而变化，最大为0.69mW(198输入电路合计，SMP、反转信号XSMP的消耗功率0.17mW除外)。
上述消耗功率的约1/2是伴随着充放电用的电容器C2的充放电而消耗的。即，消耗功率的大部分伴随着电容器C2的充放电而消耗，在取样电平移动电路中，电容器C2的电荷再分配和漏电流决定动作频率的下限。
在该例的取样电平移动电路的设计中，为了增大动作容限，将电容器C2的电容值设定得稍大。在为了降低消耗功率的情况下，将电容器C2的电容值设定得较小。
图14和图15是表示与如图17所示的本发明实施例的两相展开电路的时滞无关性相关的模拟结果的图。图14(a)表示测试向量(DATA、SMP、XSMP、DATAODD、DATAEVEN)的信号波形，图14(b)表示不存在时滞，正常动作时的模拟结果。
图15(a)表示相对于取样脉冲信号SMP，反转信号XSMP的跃变时序延迟2μS的情况，图15(b)相对于取样脉冲信号SMP，反转信号XSMP的跃变时序超前2μS的情况，图15示出了本发明实施例的两相展开电路的动作的模拟结果。
从图15可以确认，即使相对于取样脉冲信号SMP，反转信号XSMP的跃变时序延迟2μS，也不会发生逻辑错误，可以输出与图14(b)的输出相同的数据，进行正常动作。
以下对本发明的显示装置的实施例进行说明。图16是表示具有本发明的取样电平移动电路和两相展开电路的液晶显示装置的构成的图。为了实现LCD(Liquid Crystal Display)模块的低成本化、低消耗功率化，由于数模转换器DAC 104安装在显示板上，所以外设的存储器内置控制器IC 120仅为逻辑电路。因此，可以在控制器IC 120的制造过程中使用精细工艺，从而可以降低电源电压，同时减小芯片尺寸，并且可以实现低消耗功率化、低成本。
此外，如图16所示，增大控制器IC 120和液晶显示板100之间的数据总线的宽度加宽为198bits，图像数字数据从帧存储器121通过数据总线，传送到液晶显示板100。这样，通过延迟帧存储器121的预充电频率，可以实现控制器IC 120的低消耗功率化。
参照图16可知，液晶显示装置具有：控制器IC 120，包括选取与未图示的主机(CPU)连接的总线接口的控制器122以及存储一帧图像信息的帧存储器121；和DC-DC转换器/多级电源电路130。还具有：取样电平移动电路101，将从帧存储器121并行传送来的198位(例如灰度6位、33个像素的图像数据)数据(0-3V)输入到液晶显示板(称为“显示设备基板”)100，并电平变换为0-10V振幅的信号；两相展开电路102，串行输入取样电平移动电路101的输出，并展开为2位的并行位；锁存电路103，锁存作为两相展开电路102的输出的396位；DAC 104(66电路)，输入从6个锁存电路103输出的6位(6位灰度)的信号；选择器105，分别接收DAC 104(66电路)的输出，具有与液晶像素阵列110的列的输入数(N列)相同的输出，根据从时序信号电平移动电路106输出的选择器控制信号，顺次向被选择的数据线输出图像信号。时序信号电平移动电路106输出0-10V的取样脉冲信号SMP、XSMP、锁存时钟、选择器控制信号。移位寄存器108A、输出缓冲器108B构成了驱动液晶像素阵列110的扫描线的垂直驱动器108(扫描线驱动电路)。DC-DC转换器/多级电源电路130向取样电平移动电路101、时序信号电平移动电路106供给电源。M行N列的液晶像素阵列110的一个像素111由以下部分构成：晶体管(TFT)，在例如AM(有源矩阵方式)LCD的情况下，栅极与字线连接，漏极(源极)与数据线连接，源极(漏极)与像素电极连接，而成为开关；保持(辅助)电容器；以及液晶层，封存在像素电极和与之对置的基板(COM)之间(图中三角形和逆三角形重叠的符号表示液晶电容器)。
图17是图16的局部放大图，示出了取样脉冲信号SMP、XSMP与取样电平移动电路和两相展开电路的连接关系。在图17中，102A在具有如图7所示的取样电平移动电路和两相展开电路的构成中，仅使用奇、偶的正转信号DATAODD、DATAEVEN作为输出信号，而不使用奇、偶的反转信号XDATAODD、XDATAEVEN，所以在如图7所示的构成中，可以去除用于输出反转信号XDATAODD的反相器20，以及用于输出XDATAEVEN的反相器29。
取样脉冲信号SMP及其反转信号XSMP，由于对取样电平移动电路和两相展开电路是共通的，所以对来自控制器的时序信号进行电平移动的电路106(图16)可以使用如图23、图24等所示的现有的电路构成。
来自3组取样电平移动·两相展开电路102A的输出(取样电平移动·两相展开电路102A在输出级包括图16的锁存电路103)被输入至6位DAC 104，DAC 104的输出电压通过选择器(MPX)105被顺次(随时间变化)选择，并输出到数据线。
作为本发明的另一个实施例，参照图18和图19，对使用本发明的取样电平移动电路、反相器和锁存器构成六相展开电路的例子进行说明。图18和图19仅是为了作图的方便而分开来画。
如图18所示的构成为，由如图7所示的两相展开电路构成，该两相展开电路与取样脉冲信号SMP的上升同步，从输入信号并行输出奇、偶的正转信号DATAODD、DATAEVEN。在如图18所示的两相展开电路的取样电平移动电路中，电容器C1、C2由MOS电容器构成。
在如图19所示的构成中，与DATAODD相关的的元件包括：锁存器(定时反相器52、反相器53、定时反相器54)，在图18的两相展开电路中，通过反相器82、83延迟了传输DATAODD的节点(A)的电位，并且在使输入数据(DATA)的频率6分频的信号DCL的上升时输出；反相器55，将反转锁存器的输出而得到的信号作为D1而输出。
还包括：第一主从型锁存器(定时反相器30、反相器31、定时反相器32、定时反相器33、反相器34、定时反相器35)，在信号XSMP的下降时取入节点A的电位，并且在信号SMP的上升时输出；第二主从型锁存器(定时反相器36、反相器37、定时反相器38、定时反相器39(输出为节点E)、反相器40、定时反相器41)，在信号XSMP的下降时取入定时反相器33的输出(节点C)，在信号SMP上升时被输出。此外还包括：锁存器(定时反相器48、反相器49、定时反相器50)，在信号DCL的上升时，输出通过反相器42将第一主从型锁存器的反相器34的输出反转而得到的信号；反相器51，将上述锁存器的输出反转而得到的信号作为D3而输出。此外还具有：锁存器(定时反相器44、反相器45、定时反相器46)，在信号DCL的上升时，输出通过反相器43将第二主从型锁存器的反相器40的输出反转而得到的信号；反相器47，将上述锁存器的输出反转而得到的信号作为D5而输出。
与DATAEVEN相关的的元件包括：锁存器(定时反相器78、反相器79、定时反相器80)，两相展开电路中，通过反相器84、85延迟了DATAEVEN信号被传输的节点(F)，并且在使输入数据的频率6分频的信号DCL的上升时输出；反相器81，将反转上述锁存器的输出而得到的信号作为D0而输出。
还包括：第三主从型锁存器(定时反相器56、反相器57、定时反相器58、定时反相器59、反相器60、定时反相器61)，在信号XSMP的下降时取入节点F的电位，并且在信号SMP的上升时被输出；第四主从型锁存器(定时反相器62、反相器63、定时反相器64、定时反相器65(输出为节点J)、反相器66、定时反相器67)，在信号XSMP的下降时取入定时反相器59的输出(节点H)，在信号SMP上升时被输出。此外还包括：锁存器(定时反相器74、反相器75、定时反相器76)，在信号DCL的上升时，输出通过反相器68将第三主从型锁存器的反相器60的输出反转而得到的信号；反相器77，将上述锁存器的输出反转而得到的信号作为D2而输出。此外还具有：锁存器(定时反相器70、反相器71、定时反相器72)，在信号DCL的上升时，输出通过反相器69将第四主从型锁存器的反相器66的输出反转而得到的信号；反相器73，将上述锁存器的输出反转而得到的信号作为D4而输出。
图20是表示如图18、图19所示的六相展开电路的动作的时序图。DATAODD(节点A)、DATAEVEN(F)由输入数据DATA生成。节点A的信号在DATAODD的路径上的节点C、E，被延迟了取样脉冲信号SMP的一个周期、两个周期，在作为输入数据DATA的6分频时钟的DCL的上升时(输入数据DATA之7被输入的时刻)，节点A、C、E的数据作为D1、D3、D5而输出。节点F的信号在DATAEVEN的路径上的节点H、J被延迟了取样脉冲信号SMP的一个周期、两个周期，在作为输入数据DATA的6分频时钟的DCL的上升时(输入数据DATA之7被输入的时刻)，节点F、H、J的时间作为D0、D2、D4而输出。
图21是表示本发明另一个实施例的取样电平移动电路的构成图。参照图21可知，该实施例的取样电平移动电路是将如图1所示的上述实施例的评价用元件和检测用元件的连接位置进行了交换的电路，当取样脉冲信号SMP为高电平时导通的评价用N沟道MOS晶体管MN2被配置在低电位一侧(接地一侧)，其栅极被输入构成取样电路的电容器C1的端子电压的N沟道MOS晶体管MN3，被插入其源极与高电位电源(10V)连接的预充电控制用的P沟道MOS晶体管MP1的漏极与其源极与低电位电源连接的N沟道MOS晶体管MN2的漏极之间。
如图1所示的上述实施例的取样电平移动电路适用于输入至输入端子的信号(DATA)的振幅电压(高电平电压)接近N沟道MOS晶体管MN2的阈值VTH的情况。即，其栅极被输入电容器C1的端子电压(输入信号电压)的N沟道MOS晶体管MN2的源极与低电位电源(接地电压)连接，被输入至输入端子的信号的振幅电压(电容器C1的端子电压)为栅-源间电压Vgs。
与此相对，在如图21所示的本实施例的电路构成中，以输入至输入端子的信号的振幅电压(电容器C1的端子电压)作为其栅极的输入的N沟道MOS晶体管MN3的源极通过N沟道MOS晶体管MN2与低电位电源(接地电位)连接，因此，N沟道MOS晶体管MN3的栅-源间电压Vgs比输入信号(DATA)的电压低。例如，在取样脉冲信号SMP为高电平期间的输出期间内，当在初始化期间内被取样的输入信号电压为高电平时，MOS晶体管MN3导通，通过导通状态的N沟道MOS晶体管MN2(导通阻抗ron)，电容器C2的积蓄电荷被放电，但该MOS晶体管MN3的栅-源间电压Vgs为输入信号的电压(电容器C1的端子电压)减去N沟道MOS晶体管MN2的漏极电流I和ron所确定的电压降的差值。因此，本实施例适用于输入信号的振幅电压(高电平电压VIH)比晶体管MN3的阈值电压VTH高得多的情况。
此外，在本实施例中，通过将作为图1的检测用元件的N沟道MOS晶体管MN2和作为评价用元件的N沟道MOS晶体管MN3的连接位置交换，可以减小在输出期间内伴随着电容器C2的积蓄电荷的电荷再分配的电压变化，从而可以进一步减小电容器C2的电容值。即，在N沟道MOS晶体管MN3的栅极电位为0V(输入信号电压＝低电平)、取样脉冲信号SMP为高电平(10V)的情况下，N沟道MOS晶体管MN3截止，在附加在电容器C2的端子上的寄生电容Cs中，P沟道MOS晶体管MP1以外的MOS晶体管的寄生电容Cn仅为预先在其栅极上施加0V电压而处于截止状态的N沟道MOS晶体管MN3的栅-漏间电容Cgd(MN3)(由于晶体管MN3截止，所以无须考虑Cgb(MN3))，Cgd(MN3)近似为0，比在参照图1、图9说明的上述实施例中的N沟道MOS晶体管的寄生电容Cn＝(W·L)Cox小。因此，附加在电容器C2的端子上的寄生电容的合成值Cs比参照图1说明的上述实施例的电容值小。
取样脉冲信号SMP为高电平(10V)时的电荷再分配后的电压降ΔV如上所述为
ΔV＝V-V′＝V·Cs/(Cs+C2)即，在本实施例中，由于寄生电容的合成值Cs很小，所以与如图1所示的构成相比，可以减小为了将ΔV设定为某一值而需要的电容器C2的电容值。
如图21所示的取样电平移动电路的基本动作，由于与参照图1说明的上述实施例相同，所以省略其说明。
图22是表示本发明的另一个实施例的多相(n相)展开电路的构成图。参照图22可知，本实施例为将低电压振幅的逻辑信号(0-3V)的串行数据展开为n相的电路，其构成为，具有：输入移位寄存器1010的两个输出，作为取样脉冲信号XSMP、SMP，并且取样电路的输入端子与数据线(DATA)连接的n个取样电平移动电路，还具有：第一锁存电路，根据移位寄存器1010的输出信号A2、A3、A4、…，分别锁存n个取样电平移动电路的输出；第二锁存电路，通过将数据信号n分频后得到的锁存时序信号DCL，锁存第一锁存电路的输出。
更详细地讲，取样电平移动电路的构成为，移位寄存器1010具有并行输出A1～An+1(在图22中仅表示到A4)，其中，信号A1被输入将数据信号取样至电容器C101的取样电路的N沟道MOS晶体管MN101的栅极，信号A2被输入P沟道MOS晶体管MP101和N沟道MOS晶体管MN103的栅极，具有源极与接地电位连接、漏极与N沟道MOS晶体管MN103的源极连接、栅极与取样电路的电容器C 101的端子电压(节点B的电压)连接的N沟道MOS晶体管MN102，P沟道MOS晶体管MP101的源极与10V电源连接，电容器C102与P沟道MOS晶体管MP101和N沟道MOS晶体管MN103的漏极的连接点连接。该取样电平移动电路与如图1所示的电路构成相同，但所供给的取样脉冲信号的控制不同，与取样脉冲信号SMP对应的信号A2相对于信号A1(与取样脉冲信号XSMP相对应)，被延迟了移位寄存器1010的一个钟脉冲，信号A1不是信号A2的反转信号。
第一锁存电路由以下元件构成：定时反相器211，以取样电平移动电路的电容器C102的端子电压(节点C的电压)为输入，在信号A2的高电平时导通，并反转输出输入信号；反相器212，以定时反相器211的输出为输入；定时反相器213，以反相器212的输出为输入，当信号A2为低电平时导通，并反转输出输入信号。该第一锁存电路在信号A2高电平的上升沿输出输入数据(节点C的反转信号)，当信号A2为低电平时，存储数据。第二锁存电路由以下元件构成：定时反相器214，其输入端子与第一锁存电路的输出(节点D)连接，在数据信号的n分频时钟DCL的高电平时导通，并反转输出输入信号；反相器215，以定时反相器214的输出为输入；定时反相器216，以反相器215的输出为输入，当信号DCL为低电平时导通，并反转输出输入信号。该第二锁存电路在信号DCL高电平的上升沿输出输入数据的反转(节点D的状态)，当信号DCL为低电平时存储输出数据。
以移位寄存器1010的输出信号A2和A3为输入的取样电平移动电路(由N沟道MOS晶体管MN201、MN202、MN203和P沟道MOS晶体管MP201和电容器C201、C202构成)、第一锁存电路(311、312、313)、第二锁存电路(314、315、316)与上述电路相同。
以移位寄存器1010的输出信号A3和A4为输入的取样电平移动电路(由N沟道MOS晶体管MN301、MN302、MN303和P沟道MOS晶体管MP301和电容器C301、C302构成)、第一锁存电路(411、412、413)、第二锁存电路(414、415、416)与上述电路相同。
这样，在本实施例中，在从移位寄存器输出的彼此相差一个数据周期相位的n+1相信号中，将相位相邻的的两个信号作为取样脉冲信号XSMP、SMP，输入取样电平移动电路，通过其中相位滞后的取样脉冲将其锁存在第一锁存电路中，与将数据信号的频率n分频后得到的时钟DCL同步地锁存输出，由此输出n相的并行信号。移位寄存器1010由n+1级的D型触发器构成，设第i级的D型触发器的输出为Ai，可以向n个取样电平移动电路分别供给取样脉冲信号(Ai，Ai+1)。作为信号Ai的生成电路，不限定于移位寄存器，可以使用生成相位相差一个数据周期的多相时钟的任意电路。
图23是表示图22的电路各节点的信号波形推移的一部分的图。仅看第二级的取样电平移动电路，在移位寄存器1010的信号A2上升的时刻，MOS晶体管MN201导通，由于此时信号A3为低电平，所以MOS晶体管MP201导通，MOS晶体管MN203截止，节点G被预充电至10V，在取样电路的节点F上，数据信号(2)的高电平(3V)被取样(初始化期间)。
接下来，从信号A2的上升沿开始延迟一个数据周期，信号A3上升，取样电平移动电路的MOS晶体管MP201截止，MOS晶体管MN203导通，而进入输出期间，MOS晶体管MN202的栅极电位变为3V，MOS晶体管MN202导通，电容器202的积蓄电荷(在初始化期间内被充电的电荷)通过MOS晶体管MN203、202被向地放电，节点G变为0V。当信号A3上升时，定时反相器311导通，作为反转电容器C202的端子电压而得到的逻辑值的高电平被输出到节点H。
接下来，信号A3变为低电平，节点H的状态(高电平)被由反相器312、313构成的触发器保存。同时，节点G的电容器C202被预充电至电源电压(10V)，进行下一个动作的准备。
与移位寄存器1010的输出A2、A3、A4、…相应，被取样的数据被锁存在节点D、H、L、…，当串行供给到数据线(DATA)的n个数据的锁存结束时，锁存时序信号DCL被共通地输入n个第二锁存电路，与该信号DCL的上升沿同步，从n个第二锁存电路输出n位的并行信号。即，在如图23所示的例子中，第二锁存电路的输出节点E、I、M在锁存时序信号DCL的上升时变为高电平、低电平、高电平。
在如图22所示的例子中，来自n个第二锁存电路的n位并行输出被输入DAC电路1020，但毫无疑问，n相展开电路的输出目的地不限于DAC电路。
在上述各实施例中，对使用多晶硅TFT作为晶体管的电平移动电路、二相展开电路、六相展开电路进行了说明，但毫无疑问，也可以使用在单晶硅基板上形成的CMOS电路。此外，不仅适用于集成电路，而且适用于将单个半导体元件、电容器等的分立电子部件安装在电路基板上的构成。
此外，通过图16、图17，在示例中对液晶显示装置和数据线驱动电路进行了说明，但对AM(有源矩阵方式)的有机EL显示装置也同样适用。
此外，以上对输入信号的振幅电压为0-3V、输出振幅为0-10V的例子进行了说明，但本发明不限于上述构成。
此外，除了两相、六相展开电路以外，可以同样地构成展开为2N相的电路，并且可以利用n相展开电路，展开为任意相。
此外，构成主从型锁存器的触发器(输入和输出彼此连接的两个反相器)的定时反相器(例如图3的13、16)，可以用通过由取样脉冲信号SMP、反转信号XSMP进行导通、截止控制的转换开关和反相器置换而构成，可以用传输门来构成对锁存的信号传输进行导通、截止控制的定时反相器(例如图3的11、14)。
以上通过上述各实施例对本发明进行了说明，但本发明不仅限于上述实施例，在本发明权利要求的范围内，本领域技术人员当然可以进行各种变形、修改。
如上所述，采用本发明的取样电平移动电路，在不流过恒定电流、实现低消耗功率化的同时，通过采用单相的信号输入，可以减少连接端子数量。
此外，采用本发明的取样电平移动电路、两相展开电路以及多相展开电路，可以简化驱动，去除多余的电源，适用于与外部控制器电路之间的例如3V接口、与安装在LCD模块等显示板上的DAC阵列之间的接口。

Claims (37)

1.一种取样电平移动电路，其特征在于，其构成为，具有：
开关元件，插入输出节点的充电路径中，
开关元件插入上述输出节点的放电路径中，
预充电装置，根据输入的取样控制信号，在初始化期间内，使插入上述输出节点的充电路径中的上述开关元件导通，将上述输出节点预充电至高电位电源电压；以及
取样装置，对输入信号电压进行取样，
在上述初始化期间内，根据上述输入的取样控制信号，使上述输出节点的放电路径保持截止状态，
在由上述输入的取样控制信号规定的输出期间内，与在上述初始化期间内被取样的上述输入信号电压的逻辑值相对应，使被插入上述输出节点的放电路径中的上述开关元件导通、截止，当被插入上述放电路径中的上述开关元件导通时，上述放电路径处于导通状态，被预充电的上述输出节点进行放电，当被插入上述放电路径中的上述开关元件截止时，被预充电的上述输出节点不进行放电。
2.一种取样电平移动电路，其特征在于，
具有第一至第三开关元件，被串联连接在高电位电源和低电位电源之间；
在上述第一开关元件和上述第二开关元件的连接点上连接有第一电容器；
具有第四开关元件，被连接在被输入输入信号的输入端子和上述第三开关元件的控制端子之间；
在上述第三开关元件的控制端子和上述第四开关元件的连接点上连接有第二电容器，
上述第一开关元件和上述第二开关元件各自的控制端子被共通地输入第一取样控制信号，当其中一个导通时，另一个截止，
上述第四开关元件的控制端子被输入第二取样控制信号，
从上述第一电容器的端子电压直接或间接地取出输出信号。
3.一种取样电平移动电路，其特征在于，
具有第一至第三开关元件，被串联连接在高电位电源和低电位电源之间，
在上述第一开关元件和上述第二开关元件的连接点上连接有第一电容器，
具有第四开关元件，被连接在被输入输入信号的输入端子和上述第二开关元件的控制端子之间，
在上述第二开关元件的控制端子和上述第四开关元件的连接点上连接有第二电容器，
上述第一开关元件和上述第三开关元件各自的控制端子被共通地输入第一取样控制信号，当其中一个导通时，另一个截止，
上述第四开关元件的控制端子被输入第二取样控制信号，
从上述第一电容器的端子电压直接或间接地导出输出信号。
4.一种取样电平移动电路，其特征在于，
具有第一至第三开关元件，被串联连接在高电位电源和低电位电源之间，
在上述第一开关元件和上述第二开关元件的连接点上连接有第一电容器，
具有第四开关元件，被连接在被输入输入信号的输入端子和上述第三开关元件的控制端子之间，
在上述第三开关元件的控制端子和上述第四开关元件的连接点上连接有第二电容器，
上述第一开关元件的控制端子和上述第二开关元件的控制端子被共通地输入第一取样控制信号，
当上述第一取样控制信号为第二逻辑值时，上述第一开关元件导通，上述第二开关元件截止，上述第一电容器被充电至上述高电位电源的电源电压，
第二取样控制信号被输入上述第四开关元件的控制端子，当上述第二取样控制信号为第一逻辑值时，上述第四开关元件导通，上述第二电容器被上述输入信号电压充电，
当上述第一取样控制信号为第一逻辑值时，上述第一开关元件截止，上述第二开关元件导通，从此时的上述第一电容器的端子电压直接或间接地取出输出信号。
5.一种取样电平移动电路，其特征在于，
具有第一至第三开关元件，被串联连接在高电位电源和低电位电源之间，
在上述第一开关元件和上述第二开关元件的连接点上连接有第一电容器，
具有第四开关元件，被连接在被输入输入信号的输入端子和上述第二开关元件的控制端子之间，
在上述第二开关元件的控制端子和上述第四开关元件的连接点上连接有第二电容器，
上述第一开关元件的控制端子和上述第三开关元件的控制端子被共通地输入第一取样控制信号，
当上述第一取样控制信号为第二逻辑值时，上述第一开关元件导通，上述第三开关元件截止，上述第一电容器被充电至上述高电位电源的电源电压，
第二取样控制信号被输入上述第四开关元件的控制端子，当上述第二取样控制信号为第一逻辑值时，上述第四开关元件导通，上述第二电容器被上述输入信号电压充电，
当上述第一取样控制信号为第一逻辑值时，上述第一开关元件截止，上述第三开关元件导通，从此时的上述第一电容器的端子电压直接或间接地取出输出信号。
6.根据权利要求2所述的取样电平移动电路，其特征在于，上述第二取样控制信号是把上述第一取样控制信号反转而得到的信号。
7.根据权利要求2所述的取样电平移动电路，其特征在于，还具有缓冲电路，接收上述第一电容器的端子电压作为输入，输出高电位电源电位和低电位电源电位的振幅的信号。
8.根据权利要求2所述的取样电平移动电路，其特征在于，还具有第一转换开关，接收上述第一电容器的端子电压、或者以上述第一电容器的端子电压为输入而输出高电位电源电位和低电位电源电位的振幅的信号的缓冲电路的输出作为输入，当上述第一取样控制信号为第一逻辑值时导通，输出输入的信号，当上述第一取样控制信号为第二逻辑值时截止。
9.根据权利要求8所述的取样电平移动电路，其特征在于，还具有：
主动锁存器，包括：上述第一转换开关；触发器，接收上述第一转换开关的输出，当上述第二取样控制信号为第一逻辑值时，存储该值，
从动锁存器，包括：第二转换开关，接收上述第一转换开关的输出，当上述第二取样控制信号为第一逻辑值时导通，输出上述第一转换开关的输出信号，当上述第二取样控制信号为第二逻辑值时截止；触发器，接收上述第二转换开关的输出，当上述第一取样控制信号为第一逻辑值时，存储上述第二转换开关的输出值。
10.根据权利要求7所述的取样电平移动电路，其特征在于，上述缓冲电路由偶数级的反相器级联连接而构成。
11.根据权利要求8所述的取样电平移动电路，其特征在于，上述第一转换开关，当上述第一取样控制信号为第一逻辑值时导通，由反转输出输入的信号的定时反相器构成。
12.根据权利要求9所述的取样电平移动电路，其特征在于，上述第二转换开关，当上述第二取样控制信号为第一逻辑值时导通，由反转输出输入的信号的定时反相器构成。
13.根据权利要求1所述的取样电平移动电路，其特征在于，输入至上述输入端子的输入信号的振幅电压比上述高电位电源电压低。
14.根据权利要求1所述的取样电平移动电路，其特征在于，上述各开关元件由薄膜晶体管(TFT)构成。
15.一种两相展开电路，其特征在于，
包括由权利要求2所述的取样电平移动电路构成的第一和第二取样电平移动电路，
还包括：
第一主从型锁存器，输入信号被共通地输入上述第一和第二取样电平移动电路，
在上述第二取样电平移动电路中，分别反转上述第一取样电平移动电路的上述第一和第二取样控制信号的值后得到的值的信号，作为第一和第二取样控制信号被分别输入对应的开关元件的控制端子，
根据上述第一取样控制信号取入上述第一取样电平移动电路的输出，并且根据上述第二取样控制信号输出；
锁存器，根据上述第一取样控制信号，输出上述第一主从型锁存器的输出；
第二主从型锁存器，根据上述第二取样控制信号取入上述第二取样电平移动电路的输出，并且根据上述第一取样控制信号输出。
16.一种两相展开电路，其特征在于，
该两相展开电路包括：
第一取样电平移动电路，具有第一至第三开关元件，串联连接在高电位电源和低电位电源之间，
在上述第一开关元件和上述第二开关元件的连接点上连接有第一电容器，
具有第四开关元件，连接在被输入输入信号的输入端子和上述第三开关元件的控制端子之间，
在上述第三开关元件的控制端子和上述第四开关元件的连接点上连接有第二电容器，
上述第一开关元件和上述第二开关元件各自的控制端子被共通地输入第一取样控制信号，
把作为上述第一取样控制信号的互补信号的第二取样控制信号输入至上述第四开关元件的控制端子；
第一组反相器，将以上述第一电容器的端子电压为输入的反相器作为第一级，在整体上呈偶数级级联方式连接而成；
第一主从型锁存器，当上述第一取样控制信号为第一逻辑值时，取入上述第一组反相器的最后一级的输出信号，当上述第二取样控制信号为第一逻辑值时，输出上述取入的信号；
第一锁存器，接收上述第一主从型锁存器的输出信号，当上述第一取样控制信号为第一逻辑值时，作为奇数信号而输出；
第二取样电平移动电路，具有第五至第七开关元件，串联连接在上述高电位电源和上述低电位电源之间，
在上述第五开关元件和上述第六开关元件的连接点上连接有第三电容器，
具有第八开关元件，连接在被输入上述输入信号的上述输入端子和上述第七开关元件的控制端子之间，
在上述第七开关元件的控制端子和上述第八开关元件的连接点上连接有第四电容器，
上述第五开关元件和上述第六开关元件各自的控制端子被共通地输入第二取样控制信号，
把作为上述第一取样控制信号输入至上述第八开关元件的控制端子；
第二组反相器，将以上述第三电容器的端子电压为输入的反相器作为第一级，在整体上呈偶数级级联方式连接而成；以及
第二主从型锁存器，当上述第二取样控制信号为第一逻辑值时，取入上述第二组反相器的最后一级的输出，当上述第一取样控制信号为第一逻辑值时，输出上述取入的信号，作为偶数信号，
与上述第一取样控制信号变为第一逻辑值同步，并行输出上述奇数信号和上述偶数信号。
17.一种多相展开电路，其特征在于，
该多相展开电路包括：
第一取样电平移动电路，具有第一至第三开关元件，串联连接在高电位电源和低电位电源之间，
在上述第一开关元件和上述第二开关元件的连接点上连接有第一电容器，
具有第四开关元件，连接在被输入输入信号的输入端子和上述第三开关元件的控制端子之间，
在上述第三开关元件的控制端子和上述第四开关元件的连接点上连接有第二电容器，
上述第一开关元件的控制端子和上述第二开关元件的控制端子被共通地输入第一取样控制信号，
把作为上述第一取样控制信号的互补信号的第二取样控制信号输入至上述第四开关元件的控制端子；
第一组反相器，将以上述第一电容器的端子电压为输入的反相器作为第一级，在整体上呈偶数级级联方式连接而成；
第一主从型锁存器，当上述第一取样控制信号为第一逻辑值时，取入上述第一组反相器的最后一级的输出信号，当上述第二取样控制信号为第一逻辑值时，输出上述取入的信号；
第一锁存器，接收上述第一主从型锁存器的输出信号，当上述第一取样控制信号为第一逻辑值时，作为奇数信号而输出；
第二取样电平移动电路，具有第五至第七开关元件，串联连接在上述高电位电源和上述低电位电源之间，
在上述第五开关元件和上述第六开关元件的连接点上连接有第三电容器，
具有第八开关元件，连接在被输入上述输入信号的上述输入端子和上述第七开关元件的控制端子之间，
在上述第七开关元件的控制端子和上述第八开关元件的连接点上连接有第四电容器，
上述第五开关元件的控制端子和上述第六开关元件的控制端子被共通地输入第二取样控制信号，
把作为上述第一取样控制信号输入至上述第八开关元件的控制端子；
第二组反相器，将以上述第三电容器的端子电压为输入的反相器作为第一级，在整体上呈偶数级级联方式连接而成；以及
第二主从型锁存器，当上述第二取样控制信号为第一逻辑值时，取入上述第二组反相器的最后一级的输出，当上述第一取样控制信号为第一逻辑值时，输出上述取入的信号，作为偶数信号，
与上述第一取样控制信号变为第一逻辑值同步，并行输出上述奇数信号和上述偶数信号，
具有并联配置的(M+1)个锁存器(称为第一组锁存器)，包括级联连接的M级的第一组主从型锁存器，当上述第二取样控制信号为第一逻辑值时，取入输入，当上述第一取样控制信号为第一逻辑值时输出，上述奇数信号被输入上述第一组主从型锁存器的第一级，
通过将上述输入信号进行2(M+1)分频后得到的第三信号，分别锁存上述奇数信号和上述第一组主从型锁存器的输出，
具有并联配置的(M+1)个锁存器(称为第二组锁存器)，包括级联连接的M级的第二组主从型锁存器，当上述第二取样控制信号为第一逻辑值时，取入输入，当上述第一取样控制信号为第一逻辑值时输出，上述偶数信号被输入上述第二组主从型锁存器的第一级，
通过将上述输入信号进行2(M+1)分频后得到的第三信号，分别锁存上述偶数信号和上述第二组主从型锁存器的输出，
利用上述第一组、第二组锁存器的输出，在上述输入信号频率的2(M+1)分频的周期内，并行输出展开为2(M+1)相的信号。
18.一种n相展开电路，其特征在于，
包括n个(n为2以上的规定正整数)权利要求2所述的取样电平移动电路，
在n个上述取样电平移动电路的上述输入端子上共通地连接有数据信号线，
还包括生成相邻的相位相差一个数据周期的多相时钟信号的电路，
上述多相时钟信号的第i个时钟信号输入第i个(i为大于1而小于n的整数)上述取样电平移动电路的上述第二取样控制信号，上述多相时钟信号的第(i+1)个时钟信号输入上述第一取样控制信号，
还包括与上述取样电平移动电路对应的n个第一锁存电路，接收第i个上述取样电平移动电路的上述第一电容器的端子电压，当第(i+1)个时钟信号向第一逻辑值跃变时输出，当第(i+1)个时钟信号为第二逻辑值时存储，
还包括n个第二锁存电路，分别输入上述第一锁存电路的输出，共通地接收将数据周期n分频后得到的周期的锁存时序信号，锁存输出上述第一锁存电路的输出。
19.根据权利要求15所述的两相展开电路，其特征在于，输入至上述输入端子的输入信号的振幅电压比上述高电位电源电压低。
20.根据权利要求15所述的两相展开电路，其特征在于，构成上述各开关元件和各电路的晶体管由薄膜晶体管(TFT)构成。
21.根据权利要求17所述的多相展开电路，其特征在于，输入至上述输入端子的输入信号的振幅电压比上述高电位电源电压低。
22.根据权利要求17所述的多相展开电路，其特征在于，构成上述各开关元件和各电路的晶体管由薄膜晶体管(TFT)构成。
23.根据权利要求18所述的n相展开电路，其特征在于，生成上述多相时钟信号的电路由移位寄存器构成。
24.根据权利要求18所述的n相展开电路，其特征在于，输入至上述输入端子的输入信号的振幅电压比上述高电位电源电压低。
25.根据权利要求18所述的n相展开电路，其特征在于，构成上述各开关元件和各电路的晶体管由薄膜晶体管(TFT)构成。
26.一种取样电平移动电路，其特征在于，
包括第一至第三MOS晶体管，串联连接在高电位电源和低电位电源之间，
还包括：第一电容器，一端与上述第一和第二MOS晶体管的连接点连接，另一端与上述低电位电源连接；
第四MOS晶体管，连接在输入输入信号的输入端子和上述第三MOS晶体管的栅极端子之间；以及
第二电容器，一端与上述第三MOS晶体管的栅极端子和上述第四MOS晶体管的连接点相连接，另一端与上述低电位电源连接，
第一取样控制信号被共通地输入至上述第一和第二MOS晶体管的栅极端子，
第二取样控制信号被输入至上述第四MOS晶体管的栅极端子。
27.一种取样电平移动电路，其特征在于，
包括第一至第三MOS晶体管，串联连接在高电位电源和低电位电源之间，
还包括：第一电容器，一端与上述第一和第二MOS晶体管的连接点连接，另一端与上述低电位电源连接；
第四MOS晶体管，连接在输入输入信号的输入端子和上述第二MOS晶体管的栅极端子之间；以及
第二电容器，一端与上述第二MOS晶体管的栅极端子连接，另一端与上述低电位电源连接，
第一取样控制信号被共通地输入至上述第一和第三MOS晶体管的栅极端子，
第二取样控制信号被输入至上述第四MOS晶体管的栅极端子。
28.根据权利要求26所述的取样电平移动电路，其特征在于，上述第一MOS晶体管为第一导电型，上述第二至第四MOS晶体管为第二导电型。
29.根据权利要求2所述的取样电平移动电路，其特征在于，作为上述第一电容器和上述第二电容器，分别使用上述连接节点的寄生电容。
30.一种显示装置，具有：
显示板，具有像素群呈矩阵状配置在多条数据线和多条扫描线的交点的显示单元；
扫描线驱动电路，向上述多条扫描线顺次施加电压；以及
数据线驱动电路，接收来自上位装置的显示数据，向上述多条数据线施加与该显示数据对应的电压，
其特征在于，
在上述显示板的外部设置有，存储显示数据的显示存储器，以及控制上述显示存储器和控制与上述上位装置进行通信的控制器，
在上述显示板中具有权利要求1所述的取样电平移动电路，作为接收从上述显示存储器传输来的显示数据，并变换为更高振幅的信号的电平移动电路。
31.一种显示装置，具有：
显示板，具有像素群呈矩阵状配置在多条数据线和多条扫描线的交点的显示单元；
扫描线驱动电路，向上述多条扫描线顺次施加电压；以及
数据线驱动电路，接收来自上位装置的显示数据，向上述多条数据线施加与该显示数据对应的电压，
其特征在于，
在上述显示板的外部设置有，存储显示数据的显示存储器，以及控制上述显示存储器和控制与上述上位装置进行通信的控制器，
在上述显示板中具有权利要求15所述的两相展开电路，作为接收从上述显示存储器传输来的显示数据，并变换为更高振幅的信号的电平移动电路。
32.一种显示装置，具有：
显示板，具有像素群呈矩阵状配置在多条数据线和多条扫描线的交点的显示单元；
扫描线驱动电路，向上述多条扫描线顺次施加电压；以及
数据线驱动电路，接收来自上位装置的显示数据，向上述多条数据线施加与该显示数据对应的电压，
其特征在于，
在上述显示板的外部设置有，存储显示数据的显示存储器，以及控制上述显示存储器和控制与上述上位装置进行通信的控制器，
在上述显示板中具有权利要求18所述的n相展开电路，作为接收从上述显示存储器传输来的显示数据，并变换为更高振幅的信号的电平移动电路。
33.根据权利要求31所述的显示装置，在上述显示板上包括将上述两相展开电路的输出作为输入而接收的数模转换器。
34.根据权利要求32所述的显示装置，在上述显示板上包括将上述n相展开电路的输出作为输入而接收的数模转换器。
35.根据权利要求27所述的取样电平移动电路，其特征在于，上述第一MOS晶体管为第一导电型，上述第二至第四MOS晶体管为第二导电型。
36.根据权利要求26所述的取样电平移动电路，其特征在于，作为上述第一电容器和上述第二电容器，分别使用上述连接节点的寄生电容。
37.根据权利要求27所述的取样电平移动电路，其特征在于，作为上述第一电容器和上述第二电容器，分别使用上述连接节点的寄生电容。
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