CN100397464C - 电压电平转换器 - Google Patents

Abstract

本发明是关于一种电压电平转换器，该电压电平转换器的电路，包括一与门装置，是用于运算周期性控制电位讯号与原始输入讯号，产生同步讯号，与周期性控制电位讯号同相位的第一周期性控制电位讯号均输入一晶体管装置，是一反相器结构；该电路又包括一输出缓冲器装置，是用于产生输出讯号的缓冲器装置；另外包括一电容器元件，是用于储存讯号。本发明中类似开关控制的设计，排除PMOS与NMOS同时导通的现象，可以减少模拟电路的功率消耗。同时由于该电路是排除MOS信道长宽比的考量，可以避免因半导体制程漂移造成电平转换过程不易控制。对于此种晶体管重复性高的电平转换器电路可以减少较多的布局面积，对降低成本有相当贡献。

Description

电压电平转换器

技术领域

本发明涉及一种电压电平转换器，特别是涉及一种应用于液晶显示器驱动电路的电压电平转换器的电路。本发明电压电平转换器，提出了阻断直流路径的概念，可以避免PMOS及NMOS在同一时刻导通，消耗不必要的直流功率，亦可精简布局面积。

背景技术

通常以MOS技术设计电压电平转换器时，其输出级至少包括一反相器，以作为缓冲之用，通常由一组PMOS、NMOS组成。而现有习知的结构设计中，当电压在低压及高压之间切换时，希望能控制其中该些晶体管的切换时机，使得切换过程中PMOS与NMOS同时导通的时间最短，意即其中的直流功率消耗减至最低。但由于半导体制程中不可避免的生产飘移情况，即使仔细考量MOS通道长宽比，仍然存在有可观的直流功率消耗。

请参阅图4所示，是现有技术中的电压电平转换器的电路，其以一差动输入方式分别输入NMOS晶体管411及415的栅极，输出级由PMOS晶体管403与NMOS晶体管413所组成，即图4所示反相器431，例如为一高压反相器。反相器433较反相器431所需的驱动能力较弱，通常以一低压反相器实施，是作为当输入时脉TTL电压讯号VIN，转化为差动输入用。当输入为时脉讯号，如图9所示，时脉TTL电压讯号由低电平转换成高电平时，因反相器433的关系，输出反相输入讯号至NMOS晶体管411栅极，且比VIN讯号稍微落后，所以当NMOS晶体管415导通而NMOS晶体管411还尚未关掉前，会有一极短的时间距PMOS晶体管405的栅极为低电平(GNDA)，因此PMOS晶体管405还停留在导通状态，造成P、NMOS(405、415)同时导通，其讯号时讯图如图9所示，I(415)在正缘时间距有一突波电流。而在这里的差动输入对，NMOS为了能够迅速的控制PMOS栅极，使得PMOS能在极短的时间做开关转态，故需要特别对晶体管通道长宽比(W/L的比例)做考量，因此设计成NMOS有较小的导通电阻，也就是通道宽度大、长度小，而PMOS则设计成有较大的导通电阻，宽度最小、长度大的设计。

同样地，当输入时脉讯号，如图4及图9所示，由高电平转换成低电平时，NMOS晶体管415被关掉，NMOS晶体管411栅极因时间延迟的结果，尚未导通属于高阻抗状态，而PMOS晶体管401栅极的前一状态为低电平，所以PMOS晶体管401目前还尚未关掉。当NMOS晶体管411栅极由低电平爬升至高电平时，一直还处于导通状态的PMOS晶体管401导致另一个导通路径，所以造成I(411)在VIN的正缘时间距有一较大突波电流。

为了更进一步降低P、NMOS同时导通的功率消耗，亟需使高电压与地线之间的路径完全阻隔，减少模拟电路的功率消耗。

另外，应用于液晶显示驱动器的电压电平转换器需要相当布局面积，若毋需考虑MOS通道长宽比，则在电路布局时有更大的配置弹性，对重复性高的电平转换器电路容易减少布局面积，以降低产品成本，获得更高的利润。

由此可见，上述现有的电压电平转换器仍存在有缺陷，而亟待加以进一步改进。为了解决电压电平转换器存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。

有鉴于上述现有的电压电平转换器存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，积极加以研究创新，以期创设一种新型的电压电平转换器，能够改进一般现有的电压电平转换器，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。

发明内容

本发明的目的在于，克服现有的电压电平转换器存在的缺陷，而提供一种新的电压电平转换器，所要解决的技术问题是使其中高电压与地线之间的路径完全阻隔，从而更加适于实用。

本发明的另一目的在于，提供一种电压电平转换器，所要解决的技术问题是使其不需考虑晶体管通道的长宽比。

本发明的再一目的在于，提供一种电压电平转换器，所要解决的技术问题是使其可用于液晶显示器的驱动电路，其中因电路中晶体管重复性高而可大幅减少电路布局面积，从而具有产业上的利用价值。

本发明的目的及解决其技术问题是采用以下的技术方案来实现的。依据本发明提出的一种电压电平转换器，其包括：一与门，是用于运算一第一控制讯号与一输入讯号，产生一同步讯号，其中所述第一控制讯号为周期性讯号；一晶体管装置，包括以漏极串联耦接的一第一晶体管及一第二晶体管，所述第一晶体管耦接至地线，所述第二晶体管耦接至一电压源，其中所述同步讯号耦接至所述第一晶体管的栅极，一第二控制讯号耦接至所述第二晶体管的栅极；一输出缓冲器，是用于产生一输出讯号，其中所述输出缓冲器的输入端与所述第一晶体管及所述第二晶体管的漏极耦接，且所述输出缓冲器的输入端是一第一节点；以及一电容器，是用于储存所述第一节点的讯号电平，所述电容器的一端接地。其中，所述第一晶体管为一N型金属氧化物半导体晶体管(NMOS)，所述第二晶体管为一P型金属氧化物半导体晶体管(PMOS)，所述第一控制讯号与所述第二控制讯号同相。

前述的电压电平转换器，其更包括一开关，由所述第二控制讯号操作，其中所述开关的一端耦接所述第一节点，所述开关的另一端耦接至所述第一晶体管的漏极。

前述的电压电平转换器，其中所述的开关是一N型金属氧化物半导体晶体管。

前述的电压电平转换器，其中所述的输出缓冲器是由一P型金属氧化物半导体晶体管与一N型金属氧化物半导体晶体管所构成的一反相器。

前述的电压电平转换器，其中所述的电容器是晶体管的杂散电容。

前述的电压电平转换器，其中所述的与门由低压晶体管所构成，而所述晶体管装置、所述输出缓冲器、及所述电容器由高压场效应晶体管所构成。

前述的电压电平转换器，其中所述的第一控制讯号是一低压讯号，所述第二控制讯号是一高压讯号。

本发明的目的及解决其技术问题是还可采用以下的技术方案来实现的。依据本发明提出的一种电压电平转换器，其包括：一串联耦接的装置，所述串联耦接的装置包括一第一晶体管、一第二晶体管、及一第三晶体管，所述第一晶体管耦接至所述电压源、所述第三晶体管耦接至地线，其中所述第一晶体管是一P型金属氧化物半导体晶体管、所述第二与所述第三晶体管是一N型金属氧化物半导体晶体管，所述第一晶体管的栅极耦接所述第一控制讯号，所述第二晶体管的栅极耦接所述第一控制讯号，所述第三晶体管的栅极耦接所述输入讯号；一输出缓冲器，是用于产生一输出讯号，其中所述输出缓冲器的输入端与所述第一晶体管及所述第二晶体管的漏极耦接，且所述输出缓冲器的输入端是一第一节点；以及一第四晶体管，所述第四晶体管用以做为一接面电容，所述第四晶体管的漏极耦接所述第一节点，所述第四晶体管的栅极耦接所述输出缓冲器的输出端，所述第四晶体管的源极耦接一第五晶体管的漏极，所述第五晶体管的栅极耦接一第二控制讯号，所述第五晶体管的源极耦接所述电压源，其中所述第四晶体管及所述第五晶体管是一P型金属氧化物半导体晶体管；其中，所述的第一控制讯号是周期性的一负脉冲，所述第二控制讯号是周期性的一正脉冲，所述第一控制讯号与所述第二控制讯号同步，且所述负脉冲的脉宽比所述正脉冲的脉宽窄。

前述的电压电平转换器，其更包括一开关，由所述第一控制讯号操作，其中所述开关的一端耦接所述第一节点，所述开关的另一端耦接至所述第一晶体管的漏极。

前述的电压电平转换器，其中所述的开关是一N型金属氧化物半导体晶体管。

前述的电压电平转换器，其中所述的输出缓冲器是由一P型金属氧化物半导体晶体管与一N型金属氧化物半导体晶体管所构成的一反相器。

前述的电压电平转换器，其中所述的第一、第二、第三、第四、及第五、晶体管是一高压场效应晶体管装置。

本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，为了达到前述发明目的，本发明的主要技术内容如下：

本发明提出至少一种电压电平转换器电路，该电路的基本观念是阻断电流路径，使电路中串联的PMOS与NMOS必须在不同时间点导通。因此安排其输入/输出控制时序。在此考虑数种输入/输出讯号状态，以说明本发明的电路，然而本发明的范围不限于此，应以本发明中的电压电平转换器电路所涵盖的范围为准。

若启始时输入讯号为电位低电平，输出级为一反相器，输出讯号电位亦为低电平。当输入讯号由低电平转换成高电平时，PMOS晶体管应该在NNOS晶体管开启前先关闭，所以提供一控制讯号，超前输入讯号一个时间距。其中该输入讯号及该控制讯号先以一反闸逻辑(即，非门逻辑)运算，使控制讯号上升缘与输入讯号上升缘之间期间PMOS呈现高阻抗状态，所以此时输出级的前节点电压由电路中一电容保存原来高电平状态，输出级则输出低电平状态。则当输入讯号切换为高电平时，NMOS晶体管即开启，使得电容储存的电压经由NMOS晶体管的开启，迅速被拉至低电平，输出端电平则由一反相器拉至高电平状态。同样地，输入讯号由高电平转换成低电平时，NMOS晶体管应先关闭，在PMOS晶体管开启前保有另一时间距呈高阻抗状态，电容器上的电平则由该电容加以保持于地电平，接着再打开PMOS，使得先前的电平迅速充电至高电平，输出级则输出低电平状态。因此控制讯号的设计对于电路操作有直接的影响。

当控制讯号以固定周期输入，输入讯号为高电平时，P型晶体管开启，电容上节点的电平则由地电平，迅速充电至高电平，导致输出错误。此时若在该N型晶体管与电容器之间串接一开关晶体管，由控制讯号控制，则阻断上述的充电路径，电容器上的电平得以保持。当控制讯号变低电平时，电容器上的电平由电容器加以保持于前一状态。

本发明的电路中，该输入端的与门与该P型晶体管、N型晶体管在功能上可以用串联方式简化为三个串联晶体管，由高压电平至地线电平电位依序耦接一第一P型晶体管及一第一N型晶体管、一第二N型晶体管，其中该第二N型晶体管的栅极耦接该输入讯号，该第一P型晶体管及该第一N型晶体管的栅极输入一第二控制讯号。此外，除了输出级缓冲器(例如上述的反相器)为了能驱动下一级，其中晶体管设计成适当的大小，而其它MOS则设计成制程规范的任意单位值，是作为输出缓冲与讯号维持，即上述的储存电容器，例如包括二个串联P型晶体管，其中一第二P型晶体管耦接至高压电平，且其栅极耦接一第三控制讯号；一第三P型晶体管与输出级的缓冲器(例如为反相器)耦接成一闩锁接法。另外，如上述的开关晶体管例如为一第三N型晶体管。而电路中的各P型晶体管设计成任意尺寸的场效应晶体管，例如为高压场效应晶体管，排除制程漂移的不确定性，及增加设计电路的可靠性。

当输入一时脉讯号，由低电平转换成高电平时，该第二控制讯号以极小脉冲宽度输入一负脉冲，在该一负脉冲期间，该第二N型晶体管为开启状态，而该第二控制讯号转态为低电平使得该第一N型晶体管及该第三N型晶体管迅速关闭，该第一P型晶体管则导通，电容器上的节点则保持原来电平。此时该第三控制讯号以同样时间点输入一正脉冲，脉冲宽度较第一控制讯号为宽，在该一正脉冲期间，该第二P型晶体管为关闭状态，所以该第二P型晶体管与该第三P型晶体管构成高阻抗路径。当该第二控制讯号结束负脉冲时，致使该第一N型晶体管及该第三N型晶体管导通，而该第一P型晶体管关闭，电容器上的节点则迅速放电至低电平，输出讯号则转态为高电平状态。因为输出为高电平状态，则该第三P型晶体管关闭，当该第三控制讯号结束正脉冲时，致使该第二P型晶体管导通，因为该第三P型晶体管关闭，所以该第二、第三P型晶体管亦构成高阻抗路径，电容上的节点仍然维持低电平。

当输入时脉讯号维持高电平，该第二、第三控制讯号同时输入负正脉冲，使该第一P型晶体管导通，该第一N型晶体管及该第三N型晶体管关闭，电容上的电压则保持于前一状态。

同样地，当输入时脉讯号由高电平转换成低电平时，该第二控制电位讯号亦以极小时间延迟输入一负脉冲，使得该第一N型晶体管及该第三N型晶体管迅速关闭，该第一P型晶体管则导通，电容上的电位保持原来低电平状态。当该第二控制讯号结束负脉冲时，致使该第一N型晶体管及该第三N型晶体管导通，该第一P型晶体管则关闭，因为原来输入讯号为低电平，该第二N型晶体管为关闭状态，所以在该第三控制讯号还没结束正脉冲前，会有一段时间距为高阻抗状态，以该第二P型晶体管做为接面电容，此时输出讯号为低电平。在该第三控制讯号的正脉冲结束后，则该第二P型晶体管迅速导通，所以该第二、第三P型晶体管则构成导通路径，电容上的节点电位即由导通路径拉至高压电平。

当输入时脉电压讯号维持低电平，该第二、第三控制电位讯号同时输入负正脉冲，使该第一P型晶体管301导通，该第一及第三N型晶体管关闭，电容上的节点电压则维持高电平状态。之后会有一段时间距(Td)为高阻抗状态，以该第三P型晶体管做为接面电容维持高电平状态。

根据本发明的电压电平转换器电路，所输入两个第二及第三控制电位讯号，例如为高压控制电位讯号，皆以正、负脉冲做为电压电平转换器的控制讯号，当输入讯号发生转态时，即输入一负脉冲(第二控制讯号)与正脉冲(第三控制讯号)，负脉冲宽度关系着正缘输出延迟，应该输入脉冲宽度较小的讯号。因为正、负脉冲的时间距会造成高阻抗，所以应该输入略大于负脉冲宽度的正脉冲讯号，亦可避免输入讯号在高电平时，该第二及第三P型晶体管与该第一、第二、及第三N型晶体管瞬间所造成的导通路径。

输入讯号转态成高电平时，本发明中的电平转换器电路可能的导通路径，即是该第一P型晶体管、该第一N型晶体管及第三N型晶体管转态时所产生的路径，如图3所示，因该第一P型晶体管及该第一N型晶体管为任何设计单位，所以通过该第一N型晶体管的突波电流远小于现有习知电路在此时所产生等同的突波电流。

同样地，当输入时脉讯号由高电平转换成低电平时，本发明的电压电平转换器电路在此输入时脉讯号负缘存在时间距，因为输出级的缓冲器为P、NMOS架构的反相器，故会有一较小的突波电流发生。

根据以上对本发明的电压电平转换器电路的描述，可以更进一步降低P、NMOS同时导通的功率消耗，以两个控制讯号开启或关闭PMOS及NMOS，使高电压与地线之间的路径完全阻隔，而可以减少模拟电路的功率消耗。

经由上述可知，本发明电压电平转换器，该电压电平转换器的电路包括一与门装置，是用于运算第一周期性控制电位讯号与原始输入讯号，产生同步讯号，与第一周期性控制电位讯号同相位的第二周期性控制电位讯号均输入一晶体管装置，是一反相器结构；该电路又包括一输出缓冲器装置，是用于产生输出讯号的缓冲器装置；另外包括一电容器元件，是用于储存讯号。本发明中类似开关控制的设计，排除PMOS与NMOS同时导通的现象，可以减少模拟电路的功率消耗。同时由于该电路是排除MOS信道长宽比的考量，可以避免因半导体制程漂移造成电平转换过程不易控制。对于此种晶体管重复性高的电平转换器电路可以减少较多的布局面积，对降低成本有相当贡献。

综上所述，本发明特殊结构的电压电平转换器，可使其中高电压与地线之间的路径完全阻隔；其不需考虑晶体管通道的长宽比，可用于液晶显示器的驱动电路，其中因电路中晶体管重复性高而可大幅减少电路布局面积。。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。

附图说明

图1是依照本发明一较佳实施例的电压电平转换器的电路图。

图2是依照本发明另一较佳实施例的电压电平转换器的电路图。

图3是依照本发明又一较佳实施例的电压电平转换器的电路图。

图4是根据现有习知技术的电压电平转换器的电路图。

图5是依照本发明一较佳实施例的电压电平转换器的电路(图1)的简单输出与输入电压波形示意图

图6是依照本发明一较佳实施例的电压电平转换器电路(图1)的输出与输入电压波形示意图。

图7是依照本发明另一较佳实施例的电压电平转换器电路(图2)的输出与输入电压波形示意图。

图8是依照本发明又一较佳实施例的电压电平转换器电路(图3)的输出与输入电压波形示意图。

图9是现有习知及本发明较佳实施例的电压电平转换器的电路的输入电压与晶体管电流关系图。

101、201：高压PMOS晶体管         111、211：高压NMOS晶体管

121、221：储存电容器             131、231、331：高压反相器

141、241：低压与门               251、351：开关晶体管

301、303、305：高压PMOS晶体管    311、313：高压NMOS晶体管

401、403、405：高压PMOS晶体管    431：高压反相器

411、413、415：高压NMOS晶体管    433：低压反相器

具体实施方式

以下结合附图及较佳实施例，对依据本发明提出的电压电平转换器其具体实施方式、结构、特征及其功效，详细说明如后。

请参阅图1，是根据本发明一较佳实施例的一简单概念电路示意图。如图1所示，P型晶体管PMOS(101)与N型晶体管NMOS(111)是一反相器的基本架构，为了阻断电流路径，PMOS与NMOS必须在不同时间点导通。其输入/输出控制时序图如图5所示，当输入为时脉TTL电压讯号(VIN)由低电平转换成高电平时，晶体管101应该在晶体管111开启前先关闭，所以输入超前VIN一个时间距Tdis的控制电位讯号(VA)，例如为高压控制电位讯号。而VOUT1B的前一状态为模拟高压高电平(VDDA)，在Tdis期间为高阻抗状态，所以此时电压则由电容(121)保存原来高电平状态，输出级则输出模拟高压低电平状态(GNDA)。当VIN输入为高电平时，晶体管111即开启，使得VOUT1B迅速被拉至低电平(GNDA)，输出级则输出模拟高压高电平状态(VDDA)。同样地，VIN由高电平转换成低电平时，晶体管111应先关闭，在晶体管101开启前保有时间距Tk高阻抗状态，VOUT1B的电平则由电容121加以保持于地电平，接着在打开晶体管101，使得先前的电平迅速充电至VDDA，输出级则输出模拟高压低电平状态(GNDA)。因此控制讯号VA的设计对于电路操作有直接的影响。

请参阅图6所示，是根据本发明一较佳实施例中，以固定周期讯号输入该反相器时的时序图。当控制电位讯号(VA)，以固定周期输入，如图6所示，当输入TTL电压讯号(VIN)为高电平时，P型晶体管开启，VOUT1B的电平则由地电平(GNDA)，迅速充电至VDDA，导致输出错误。此时请参阅图2的电路，若串接一开关晶体管，如图中的NMOS(251)，由电位讯号(VA)控制，则阻断充电路径，VOUT1B的电平则由电容器221加以保持于地电平。其时序便如图7所示，当电位讯号(VA)变低电平时，VOUT2B的电平则由电容器221加以保持于前一状态。

接续本发明的设计流程，根据本发明另一较佳实施例的电压电平转换器电路，如图3所示。除了输出级缓冲器(331)为了能驱动下一级，故设计成适当的大小，而其它MOS则设计成制程规范的任意单位值，是作为输出缓冲与讯号维持，如同图2所示的储存电容(221)，而电路中的各PMOS设计成任意尺寸的场效应晶体管，例如为高压场效应晶体管，排除制程漂移的不确定性，及增加设计电路的可靠性。当输入一时脉讯号，如图8所示，时脉TTL电压讯号由低电平转换成高电平时，控制电位讯号(VA)以极小脉冲宽度为Twa时间输入一负脉冲，在该一负脉冲期间，图3电路示意图中NMOS晶体管311为开启状态，而VA转态为低电平使得NMOS晶体管313及开关晶体管351迅速关闭，PMOS晶体管301则导通，VOUT3B则保持原来电平，而控制电位讯号(VB)以同样时间点输入一正脉冲，脉冲宽度为Twb，在该一正脉冲期间，PMOS晶体管303为关闭状态，所以PMOS晶体管303与PMOS晶体管305则构成高阻抗路径。当VA结束负脉冲时，致使NMOS晶体管313及开关晶体管351导通，而PMOS晶体管301关闭，VOUT3B则迅速放电至低电平(GNDA)，VOUT3则转态为模拟高压高电平状态(VDDA)。因为VOUT3为高电平状态(VDDA)，则PMOS晶体管305关闭，当VB结束正脉冲时，致使PMOS晶体管303导通，因为PMOS晶体管305关闭，所以PMOS晶体管303与PMOS晶体管305亦构成高阻抗路径，VOUT3B仍然维持低电平(GNDA)。

当时脉TTL电压讯号维持高电平，控制电位讯号VA、VB同时输入负正脉冲，使PMOS晶体管301导通，NMOS晶体管313及开关晶体管351关闭，VOUT3B则保持于前一状态，如图8所示。

同样地，当输入时脉TTL电压讯号(VIN)由高电平转换成低电平时，控制电位讯号(VA)亦以极小时间延迟输入一负脉冲，使得NMOS晶体管313及开关晶体管351迅速关闭，PMOS晶体管301则导通，VOUT3B保持原来低电平状态(GNDA)。当VA结束负脉冲时，致使NMOS晶体管313及开关晶体管351导通PMOS晶体管301则关闭，因为原来VIN为低电平，NMOS晶体管311为关闭状态，所以在控制电位讯号(VB)还没结束正脉冲前，会有一段时间距(Td)为高阻抗状态，时间距为Td＝Twb-Twa，以PMOS晶体管305做为接面电容，如同图2所示电路中的电容(221)，此时输出VOUT3为低电平(GNDA)。在VB正脉冲结束后，则PMOS晶体管303迅速导通，所以PMOS晶体管303与305则构成导通路径，VOUT3B即由导通路径与VDDA同电平。

当时脉TTL电压讯号维持低电平，控制电位讯号VA、VB同时输入负正脉冲，使PMOS晶体管301导通，NMOS晶体管313及开关晶体管351关闭，VOUT3B则维持模拟高压高电平状态(VDDA)，如图8所示。之后会有一段时间距(Td)为高阻抗状态，以PMOS晶体管305做为接面电容维持模拟高压高电平状态(VDDA)。

根据本发明中一较佳实施例的电压电平转换器电路，所输入两个控制电位讯号(VA，VB)例如为控制电位讯号，皆以正、负脉冲做为电压电平转换器的控制讯号，当输入TTL讯号(VIN)发生转态时，即输入一负脉冲(VA)与正脉冲(VB)，VA脉冲宽度为Twa关系着正缘输出延迟，应该输入脉冲宽度(Twa)较小的讯号。因为Td时间距会造成高阻抗，所以应该输入略大于Twa的正脉冲讯号(VB)，亦可避免VIN在高电平时，PMOS(303、305)与NMOS(311、313、351)瞬间所造成的导通路径。

VIN转态成高电平时，本发明中一较佳实施例的电压电平转换器电路可能的导通路径，即是PMOS晶体管301、NMOS晶体管313及开关晶体管351转态时所产生的路径，如图3所示，因PMOS、NMOS(301、313)为任何设计单位，所以I(313)的突波电流远小于I(415)在此时所产生的突波电流。

同样地，当输入时脉讯号如图9所示，由高电平转换成低电平时，本发明一较佳实施例的电压电平转换器电路在此输入时脉讯号负缘时间距，因反相器为PMOS、NMOS架构的反相器，故会有一较小的突波电流发生。

为了更进一步降低PMOS、NMOS同时导通的功率消耗，以两个控制讯号开启或关闭PMOS及NMOS，使高电压与地线之间的路径完全阻隔，而可减少模拟电路的功率消耗。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (12)

1.一种电压电平转换器，其特征在于其包括：

一与门，是用于运算一第一控制讯号与一输入讯号，产生一同步讯号，其中所述第一控制讯号为周期性讯号；

一晶体管装置，包括以漏极串联耦接的一第一晶体管及一第二晶体管，所述第一晶体管耦接至地线，所述第二晶体管耦接至一电压源，其中所述同步讯号耦接至所述第一晶体管的栅极，一第二控制讯号耦接至所述第二晶体管的栅极；

一输出缓冲器，是用于产生一输出讯号，其中所述输出缓冲器的输入端与所述第一晶体管及所述第二晶体管的漏极耦接，且所述输出缓冲器的输入端是一第一节点；以及

一电容器，是用于储存所述第一节点的讯号电平，所述电容器的一端接地；

其中，所述第一晶体管为一N型金属氧化物半导体晶体管，所述第二晶体管为一P型金属氧化物半导体晶体管，所述第一控制讯号与所述第二控制讯号同相。

2.根据权利要求1所述的电压电平转换器，其特征在于其更包括一开关，由所述第二控制讯号操作，其中所述开关的一端耦接所述第一节点，所述开关的另一端耦接至所述第一晶体管的漏极。

3.根据权利要求2所述的电压电平转换器，其特征在于其中所述的开关是一N型金属氧化物半导体晶体管。

4.根据权利要求1所述的电压电平转换器，其特征在于其中所述的输出缓冲器是由一P型金属氧化物半导体晶体管与一N型金属氧化物半导体晶体管所构成的一反相器。

5.根据权利要求1所述的电压电平转换器，其特征在于其中所述的电容器是晶体管的杂散电容。

6.根据权利要求5所述的电压电平转换器，其特征在于其中所述的与门由低压晶体管所构成，而所述晶体管装置、所述输出缓冲器、及所述电容器由高压场效应晶体管所构成。

7.根据权利要求1所述的电压电平转换器，其特征在于其中所述的第一控制讯号是一低压讯号，所述第二控制讯号是一高压讯号。

8.一种电压电平转换器，其特征在于其包括：

一串联耦接的装置，所述串联耦接的装置包括一第一晶体管、一第二晶体管、及一第三晶体管，所述第一晶体管耦接至一电压源、所述第三晶体管耦接至地线，其中所述第一晶体管是一P型金属氧化物半导体晶体管、所述第二与所述第三晶体管是一N型金属氧化物半导体晶体管，所述第一晶体管的栅极耦接一第一控制讯号，所述第二晶体管的栅极耦接所述第一控制讯号，所述第三晶体管的栅极耦接一输入讯号；

一输出缓冲器，是用于产生一输出讯号，其中所述输出缓冲器的输入端与所述第一晶体管及所述第二晶体管的漏极耦接，且所述输出缓冲器的输入端是一第一节点；以及一第四晶体管，所述第四晶体管用以做为一接面电容，所述第四晶体管的漏极耦接所述第一节点，所述第四晶体管的栅极耦接所述输出缓冲器的输出端，所述第四晶体管的源极耦接一第五晶体管的漏极，所述第五晶体管的栅极耦接一第二控制讯号，所述第五晶体管的源极耦接所述电压源，其中所述第四晶体管及所述第五晶体管是一P型金属氧化物半导体晶体管；

其中，所述的第一控制讯号是周期性的一负脉冲，所述第二控制讯号是周期性的一正脉冲，所述第一控制讯号与所述第二控制讯号同步，且所述负脉冲的脉宽比所述正脉冲的脉宽窄。

9.根据权利要求8所述的电压电平转换器，其特征在于其更包括一开关，由所述第一控制讯号操作，其中所述开关的一端耦接所述第一节点，所述开关的另一端耦接至所述第一晶体管的漏极。

10.根据权利要求9所述的电压电平转换器，其特征在于其中所述的开关是一N型金属氧化物半导体晶体管。

11.根据权利要求8所述的电压电平转换器，其特征在于其中所述的输出缓冲器是由一P型金属氧化物半导体晶体管与一N型金属氧化物半导体晶体管所构成的一反相器。

12.根据权利要求8所述的电压电平转换器，其特征在于其中所述的第一、第二、第三、第四、及第五晶体管是一高压场效应晶体管。

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