CN107610736A - 一种移位寄存器、栅极驱动电路及显示装置 - Google Patents

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Abstract

本发明公开了一种移位寄存器、栅极驱动电路及显示装置，包括：输入模块、复位模块、第一控制模块、第一输出模块和第二输出模块；其中，由于第一输出模块具有两条输出通路，其中一条通路为在第一时钟信号端与第一节点的信号的共同控制下将第一时钟信号端的信号提供给移位寄存器的驱动信号输出端，另一条通路为在第二时钟信号端与第一节点的信号的共同控制下将第二时钟信号端的信号提供给驱动信号输出端，并且与其余四个模块相互配合，可以使这两条通路交替工作，从而可以避免电流仅流经一条通路，从而可以提高移位寄存器的使用寿命。

Description

一种移位寄存器、栅极驱动电路及显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器、栅极驱动电路及显示装置。
背景技术
随着显示技术的飞速发展，显示器呈现出了高集成度和低成本的发展趋势。其中，GOA(Gate Driver on Array，阵列基板行驱动)技术将TFT(Thin Film Transistor，薄膜晶体管)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省去栅极集成电路(IC，Integrated Circuit)的绑定(Bonding)区域以及扇出(Fan-out)区域的布线空间，不仅可以在材料成本和制作工艺两方面降低产品成本，而且可以使显示面板做到两边对称和窄边框的美观设计；并且，这种集成工艺还可以省去栅极扫描线方向的Bonding工艺，从而提高了产能和良率。
一般的栅极驱动电路均是由多个级联的移位寄存器组成，各级移位寄存器的驱动信号输出端分别对应连接一条栅线，通过各级移位寄存器实现依次向显示面板上的各行栅线输入扫描信号。在现有的移位寄存器中，输出晶体管一般是在上拉节点的控制下将高电压信号提供给驱动信号输出端来输出有效的扫描信号，使得显示面板显示时高电压信号一直流经同一输出晶体管并且输出晶体管的栅极长期处于同一偏压作用，从而导致输出晶体管的特性漂移且寿命降低。进而导致移位寄存器的稳定性与使用寿命下降，不利于显示面板的长期稳定使用。
发明内容
有鉴于此，本发明实施例提供一种移位寄存器、栅极驱动电路及显示装置，用以解决现有的移位寄存器的不良的问题。
因此，本发明实施例提供了一种移位寄存器，包括：输入模块、复位模块、第一控制模块、第一输出模块以及第二输出模块；其中，
所述输入模块用于在输入信号端的控制下将所述输入信号端的信号提供给第一节点；
所述复位模块用于在复位信号端的控制下将参考电压信号端的信号提供给所述第一节点；
所述第一控制模块用于控制所述第一节点的电位和第二节点的电位；
所述第一输出模块用于在第一时钟信号端与所述第一节点的信号的共同控制下将所述第一时钟信号端的信号提供给所述移位寄存器的驱动信号输出端，在第二时钟信号端与所述第一节点的信号的共同控制下将所述第二时钟信号端的信号提供给所述驱动信号输出端；其中，所述第一时钟信号端的信号与所述第二时钟信号端的信号的周期相同且相位相反；
所述第二输出模块用于分别在所述输入信号端与所述第二节点的信号的控制下将所述参考电压信号端的信号提供给所述驱动信号输出端。
可选地，在本发明实施例提供的移位寄存器中，所述第一输出模块包括：第一开关晶体管、第二开关晶体管、第三开关晶体管、第四开关晶体管以及存储电容；
所述第一开关晶体管的控制极与所述第一节点相连，所述第一开关晶体管的第一极与所述第一时钟信号端相连，所述第一开关晶体管的第二极与所述第二开关晶体管的控制极相连；
所述第二开关晶体管的第一极与所述第一时钟信号端相连，所述第二开关晶体管的第二极与所述驱动信号输出端相连；
所述第三开关晶体管的控制极与所述第一节点相连，所述第三开关晶体管的第一极与所述第二时钟信号端相连，所述第三开关晶体管的第二极与所述第四开关晶体管的控制极相连；
所述第四开关晶体管的第一极与所述第二时钟信号端相连，所述第四开关晶体管的第二极与所述驱动信号输出端相连；
所述存储电容连接于所述第一节点与所述驱动信号输出端之间。
可选地，在本发明实施例提供的移位寄存器中，所述输入模块包括：第五开关晶体管；其中，所述第五开关晶体管的控制极与其第一极均与所述输入信号端相连，所述第五开关晶体管的第二极与所述第一节点相连；
所述复位模块包括：第六开关晶体管；其中，所述第六开关晶体管的控制极与所述复位信号端相连，所述第六开关晶体管的第一极与所述参考电压信号端相连，所述第六开关晶体管的第二极与所述第一节点相连。
可选地，在本发明实施例提供的移位寄存器中，所述第二输出模块包括：第七开关晶体管与第八开关晶体管；
所述第七开关晶体管的控制极与所述第二节点相连，所述第七开关晶体管的第一极与所述参考电压信号端相连，所述第七开关晶体管的第二极与所述驱动信号输出端相连；
所述第八开关晶体管的控制极与所述输入信号端相连，所述第八开关晶体管的第一极与所述参考电压信号端相连，所述第八开关晶体管的第二极与所述驱动信号输出端相连。
可选地，在本发明实施例提供的移位寄存器中，所述第一控制模块包括：第九开关晶体管、第十开关晶体管、第十一开关晶体管、第十二开关晶体管以及第十三开关晶体管；
所述第九开关晶体管的控制极与所述第二节点相连，所述第九开关晶体管的第一极与所述参考电压信号端相连，所述第九开关晶体管的第二极与所述第一节点相连；
所述第十开关晶体管的控制极与其第一极均与第一节点控制信号端相连，所述第十开关晶体管的第二极与所述第十一开关晶体管的控制极相连；
所述第十一开关晶体管的第一极与所述第一节点控制信号端相连，所述第十一开关晶体管的第二极与所述第二节点相连；
所述第十二开关晶体管的控制极与所述第一节点相连，所述第十二开关晶体管的第一极与所述参考电压信号端相连，所述第十二开关晶体管的第二极与所述第十一开关晶体管的控制极相连；
所述第十三开关晶体管的控制极与所述第一节点相连，所述第十三开关晶体管的第一极与所述参考电压信号端相连，所述第十三开关晶体管的第二极与所述第二节点相连。
可选地，在本发明实施例提供的移位寄存器中，所述第一时钟信号端的信号的周期为4s，并且所述第一时钟信号端的信号的占空比为50％。
可选地，在本发明实施例提供的移位寄存器中，所述移位寄存器还包括：第二控制模块和第三输出模块；
所述第二控制模块用于控制所述第一节点的电位和第三节点的电位；
所述第三输出模块用于在所述第三节点的信号的控制下将所述参考电压信号端的信号提供给所述驱动信号输出端。
可选地，在本发明实施例提供的移位寄存器中，所述第二控制模块包括：第十四开关晶体管、第十五开关晶体管、第十六开关晶体管、第十七开关晶体管以及第十八开关晶体管；
所述第十四开关晶体管的控制极与所述第三节点相连，所述第十四开关晶体管的第一极与所述参考电压信号端相连，所述第十四开关晶体管的第二极与所述第一节点相连；
所述第十五开关晶体管的控制极与其第一极均与第二节点控制信号端相连，所述第十五开关晶体管的第二极与所述第十六开关晶体管的控制极相连；
所述第十六开关晶体管的第一极与所述第二节点控制信号端相连，所述第十六开关晶体管的第二极与所述第三节点相连；
所述第十七开关晶体管的控制极与所述第一节点相连，所述第十七开关晶体管的第一极与所述参考电压信号端相连，所述第十七开关晶体管的第二极与所述第十六开关晶体管的控制极相连；
所述第十八开关晶体管的控制极与所述第一节点相连，所述第十八开关晶体管的第一极与所述参考电压信号端相连，所述第十八开关晶体管的第二极与所述第三节点相连。
可选地，在本发明实施例提供的移位寄存器中，第一节点控制信号端的信号与所述第二节点控制信号端的信号分别为时钟信号；并且，所述第一节点控制信号端的信号与所述第二节点控制信号端的信号的周期相同且相位相反。
可选地，在本发明实施例提供的移位寄存器中，所述第三输出模块包括：第十九开关晶体管；
所述第十九开关晶体管的控制极与所述第三节点相连，所述第十九开关晶体管的第一极与所述参考电压信号端相连，所述第十九开关晶体管的第二极与所述驱动信号输出端相连。
可选地，在本发明实施例提供的移位寄存器中，所述移位寄存器还包括：输出稳定模块；所述输出稳定模块用于在所述复位信号端的控制下将所述参考电压信号端的信号提供给所述驱动信号输出端。
可选地，在本发明实施例提供的移位寄存器中，所述输出稳定模块包括：第二十开关晶体管；
所述第二十开关晶体管的控制极与所述复位信号端相连，所述第二十开关晶体管的第一极与所述参考电压信号端相连，所述第二十开关晶体管的第二极与所述驱动信号输出端相连。
相应地，本发明实施例还提供了一种栅极驱动电路，包括级联的多个本发明实施例提供的上述任一种移位寄存器；
第一级移位寄存器的输入信号端与第一帧触发信号端相连；
第二级移位寄存器的输入信号端与第二帧触发信号端相连；
第三级移位寄存器的输入信号端与第三帧触发信号端相连；
每相邻4个移位寄存器中，第四个移位寄存器的输入信号端与第一个移位寄存器的驱动信号输出端相连；
每相邻5个移位寄存器中，第一个移位寄存器的复位信号端与第五个移位寄存器的驱动信号输出端相连。
可选地，在本发明实施例提供的栅极驱动电路中，每一级所述移位寄存器的第一时钟信号端均与第一时钟端相连，每一级所述移位寄存器的第二时钟信号端均与第二时钟端相连。
相应地，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述任一种栅极驱动电路
本发明有益效果如下：
本发明实施例提供的一种移位寄存器、栅极驱动电路及显示装置，包括：输入模块、复位模块、第一控制模块、第一输出模块和第二输出模块；其中，输入模块用于在输入信号端的控制下将输入信号端的信号提供给第一节点；复位模块用于在复位信号端的控制下将参考电压信号端的信号提供给第一节点；第一控制模块用于控制第一节点的电位和第二节点的电位；第一输出模块用于在第一时钟信号端与第一节点的信号的共同控制下将第一时钟信号端的信号提供给移位寄存器的驱动信号输出端，在第二时钟信号端与第一节点的信号的共同控制下将第二时钟信号端的信号提供给驱动信号输出端；其中，第一时钟信号端的信号与第二时钟信号端的信号的周期相同且相位相反；第二输出模块用于分别在输入信号端与第二节点的信号的控制下将参考电压信号端的信号提供给驱动信号输出端。因此，由于第一输出模块具有两条输出通路，其中一条通路为在第一时钟信号端与第一节点的信号的共同控制下将第一时钟信号端的信号提供给移位寄存器的驱动信号输出端，另一条通路为在第二时钟信号端与第一节点的信号的共同控制下将第二时钟信号端的信号提供给驱动信号输出端，并且与其余四个模块相互配合，可以使这两条通路交替工作，从而可以避免电流仅流经一条通路，从而可以提高移位寄存器的使用寿命。
附图说明
图1为本发明实施例提供的移位寄存器的结构示意图之一；
图2为本发明实施例提供的移位寄存器的结构示意图之二；
图3a为本发明实施例提供的移位寄存器的具体结构示意图之一；
图3b本发明实施例提供的移位寄存器的具体结构示意图之二；
图4a为图3a所示的移位寄存器对应的输入输出时序图；
图4b为图3b所示的移位寄存器对应的输入输出时序图；
图5a为本发明实施例提供的栅极驱动电路的结构示意图之一；
图5b为本发明实施例提供的栅极驱动电路的结构示意图之二。
具体实施方式
为了使本发明的目的，技术方案和优点更加清楚，下面结合附图，对本发明实施例提供的移位寄存器、栅极驱动电路及显示装置的具体实施方式进行详细地说明。应当理解，下面所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。并且在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
本发明实施例提供了一种移位寄存器，如图1所示，包括：输入模块1、复位模块2、第一控制模块3、第一输出模块4和第二输出模块5；其中，
输入模块1用于在输入信号端Input的控制下将输入信号端Input的信号提供给第一节点N1；
复位模块2用于在复位信号端Reset的控制下将参考电压信号端Vref的信号提供给第一节点N1；
第一控制模块3用于控制第一节点N1的电位和第二节点N2的电位；
第一输出模块4用于在第一时钟信号端CK1与第一节点N1的信号的共同控制下将第一时钟信号端CK1的信号提供给移位寄存器的驱动信号输出端Output，在第二时钟信号端CK2与第一节点N1的信号的共同控制下将第二时钟信号端CK2的信号提供给驱动信号输出端Output；其中，第一时钟信号端CK1的信号与第二时钟信号端CK2的信号的周期相同且相位相反；
第二输出模块5用于分别在输入信号端Input与第二节点N2的信号的控制下将参考电压信号端Vref的信号提供给驱动信号输出端Output。
本发明实施例提供的移位寄存器，包括：输入模块、复位模块、第一控制模块、第一输出模块和第二输出模块；其中，输入模块用于在输入信号端的控制下将输入信号端的信号提供给第一节点；复位模块用于在复位信号端的控制下将参考电压信号端的信号提供给第一节点；第一控制模块用于控制第一节点的电位和第二节点的电位；第一输出模块用于在第一时钟信号端与第一节点的信号的共同控制下将第一时钟信号端的信号提供给移位寄存器的驱动信号输出端，在第二时钟信号端与第一节点的信号的共同控制下将第二时钟信号端的信号提供给驱动信号输出端；其中，第一时钟信号端的信号与第二时钟信号端的信号的周期相同且相位相反；第二输出模块用于分别在输入信号端与第二节点的信号的控制下将参考电压信号端的信号提供给驱动信号输出端。因此，本申请实施例提供的上述移位寄存器，由于第一输出模块具有两条输出通路，其中一条通路为在第一时钟信号端与第一节点的信号的共同控制下将第一时钟信号端的信号提供给移位寄存器的驱动信号输出端，另一条通路为在第二时钟信号端与第一节点的信号的共同控制下将第二时钟信号端的信号提供给驱动信号输出端，并且与其余四个模块相互配合，可以使这两条通路交替工作，从而可以避免电流仅流经一条通路，从而可以提高移位寄存器的使用寿命。
在具体实施时，在本发明实施例提供的移位寄存器中，第一时钟信号端的信号的周期可以为M秒，其中M为正数。或者，第一时钟信号端的信号的周期也可以为显示N帧的时间，其中N为正整数。或者，第一时钟信号端的信号的周期也可以为扫描K行像素的时间，其中K为正整数。具体地，第一时钟信号端的信号的周期可以为4s，并且第一时钟信号端的信号的占空比可以为50％。其中，在刷新频率为60Hz的显示装置中，4s可以包括显示240帧的时间。当然，在实际应用中，第一时钟信号端的信号的周期需要根据实际应用环境来设计确定，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图1所示，输入模块1分别与输入信号端Input以及第一节点N1相连；复位模块2分别与复位信号端Reset、参考电压信号端Vref以及第一节点N1相连；第一控制模块3分别与第一节点N1以及第二节点N2相连；第一输出模块4分别与第一时钟信号端CK1、第一节点N1、移位寄存器的驱动信号输出端Output、第二时钟信号端CK2相连；第二输出模块5分别与输入信号端Input、第二节点N2、参考电压信号端Vref以及驱动信号输出端Output相连。
在具体实施时，在本发明实施例提供的上述移位寄存器中，输入信号端的有效脉冲信号为高电位信号，参考电压信号端的信号可以为低电位信号。或者，输入信号端的有效脉冲信号为低电位信号，参考电压信号端的信号可以为高电位信号。
下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例是为了更好的解释本发明，但不限制本发明。
具体地，在具体实施时，在本发明实施例提供的移位寄存器中，如图3a和图3b所示，输入模块1可以包括：第五开关晶体管M5；
第五开关晶体管M5的控制极与其第一极均与输入信号端Input相连，第五开关晶体管M5的第二极与第一节点N1相连。在具体实施时，如图3a与图3b所示，第五开关晶体管M5可以为N型晶体管。或者第五开关晶体管也可以为P型晶体管，在此不作限定。
具体地，在具体实施时，在本发明实施例提供的移位寄存器中，如图3a和图3b所示，复位模块2可以包括：第六开关晶体管M6；
第六开关晶体管M6的控制极与复位信号端Reset相连，第六开关晶体管M6的第一极与参考电压信号端Vref相连，第六开关晶体管M6的第二极与第一节点N1相连。在具体实施时，如图3a和图3b所示，第六开关晶体管M6可以为N型晶体管。或者第六开关晶体管也可以为P型晶体管，在此不作限定。
在具体实施时，第一控制模块用于控制第一节点和第二节点的电位，以输入信号端的有效脉冲信号为高电位信号为例，第一控制模块只要能够实现在显示一帧时间内从输入开始到输出结束时第一节点的电位为高电位、第二节点的电位为低电位，从输出结束到下一帧开始输入时第一节点的电位为低电位、第二节点的电位为高电位的功能均属于本发明保护的范围，在此不作限定。
具体地，在具体实施时，在本发明实施例提供的移位寄存器中，如图3a和图3b所示，第一控制模块3可以包括：第九开关晶体管M9、第十开关晶体管M10、第十一开关晶体管M11、第十二开关晶体管M12以及第十三开关晶体管M13；
第九开关晶体管M9的控制极与第二节点N2相连，第九开关晶体管M9的第一极与参考电压信号端Vref相连，第九开关晶体管M9的第二极与第一节点N1相连；
第十开关晶体管M10的控制极与其第一极均与第一节点控制信号端VN1相连，第十开关晶体管M10的第二极与第十一开关晶体管M11的控制极相连；
第十一开关晶体管M11的第一极与第一节点控制信号端VN1相连，第十一开关晶体管M11的第二极与第二节点N2相连；
第十二开关晶体管M12的控制极与第一节点N1相连，第十二开关晶体管M12的第一极与参考电压信号端Vref相连，第十二开关晶体管M12的第二极与第十一开关晶体管M11的控制极相连；
第十三开关晶体管M13的控制极与第一节点N1相连，第十三开关晶体管M13的第一极与参考电压信号端Vref相连，第十三开关晶体管M13的第二极与第二节点N2相连。
在具体实施时，在输入信号端的有效脉冲信号为高电位信号时，第一节点控制信号端的信号可以为高电位信号。在输入信号端的有效脉冲信号为低电位信号时，第一节点控制信号端的信号可以为低电位信号。当然，第一节点控制信号端的信号也可以为时钟信号，在此不作限定。
在具体实施时，一般在工艺制备时将第十二开关晶体管的尺寸设置的比第十开关晶体管的尺寸大，以使当第一节点的电位为高电位时，第十二开关晶体管在第一节点的信号的控制下将参考电压信号端的信号提供给第十一开关晶体管的控制极的速率大于第十开关晶体管在第一节点控制信号端的控制下将第一节点控制信号端的信号提供给第十一开关晶体管的控制极的速率，从而保证第二节点的电位为低电位。
在具体实施时，如图3a和图3b所示，第九开关晶体管M9、第十开关晶体管M10、第十一开关晶体管M11、第十二开关晶体管M12以及第十三开关晶体管M13可以为N型晶体管。或者第九开关晶体管、第十开关晶体管、第十一开关晶体管、第十二开关晶体管以及第十三开关晶体管也可以为P型晶体管，在此不作限定。
具体地，在具体实施时，在本发明实施例提供的移位寄存器中，如图3a和图3b所示，第一输出模块4可以包括：第一开关晶体管M1、第二开关晶体管M2、第三开关晶体管M3、第四开关晶体管M4以及存储电容Cst；
第一开关晶体管M1的控制极与第一节点N1相连，第一开关晶体管M1的第一极与第一时钟信号端CK1相连，第一开关晶体管M1的第二极与第二开关晶体管M2的控制极相连；
第二开关晶体管M2的第一极与第一时钟信号端CK1相连，第二开关晶体管M2的第二极与驱动信号输出端Output相连；
第三开关晶体管M3的控制极与第一节点N1相连，第三开关晶体管M3的第一极与第二时钟信号端CK2相连，第三开关晶体管M3的第二极与第四开关晶体管M4的控制极相连；
第四开关晶体管M4的第一极与第二时钟信号端CK2相连，第四开关晶体管M4的第二极与驱动信号输出端Output相连；
存储电容Cst连接于第一节点N1与驱动信号输出端Output之间；其中存储电容Cst可以在第一节点N1与驱动信号输出端Output的信号的控制下充电或放电，并且由于存储电容Cst的自举作用，可以保持第一节点N1与驱动信号输出端Output之间的电压差稳定。
在具体实施时，如图3a和图3b所示，第一开关晶体管M1、第二开关晶体管M2、第三开关晶体管M3以及第四开关晶体管M4可以为N型晶体管。或者第一开关晶体管、第二开关晶体管、第三开关晶体管以及第四开关晶体管也可以为P型晶体管，在此不作限定。
具体地，在具体实施时，在本发明实施例提供的移位寄存器中，如图3a和图3b所示，第二输出模块5可以包括：第七开关晶体管M7与第八开关晶体管M8；
第七开关晶体管M7的控制极与第二节点N2相连，第七开关晶体管M7的第一极与参考电压信号端Vref相连，第七开关晶体管M7的第二极与驱动信号输出端Output相连；
第八开关晶体管M8的控制极与输入信号端Input相连，第八开关晶体管M8的第一极与参考电压信号端Vref相连，第八开关晶体管M8的第二极与驱动信号输出端Output相连。
在具体实施时，如图3a和图3b所示，第七开关晶体管M7与第八开关晶体管M8可以为N型晶体管。或者第七开关晶体管与第八开关晶体管也可以为P型晶体管，在此不作限定。
为了避免第一控制模块与第二输出模块中的开关晶体管长时间使用造成的开关晶体管的特性偏移甚至损害的问题，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2所示，移位寄存器还可以包括：第二控制模块6和第三输出模块7；
第二控制模块6用于控制第一节点N1的电位和第三节点N3的电位；
第三输出模块7用于在第三节点N3的信号的控制下将参考电压信号端Vref的信号提供给驱动信号输出端Output。这样可以使第一控制模块3与第二控制模块6交替使用，以及使第二输出模块5与第三输出模块7交替使用。
具体地，在具体实施时，在本发明实施例提供的移位寄存器中，如图3b所示，第二控制模块6可以包括：第十四开关晶体管M14、第十五开关晶体管M15、第十六开关晶体管M16、第十七开关晶体管M17以及第十八开关晶体管M18；
第十四开关晶体管M14的控制极与第三节点N3相连，第十四开关晶体管M14的第一极与参考电压信号端Vref相连，第十四开关晶体管M14的第二极与第一节点N1相连；
第十五开关晶体管M15的控制极与其第一极均与第二节点控制信号端VN2相连，第十五开关晶体管M15的第二极与第十六开关晶体管M16的控制极相连；
第十六开关晶体管M16的第一极与第二节点控制信号端VN2相连，第十六开关晶体管M16的第二极与第三节点N3相连；
第十七开关晶体管M17的控制极与第一节点N1相连，第十七开关晶体管M17的第一极与参考电压信号端Vref相连，第十七开关晶体管M17的第二极与第十六开关晶体管M16的控制极相连；
第十八开关晶体管M18的控制极与第一节点N1相连，第十八开关晶体管M18的第一极与参考电压信号端Vref相连，第十八开关晶体管M18的第二极与第三节点N3相连。
在具体实施时，如图3b所示，第十四开关晶体管M14、第十五开关晶体管M15、第十六开关晶体管M16、第十七开关晶体管M17以及第十八开关晶体管M18可以为N型晶体管。或者第十四开关晶体管、第十五开关晶体管、第十六开关晶体管、第十七开关晶体管以及第十八开关晶体管也可以为P型晶体管，在此不作限定。
在具体实施时，在本发明实施例提供的移位寄存器还包括第二控制模块时，在本发明实施例提供的移位寄存器中，第一节点控制信号端的信号与第二节点控制信号端的信号可以分别为时钟信号；并且，第一节点控制信号端的信号与第二节点控制信号端的信号的周期相同且相位相反。
在具体实施时，为了减少信号端的设置，降低走线占用空间，在本发明实施例提供的上述移位寄存器中，第一节点控制信号端的信号可以与第一时钟信号端的信号相同，即第一节点控制信号端与第一时钟信号端为同一信号端；或者也可以不同。当然，在实际应用中，第一节点控制信号端的信号需要根据实际应用环境来设计确定，在此不作限定。
在具体实施时，一般在工艺制备时将第十七开关晶体管的尺寸设置的比第十五开关晶体管的尺寸大，以使当第一节点的电位为高电位时，第十七开关晶体管在第一节点的信号的控制下将参考电压信号端的信号提供给第十六开关晶体管的控制极的速率大于第十五开关晶体管在第二节点控制信号端的控制下将第二节点控制信号端的信号提供给第十六开关晶体管的控制极的速率，从而保证第三节点的电位为低电位。
具体地，在具体实施时，在本发明实施例提供的移位寄存器中，如图3b所示，第三输出模块7可以包括：第十九开关晶体管M19；
第十九开关晶体管M19的控制极与第三节点N3相连，第十九开关晶体管M19的第一极与参考电压信号端Vref相连，第十九开关晶体管M19的第二极与驱动信号输出端Output相连。
在具体实施时，如图3b所示，第十九开关晶体管M19可以为N型晶体管。或者第十九开关晶体管也可以为P型晶体管，在此不作限定。
为了在驱动信号输出端Output输出有效脉冲信号之后，可以及时的使驱动信号输出端Output的电位与有效脉冲信号的电位相反，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2所示，移位寄存器还可以包括：输出稳定模块8；输出稳定模块8用于在复位信号端Reset的控制下将参考电压信号端Vref的信号提供给驱动信号输出端Output。
具体地，在具体实施时，在本发明实施例提供的移位寄存器中，如图3b所示，输出稳定模块8可以包括：第二十开关晶体管M20；其中，第二十开关晶体管M20的控制极与复位信号端相连，第二十开关晶体管M20的第一极与参考电压信号端Vref相连，第二十开关晶体管M20的第二极与驱动信号输出端Output相连。
在具体实施时，如图3b所示，第二十开关晶体管M20可以为N型晶体管。或者第二十开关晶体管也可以为P型晶体管，在此不作限定。
以上仅是举例说明本发明实施例提供的移位寄存器中各模块的具体结构，在具体实施时，上述各模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
为了降低制备工艺，在具体实施时，在本发明实施例提供的移位寄存器中，如图3a和图3b所示，所有开关晶体管均可以为N型开关晶体管。或者，所有开关晶体管也均可以为P型开关晶体管，在此不作限定。
进一步的，在具体实施时，在本发明实施例提供的上述移位寄存器中，N型的开关晶体管在高电位信号作用下导通，在低电位信号作用下截止；P型的开关晶体管在高电位信号作用下截止，在低电位信号作用下导通。
需要说明的是本发明上述实施例中提到的开关晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal OxideScmiconductor)，在此不做限定。在具体实施中，上述各开关晶体管的控制极作为其栅极，并且根据晶体管类型以及输入信号的不同，可以将第一极作为源极，第二极作为漏极；或者将第一极作为漏极，第二极作为源极，在此不做具体区分。
下面结合电路时序图对本发明实施例提供的上述移位寄存器的工作过程作以详细的描述。下述描述中以1表示高电位信号，0表示低电位信号，其中，1和0代表其逻辑电位，仅是为了更好的解释本发明实施例提供的上述移位寄存器的工作过程，而不是在具体实施时施加在各开关晶体管的栅极上的电位。并且，下面均以第一时钟信号端的信号的周期为4s且占空比为50％为例进行说明。
实施例一、
以图3a所示的移位寄存器为例，所有晶体管均为N型晶体管；参考电压信号端Vref的信号为低电位信号，第一节点控制信号端VN1的信号为高电位信号；对应的输入输出时序图如图4a所示。具体地，选取如图4a所示的输入输出时序图中的T1与T2两个阶段；其中，T1阶段与T2阶段分别对应第一时钟信号端CK1的信号的周期中的2s。并且，选取T1阶段中显示一帧的时间中的T11、T12、T13以及T14四个阶段；以及选取T2阶段中显示一帧的时间中的T21、T22、T23以及T24四个阶段。
在T11阶段，Input＝1，Reset＝0，CK1＝1，CK2＝0。由于Input＝1，因此第五开关晶体管M5与第八开关晶体管M8均导通。导通的第五开关晶体管M5将输入信号端Input的高电位信号提供给第一节点N1，使第一节点N1的信号为高电位信号，以控制第一开关晶体管M1、第三开关晶体管M3、第十二开关晶体管M12以及第十三开关晶体管M13均导通。导通的第十二开关晶体管M12将参考电压信号端Vref的低电位信号提供给第十一开关晶体管M11的控制极，以控制第十一开关晶体管M11截止。导通的第十三开关晶体管M13将参考电压信号端Vref的低电位信号提供给第二节点N2，使第二节点N2的信号为低电位信号，以控制第七开关晶体管M7与第九开关晶体管M9均截止。导通的第三开关晶体管M3将第二时钟信号端CK2的低电位信号提供给第四开关晶体管M4的控制极，以控制第四开关晶体管M4截止。导通的第八开关晶体管M8将参考电压信号端Vref与驱动信号输出端Output导通，使存储电容Cst充电以及使驱动信号输出端Output输出低电位的扫描信号。虽然此时导通的第一开关晶体管M1会将第一时钟信号端CK1的高电位信号提供给第二开关晶体管M2的控制极，以控制第二开关晶体管M2导通并将第一时钟信号端CK1的高电位信号提供给驱动信号输出端Output，但是由于第一时钟信号端CK1与参考电压信号端Vref直接导通，因此第一时钟信号端CK1的信号不会影响驱动信号输出端Output的信号。由于Reset＝0，因此第六开关晶体管M6截止。
在T12阶段，Input＝0，Reset＝0，CK1＝1，CK2＝0。由于Input＝0，因此第五开关晶体管M5与第八开关晶体管M8均截止。由于Reset＝0，因此第六开关晶体管M6截止。因此第一节点N1处于浮接状态，由于存储电容Cst的自举作用可以保持第一节点N1的电位为高电位，以控制第一开关晶体管M1、第三开关晶体管M3、第十二开关晶体管M12以及第十三开关晶体管M13均导通。导通的第一开关晶体管M1将第一时钟信号端CK1的高电位信号提供给第二开关晶体管M2的控制极，以控制第二开关晶体管M2导通并将第一时钟信号端CK1的高电位信号提供给驱动信号输出端Output。由于存储电容Cst的自举作用使第一节点N1的电位被进一步拉高，以控制第一开关晶体管M1、第三开关晶体管M3、第十二开关晶体管M12以及第十三开关晶体管M13均完全导通。导通的第十二开关晶体管M12将参考电压信号端Vref的低电位信号提供给第十一开关晶体管M11的控制极，以控制第十一开关晶体管M11截止。导通的第十三开关晶体管M13将参考电压信号端Vref的低电位信号提供给第二节点N2，使第二节点N2的信号为低电位信号，以控制第七开关晶体管M7与第九开关晶体管M9均截止。导通的第三开关晶体管M3将第二时钟信号端CK2的低电位信号提供给第四开关晶体管M4的控制极，以控制第四开关晶体管M4截止。导通的第一开关晶体管M1将第一时钟信号端CK1的高电位信号无电压损失的提供给第二开关晶体管M2的控制极，以控制第二开关晶体管M2完全导通并将第一时钟信号端CK1的高电位信号无电压损失的提供给驱动信号输出端Output，使驱动信号输出端Output输出高电位的扫描信号。
在T13阶段，Input＝0，Reset＝1，CK1＝1，CK2＝0。由于Input＝0，因此第五开关晶体管M5与第八开关晶体管M8均截止。由于Reset＝1，因此第六开关晶体管M6导通并将参考电压信号端Vref的低电位信号提供给第一节点N1，使第一节点N1为低电位信号，以控制第一开关晶体管M1、第三开关晶体管M3、第十二开关晶体管M12以及第十三开关晶体管M13均截止。由于第一节点控制信号端VN1的信号为高电位信号，以控制第十开关晶体管M10导通并将第一节点控制信号端VN1的高电位信号提供给第十一开关晶体管M11，以控制第十一开关晶体管M11导通并将第一节点控制信号端VN1的高电位信号提供给第二节点N2，使第二节点N2的信号为高电位信号，以控制第七开关晶体管M7与第九开关晶体管M9均导通。导通的第九开关晶体管M9将参考电压信号端Vref的低电位信号提供给第一节点N1，进一步使第一节点N1为低电位信号。导通的第七开关晶体管M7将参考电压信号端Vref的低电位信号提供给驱动信号输出端Output，使驱动信号输出端Output输出低电位的扫描信号。
在T14阶段，Input＝0，Reset＝0，CK1＝1，CK2＝0。由于Input＝0，因此第五开关晶体管M5与第八开关晶体管M8均截止。由于Reset＝0，因此第六开关晶体管M6截止。由于第一节点控制信号端VN1的信号为高电位信号，以控制第十开关晶体管M10导通并将第一节点控制信号端VN1的高电位信号提供给第十一开关晶体管M11，以控制第十一开关晶体管M11导通并将第一节点控制信号端VN1的高电位信号提供给第二节点N2，使第二节点N2的信号为高电位信号，以控制第七开关晶体管M7与第九开关晶体管M9均导通。导通的第九开关晶体管M9将参考电压信号端Vref的低电位信号提供给第一节点N1，使第一节点N1为低电位信号，以控制第一开关晶体管M1、第三开关晶体管M3、第十二开关晶体管M12以及第十三开关晶体管M13均截止。导通的第七开关晶体管M7将参考电压信号端Vref的低电位信号提供给驱动信号输出端Output，使驱动信号输出端Output输出低电位的扫描信号。
在T1阶段中，在T14阶段之后一直重复执行T14阶段的工作过程，直至输入信号端的信号再次变为高电位信号。
在T21阶段，Input＝1，Reset＝0，CK1＝0，CK2＝1。由于Input＝1，因此第五开关晶体管M5与第八开关晶体管M8均导通。导通的第五开关晶体管M5将输入信号端Input的高电位信号提供给第一节点N1，使第一节点N1的信号为高电位信号，以控制第一开关晶体管M1、第三开关晶体管M3、第十二开关晶体管M12以及第十三开关晶体管M13均导通。导通的第十二开关晶体管M12将参考电压信号端Vref的低电位信号提供给第十一开关晶体管M11的控制极，以控制第十一开关晶体管M11截止。导通的第十三开关晶体管M13将参考电压信号端Vref的低电位信号提供给第二节点N2，使第二节点N2的信号为低电位信号，以控制第七开关晶体管M7与第九开关晶体管M9均截止。导通的第一开关晶体管M1将第一时钟信号端CK1的低电位信号提供给第二开关晶体管M2的控制极，以控制第二开关晶体管M2截止。导通的第八开关晶体管M8将参考电压信号端Vref与驱动信号输出端Output导通，使存储电容Cst充电以及使驱动信号输出端Output输出低电位的扫描信号。虽然此时导通的第三开关晶体管M3将第二时钟信号端CK2的高电位信号提供给第四开关晶体管M4的控制极，以控制第四开关晶体管M4导通并将第二时钟信号端CK2的高电位信号提供给驱动信号输出端Output，但是由于第二时钟信号端CK2与参考电压信号端Vref直接导通，因此第二时钟信号端CK2的信号不会影响驱动信号输出端Output的信号。由于Reset＝0，因此第六开关晶体管M6截止。
在T22阶段，Input＝0，Reset＝0，CK1＝0，CK2＝1。由于Input＝0，因此第五开关晶体管M5与第八开关晶体管M8均截止。由于Reset＝0，因此第六开关晶体管M6截止。因此第一节点N1处于浮接状态，由于存储电容Cst的自举作用可以保持第一节点N1的电位为高电位，以控制第一开关晶体管M1、第三开关晶体管M3、第十二开关晶体管M12以及第十三开关晶体管M13均导通。导通的第三开关晶体管M3将第二时钟信号端CK2的高电位信号提供给第四开关晶体管M4的控制极，以控制第四开关晶体管M4导通并将第二时钟信号端CK2的高电位信号提供给驱动信号输出端Output。由于存储电容Cst的自举作用使第一节点N1的电位被进一步拉高，以控制第一开关晶体管M1、第三开关晶体管M3、第十二开关晶体管M12以及第十三开关晶体管M13均完全导通。导通的第十二开关晶体管M12将参考电压信号端Vref的低电位信号提供给第十一开关晶体管M11的控制极，以控制第十一开关晶体管M11截止。导通的第十三开关晶体管M13将参考电压信号端Vref的低电位信号提供给第二节点N2，使第二节点N2为低电位信号，以控制第七开关晶体管M7与第九开关晶体管M9均截止。导通的第一开关晶体管M1将第一时钟信号端CK1的低电位信号提供给第二开关晶体管M2的控制极，以控制第二开关晶体管M2截止。导通的第三开关晶体管M3将第二时钟信号端CK2的高电位信号无电压损失的提供给第四开关晶体管M4的控制极，以控制第四开关晶体管M4完全导通并将第二时钟信号端CK2的高电位信号无电压损失的提供给驱动信号输出端Output，使驱动信号输出端Output输出高电位的扫描信号。
在T23阶段，Input＝0，Reset＝1，CK1＝0，CK2＝1。本阶段的工作过程与T13阶段的工作过程基本相同，在此不作赘述。
在T24阶段，Input＝0，Reset＝0，CK1＝0，CK2＝1。本阶段的工作过程与T14阶段的工作过程基本相同，在此不作赘述。
在T2阶段中，在T24阶段之后一直重复执行T24阶段的工作过程，直至输入信号端的信号再次变为高电位信号。
在实施例一中，第二开关晶体管与第四开关晶体管可以以2s的时间间隔交替形成一条输出高电位信号的通路，从而可以使第二开关晶体管与第四开关晶体管的特性交替进行恢复，从而可以降低由于第二开关晶体管与第四开关晶体管的特性漂移导致的对显示面板的稳定性和寿命的影响，进而在一定程度上增强了产品的寿命，降低了生产成本。并且，由于第一开关晶体管与第三开关晶体管的控制极分别连接第一节点，从而可以避免第二开关晶体管与第四开关晶体管的控制极一直处于第一节点的偏压作用下而对其晶体管特性造成影响，进而可以提高输出的信号的稳定性。
实施例二、
以图3b所示的移位寄存器为例，所有晶体管均为N型晶体管；参考电压信号端Vref的信号为低电位信号，第一节点控制信号端VN1的信号与第一时钟信号端CK1的信号相同，第二节点控制信号端VN2的信号与第二时钟信号端CK2的信号相同；对应的输入输出时序图如图4b所示。具体地，选取如图4b所示的输入输出时序图中的T1与T2两个阶段；其中，T1阶段与T2阶段分别对应第一时钟信号端CK1的信号的周期中的2s。并且，选取T1阶段中显示一帧的时间中的T11、T12、T13以及T14四个阶段；以及选取T2阶段中显示一帧的时间中的T21、T22、T23以及T24四个阶段。
在T11阶段，Input＝1，Reset＝0，CK1＝1，CK2＝0，VN1＝1，VN2＝0。在本阶段中，由于VN2＝0，因此第十五开关晶体管M15截止。第一节点N1的信号还控制第十七开关晶体管M17与第十八开关晶体管M18导通。导通的第十七开关晶体管M17将参考电压信号端Vref的低电位信号提供给第十六开关晶体管M16，以控制第十六开关晶体管M16截止。导通的第十八开关晶体管M18将参考电压信号端Vref的低电位信号提供给第三节点N3，使第三节点N3的信号为低电位信号，以控制第十四开关晶体管M14与第十九开关晶体管M19均截止。本阶段的其余工作过程与实施例一中的T11阶段的工作过程基本相同，在此不作赘述。
在T12阶段，Input＝0，Reset＝0，CK1＝1，CK2＝0，VN1＝1，VN2＝0。在本阶段中，由于VN2＝0，因此第十五开关晶体管M15截止。进一步拉高的第一节点N1的信号还控制第十七开关晶体管M17与第十八开关晶体管M18导通。导通的第十七开关晶体管M17将参考电压信号端Vref的低电位信号提供给第十六开关晶体管M16，以控制第十六开关晶体管M16截止。导通的第十八开关晶体管M18将参考电压信号端Vref的低电位信号提供给第三节点N3，使第三节点N3的信号为低电位信号，以控制第十四开关晶体管M14与第十九开关晶体管M19均截止。本阶段的其余工作过程与实施例一中的T12阶段的工作过程基本相同，在此不作赘述。
在T13阶段，Input＝0，Reset＝1，CK1＝1，CK2＝0，VN1＝1，VN2＝0。在本阶段中，第一节点N1的信号还控制第十七开关晶体管M17与第十八开关晶体管M18均截止。由于VN2＝0，因此第十五开关晶体管M15截止，使得第三节点N3保持为低电位信号，以控制第十四开关晶体管M14与第十九开关晶体管M19均截止。本阶段的其余工作过程与实施例一中的T13阶段的工作过程基本相同，在此不作赘述。
在T14阶段，Input＝0，Reset＝0，CK1＝1，CK2＝0，VN1＝1，VN2＝0。在本阶段中，第一节点N1的信号还控制第十七开关晶体管M17与第十八开关晶体管M18均截止。由于VN2＝0，因此第十五开关晶体管M15截止，使得第三节点N3保持为低电位信号，以控制第十四开关晶体管M14与第十九开关晶体管M19均截止。本阶段的其余工作过程与实施例一中的T14阶段的工作过程基本相同，在此不作赘述。
在T1阶段中，在T14阶段之后一直重复执行T14阶段的工作过程，直至输入信号端的信号再次变为高电位信号。
在T21阶段，Input＝1，Reset＝0，CK1＝0，CK2＝1，VN1＝0，VN2＝1。在本阶段中，由于Reset＝0，因此第二十开关晶体管M20截止。由于VN1＝0，因此第十开关晶体管M10截止。第一节点N1的信号还控制第十七开关晶体管M17与第十八开关晶体管M18导通。导通的第十七开关晶体管M17将参考电压信号端Vref的低电位信号提供给第十六开关晶体管M16，以控制第十六开关晶体管M16截止。导通的第十八开关晶体管M18将参考电压信号端Vref的低电位信号提供给第三节点N3，使第三节点N3的信号为低电位信号，以控制第十四开关晶体管M14与第十九开关晶体管M19均截止。本阶段的其余工作过程与实施例一中的T21阶段的工作过程基本相同，在此不作赘述。
在T22阶段，Input＝0，Reset＝0，CK1＝0，CK2＝1，VN1＝0，VN2＝1。在本阶段中，由于Reset＝0，因此第二十开关晶体管M20截止。由于VN1＝0，因此第十开关晶体管M10截止。进一步拉高的第一节点N1的信号还控制第十七开关晶体管M17与第十八开关晶体管M18导通。导通的第十七开关晶体管M17将参考电压信号端Vref的低电位信号提供给第十六开关晶体管M16，以控制第十六开关晶体管M16截止。导通的第十八开关晶体管M18将参考电压信号端Vref的低电位信号提供给第三节点N3，使第三节点N3的信号为低电位信号，以控制第十四开关晶体管M14与第十九开关晶体管M19均截止。本阶段的其余工作过程与实施例一中的T22阶段的工作过程基本相同，在此不作赘述。
在T23阶段，Input＝0，Reset＝1，CK1＝0，CK2＝1，VN1＝0，VN2＝1。在本阶段中，由于VN1＝0，因此第十开关晶体管M10截止，使得第二节点N2保持为低电位信号，以控制第九开关晶体管M9与第七开关晶体管M7均截止。由于VN2＝1，因此第十五开关晶体管M15导通并将第二节点控制信号端VN2的高电位信号提供给第三节点N3，使第三节点N3的信号为高电位信号，以控制第十四开关晶体管M14与第十九开关晶体管M19均导通。导通的第十四开关晶体管M14将参考电压信号端Vref的低电位信号提供给第一节点N1，进一步使第一节点N1的信号为低电位信号，进一步控制第一开关晶体管M1、第三开关晶体管M3、第十二开关晶体管M12、第十三开关晶体管M13、第十七开关晶体管M17以及第十八开关晶体管M18均截止。导通的第十九开关晶体管M19将参考电压信号端Vref的低电位信号提供给驱动信号输出端Output，使驱动信号输出端Output输出低电位的扫描信号。由于Reset＝1，因此第二十开关晶体管M20导通并将参考电压信号端Vref的低电位信号提供给驱动信号输出端Output，进一步使驱动信号输出端Output输出低电位的扫描信号。本阶段的其余工作过程与实施例一中的T23阶段的工作过程基本相同，在此不作赘述。
在T24阶段，Input＝0，Reset＝0，CK1＝0，CK2＝1，VN1＝0，VN2＝1。在本阶段中，由于Reset＝0，因此第二十开关晶体管M20截止。由于VN1＝0，因此第十开关晶体管M10截止，使得第二节点N2保持为低电位信号，以控制第九开关晶体管M9与第七开关晶体管M7均截止。由于VN2＝1，因此第十五开关晶体管M15导通并将第二节点控制信号端VN2的高电位信号提供给第三节点N3，使第三节点N3的信号为高电位信号，以控制第十四开关晶体管M14与第十九开关晶体管M19均导通。导通的第十四开关晶体管M14将参考电压信号端Vref的低电位信号提供给第一节点N1，使第一节点N1的信号为低电位信号，以控制第一开关晶体管M1、第三开关晶体管M3、第十二开关晶体管M12、第十三开关晶体管M13、第十七开关晶体管M17以及第十八开关晶体管M18均截止。导通的第十九开关晶体管M19将参考电压信号端Vref的低电位信号提供给驱动信号输出端Output，使驱动信号输出端Output输出低电位的扫描信号。本阶段的其余工作过程与实施例一中的T24阶段的工作过程基本相同，在此不作赘述。
在T2阶段中，在T24阶段之后一直重复执行T24阶段的工作过程，直至输入信号端的信号再次变为高电位信号。
在实施例二中，在T1阶段中，第七开关晶体管、第九开关晶体管、第十开关晶体管、第十一开关晶体管、第十二开关晶体管以及第十三开关晶体管工作；在T2阶段中，第十四开关晶体管、第十五开关晶体管、第十六开关晶体管、第十七开关晶体管、第十八开关晶体管以及第十九开关晶体管工作，从而可以使晶体管的特性交替进行恢复，从而可以降低由于晶体管使用造成的特性漂移导致的对显示面板的稳定性和寿命的影响，进而在一定程度上增强了产品的寿命，降低了生产成本。
基于同一发明构思，本发明实施例还提供了一种栅极驱动电路，如图5a与图5b所示，包括级联的多个本发明实施例提供的移位寄存器：SR(1)、SR(2)、SR(3)…SR(n-2)、SR(n-1)、SR(n)、SR(n+1)、SR(n+2)(共N个移位寄存器，1≤n≤N，N为正整数)，其中，
第一级移位寄存器SR(1)的输入信号端Input与第一帧触发信号端STV1相连；
第二级移位寄存器SR(2)的输入信号端Input与第二帧触发信号端STV2相连；
第三级移位寄存器SR(3)的输入信号端Input与第三帧触发信号端STV3相连；
每相邻4个移位寄存器中，第四个移位寄存器的输入信号端与第一个移位寄存器的驱动信号输出端相连；
每相邻5个移位寄存器中，第一个移位寄存器的复位信号端与第五个移位寄存器的驱动信号输出端相连。
具体地，上述栅极驱动电路中的每个移位寄存器与本发明实施例提供的移位寄存器在功能和结构上均相同，重复之处不再赘述。
在具体实施时，在本发明实施例提供的栅极驱动电路中，如图5a与图5b所示，每一级移位寄存器SR(n)的第一时钟信号端CK1均与同一时钟端相连，即与第一时钟端ck1相连，每一级移位寄存器SR(n)的第二时钟信号端CK2均同一时钟端相连，即与第二时钟端ck2相连。这样可以仅采用两条信号线分别为每一级移位寄存器SR(n)的第一时钟信号端CK1与第二时钟信号端CK2输入信号，即可使每一级移位寄存器SR(n)实现移位输出扫描信号。与现有技术中采用6条时钟信号线为移位寄存器输入对应的信号相比，可以简化电路设计，降低印制电路板(Printed Circuit Board，PCB)的走线数量，降低PCB的面积，以及降低成本。
在具体实施时，在本发明实施例提供的栅极驱动电路中，每一级移位寄存器的参考电压信号端均与同一参考信号端相连。
在具体实施时，在移位寄存器包括第二控制模块时，在本发明实施例提供的栅极驱动电路中，每一级移位寄存器的第一节点控制信号端均与同一第一控制端相连，每一级移位寄存器的第二节点控制信号端均与同一第二控制端相连。
进一步地在具体实施时，在移位寄存器包括第二控制模块时，针对每一个移位寄存器，第一节点控制信号端可以与第一时钟信号端为同一信号端，第二节点控制信号端可以与第二时钟信号端为同一信号端，以在本发明实施例提供的栅极驱动电路中，如图5b所示，每一级移位寄存器SR(n)的第一节点控制信号端VN1均与同一第一时钟端ck1相连，每一级移位寄存器SR(n)的第二节点控制信号端VN2均与同一第二时钟端ck2相连。从而可以进一步节省信号线。
基于同一发明构思，本发明实施例还提供了一种显示装置，包括本发明实施例提供的任一种栅极驱动电路。该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品的显示面板。该显示装置的实施可以参见上述栅极驱动电路的实施例，重复之处不再赘述。
本发明实施例提供的一种移位寄存器、栅极驱动电路及显示装置，包括：输入模块、复位模块、第一控制模块、第一输出模块和第二输出模块；其中，输入模块用于在输入信号端的控制下将输入信号端的信号提供给第一节点；复位模块用于在复位信号端的控制下将参考电压信号端的信号提供给第一节点；第一控制模块用于控制第一节点的电位和第二节点的电位；第一输出模块用于在第一时钟信号端与第一节点的信号的共同控制下将第一时钟信号端的信号提供给移位寄存器的驱动信号输出端，在第二时钟信号端与第一节点的信号的共同控制下将第二时钟信号端的信号提供给驱动信号输出端；其中，第一时钟信号端的信号与第二时钟信号端的信号的周期相同且相位相反；第二输出模块用于分别在输入信号端与第二节点的信号的控制下将参考电压信号端的信号提供给驱动信号输出端。因此，由于第一输出模块具有两条输出通路，其中一条通路为在第一时钟信号端与第一节点的信号的共同控制下将第一时钟信号端的信号提供给移位寄存器的驱动信号输出端，另一条通路为在第二时钟信号端与第一节点的信号的共同控制下将第二时钟信号端的信号提供给驱动信号输出端，并且与其余四个模块相互配合，可以使这两条通路交替工作，从而可以避免电流仅流经一条通路，从而可以提高移位寄存器的使用寿命。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (15)

1.一种移位寄存器，其特征在于，包括：输入模块、复位模块、第一控制模块、第一输出模块以及第二输出模块；其中，
所述输入模块用于在输入信号端的控制下将所述输入信号端的信号提供给第一节点；
所述复位模块用于在复位信号端的控制下将参考电压信号端的信号提供给所述第一节点；
所述第一控制模块用于控制所述第一节点的电位和第二节点的电位；
所述第一输出模块用于在第一时钟信号端与所述第一节点的信号的共同控制下将所述第一时钟信号端的信号提供给所述移位寄存器的驱动信号输出端，在第二时钟信号端与所述第一节点的信号的共同控制下将所述第二时钟信号端的信号提供给所述驱动信号输出端；其中，所述第一时钟信号端的信号与所述第二时钟信号端的信号的周期相同且相位相反；
所述第二输出模块用于分别在所述输入信号端与所述第二节点的信号的控制下将所述参考电压信号端的信号提供给所述驱动信号输出端。
2.如权利要求1所述的移位寄存器，其特征在于，所述第一输出模块包括：第一开关晶体管、第二开关晶体管、第三开关晶体管、第四开关晶体管以及存储电容；
所述第一开关晶体管的控制极与所述第一节点相连，所述第一开关晶体管的第一极与所述第一时钟信号端相连，所述第一开关晶体管的第二极与所述第二开关晶体管的控制极相连；
所述第二开关晶体管的第一极与所述第一时钟信号端相连，所述第二开关晶体管的第二极与所述驱动信号输出端相连；
所述第三开关晶体管的控制极与所述第一节点相连，所述第三开关晶体管的第一极与所述第二时钟信号端相连，所述第三开关晶体管的第二极与所述第四开关晶体管的控制极相连；
所述第四开关晶体管的第一极与所述第二时钟信号端相连，所述第四开关晶体管的第二极与所述驱动信号输出端相连；
所述存储电容连接于所述第一节点与所述驱动信号输出端之间。
3.如权利要求1所述的移位寄存器，其特征在于，所述输入模块包括：第五开关晶体管；其中，所述第五开关晶体管的控制极与其第一极均与所述输入信号端相连，所述第五开关晶体管的第二极与所述第一节点相连；
所述复位模块包括：第六开关晶体管；其中，所述第六开关晶体管的控制极与所述复位信号端相连，所述第六开关晶体管的第一极与所述参考电压信号端相连，所述第六开关晶体管的第二极与所述第一节点相连。
4.如权利要求1所述的移位寄存器，其特征在于，所述第二输出模块包括：第七开关晶体管与第八开关晶体管；
所述第七开关晶体管的控制极与所述第二节点相连，所述第七开关晶体管的第一极与所述参考电压信号端相连，所述第七开关晶体管的第二极与所述驱动信号输出端相连；
所述第八开关晶体管的控制极与所述输入信号端相连，所述第八开关晶体管的第一极与所述参考电压信号端相连，所述第八开关晶体管的第二极与所述驱动信号输出端相连。
5.如权利要求1所述的移位寄存器，其特征在于，所述第一控制模块包括：第九开关晶体管、第十开关晶体管、第十一开关晶体管、第十二开关晶体管以及第十三开关晶体管；
所述第九开关晶体管的控制极与所述第二节点相连，所述第九开关晶体管的第一极与所述参考电压信号端相连，所述第九开关晶体管的第二极与所述第一节点相连；
所述第十开关晶体管的控制极与其第一极均与第一节点控制信号端相连，所述第十开关晶体管的第二极与所述第十一开关晶体管的控制极相连；
所述第十一开关晶体管的第一极与所述第一节点控制信号端相连，所述第十一开关晶体管的第二极与所述第二节点相连；
所述第十二开关晶体管的控制极与所述第一节点相连，所述第十二开关晶体管的第一极与所述参考电压信号端相连，所述第十二开关晶体管的第二极与所述第十一开关晶体管的控制极相连；
所述第十三开关晶体管的控制极与所述第一节点相连，所述第十三开关晶体管的第一极与所述参考电压信号端相连，所述第十三开关晶体管的第二极与所述第二节点相连。
6.如权利要求1所述的移位寄存器，其特征在于，所述第一时钟信号端的信号的周期为4s，并且所述第一时钟信号端的信号的占空比为50％。
7.如权利要求1-6任一项所述的移位寄存器，其特征在于，所述移位寄存器还包括：第二控制模块和第三输出模块；
所述第二控制模块用于控制所述第一节点的电位和第三节点的电位；
所述第三输出模块用于在所述第三节点的信号的控制下将所述参考电压信号端的信号提供给所述驱动信号输出端。
8.如权利要求7所述的移位寄存器，其特征在于，所述第二控制模块包括：第十四开关晶体管、第十五开关晶体管、第十六开关晶体管、第十七开关晶体管以及第十八开关晶体管；
所述第十四开关晶体管的控制极与所述第三节点相连，所述第十四开关晶体管的第一极与所述参考电压信号端相连，所述第十四开关晶体管的第二极与所述第一节点相连；
所述第十五开关晶体管的控制极与其第一极均与第二节点控制信号端相连，所述第十五开关晶体管的第二极与所述第十六开关晶体管的控制极相连；
所述第十六开关晶体管的第一极与所述第二节点控制信号端相连，所述第十六开关晶体管的第二极与所述第三节点相连；
所述第十七开关晶体管的控制极与所述第一节点相连，所述第十七开关晶体管的第一极与所述参考电压信号端相连，所述第十七开关晶体管的第二极与所述第十六开关晶体管的控制极相连；
所述第十八开关晶体管的控制极与所述第一节点相连，所述第十八开关晶体管的第一极与所述参考电压信号端相连，所述第十八开关晶体管的第二极与所述第三节点相连。
9.如权利要求7所述的移位寄存器，其特征在于，第一节点控制信号端的信号与所述第二节点控制信号端的信号分别为时钟信号；并且，所述第一节点控制信号端的信号与所述第二节点控制信号端的信号的周期相同且相位相反。
10.如权利要求7所述的移位寄存器，其特征在于，所述第三输出模块包括：第十九开关晶体管；
所述第十九开关晶体管的控制极与所述第三节点相连，所述第十九开关晶体管的第一极与所述参考电压信号端相连，所述第十九开关晶体管的第二极与所述驱动信号输出端相连。
11.如权利要求1-6任一项所述的移位寄存器，其特征在于，所述移位寄存器还包括：输出稳定模块；所述输出稳定模块用于在所述复位信号端的控制下将所述参考电压信号端的信号提供给所述驱动信号输出端。
12.如权利要求11所述的移位寄存器，其特征在于，所述输出稳定模块包括：第二十开关晶体管；
所述第二十开关晶体管的控制极与所述复位信号端相连，所述第二十开关晶体管的第一极与所述参考电压信号端相连，所述第二十开关晶体管的第二极与所述驱动信号输出端相连。
13.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1-12任一项所述的移位寄存器；
第一级移位寄存器的输入信号端与第一帧触发信号端相连；
第二级移位寄存器的输入信号端与第二帧触发信号端相连；
第三级移位寄存器的输入信号端与第三帧触发信号端相连；
每相邻4个移位寄存器中，第四个移位寄存器的输入信号端与第一个移位寄存器的驱动信号输出端相连；
每相邻5个移位寄存器中，第一个移位寄存器的复位信号端与第五个移位寄存器的驱动信号输出端相连。
14.如权利要求13所述的栅极驱动电路，其特征在于，每一级所述移位寄存器的第一时钟信号端均与第一时钟端相连，每一级所述移位寄存器的第二时钟信号端均与第二时钟端相连。
15.一种显示装置，其特征在于，包括如权利要求13或14所述的栅极驱动电路。
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