CN109410811B - 一种移位寄存器、栅极驱动电路及显示装置 - Google Patents

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Abstract

本发明公开了一种移位寄存器、栅极驱动电路及显示装置，其中移位寄存器中包括上拉节点状态保持模块，上拉节点状态保持模块分别与第三参考信号端、第四参考信号端以及移位寄存器的上拉节点相连；上拉节点状态保持模块用于在上拉节点的电位为第一电位时，将第三参考信号端的信号提供给上拉节点，在上拉节点的电位为第二电位时，将第四参考信号端的信号提供给上拉节点；其中第三参考信号端的电位为第一电位，第四参考信号端的电位为第二电位。由于设置了上拉节点状态保持模块，利用上拉节点状态保持模块在触控时间段时对上拉节点的电位进行持续，从而可以保持上拉节点的电位不会随时间衰减，保证了移位寄存器的稳定输出。

Description

一种移位寄存器、栅极驱动电路及显示装置
技术领域
本发明涉及显示技术领域，尤指一种移位寄存器、栅极驱动电路及显示装置。
背景技术
在平板显示面板中，通常通过栅极驱动电路向像素区域的各个薄膜晶体管(TFT，Thin Film Transistor)的栅极提供栅极开启信号。栅极驱动电路可以通过阵列工艺形成在平板显示面板的阵列基板上，即阵列基板行驱动(Gate Driver on array，GOA)工艺，这种集成工艺不仅节省了成本，而且可以做到平板显示面板(Panel)两边对称的美观设计，同时，也省去了栅极集成电路(IC，Integrated Circuit)的绑定(Bonding)区域以及扇出(Fan-out)的布线空间，从而可以实现窄边框的设计。
栅极驱动电路是由多个级联的移位寄存器级联组成，各级移位寄存器用于向与该级移位寄存器的信号输出端相连的栅线提供栅极开启信号以开启对应行的像素区域的TFT。其中，除第一级移位寄存器之外，其余各级移位寄存器的输入信号端分别与上一级移位寄存器的信号输出端相连。其中各级移位寄存器中均包括控制信号输出端输出栅极开启信号的上拉节点，并在上拉节点的电位被进一步拉高时，信号输出端输出栅极开启信号。
目前，在触控与显示分时驱动的触控显示面板中，即在显示一帧画面的时间内插入多个触控时间段，并且一般各触控时间段需要有一定时长的时间间隔，假设在第n级移位寄存器的信号输出端输出栅极开启信号完成后进入触控时间段，此时第n+1级移位寄存器中的上拉节点的电位已经变为高电位，由于触控时间段间隔的时间较长，在此期间第n+1级移位寄存器中的上拉节点会经过与其连接的TFT而出现漏电情况，从而使该上拉节点的电位降低，当该触控时间段结束后，第n+1级移位寄存器开始工作，由于其上拉节点的电位衰减，会造成该移位寄存器的信号输出端输出的栅极开启信号产生衰减，甚至可能导致无法开启像素区域的TFT，进而造成触控显示面板显示出现异常。
发明内容
有鉴于此，本发明实施例提供一种移位寄存器、栅极驱动电路及显示装置，用以解决现有栅极驱动电路中由于部分相邻的两级移位寄存器输出的栅极开启信号之间插入的触控阶段的时间间隔较大，导致后一级移位寄存器的上拉节点的电位发生衰减的问题。
本发明实施例提供的一种移位寄存器，包括：上拉节点状态保持模块，所述上拉节点状态保持模块分别与第三参考信号端、第四参考信号端以及所述移位寄存器的上拉节点相连；
所述上拉节点状态保持模块用于在所述上拉节点的电位为第一电位时，将所述第三参考信号端的信号提供给所述上拉节点，在所述上拉节点的电位为第二电位时，将第四参考信号端的信号提供给所述上拉节点；其中所述第三参考信号端的电位为所述第一电位，所述第四参考信号端的电位为所述第二电位。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述上拉节点状态保持模块包括：第十一晶体管、第十二晶体管、第十三晶体管和第十四晶体管；其中，
所述第十一晶体管的栅极分别于所述第十三晶体管的第二极和所述第十二晶体管的第二极相连，所述第十一晶体管的第一极与所述第四参考信号端相连，所述第十一晶体管的第二极与所述上拉节点相连；
所述第十二晶体管的栅极与所述上拉节点相连，所述第十二晶体管的第一极与所述第四参考信号端相连，所述第十二晶体管的第二极分别与所述第十一晶体管的栅极和所述第十三晶体管的第二极相连；
所述第十三晶体管的栅极和所述第十三晶体管的第一极均与所述第三参考信号端相连，所述第十三晶体管的第二极分别与所述第十二晶体管的第二极和所述第十一晶体管的栅极相连；
所述第十四晶体管的栅极和所述第十四晶体管的第一极均与所述第三参考信号端相连，所述第十四晶体管的第二极与所述上拉节点相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第十二晶体管的沟道宽长比大于所述第十三晶体管的沟道宽长比；
所述第十一晶体管的沟道宽长比大于所述第十四晶体管的沟道宽长比。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，还包括：第一输入模块，所述第一输入模块分别与输入信号端、第一参考信号端和所述上拉节点相连；其中，
所述第一输入模块用于在输入信号端的控制下将所述第一参考信号端的信号提供给上拉节点。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第一输入模块包括：第一晶体管；其中，
所述第一晶体管的栅极与所述输入信号端相连，所述第一晶体管的第一极与所述第一参考信号端相连，所述第一晶体管的第二极与所述上拉节点相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，还包括：第二输入模块，所述第二输入模块分别与复位信号端、第二参考信号端和所述上拉节点相连；其中，
所述第二输入模块用于在复位信号端的控制下将所述第二参考信号端的信号提供给所述上拉节点。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第二输入模块包括：第二晶体管；其中，
所述第二晶体管的栅极与所述复位信号端相连，所述第二晶体管的第一极与所述第二参考信号端相连，所述第二晶体管的第二极与所述上拉节点相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，还包括：下拉控制模块，所述下拉控制模块分别与所述上拉节点、所述第三参考信号端、所述第四参考信号端以及所述移位寄存器的下拉节点相连；其中，
所述下拉控制模块用于在所述上拉节点为所述第一电位时，将所述第四参考信号端的信号提供给所述下拉节点，在所述上拉节点为所述第二电位时，将所述第三参考信号端的信号提供给所述下拉节点。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述下拉控制模块包括：第六晶体管、第七晶体管、第八晶体管和第九晶体管；其中，
所述第六晶体管的栅极与所述上拉节点相连，所述第六晶体管的第一极与所述第四参考信号端相连，所述第六晶体管的第二极与所述下拉节点相连；
所述第七晶体管的栅极与所述上拉节点相连，所述第七晶体管的第一极与所述第四参考信号端相连，所述第七晶体管的第二极分别与所述第九晶体管的第二极和所述第八晶体管的栅极相连；
所述第八晶体管的栅极与所述第九晶体管的第二极和所述第七晶体管的第二极相连，所述第八晶体管的第一极与所述第三参考信号端相连，所述第八晶体管的第二极与所述下拉节点相连；
所述第九晶体管的栅极和所述第九晶体管第一极均与所述第三参考信号端相连，所述第九晶体管第二极与所述第八晶体管的栅极和所述第七晶体管的第二极相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，还包括：下拉模块，所述下拉模块分别与所述下拉节点、所述上拉节点、信号输出端和所述第四参考信号端相连；其中，
所述下拉模块用于在所述下拉节点的控制将所述第四参考信号端的信号提供给所述上拉节点和所述信号输出端。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述下拉模块包括：第四晶体管和第十晶体管；其中，
所述第四晶体管的栅极与所述下拉节点相连，所述第四晶体管的第一极与所述第四参考信号端相连，所述第四晶体管的第二极与所述信号输出端相连；
所述第十晶体管的栅极与所述下拉节点相连，所述第十晶体管的第一极与所述第四参考信号端相连，所述第十晶体管的第二极与所述上拉节点相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，还包括：输出模块，所述输出模块分别与上拉节点、第一时钟信号端和所述信号输出端相连；
所述输出模块用于在所述上拉节点的控制下将第一时钟信号端的第一时钟信号提供给所述信号输出端。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述输出模块包括：第三晶体管和第一电容；其中，
所述第三晶体管的栅极与所述上拉节点相连，所述第三晶体管的第一极与所述第一时钟信号端相连，所述第三晶体管的第二极与所述信号输出端相连；
所述第一电容连接于所述上拉节点与所述信号输出端之间。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，还包括：输出放噪模块，所述输出放噪模块分别与所述信号输出端、所述第四参考信号端和放噪信号端相连；
所述输出放噪模块用于在所述放噪信号端的控制下将所述第四参考信号端的信号提供给所述信号输出端。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述输出放噪模块包括第五晶体管；其中，
所述第五晶体管的栅极与所述放噪信号端相连，所述第五晶体管的第一极与所述第五参考信号端相连，所述第四晶体管的第二极与所述信号输出端相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，还包括：节点放噪模块，所述节点放噪模块分别与所述上拉节点、所述第四参考信号端和所述放噪信号端相连；
所述节点放噪模块用于在所述放噪信号端的控制下将所述第四参考信号端的信号提供给所述上拉节点。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述节点放噪模块包括：第十五晶体管；其中，
所述第十五晶体管的栅极与所述放噪信号端相连，所述第十五晶体管的第一极与所述第四参考信号端相连，所述第十五晶体管的第二极与所述上拉节点相连。
相应地，本发明实施例还提供了一种栅极驱动电路，包括多个本发明实施例提供的移位寄存器。
相应地，本发明实施例还提供了一种显示装置，包括本发明实施例提供上述任一种栅极驱动电路。
本发明有益效果如下：
本发明实施例提供的上述移位寄存器、栅极驱动电路及显示装置，其中移位寄存器中包括上拉节点状态保持模块，上拉节点状态保持模块分别与第三参考信号端、第四参考信号端以及移位寄存器的上拉节点相连；上拉节点状态保持模块用于在上拉节点的电位为第一电位时，将第三参考信号端的信号提供给上拉节点，在上拉节点的电位为第二电位时，将第四参考信号端的信号提供给上拉节点；其中第三参考信号端的电位为第一电位，第四参考信号端的电位为第二电位。由于设置了上拉节点状态保持模块，利用上拉节点状态保持模块在触控时间段时对上拉节点的电位进行持续，从而可以保持上拉节点的电位不会随时间衰减，保证了移位寄存器的稳定输出。
附图说明
图1为本发明实施例提供的一种移位寄存器的结构示意图；
图2为本发明实施例提供的移位寄存器的具体结构示意图；
图3为图2所示的移位寄存器对应的一种输入输出时序图；
图4为图2所示的移位寄存器对应的另一种输入输出时序图；
图5为现有技术中的移位寄存器对应的一种输入输出时序图；
图6为本发明实施例提供的栅极驱动电路的结构示意图之一；
图7为本发明实施例提供的栅极驱动电路的结构示意图之二。
具体实施方式
下面结合附图，对本发明实施例提供的移位寄存器、其驱动方法、栅极驱动电路及显示装置的具体实施方式进行详细的说明。
本发明实施例提供的一种移位寄存器，如图1所示，包括：上拉节点状态保持模块3，上拉节点状态保持模块3分别与第三参考信号端Vref3、第四参考信号端Vref4以及移位寄存器的上拉节点PU相连；
上拉节点状态保持模块3用于在上拉节点PU的电位为第一电位时，将第三参考信号端Vref3的信号提供给上拉节点PU，在上拉节点PU的电位为第二电位时，将第四参考信号端Vref4的信号提供给上拉节点PU；其中第三参考信号端Vref3的电位为第一电位，第四参考信号端Vref4的电位为第二电位。
本发明实施例提供的上述移位寄存器，其中移位寄存器中包括上拉节点状态保持模块，上拉节点状态保持模块分别与第三参考信号端、第四参考信号端以及移位寄存器的上拉节点相连；上拉节点状态保持模块用于在上拉节点的电位为第一电位时，将第三参考信号端的信号提供给上拉节点，在上拉节点的电位为第二电位时，将第四参考信号端的信号提供给上拉节点；其中第三参考信号端的电位为第一电位，第四参考信号端的电位为第二电位。由于设置了上拉节点状态保持模块，利用上拉节点状态保持模块在触控时间段时对上拉节点的电位进行持续，从而可以保持上拉节点的电位不会随时间衰减，保证了移位寄存器的稳定输出。
需要说明的是，本发明上述实施例所说的第一电位和第二电位均指的是高电位或低电位，而不是具体的电压值，其具体的电压值在此不做限定，只要能保证晶体管的打开或者关闭即可。
在具体实施时，本发明实施例提供的上述移位寄存器中，由于节点位保持模块可以保持上拉节点的电位，即在上拉节点为低电位时，保持上拉节点为低电位，当上拉节点为高电位时，保持上拉节点为高电位，从而可以保持上拉节点的电位不会衰减，因此可以适用于Touch in cell触摸屏的H-Blank模式(即在显示时间段中插入触控时间段)，在触控时间段栅线无输出，避免栅线上的信号对触控信号的影响，保证了触控的正常功能，并且由于上拉节点状态保持模块对上拉节点电位的保持，保证了在触控结束后，移位寄存器不会出现无输出或者输出电压过低的现象，不影响其他行的后续工作。
当然，本发明实施例提供的上述移位寄存器也适用于Touch in cell触摸屏的V-Blank模式(即在两帧显示时间段之间插入触控时间段)，这种情况下，在上一帧结束下一帧开始之前输出端一直保持最后阶段的电位，不会对下一帧的信号产生影响。
当然，本发明实施例提供的上述移位寄存器，也适用于传统的栅极驱动模式(即仅有显示时间段，没有触控时间段)，在此不作具体限定。
下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例是为了更好的解释本发明，但不限制本发明。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2所示，上拉节点状态保持模块3包括：第十一晶体管M11、第十二晶体管M12、第十三晶体管M13和第十四晶体管M14；其中，
第十一晶体管M11的栅极分别于第十三晶体管M13的第二极和第十二晶体管M12的第二极相连，第十一晶体管M11的第一极与第四参考信号端Vref4相连，第十一晶体管M11的第二极与上拉节点PU相连；
第十二晶体管M12的栅极与上拉节点PU相连，第十二晶体管M12的第一极与第四参考信号端Vref4相连，第十二晶体管M12的第二极分别与第十一晶体管M11的栅极和第十三晶体管M13的第二极相连；
第十三晶体管M13的栅极和第十三晶体管M13的第一极均与第三参考信号端Vref3相连，第十三晶体管M13的第二极分别与第十二晶体管M12的第二极和第十一晶体管M11的栅极相连；
第十四晶体管M14的栅极和第十四晶体管M14的第一极均与第三参考信号端Vref3相连，第十四晶体管M14的第二极与上拉节点PU相连。
在具体实施时，当上拉节点为高电位时，第十二晶体管打开，由于第三参考信号端的电位为高电位，第十三晶体管和第十四晶体管均打开，其中，第十二晶体管大于第十三晶体管，第十二晶体管的源极与第四参考信号端连接，其中第四参考信号端的为低电位，因此第十一晶体管截止，由于第十四晶体管打开，将第三参考信号端发出的第三参考信号不断地提供给上拉节点，因此保持上拉节点的电位一直处于高电位；当上拉节点的电位为低电位时，第十二晶体管截止，由于第三参考信号端的电位为高电位，第十三晶体管和第十四晶体管均打开，从而第十一晶体管打开，其中，第十一晶体管大于第十四晶体管，因此，第十一晶体管将第四参考信号端的信号提供给上拉节点，对上拉节点进行放电，从而保持上拉节点的电位一直处于低电位。
在具体实施时，在本发明实施例提供的上述移位寄存器中，第十二晶体管的沟道宽长比大于第十三晶体管的沟道宽长比；
第十一晶体管的沟道宽长比大于第十四晶体管的沟道宽长比。
需要说明的是，以上描述过程均以所有开关晶体管均为N型晶体管为例进行说明的，当所有晶体管为P型时，其工作原理与上述内容相同，在此不再详述。
以上仅是举例说明移位寄存器中上拉节点状态保持模块的具体结构，在具体实施时，上拉节点状态保持模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图1所示，还包括：第一输入模块1，第一输入模块1分别与输入信号端Input、第一参考信号端Vref1和上拉节点PU相连；其中，
第一输入模块1用于在输入信号端Input的控制下将第一参考信号端Vref1的信号提供给上拉节点PU。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2所示，第一输入模块1包括：第一晶体管M1；其中，
第一晶体管M1的栅极与输入信号端Input相连，第一晶体管M1的第一极与第一参考信号端Vref1相连，第一晶体管M1的第二极与上拉节点PU相连。
以上仅是举例说明移位寄存器中第一输入模块的具体结构，在具体实施时，第一输入模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图1所示，还包括：第二输入模块2，第二输入模块2分别与复位信号端Reset、第二参考信号端Vref2和上拉节点PU相连；其中，
第二输入模块2用于在复位信号端Reset的控制下将第二参考信号端Vref2的信号提供给上拉节点PU。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2所示，第二输入模块2包括：第二晶体管M2；其中，
第二晶体管M2的栅极与复位信号端Reset相连，第二晶体管M2的第一极与第二参考信号端Vref2相连，第二晶体管M2的第二极与上拉节点PU相连。
以上仅是举例说明移位寄存器中第二输入模块的具体结构，在具体实施时，第二输入模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
并且，在本发明实施例提供的上述移位寄存器中，由于第一输入模块与第二输入模块是对称设计，因此该移位寄存器还能实现双向扫描的功能。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图1所示，还包括：下拉控制模块4，下拉控制模块4分别与上拉节点PU、第三参考信号端Vref3、第四参考信号端Vref4以及移位寄存器的下拉节点PD相连；其中，
下拉控制模块4用于在上拉节点PU为第一电位时，将第四参考信号端Vref4的信号提供给下拉节点PD，在上拉节点PU为第二电位时，将第三参考信号端Vref3的信号提供给下拉节点PD。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2所示，下拉控制模块4包括：第六晶体管M6、第七晶体管M7、第八晶体管M8和第九晶体管M9；其中，
第六晶体管M6的栅极与上拉节点PU相连，第六晶体管M6的第一极与第四参考信号端Vref4相连，第六晶体管M6的第二极与下拉节点PD相连；
第七晶体管M7的栅极与上拉节点PU相连，第七晶体管M7的第一极与第四参考信号端Vref4相连，第七晶体管M7的第二极分别与第九晶体管M9的第二极和第八晶体管M8的栅极相连；
第八晶体管M8的栅极分别与第九晶体管M9的第二极和第七晶体管M7的第二极相连，第八晶体管M8的第一极与第三参考信号端Vref3相连，第八晶体管M8的第二极与下拉节点PD相连；
第九晶体管M9的栅极和第九晶体管M9第一极均与第三参考信号端Vref3相连，第九晶体管M9第二极分别与第八晶体管M8的栅极和第七晶体管M7的第二极相连。
以上仅是举例说明移位寄存器中下拉控制模块的具体结构，在具体实施时，下拉控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图1所示，还包括：下拉模块5，下拉模块5分别与下拉节点PD、上拉节点PU、信号输出端Output和第四参考信号端Vref4相连；其中，
下拉模块5用于在下拉节点PD的控制将第四参考信号端Vref4的信号提供给上拉节点PU和信号输出端Output。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2所示，下拉模块5包括：第四晶体管M4和第十晶体管M10；其中，
第四晶体管M4的栅极与下拉节点PD相连，第四晶体管M4的第一极与第四参考信号端Vref4相连，第四晶体管M4的第二极与信号输出端Output相连；
第十晶体管M10的栅极与下拉节点PD相连，第十晶体管M10的第一极与第四参考信号端Vref4相连，第十晶体管M10的第二极与上拉节点PU相连。
以上仅是举例说明移位寄存器中下拉模块的具体结构，在具体实施时，下拉模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图1所示，还包括：输出模块6，输出模块6分别与上拉节点PU、第一时钟信号端CLK和信号输出端Output相连；
输出模块6用于在上拉节点PU的控制下将第一时钟信号端CLK的第一时钟信号提供给信号输出端Output。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2所示，输出模块6包括：第三晶体管M3和第一电容C1；其中，
第三晶体管M3的栅极与上拉节点PU相连，第三晶体管M3的第一极与第一时钟信号端CLK相连，第三晶体管M3的第二极与信号输出端Output相连；
第一电容C1连接于上拉节点PU与信号输出端Output之间。
以上仅是举例说明移位寄存器中输出模块的具体结构，在具体实施时，输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图1所示，还包括：输出放噪模块7，输出放噪模块7分别与信号输出端Output、第四参考信号端Vref4和放噪信号端S1相连；
输出放噪模块7用于在放噪信号端S1的控制下将第四参考信号端Vref4的信号提供给信号输出端Output。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2所示，输出放噪模块7包括第五晶体管M5；其中，
第五晶体管M5的栅极与放噪信号端S1相连，第五晶体管M5的第一极与第四参考信号端Vref4相连，第五晶体管M5的第二极与信号输出端Output相连。
以上仅是举例说明移位寄存器中输出放噪模块的具体结构，在具体实施时，输出放噪模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3所示，还包括：节点放噪模块8；节点放噪模块8分别与上拉节点PU、第四参考信号端Vref4和放噪信号端S1相连；其中，
节点放噪模块8用于在放噪信号端S1的控制下将第四参考信号端Vref4的信号提供给上拉节点PU。这样当信号输出端Output输出栅极开启信号之后保证上拉节点PU的电位能够充分的放噪，从而保证输出的稳定性。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2所示，节点放噪模块8包括：第十五晶体管M15；其中，
第十五晶体管M15的栅极与放噪信号端S1相连，第十五晶体管M15的第一极与第四参考信号端Vref4相连，第十五晶体管M15的第二极与上拉节点PU相连。
以上仅是举例说明移位寄存器中节点放噪模块的具体结构，在具体实施时，节点放噪模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
在具体实施时，在本发明实施例提供的移位寄存器应用到栅极驱动电路中时，第一级移位寄存器的放噪信号端与单独的信号端相连，即第一级移位寄存器的放噪信号端与Dummy信号端相连，除第一级之外的其他级移位寄存器的放噪信号端可以与帧起始信号端相连，这样设置在第一级移位寄存器接收到帧起始信号的同时，除第一级移位寄存器之外的其他级移位寄存器也接收到该帧起始信号，通过该信号对除第一级移位寄存器之外的其他级移位寄存器进行放噪。
较佳地，在本发明实施例提供的上述移位寄存器中，为了简化制作工艺，晶体管一般均采用相同材质的晶体管，因此，所有晶体管均为N型晶体管或均为P型晶体管。在具体实施时，当需要的栅极开启信号的电位为高电位时，所有晶体管均为N型晶体管；当需要的栅极开启信号的电位为低电位时，所有晶体管均为P型晶体管。
进一步的，在具体实施时，N型晶体管在高电位作用下导通，在低电位作用下截止；P型晶体管在高电位作用下截止，在低电位作用下导通。
需要说明的是本发明上述实施例中提到的晶体管均为金属氧化物半导体场效应管(MOS，MetPUl Oxide SPDmiPDonduPDtor)。在具体实施中，这些晶体管的第一极为源极，第二极为漏极，或者第一极为漏极，第二极为源极，在此不做具体区分。
进一步地，由于在本发明实施例提供的上述移位寄存器中，第一输入模块与第二输入模块为对称设计，可以实现功能互换，因此本发明实施例提供的上述移位寄存器可以实现双向扫描。在正向扫描时，输入信号端接收输入信号，复位信号端接收复位信号，将第一输入模块作为输入的功能，第二输入模块作为复位的功能。在反向扫描时，输入信号端接收复位信号，复位信号端接收输入信号，将第二输入模块作为输入的功能，第一输入模块作为复位的功能。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当需要的栅极开启信号的电位为高电位时，其中，在正向扫描时，第一参考信号端的电位为高电位，第三参考信号端为高电位，第二参考信号端和第三参考信号端的电位均为低电位；在反向扫描时，第二参考信号端和第三参考信号端的电位为高电位，第一参考信号端和第三参考信号端的电位均为低电位。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当需要的栅极开启信号的电位为低电位时，其中，在正向扫描时，第一参考信号端和第四参考信号端的电位为低电位，第二参考信号端和第四参考信号端的电位均为高电位；在反向扫描时，第二参考信号端和第三参考信号端的电位为低电位，第一参考信号端和第三参考信号端的电位均为高电位。
下面分别结合电路时序图，以正向扫描为例对本发明实施例提供的上述移位寄存器的工作过程作以描述。下述描述中以1表示高电位信号，0表示低电位信号。
实施例一
以图2所示的移位寄存器为例，其中图2所示的移位寄存器中晶体管均为N型晶体管，第一参考信号端Vref1和第三参考信号端Vref3均为高电位，第二参考信号端Vref2和第四参考信号端Vref4均为低电位，对应的一种输入输出时序图如图3所示。
在TI阶段，Input＝1，Reset＝0，CLK＝0。
输入信号端Input的信号位高电平信号，即上一级的输出信号，使第一晶体管M1导通，第一参考信号端Vref1发出的第一参考信号通过第一晶体管M1给第一电容C1进行充电，从而使上拉节点PU的电位拉高；由于上拉节点PU为高电平，第六晶体管M6和第七晶体管M7导通，第七晶体管M7导通将第四参考信号端Vref4的第四参考信号分别提供给第八晶体管M8的栅极和第九晶体管M9的第二极，第六晶体管M6导通将第四参考信号端Vref4的第四参考信号提供给下拉节点PD，将下拉节点PD的电位拉低，从而使得第四晶体管M4和第十晶体管M10截止，以保证信号输出端Output所输出信号的稳定性。
此时，上拉节点PU的电位为高电位，第十二晶体管M12打开，由于第三参考信号端Vref3的电位为高电位，第十三晶体管M13和第十四晶体管M14均打开，其中，第十二晶体管M12大于第十三晶体管M13，第十二晶体管M12的源极与第四参考信号端Vref4连接，其中第四参考信号端Vref4的为低电位，因此第十一晶体管M11截止，由于第十四晶体管M14打开，将第三参考信号端Vref3发出的第三参考信号不断地提供给上拉节点PU，因此保持上拉节点PU的电位一直处于高电位，使上拉节点PU形成记忆性高电平。
在T2阶段，Input＝0，Reset＝0，CLK＝1。
输入信号端Input的信号位低电平信号，使第一晶体管M1截止，上拉节点PU继续保持上一阶段的高电位，第三晶体管M3保持开启状态，此时第一时钟信号端CLK发出的第一时钟信号为高电平信号，由于第一电容C1的自举效应使上拉节点PU的电位升高，向信号输出端Output输出第一时钟信号，此时上拉节点PU的电位为高电位，第六晶体管M6和第七晶体管M7仍处于开启状态，从而第四晶体管M4和第十晶体管M10保持截止状态，保证了信号输出端Output的输出信号的稳定性。
在T3阶段，Input＝0，Reset＝1，CLK＝0。
复位信号端Reset的信号为高电平信号，即为下一级的输出信号，使得第二晶体管M2导通，将第二参考信号端Vref2发出的第二参考信号通过导通的第二晶体管M2提供给上拉节点PU，从而使得第三晶体管M3、第四晶体管M4和第七晶体管M7处于截止状态，由于第三参考信号端Vref3的为高电位，第八晶体管M8和第九晶体管M9打开，使得下拉节点PD处于高电位，因此第四晶体管M4和第十晶体管M10导通，将第四参考信号端Vref4的信号提供给上拉节点PU和信号输出端Output，其中，此时第四参考信号端Vref4的信号为低电平信号。
由于上拉节点PU的电位为低电位，第十二晶体管M12截止，由于第三参考信号端Vref3为高电位，因此第十三晶体管M13和第十四晶体管M14均导通，其中第十一晶体管M11大于第十四晶体管M14，因此，第十一晶体管M11将第四参考信号端Vref4的信号提供给上拉节点PU，对上拉节点PU进行放电，从而保持上拉节点PU的电位一直处于低电位，使上拉节点PU形成记忆性低电平。
在T4阶段，Input＝0，Reset＝0，CLK＝1。
该阶段为无输出阶段，第一晶体管M1一直处于截止状态，由于第三参考信号端Vref3的电位为高电位，第八晶体管M8和第九晶体管M9导通，使得下拉节点PD保持高电位，第四晶体管M4和第十晶体管M10导通，不断对上拉节点PU进行放噪，使得第一时钟信号端CLK产生的噪声电压得以消除，从而实现低电压输出，保证信号输出端Output输出信号的稳定性。
其中，在T4阶段之后，下一帧的信号到来之前，该移位寄存器一直在重复T4阶段，不断地对移位寄存器进行放噪。并且，在上一帧结束下一帧到来之前，放噪信号端S1为高电平，第五晶体管M5打开，对信号输出端Output进行放噪。
上述实施例一适合传统的GOA模式。当然也适合Touch in cell的V-Blank模式。具体应用在此不做限定。
实施例二
以图2所示的移位寄存器为例，其中图2所示的移位寄存器中晶体管均为N型晶体管，第一参考信号端Vref1和第三参考信号端Vref3均为高单位，第二参考信号端Vref2和第四参考信号端Vref4均为低电位，对应的一种输入输出时序图如图4所示。
本实施例提供的移位寄存器还适用于Touch in cell触摸屏的H-Blank模式(即在显示时间段中插入触控时间段)，以在T1阶段与T2阶段之间插入触控信号为例进行说明。
当T1阶段之后，有触控信号来时，由于此时上拉节点PU的电位通过第十一晶体管M11、第十二晶体管M12、第十三晶体管13和第十四晶体管14进行高电位保持，即通过上拉节点状态保持模块3对上拉节点PU的电位进行保持，避免了上拉节点PU电位的下降，从而保证了下一阶段移位寄存器的稳定输出，而此时第一时钟信号端CLK发出的第一时钟信号为低电平信号，移位寄存器无输出，避免了移位寄存器的输出对触控信号进行干扰，保证了触控的功能。同时，由于其他行的上拉节点PU处于低电平，上拉节点状态保持模块3进行低电平保持，所以不影响其他行的后续工作，触控阶段结束后，继续T2阶段的工作。
若无上拉节点状态保持模块3对上拉节点PU的电位进行保持，由于第二晶体管M2和第十晶体管M10会有漏电现象，使上拉节点PU的电位被拉低，这样触控阶段结束后。移位寄存器会出现无输出或者输出电压过低的问题，具体时序图如图5所示。
需要说明的是，触控阶段可以位于实施例1中4个阶段中任意阶段之间，上述仅是以在T1阶段和T2阶段之间为例进行说明，在其他阶段之间时工作原理相同，在此不再详述。
在上述移位寄存器应用于Touch in cell触摸屏的H-Blank模式时，移位寄存器各阶段的工作过程与实施例1中的各阶段的工作过程相同，在此就不再赘述。
基于同一发明构思，本发明实施例还提供了一种栅极驱动电路，如图6所示，包括级联的多个本发明实施例提供的上述任一种移位寄存器：SR(1)、SR(2)…SR(n)…SR(N-1)、SR(N)(共N个移位寄存器，1≤n≤N)；其中，
除第一级移位寄存器SR(1)之外，其余每一级移位寄存器SR(n)的信号输出端Output分别与其相邻的上一级移位寄存器SR(n-1)的复位信号端Reset相连；
除最后一级移位寄存器SR(N)之外，其余每一级移位寄存器SR(n)的信号输出端Output分别与其相邻的下一级移位寄存器SR(n+1)的输入信号端Input相连。
在具体实施时，在本发明实施例提供的上述栅极驱动电路中，如图6所示，第一级移位寄存器SR(1)的输入信号端Input与帧起始信号端STV相连。
在具体实施时，本发明实施例提供的上述栅极驱动电路中，所有移位寄存器的第一参考信号端Vref1均与第一参考信号线V1相连，所有移位寄存器的第二参考信号端Vref2均与第一参考信号线V2相连，所有移位寄存器的第三参考信号端Vref3均与第三参考信号线V3相连，所有移位寄存器的第四参考信号端Vref4均与第四参考信号线V4相连；所有奇数级的移位寄存器的第一时钟信号端CLK均与第一时钟信号线C1相连，所有奇数级的移位寄存器的第二时钟信号端CLKB均与第二时钟信号线C2相连；所有偶数级的移位寄存器的第一时钟信号端CLK均与第二时钟信号线C2相连，所有偶数级的移位寄存器的第二时钟信号端CLKB均与第一时钟信号线C1相连，并且第一时钟信号线C1上的时钟信号与第二信号线C2上的时钟信号的相位相反。
在具体实施时，本发明实施例提供的上述栅极驱动电路中，如图7所示，当具有输出放噪模块和/或节点放噪模块时，除第一级移位寄存器SR(1)之外，其他各级SR(2)至SR(n)的放噪信号端S1均与帧起始信号端STV相连，而第一级移位寄存器SR(1)的放噪信号端S1与单独设置的信号端相连，即与Dummy信号端相连。这样设置在第一级移位寄存器SR(1)接收到帧起始信号的同时，除第一级移位寄存器SR(1)之外的其他级移位寄存器SR(2)至SR(n)也接收到该帧起始信号，通过该信号对除第一级移位寄存器SR(1)之外的其他级移位寄存器SR(2)至SR(n)进行放噪。
基于同一发明构思，本发明实施例还提供了一种显示装置，包括上述的栅极驱动电路，通过该栅极驱动电路为显示装置中阵列基板上的各栅线提供扫描信号。该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置的实施可以参见上述栅极驱动电路的实施例，重复之处不再赘述。
本发明实施例提供的上述移位寄存器、栅极驱动电路及显示装置，其中移位寄存器中包括上拉节点状态保持模块，上拉节点状态保持模块分别与第三参考信号端、第四参考信号端以及移位寄存器的上拉节点相连；上拉节点状态保持模块用于在上拉节点的电位为第一电位时，将第三参考信号端的信号提供给上拉节点，在上拉节点的电位为第二电位时，将第四参考信号端的信号提供给上拉节点；其中第三参考信号端的电位为第一电位，第四参考信号端的电位为第二电位。由于设置了上拉节点状态保持模块，利用上拉节点状态保持模块在触控时间段时对上拉节点的电位进行持续，从而可以保持上拉节点的电位不会随时间衰减，保证了移位寄存器的稳定输出。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (18)

1.一种移位寄存器，其特征在于，包括：上拉节点状态保持模块，所述上拉节点状态保持模块分别与第三参考信号端、第四参考信号端以及所述移位寄存器的上拉节点相连；
所述上拉节点状态保持模块用于在所述上拉节点的电位为第一电位时，将所述第三参考信号端的信号提供给所述上拉节点，在所述上拉节点的电位为第二电位时，将第四参考信号端的信号提供给所述上拉节点；其中所述第三参考信号端的电位为所述第一电位，所述第四参考信号端的电位为所述第二电位：
其中，所述上拉节点状态保持模块包括：第十一晶体管、第十二晶体管、第十三晶体管和第十四晶体管；其中，
所述第十一晶体管的栅极分别于所述第十三晶体管的第二极和所述第十二晶体管的第二极相连，所述第十一晶体管的第一极与所述第四参考信号端相连，所述第十一晶体管的第二极与所述上拉节点相连；
所述第十二晶体管的栅极与所述上拉节点相连，所述第十二晶体管的第一极与所述第四参考信号端相连，所述第十二晶体管的第二极分别与所述第十一晶体管的栅极和所述第十三晶体管的第二极相连；
所述第十三晶体管的栅极和所述第十三晶体管的第一极均与所述第三参考信号端相连，所述第十三晶体管的第二极分别与所述第十二晶体管的第二极和所述第十一晶体管的栅极相连；
所述第十四晶体管的栅极和所述第十四晶体管的第一极均与所述第三参考信号端相连，所述第十四晶体管的第二极与所述上拉节点相连。
2.如权利要求1所述的移位寄存器，其特征在于，所述第十二晶体管的沟道宽长比大于所述第十三晶体管的沟道宽长比；
所述第十一晶体管的沟道宽长比大于所述第十四晶体管的沟道宽长比。
3.如权利要求1所述的移位寄存器，其特征在于，还包括：第一输入模块，所述第一输入模块分别与输入信号端、第一参考信号端和所述上拉节点相连；其中，
所述第一输入模块用于在输入信号端的控制下将所述第一参考信号端的信号提供给上拉节点。
4.如权利要求3所述的移位寄存器，其特征在于，所述第一输入模块包括：第一晶体管；其中，
所述第一晶体管的栅极与所述输入信号端相连，所述第一晶体管的第一极与所述第一参考信号端相连，所述第一晶体管的第二极与所述上拉节点相连。
5.如权利要求1所述的移位寄存器，其特征在于，还包括：第二输入模块，所述第二输入模块分别与复位信号端、第二参考信号端和所述上拉节点相连；其中，
所述第二输入模块用于在复位信号端的控制下将所述第二参考信号端的信号提供给所述上拉节点。
6.如权利要求5所述的移位寄存器，其特征在于，所述第二输入模块包括：第二晶体管；其中，
所述第二晶体管的栅极与所述复位信号端相连，所述第二晶体管的第一极与所述第二参考信号端相连，所述第二晶体管的第二极与所述上拉节点相连。
7.如权利要求1所述的移位寄存器，其特征在于，还包括：下拉控制模块，所述下拉控制模块分别与所述上拉节点、所述第三参考信号端、所述第四参考信号端以及所述移位寄存器的下拉节点相连；其中，
所述下拉控制模块用于在所述上拉节点为所述第一电位时，将所述第四参考信号端的信号提供给所述下拉节点，在所述上拉节点为所述第二电位时，将所述第三参考信号端的信号提供给所述下拉节点。
8.如权利要求7所述的移位寄存器，其特征在于，所述下拉控制模块包括：第六晶体管、第七晶体管、第八晶体管和第九晶体管；其中，
所述第六晶体管的栅极与所述上拉节点相连，所述第六晶体管的第一极与所述第四参考信号端相连，所述第六晶体管的第二极与所述下拉节点相连；
所述第七晶体管的栅极与所述上拉节点相连，所述第七晶体管的第一极与所述第四参考信号端相连，所述第七晶体管的第二极分别与所述第九晶体管的第二极和所述第八晶体管的栅极相连；
所述第八晶体管的栅极分别与所述第九晶体管的第二极和所述第七晶体管的第二极相连，所述第八晶体管的第一极与所述第三参考信号端相连，所述第八晶体管的第二极与所述下拉节点相连；
所述第九晶体管的栅极和所述第九晶体管第一极均与所述第三参考信号端相连，所述第九晶体管第二极分别与所述第八晶体管的栅极和所述第七晶体管的第二极相连。
9.如权利要求7所述的移位寄存器，其特征在于，还包括：下拉模块，所述下拉模块分别与所述下拉节点、所述上拉节点、信号输出端和所述第四参考信号端相连；其中，
所述下拉模块用于在所述下拉节点的控制将所述第四参考信号端的信号提供给所述上拉节点和所述信号输出端。
10.如权利要求9所述的移位寄存器，其特征在于，所述下拉模块包括：第四晶体管和第十晶体管；其中，
所述第四晶体管的栅极与所述下拉节点相连，所述第四晶体管的第一极与所述第四参考信号端相连，所述第四晶体管的第二极与所述信号输出端相连；
所述第十晶体管的栅极与所述下拉节点相连，所述第十晶体管的第一极与所述第四参考信号端相连，所述第十晶体管的第二极与所述上拉节点相连。
11.如权利要求9所述的移位寄存器，其特征在于，还包括：输出模块，所述输出模块分别与所述上拉节点、第一时钟信号端和所述信号输出端相连；
所述输出模块用于在所述上拉节点的控制下将第一时钟信号端的第一时钟信号提供给所述信号输出端。
12.如权利要求11所述的移位寄存器，其特征在于，所述输出模块包括：第三晶体管和第一电容；其中，
所述第三晶体管的栅极与所述上拉节点相连，所述第三晶体管的第一极与所述第一时钟信号端相连，所述第三晶体管的第二极与所述信号输出端相连；
所述第一电容连接于所述上拉节点与所述信号输出端之间。
13.如权利要求9所述的移位寄存器，其特征在于，还包括：输出放噪模块，所述输出放噪模块分别与所述信号输出端、所述第四参考信号端和放噪信号端相连；
所述输出放噪模块用于在所述放噪信号端的控制下将所述第四参考信号端的信号提供给所述信号输出端。
14.如权利要求13所述的移位寄存器，其特征在于，所述输出放噪模块包括第五晶体管；其中，
所述第五晶体管的栅极与所述放噪信号端相连，所述第五晶体管的第一极与所述第四参考信号端相连，所述第五晶体管的第二极与所述信号输出端相连。
15.如权利要求13所述的移位寄存器，其特征在于，还包括：节点放噪模块，所述节点放噪模块分别与所述上拉节点、所述第四参考信号端和所述放噪信号端相连；
所述节点放噪模块用于在所述放噪信号端的控制下将所述第四参考信号端的信号提供给所述上拉节点。
16.如权利要求15所述的移位寄存器，其特征在于，所述节点放噪模块包括：第十五晶体管；其中，
所述第十五晶体管的栅极与所述放噪信号端相连，所述第十五晶体管的第一极与所述第四参考信号端相连，所述第十五晶体管的第二极与所述上拉节点相连。
17.一种栅极驱动电路，其特征在于，包括多个如权利要求1-16任一项所述的移位寄存器。
18.一种显示装置，其特征在于，包括如权利要求17所述的栅极驱动电路。
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