CN104934071B - 一种移位寄存器、栅极驱动电路及显示装置 - Google Patents

Abstract

本发明公开了一种移位寄存器、栅极驱动电路及显示装置，包括：第一输入模块、第二输入模块、驱动控制模块和输出控制模块；其中，第一输入模块用于将输入信号提供给第一节点；第二输入模块用于将低电位信号提供给第二节点；驱动控制模块用于控制第一节点、第二节点、级联信号输出端和第三节点的电位；输出控制模块用于根据第三节点的电位控制驱动信号输出端的电位。并且该移位寄存器采用两路高电位信号即第一高电位信号和电位高于第一高电位信号的第二高电位信号进行控制，因此可以拓宽移位寄存器中开关晶体管的阈值电压范围，从而保证移位寄存器可以正常输出。

Description

一种移位寄存器、栅极驱动电路及显示装置

技术领域

本发明涉及显示技术领域，尤指一种移位寄存器、栅极驱动电路及显示装置。

背景技术

在科技发展日新月异的现今时代中，液晶显示器已经广泛地应用在电子显示产品上，如电视机、计算机、手机及个人数字助理装置等。液晶显示器包括数据驱动装置(SourceDriver)、栅极驱动装置(Gate Driver)及液晶显示面板等。其中，液晶显示面板中具有像素阵列，而栅极驱动装置用以依序开启像素阵列中对应的像素行，以将数据驱动器输出的像素数据传输至像素，进而显示待显图像。

目前，栅极驱动装置一般通过阵列工艺形成在液晶显示器的阵列基板上，即阵列基板行驱动(Gate Driver on Array,GOA)工艺，这种集成工艺不仅节省了成本，而且可以做到液晶面板(Panel)两边对称的美观设计，同时，也省去了栅极集成电路(IC，IntegratedCircuit)的绑定(Bonding)区域以及扇出(Fan-out)区域的布线空间，从而可以实现窄边框的设计；并且，这种集成工艺还可以省去栅极扫描线方向的Bonding工艺，从而提高了产能和良率。

现有的栅极驱动装置通常由多个级联的移位寄存器构成，各级移位寄存器中包括有多个开关晶体管。当在大面积制备时导致各级移位寄存器中的开关晶体管的特性不一致时，尤其是阈值电压不一致时，会造成有的移位寄存器错误输出。

因此如何拓宽移位寄存器对开关晶体管的阈值电压的要求，是本领域技术人员亟需解决的技术问题。

发明内容

本发明实施例提供一种移位寄存器、栅极驱动电路及显示装置，用于拓宽移位寄存器对开关晶体管的阈值电压的要求。

因此，本发明实施例提供的一种移位寄存器，包括：第一输入模块、第二输入模块、驱动控制模块和输出控制模块；其中，

所述第一输入模块的第一输入端用于接收输入信号，第二输入端用于接收第一时钟信号，输出端与第一节点相连；所述第一输入模块用于在所述第一时钟信号为低电位时将所述输入信号提供给所述第一节点；

所述第二输入模块的第一输入端用于接收低电位信号，第二输入端用于接收所述第一时钟信号，输出端与第二节点相连；所述第二输入模块用于在所述第一时钟信号为低电位时将所述低电位信号提供给所述第二节点；

所述驱动控制模块的第一输入端用于接收所述第一时钟信号，第二输入端用于接收第二时钟信号，第三输入端用于接收第一高电位信号，第四输入端用于接收第二高电位信号，第一信号端与第一节点相连，第二信号端与第二节点相连，第一输出端与所述移位寄存器的级联信号输出端相连，第二输出端与第三节点相连；所述驱动控制模块用于在所述输入信号为低电位时拉低所述第一节点和所述第二节点的电位，拉高所述级联信号输出端和所述第三节点的电位；在第一预设阶段拉低所述第一节点、所述级联信号输出端和所述第三节点的电位，拉高所述第二节点的电位；在第二预设阶段拉高所述第一节点、所述级联信号输出端和所述第三节点的电位，拉低所述第二节点的电位；所述第一预设阶段为所述输入信号由低电位变为高电位之后所述第二时钟信号第一次为低电位时的阶段，所述第二预设阶段为除了所述第一预设阶段之外的所述输入信号为高电位时的阶段；

所述输出控制模块的第一输入端与所述第三节点相连，第二输入端用于接收所述低电位信号，第三输入端用于接收第一高电位信号，输出端与所述移位寄存器的驱动信号输出端相连；所述输出控制模块用于在第三节点的电位为低电位时，将所述第一高电位信号提供给所述驱动信号输出端，或在所述第三节点的电位为高电位时，将所述低电位信号提供给所述驱动信号输出端。

具体地，在本发明实施例提供的上述移位寄存器中，所述第二高电位信号的电位大于所述第一高电位信号的电位，所述第一时钟信号与所述第二时钟信号相位相反，且当所述输入信号为低电位时，所述第一时钟信号为低电位。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述驱动控制模块，具体包括：第一控制单元和第二控制单元；其中，

所述第一控制单元的第一端用于接收所述第一时钟信号、第二端用于接收所述第二时钟信号、第三端用于接收所述第一高电位信号、第四端用于接收所述第二高电位信号，第五端与所述第一节点相连、第六端与所述第二节点相连，第七端与所述第三节点相连；所述第一控制单元用于：在所述第一时钟信号为低电位且所述第一节点的电位为低电位时，拉低所述第二节点的电位；在所述第一预设阶段拉低所述第一节点的电位，拉高所述第二节点的电位；在所述第二预设阶段拉高所述第一节点的电位，拉低所述第二节点的电位；

所述第二控制单元的第一端用于接收所述第二时钟信号、第二端用于接收所述第一高电位信号、第三端用于接收所述第二高电位信号，第四端与所述第一节点相连、第五端与所述第二节点相连、第六端与所述级联信号输出端相连，第七端与所述第三节点相连；所述第二控制单元用于：在所述第一节点的电位为低电位时，将所述第二时钟信号分别提供给所述级联信号输出端和所述第三节点；在所述第二节点的电位为低电位时，将所述第一高电位信号提供给所述级联信号输出端，将所述第二高电位信号提供给所述第三节点。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第一控制单元，具体包括：节点控制子模块，电压保持子模块和电压下拉子模块；其中，

所述节点控制子模块的第一端用于接收所述第一时钟信号，第二端用于接收所述第二时钟信号，第三端用于接收第一高电位信号，第四端与所述第一节点相连，第五端与所述第二节点相连；所述节点控制子模块用于在所述第一预设阶段拉高所述第二节点的电位，在所述第一节点的电位为低电位且所述第一时钟信号为低电位时，拉低所述第二节点的电位，在所述第二节点的电位为低电位且所述第二时钟信号为低电位时，拉高所述第一节点的电位；

所述电压下拉子模块的一端与所述第一节点相连，另一端与所述第三节点相连，用于在所述第一预设阶段进一步拉低所述第一节点的电位；

所述电压保持子模块的一端与所述第二节点相连，另一端用于接收所述第二高电位信号，所述电压保持子模块用于在所述第二预设阶段、且所述第二输入模块和所述节点控制子模块均不向所述第二节点输出信号时，保持所述第二节点的电位为上一阶段时的电位。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述节点控制子模块具体包括：第一开关晶体管、第二开关晶体管和第三开关晶体管；其中，

所述第一开关晶体管，其栅极与所述第一节点相连，源极用于接收所述第一时钟信号，漏极与所述第二节点相连；

所述第二开关晶体管，其栅极与所述第二节点相连，源极用于接收所述第一高电位信号，漏极与所述第三开关晶体管的源极相连；

所述第三开关晶体管，其栅极用于接收所述第二时钟信号，漏极与所述第一节点相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述电压保持子模块具体包括：第一电容；其中，

所述第一电容的一端与所述第二节点相连，所述第一电容的另一端用于接收所述第二高电位信号。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述电压下拉子模块具体包括：第二电容；其中，

所述第二电容的一端与所述第一节点相连，所述第二电容的另一端与所述第三节点相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第二控制单元，具体包括：上拉控制子模块和下拉控制子模块；其中，

所述上拉控制子模块的第一端与所述第二节点相连，第二端用于接收所述第一高电位信号，第三端用于接收所述第二高电位信号，第四端与所述级联信号输出端相连，第五端与所述第三节点相连；所述上拉控制子模块用于在所述第二节点的电位为低电位时，将所述第一高电位信号提供给所述级联信号输出端，将所述第二高电位信号提供给所述第三节点；

所述下拉控制子模块的第一端与所述第一节点相连，第二端用于接收所述第二时钟信号，第三端与所述级联信号输出端相连，第四端与所述第三节点相连；所述下拉控制子模块用于在所述第一节点的电位为低电位时，将所述第二时钟信号分别提供给所述级联信号输出端和所述第三节点。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述上拉控制子模块具体包括：第四开关晶体管和第五开关晶体管；其中，

所述第四开关晶体管，其栅极与所述第二节点相连，源极用于接收所述第一高电位信号，漏极与所述级联信号输出端相连；

所述第五开关晶体管，其栅极与所述第二节点相连，源极用于接收所述第二高电位信号，漏极与所述第三节点相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述下拉控制子模块具体包括：第六开关晶体管和第七开关晶体管；其中，

所述第六开关晶体管，其栅极与所述第一节点相连，源极用于接收所述第二时钟信号，漏极与所述级联信号输出端相连；

所述第七开关晶体管，其栅极与所述第一节点相连，源极用于接收所述第二时钟信号，漏极与所述第三节点相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述输出控制模块，具体包括：节点上拉单元、节点下拉单元、上拉输出单元和下拉输出单元；其中，

所述节点上拉单元的第一端与所述第三节点相连、第二端用于接收所述第一高电位信号，第三端与第四节点相连；所述节点上拉单元用于在所述第三节点的电位为低电位时，将所述第一高电位信号提供给所述第四节点；

所述节点下拉单元的第一端与所述第四节点相连，第二端用于接收所述低电位信号，第三端用于接收所述第二时钟信号，第四端用于接收所述第一时钟信号；所述节点下拉单元用于在所述第一时钟信号为低电位时，将所述低电位信号提供给所述第四节点，在第二预设阶段且所述第二时钟信号为低电位时进一步拉低所述第四节点的电位；

所述上拉输出单元的第一端与所述第三节点相连，第二端用于接收所述第一高电位信号，第三端与所述驱动信号输出端相连；所述上拉输出单元用于在所述第三节点的电位为低电位时，将所述第一高电位信号提供给驱动信号输出端；

所述下拉输出单元的第一端与所述第四节点相连，第二端用于接收所述低电位信号，第三端与所述驱动信号输出端相连；所述下拉输出单元用于在所述第四节点的电位为低电位时，将所述低电位信号提供给所述驱动信号输出端。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述节点上拉单元具体包括：第八开关晶体管；其中，

所述第八开关晶体管，其栅极与所述第三节点相连，源极用于接收所述第一高电位信号，漏极与所述第四节点相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述节点下拉单元具体包括：第九开关晶体管和第三电容；其中，

所述第九开关晶体管，其栅极用于接收所述第一时钟信号，源极用于接收所述低电位信号，漏极与所述第四节点相连；

所述第三电容的一端与所述第四节点相连，所述第三电容的另一端用于接收所述所述第二时钟信号。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述上拉输出单元具体包括：第十开关晶体管；其中，

所述第十开关晶体管，其栅极与所述第三节点相连，源极用于接收所述第一高电位信号，漏极与所述驱动信号输出端相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述下拉输出单元具体包括：第十一开关晶体管；其中，

所述第十一开关晶体管，其栅极与所述第四节点相连，源极用于接收所述低电位信号，漏极与所述驱动信号输出端相连。

较佳地，在本发明实施例提供的上述移位寄存器中，还包括：反馈控制模块；其中，

所述反馈控制模块的第一输入端与所述第三节点相连，第二输入端用于接收所述第二高电位信号，输出端与所述第二节点相连；所述反馈控制模块用于在所述第三节点的电位为低电位时，将所述第二高电位信号提供给所述第二节点。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述反馈控制模块具体包括：第十二开关晶体管；其中，

所述第十二开关晶体管，其栅极与所述第三节点相连，源极用于接收所述第二高电位信号，漏极与所述第二节点相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第一输入模块，具体包括：第十三开关晶体管；其中，

所述第十三开关晶体管，其栅极用于接收所述第一时钟信号，源极用于接收所述输入信号，漏极与所述第一节点相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第二输入模块，具体包括：第十四开关晶体管；其中，

所述第十四开关晶体管，其栅极用于接收所述第一时钟信号，源极用于接收所述低电位信号，漏极与所述第二节点相连。

较佳地，在本发明实施例提供的上述移位寄存器中，所述开关晶体管均为P型晶体管。

相应地，本发明实施例还提供了一种栅极驱动电路，包括级联的多个本发明实例提供的上述任一种移位寄存器；其中，

除最后一级移位寄存器之外，其余每一级移位寄存器的级联信号输出端分别向与其相邻的下一级移位寄存器输入输入信号；

第一级移位寄存器的输入信号由帧起始信号端输入；

所述栅极驱动电路通过各级所述移位寄存器的驱动信号输出端顺序地输出栅极驱动信号。

相应地，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述栅极驱动电路。

本发明实施例提供的一种移位寄存器、栅极驱动电路及显示装置，包括：第一输入模块、第二输入模块、驱动控制模块和输出控制模块；第一输入模块用于在第一时钟信号为低电位时将输入信号提供给第一节点；第二输入模块用于在第一时钟信号为低电位时将低电位信号提供给第二节点；驱动控制模块用于在输入信号为低电位时拉低第一节点和第二节点的电位，拉高级联信号输出端和第三节点的电位；在第一预设阶段拉低第一节点、级联信号输出端和第三节点的电位，拉高第二节点的电位；在第二预设阶段拉高第一节点、级联信号输出端和第三节点的电位，拉低第二节点的电位；第一预设阶段为输入信号由低电位变为高电位之后第二时钟信号第一次为低电位时的阶段，第二预设阶段为除了第一预设阶段之外的输入信号为高电位时的阶段；输出控制模块用于在第三节点的电位为低电位时，将第一高电位信号提供给驱动信号输出端，或在第三节点的电位为高电位时，将低电位信号提供给驱动信号输出端，从而实现移位寄存器的功能。并且该移位寄存器采用两路高电位信号即第一高电位信号和电位高于第一高电位信号的第二高电位信号进行控制，因此可以拓宽移位寄存器中开关晶体管的阈值电压范围，从而保证移位寄存器可以正常输出。

附图说明

图1为本发明实施例提供的移位寄存器的结构示意图之一；

图2为本发明实施例提供的移位寄存器的电路时序图；

图3为本发明实施例提供的移位寄存器的结构示意图之二；

图4a为本发明实施例提供的移位寄存器的结构示意图之三；

图4b为本发明实施例提供的移位寄存器的结构示意图之四；

图5a为本发明实施例提供的移位寄存器的具体结构示意图之一；

图5b为本发明实施例提供的移位寄存器的具体结构示意图之二；

图6为图5a和图5b所示的移位寄存器的电路时序图；

图7为本发明实施例提供的栅极驱动电路的结构示意图。

具体实施方式

下面结合附图，对本发明实施例提供的移位寄存器、栅极驱动电路及显示装置的具体实施方式进行详细地说明。

本发明实施例提供的一种移位寄存器，如图1所示，包括：第一输入模块1、第二输入模块2、驱动控制模块3和输出控制模块4；其中，

第一输入模块1的第一输入端用于接收输入信号Input，第二输入端用于接收第一时钟信号CK，输出端与第一节点A相连；第一输入模块1用于在第一时钟信号CK为低电位时将输入信号Input提供给第一节点A；

第二输入模块2的第一输入端用于接收低电位信号VGL，第二输入端用于接收第一时钟信号CK，输出端与第二节点B相连；第二输入模块2用于在第一时钟信号CK为低电位时将该低电位信号VGL提供给第二节点B；

驱动控制模块3的第一输入端用于接收第一时钟信号CK，第二输入端用于接收第二时钟信号CKB，第三输入端用于接收第一高电位信号VGH1，第四输入端用于接收第二高电位信号VGH2，第一信号端与第一节点A相连，第二信号端与第二节点B相连，第一输出端与移位寄存器的级联信号输出端OUT相连，第二输出端与第三节点C相连；驱动控制模块3用于在输入信号Input为低电位时拉低第一节点A和第二节点B的电位，拉高级联信号输出端OUT和第三节点C的电位；在第一预设阶段拉低第一节点A、级联信号输出端OUT和第三节点C的电位，拉高第二节点B的电位；在第二预设阶段拉高第一节点A、级联信号输出端OUT和第三节点C的电位，拉低第二节点B的电位；第一预设阶段为输入信号Input由低电位变为高电位之后第二时钟信号CKB第一次为低电位时的阶段，第二预设阶段为除了第一预设阶段之外的输入信号Input为高电位时的阶段；

输出控制模块4的第一输入端与第三节点C相连，第二输入端用于接收低电位信号VGL，第三输入端用于接收第一高电位信号VGH1，输出端与移位寄存器的驱动信号输出端Output相连；输出控制模块4用于在第三节点C的电位为低电位时，将第一高电位信号VGH1提供给驱动信号输出端Output，或在第三节点C的电位为高电位时，将低电位信号VGL提供给驱动信号输出端Output。

本发明实施例提供的上述移位寄存器，包括：第一输入模块、第二输入模块、驱动控制模块和输出控制模块；其中，第一输入模块用于将输入信号提供给第一节点；第二输入模块用于将该低电位信号提供给第二节点；驱动控制模块用于控制第一节点、第二节点、级联信号输出端和第三节点的电位；输出控制模块用于根据第三节点的电位控制驱动信号输出端的电位。并且该移位寄存器采用两路高电位信号即第一高电位信号和电位高于第一高电位信号的第二高电位信号进行控制，因此可以拓宽移位寄存器中开关晶体管的阈值电压范围，从而保证移位寄存器可以正常输出。

具体地，在本发明实施例提供的上述移位寄存器中，第二高电位信号VGH2的电位大于第一高电位信号VGH1的电位，第一时钟信号CK与第二时钟信号CKB相位相反，且当输入信号Input为低电位时，第一时钟信号CK为低电位。

下面结合电路时序图对本发明实施例提供的上述移位寄存器的工作原理进行简要介绍。

具体地，本发明实施例提供的上述移位寄存器的工作可以有三个阶段，如图2所示，分别为：输入阶段T1、第一预设阶段T2和第二预阶段T3；下述描述中以1表示高电位，0表示低电位，各阶段的具体工作原理为：

在输入阶段T1，Input＝0，CK＝0，CKB＝1。第一输入模块1将输入信号Inpu提供给第一节点A，第二输入模块2将低电位信号VGL提供给第二节点B，同时驱动控制模块3拉低第一节点A和第二节点B的电位，拉高级联信号输出端OUT和第三节点C的电位，因此第一节点A和第二节点B的电位为低电位，级联信号输出端OUT和第三节点C的电位为高电位；输出控制模块4在第三节点C的电位为高电位时，将低电位信号VGL提供给驱动信号输出端Output，因此驱动信号输出端Output的电位为低电位。

在第一预设阶段T2，Input＝1，CK＝1，CKB＝0。驱动控制模块3拉低第一节点A、级联信号输出端OUT和第三节点C的电位，拉高第二节点B的电位，因此第一节点A、级联信号输出端OUT和第三节点C的电位为低电位，第二节点B的电位为高电位；输出控制模块4在第三节点C的电位为低电位时，将第一高电位信号VGH1提供给驱动信号输出端Output，因此驱动信号输出端Output的电位为高电位。

在第二预设阶段T3：

当Input＝1，CK＝0，CKB＝1时，第一输入模块1将输入信号Input提供给第一节点A，第二输入模块2将低电位信号VGL提供给第二节点B，同时驱动控制模块3拉高第一节点A、级联信号输出端OUT和第三节点C的电位，拉低第二节点B的电位，因此第一节点A、级联信号输出端OUT和第三节点C的电位为高电位，第二节点B的电位为低位；输出控制模块4在第三节点C的电位为高电位时，将低电位信号VGL提供给驱动信号输出端Output，因此驱动信号输出端Output的电位为低电位；

当Input＝1，CK＝1，CKB＝0时，驱动控制模块3拉高第一节点A、级联信号输出端OUT和第三节点C的电位，拉低第二节点B的电位，因此第一节点A、级联信号输出端OUT和第三节点C的电位为高电位，第二节点B的电位为高电位；输出控制模块4在第三节点C的电位为高电位时，将低电位信号VGL提供给驱动信号输出端Output，因此驱动信号输出端Output的电位为低电位。

本发明实施例提供的上述移位寄存器，主要通过第一输入模块、第二输入模块和驱动控制模块来控制第一节点、第二节点、第三节点和级联信号输出端的电位，再通过第三节点控制输出控制模块来控制驱动信号输出端的电位，实现级联信号输出端的的电位仅在第一预设阶段为低电位，驱动信号输出端的电位仅在第一预设阶段为高电位，从而通过驱动信号输出端实现移位寄存器的功能。另外，由于级联信号输出端是用来进行各级移位寄存器级联的，因此级联信号输出端第一预设阶段的电位与输入信号的有效脉冲信号的电位相同。

下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。

较佳地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3所示，驱动控制模块3，具体包括：第一控制单元31和第二控制单元32；其中，

第一控制单元31的第一端用于接收第一时钟信号CK、第二端用于接收第二时钟信号CKB、第三端用于接收第一高电位信号VGH1、第四端用于接收第二高电位信号VGH2，第五端与第一节点A相连、第六端与第二节点B相连，第七端与第三节点C相连；第一控制单元31用于：在第一时钟信号CK为低电位且第一节点A的电位为低电位时，拉低第二节点B的电位；在第一预设阶段拉低第一节点A的电位，拉高第二节点B的电位；在第二预设阶段拉高第一节点A的电位，拉低第二节点的电位；

第二控制单元32的第一端用于接收第二时钟信号CKB、第二端用于接收第一高电位信号VGH1、第三端用于接收第二高电位信号VGH2，第四端与第一节点A相连、第五端与第二节点B相连、第六端与级联信号输出端OUT相连，第七端与第三节点C相连；第二控制单元32用于：在第一节点A的电位为低电位时，将第二时钟信号CKB分别提供给级联信号输出端OUT和第三节点C；在第二节点B的电位为低电位时，将第一高电位信号VGH1提供给级联信号输出端OUT，将第二高电位信号VGH2提供给第三节点。

进一步地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图4a和图4b所示，第一控制单元31，具体包括：节点控制子模块311，电压保持子模块312和电压下拉子模块313；其中，

节点控制子模块311的第一端用于接收第一时钟信号CK，第二端用于接收第二时钟信号CKB，第三端用于接收第一高电位信号VGH1，第四端与第一节点A相连，第五端与第二节点B相连；节点控制子模块311用于在第一预设阶段拉高第二节点B的电位，在第一节点A的电位为低电位且第一时钟信号CK为低电位时，拉低第二节点B的电位，在第二节点B的电位为低电位且第二时钟信号CKB为低电位时，拉高第一节点A的电位；

电压下拉子模块313的一端连与第一节点A相连，另一端与第三节点C相连，用于在第一预设阶段进一步拉低第一节点A的电位；

电压保持子模块312的一端与第二节点B相连，另一端用于接收第二高电位信号VGH2，电压保持子模块312用于在第二预设阶段且第二输入模块2和节点控制子模块311均不向第二节点B输出信号时(即第二节点B处于浮接状态时)，保持第二节点B的电位为上一阶段时的电位。

较佳地，在本发明实施例提供的上述移位寄存器中，如图5a和图5b所示，节点控制子模块311具体包括：第一开关晶体管M1、第二开关晶体管M2和第三开关晶体管M3；其中，

第一开关晶体管M1，其栅极与第一节点A相连，源极用于接收第一时钟信号CK，漏极与第二节点B相连；

第二开关晶体管M3，其栅极与第二节点B相连，源极用于接收第一高电位信号VGH1，漏极与第三开关晶体管M3的源极相连；

第三开关晶体管M3，其栅极用于接收第二时钟信号CKB，漏极与第一节点A相连。

进一步地，在具体实施时，当第一节点的电位为低电位时，导通的第一开关晶体管将第一时钟信号提供给第二节点，当第二节点的电位为低电位时，导通的第二开关晶体管将第一高电位信号提供给第三开关晶体管的源极，当第二时钟信号为低电位时，第三开关晶体管导通，因此当第二节点的电位为低电位，同时第二时钟信号为低电位时，第一高电位信号通过导通的第二开关晶体管和导通第三开关晶体管传输到第一节点，从而拉高第一节点的电位。

以上仅是举例说明移位寄存器中节点控制子模块的具体结构，在具体实施时，节点控制子模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，在本发明实施例提供的上述移位寄存器中，如图5a和图5b所示，电压保持子模块312具体包括：第一电容C1；其中，

第一电容C1的一端与第二节点B相连，第一电容C1的另一端用于接收第二高电位信号VGH2。

以上仅是举例说明移位寄存器中电压保持子模块的具体结构，在具体实施时，电压保持子模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，在本发明实施例提供的上述移位寄存器中，如图5a和图5b所示，电压下拉子模块313具体包括：第二电容C2；其中，

第二电容C2的一端与第一节点A相连，第二电容C2的另一端与第三节点C相连。

以上仅是举例说明移位寄存器中电压下拉子模块的具体结构，在具体实施时，电压下拉子模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

进一步地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图4a和图4b所示，第二控制单元32，具体包括：上拉控制子模块321和下拉控制子模块322；其中，

上拉控制子模块321的第一端与第二节点B相连，第二端用于接收第一高电位信号VGH1，第三端用于接收第二高电位信号VGH2，第四端与级联信号输出端OUT相连，第五端与第三节点C相连；上拉控制子模块321用于在第二节点B的电位为低电位时，将第一高电位信号VGH1提供给级联信号输出端OUT，将第二高电位信号VGH2提供给第三节点C；

下拉控制子模块322的第一端与第一节点A相连，第二端用于接收第二时钟信号CKB，第三端与级联信号输出端OUT相连，第四端与第三节点C相连；下拉控制子模块322用于在第一节点A的电位为低电位时，将第二时钟信号CKB分别提供给级联信号输出端OUT和第三节点C。

较佳地，在本发明实施例提供的上述移位寄存器中，如图5a和图5b所示，上拉控制子模块321具体包括：第四开关晶体管M4和第五开关晶体管M5；其中，

第四开关晶体管M4，其栅极与第二节点B相连，源极用于接收第一高电位信号VGH1，漏极与级联信号输出端OUT相连；

第五开关晶体管M5，其栅极与第二节点B相连，源极用于接收第二高电位信号VGH2，漏极与第三节点C相连。

进一步地，在具体实施时，当第二节点的电位为低电位时，第四开关晶体管和第五开关晶体管均导通，第一高电位信号通过导通的第四开关晶体管传输到级联信号输出端，从而拉高级联信号输出端的电位，第二高电位信号通过导通的第五开关晶体管传输到第三节点，从而拉高第三节点的电位。

以上仅是举例说明移位寄存器中上拉控制子模块的具体结构，在具体实施时，上拉控制子模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，在本发明实施例提供的上述移位寄存器中，如图5a和图5b所示，下拉控制子模块322具体包括：第六开关晶体管M6和第七开关晶体管M7；其中，

第六开关晶体管M6，其栅极与第一节点A相连，源极用于接收第二时钟信号CKB，漏极与级联信号输出端OUT相连；

第七开关晶体管M7，其栅极与第一节点A相连，源极用于接收第二时钟信号CKB，漏极与第三节点C相连。

进一步地，在具体实施时，当第一节点的电位为低电位时，第六开关晶体管和第七开关晶体管均导通，第二时钟信号分别通过导通的第六开关晶体管和第七开关晶体管传输到级联信号输出端和第三节点。

以上仅是举例说明移位寄存器中下拉控制子模块的具体结构，在具体实施时，下拉控制子模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

进一步地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图4a和图4b所示，输出控制模块4，具体包括：节点上拉单元41、节点下拉单元42、上拉输出单元43和下拉输出单元44；其中，

节点上拉单元41的第一端与第三节点C相连、第二端用于接收第一高电位信号VGH1，第三端与第四节点D相连；节点上拉单元41用于在第三节点C的电位为低电位时，将第一高电位信号VGH1提供给第四节点D；

节点下拉单元42的第一端与第四节点D相连，第二端用于接收低电位信号VGL，第三端用于接收第二时钟信号CKB，第四端用于接收第一时钟信号CK；节点下拉单元42用于在第一时钟信号CK为低电位时，将低电位信号VGL提供给第四节点D，在第二预设阶段且第二时钟信号CKB为低电位时进一步拉低第四节点D的电位；

上拉输出单元43的第一端与第三节点C相连，第二端用于接收第一高电位信号VGH1，第三端与驱动信号输出端Output相连；上拉输出单元43用于在第三节点C的电位为低电位时，将第一高电位信号VGH1提供给驱动信号输出端；

下拉输出单元44的第一端与第四节点D相连，第二端用于接收低电位信号VGL，第三端与驱动信号输出端Output相连；下拉输出单元44用于在第四节点D的电位为低电位时，将低电位信号VGL提供给驱动信号输出端Output。

在具体实施时，当第三节点的电位为高电位时，节点下拉单元在第一时钟信号为低电位时，将低电位信号提供给第四节点，从而拉低第四节点的电位，或者在第二预设阶段且第二时钟信号为低电位时进一步拉低第四节点的电位；下拉输出单元在第四节点的电位为低电位时，将低电位信号提供给驱动信号输出端，从而拉低驱动信号输出端的电位；当第三节点的电位为低电位时，节点上拉单元将第一高电位信号提供给第四节点，从而拉高第四节点的电位，上拉输出单元将第一高电位信号提供给驱动信号输出端，从而拉高驱动信号输出端的电位。

较佳地，在本发明实施例提供的上述移位寄存器中，如图5a和图5b所示，节点上拉单元41具体包括：第八开关晶体管M8；其中，

第八开关晶体管M8，其栅极与第三节点C相连，源极用于接收第一高电位信号VGH1，漏极与第四节点D相连。

进一步地，在具体实施时，当第三节点的电位为低电位时，第八开关晶体管导通，第一高电位信号通过导通的第八开关晶体管传输到第四节点，从而拉高第四节点的电位。

以上仅是举例说明移位寄存器中节点上拉单元的具体结构，在具体实施时，节点上拉单元的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，在本发明实施例提供的上述移位寄存器中，如图5a和图5b所示，节点下拉单元42具体包括：第九开关晶体管M9和第三电容C3；其中，

第九开关晶体管M3，其栅极用于接收第一时钟信号CK，源极用于接收低电位信号VGL，漏极与第四节点D相连；

第三电容C3的一端与第四节点D相连，第三电容C3的另一端用于接收第二时钟信号CKB。

进一步地，在具体实施时，当第一时钟信号为低电位时，第九开关晶体管导通，低电位信号通过导通的第九开关晶体管传输到第四节点，从而拉低第四节点的电位，当第二时钟信号为低电位时，由于第三电容的作用，第四节点的电位被进一步拉低。

以上仅是举例说明移位寄存器中节点下拉单元的具体结构，在具体实施时，节点下拉单元的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，在本发明实施例提供的上述移位寄存器中，如图5a和图5b所示，上拉输出单元43具体包括：第十开关晶体管M10；其中，

第十开关晶体管M10，其栅极与第三节点C相连，源极用于接收第一高电位信号VGH1，漏极与驱动信号输出端Output相连。

进一步地，在具体实施时，当第三节点的电位为低电位时，第十开关晶体管导通，第一高电位信号通过导通的第十开关晶体管传输到驱动信号输出端，从而拉高驱动信号输出端的电位。

以上仅是举例说明移位寄存器中上拉输出单元的具体结构，在具体实施时，上拉输出单元的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，在本发明实施例提供的上述移位寄存器中，如图5a和图5b所示，下拉输出单元44具体包括：第十一开关晶体管M11；其中，

第十一开关晶体管M11，其栅极与第四节点D相连，源极用于接收低电位信号VGL，漏极与驱动信号输出端Output相连。

进一步地，在具体实施时，当第四节点的电位为低电位时，第十一开关晶体管导通，低电位信号通过导通的第十一开关晶体管传输到驱动信号输出端，从而拉低驱动信号输出端的电位。

以上仅是举例说明移位寄存器中下拉输出单元的具体结构，在具体实施时，下拉输出单元的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，在本发明实施例提供的上述移位寄存器中，如图4b所示，还包括：反馈控制模块5；其中，

反馈控制模块5的第一输入端与第三节点C相连，第二输入端用于接收第二高电位信号VGH2，输出端与第二节点B相连；反馈控制模块5用于在第三节点C的电位为低电位时，将第二高电位信号VGH2提供给第二节点B。以进一步保证当第三节点C的电位为低电位时，第二节点B的电位为高电位。

较佳地，在本发明实施例提供的上述移位寄存器中，如图5b所示，反馈控制模块5具体包括：第十二开关晶体管M12；其中，

第十二开关晶体管M12，其栅极与第三节点C相连，源极用于接收第二高电位信号VGH2，漏极与第二节点B相连。

进一步地，在具体实施时，当第三节点的电位为低电位时，第十二开关晶体管导通，第二高电位信号通过导通的第十二开关晶体管传输到第二节点，从而拉高第二节点的电位。

以上仅是举例说明移位寄存器中反馈控制模块的具体结构，在具体实施时，反馈控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，在本发明实施例提供的上述移位寄存器中，如图5a和图5b所示，第一输入模块1，具体包括：第十三开关晶体管M13；其中，

第十三开关晶体管M13，其栅极用于接收第一时钟信号CK，源极用于接收输入信号Input，漏极与第一节点A相连。

进一步地，在具体实施时，当第一时钟信号为低电位时，第十三开关晶体管导通，输入信号通过导通的第十三开关晶体管传输到第一节点。

以上仅是举例说明移位寄存器中第一输入模块的具体结构，在具体实施时，第一输入模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，在本发明实施例提供的上述移位寄存器中，如图5a和图5b所示，第二输入模块2，具体包括：第十四开关晶体管M14；其中，

第十四开关晶体管M14，其栅极用于接收第一时钟信号CK，源极用于接收低电位信号VGL，漏极与第二节点B相连。

进一步地，在具体实施时，当第一时钟信号为低电位时，第十四开关晶体管导通，低电位信号通过导通的第十四开关晶体管传输到第二节点，从而拉低第二节点的电位。

以上仅是举例说明移位寄存器中第二输入模块的具体结构，在具体实施时，第二输入模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，在本发明实施例提供的上述移位寄存器中，晶体管一般均采用相同材质的晶体管，在具体实施时，上述所有晶体管均采用P型晶体管。各P型晶体管在其栅极电位为低电位时处于导通状态，在其栅极电位为高电位时，处于截止状态。

需要说明的是本发明上述实施例中提到的开关晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal OxideScmiconductor)，在此不做限定。在具体实施中，这些晶体管的源极和漏极根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。

下面结合图5a和图5b所示的移位寄存器为例对本发明实施例移位寄存器的工作过程作以描述，其工作时序图如图6所示，可以分为T1、T2和T3三个阶段。

实施例一：

以图5a所述的移位寄存器为例。

在输入阶段T1，Input＝0，CK＝0，CKB＝1。

由于CK＝0，第十三开关晶体管M13、第十四开关晶体管M14和第九开关晶体管M9导通，输入信号Input通过导通的第十三开关晶体管M13传输到第一节点A，因此第一节点A的电位为低电位；由于第一节点A为低电位，第一开关晶体管M1、第六开关晶体管M6和第七开关晶体管M7导通，第一时钟信号CK通过导通的第一开关晶体管M1传输到第二节点B，同时低电位信号VGL通过导通的第十四开关晶体管M14传输到第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，第二开关晶体管M2、第四开关晶体管M4和第五开关晶体管M5导通，第一高电位信号VG1通过导通的第四开关晶体管M4传输到级联信号输出端OUT，同时第二时钟信号CKB通过导通的第六开关晶体管M6传输到级联信号输出端OUT，因此级联信号输出端OUT的电位为高电位；第二高电位信号VGH2通过导通的第五开关晶体管M5传输到第三节点C，同时第二时钟信号CKB通过导通的第七开关晶体管M7传输到第三节点C，因此第三节点C的电位为高电位；由于第九开关晶体管M9导通，低电位信号VGL通过导通的第九开关晶体管M9传输到第四节点D，因此第四节点D的电位为低电位，第十一开关晶体管M11导通，低电位信号VGL通过导通的第十一开关晶体管M11传输到驱动信号输出端Output，因此驱动信号输出端Output的电位低电位。

在第一预设阶段T2，Input＝1，CK＝1，CKB＝0。

在初始阶段由于第一节点A的电位仍为低电位，第一开关晶体管M1、第六开关晶体管M6和第七开关晶体管M7导通，由于第二电容C2的作用，且CKB＝0，因此第一节点A的电位被进一步拉低，从而保证第一开关晶体管M1、第六开关晶体管M6和第七开关晶体管M7能够稳定的导通；第一时钟信号CK通过导通的第一开关晶体管M1传输到第二节点B，因此第二节点B的电位为高电位；第二时钟信号CKB分别通过导通的第六开关晶体管M6和第七开关晶体管M7传输到级联信号输出端OUT和第三节点C，因此级联信号输出端OUT和第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第八开关晶体管M8和第十开关晶体管M10导通，第一高电位信号分别通过导通第八开关晶体管M8和第十开关晶体管M10传输到第四节点D和驱动信号输出端Output，因此第四节点D和驱动信号输出端Output的电位为高电位。

在第二预设阶段T3：当Input＝1，CK＝0，CKB＝1时。

由于CK＝0，第十三开关晶体管M13、第十四开关晶体管M14和第九开关晶体管M9导通，输入信号Input通过导通的第一开关晶体管M1传输到第一节点A，因此第一节点A的电位为高电位；低电位信号VGL通过导通的第十四开关晶体管M14传输到第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，第二开关晶体管M2、第四开关晶体管M4和第五开关晶体管M5导通，第一高电位信号VGH1通过导通的第四开关晶体管M4传输到级联信号输出端OUT，因此级联信号输出端OUT的电位为高电位；第二高电位信号VGH2通过导通的第五开关晶体管M5传输到第三节点C，因此第三节点C的电位为高电位；由于第九开关晶体管M9导通，低电位信号VGL通过第九开关晶体管M9传输到第四节点D，因此第四节点D的电位为低电位，第十一开关晶体管M11导通，低电位信号VGL通过导通的第十一开关晶体管M11传输到驱动信号输出端Output，因此驱动信号输出端Output的电位低电位。

在第二预设阶段T3：当Input＝1，CK＝1，CKB＝0时。

第一开关晶体管M1、第十三开关晶体管M13和第十四开关晶体管M4开关晶体管均处于截止状态，即相当于第二节点处于浮接状态(floating)，因此由于第一电容C1的作用，因此在此阶段第二节点B的电位仍保持为上一阶段的低电位；由于第二节点B的电位为低电位，因此第二开关晶体管M2、第四开关晶体管M4和第五开关晶体管M5导通，同时由于CKB＝0，因此第三开关晶体管M3导通，第一高电位信号VGH1通过导通的第二开关晶体管M2和第三开关晶体管M3传输到第一节点A，因此第一节点A的电位为高电位；第一高电位信号VGH1通过导通的第四开关晶体管M4传输到级联信号输出端OUT，因此级联信号输出端OUT的电位为高电位；第二高电位信号VGH2通过导通的第五开关晶体管M5传输到第三节点C，因此第三节点C的电位为高电位；由于第三电容C3的作用，且CKB＝0，因此第四节点D的电位被进一步拉低，第十一开关晶体管M11导通，低电位信号VGL通过导通的第十一开关晶体管M11传输到驱动信号输出端Output，因此驱动信号输出端Output的电位低电位。

实施例一提供的上述移位寄存器，由13个P型晶体管和3个电容实现。在实际运用中，作为上拉输出单元的第十开关晶体管的尺寸会比较大，而采用多晶硅制造的开关晶体管，在大面积下会有器件特性不均匀的缺点，因此当移位寄存器应用于栅极驱动电路时，各级移位寄存器的第十开关晶体管的器件特性存在很大的不均匀的风险。而本发明实施例提供的上述移位寄存器中，通过采用两个高电位信号即第一高电位信号和第二高电位信号，使在输入阶段和第二预设阶段中第三节点的电位即第十开关晶体管的栅极的电位为第二高电位信号的电位，第十开关晶体管的源极的电位为第一高电位信号的电位，从而使第十开关晶体管在截止时的栅源偏压为正，一方面可以很好的使第十开关晶体管截止，另一方面可以拓宽第十开关晶体管的阈值电压范围，从而保证当第十开关晶体管的阈值电压正向漂移一定范围内仍可以很好的截止，防止存在第十开关晶体管和第十一开关晶体管同时导通的情况，从而保证移位寄存器可以正常输出。

实施例二：

以图5b所述的移位寄存器为例。

在输入阶段T1，Input＝0，CK＝0，CKB＝1。除了第十二开关晶体管T12，其它器件的具体工作过程与实施例一的输入阶段的过程相同，在此不再赘述。针对第十二开关晶体管T12，由于在该阶段中第三节点C的电位为高电位，因此第十二开关晶体管T12处于截止状态。

在第一预设阶段T2，Input＝1，CK＝1，CKB＝0。除了第十二开关晶体管T12，其它器件的具体工作过程与实施例一的输入阶段的过程相同，在此不再赘述。针对第十二开关晶体管T12，由于第三节点C的电位为低电位，因此第十二开关晶体管M12导通，第二高电位信号VGH2通过第十二开关晶体管M12传输到第二节点B，进一步保证第二节点B的电位为高电位。

在第二预设阶段T3：Input＝1，CK＝1或CK＝0，CKB＝0或CKB＝1。除了第十二开关晶体管T12，其它器件的具体工作过程与实施例一的输入阶段的过程相同，在此不再赘述。针对第十二开关晶体管T12，由于在该阶段中第三节点C的电位为高电位，因此第十二开关晶体管T12处于截止状态。

实施例二提供的上述移位寄存器，由14个P型晶体管和3个电容实现。在实际运用中，作为上拉输出单元的第十开关晶体管的尺寸会比较大，而采用多晶硅制造的开关晶体管，在大面积下会有器件特性不均匀的缺点，因此当移位寄存器应用于栅极驱动电路时，各级移位寄存器的第十开关晶体管的器件特性存在很大的不均匀的风险。而本发明实施例提供的上述移位寄存器中，通过采用两个高电位信号即第一高电位信号和第二高电位信号，使在输入阶段和第二预设阶段中第三节点的电位即第十开关晶体管的栅极的电位为第二高电位信号的电位，第十开关晶体管的源极的电位为第一高电位信号的电位，从而使第十开关晶体管在截止时的栅源偏压为正，一方面可以很好的使第十开关晶体管截止，另一方面可以拓宽第十开关晶体管的阈值电压范围，从而保证当第十开关晶体管的阈值电压正向漂移一定范围内仍可以很好的截止，防止存在第十开关晶体管和第十一开关晶体管同时导通的情况，从而保证移位寄存器可以正常输出。

并且，由于第十二开关晶体管的作用，在T2阶段，将第三节点的低电位反馈到第十二开关晶体管的栅极，从而第十二开关晶体管导通，将第二高电位信号传输到第二节点，进一步防止第四开关晶体管和第五开关晶体管导通，从而保证第三节点的低电位，电路中运用了反馈，从而使输出更稳定。

基于同一发明构思，本发明实施例还提供了一种栅极驱动电路，如图7所示，包括级联的多个本发明实例提供的上述任一种移位寄存器：SR(1)、SR(2)…SR(n)…SR(N-1)、SR(N)(共N个移位寄存器，1≤n≤N)，除最后一级移位寄存器SR(N)之外，其余每一级移位寄存器SR(n)的级联信号输出端OUT_n(1≤n≤N)分别向与其相邻的下一级移位寄存器SR(n+1)输入输入信号Input，第一级移位寄存器SR(1)的输入信号Input由帧起始信号STV端输入；

栅极驱动电路通过各级移位寄存器SR(n)的驱动信号输出端Output_n顺序地输出栅极驱动信号。

进一步地，在本发明实施例提供的上述栅极驱动电路中，如图7示，第一时钟信号端CLK分别向各奇数级移位寄存器SR(2n+1)输入第一时钟信号CK，分别向各偶数级移位寄存器SR(2n)输入第二时钟信号CKB；第二时钟信号端CLKB分别向各奇数级移位寄存器SR(2n+1)输入第二时钟信号CKB、向各偶数级移位寄存器SR(2n)输入第一时钟信号CK。

进一步地，在本发明实施例提供的上述栅极驱动电路中，如图7示，各级移位寄存器SR(n)的低电位信号VGL由同一低电位信号端VL输出；各级移位寄存器SR(n)的第一高电位信号VGH1由同一第一高电位信号端VH1输出；各级移位寄存器SR(n)的第二高电位信号VGH2由同一第二高电位信号端VH2输出。

基于同一发明构思，本发明实施例还提供了一种显示装置，包括上述的栅极驱动电路，通过该栅极驱动电路为显示装置中阵列基板上的各栅线提供扫描信号，其具体实施可参见上述栅极驱动电路的描述，相同之处不再赘述。

本发明实施例提供的一种移位寄存器、栅极驱动电路及显示装置，包括：第一输入模块、第二输入模块、驱动控制模块和输出控制模块；第一输入模块用于在第一时钟信号为低电位时将输入信号提供给第一节点；第二输入模块用于在第一时钟信号为低电位时将低电位信号提供给第二节点；驱动控制模块用于在输入信号为低电位时拉低第一节点和第二节点的电位，拉高级联信号输出端和第三节点的电位；在第一预设阶段拉低第一节点、级联信号输出端和第三节点的电位，拉高第二节点的电位；在第二预设阶段拉高第一节点、级联信号输出端和第三节点的电位，拉低第二节点的电位；第一预设阶段为输入信号由低电位变为高电位之后第二时钟信号第一次为低电位时的阶段，第二预设阶段为除了第一预设阶段之外的输入信号为高电位时的阶段；输出控制模块用于在第三节点的电位为低电位时，将第一高电位信号提供给驱动信号输出端，或在第三节点的电位为高电位时，将低电位信号提供给驱动信号输出端，从而实现移位寄存器的功能。并且该移位寄存器采用两路高电位信号即第一高电位信号和电位高于第一高电位信号的第二高电位信号进行控制，因此可以拓宽移位寄存器中开关晶体管的阈值电压范围，从而保证移位寄存器可以正常输出。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (22)

1.一种移位寄存器，其特征在于，包括：第一输入模块、第二输入模块、驱动控制模块和输出控制模块；其中，

所述第一输入模块的第一输入端用于接收输入信号，第二输入端用于接收第一时钟信号，输出端与第一节点相连；所述第一输入模块用于在所述第一时钟信号为低电位时将所述输入信号提供给所述第一节点；

所述第二输入模块的第一输入端用于接收低电位信号，第二输入端用于接收所述第一时钟信号，输出端与第二节点相连；所述第二输入模块用于在所述第一时钟信号为低电位时将所述低电位信号提供给所述第二节点；

所述驱动控制模块的第一输入端用于接收所述第一时钟信号，第二输入端用于接收第二时钟信号，第三输入端用于接收第一高电位信号，第四输入端用于接收第二高电位信号，第一信号端与第一节点相连，第二信号端与第二节点相连，第一输出端与所述移位寄存器的级联信号输出端相连，第二输出端与第三节点相连；所述驱动控制模块用于在所述输入信号为低电位时拉低所述第一节点和所述第二节点的电位，拉高所述级联信号输出端和所述第三节点的电位；在第一预设阶段拉低所述第一节点、所述级联信号输出端和所述第三节点的电位，拉高所述第二节点的电位；在第二预设阶段拉高所述第一节点、所述级联信号输出端和所述第三节点的电位，拉低所述第二节点的电位；所述第一预设阶段为所述输入信号由低电位变为高电位之后所述第二时钟信号第一次为低电位时的阶段，所述第二预设阶段为除了所述第一预设阶段之外的所述输入信号为高电位时的阶段；

所述输出控制模块的第一输入端与所述第三节点相连，第二输入端用于接收所述低电位信号，第三输入端用于接收第一高电位信号，输出端与所述移位寄存器的驱动信号输出端相连；所述输出控制模块用于在第三节点的电位为低电位时，将所述第一高电位信号提供给所述驱动信号输出端，或在所述第三节点的电位为高电位时，将所述低电位信号提供给所述驱动信号输出端。

2.如权利要求1所述的移位寄存器，其特征在于，所述第二高电位信号的电位大于所述第一高电位信号的电位，所述第一时钟信号与所述第二时钟信号相位相反，且当所述输入信号为低电位时，所述第一时钟信号为低电位。

3.如权利要求2所述的移位寄存器，其特征在于，所述驱动控制模块，具体包括：第一控制单元和第二控制单元；其中，

所述第一控制单元的第一端用于接收所述第一时钟信号、第二端用于接收所述第二时钟信号、第三端用于接收所述第一高电位信号、第四端用于接收所述第二高电位信号，第五端与所述第一节点相连、第六端与所述第二节点相连，第七端与所述第三节点相连；所述第一控制单元用于：在所述第一时钟信号为低电位且所述第一节点的电位为低电位时，拉低所述第二节点的电位；在所述第一预设阶段拉低所述第一节点的电位，拉高所述第二节点的电位；在所述第二预设阶段拉高所述第一节点的电位，拉低所述第二节点的电位；

所述第二控制单元的第一端用于接收所述第二时钟信号、第二端用于接收所述第一高电位信号、第三端用于接收所述第二高电位信号，第四端与所述第一节点相连、第五端与所述第二节点相连、第六端与所述级联信号输出端相连，第七端与所述第三节点相连；所述第二控制单元用于：在所述第一节点的电位为低电位时，将所述第二时钟信号分别提供给所述级联信号输出端和所述第三节点；在所述第二节点的电位为低电位时，将所述第一高电位信号提供给所述级联信号输出端，将所述第二高电位信号提供给所述第三节点。

4.如权利要求3所述的移位寄存器，其特征在于，所述第一控制单元，具体包括：节点控制子模块，电压保持子模块和电压下拉子模块；其中，

所述节点控制子模块的第一端用于接收所述第一时钟信号，第二端用于接收所述第二时钟信号，第三端用于接收第一高电位信号，第四端与所述第一节点相连，第五端与所述第二节点相连；所述节点控制子模块用于在所述第一预设阶段拉高所述第二节点的电位，在所述第一节点的电位为低电位且所述第一时钟信号为低电位时，拉低所述第二节点的电位，在所述第二节点的电位为低电位且所述第二时钟信号为低电位时，拉高所述第一节点的电位；

所述电压下拉子模块的一端与所述第一节点相连，另一端与所述第三节点相连，用于在所述第一预设阶段进一步拉低所述第一节点的电位；

所述电压保持子模块的一端与所述第二节点相连，另一端用于接收所述第二高电位信号，所述电压保持子模块用于在所述第二预设阶段、且所述第二输入模块和所述节点控制子模块均不向所述第二节点输出信号时，保持所述第二节点的电位为上一阶段时的电位。

5.如权利要求4所述的移位寄存器，其特征在于，所述节点控制子模块具体包括：第一开关晶体管、第二开关晶体管和第三开关晶体管；其中，

所述第一开关晶体管，其栅极与所述第一节点相连，源极用于接收所述第一时钟信号，漏极与所述第二节点相连；

所述第二开关晶体管，其栅极与所述第二节点相连，源极用于接收所述第一高电位信号，漏极与所述第三开关晶体管的源极相连；

所述第三开关晶体管，其栅极用于接收所述第二时钟信号，漏极与所述第一节点相连。

6.如权利要求4所述的移位寄存器，其特征在于，所述电压保持子模块具体包括：第一电容；其中，

所述第一电容的一端与所述第二节点相连，所述第一电容的另一端用于接收所述第二高电位信号。

7.如权利要求4所述的移位寄存器，其特征在于，所述电压下拉子模块具体包括：第二电容；其中，

所述第二电容的一端与所述第一节点相连，所述第二电容的另一端与所述第三节点相连。

8.如权利要求3所述的移位寄存器，其特征在于，所述第二控制单元，具体包括：上拉控制子模块和下拉控制子模块；其中，

所述上拉控制子模块的第一端与所述第二节点相连，第二端用于接收所述第一高电位信号，第三端用于接收所述第二高电位信号，第四端与所述级联信号输出端相连，第五端与所述第三节点相连；所述上拉控制子模块用于在所述第二节点的电位为低电位时，将所述第一高电位信号提供给所述级联信号输出端，将所述第二高电位信号提供给所述第三节点；

所述下拉控制子模块的第一端与所述第一节点相连，第二端用于接收所述第二时钟信号，第三端与所述级联信号输出端相连，第四端与所述第三节点相连；所述下拉控制子模块用于在所述第一节点的电位为低电位时，将所述第二时钟信号分别提供给所述级联信号输出端和所述第三节点。

9.如权利要求8所述的移位寄存器，其特征在于，所述上拉控制子模块具体包括：第四开关晶体管和第五开关晶体管；其中，

所述第四开关晶体管，其栅极与所述第二节点相连，源极用于接收所述第一高电位信号，漏极与所述级联信号输出端相连；

所述第五开关晶体管，其栅极与所述第二节点相连，源极用于接收所述第二高电位信号，漏极与所述第三节点相连。

10.如权利要求8所述的移位寄存器，其特征在于，所述下拉控制子模块具体包括：第六开关晶体管和第七开关晶体管；其中，

所述第六开关晶体管，其栅极与所述第一节点相连，源极用于接收所述第二时钟信号，漏极与所述级联信号输出端相连；

所述第七开关晶体管，其栅极与所述第一节点相连，源极用于接收所述第二时钟信号，漏极与所述第三节点相连。

11.如权利要求2所述的移位寄存器，其特征在于，所述输出控制模块，具体包括：节点上拉单元、节点下拉单元、上拉输出单元和下拉输出单元；其中，

所述节点上拉单元的第一端与所述第三节点相连、第二端用于接收所述第一高电位信号，第三端与第四节点相连；所述节点上拉单元用于在所述第三节点的电位为低电位时，将所述第一高电位信号提供给所述第四节点；

所述节点下拉单元的第一端与所述第四节点相连，第二端用于接收所述低电位信号，第三端用于接收所述第二时钟信号，第四端用于接收所述第一时钟信号；所述节点下拉单元用于在所述第一时钟信号为低电位时，将所述低电位信号提供给所述第四节点，在第二预设阶段且所述第二时钟信号为低电位时进一步拉低所述第四节点的电位；

所述上拉输出单元的第一端与所述第三节点相连，第二端用于接收所述第一高电位信号，第三端与所述驱动信号输出端相连；所述上拉输出单元用于在所述第三节点的电位为低电位时，将所述第一高电位信号提供给驱动信号输出端；

所述下拉输出单元的第一端与所述第四节点相连，第二端用于接收所述低电位信号，第三端与所述驱动信号输出端相连；所述下拉输出单元用于在所述第四节点的电位为低电位时，将所述低电位信号提供给所述驱动信号输出端。

12.如权利要求11所述的移位寄存器，其特征在于，所述节点上拉单元具体包括：第八开关晶体管；其中，

所述第八开关晶体管，其栅极与所述第三节点相连，源极用于接收所述第一高电位信号，漏极与所述第四节点相连。

13.如权利要求11所述的移位寄存器，其特征在于，所述节点下拉单元具体包括：第九开关晶体管和第三电容；其中，

所述第九开关晶体管，其栅极用于接收所述第一时钟信号，源极用于接收所述低电位信号，漏极与所述第四节点相连；

所述第三电容的一端与所述第四节点相连，所述第三电容的另一端用于接收所述所述第二时钟信号。

14.如权利要求11所述的移位寄存器，其特征在于，所述上拉输出单元具体包括：第十开关晶体管；其中，

所述第十开关晶体管，其栅极与所述第三节点相连，源极用于接收所述第一高电位信号，漏极与所述驱动信号输出端相连。

15.如权利要求11所述的移位寄存器，其特征在于，所述下拉输出单元具体包括：第十一开关晶体管；其中，

所述第十一开关晶体管，其栅极与所述第四节点相连，源极用于接收所述低电位信号，漏极与所述驱动信号输出端相连。

16.如权利要求1所述的移位寄存器，其特征在于，还包括：反馈控制模块；其中，

所述反馈控制模块的第一输入端与所述第三节点相连，第二输入端用于接收所述第二高电位信号，输出端与所述第二节点相连；所述反馈控制模块用于在所述第三节点的电位为低电位时，将所述第二高电位信号提供给所述第二节点。

17.如权利要求16所述的移位寄存器，其特征在于，所述反馈控制模块具体包括：第十二开关晶体管；其中，

所述第十二开关晶体管，其栅极与所述第三节点相连，源极用于接收所述第二高电位信号，漏极与所述第二节点相连。

18.如权利要求1所述的移位寄存器，其特征在于，所述第一输入模块，具体包括：第十三开关晶体管；其中，

所述第十三开关晶体管，其栅极用于接收所述第一时钟信号，源极用于接收所述输入信号，漏极与所述第一节点相连。

19.如权利要求1所述的移位寄存器，其特征在于，所述第二输入模块，具体包括：第十四开关晶体管；其中，

所述第十四开关晶体管，其栅极用于接收所述第一时钟信号，源极用于接收所述低电位信号，漏极与所述第二节点相连。

20.如权利要求5、9、10、12-15、17-19任一项所述的移位寄存器，其特征在于，所述开关晶体管均为P型晶体管。

21.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1-20任一项所述的移位寄存器；其中，

除最后一级移位寄存器之外，其余每一级移位寄存器的级联信号输出端分别向与其相邻的下一级移位寄存器输入输入信号；

第一级移位寄存器的输入信号由帧起始信号端输入；

所述栅极驱动电路通过各级所述移位寄存器的驱动信号输出端顺序地输出栅极驱动信号。

22.一种显示装置，其特征在于，包括如权利要求21所述的栅极驱动电路。