KR102121248B1 - Goa 회로 - Google Patents

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Abstract

본 발명은 GOA 회로를 제공하며, 상기 GOA 회로는 제9 박막 트랜지스터(T9), 제10 박막 트랜지스터(T10) 및 저항(R1)에 의해 제3 노드(P(n))의 전위를 제어하고, 상기 제9 박막 트랜지스터(T9)의 게이트는 제m 클럭 신호(CK(m))에 전기적으로 연결되고, 소스는 제1 정전압 전위(VGH)에 전기적으로 연결되며, 드레인은 상기 저항(R1)의 일단에 전기적으로 연결되고; 상기 제10 박막 트랜지스터(T10)의 게이트는 제m+2 클럭 신호(CK(m+2))에 전기적으로 연결되고, 소스는 제2 정전압 전위(VGL)에 전기적으로 연결되며, 드레인은 상기 저항(R1)의 타단에 전기적으로 연결되고, 제m 클럭 신호(CK(m))와 제m+2 클럭 신호(CK(m+2))를 통해 상기 제9 박막 트랜지스터(T9)와 제10 박막 트랜지스터(T10) 를 번갈아 도통되도록 제어한다. 상기 GOA 회로는 정해진 시간에 제3 노드(P(n))에 대한 충방전을 실현할 수 있으며, 제3 노드(P(n))가 장시간 고전위로 유지됨으로 인해 핵심 박막 트랜지스터의 문턱 전압 변화를 일으키는 것을 방지하고, GOA 회로의 안정성을 보장한다.

Description

GOA 회로
본 발명은 디스플레이 기술 분야에 관한 것으로, 특히 GOA 회로에 관한 것이다.
액정 디스플레이 장치（Liquid Crystal Display，LCD）는 몸체가 얇고 전력소모가 적으며 비복사 등 많은 장점에 힘입어 널리 사용되고 있다. 예를 들면, 액정 텔레비전, 이동전화, 개인 정보 단말기(PDA), 디지털 카메라, 컴퓨터 스크린 또는 노트북 스크린 등은 패널 디스플레이 분야에서 주도적 지위를 차지하고 있다.
GOA 기술(Gate Driver on Array), 즉 어레이 기판 로우 구동 기술은 액정 디스플레이 패널의 기존 어레이 제조공정을 활용하여 수평 스캔 라인의 구동회로를 디스플레이 영역 주위의 기판 상에 제조함으로써, 외부 연결 집적회로판(Integrated Circuit，IC)을 대체하여 수평 스캔라인의 구동을 완성하도록 하는 것이다. GOA 기술은 외부 연결 IC의 본딩 공정을 줄일 수 있어, 생산성을 높임과 동시에 제품 원가를 낮출 기회가 주어지며, 액정 디스플레이 패널이 좁은 베젤 또는 베젤리스 디스플레이 제품의 제조에 더 적합하도록 할 수 있다.
도 1은 종래의 GOA 회로의 회로도이며, 도 1을 참조한다. 도 1에 도시된 GOA 회로는 캐스캐이드 멀티 스테이지 GOA 유닛을 포함하고, 각각의 스테이지의 GOA 유닛은 스캔 제어 모듈(100), 출력 모듈(200), 및 노드 제어 모듈(300)을 포함한다. n과 m을 모두 자연수로 설정하면, 제n 스테이지 GOA 모듈에서, 상기 스캔 제어 모듈(100)은: 제1 박막 트랜지스터(T1)와 제3 박막 트랜지스터(T3)를 포함하고, 상기 제1 박막 트랜지스터(T1)의 게이트는 두 스테이지 위인 제n-2 스테이지 GOA 유닛의 게이트 스캔 신호(G(n-2))에 접속되고, 소스는 정방향 스캔 제어 신호(U2D)에 접속되며, 드레인은 제1 노드(H(n))에 전기적으로 연결되고; 상기 제3 박막 트랜지스터(T3)의 게이트는 두 스테이지 아래인 제n+2 스테이지 GOA 유닛의 게이트 스캔 신호(G(n+2))에 접속되고, 소스는 역방향 스캔 제어 신호(D2U)에 접속되며, 드레인은 제1 노드(H(n))에 전기적으로 연결되고; 상기 출력 모듈(200)은: 제2 박막 트랜지스터(T2)와 제1 커패시터(C1)를 포함하고, 상기 제2 박막 트랜지스터(T2)의 게이트는 제2 노드(Q(n))에 전기적으로 연결되고, 소스는 제m+1 클럭 신호(CK(m+1))에 전기적으로 연결되며, 드레인은 제n 스테이지 GOA 유닛의 게이트 스캔 신호(G(n))에 접속되고; 상기 제1 커패시터(C1)의 일단은 제2 노드(Q(n))에 전기적으로 연결되고, 타단은 제n 스테이지 GOA 유닛의 게이트 스캔 신호(G(n))에 연결되며; 상기 노드 제어 모듈(300)은: 제4 박막 트랜지스터(T4), 제5 박막 트랜지스터(T5), 제6 박막 트랜지스터(T6), 제7 박막 트랜지스터(T7), 제8 박막 트랜지스터(T8), 제9 박막 트랜지스터(T9) 및 제2 커패시터(C2)를 포함하고; 상기 제4 박막 트랜지스터(T4)의 게이트는 제3 노드(P(n))에 전기적으로 연결되고, 소스는 제n 스테이지 GOA 유닛의 게이트 스캔 신호(G(n))에 접속되며, 드레인은 정전압 저전위(VGL)에 전기적으로 연결되고; 상기 제5 박막 트랜지스터(T5)의 게이트는 정전압 고전위(VGH)에 전기적으로 연결되고, 소스는 제1 노드(H(n))에 전기적으로 연결되며, 드레인은 제2 노드(Q(n))에 전기적으로 연결되며; 상기 제6 박막 트랜지스터(T6)의 게이트는 제1 노드(H(n))에 전기적으로 연결되고, 소스는 제3 노드(P(n))에 전기적으로 연결되며, 드레인은 정전압 저전위(VGL)에 전기적으로 연결되고; 상기 제7 박막 트랜지스터(T7)의 게이트는 제3 노드(P(n))에 전기적으로 연결되고, 소스는 제2 노드(Q(n))에 전기적으로 연결되며; 드레인은 정전압 저전위(VGL)에 전기적으로 연결되고; 상기 제8 박막 트랜지스터(T8)의 게이트는 제m+3 클럭 신호(CK(m+3))에 전기적으로 연결되고, 소스는 제n 스테이지 GOA 유닛의 게이트 스캔 신호(G(n))에 접속되며, 드레인은 정전압 저전위(VGL)에 전기적으로 연결되고; 상기 제9 박막 트랜지스터(T9)의 게이트와 소스는 모두 제m+2 클럭 신호(CK(m+2))에 전기적으로 연결되고, 드레인은 제3 노드(P(n))에 전기적으로 연결되며; 상기 제2 커패시터(C2)의 일단은 제3 노드(P(n))에 전기적으로 연결되고, 타단은 정전압 저전위(VGL)에 전기적으로 연결된다.
종래의 GOA 회로의 비출력 단계에서, 제3 노드(P(n))는 장시간 고전위를 유지하고, 제4 박막 트랜지스터(T4)와 제7 박막 트랜지스터(T7)는 장시간 도통되어 제4 박막 트랜지스터(T4)와 제7 박막 트랜지스터(T7) 사이에 문턱 전압 변화(Vth Shift)가 발생하여, 결국 GOA 회로의 안정성이 저하되고 비정상적인 출력이 발생한다.
본 발명은 정해진 시간에 제3 노드를 충방전하는 것을 실현하여, 제3 노드가 장시간 고전위로 유지됨으로 인해 핵심 박막 트랜지스터의 문턱 전압 변화를 일으키는 것을 방지하고, GOA 회로의 안정성을 보장하는 GOA 회로를 제공하는 것에 목적이 있다.
상기 목적을 실현하기 위해, 본 발명에서는 캐스캐이드 멀티 스테이지 GOA 유닛을 포함하는 GOA 회로를 제공하며, 각각의 스테이지의 GOA 유닛은 모두 스캔 제어 모듈, 상기 스캔 제어 모듈에 전기적으로 연결되는 출력 모듈, 상기 출력 모듈에 전기적으로 연결되는 풀다운 모듈, 및 상기 스캔 제어 모듈, 출력 모듈 및 풀다운 모듈 모두에 전기적으로 연결되는 풀다운 제어 모듈을 포함하고;
n과 m을 모두 자연수로 설정하면, 제1 스테이지 GOA 유닛, 제2 스테이지 GOA 유닛, 마지막에서 두 번째 스테이지 GOA 유닛 및 마지막 스테이지 GOA 유닛을 제외한 제n 스테이지 GOA 모듈에서:
상기 스캔 제어 모듈은 정방향 스캔 제어 신호 또는 역방향 스캔 제어 신호를 이용하여 상기 GOA 회로가 정방향 스캔 또는 역방향 스캔을 하도록 제어하는데 사용되고;
상기 출력 모듈은 제m+1 클럭 신호에 접속되고, 제n 스테이지 GOA 유닛의 작용 기간에 제m+1 클럭 신호를 이용하여 상기 제n 스테이지 GOA 유닛의 게이트 스캔 신호를 출력하는데 사용되며;
상기 풀다운 모듈은 상기 제n 스테이지 GOA 유닛이 작용하지 않는 기간에 상기 제n 스테이지 GOA 유닛의 게이트 스캔 신호의 전위를 풀다운 하는데 사용되고;
상기 풀다운 제어 모듈은 제m 클럭 신호, 제m+2 클럭 신호, 제1 정전압 전위, 제2 정전압 전위에 접속되고, 상기 제n 스테이지 GOA 유닛의 작용 기간에 상기 풀다운 모듈을 끄고 상기 출력 모듈을 오픈 상태로 유지하며, 상기 제n 스테이지 GOA 유닛이 작용하지 않는 기간에 상기 풀다운 모듈을 오픈하고 상기 출력 모듈을 끄고, 동시에 상기 제m 클럭 신호와 상기 제m+2 클럭 신호를 이용하여 상기 제1 정전압 전위와 상기 제2 정전압 전위를 제어하여 상기 풀다운 모듈의 온오프 노드에 대해 정해진 시간에 충방전을 하는데 사용되며;
상기 제1 정전압 전위와 상기 제2 정전압 전위의 전위는 상반되고, 상기 정방향 스캔 제어 신호의 전위와 상기 역방향 스캔 제어 신호의 전위는 상반된다.
상기 스캔 제어 모듈은: 제1 박막 트랜지스터와 제3 박막 트랜지스터를 포함하고; 상기 출력 모듈은: 제2 박막 트랜지스터와 제1 커패시터를 포함하며; 상기 풀다운 모듈은: 제4 박막 트랜지스터, 제8 박막 트랜지스터 및 제2 커패시터를 포함하고; 상기 풀다운 제어 모듈은: 제6 박막 트랜지스터, 제7 박막 트랜지스터, 제9 박막 트랜지스터, 제10 박막 트랜지스터 및 저항을 포함하며; 상기 GOA 회로는 전압 안정 모듈을 더 포함하고, 상기 전압 안정 모듈은 제5 박막 트랜지스터를 포함하고;
상기 제1 박막 트랜지스터의 게이트는 두 스테이지 위인 제n-2 스테이지 GOA 유닛의 게이트 스캔 신호에 접속되고, 소스는 상기 정방향 스캔 제어 신호에 접속되며, 제1 노드에 전기적으로 연결되며;
상기 제2 박막 트랜지스터의 게이트는 제2 노드에 전기적으로 연결되고, 소스는 상기 제m+1 클럭 신호에 전기적으로 연결되며, 드레인은 상기 게이트 스캔 신호에 접속되고; 상기 제3 박막 트랜지스터의(T3)의 게이트는 두 스테이지 아래인 제n+2 스테이지 GOA 유닛의 게이트 스캔 신호에 접속되고, 소스는 상기 역방향 스캔 제어 신호에 접속되며, 드레인은 상기 제1 노드에 전기적으로 연결되고; 상기 제4 박막 트랜지스터의 게이트는 제3 노드에 전기적으로 연결되고, 소스는 상기 제n 스테이지 GOA 유닛의 게이트 스캔 신호에 접속되며, 드레인은 상기 제2 정전압 전위에 전기적으로 연결되고; 상기 제5 박막 트랜지스터의 게이트는 상기 제1 정전압 전위에 전기적으로 연결되고, 소스는 상기 제1 노드에 전기적으로 연결되며, 드레인은 상기 제2 노드에 전기적으로 연결되며; 상기 제6 박막 트랜지스터의 게이트는 상기 제1 노드에 전기적으로 연결되고, 소스는 상기 제3 노드에 전기적으로 연결되며, 드레인은 상기 제2 정전압 전위에 전기적으로 연결되고; 상기 제7 박막 트랜지스터의 게이트는 상기 제3 노드에 전기적으로 연결되고, 소스는 상기 제2 노드에 전기적으로 연결되며, 드레인은 상기 제2 정전압 전위에 전기적으로 연결되고; 상기 제8 박막 트랜지스터의 게이트는 제m+3 클럭 신호에 전기적으로 연결되고, 소스는 상기 제n 스테이지 GOA 유닛의 게이트 스캔 신호에 접속되며, 드레인은 상기 제2 정전압 전위에 전기적으로 연결되고; 상기 제9 박막 트랜지스터의 게이트는 상기 제m 클럭 신호에 전기적으로 연결되고, 소스는 상기 제1 정전압 전위에 전기적으로 연결되며, 드레인은 상기 저항의 일단에 전기적으로 연결되고; 상기 제10 박막 트랜지스터의 게이트는 상기 제m+2 클럭 신호에 전기적으로 연결되고, 소스는 상기 제2 정전압 전위에 전기적으로 연결되며, 드레인은 상기 저항의 타단에 전기적으로 연결되며; 상기 제2 커패시터의 일단은 상기 제3 노드에 전기적으로 연결되고, 타단은 상기 제2 정전압 전위에 전기적으로 연결되며; 상기 제1 커패시터의 일단은 상기 제2 노드에 전기적으로 연결되고, 타단은 게이트 스캔 신호에 전기적으로 연결되며;
상기 제3 노드는 상기 풀다운 모듈의 온오프 노드이다.
상기 제1 스테이지 GOA 유닛과 상기 제2 스테이지 GOA 유닛에서, 상기 제1 박막 트랜지스터의 게이트는 회로 스타트 신호에 전기적으로 연결되고;
상기 마지막에서 두 번째 스테이지 GOA 유닛과 상기 마지막 스테이지 GOA 유닛에서, 상기 제3 박막 트랜지스터의 게이트는 상기 회로 스타트 신호에 전기적으로 연결된다.
4개의 클럭 신호: 제1 클럭 신호, 제2 클럭 신호, 제3 클럭 신호 및 제4 클럭 신호를 포함하고; 상기 제m 클럭 신호가 상기 제2 클럭 신호일 경우, 상기 제m+3 클럭 신호는 제1 클럭 신호이고; 상기 제m 클럭 신호가 상기 제3 클럭 신호일 경우, 상기 제m+2 클럭 신호는 상기 제1 클럭 신호이고, 상기 제m+3 클럭 신호는 상기 제2 클럭 신호이며; 상기 제m 클럭 신호가 상기 제4 클럭 신호일 경우, 상기 제m+1 클럭 신호는 상기 제1 클럭 신호이고; 상기 제m+2 클럭 신호는 상기 제2 클럭 신호이며; 상기 제m+3 클럭 신호는 상기 제3 클럭 신호이다.
상기 제1 클럭 신호, 상기 제2 클럭 신호, 상기 제3 클럭 신호 및 상기 제4 클럭 신호의 펄스 주기는 동일하고, 직전 클럭 신호의 하강 에지와 직후 클럭 신호의 상승 에지는 동시에 발생한다.
상기 각각의 박막 트랜지스터는 모두 N형 박막 트랜지스터이고, 상기 제1 정전압 전위는 정전압 고전위이며, 제2 정전압 전위는 정전압 저전위이다.
상기 각각의 박막 트랜지스터는 모두 P형 박막 트랜지스터이고, 상기 제1 정전압 전위는 정전압 저전위이며, 제2 정전압 전위는 정전압 고전위이다.
상기 각각의 박막 트랜지스터는 모두 저온 다결정 실리콘 박막 트랜지스터이다.
상기 정방향 스캔 제어 신호는 고전위이고, 상기 역방향 스캔 제어 신호는 저전위이며;
역방향으로 스캔할 경우, 상기 정방향 스캔 제어 신호는 저전위이고, 상기 역방향 스캔 제어 신호는 고전위이다.
정방향으로 스캔할 경우, 상기 정방향 스캔 제어 신호는 저전위이고, 상기 역방향 스캔 제어 신호는 고전위이며,
역방향으로 스캔할 경우, 상기 정방향 스캔 제어 신호는 고전위이고, 상기 역방향 스캔 제어 신호는 저전위이다.
본 발명은 캐스캐이드 멀티 스테이지 GOA 유닛을 포함하는 GOA 회로를 더 제공하며, 각각의 스테이지의 GOA 유닛은 모두 스캔 제어 모듈, 상기 스캔 제어 모듈에 전기적으로 연결되는 출력 모듈, 상기 출력 모듈에 전기적으로 연결되는 풀다운 모듈, 및 상기 스캔 제어 모듈, 출력 모듈 및 풀다운 모듈 모두에 전기적으로 연결되는 풀다운 제어 모듈을 포함하고;
n과 m을 모두 자연수로 설정하면, 제1 스테이지 GOA 유닛, 제2 스테이지 GOA 유닛, 마지막에서 두 번째 스테이지 GOA 유닛 및 마지막 스테이지 GOA 유닛을 제외한 제n 스테이지 GOA 모듈에서:
상기 스캔 제어 모듈은 정방향 스캔 제어 신호 또는 역방향 스캔 제어 신호를 이용하여 상기 GOA 회로가 정방향 스캔 또는 역방향 스캔을 하도록 제어하는데 사용되고;
상기 출력 모듈은 제m+1 클럭 신호에 접속되고, 상기 제n 스테이지 GOA 유닛의 작용 기간에 상기 제m+1 클럭 신호를 이용하여 상기 제n 스테이지 GOA 유닛의 게이트 스캔 신호를 출력하는데 사용되며;
상기 풀다운 모듈은 상기 제n 스테이지 GOA 유닛이 작용하지 않는 기간에 상기 제n 스테이지 GOA 유닛의 게이트 스캔 신호의 전위를 풀다운 하는데 사용되고;
상기 풀다운 제어 모듈은 제m 클럭 신호, 제m+2 클럭 신호, 제1 정전압 전위, 제2 정전압 전위에 접속되고, 상기 제n 스테이지 GOA 유닛의 작용 기간에 상기 풀다운 모듈을 끄고 상기 출력 모듈을 오픈 상태로 유지하며, 상기 제n 스테이지 GOA 유닛이 작용하지 않는 기간에 상기 풀다운 모듈을 오픈하고 상기 출력 모듈을 끄고, 동시에 상기 제m 클럭 신호와 상기 제m+2 클럭 신호를 이용하여 상기 제1 정전압 전위와 상기 제2 정전압 전위를 제어하여 상기 풀다운 모듈의 온오프 노드에 대해 정해진 시간에 충방전을 하는데 사용되며;
상기 제1 정전압 전위와 상기 제2 정전압 전위의 전위는 상반되고, 상기 정방향 스캔 제어 신호의 전위와 상기 역방향 스캔 제어 신호의 전위는 상반되며;
여기서, 상기 스캔 제어 모듈은: 제1 박막 트랜지스터와 제3 박막 트랜지스터를 포함하고; 상기 출력 모듈은: 제2 박막 트랜지스터와 제1 커패시터를 포함하며; 상기 풀다운 모듈은: 제4 박막 트랜지스터, 제8 박막 트랜지스터 및 제2 커패시터를 포함하고; 상기 풀다운 제어 모듈은: 제6 박막 트랜지스터, 제7 박막 트랜지스터, 제9 박막 트랜지스터, 제10 박막 트랜지스터 및 저항을 포함하며; 상기 GOA 회로는 전압 안정 모듈을 더 포함하고, 상기 전압 안정 모듈은 제5 박막 트랜지스터를 포함하고;
상기 제1 박막 트랜지스터의 게이트는 두 스테이지 위인 제n-2 스테이지 GOA 유닛의 게이트 스캔 신호에 접속되고, 소스는 상기 정방향 스캔 제어 신호에 접속되며, 드레인은 제1 노드에 전기적으로 연결되고;
상기 제2 박막 트랜지스터의 게이트는 제2 노드에 전기적으로 연결되고, 소스는 상기 제m+1 클럭 신호에 전기적으로 연결되며, 드레인은 상기 제n 스테이지 GOA 유닛의 게이트 스캔 신호에 접속되고; 상기 제3 박막 트랜지스터의 게이트는 두 스테이지 아래인 제n+2 스테이지 GOA 유닛의 게이트 스캔 신호에 접속되고, 소스는 상기 역방향 스캔 제어 신호에 접속되며, 드레인은 상기 제1 노드에 전기적으로 연결되고; 상기 제4 박막 트랜지스터의 게이트는 제3 노드에 전기적으로 연결되고, 소스는 상기 제n 스테이지 GOA 유닛의 게이트 스캔 신호에 접속되며, 드레인은 상기 제2 정전압 전위에 전기적으로 연결되고; 상기 제5 박막 트랜지스터의 게이트는 상기 제1 정전압 전위에 전기적으로 연결되고, 소스는 상기 제1 노드에 전기적으로 연결되며, 드레인은 상기 제2 노드에 전기적으로 연결되며; 상기 제6 박막 트랜지스터의 게이트는 상기 제1 노드에 전기적으로 연결되고, 소스는 상기 제3 노드에 전기적으로 연결되며, 드레인은 상기 제2 정전압 전위에 전기적으로 연결되고; 상기 제7 박막 트랜지스터의 게이트는 상기 제3 노드에 전기적으로 연결되고, 소스는 상기 제2 노드에 전기적으로 연결되며, 드레인은 상기 제2 정전압 전위에 전기적으로 연결되고; 상기 제8 박막 트랜지스터의 게이트는 제m+3 클럭 신호에 전기적으로 연결되고, 소스는 상기 제n 스테이지 GOA 유닛의 게이트 스캔 신호에 접속되며, 드레인은 상기 제2 정전압 전위에 전기적으로 연결되고; 상기 제9 박막 트랜지스터의 게이트는 상기 제m 클럭 신호에 전기적으로 연결되고, 소스는 상기 제1 정전압 전위에 전기적으로 연결되며, 드레인은 상기 저항의 일단에 전기적으로 연결되고; 상기 제10 박막 트랜지스터의 게이트는 상기 제m+2 클럭 신호에 전기적으로 연결되고, 소스는 상기 제2 정전압 전위에 전기적으로 연결되며, 드레인은 상기 저항의 타단에 전기적으로 연결되며; 상기 제1 커패시터의 일단은 상기 제2 노드에 전기적으로 연결되고, 타단은 상기 제n 스테이지 GOA 유닛의 게이트 스캔 신호에 접속되며; 상기 제2 커패시터의 일단은 상기 제3 노드에 전기적으로 연결되고, 타단은 상기 제2 정전압 전위에 전기적으로 연결되며;
상기 제3 노드는 상기 풀다운 모듈의 온오프 노드이고;
여기서, 상기 제1 스테이지 GOA 유닛과 상기 제2 스테이지 GOA 유닛에서, 상기 제1 박막 트랜지스터의 게이트는 회로 스타트 신호에 전기적으로 연결되고;
상기 마지막에서 두 번째 스테이지 GOA 유닛과 상기 마지막 스테이지 GOA 유닛에서, 상기 제3 박막 트랜지스터의 게이트는 상기 회로 스타트 신호에 전기적으로 연결되며;
여기서, 상기 각각의 박막 트랜지스터는 모두 저온 다결정 실리콘 박막 트랜지스터이다.
본 발명은 GOA 회로를 제공하며, 상기 GOA 회로는 제9 박막 트랜지스터, 제10 박막 트랜지스터 및 저항에 의해 제3 노드의 전위를 제어하고, 여기서 상기 제9 박막 트랜지스터의 게이트는 제m 클럭 신호에 전기적으로 연결되고, 소스는 제1 정전압 전위에 전기적으로 연결되며, 드레인은 상기 저항의 일단에 전기적으로 연결되고; 상기 제10 박막 트랜지스터의 게이트는 제m+2 클럭 신호에 전기적으로 연결되고, 소스는 제2 정전압 전위에 전기적으로 연결되며, 드레인은 상기 저항의 타단에 전기적으로 연결되고, 제m 클럭 신호와 제m+2 클럭 신호를 통해 상기 제9 박막 트랜지스터와 제10 박막 트랜지스터가 번갈아 도통되도록 제어하여, 정해진 시간에 제3 노드에 대한 충방전을 실현할 수 있으며, 제3 노드가 장시간 고전위로 유지됨으로 인해 핵심 박막 트랜지스터의 문턱 전압 변화를 일으키는 것을 방지하고, GOA 회로의 안정성을 보장한다.
본 발명의 특징과 기술 내용을 진일보 이해할 수 있게 하기 위해, 이하 본 발명과 관련된 자세한 설명과 도면을 참조한다. 그러나 도면은 단순히 참조와 설명을 위한 것이며, 본 발명을 제한하는데 사용되는 것은 아니다.
도면에서,
도 1은 종래의 GOA 회로의 회로도이다;
도 2는 본 발명의 GOA 회로의 회로도이다;
도 3은 본 발명의 GOA 회로의 제1 스테이지 GOA 유닛의 회로도이다;
도 4는 본 발명의 GOA 회로의 제2 스테이지 GOA 유닛의 회로도이다;
도 5는 본 발명의 GOA 회로의 마지막 스테이지 GOA 유닛의 회로도이다;
도 6은 본 발명의 GOA 회로의 마지막 두 번째 스테이지 GOA 유닛의 회로도이다;
도 7은 본 발명의 GOA 회로의 정방향 스캔 타이밍도이다;
도 8은 본 발명의 GOA 회로의 역방향 스캔 타이밍도이다.
본 발명의 기술수단 및 그 효과를 진일보 서술하기 위해, 이하 본 발명의 바람직한 실시예 및 그 도면과 결합하여 상세하게 설명한다.
도 2를 참조한다. 본 발명에서는 캐스캐이드 멀티 스테이지 GOA 유닛을 포함하는 GOA 회로를 제공하며, 각각의 스테이지의 GOA 유닛은 모두 스캔 제어 모듈(100), 상기 스캔 제어 모듈(100)에 전기적으로 연결되는 출력 모듈(200), 상기 출력 모듈(200)에 전기적으로 연결되는 풀다운 모듈(300), 상기 스캔 제어 모듈(100), 출력 모듈(200) 및 풀다운 모듈(300) 모두에 전기적으로 연결되는 풀다운 제어 모듈(400)을 포함하고;
n과 m을 모두 자연수로 설정하면, 제1 스테이지, 제2 스테이지, 마지막 두 번째 스테이지 및 마지막 스테이지 GOA 유닛을 제외한 제n 스테이지 GOA 모듈에서:
상기 스캔 제어 모듈(100)은 정방향 스캔 제어 신호(U2D) 또는 역방향 스캔 제어 신호(D2U)를 이용하여 상기 GOA 회로가 정방향 스캔 또는 역방향 스캔을 하도록 제어하는데 사용되고;
상기 출력 모듈(200)은 제m+1 클럭 신호(CK(m+1))에 접속되고, 제n 스테이지 GOA 유닛의 작용 기간에 제m+1 클럭 신호(CK(m+1))를 이용하여 제n 스테이지 GOA 유닛의 게이트 스캔 신호(G(n))를 출력하는데 사용되며;
상기 풀다운 모듈(300)은 제n 스테이지 GOA 유닛이 작용하지 않는 기간에 상기 제n 스테이지 GOA 유닛의 게이트 스캔 신호(G(n))의 전위를 풀다운 하는데 사용되고;
상기 풀다운 제어 모듈(400)은 제m 클럭 신호(CK(m)), 제m+2 클럭 신호(CK(m+2)), 제1 정전압 전위, 제2 정전압 전위에 접속되고, 제n 스테이지 GOA 유닛의 작용 기간에 풀다운 모듈(300)을 끄고 출력 모듈(200)을 오픈 상태로 유지하며, 제n 스테이지 GOA 유닛이 작용하지 않는 기간에 풀다운 모듈(300)을 오픈하고 출력 모듈(200)을 끄고, 동시에 제m 클럭 신호(CK(m))와 제m+2 클럭 신호(CK(m+2))를 이용하여 제1 정전압 전위와 제2 정전압 전위를 제어하여 풀다운 모듈(300)의 온오프 노드에 대해 정해진 시간에 충방전을 하는데 사용되며;
상기 제1 정전압 전위와 제2 정전압 전위의 전위는 상반되고, 상기 정방향 스캔 제어 신호(U2D)와 역방향 스캔 제어 신호(D2U)의 전위는 상반된다.
구체적으로, 상기 출력 모듈(200)은: 제2 박막 트랜지스터(T2)와 제1 커패시터(C1)를 포함하며; 상기 풀다운 모듈(300)은: 제4 박막 트랜지스터(T4), 제8 박막 트랜지스터(T8) 및 제2 커패시터(C2)를 포함하고; 상기 풀다운 제어 모듈(400)은: 제6 박막 트랜지스터(T6), 제7 박막 트랜지스터(T7), 제9 박막 트랜지스터(T9), 제10 박막 트랜지스터(T10) 및 저항(R1)을 포함한다.
또한, 상기 GOA 회로는 전압 안정 모듈(500)을 더 포함하고, 상기 전압 안정 모듈(500)은 제5 박막 트랜지스터(T5)를 포함한다.
나아가, 상기 제1 박막 트랜지스터(T1)의 게이트는 두 스테이지 위인 제n-2 스테이지 GOA 유닛의 게이트 스캔 신호(G(n-2))에 접속되고, 소스는 정방향 스캔 제어 신호(U2D)에 접속되며, 드레인은 제1 노드(H(n))에 전기적으로 연결되고; 상기 제2 박막 트랜지스터(T2)의 게이트는 제2 노드(Q(n))에 전기적으로 연결되고, 소스는 제m+1 클럭 신호(CK(m+1))에 전기적으로 연결되며, 드레인은 게이트 스캔 신호(G(n))에 전기적으로 연결되고; 상기 제3 박막 트랜지스터(T3)의 게이트는 두 스테이지 아래인 제n+2 스테이지 GOA 유닛의 게이트 스캔 신호(G(n+2))에 접속되고, 소스는 역방향 스캔 제어 신호(D2U)에 접속되며, 드레인은 제1 노드(H(n))에 전기적으로 연결되고; 상기 제4 박막 트랜지스터(T4)의 게이트는 제3 노드(P(n))에 전기적으로 연결되고, 소스는 제n 스테이지 GOA 유닛의 게이트 스캔 신호(G(n))에 접속되며, 드레인은 제2 정전압 전위에 전기적으로 연결되고; 상기 제5 박막 트랜지스터(T5)의 게이트는 제1 정전압 전위에 전기적으로 연결되고, 소스는 제1 노드(H(n))에 전기적으로 연결되며, 드레인은 제2 노드(Q(n))에 전기적으로 연결되며; 상기 제6 박막 트랜지스터(T6)의 게이트는 제1 노드(H(n))에 전기적으로 연결되고, 소스는 제3 노드(P(n))에 전기적으로 연결되며, 드레인은 제2 정전압 전위에 전기적으로 연결되고; 상기 제7 박막 트랜지스터(T7)의 게이트는 제3 노드(P(n))에 전기적으로 연결되고, 소스는 제2 노드(Q(n))에 전기적으로 연결되며, 드레인은 제2 정전압 전위에 전기적으로 연결되고; 상기 제8 박막 트랜지스터(T8)의 게이트는 제m+3 클럭 신호(CK(m+3))에 전기적으로 연결되고, 소스는 제n 스테이지 GOA 유닛의 게이트 스캔 신호(G(n))에 접속되며, 드레인은 제2 정전압 전위에 전기적으로 연결되고; 상기 제9 박막 트랜지스터(T9)의 게이트는 제m 클럭 신호(CK(m))에 전기적으로 연결되고, 소스는 제1 정전압 전위에 전기적으로 연결되며, 드레인은 저항(R1)의 일단에 전기적으로 연결되고; 상기 제10 박막 트랜지스터(T10)의 게이트는 제m+2 클럭 신호(CK(m+2))에 전기적으로 연결되고, 소스는 제2 정전압 전위에 전기적으로 연결되며, 드레인은 저항(R1)의 타단에 전기적으로 연결되며; 상기 제1 커패시터(C1)의 일단은 제2 노드(Q(n))에 전기적으로 연결되고, 타단은 제n 스테이지 GOA 유닛의 게이트 스캔 신호(G(n))에 접속되며; 상기 제2 커패시터(C2)의 일단은 제3 노드(P(n))에 전기적으로 연결되고, 타단은 제2 정전압 전위에 전기적으로 연결되며;
여기서, 상기 제3 노드(P(n))는 상기 풀다운 모듈(300)의 온오프 노드이다.
구체적으로, 도 3과 도 4를 참조한다. 제1 스테이지 GOA 유닛과 제2 스테이지 GOA 유닛에서, 상기 제1 박막 트랜지스터(T1)의 게이트는 회로 스타트 신호(STV)에 전기적으로 연결된다. 도 5 및 도 6을 참조하면, 마지막 스테이지와 마지막 두 번째 스테이지 GOA 유닛에서, 상기 제3 박막 트랜지스터(T3)의 게이트는 회로 스타트 신호(STV)에 전기적으로 연결된다.
설명해야 할 것은, 상기 GOA 회로는 4 개의 클럭 신호: 제1 클럭 신호(CK(1)), 제2 클럭 신호(CK(2)), 제3 클럭 신호(CK(3)) 및 제4 클럭 신호(CK(4))을 포함하고; 상기 제m 클럭 신호(CK(m))가 제2 클럭 신호(CK(2))일 경우, 제m+3 클럭 신호(CK(m+3))는 제1 클럭 신호(CK(1))이고; 상기 제m 클럭 신호 (CK(m))가 제3 클럭 신호(CK(3))일 경우, 제m+2 클럭 신호(CK(m+2))는 제1 클럭 신호(CK(1))이고, 제m+3 클럭 신호(CK(m+3))는 제2 클럭 신호(CK(2))이며; 상기 제m 클럭 신호(CK(m))가 제4 클럭 신호(CK(4))일 경우, 상기 제m+1 클럭 신호(CK(m+1))는 제1 클럭 신호(CK(1))이고; 상기 제m+2 클럭 신호(CK(m+2))는 제2 클럭 신호(CK(2))이며; 제m+3 클럭 신호(CK(m+3))는 제3 클럭 신호(CK(3))이다.
나아가, 제1 클럭 신호(CK(1)), 제2 클럭 신호(CK(2)), 제3 클럭 신호(CK(3)) 및 제4 클럭 신호(CK(4))의 펄스 주기는 동일하고, 직전 클럭 신호의 하강 에지와 직후 클럭 신호의 상승 에지는 동시에 발생한다. 즉 상기 제1 클럭 신호(CK(1))의 첫 번째 펄스 신호가 우선 발생하고, 상기 제1 클럭 신호(CK(1))의 첫 번째 펄스 신호가 종료됨과 동시에 상기 제2 클럭 신호(CK(2))의 첫 번째 펄스 신호가 발생하며, 상기 제2 클럭 신호(CK(2))의 첫 번째 펄스 신호가 종료됨과 동시에 상기 제3 클럭 신호(CK(3))의 첫 번째 펄스 신호가 발생하고, 상기 제3 클럭 신호(CK(3))의 첫 번째 펄스 신호가 종료됨과 동시에 상기 제4 클럭 신호(CK(4))의 첫 번째 펄스 신호가 발생하며, 상기 제4 클럭 신호(CK(4))의 첫 번째 펄스 신호가 종료됨과 동시에 제1 클럭 신호(CK(1))의 두 번째 펄스 신호가 발생한다.
선택적으로, 상기 각각의 박막 트랜지스터는 모두 N형 박막 트랜지스터이고, 상기 제1 정전압 전위는 정전압 고전위(VGH)이며, 제2 정전압 전위는 정전압 저전위(VGL)이다. 정방향 스캔 시, 상기 정방향 스캔 제어 신호(U2D)는 고전위이고, 역방향 스캔 제어 신호(D2U)는 저전위이며; 역방향 스캔 시, 상기 정방향 스캔 제어 신호(U2D)는 저전위이고, 역방향 스캔 제어 신호(D2U)는 고전위이다.
선택적으로, 상기 각각의 박막 트랜지스터는 모두 P형 박막 트랜지스터이고, 상기 제1 정전압 전위는 정전압 저전위(VGL)이며, 제2 정전압 전위는 정전압 고전위(VGH)이다. 정방향 스캔 시, 상기 정방향 스캔 제어 신호(U2D)는 저전위이고, 역방향 스캔 제어 신호(D2U)는 고전위이며; 역방향 스캔 시, 상기 정방향 스캔 제어 신호(U2D)는 고전위이고, 역방향 스캔 제어 신호(D2U)는 저전위이다.
바람직하게, 상기 각각의 박막 트랜지스터는 모두 저온 다결정 실리콘 박막 트랜지스터이다.
구체적으로, 도 7을 참조한다. 본 발명의 GOA 회로(N형 박막 트랜지스터)의 정방향 스캔 시 작업 과정은 다음과 같다: 우선, 제n-2 스테이지 GOA 유닛의 게이트 스캔 신호(G(n-2)) 및 정방향 스캔 제어 신호(U2D)는 모두 고전위를 제공하고, 제1 박막 트랜지스터(T1)를 도통시키며, 제1 노드(H(n))를 고전위로 충전하고, 제6 박막 트랜지스터(T6)을 도통시키며, 제3 노드(P(n))를 저전위로 풀다운 함과 동시에, 제5 박막 트랜지스터(T5)는 정전압 고전위(VGH)의 제어를 받아 지속적으로 도통되고, 제2 노드(Q(n))를 고전위로 충전하며; 이어서, 제n-2 스테이지 GOA 유닛의 게이트 스캔 신호(G(n-2))는 저전위를 제공하고, 제1 박막 트랜지스터(T1)를 끄며, 제2 노드(Q(n))는 제1 커패시터(C1)의 전압 유지 작용에 의해 고전위를 유지하고, 제2 박막 트랜지스터(T2)를 오픈하고, 제m+1 클락 신호(CK(m+1))는 고전위를 제공하며, 게이트 스캔 신호(G(n))는 고전위를 출력하고; 다음으로, 제m+1 클락 신호(CK(m+1))는 저전위를 제공하고, 제2 노드(Q(n))는 제1 커패시터(C1)의 전압 유지 작용에 의해 여전히 고전위를 유지하며, 게이트 스캔 신호(G(n))는 저전위를 출력하고; 이어서, 제n+2 스테이지 GOA 유닛의 게이트 스캔 신호(G(n+2))는 고전위를 제공하고, 역방향 스캔 제어 신호(D2U)는 저전위를 제공하며, 제3 박막 트랜지스터(T3)를 오픈하며, 제1 노드(H(n))와 제2 노드(Q(n))는 저전위로 풀다운 되며, 제2 박막 트랜지스터(T2)가 오프되고, 제6 박막 트랜지스터(T6)가 오프되며; 이어서, 제m 클락 신호(CK(m))와 제m+2 클락 신호(CK(m+2))는 교차적으로 고전위를 제공하며, 정해진 시간에 제3 노드(P(n))에 대한 충방전을 진행하고, 게이트 스캔 신호(G(n))와 제2 노드(Q(n))의 저전위를 유지하며, 여기서, 제m 클락 신호(CK(m))가 고전위일 경우, 제9 박막 트랜지스터(T9)는 도통되고, 이때 제m+2 클락 신호(CK(m+2))는 저전위이고, 제10 박막 트랜지스터(T10)는 오프되며, 저항(R1)이 분압으로 인해, 제3 노드(P(n))는 정전압 고전위(VGH)로 충전되고, 제4 박막 트랜지스터(T4)와 제7 박막 트랜지스터(T7)는 모두 도통되고, 게이트 스캔 신호(G(n))와 제2 노드(Q(n))는 정전압 저전위(VGL)로 유지되며; 제m+2 클락 신호(CK(m+2))가 고전위일 경우, 제10 박막 트랜지스터(T10)는 도통되고, 이때 제m 클락 신호(CK(m))는 저전위이며, 제9 박막 트랜지스터(T9)는 오프되고, 저항(R1)이 분압으로 인해, 제3 노드(P(n))는 정전압 저전위(VGL)로 풀다운 되고, 이로써 제3 노드(P(n))에 대해 방전을 진행하여, 제3 노드(P(n))가 장시간 고전위로 유지됨으로 인해 핵심 박막 트랜지스터의 문턱 전압 변화를 일으키는 것을 방지한다.
대응되게, 도 8은 본 발명의 GOA 회로의 역방향 스캔 시의 타이밍도이며, 도 8을 참조한다. 역방향 스캔 시, 스캔 방향이 정방향 스캔 방향과 상반되고, 정방향 스캔 제어 신호(U2D)는 저전위이며, 역방향 스캔 젱 신호(D2U)는 고전위이고, 나머지 작업 과정은 모두 정방향 스캔과 동일하며, 여기서 구체적으로 설명하지 않는다.
상술한 바를 종합하면, 본 발명은 GOA 회로를 제공하고, 상기 GOA 회로는 제9 박막 트랜지스터, 제10 박막 트랜지스터 및 저항을 통해 제3 노드의 전위를 제어하며, 여기서 상기 제9 박막 트랜지스터의 게이트는 제m 클럭 신호에 전기적으로 연결되고, 소스는 제1 정전압 전위에 전기적으로 연결되며, 드레인은 상기 저항의 일단에 전기적으로 연결되고; 상기 제10 박막 트랜지스터의 게이트는 제m+2 클럭 신호에 전기적으로 연결되고, 소스는 제2 정전압 전위에 전기적으로 연결되며, 드레인은 상기 저항의 타단에 전기적으로 연결되며, 제m 클럭 신호와 제m+2 클럭 신호에 의해 상기 제9 박막 트랜지스터와 제10 박막 트랜지스터가 번갈아 도통되도록 제어하며, 정해진 시간에 제3 노드에 대한 충방전을 실현할 수 있으며, 제3 노드가 장시간 고전위로 유지됨으로 인해 핵심 박막 트랜지스터의 문턱 전압 변화를 일으키는 것을 방지하고, GOA 회로의 안정성을 보장한다.
상술한 바를 종합하면, 본 기술분야의 통상의 기술자는, 본 발명의 기술방안과 기술구상에 근거하여, 여러 가지 변경 및 변형을 할 수 있으며, 모든 변경 및 변형은 본 발명 청구범위의 보호범위에 속해야 한다.

Claims (17)

  1. 캐스캐이드 멀티 스테이지 GOA 유닛을 포함하는 GOA 회로에 있어서, 각각의 스테이지의 GOA 유닛은 모두 스캔 제어 모듈, 상기 스캔 제어 모듈에 전기적으로 연결되는 출력 모듈, 상기 출력 모듈에 전기적으로 연결되는 풀다운 모듈, 및 상기 스캔 제어 모듈, 출력 모듈 및 풀다운 모듈 모두에 전기적으로 연결되는 풀다운 제어 모듈을 포함하되;
    n과 m을 모두 자연수로 설정하면, 제1 스테이지 GOA 유닛, 제2 스테이지 GOA 유닛, 마지막에서 두 번째 스테이지 GOA 유닛 및 마지막 스테이지 GOA 유닛을 제외한 제n 스테이지 GOA 모듈에서:
    상기 스캔 제어 모듈은 정방향 스캔 제어 신호 또는 역방향 스캔 제어 신호를 이용하여 상기 GOA 회로가 정방향 스캔 또는 역방향 스캔을 하도록 제어하는데 사용되고;
    상기 출력 모듈은 제m+1 클럭 신호에 접속되고, 제n 스테이지 GOA 유닛의 작용 기간에 제m+1 클럭 신호를 이용하여 상기 제n 스테이지 GOA 유닛의 게이트 스캔 신호를 출력하는데 사용되며;
    상기 풀다운 모듈은 상기 제n 스테이지 GOA 유닛이 작용하지 않는 기간에 상기 제n 스테이지 GOA 유닛의 게이트 스캔 신호의 전위를 풀다운 하는데 사용되고;
    상기 풀다운 제어 모듈은 제m 클럭 신호, 제m+2 클럭 신호, 제1 정전압 전위, 제2 정전압 전위에 접속되고, 상기 제n 스테이지 GOA 유닛의 작용 기간에 상기 풀다운 모듈을 끄고 상기 출력 모듈을 오픈 상태로 유지하며, 상기 제n 스테이지 GOA 유닛이 작용하지 않는 기간에 상기 풀다운 모듈을 오픈하고 상기 출력 모듈을 끄고, 동시에 상기 제m 클럭 신호와 상기 제m+2 클럭 신호를 이용하여 상기 제1 정전압 전위와 상기 제2 정전압 전위를 제어하여 상기 풀다운 모듈의 온오프 노드에 대해 정해진 시간에 충방전을 하는데 사용되며;
    상기 제1 정전압 전위와 상기 제2 정전압 전위의 전위는 상반되고, 상기 정방향 스캔 제어 신호의 전위와 상기 역방향 스캔 제어 신호의 전위는 상반되는 GOA 회로.
  2. 제1항에 있어서,
    상기 스캔 제어 모듈은: 제1 박막 트랜지스터와 제3 박막 트랜지스터를 포함하고; 상기 출력 모듈은: 제2 박막 트랜지스터와 제1 커패시터를 포함하며; 상기 풀다운 모듈은: 제4 박막 트랜지스터, 제8 박막 트랜지스터 및 제2 커패시터를 포함하고; 상기 풀다운 제어 모듈은: 제6 박막 트랜지스터, 제7 박막 트랜지스터, 제9 박막 트랜지스터, 제10 박막 트랜지스터 및 저항을 포함하며; 상기 GOA 회로는 전압 안정 모듈을 더 포함하고, 상기 전압 안정 모듈은 제5 박막 트랜지스터를 포함하며;
    상기 제1 박막 트랜지스터의 게이트는 두 스테이지 위인 제n-2 스테이지 GOA 유닛의 게이트 스캔 신호에 접속되고, 소스는 상기 정방향 스캔 제어 신호에 접속되며, 드레인은 제1 노드에 전기적으로 연결되고;
    상기 제2 박막 트랜지스터의 게이트는 제2 노드에 전기적으로 연결되고, 소스는 상기 제m+1 클럭 신호에 전기적으로 연결되며, 드레인은 상기 제n 스테이지 GOA 유닛의 게이트 스캔 신호에 접속되고; 상기 제3 박막 트랜지스터의 게이트는 두 스테이지 아래인 제n+2 스테이지 GOA 유닛의 게이트 스캔 신호에 접속되고, 소스는 상기 역방향 스캔 제어 신호에 접속되며, 드레인은 상기 제1 노드에 전기적으로 연결되고; 상기 제4 박막 트랜지스터의 게이트는 제3 노드에 전기적으로 연결되고, 소스는 상기 제n 스테이지 GOA 유닛의 게이트 스캔 신호에 접속되며, 드레인은 상기 제2 정전압 전위에 전기적으로 연결되고; 상기 제5 박막 트랜지스터의 게이트는 상기 제1 정전압 전위에 전기적으로 연결되고, 소스는 상기 제1 노드에 전기적으로 연결되며, 드레인은 상기 제2 노드에 전기적으로 연결되며; 상기 제6 박막 트랜지스터의 게이트는 상기 제1 노드에 전기적으로 연결되고, 소스는 상기 제3 노드에 전기적으로 연결되며, 드레인은 상기 제2 정전압 전위에 전기적으로 연결되고; 상기 제7 박막 트랜지스터의 게이트는 상기 제3 노드에 전기적으로 연결되고, 소스는 상기 제2 노드에 전기적으로 연결되며, 드레인은 상기 제2 정전압 전위에 전기적으로 연결되고; 상기 제8 박막 트랜지스터의 게이트는 제m+3 클럭 신호에 전기적으로 연결되고, 소스는 상기 제n 스테이지 GOA 유닛의 게이트 스캔 신호에 접속되며, 드레인은 상기 제2 정전압 전위에 전기적으로 연결되고; 상기 제9 박막 트랜지스터의 게이트는 상기 제m 클럭 신호에 전기적으로 연결되고, 소스는 상기 제1 정전압 전위에 전기적으로 연결되며, 드레인은 상기 저항의 일단에 전기적으로 연결되고; 상기 제10 박막 트랜지스터의 게이트는 상기 제m+2 클럭 신호에 전기적으로 연결되고, 소스는 상기 제2 정전압 전위에 전기적으로 연결되며, 드레인은 상기 저항의 타단에 전기적으로 연결되며; 상기 제1 커패시터의 일단은 상기 제2 노드에 전기적으로 연결되고, 타단은 상기 제n 스테이지 GOA 유닛의 게이트 스캔 신호에 접속되며, 상기 제2 커패시터의 일단은 상기 제3 노드에 전기적으로 연결되고, 타단은 상기 제2 정전압 전위에 전기적으로 연결되며;
    상기 제3 노드는 상기 풀다운 모듈의 온오프 노드인 GOA 회로.
  3. 제2항에 있어서,
    상기 제1 스테이지 GOA 유닛과 상기 제2 스테이지 GOA 유닛에서, 상기 제1 박막 트랜지스터의 게이트는 회로 스타트 신호에 전기적으로 연결되고;
    상기 마지막에서 두 번째 스테이지 GOA 유닛과 상기 마지막 스테이지 GOA 유닛에서, 상기 제3 박막 트랜지스터의 게이트는 상기 회로 스타트 신호에 전기적으로 연결되는 GOA 회로.
  4. 제1항에 있어서,
    4개의 클럭 신호: 제1 클럭 신호, 제2 클럭 신호, 제3 클럭 신호 및 제4 클럭 신호를 포함하고; 상기 제m 클럭 신호가 상기 제2 클럭 신호일 경우, 제m+3 클럭 신호는 상기 제1 클럭 신호이고; 상기 제m 클럭 신호가 상기 제3 클럭 신호일 경우, 상기 제m+2 클럭 신호는 상기 제1 클럭 신호이고, 상기 제m+3 클럭 신호는 상기 제2 클럭 신호이며; 상기 제m 클럭 신호가 상기 제4 클럭 신호일 경우, 상기 제m+1 클럭 신호는 상기 제1 클럭 신호이고; 상기 제m+2 클럭 신호는 상기 제2 클럭 신호이며; 상기 제m+3 클럭 신호는 상기 제3 클럭 신호인 GOA 회로.
  5. 제4항에 있어서,
    상기 제1 클럭 신호, 상기 제2 클럭 신호, 상기 제3 클럭 신호 및 상기 제4 클럭 신호의 펄스 주기는 동일하고, 직전 클럭 신호의 하강 에지와 직후 클럭 신호의 상승 에지는 동시에 발생되는 GOA 회로.
  6. 제2항에 있어서,
    상기 각각의 박막 트랜지스터는 모두 N형 박막 트랜지스터이고, 상기 제1 정전압 전위는 정전압 고전위이며, 상기 제2 정전압 전위는 정전압 저전위인 GOA 회로.
  7. 제2항에 있어서,
    상기 각각의 박막 트랜지스터는 모두 P형 박막 트랜지스터이고, 상기 제1 정전압 전위는 정전압 저전위이며, 상기 제2 정전압 전위는 정전압 고전위인 GOA 회로.
  8. 제2항에 있어서,
    상기 각각의 박막 트랜지스터는 모두 저온 다결정 실리콘 박막 트랜지스터인 GOA 회로.
  9. 제6항에 있어서,
    정방향으로 스캔할 경우, 상기 정방향 스캔 제어 신호는 고전위이고, 상기 역방향 스캔 제어 신호는 저전위이며;
    역방향으로 스캔할 경우, 상기 정방향 스캔 제어 신호는 저전위이고, 상기 역방향 스캔 제어 신호는 고전위인 GOA 회로.
  10. 제7항에 있어서,
    정방향으로 스캔할 경우, 상기 정방향 스캔 제어 신호는 저전위이고, 상기 역방향 스캔 제어 신호는 고전위이며;
    역방향으로 스캔할 경우, 상기 정방향 스캔 제어 신호는 고전위이고, 상기 역방향 스캔 제어 신호는 저전위인 GOA 회로.
  11. 캐스캐이드 멀티 스테이지 GOA 유닛을 포함하는 GOA 회로에 있어서, 각각의 스테이지의 GOA 유닛은 모두 스캔 제어 모듈, 상기 스캔 제어 모듈에 전기적으로 연결되는 출력 모듈, 상기 출력 모듈에 전기적으로 연결되는 풀다운 모듈, 및 상기 스캔 제어 모듈, 출력 모듈 및 풀다운 모듈 모두에 전기적으로 연결되는 풀다운 제어 모듈을 포함하고;
    n과 m을 모두 자연수로 설정하면, 제1 스테이지 GOA 유닛, 제2 스테이지 GOA 유닛, 마지막에서 두 번째 스테이지 GOA 유닛 및 마지막 스테이지 GOA 유닛을 제외한 제n 스테이지 GOA 모듈에서:
    상기 스캔 제어 모듈은 정방향 스캔 제어 신호 또는 역방향 스캔 제어 신호를 이용하여 상기 GOA 회로가 정방향 스캔 또는 역방향 스캔을 하도록 제어하는데 사용되고;
    상기 출력 모듈은 제m+1 클럭 신호에 접속되고, 상기 제n 스테이지 GOA 유닛의 작용 기간에 상기 제m+1 클럭 신호를 이용하여 상기 제n 스테이지 GOA 유닛의 게이트 스캔 신호를 출력하는데 사용되며;
    상기 풀다운 모듈은 상기 제n 스테이지 GOA 유닛이 작용하지 않는 기간에 상기 제n 스테이지 GOA 유닛의 게이트 스캔 신호의 전위를 풀다운 하는데 사용되고;
    상기 풀다운 제어 모듈은 제m 클럭 신호, 제m+2 클럭 신호, 제1 정전압 전위, 제2 정전압 전위에 접속되고, 상기 제n 스테이지 GOA 유닛의 작용 기간에 상기 풀다운 모듈을 끄고 상기 출력 모듈을 오픈 상태로 유지하며, 상기 제n 스테이지 GOA 유닛이 작용하지 않는 기간에 상기 풀다운 모듈을 오픈하고 상기 출력 모듈을 끄고, 동시에 상기 제m 클럭 신호와 상기 제m+2 클럭 신호를 이용하여 상기 제1 정전압 전위와 상기 제2 정전압 전위를 제어하여 상기 풀다운 모듈의 온오프 노드에 대해 정기적으로 충방전을 하는데 사용되며;
    상기 제1 정전압 전위와 상기 제2 정전압 전위의 전위는 상반되고, 상기 정방향 스캔 제어 신호의 전위와 상기 역방향 스캔 제어 신호의 전위는 상반되며;
    상기 스캔 제어 모듈은: 제1 박막 트랜지스터와 제3 박막 트랜지스터를 포함하고; 상기 출력 모듈은: 제2 박막 트랜지스터와 제1 커패시터를 포함하며; 상기 풀다운 모듈은: 제4 박막 트랜지스터, 제8 박막 트랜지스터 및 제2 커패시터를 포함하고; 상기 풀다운 제어 모듈은: 제6 박막 트랜지스터, 제7 박막 트랜지스터, 제9 박막 트랜지스터, 제10 박막 트랜지스터 및 저항을 포함하며; 상기 GOA 회로는 전압 안정 모듈을 더 포함하고, 상기 전압 안정 모듈은 제5 박막 트랜지스터를 포함하고;
    상기 제1 박막 트랜지스터의 게이트는 두 스테이지 위인 제n-2 스테이지 GOA 유닛의 게이트 스캔 신호에 접속되고, 소스는 상기 정방향 스캔 제어 신호에 접속되며, 드레인은 제1 노드에 전기적으로 연결되고;
    상기 제2 박막 트랜지스터의 게이트는 제2 노드에 전기적으로 연결되고, 소스는 상기 제m+1 클럭 신호에 전기적으로 연결되며, 드레인은 상기 제n 스테이지 GOA 유닛의 게이트 스캔 신호에 접속되고; 상기 제3 박막 트랜지스터의 게이트는 두 스테이지 아래인 제n+2 스테이지 GOA 유닛의 게이트 스캔 신호에 접속되고, 소스는 상기 역방향 스캔 제어 신호에 접속되며, 드레인은 상기 제1 노드에 전기적으로 연결되고; 상기 제4 박막 트랜지스터의 게이트는 제3 노드에 전기적으로 연결되고, 소스는 상기 제n 스테이지 GOA 유닛의 게이트 스캔 신호에 접속되며, 드레인은 상기 제2 정전압 전위에 전기적으로 연결되고; 상기 제5 박막 트랜지스터의 게이트는 상기 제1 정전압 전위에 전기적으로 연결되고, 소스는 상기 제1 노드에 전기적으로 연결되며, 드레인은 상기 제2 노드에 전기적으로 연결되며; 상기 제6 박막 트랜지스터의 게이트는 상기 제1 노드에 전기적으로 연결되고, 소스는 상기 제3 노드에 전기적으로 연결되며, 드레인은 상기 제2 정전압 전위에 전기적으로 연결되고; 상기 제7 박막 트랜지스터의 게이트는 상기 제3 노드에 전기적으로 연결되고, 소스는 상기 제2 노드에 전기적으로 연결되며, 드레인은 상기 제2 정전압 전위에 전기적으로 연결되고; 상기 제8 박막 트랜지스터의 게이트는 제m+3 클럭 신호에 전기적으로 연결되고, 소스는 상기 제n 스테이지 GOA 유닛의 게이트 스캔 신호에 접속되며, 드레인은 상기 제2 정전압 전위에 전기적으로 연결되고; 상기 제9 박막 트랜지스터의 게이트는 상기 제m 클럭 신호에 전기적으로 연결되고, 소스는 상기 제1 정전압 전위에 전기적으로 연결되며, 드레인은 상기 저항의 일단에 전기적으로 연결되고; 상기 제10 박막 트랜지스터의 게이트는 상기 제m+2 클럭 신호에 전기적으로 연결되고, 소스는 상기 제2 정전압 전위에 전기적으로 연결되며, 드레인은 상기 저항의 타단에 전기적으로 연결되며; 상기 제1 커패시터의 일단은 상기 제2 노드에 전기적으로 연결되고, 타단은 상기 제n 스테이지 GOA 유닛의 게이트 스캔 신호에 접속되며; 상기 제2 커패시터의 일단은 상기 제3 노드에 전기적으로 연결되고, 타단은 상기 제2 정전압 전위에 전기적으로 연결되며;
    상기 제3 노드는 상기 풀다운 모듈의 온오프 노드이고;
    상기 제1 스테이지 GOA 유닛과 상기 제2 스테이지 GOA 유닛에서, 상기 제1 박막 트랜지스터의 게이트는 회로 스타트 신호에 전기적으로 연결되고;
    상기 마지막에서 두 번째 스테이지 GOA 유닛과 상기 마지막 스테이지 GOA 유닛에서, 상기 제3 박막 트랜지스터의 게이트는 상기 회로 스타트 신호에 전기적으로 연결되며;
    상기 각각의 박막 트랜지스터는 모두 저온 다결정 실리콘 박막 트랜지스터인 GOA 회로.
  12. 제11항에 있어서,
    4개의 클럭 신호: 제1 클럭 신호, 제2 클럭 신호, 제3 클럭 신호 및 제4 클럭 신호를 포함하고; 상기 제m 클럭 신호가 상기 제2 클럭 신호일 경우, 상기 제m+3 클럭 신호는 상기 제1 클럭 신호이고; 상기 제m 클럭 신호가 상기 제3 클럭 신호일 경우, 상기 제m+2 클럭 신호는 상기 제1 클럭 신호이고, 상기 제m+3 클럭 신호는 상기 제2 클럭 신호이며; 상기 제m 클럭 신호가 상기 제4 클럭 신호일 경우, 상기 제m+1 클럭 신호는 상기 제1 클럭 신호이고; 상기 제m+2 클럭 신호는 상기 제2 클럭 신호이며; 상기 제m+3 클럭 신호는 상기 제3 클럭 신호인 GOA 회로.
  13. 제12항에 있어서,
    상기 제1 클럭 신호, 상기 제2 클럭 신호, 상기 제3 클럭 신호 및 상기 제4 클럭 신호의 펄스 주기는 동일하고, 직전 클럭 신호의 하강 에지와 직후 클럭 신호의 상승 에지는 동시에 발생되는 GOA 회로.
  14. 제11항에 있어서,
    상기 각각의 박막 트랜지스터는 모두 N형 박막 트랜지스터이고, 상기 제1 정전압 전위는 정전압 고전위이며, 제2 정전압 전위는 정전압 저전위인 GOA 회로.
  15. 제11항에 있어서,
    상기 각각의 박막 트랜지스터는 모두 P형 박막 트랜지스터이고, 상기 제1 정전압 전위는 정전압 저전위이며, 상기 제2 정전압 전위는 정전압 고전위인 GOA 회로.
  16. 제14항에 있어서,
    정방향으로 스캔할 경우, 상기 정방향 스캔 제어 신호는 고전위이고, 상기 역방향 스캔 제어 신호는 저전위이며;
    역방향으로 스캔할 경우, 상기 정방향 스캔 제어 신호는 저전위이고, 상기 역방향 스캔 제어 신호는 고전위인 GOA 회로.
  17. 제15항에 있어서,
    정방향으로 스캔할 경우, 상기 정방향 스캔 제어 신호는 저전위이고, 상기 역방향 스캔 제어 신호는 고전위이며;
    역방향으로 스캔할 경우, 상기 정방향 스캔 제어 신호는 고전위이고, 상기 역방향 스캔 제어 신호는 저전위인 GOA 회로.

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