CN104485086A - 移位寄存器单元及驱动方法、栅极驱动电路及显示器件 - Google Patents

Abstract

本发明实施例提供一种移位寄存器单元及驱动方法、栅极驱动电路及显示器件，涉及显示技术领域，能够解决移位寄存器单元在非输出阶段向对应的栅线误输出扫描信号的问题。所述移位寄存器单元包括上拉模块、第一输入模块、第二输入模块、下拉控制模块以及下拉模块。

Description

移位寄存器单元及驱动方法、栅极驱动电路及显示器件

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及驱动方法、栅极驱动电路及显示器件。

背景技术

液晶显示器(Liquid Crystal Display，简称LCD)具有低辐射、体积小及低耗能等优点，被广泛地应用在笔记本电脑、平面电视或移动电话等电子产品中。液晶显示器是由位于水平和垂直两个方向的像素矩阵交错构成，当液晶显示器进行显示时，数据驱动电路可以将输入的显示数据及时钟信号定时顺序锁存，转换成模拟信号后输入到液晶面板的数据线，栅级驱动电路则可以将输入的时钟信号经过移位寄存器转换成控制像素开启/关断的电压，并逐行施加到液晶面板的栅级线上。

为了进一步降低液晶显示器产品的生产成本，现有的栅极驱动电路常采用GOA(Gate Driver on Array，阵列基板行驱动)设计将TFT(Thin Film Transistor，薄膜场效应晶体管)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省掉栅极驱动集成电路部分。这种利用GOA技术集成在阵列基板上的栅极开关电路也称为GOA电路或移位寄存器电路。

现有的GOA电路中设置有上拉节点PU以及下拉节点PD。其中，上拉节点PU用于控制移位寄存器单元向对应的栅线输出扫描信号，而下拉节点PD用于控制移位寄存器单元在非输出阶段，不会向对应的栅线输出扫描信号。然而现有技术中，GOA电路中包括多个TFT，由于阵列基板制作工艺中的缺陷会导致阵列基板上的薄膜晶体管(Thin Film Transistor，TFT)出现漏电流(I_off)或者阈值电压漂移(Vth shift)的不良现象产生。这样一来，在电位拉升的过程中，会因为TFT的漏电流及阈值电压漂移而对下拉节点PD的电位进行下拉，导致移位寄存器单元在非输出阶段向对应的栅线误输出扫描信号，从而降低了GOA电路的稳定性和信赖性。

发明内容

本发明的实施例提供一种移位寄存器单元及驱动方法、栅极驱动电路及显示器件，能够解决移位寄存器单元在非输出阶段向对应的栅线误输出扫描信号的问题。

为达到上述目的，本发明的实施例采用如下技术方案：

本发明实施例的一方面，提供一种移位寄存器单元，包括上拉模块、第一输入模块、第二输入模块、下拉控制模块以及下拉模块；

所述上拉模块，分别连接上拉节点、第一时钟信号端以及本级信号输出端；用于在所述上拉节点的控制下，将所述第一时钟信号端输入的信号传输至所述本级信号输出端；

所述第一输入模块，分别连接第一信号输入端、第一电压端以及所述上拉节点；用于在所述第一信号输入端输入信号的控制下，将所述上拉节点的电压拉至所述第一电压端的电压；

所述第二输入模块，分别连接第二信号输入端、第二电压端以及所述上拉节点；用于在所述第二信号输入端输入信号的控制下，将所述上拉节点的电压拉至所述第二电压端的电压；

所述下拉控制模块，分别连接第二时钟信号端、所述上拉节点、下拉节点、第三电压端；用于在所述上拉节点的控制下将所述下拉节点的电压拉至所述第三电压端的电压，或在所述第二时钟信号端输入信号的控制下将所述第二时钟信号端输入信号输入至所述下拉节点；

所述下拉模块，分别连接所述下拉节点、所述上拉节点、所述本级信号输出端以及所述第三电压端；用于在所述下拉节点的控制下，将所述上拉节点的电位和/或所述本级信号输出端的输出电压拉至所述第三电压端的电压。

本发明实施例的另一方面，提供一种栅极驱动电路，包括至少两级如上所述的任意一种移位寄存器单元；

除第一级移位寄存器单元外，其余每个移位寄存器单元的第一信号输入端与其相邻的上一级移位寄存器单元的本级信号输出端相连接；

除最后一级移位寄存器单元外，其余每个移位寄存器单元的第二信号输入端与其相邻的下一级移位寄存器单元的本级信号输出端相连接。

本发明实施例的另一方面，提供一种显示器件，包括如如上所述的任意一种栅极驱动电路。

本发明实施例的又一方面，提供一种用于驱动如上所述的任意一种移位寄存器单元的驱动方法，包括：

第一阶段，第一输入模块通过第一信号输入端输入的信号将上拉节点的电位拉至第一电压端的电压；通过上拉模块对所述第一电压端的电压进行存储；在所述上拉节点的控制下，下拉控制模块将下拉节点的电位拉至所述第三电压端的电压；

第二阶段，所述上拉节点将所述上拉模块开启，使得第一时钟信号端输入的信号传输至所述本级信号输出端；在所述上拉节点的控制下，所述下拉控制模块将所述下拉节点的电位拉至所述第三电压端的电压；

第三阶段，第二输入模块通过第二信号输入端输入的信号将所述上拉节点的拉至第二电压端的电压，在所述上拉节点的控制下，所述上拉模块关闭；

第二时钟信号端开启所述下拉控制模块，并将所述第二时钟信号端输入的信号传输至所述下拉节点；在所述下拉节点电位的控制下，下拉模块分别将所述上拉节点的电位和/或所述本级信号输出端的信号拉至所述第三电压端的电压。

本发明实施例提供一种移位寄存器单元及驱动方法、栅极驱动电路及显示器件。其中，所述移位寄存器单元包括上拉模块、第一输入模块、第二输入模块、下拉控制模块以及下拉模块。这样一来，可以通过第一输入模块和第二输入模块对上拉节点的电位进行控制，当上拉节点的电位被拉高时，可以将上拉模块打开，从而使得第一时钟信号端输入的信号作为扫描信号从本级信号输出端输出，以对于所述移位寄存器单元相对应的栅线进行扫描。当上拉节点的电位被拉低时，可以通过下拉控制模块将下拉节点的电位拉高，以在下拉节点的控制下将下拉模块开启，从而对上拉节点的电位和/或本级信号输出端的输出信号进行下拉，从而可以确保在移位寄存器单元的非输出阶段，无扫描信号输出。其中，在移位寄存器单元的非输出阶段，下拉节点的电位可以通过下拉控制模块保持拉高状态，因此，能够避免由于TFT的漏电流及阈值电压漂移对下拉节点电位进行下拉，而导致移位寄存器单元在非输出阶段向对应的栅线误输出扫描信号，从而提高了GOA电路的稳定性和信赖性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1a为本发明实施例提供的一种移位寄存器单元的结构示意图；

图1b为本发明实施例提供的另一种移位寄存器单元的结构示意图；

图2为本发明实施例提供的一种栅极驱动电路的结构示意图；

图3为本发明实施例提供的另一种移位寄存器单元的结构示意图；

图4为本发明实施例提供的一种移位寄存器单元工作过程中的信号时序图；

图5为本发明实施例提供的另一种移位寄存器单元的结构示意图；

图6为本发明实施例提供的又一种移位寄存器单元的结构示意图；

图7为本发明实施例提供的又一种移位寄存器单元的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一种移位寄存器单元，如图1a所示，可以包括上拉模块50、第一输入模块20、第二输入模块30、下拉控制模块10以及下拉模块40。

其中，上拉模块50，分别连接上拉节点PU、第一时钟信号端CK以及本级信号输出端Output。用于在上拉节点PU的控制下，将第一时钟信号端CK输入的信号传输至本级信号输出端Output。

第一输入模块20，分别连接第一信号输入端Input、第一电压端VDD以及上拉节点PU。用于在第一信号输入端Input输入信号的控制下，将上拉节点PU的电压拉至第一电压端VDD的电压。

第二输入模块30，分别连接第二信号输入端Reset、第二电压端VSS以及上拉节点PU。用于在第二信号输入端Reset输入信号的控制下，将上拉节点PU的电压拉至第二电压端VSS的电压。

下拉控制模块10，分别连接第二时钟信号端CKB、上拉节点PU、下拉节点PD、第三电压端VGL；用于在上拉节点PU的控制下将下拉节点PD的电压拉至第三电压端VGL的电压，或在第二时钟信号端CKB输入信号的控制下将第二时钟信号端CKB输入信号输入至下拉节点PD。

下拉模块40，分别连接下拉节点PD、上拉节点PU、本级信号输出端Output以及第三电压端VGL；用于在下拉节点PD的控制下，将上拉节点PU的电位和/或本级信号输出端Output的输出电压拉至第三电压端VGL的电压。

需要说明的是，第一、至少两级如上所述的移位寄存器单元(SR0、SR1…SRn)能够构成一种栅极驱动电路。

其中，除第一级移位寄存器单元SR0外，其余每个移位寄存器单元的第一信号输入端Input与其相邻的上一级移位寄存器单元的本级信号输出端Output相连接。此外，第一级移位寄存器单元SR0的第一信号输入端Input接收起始信号STV。

除最后一级移位寄存器单元SRn外，其余每个移位寄存器单元的第二信号输入端Reset与其相邻的下一级移位寄存器单元的本级信号输出端Output相连接。此外，最后一级移位寄存器单元SRn的第二信号输入端Reset可以输入复位信号RST。

第二，移位寄存器单元的数量与显示区域的栅线的数量相等。即每一级移位寄存器单元的本级信号输出端Output与显示区域的一行栅线相连接，从而通过多级移位寄存器对输入的扫描信号进行移位，来实现对各行栅线的逐行扫描。本发明提供的栅极驱动电路，还可以根据起始信号STV输入位置的不同实现不同方向的扫描。

具体的，如图2所示，当上述栅极驱动电路的各级移位寄存器单元(SR0、SR1…SRn)中的第一极移位寄存器单元SR0的第一信号输入端Input接收起始信号STV，最后一级移位寄存器单元SRn的第二信号输入端Reset输入复位信号RST时，各级移位寄存器(SR0、SR1…SRn)的本级信号输出端Output按正向(从上至下)顺序地将扫描信号输出到与其相对应的栅线(G1、G2…Gn)上。

当上述栅极驱动电路的各级移位寄存器单元(SR0、SR1…SRn)中的最后一级移位寄存器单元SRn的第二信号输入端Reset接收起始信号STV，第一极移位寄存器单元SR0的第一信号输入端Input输入复位信号RST时，各级的本级信号输出端Output按反向(从下至上)顺序地将扫描信号输出到与其相对应的栅线(Gn、Gn-1…G1)上。

其中，为了实现上述反向扫描，还需要将图1a中第一电压端VDD与第二电压端VSS(或第三电压端VGL)的连接位置进行互换。

具体的，如图1b所示，可以将原本连接第二电压端VSS和第三电压端VGL的模块与第一电压端VDD相连接；例如将原本连接第二电压端VSS的第二输入模块20与第一电压端VDD相连接，将原本连接第三电压端VGL的下拉控制模块10和下拉模块40与第一电压端VDD相连接。此外，还需要将原本连接第一电压端VDD模块，例如第一输入模块20与第二电压端VSS或第三电压端VGL相连接。

上述栅极驱动电路具有前述实施例中的移位寄存器单元相同的有益效果，由于已经对移位寄存器单元的结构和有益效果进行了描述，在此不再赘述。

第三、本发明实施例中是以第一电压端VDD输入高电平，第二电压端VSS以及第三电压端VGL输入低电平为例进行的说明。

本发明实施例提供一种移位寄存器单元，包括上拉模块、第一输入模块、第二输入模块、下拉控制模块以及下拉模块。这样一来，可以通过第一输入模块和第二输入模块对上拉节点的电位进行控制，当上拉节点的电位被拉高时，可以将上拉模块打开，从而使得第一时钟信号端输入的信号作为扫描信号从本级信号输出端输出，以对于所述移位寄存器单元相对应的栅线进行扫描。当上拉节点的电位被拉低时，可以通过下拉控制模块将下拉节点的电位拉高，以在下拉节点的控制下将下拉模块开启，从而对上拉节点的电位和/或本级信号输出端的输出信号进行下拉，从而可以确保在移位寄存器单元的非输出阶段，无扫描信号输出。其中，在移位寄存器单元的非输出阶段，下拉节点的电位可以通过下拉控制模块保持拉高状态，因此，能够避免由于TFT的漏电流及阈值电压漂移对下拉节点电位进行下拉，而导致移位寄存器单元在非输出阶段向对应的栅线误输出扫描信号，从而提高了GOA电路的稳定性和信赖性。

以下通过多个实施例，对如图3-图7所示的移位寄存器单元的具体结构进行详细的举例说明。其它连接方式的移位寄存器单元同理可得，在此不再一一赘述。

实施例一

如图3所示，

下拉控制模块10可以包括：第一晶体管M1和第二晶体管M2。

其中，第一晶体管M1的栅极连接上拉节点PU，第一极连接第三电压端VGL，第二极与下拉节点PD相连接。

具体的，在移位寄存器单元的输出阶段，为了保证本级信号输出端能够输出扫描信号，上拉节点PU的电位需要保持拉高状态，因此可以在上拉节点PU的控制下，将第一晶体管M1导通，以通过第一晶体管M1将下拉节点PD的电位下拉至第三电压端VGL的电压，从而避免下拉节点PD的电位上升，造成上拉节点PU的电位被下拉模块40拉低。

第二晶体管M2的栅极和第一极连接第二时钟信号端CKB，第二极与下拉节点PD相连接。

具体的，在移位寄存器单元的非输出阶段，第二时钟信号端CKB输入信号可以将第二晶体管M2导通，通过第二晶体管M2将第二时钟信号端CKB输入信号传输至下拉节点PD，保持下拉节点PD的电位处于拉高状态。这样一来，下拉节点PD可以将下拉模块40开启，从而使得上拉节点PU的电位以及本级信号输出端Output的输出信号被拉低。

综上所述，在移位寄存器单元的非输出阶段，下拉节点PD的电位可以通过下拉控制模块10保持拉高状态，因此，能够避免由于TFT的漏电流及阈值电压漂移对下拉节点电位进行下拉，而导致移位寄存器单元在非输出阶段向对应的栅线误输出扫描信号，从而提高了GOA电路的稳定性和信赖性。

第一输入模块20可以包括：

第三晶体管M3，其栅极连接第一信号输入端Input，第一极连接第一电压端VDD，第二极与上拉节点PU相连接。

具体的，当第一信号输入端Input输入的信号将第三晶体管M3导通后，可以通过第三晶体管M3将上拉节点PU的电位上拉至第一电压端VDD的电压。

第二输入模块30可以包括：

第四晶体管M4，其栅极连接第二信号输入端Reset，第一极连接上拉节点PU，第二极与第二电压端VSS相连接。

具体的，当第二信号输入端Reset输入的信号将第四晶体管M4导通后，可以通过第四晶体管M4将上拉节点PU的电位下拉至所述第二电压端VSS的电压。

下拉模块40可以包括：第五晶体管M5和第六晶体管M6。

其中，第五晶体管M5，其栅极连接下拉节点PD，第一极连接所述第三电压端VGL，第二极与上拉节点PU相连接。

具体的，在下拉节点PD的控制下，可以将第五晶体管M5导通，以通过所述第五晶体管M5将上拉节点PU的电位下拉至所述第三电压端VGL的电压。

第六晶体管M6，其栅极连接下拉节点PD，第一极连接本级信号输出端Output，第二极与第三电压端VGL相连接。

具体的，在下拉节点PD的控制下，可以将第六晶体管M6导通，以通过所述第六晶体管M6将本级信号输出端Output输出的信号下拉至第三电压端VGL的电压。

上拉模块50可以包括：

第七晶体管M7，其栅极连接上拉节点PU，第一极连接第一时钟信号端CK，第二极与本级信号输出端Output相连接。

具体的，在上拉节点PU的控制下，可以将第七晶体管M7导通，以通过所述第七晶体管M7将第一时钟信号端CK输入的信号输出至所述本级信号输出端Output，以作为扫描信号对于所述移位寄存器单元相对应的栅线进行扫描。

需要说明的是，本发明实施例中的所有晶体管均以N型晶体管为例进行的说明。其中所述晶体管的第一极可以为源极、第二极可以为漏极。

以下结合移位寄存器单元的时序图，如图4所示，对如图3所示的移位寄存器单元的工作过程进行详细的描述。

第一阶段T1，CK＝0；CKB＝1；PU＝1；PD＝0；Input＝1；Output＝0；Reset＝0。需要说明的是，以下实施例中，“0”表示低电平；“1”表示高电平。

第一信号输入端Input输入高电平，将第三晶体管M3导通，通过第三晶体管M3将上拉节点PU的电位拉升至第一电压端VDD输入的高电平。同时第一电压端VDD输入的高电平为第七晶体管M7的寄生电容充电。

由于上拉节点PU的电位为高电平，因此可以将第一晶体管M1导通，从而可以通过第一晶体管M1将下拉节点PD的电位下拉至第三电压端VGL输入的低电平。由于下拉节点PD的电位为低电平，因此第五晶体管M5和第六晶体管M6处于截止状态。

第二阶段T2，CK＝1；CKB＝0；PU＝1；PD＝0；Input＝0；Output＝1；Reset＝0。

第一信号输入端Input和第二信号输入端Reset输入低电平，第三晶体管和第四晶体管处于截止状态。第七晶体管M7自身的寄生电容在自举作用下，将上拉节点PU的电位进一步拉高。第七晶体管M7导通，将第一时钟信号端CK输入的高电平传输至本级信号输出端Output，以作为扫描信号对于该移位寄存器单元对应的栅线进行扫描。

此外，同第一阶段T1，由于上拉节点PU的电位为高电平，因此可以通过第一晶体管M1将下拉节点PD的电位下拉至第三电压端VGL输入的低电平。在此情况下，第五晶体管M5和第六晶体管M6处于截止状态。

第三阶段T3，CK＝0；CKB＝1；PU＝0；PD＝1；Input＝0；Output＝0；Reset＝1。

第一信号输入端Input输入低电平，第三晶体管M3处于截止状态。第二信号输入端Reset输入高电平，第四晶体管M4处于导通状，从而可以通过第四晶体管M4将上拉节点PU的电位下拉至第三电压端VGL输入的低电平。在此情况下，第七晶体管M7处于截止状态。

第二时钟信号输入端CKB输入高电平，将第二晶体管M2导通，并通过第二晶体管M2将第二时钟信号输入端CKB输入高电平传输至下拉节点PD。在下拉节点PD的电位控制下，可以将第五晶体管M5和第六晶体管M6导通。通过第五晶体管M5可以将上拉节点PU的电位下拉至第三电压端VGL输入的低电平，从而可以防止上拉节点PU的电位误拉高，以导致第七晶体管M7误打开。同时，第六晶体管M6可以将本级信号输出端Output输出的信号下拉至第三电压端VGL输入的低电平，从而可以避免在移位寄存器单元的非输出阶段，本级信号输出端Output向栅线误输出扫描信号。

需要说明的是，T1～T3阶段可以称为移位寄存器单元的工作时间。本级信号输出端Output只有在第二阶段T2阶段才输出高电平，因此第二阶段T2可以为移位寄存器单元的数据输出阶段。其他第一阶段T1和第二阶段T2为移位寄存器单元的非输出阶段，在此阶段内本级信号输出端Output输出低电平。

此外，上述晶体管(T1～T7)也可以均为P型晶体管。当移位寄存器单元中的晶体管，以及像素单元中与栅线相连的晶体管均为P型晶体管时。需要对驱动信号的时序，以及电路的输入信号进行相应的调整。

具体的，可以将图3中连接第二电压端VSS和第三电压端VGL的模块或晶体管与第一电压端VDD相连接；将连接第一电压端VDD模块或晶体管与第二电压端VSS或第三电压端VGL相连接。此外，图4中需要对驱动信号的方向进行翻转。具体的工作过程同上所述，在此不再赘述。

实施例二

在实施例一的基础上，下拉控制模块10如图5所示，还可以包括电容C。

其中，所述电容C的一端连接下拉节点PD，另一端与第三电压端VGL相连接。

这样一来，在本级信号输出端Output向栅线输出扫描信号以后，即进入上述第三阶段T3后，可以通过电容C的储能作用维持下拉节点PD处于高电平的状态，从而可以避免由于晶体管的漏电流等原因导致产生而使得下拉节点PD的电位有所下降，从而能够降低下拉节点PD的噪声。

实施例三

在实施例一的基础上，下拉控制模块10如图6所示，还可以包括第八晶体管M8。

其中，第八晶体管M8的栅极连接本级信号输出端Output，第一极连接下拉节点PD，第二极与第三电压端VGL相连接。

在上述第二阶段T2，第七晶体管M7导通，可以将第一时钟信号端输入的高电平在输出至本级信号输出端Output的同时，还可以传输至第八晶体管M8的栅极，从而将第八晶体管M8导通，这样一来，由于第八晶体管M8的第一极与第一晶体管M1的第二极均与下拉节点PD相连接，因此第八晶体管M8和第一晶体管M1能够共同将下拉节点PD的电位下拉至第三电压端VGL输入的低电平，从而可以确保在上述第二阶段T2(即移位寄存器单元的数据输出阶段)，下拉节点PD的电位保持低电平，以避免误将第五晶体管M5和第六晶体管M6导通，从而误将上拉节点PU的电位和本级信号输出端Output的输出信号下拉至低电平。进而可以提高GOA电路的稳定性和信赖性。

实施例四

在实施例一的基础上，下拉控制模块10如图7所示，可以同时包括上述电容C和第八晶体管M8。其有益效果同实施例二和实施例三。在此不再赘述。

本发明实施例提供一种显示器件，包括如上所述的任意一种栅极驱动电路。具有与本发明前述实施例提供的栅极驱动电路相同的有益效果，由于栅极驱动电路在前述实施例中已经进行了详细说明，此处不再赘述。

该显示器件具体可以为液晶显示器、液晶电视、数码相框、手机、平板电脑等任何具有显示功能的液晶显示产品或者部件。

本发明实施例提供一种用于驱动上述任意一种移位寄存器单元的驱动方法，所述方法可以包括：

第一阶段T1，CK＝0；CKB＝1；PU＝1；PD＝0；Input＝1；Output＝0；Reset＝0。

第一输入模块20通过第一信号输入端Input输入的信号将上拉节点PU的电位拉至第一电压端VDD的电压；通过上拉模块50对第一电压端VDD的电压进行存储；在上拉节点PU的控制下，下拉控制模块10将下拉节点PD的电位拉至第三电压端VGL的电压，从而避免下拉节点PD将下拉模块40开启。

第二阶段，CK＝1；CKB＝0；PU＝1；PD＝0；Input＝0；Output＝1；Reset＝0。

上拉节点PU将上拉模块50开启，使得第一时钟信号端CK输入的信号传输至本级信号输出端Output，以作为扫描信号输入至于所述移位寄存器单元对应的栅线，并对所述栅线进行扫描；在上拉节点PU的控制下，下拉控制模块10可以将下拉节点PD的电位拉至第三电压端VGL的电压，从而避免下拉节点PD将下拉模块40开启。

第三阶段，CK＝0；CKB＝1；PU＝0；PD＝1；Input＝0；Output＝0；Reset＝1。

第二输入模块30通过第二信号输入端Reset输入的信号将上拉节点PU的拉至第二电压端VSS的电压。由于第二电压端VSS输入低电平，因此上拉节点PU的电位为低电平。在上拉节点PU的控制下，所述上拉模块50关闭，使得本级信号输出端Output在非输出阶段无扫描信号输出。

第二时钟信号端CKB开启下拉控制模块10，并将第二时钟信号端CKB输入的信号传输至所述下拉节点PD。由于第二时钟信号端CKB输入高电平，因此下拉节点PD的电位为高电平。在下拉节点PD电位的控制下，下拉模块40分别将上拉节点PU的电位和/或本级信号输出端Output的信号拉至第三电压端VGL的电压，以确保本级信号输出端Output在非输出阶段无扫描信号输出。

本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (11)

1.一种移位寄存器单元，其特征在于，包括上拉模块、第一输入模块、第二输入模块、下拉控制模块以及下拉模块；

所述上拉模块，分别连接上拉节点、第一时钟信号端以及本级信号输出端；用于在所述上拉节点的控制下，将所述第一时钟信号端输入的信号传输至所述本级信号输出端；

所述第一输入模块，分别连接第一信号输入端、第一电压端以及所述上拉节点；用于在所述第一信号输入端输入信号的控制下，将所述上拉节点的电压拉至所述第一电压端的电压；

所述第二输入模块，分别连接第二信号输入端、第二电压端以及所述上拉节点；用于在所述第二信号输入端输入信号的控制下，将所述上拉节点的电压拉至所述第二电压端的电压；

所述下拉控制模块，分别连接第二时钟信号端、所述上拉节点、下拉节点、第三电压端；用于在所述上拉节点的控制下将所述下拉节点的电压拉至所述第三电压端的电压，或在所述第二时钟信号端输入信号的控制下将所述第二时钟信号端输入信号输入至所述下拉节点；

所述下拉模块，分别连接所述下拉节点、所述上拉节点、所述本级信号输出端以及所述第三电压端；用于在所述下拉节点的控制下，将所述上拉节点的电位和/或所述本级信号输出端的输出电压拉至所述第三电压端的电压。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉控制模块包括：第一晶体管和第二晶体管；

所述第一晶体管的栅极连接所述上拉节点，第一极连接所述第三电压端，第二极与所述下拉节点相连接；

所述第二晶体管的栅极和第一极连接所述第二时钟信号端，第二极与所述下拉节点相连接。

3.根据权利要求2所述的移位寄存器单元，其特征在于，所述下拉控制模块还包括：

第八晶体管，其栅极连接所述本级信号输出端，第一极连接所述下拉节点，第二极与所述第三电压端相连接。

4.根据权利要求2或3所述的移位寄存器单元，其特征在于，所述下拉控制模块还包括：

电容，其一端连接所述下拉节点，另一端与所述第三电压端相连接。

5.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一输入模块包括：

第三晶体管，其栅极连接所述第一信号输入端，第一极连接第一电压端，第二极与所述上拉节点相连接。

6.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二输入模块包括：

第四晶体管，其栅极连接所述第二信号输入端，第一极连接所述上拉节点，第二极与所述第二电压端相连接。

7.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉模块包括：第五晶体管和第六晶体管；

所述第五晶体管，其栅极连接所述下拉节点，第一极连接所述第三电压端，第二极与所述上拉节点相连接；

所述第六晶体管，其栅极连接所述下拉节点，第一极连接所述本级信号输出端，第二极与所述第三电压端相连接。

8.根据权利要求1所述的移位寄存器单元，其特征在于，所述上拉模块包括：

第七晶体管，其栅极连接所述上拉节点，第一极连接所述第一时钟信号端，第二极与所述本级信号输出端相连接。

9.一种栅极驱动电路，其特征在于，包括至少两级如权利要求1-8任一项所述的移位寄存器单元；

除第一级移位寄存器单元外，其余每个移位寄存器单元的第一信号输入端与其相邻的上一级移位寄存器单元的本级信号输出端相连接；

除最后一级移位寄存器单元外，其余每个移位寄存器单元的第二信号输入端与其相邻的下一级移位寄存器单元的本级信号输出端相连接。

10.一种显示器件，其特征在于，包括如权利要求9所述的栅极驱动电路。

11.一种用于驱动如权利要求1-8任一项所述的移位寄存器单元的驱动方法，其特征在于，包括：

第一阶段，第一输入模块通过第一信号输入端输入的信号将上拉节点的电位拉至第一电压端的电压；通过上拉模块对所述第一电压端的电压进行存储；在所述上拉节点的控制下，下拉控制模块将下拉节点的电位拉至所述第三电压端的电压；

第二阶段，所述上拉节点将所述上拉模块开启，使得第一时钟信号端输入的信号传输至所述本级信号输出端；在所述上拉节点的控制下，所述下拉控制模块将所述下拉节点的电位拉至所述第三电压端的电压；

第三阶段，第二输入模块通过第二信号输入端输入的信号将所述上拉节点的拉至第二电压端的电压，在所述上拉节点的控制下，所述上拉模块关闭；

第二时钟信号端开启所述下拉控制模块，并将所述第二时钟信号端输入的信号传输至所述下拉节点；在所述下拉节点电位的控制下，下拉模块分别将所述上拉节点的电位和/或所述本级信号输出端的信号拉至所述第三电压端的电压。