CN107134245B - 驱动电路及其驱动方法、显示面板和显示装置 - Google Patents

驱动电路及其驱动方法、显示面板和显示装置 Download PDF

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Abstract

本发明公开了一种驱动电路及其驱动方法、显示面板和显示装置之中，所述驱动电路包括上拉单元、复位单元、下拉单元以及输出单元，上拉单元根据第一信号端、第二信号端、第三信号端、第四信号端的输入信号以及下拉节点的电位控制上拉节点的电位，复位单元根据复位端的输入信号控制下拉节点的电位，下拉单元根据第四信号端的输入信号、输出端的输出信号以及上拉节点的电位控制下拉节点的电位，输出单元根据第三信号端的输入信号、下拉节点和上拉节点的电位控制输出端的输出信号。本发明将上拉节点的电位正常拉低，从而避免Gate信号受到其他信号的干扰，使得本行的显示与其它行的显示保持一致，提高了显示画面的均一性，最终提高了显示画面的品质。

Description

驱动电路及其驱动方法、显示面板和显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种驱动电路及其驱动方法、显示面板和显示装置。
背景技术
现有的HIC(Hybrid In Cell)触控显示面板采用分时驱动模式，也就是说，HIC触控显示面板进行预设时间的显示扫描，显示扫描停止之后进行控制信号输入，然后进行显示扫描，再进行触控信号输入，依次循环进行。此时，阵列基板行驱动电路(Gate Driver onArray，GOA)之中的上拉节点的电位无法正常拉低，从而干扰Gate信号，导致画面显示异常。
发明内容
为解决上述问题，本发明提供一种驱动电路及其驱动方法、显示面板和显示装置，至少部分解决现有的驱动电路之中的上拉节点的电位无法正常拉低，从而干扰Gate信号，导致画面显示异常的问题。
为此，本发明提供一种驱动电路，包括：
上拉单元，分别与第一信号端、第二信号端、第三信号端、第四信号端、第一电压端、下拉节点以及上拉节点连接，用于根据所述第一信号端、所述第二信号端、所述第三信号端、所述第四信号端的输入信号以及所述下拉节点的电位控制所述上拉节点的电位，所述下拉节点为所述上拉单元、下拉单元与输出单元的连接点，所述上拉节点为所述上拉单元、下拉单元、复位单元与输出单元的连接点；
复位单元，分别与复位端、第二电压端以及上拉节点连接，用于根据所述复位端的输入信号控制所述下拉节点的电位；
下拉单元，分别与第四信号端、第一电压端、输出端、上拉节点以及下拉节点连接，用于根据所述第四信号端的输入信号、所述输出端的输出信号以及所述上拉节点的电位控制所述下拉节点的电位；
输出单元，分别与第三信号端、第一电压端、输出端、上拉节点以及下拉节点连接，用于根据所述第三信号端的输入信号、所述下拉节点和所述上拉节点的电位控制所述输出端的输出信号。
可选的，所述上拉单元包括第一晶体管、第五晶体管、第九晶体管、第十晶体管以及第十一晶体管；
所述第一晶体管的栅极与所述第二信号端连接，所述第一晶体管的第一极与所述第一信号端连接，所述第一晶体管的第二极与所述上拉节点连接；
所述第五晶体管的栅极与所述下拉节点连接，所述第五晶体管的第一极与所述上拉节点连接，所述第五晶体管的第二极与所述第一电压端；
所述第九晶体管的栅极与下一级上拉节点连接，所述第九晶体管的第一极与所述第十晶体管的第二极连接，所述第九晶体管的第二极与所述第一电压端连接；
所述第十晶体管的栅极与所述第四信号端连接，所述第十晶体管的第一极与所述第十一晶体管的第二极连接；
所述第十一晶体管的栅极与所述第三信号端连接，所述第十一晶体管的第一极与所述上拉节点连接。
可选的，所述复位单元包括第二晶体管，所述第二晶体管的栅极与所述复位端连接，所述第二晶体管的第一极与所述上拉节点连接，所述第二晶体管的第二极与所述第二电压端连接。
可选的，所述下拉单元包括第六晶体管、第七晶体管、第八晶体管以及第一电容；
所述第六晶体管的栅极与所述上拉节点连接，所述第六晶体管的第一极与所述下拉节点连接，所述第六晶体管的第二极与所述第一电压端连接；
所述第七晶体管的栅极与所述输出端连接，所述第七晶体管的第一极与所述下拉节点连接，所述第七晶体管的第二极与所述第一电压端连接；
所述第八晶体管的栅极与所述第四信号端连接，所述第八晶体管的第一极与所述第四信号端连接，所述第八晶体管的第二极与所述下拉节点连接；
所述第一电容的第一极与所述上拉节点连接，所述第一电容的第二极与所述输出端连接。
可选的，所述输出单元包括第三晶体管和第四晶体管；
所述第三晶体管的栅极与所述上拉节点连接，所述第三晶体管的第一极与所述第三信号端连接，所述第三晶体管的第二极与所述输出端连接；
所述第四晶体管的栅极与所述下拉节点连接，所述第四晶体管的第一极与所述输出端连接，所述第四晶体管的第二极与所述第一电压端。
可选的，所述第十晶体管和所述第十一晶体管为PMOS晶体管，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第七晶体管、所述第八晶体管以及所述第九晶体管为NMOS晶体管。
可选的，所述第十晶体管和所述第十一晶体管为NMOS晶体管，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第七晶体管、所述第八晶体管以及所述第九晶体管为PMOS晶体管。
本发明还提供一种驱动电路的驱动方法，所述驱动电路包括上拉单元、复位单元、下拉单元以及输出单元，所述上拉单元分别与第一信号端、第二信号端、第三信号端、第四信号端、第一电压端、下拉节点以及上拉节点连接，所述下拉节点为所述上拉单元、下拉单元与输出单元的连接点，所述上拉节点为所述上拉单元、下拉单元、复位单元与输出单元的连接点，所述复位单元分别与复位端、第二电压端以及上拉节点连接，所述下拉单元分别与第四信号端、第一电压端、输出端、上拉节点以及下拉节点连接，所述输出单元分别与第三信号端、第一电压端、输出端、上拉节点以及下拉节点连接；
所述驱动电路的驱动方法包括：
所述上拉单元根据所述第一信号端、所述第二信号端、所述第三信号端、所述第四信号端的输入信号以及所述下拉节点的电位控制所述上拉节点的电位；
所述复位单元根据所述复位端的输入信号控制所述下拉节点的电位；
所述下拉单元根据所述第四信号端的输入信号、所述输出端的输出信号以及所述上拉节点的电位控制所述下拉节点的电位；
所述输出单元根据所述第三信号端的输入信号、所述下拉节点和所述上拉节点的电位控制所述输出端的输出信号。
本发明还提供一种显示面板，包括任一所述的驱动电路。
本发明还提供一种显示装置，包括所述的显示面板。
本发明具有下述有益效果：
本发明提供的驱动电路及其驱动方法、显示面板和显示装置之中，所述驱动电路包括上拉单元、复位单元、下拉单元以及输出单元，上拉单元根据第一信号端、第二信号端、第三信号端、第四信号端的输入信号以及下拉节点的电位控制上拉节点的电位，复位单元根据复位端的输入信号控制下拉节点的电位，下拉单元根据第四信号端的输入信号、输出端的输出信号以及上拉节点的电位控制下拉节点的电位，输出单元根据第三信号端的输入信号、下拉节点和上拉节点的电位控制输出端的输出信号。本发明提供的技术方案使得驱动电路之中的上拉节点的电位可以正常拉低，从而避免Gate信号受到其他信号的干扰，使得本行的显示与其它行的显示保持一致，提高了显示画面的均一性，最终提高了显示画面的品质。
附图说明
图1为本发明实施例一提供的一种驱动电路的结构示意图；
图2为图1所示驱动电路的具体结构示意图；
图3为本发明实施例二提供的一种驱动电路的驱动方法的流程图；
图4为实施例二之中驱动电路的工作时序图。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的驱动电路及其驱动方法、显示面板和显示装置进行详细描述。
实施例一
图1为本发明实施例一提供的一种驱动电路的结构示意图。如图1所示，所述驱动电路包括上拉单元101、复位单元102、下拉单元103以及输出单元104，所述上拉单元101分别与第一信号端CN、第二信号端STV、第三信号端CK、第四信号端CKB、第一电压端VGL、下拉节点PD以及上拉节点PU连接，所述下拉节点PD为所述上拉单元101、下拉单元103与输出单元104的连接点，所述上拉节点PU为所述上拉单元101、下拉单元103、复位单元102与输出单元104的连接点，所述复位单元102分别与复位端RESET、第二电压端CNB以及上拉节点PU连接，所述下拉单元103分别与第四信号端CKB、第一电压端VGL、输出端OUT、上拉节点PU以及下拉节点PD连接，所述输出单元104分别与第三信号端CK、第一电压端VGL、输出端OUT、上拉节点PU以及下拉节点PD连接。
本实施例中，所述上拉单元101根据所述第一信号端CN、所述第二信号端STV、所述第三信号端CK、所述第四信号端CKB的输入信号以及所述下拉节点PD的电位控制所述上拉节点PU的电位，所述复位单元102根据所述复位端的输入信号控制所述下拉节点PD的电位，所述下拉单元103根据所述第四信号端CKB的输入信号、所述输出端OUT的输出信号以及所述上拉节点PU的电位控制所述下拉节点PD的电位，所述输出单元104根据所述第三信号端CK的输入信号、所述下拉节点PD和所述上拉节点PU的电位控制所述输出端OUT的输出信号。本实施例提供的技术方案使得驱动电路之中的上拉节点PU的电位可以正常拉低，从而避免Gate信号受到其他信号的干扰，使得本行的显示与其它行的显示保持一致，提高了显示画面的均一性，最终提高了显示画面的品质。
图2为图1所示驱动电路的具体结构示意图。如图2所示，所述上拉单元101包括第一晶体管M1、第五晶体管M5、第九晶体管M9、第十晶体管M10以及第十一晶体管M11，所述第一晶体管M1的栅极与所述第二信号端STV连接，所述第一晶体管M1的第一极与所述第一信号端CN连接，所述第一晶体管M1的第二极与所述上拉节点PU连接，所述第五晶体管M5的栅极与所述下拉节点PD连接，所述第五晶体管M5的第一极与所述上拉节点PU连接，所述第五晶体管M5的第二极与所述第一电压端VGL，所述第九晶体管M9的栅极与下一级上拉节点PU连接，所述第九晶体管M9的第一极与所述第十晶体管M10的第二极连接，所述第九晶体管M9的第二极与所述第一电压端VGL连接，所述第十晶体管M10的栅极与所述第四信号端CKB连接，所述第十晶体管M10的第一极与所述第十一晶体管M11的第二极连接，所述第十一晶体管M11的栅极与所述第三信号端CK连接，所述第十一晶体管M11的第一极与所述上拉节点PU连接。
本实施例中，所述复位单元102包括第二晶体管M2，所述第二晶体管M2的栅极与所述复位端连接，所述第二晶体管M2的第一极与所述上拉节点PU连接，所述第二晶体管M2的第二极与所述第二电压端连接。所述下拉单元103包括第六晶体管M6、第七晶体管M7、第八晶体管M8以及第一电容C，所述第六晶体管M6的栅极与所述上拉节点PU连接，所述第六晶体管M6的第一极与所述下拉节点PD连接，所述第六晶体管M6的第二极与所述第一电压端VGL连接，所述第七晶体管M7的栅极与所述输出端OUT连接，所述第七晶体管M7的第一极与所述下拉节点PD连接，所述第七晶体管M7的第二极与所述第一电压端VGL连接，所述第八晶体管M8的栅极与所述第四信号端CKB连接，所述第八晶体管M8的第一极与所述第四信号端CKB连接，所述第八晶体管M8的第二极与所述下拉节点PD连接，所述第一电容C的第一极与所述上拉节点PU连接，所述第一电容C的第二极与所述输出端OUT连接。
参见图2，所述输出单元104包括第三晶体管M3和第四晶体管M4，所述第三晶体管M3的栅极与所述上拉节点PU连接，所述第三晶体管M3的第一极与所述第三信号端CK连接，所述第三晶体管M3的第二极与所述输出端OUT连接，所述第四晶体管M4的栅极与所述下拉节点PD连接，所述第四晶体管M4的第一极与所述输出端OUT连接，所述第四晶体管M4的第二极与所述第一电压端VGL。
本实施例中，所述第十晶体管M10和所述第十一晶体管M11为PMOS晶体管，所述第一晶体管M1、所述第二晶体管M2、所述第三晶体管M3、所述第四晶体管M4、所述第五晶体管M5、所述第六晶体管M6、所述第七晶体管M7、所述第八晶体管M8以及所述第九晶体管M9为NMOS晶体管。可选的，所述第十晶体管M10和所述第十一晶体管M11为NMOS晶体管，所述第一晶体管M1、所述第二晶体管M2、所述第三晶体管M3、所述第四晶体管M4、所述第五晶体管M5、所述第六晶体管M6、所述第七晶体管M7、所述第八晶体管M8以及所述第九晶体管M9为PMOS晶体管。
本实施例提供的驱动电路包括上拉单元、复位单元、下拉单元以及输出单元，上拉单元根据第一信号端、第二信号端、第三信号端、第四信号端的输入信号以及下拉节点的电位控制上拉节点的电位，复位单元根据复位端的输入信号控制下拉节点的电位，下拉单元根据第四信号端的输入信号、输出端的输出信号以及上拉节点的电位控制下拉节点的电位，输出单元根据第三信号端的输入信号、下拉节点和上拉节点的电位控制输出端的输出信号。本实施例提供的技术方案使得驱动电路之中的上拉节点的电位可以正常拉低，从而避免Gate信号受到其他信号的干扰，使得本行的显示与其它行的显示保持一致，提高了显示画面的均一性，最终提高了显示画面的品质。
实施例二
图3为本发明实施例二提供的一种驱动电路的驱动方法的流程图。参见图1和图3，所述驱动电路包括上拉单元101、复位单元102、下拉单元103以及输出单元104，所述上拉单元101分别与第一信号端CN、第二信号端STV、第三信号端CK、第四信号端CKB、第一电压端VGL、下拉节点PD以及上拉节点PU连接，所述下拉节点PD为所述上拉单元101、下拉单元103与输出单元104的连接点，所述上拉节点PU为所述上拉单元101、下拉单元103、复位单元102与输出单元104的连接点，所述复位单元102分别与复位端、第二电压端以及上拉节点PU连接，所述下拉单元103分别与第四信号端CKB、第一电压端VGL、输出端OUT、上拉节点PU以及下拉节点PD连接，所述输出单元104分别与第三信号端CK、第一电压端VGL、输出端OUT、上拉节点PU以及下拉节点PD连接。本实施例提供的技术方案使得驱动电路之中的上拉节点PU的电位可以正常拉低，从而避免Gate信号受到其他信号的干扰，使得本行的显示与其它行的显示保持一致，提高了显示画面的均一性，最终提高了显示画面的品质。
所述驱动电路的驱动方法包括：
步骤1001、所述上拉单元根据所述第一信号端、所述第二信号端、所述第三信号端、所述第四信号端的输入信号以及所述下拉节点的电位控制所述上拉节点的电位。
步骤1002、所述复位单元根据所述复位端的输入信号控制所述下拉节点的电位。
步骤1003、所述下拉单元根据所述第四信号端的输入信号、所述输出端的输出信号以及所述上拉节点的电位控制所述下拉节点的电位。
步骤1004、所述输出单元根据所述第三信号端的输入信号、所述下拉节点和所述上拉节点的电位控制所述输出端的输出信号。
图4为实施例二之中驱动电路的工作时序图。如图4所示，本实施例提供第N行显示的Gate电压，当第N+1行正常进行时，第N+1行的Gate信号会作为复位端的输入信号，此时第二晶体管M2导通，第二电压端的低电压直接将上拉节点PU拉低至低电位，此时第三晶体管M3断开，从而隔绝噪音信号对输出信号的干扰，使得Gate信号在之后的一帧时间之内保持低电位。
本实施例在驱动电路之中设置第九晶体管M9、第十晶体管M10以及第十一晶体管M11，当第N行为扫描阶段的最后一行时，本实施例输出Touch信号，此时第三信号端CK和第四信号端CKB为低电位，第N+1行的上位节点已经为高电位，因此PU(N+1)为高电位，第九晶体管M9导通。由于第三信号端CK和第四信号端CKB为低电位，因此第十晶体管M10和第十一晶体管M11导通，第N行的上拉节点PU拉低至低电位，此时上拉节点PU的低电位使得第三晶体管M3M3断开，避免输出端OUT的Gate信号受到其它信号的干扰，使得本行的显示与其它行的显示保持一致，提高了显示画面的均一性，最终提高了显示画面的品质。
本实施例提供的驱动电路的驱动方法之中，所述驱动电路包括上拉单元、复位单元、下拉单元以及输出单元，上拉单元根据第一信号端、第二信号端、第三信号端、第四信号端的输入信号以及下拉节点的电位控制上拉节点的电位，复位单元根据复位端的输入信号控制下拉节点的电位，下拉单元根据第四信号端的输入信号、输出端的输出信号以及上拉节点的电位控制下拉节点的电位，输出单元根据第三信号端的输入信号、下拉节点和上拉节点的电位控制输出端的输出信号。本实施例提供的技术方案使得驱动电路之中的上拉节点的电位可以正常拉低，从而避免Gate信号受到其他信号的干扰，使得本行的显示与其它行的显示保持一致，提高了显示画面的均一性，最终提高了显示画面的品质。
实施例三
本实施例提供一种显示面板，包括实施例一提供的驱动电路，具体内容可参照实施例一的描述，此处不再赘述。
本实施例提供的显示面板之中，所述驱动电路包括上拉单元、复位单元、下拉单元以及输出单元，上拉单元根据第一信号端、第二信号端、第三信号端、第四信号端的输入信号以及下拉节点的电位控制上拉节点的电位，复位单元根据复位端的输入信号控制下拉节点的电位，下拉单元根据第四信号端的输入信号、输出端的输出信号以及上拉节点的电位控制下拉节点的电位，输出单元根据第三信号端的输入信号、下拉节点和上拉节点的电位控制输出端的输出信号。本实施例提供的技术方案使得驱动电路之中的上拉节点的电位可以正常拉低，从而避免Gate信号受到其他信号的干扰，使得本行的显示与其它行的显示保持一致，提高了显示画面的均一性，最终提高了显示画面的品质。
实施例四
本实施例提供一种显示装置，包括实施例三提供的显示面板，具体内容可参照实施例三的描述，此处不再赘述。
本实施例提供的显示装置之中，所述驱动电路包括上拉单元、复位单元、下拉单元以及输出单元，上拉单元根据第一信号端、第二信号端、第三信号端、第四信号端的输入信号以及下拉节点的电位控制上拉节点的电位，复位单元根据复位端的输入信号控制下拉节点的电位，下拉单元根据第四信号端的输入信号、输出端的输出信号以及上拉节点的电位控制下拉节点的电位，输出单元根据第三信号端的输入信号、下拉节点和上拉节点的电位控制输出端的输出信号。本实施例提供的技术方案使得驱动电路之中的上拉节点的电位可以正常拉低，从而避免Gate信号受到其他信号的干扰，使得本行的显示与其它行的显示保持一致，提高了显示画面的均一性，最终提高了显示画面的品质。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (8)

1.一种驱动电路，其特征在于，包括：
上拉单元，分别与第一信号端、第二信号端、第三信号端、第四信号端、第一电压端、下拉节点以及上拉节点连接，用于根据所述第一信号端、所述第二信号端、所述第三信号端、所述第四信号端的输入信号以及所述下拉节点的电位控制所述上拉节点的电位，所述下拉节点为上拉单元、下拉单元与输出单元的连接点，所述上拉节点为上拉单元、下拉单元、复位单元与输出单元的连接点；
复位单元，分别与复位端、第二电压端以及上拉节点连接，用于根据所述复位端的输入信号控制所述下拉节点的电位；
下拉单元，分别与第四信号端、第一电压端、输出端、上拉节点以及下拉节点连接，用于根据所述第四信号端的输入信号、所述输出端的输出信号以及所述上拉节点的电位控制所述下拉节点的电位；
输出单元，分别与第三信号端、第一电压端、输出端、上拉节点以及下拉节点连接，用于根据所述第三信号端的输入信号、所述下拉节点和所述上拉节点的电位控制所述输出端的输出信号；
所述上拉单元包括第一晶体管、第五晶体管、第九晶体管、第十晶体管以及第十一晶体管；
所述第一晶体管的栅极与所述第二信号端连接，所述第一晶体管的第一极与所述第一信号端连接，所述第一晶体管的第二极与所述上拉节点连接；
所述第五晶体管的栅极与所述下拉节点连接，所述第五晶体管的第一极与所述上拉节点连接，所述第五晶体管的第二极与所述第一电压端连接；
所述第九晶体管的栅极与下一级上拉节点连接，所述第九晶体管的第一极与所述第十晶体管的第二极连接，所述第九晶体管的第二极与所述第一电压端连接；
所述第十晶体管的栅极与所述第四信号端连接，所述第十晶体管的第一极与所述第十一晶体管的第二极连接；
所述第十一晶体管的栅极与所述第三信号端连接，所述第十一晶体管的第一极与所述上拉节点连接。
2.根据权利要求1所述的驱动电路，其特征在于，所述复位单元包括第二晶体管，所述第二晶体管的栅极与所述复位端连接，所述第二晶体管的第一极与所述上拉节点连接，所述第二晶体管的第二极与所述第二电压端连接。
3.根据权利要求2所述的驱动电路，其特征在于，所述下拉单元包括第六晶体管、第七晶体管、第八晶体管以及第一电容；
所述第六晶体管的栅极与所述上拉节点连接，所述第六晶体管的第一极与所述下拉节点连接，所述第六晶体管的第二极与所述第一电压端连接；
所述第七晶体管的栅极与所述输出端连接，所述第七晶体管的第一极与所述下拉节点连接，所述第七晶体管的第二极与所述第一电压端连接；
所述第八晶体管的栅极与所述第四信号端连接，所述第八晶体管的第一极与所述第四信号端连接，所述第八晶体管的第二极与所述下拉节点连接；
所述第一电容的第一极与所述上拉节点连接，所述第一电容的第二极与所述输出端连接。
4.根据权利要求3所述的驱动电路，其特征在于，所述输出单元包括第三晶体管和第四晶体管；
所述第三晶体管的栅极与所述上拉节点连接，所述第三晶体管的第一极与所述第三信号端连接，所述第三晶体管的第二极与所述输出端连接；
所述第四晶体管的栅极与所述下拉节点连接，所述第四晶体管的第一极与所述输出端连接，所述第四晶体管的第二极与所述第一电压端连接。
5.根据权利要求4所述的驱动电路，其特征在于，所述第十晶体管和所述第十一晶体管为PMOS晶体管，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第七晶体管、所述第八晶体管以及所述第九晶体管为NMOS晶体管。
6.根据权利要求4所述的驱动电路，其特征在于，所述第十晶体管和所述第十一晶体管为NMOS晶体管，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第七晶体管、所述第八晶体管以及所述第九晶体管为PMOS晶体管。
7.一种显示面板，其特征在于，包括权利要求1至6任一所述的驱动电路。
8.一种显示装置，其特征在于，包括权利要求7所述的显示面板。
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