CN104616618B - 移位寄存器单元、移位寄存器、显示面板及显示装置 - Google Patents
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Abstract
本发明提供了一种移位寄存器单元、移位寄存器、显示面板以及显示装置，通过在移位寄存器单元中设置：源、漏极分别连接到第一低电平信号输入端和上拉节点的放电薄膜晶体管；第一放电控制单元，与放电薄膜晶体管的栅极连接，用于在第一时间和第二时间之间输出第一控制信号到放电薄膜晶体管的栅极，使得放电薄膜晶体管处于导通状态，以将第一低电平信号输出到上拉节点，对上拉节点进行放电；第一时间为移位寄存器处理完第一帧的结束时间，第二时间为移位寄存器处理与第一帧相邻的第二帧的开始时间，从而可保证移位寄存器单元的正常工作。
Description
技术领域
本发明涉及显示技术领域，具体可以涉及一种移位寄存器单元、移位寄存器、显示面板及显示装置。
背景技术
现有技术中，在每一帧处理过程中，都会在本级驱动输出节点输出栅极驱动信号之后，对上拉节点进行拉低放电处理，以免在本帧处理过程中误打开栅极驱动信号输出控制晶体管，造成栅极驱动信号的误输出。
然而，现有技术中，上述的上拉节点拉低放电处理都是利用下一个移位寄存器单元的输出信号作为复位信号来实现的。而移位寄存器单元的输出信号是一个短时间的脉冲信号，时间非常短，能够释放的电量有限，导致上拉节点的放电并不完全。
这种帧内处理的放点不完全在短时间来看问题并不大，但一旦连续工作一段时间后，累积的电量越来越多，就会导致上拉节点处于不正确电位，如在本级输出栅极驱动信号之后还是保持高电平，致使栅极驱动信号输出控制晶体管仍然处于导通状态，从而造成栅极驱动信号的误输出。
发明内容
本发明提供一种移位寄存器单元、移位寄存器、显示面板及显示装置，可确保移位寄存器单元正常工作。
本发明提供方案如下：
本发明实施例提供了一种移位寄存器单元，能够通过级联方式形成移位寄存器，所述移位寄存器单元包括一自举电容，所述自举电容连接于本级驱动输出节点和上拉节点之间，所述移位寄存器单元还包括：
第一低电平信号输入端，用于接收第一低电平信号；
源、漏极分别连接到所述第一低电平信号输入端和所述上拉节点的放电薄膜晶体管；
第一放电控制单元，与所述放电薄膜晶体管的栅极连接，用于在第一时间和第二时间之间输出第一控制信号到所述放电薄膜晶体管的栅极，使得所述放电薄膜晶体管处于导通状态，以将所述第一低电平信号输出到所述上拉节点，对所述上拉节点进行放电；
所述第一时间为所述移位寄存器处理完第一帧的结束时间，所述第二时间为所述移位寄存器处理与所述第一帧相邻的第二帧的开始时间。
优选的，所述放电薄膜晶体管为：
第一复位薄膜晶体管，所述第一复位薄膜晶体管的栅极还与复位信号输入端连接；或
下拉薄膜晶体管，所述下拉薄膜晶体管的栅极还与下拉节点连接。
优选的，所述第一放电控制单元包括：
第一控制信号输入端，用于在第一时间和第二时间之间接收第一控制信号；
栅极连接所述第一控制信号输入端，源、漏极分别连接到所述第一控制信号输入端和所述放电薄膜晶体管的栅极的控制薄膜晶体管。
优选的，所述移位寄存器单元还包括：
第一下拉节点电位控制单元，用于在上拉节点处于高电平时控制所述下拉节点处于低电平；
第二下拉节点电位控制单元，用于在本级驱动输出节点输出高电平后控制所述下拉节点处于高电平；
所述第一下拉节点电位控制单元包括：
栅极连接输入所述上拉节点，源、漏极分别连接到所述下拉节点和所述第一低电平信号输入端的薄膜晶体管；
栅极连接输入信号输入端，源、漏极分别连接到所述下拉节点和所述第一低电平信号输入端的薄膜晶体管；
所述第二下拉节点电位控制单元包括：
下拉节点控制信号输入端，用于接收第一下拉节点控制信号，本级驱动输出节点输出高电平后，所述第一下拉节点控制信号为高电平；
栅极连接所述下拉节点控制信号输入端，源、漏极分别连接到所述下拉节点控制信号输入端和所述下拉节点的薄膜晶体管。
优选的，所述下拉节点控制信号为高电平信号和低电平信号交错形成的信号。
优选的，所述移位寄存器单元还包括：
驱动信号输入端，用于接收栅极驱动信号；
栅极连接所述上拉节点，源、漏极分别连接到所述驱动信号输入端和本级驱动输出节点的薄膜晶体管；
所述第一下拉节点电位控制单元还包括：
栅极连接栅极驱动信号输入端，源、漏极分别连接到所述下拉节点和所述第一低电平信号输入端的薄膜晶体管；
所述栅极驱动信号为所述下拉节点控制信号的反相信号。
优选的，所述移位寄存器单元还包括：
驱动信号输入端，用于接收栅极驱动信号；
栅极连接所述上拉节点，源、漏极分别连接到所述驱动信号输入端和本级驱动输出节点的薄膜晶体管；
栅极连接所述复位信号输入端，源、漏极分别连接到所述第一低电平信号输入端和所述上拉节点的第一复位薄膜晶体管
栅极连接所述复位信号输入端，源、漏极分别连接到所述本级驱动输出节点和第二低电平信号输入端的第二复位薄膜晶体管；
所述第一低电平信号输入端输出的第一低电平信号的电压值小于所述第二低电平信号输入端输出的第二低电平信号的电压值。
优选的，所述移位寄存器单元还包括：
栅极连接下拉节点，源、漏极分别连接到所述本级驱动输出节点和第二低电平信号输入端的薄膜晶体管；和/或
栅极连接下拉节点控制信号输入端，源、漏极分别连接到所述本级驱动输出节点和第二低电平信号输入端的薄膜晶体管；
本级驱动输出节点输出高电平后，所述下拉节点控制信号输入端输入高电平。
优选的，所述移位寄存器单元还包括：
驱动信号输入端，用于接收栅极驱动信号；
栅极连接所述上拉节点，源、漏极分别连接到所述驱动信号输入端和所述本级驱动输出节点的薄膜晶体管；
栅极连接所述上拉节点，源、漏极分别连接到所述驱动信号输入端和本级控制输出节点的薄膜晶体管；
栅极连接下拉节点，源、漏极分别连接到所述本级控制输出节点和第一低电平信号输入端的薄膜晶体管；
所述控制输出节点和下一级移位寄存器单元的启动信号输入端以及上一级移位寄存器单元的复位信号输入端连接。
本发明实施例还提供了一种移位寄存器单元驱动方法，该方法具体可用于驱动上述本发明实施例提供的移位寄存器单元；
所述方法包括：
在第一时间和第二时间之间，第一放电控制单元输出第一控制信号到放电薄膜晶体管的栅极，使得放电薄膜晶体管处于导通状态，以使放电薄膜晶体管源、漏极连接的第一低电平信号输入端与上拉节点之间电路导通，使所述第一低电平信号输入端接收的第一低电平信号输出到所述上拉节点，对所述上拉节点进行放电。
优选的，所述方法在第一阶段，第一控制信号输入端接收低电平信号，启动信号输入端接收高电平信号，驱动信号输入端接收低电平信号，下拉节点控制信号输入端接收高电平信号，复位信号输入端接收低电平信号；
所述方法在第二阶段，第一控制信号输入端接收低电平信号，启动信号输入端接收低电平信号，驱动信号输入端接收高电平信号，下拉节点控制信号输入端接收低电平信号，复位信号输入端接收低电平信号；
上述方法在第三阶段，第一控制信号输入端接收低电平信号，启动信号输入端接收低电平信号，驱动信号输入端接收低电平信号，下拉节点控制信号输入端接收高电平信号，复位信号输入端接收高电平信号；
所述方法在第四阶段，第一控制信号输入端接收高电平信号，启动信号输入端、驱动信号输入端、下拉节点控制信号输入端、复位信号输入端无信号接收；
所述第一阶段、第二阶段、第三阶段，为所述第一帧周期内连续的时间阶段；
所述第四阶段为所述第一时间和第二时间之间。
本发明实施例还提供了一种移位寄存器，所述移位寄存器具体可由多个上述本发明实施例提供的移位寄存器单元级联形成。
本发明实施例还提供了一种显示面板，所述显示面板具体可以包括上述本发明实施例提供的移位寄存器。
本发明实施例还提供了一种显示装置，所述显示装置具体可以包括上述本发明实施例提供的显示面板。
从以上所述可以看出，本发明提供的移位寄存器单元、移位寄存器、显示面板以及显示装置，通过在移位寄存器单元中设置：第一低电平信号输入端，用于接收第一低电平信号；源、漏极分别连接到所述第一低电平信号输入端和所述上拉节点的放电薄膜晶体管；第一放电控制单元，与所述放电薄膜晶体管的栅极连接，用于在第一时间和第二时间之间输出第一控制信号到所述放电薄膜晶体管的栅极，使得所述放电薄膜晶体管处于导通状态，以将所述第一低电平信号输出到所述上拉节点，对所述上拉节点进行放电；所述第一时间为所述移位寄存器处理完第一帧的结束时间，所述第二时间为所述移位寄存器处理与所述第一帧相邻的第二帧的开始时间，从而可在相邻的两帧处理之间，对上拉节点进行拉低处理，从而可及时释放上拉在上一帧处理过后残留的电信号，避免了上一帧处理完毕之后残留的电信号作为噪声累积到下一帧处理周期，保证了移位寄存器单元的正常工作。
附图说明
图1为本发明实施例提供的移位寄存器单元结构示意图一；
图2为本发明实施例提供的移位寄存器单元结构示意图二；
图3为本发明实施例提供的移位寄存器单元结构示意图三；
图4为本发明实施例提供的移位寄存器单元结构示意图四；
图5为本发明实施例提供的移位寄存器单元结构示意图五；
图6为本发明实施例提供的移位寄存器单元结构示意图六；
图7为本发明实施例提供的移位寄存器单元结构示意图七；
图8为本发明实施例提供的移位寄存器单元结构示意图八；
图9为本发明实施例提供的移位寄存器单元结构示意图九；
图10为本发明实施例提供的移位寄存器单元结构示意图十；
图11为本发明实施例提供的移位寄存器单元所适用的时序示意图；
图12为本发明实施例通过的移位寄存器结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本发明保护的范围。
除非另作定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明专利申请说明书以及权利要求书中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也相应地改变。
本发明实施例提供了一种移位寄存器单元，能够通过级联方式形成移位寄存器，该移位寄存器单元包括一自举电容(C)，该自举电容C连接于本级驱动输出节点(OUTPUT)和上拉节点(PU)之间。
如图1所示，该移位寄存器单元具体还可以包括：
第一低电平信号输入端(LVGL)，用于接收第一低电平信号；
源、漏极分别连接到第一低电平信号输入端LVGL和上拉节点PU的放电薄膜晶体管(M1)；
第一放电控制单元1，与放电薄膜晶体管M1的栅极连接，用于在第一时间和第二时间之间输出第一控制信号到放电薄膜晶体管M1的栅极，使得放电薄膜晶体管M1处于导通状态，以将第一低电平信号输出到上拉节点PU，对上拉节点PU进行放电。
本发明实施例中所涉及的第一时间，具体可为移位寄存器处理完第一帧的结束时间，本发明实施例所涉及的第二时间，具体可为移位寄存器处理与第一帧相邻的第二帧的开始时间。
本发明实施例所提供的移位寄存器单元，通过上述第一下拉控制单元1的设置，可在相邻的两帧处理之间，对上拉节点PU进行拉低处理，从而可及时释放上拉PU在上一帧处理过后残留的电信号，避免了上一帧处理完毕之后残留的电信号作为噪声累积到下一帧处理周期，保证了移位寄存器单元的正常工作。
在一具体实施例中，本发明实施例所涉及的放电薄膜晶体管M1可以单独设置，以实现其放电的功能。
另外，移位寄存器的工作可以概括为如下的几个阶段，如下：
第I阶段，上拉节点PU应该被拉高；
第II阶段，上拉节点PU电位继续升高，移位寄存器输出高电平；
第III阶段，放电及复位阶段，此时上拉节点PU的电位放电至低电平。
那么可以发现，在第三阶段，上拉节点PU需要被拉低至低电平并维持低电平。而在第三阶段对上拉节点PU进行放电有两种方式，即：
如图2所示，当下一个移位寄存器单元输出高电平信号时，该信号同时作为上一级移位寄存器单元的复位信号，输出到连接上拉节点PU和低电平信号输入端的第一复位薄膜晶体管(M2)的栅极；和
如图3所示，通过控制下拉节点(PD)处于高电平，并将高电平信号输出到连接上拉节点PU和低电平信号输入端的下拉薄膜晶体管(M8)的栅极。
通过以上描述可以发现，第一放电控制单元1是在相邻帧之间控制放电薄膜晶体管M1对上拉节点PU进行放电，而在每一帧的处理过程中，也需要对上拉节点PU进行下拉放电处理(如在放电复位阶段)，而两个放电过程的时间相互错开，并不会相互影响，因此，在本发明的具体实施例中，上述的第一薄膜晶体管M1可以利用帧处理过程中的下拉薄膜晶体管M8或第一复位晶体管M2来实现，以减少薄膜晶体管的使用，降低电路设计的复杂度和实现成本。
可见，在具体的实施例中，本发明实施例所涉及的放电薄膜晶体管M1具体还可为：第一复位薄膜晶体管M2(如图2所示)，或者下拉薄膜晶体管M8(如图3所示)。
那么，从图2中发现，第一复位薄膜晶体管M2的栅极除与第一放电控制单元1连接之外，还与复位信号输入端(Rst)连接，以使第一复位薄膜晶体管M2在放电复位阶段以及连续两帧之间的时间段内，分别对上拉节点PU进行放电。
而如图3所示，下拉薄膜晶体管M8的栅极除与第一放电控制单元1连接之外，还与下拉节点PD连接，以使下拉薄膜晶体管M8在放电复位阶段以及连续两帧之间的时间段内，分别对上拉节点UP进行放电。
在一具体实施例中，本发明实施例所涉及的第一放电控制单元1的具体实现方式可如图4所示，包括：
第一控制信号输入端(STV)，用于接收在第一时间和第二时间之间接收第一控制信号；
栅极连接第一控制信号输入端STV，源、漏极分别连接到第一控制信号输入端STV和放电薄膜晶体管M1的栅极的控制薄膜晶体管(M10)。
在图4所示实施例中，放电薄膜晶体管即可为单独设置的放电薄膜晶体管M1，也可以是第一复位薄膜晶体管M2，或者是下拉薄膜晶体管M8。
那么，在本发明实施例所涉及的第一时间与第二时间之间，第一控制信号输入端STV接收具有一电位(高电平或低电平)的第一控制信号，以使控制薄膜晶体管M10处于导通状态，这样，第一控制信号可以传输至放电薄膜晶体管M1的栅极，使放电薄膜晶体管M1处于导通状态，以实现在第一时间与第二时间之间对上拉节点PU进行放电处理。
在本发明一具体实施例中，还可通过引入下拉节点PD电压控制方式，例如引入预充电阶段处于高电平的启动信号(一般为上一级移位寄存器单元输出的信号)来确保下拉节点PD的可以被拉低，以防止下拉节点PD的残留电信号对下拉薄膜晶体管M8的影响，提升移位寄存器的性能。
如图5所示，该实施例中，移位寄存器单元具体还可以包括：
第一下拉节点电位控制单元2，用于在上拉节点PU处于高电平时控制下拉节点PD处于低电平；
第二下拉节点电位控制单元3，用于在本级驱动输出节点OUTPUT输出高电平后(例如充电阶段之后放电复位阶段)控制下拉节点PD处于高电平。
第一下拉节点电位控制单元2具体可以包括：
栅极连接输入上拉节点PU，源、漏极分别连接到下拉节点PD和第一低电平信号输入端LVGL的薄膜晶体管M6；
栅极连接启动信号输入端(INPUT)，源、漏极分别连接到下拉节点PD和第一低电平信号输入端LVGL的薄膜晶体管M7；
第二下拉节点电位控制单元3具体可以包括：
下拉节点PD控制信号输入端(CLKB)，用于接收第一下拉节点PD控制信号，本级驱动输出节点OUTPUT输出高电平后，第一下拉节点PD控制信号为高电平；
栅极连接下拉节点PD控制信号输入端CLKB，源、漏极分别连接到下拉节点PD控制信号输入端CLKB和下拉节点PD的薄膜晶体管M5。
现有技术中，当本级驱动输出节点OUTPUT输出高电平信号之后，下拉薄膜晶体管M8一直处于导通的状态，直至下一次上拉节点PU处于高电平。因此，现有技术中，下拉薄膜晶体管M8会长时间处于栅极高压状态，导致寿命较短。为了克服上述问题，在本发明的具体实施例中，通过下拉节点PD控制信号输入端CLKB的设置，使得下拉节点PD仅在两次低拉过程之间周期性处于高电平状态(即放电复位阶段)，大大缩减了由下拉节点PD控制的下拉薄膜晶体管M8处于栅极高压状态的时间，提高了器件的寿命。
另外，如图5所示，本发明实施例所提供的移位寄存器单元内还可以设置薄膜晶体管(M15)，以实现对启动信号输入端INPUT的控制。
本发明实施例中，下拉节点PD控制信号具体可为高电平信号和低电平信号交错形成的信号。
在本级驱动输出节点OUTPUT输出高电平时(即充电阶段)，下拉节点PD需要处于低电平，以避免错误的导通下拉薄膜晶体管M8，造成用于控制栅极驱动信号输出的薄膜晶体管(M3)错误的关断。在本发明的具体实施例中，已经设置了薄膜晶体管M6和薄膜晶体管M7，但为了确保下拉节点PD处于正确的电位，本发明具体实施例中，进一步引入栅极驱动信号来控制一个新增加的薄膜晶体管(M9)的导通，实现对下拉节点PD的电位控制，确保移位寄存器单元的正常工作。
同时，设计栅极驱动信号为高低电平周期性变化的信号，使得新增加的薄膜晶体管M9不会长期处于栅极高压状态，提高器件寿命。
那么，在一具体实施例中，如图6所示，本发明实施例所提供的所述移位寄存器单元具体还可以包括：
驱动信号输入端(CLK)，用于接收栅极驱动信号；
栅极连接上拉节点PU，源、漏极分别连接到驱动信号输入端CLK和本级驱动输出节点OUTPUT的薄膜晶体管M3；
第一下拉节点PD电位控制单元2具体还可以包括：
栅极连接栅极驱动信号输入端CLK，源、漏极分别连接到下拉节点PD和第一低电平信号输入端LVGL的薄膜晶体管M9；
本发明实施例中，栅极驱动信号具体可为下拉节点PD控制信号的反相信号。
在移位寄存器电路中传统的GOA电路，最大的薄膜晶体管M3的阈值电压一般为正值。但由于制作工艺、工作环境等因素的影响，薄膜晶体管M3的阈值电压会产生漂移，出现负值的情形。为了保证薄膜晶体管M3阈值电压为负时还能够正常工作，在本发明的具体实施例中，还可设置两个低电平信号输入端即第一低电平信号输入端LVGL和第二低电平信号输入端(VGL)，本级驱动输出节点OUTPUT的拉低由第二低电平信号输入端VGL输出的信号负责，而上拉节点PU的拉低由输出的低电平信号的电压值更低的第一低电平信号输入端LVGL输入的信号负责，使得即使薄膜晶体管M3阈值电压为负时移位寄存器仍能够正常工作。
这样，如图7所示本发明实施例提供的移位寄存器单元具体还可以包括：
驱动信号输入端CLK，用于接收栅极驱动信号；
栅极连接上拉节点PU，源、漏极分别连接到驱动信号输入端CLK和本级驱动输出节点OUTPUT的薄膜晶体管M3；
栅极连接复位信号输入端Rst，源、漏极分别连接到第一低电平信号输入端LVGL和上拉节点PU的第一复位薄膜晶体管M2；
栅极连接复位信号输入端Rst，源、漏极分别连接到本级驱动输出节点OUTPUT和第二低电平信号输入端VGL的第二复位薄膜晶体管M4。
同时，该实施例中，第一低电平信号的电压值小于第二低电平信号。
为了保证本级驱动输出节点OUTPUT的正常工作，本发明实施例还为本级驱动输出节点OUTPUT的拉低提供了至少一个辅助拉低的薄膜晶体管M13和/或薄膜晶体管M14，其中薄膜晶体管M13由下拉节点PD控制，而薄膜晶体管M14由下拉节点PD控制信号输入端CLKB输出的信号控制。
按照驱动时序的设计，当本级驱动输出节点OUTPUT输出高电平之后，下拉节点PD应该处于高电平，以导通下拉薄膜晶体管M8，保证上拉节点PU处于低电平。而本级驱动输出节点OUTPUT输出高电平后，下拉节点PD控制信号输入端CLKB输出高电平。
因此，当本级驱动输出节点OUTPUT输出高电平之后，下拉节点PD处于高电平，而下拉节点PD控制信号输入端CLKB也输出高电平，二者都可以达到重置信号的作用，实现了对第二复位薄膜晶体管M4的备份。
那么，如图8所示，本发明实施例所提供的移位寄存器单元，具体还可以包括：
栅极连接下拉节点PD，源、漏极分别连接到本级驱动输出节点OUTPUT和第二低电平信号输入端VGL的薄膜晶体管M13；和/或
栅极连接下拉节点PD控制信号输入端CLKB，源、漏极分别连接到本级驱动输出节点OUTPUT和第二低电平信号输入端VGL的薄膜晶体管M14。
本级驱动输出节点(OUTPUT)输出高电平后，所述PD节点控制信号输入端(CLKB)输出高电平。
现有技术中，每一个移位寄存器单元的输出都具有3个作用：
1、输出栅极驱动信号给显示区域的栅线，以实现显示区域的按行扫描；
2、输出控制信号给上一级移位寄存器单元，作为上一级移位寄存器单元的复位信号；
3、输出控制信号给下一级移位寄存器单元，作为下一级移位寄存器单元的启动信号。
从以上的描述可以发现，移位寄存器单元的输出有3个作用，在现有技术中，每一个移位寄存器单元都只有一个驱动输出节点OUTPUT，因此其控制和输出由一个节点即接口来实现，容易导致控制和输出之间相互干扰。
为了降低这种干扰，本发明实施例中增加一个本级驱动输出节点的镜像节点即本级控制输出节点OUTPUT_C(二者的输出信号相同但连接关系不同)，以实现控制和输出的分离，降低控制和输出之间的相互干扰。
在一具体实施例中，本级驱动输出节点可与对应的栅线连接，而本级控制输出节点可与上一级和下一级移位寄存器单元连接。
按照驱动时序的设计，当本级驱动输出节点OUTPUT输出高电平之后，下拉节点PD应该处于高电平，以导通下拉薄膜晶体管M8，保证上拉节点PU处于低电平。因此，在本发明具体实施例中，可增设一薄膜晶体管M12由下拉节点PD控制进行放电，实现了持续的放电，防止本级驱动输出节点OUTPUT输出错误的信号。
那么，如图9所示，本发明实施例提供的移位寄存器单元具体还可以包括：
驱动信号输入端(CLK)，用于接收栅极驱动信号；
栅极连接上拉节点PU，源、漏极分别连接到驱动信号输入端CLK和本级驱动输出节点OUTPUT的薄膜晶体管M3；
栅极连接所述上拉节点PU，源、漏极分别连接到驱动信号输入端CLK和本级控制输出节点OUTPUT_C的薄膜晶体管M11；
栅极连接下拉节点PD，源、漏极分别连接到所述本级控制输出节点OUTPUT_C和第一低电平信号输入端LVGL的薄膜晶体管(M12)；
所述控制输出节点和下一级移位寄存器单元的启动信号输入端INPUT以及上一级移位寄存器单元的复位信号输入端Rst连接。
本发明实施例所提供的移位寄存器单元的一个完整结构示意图可如图10所示。
上述本发明实施例所涉及的薄膜晶体管，具体可为N型薄膜晶体管，但是，可以理解的是，通过简单的时序变化，以上薄膜晶体管还可为P型薄膜晶体管。
本发明实施例还提供了一种移位寄存器单元驱动方法，该方法具体可以用于驱动上述本发明实施例通过的移位寄存器单元。
该方法具体可以包括：
在第一时间和第二时间之间，第一放电控制单元1输出第一控制信号到放电薄膜晶体管M1的栅极，使得放电薄膜晶体管M1处于导通状态，以使放电薄膜晶体管M1源、漏极连接的第一低电平信号输入端LVGL与上拉节点UP之间电路导通，使第一低电平信号输入端LVGL接收的第一低电平信号输出到上拉节点PU，对上拉节点PU进行放电。
本发明实施例中所涉及的第一时间，具体可为移位寄存器处理完第一帧的结束时间，本发明实施例所涉及的第二时间，具体可为移位寄存器处理与第一帧相邻的第二帧的开始时间。
下面，以附图11所示时序图应用于如图10所示移位寄存器单元为例，对本发明实施例提供的移位寄存器单元的一个具体工作周期进行详细的描述。
本发明实施例所提供的移位寄存器单元，在一帧时间周期内，具体可以包括三个阶段：第一阶段即预充电阶段、第二阶段即充电阶段以及第三阶段即放电复位阶段。由于本发明实施例所提供的移位寄存器中还可在相邻的两帧之间对上拉节点PU进行放电，因此，在图11所示时序图中，还包括相邻两帧之间的放电阶段。
具体的：
在第一阶段即预充电阶段(图11中A所示)，第一控制信号输入端STV可接收低电平信号，启动信号输入端INPUT可接收高电平信号，驱动信号输入端CLK可接收低电平信号，下拉节点PD控制信号输入端CLKB可接收高电平信号，复位信号输入端Rst可接收低电平信号，那么，薄膜晶体管M15、薄膜晶体管M6、薄膜晶体管M7处于导通状态，上拉节点PU电位被拉高，下拉节点PU电位被拉低，薄膜晶体管M14处于导通状态，驱动输出节点OUTPUT输出低电平信号，薄膜晶体管M11处于导通状态，控制输出节点OUTPUT_C输出低电平信号。
在第二阶段即充电阶段(也可以理解为输出阶段)，第一控制信号输入端STV可接收低电平信号，启动信号输入端INPUT可接收低电平信号，驱动信号输入端CLK可接收高电平信号，下拉节点PD控制信号输入端CLKB可接收低电平信号，复位信号输入端Rst可接收低电平信号，那么，薄膜晶体管M3处于导通状态，驱动输出节点OUTPUT输出高电平信号，基于电容C的自举效应，上拉节点PU的电位再次被拉高，薄膜晶体管M11处于导通状态，控制输出节点OUTPUT_C输出高电平信号，薄膜晶体管M9处于导通状态，下拉节点PD继续被放电而导致电位再次被拉低。
第三阶段即放电复位阶段，第一控制信号输入端STV可接收低电平信号，启动信号输入端INPUT可接收低电平信号，驱动信号输入端CLK可接收低电平信号，下拉节点PD控制信号输入端CLKB可接收高电平信号，复位信号输入端Rst可接收高电平信号，那么，薄膜晶体管M5处于导通状态，薄膜晶体管M6、薄膜晶体管M7、薄膜晶体管M9处于截止状态，致使下拉节点PD的电位被拉高，从而使下拉薄膜晶体管M8处于导通状态，同时，第一复位薄膜晶体管M2也处于导通状态，从而实现对上拉节点UP的放电。薄膜晶体管M12、薄膜晶体管M13、薄膜晶体管M14以及第二复位薄膜晶体管M4处于导通状态，从而实现对驱动输出节点OUTPUT以及控制输出节点OUTPUT_C的放电，从而实现上拉节点PU、驱动输出节点OUTPUT以及控制输出节点OUTPUT_C的复位操作。
第四阶段即放电阶段，第一控制信号输入端STV可接收高电平信号，其信号输入端可无信号输入，那么，控制薄膜晶体管M10以及下拉薄膜晶体管M8处于导通状态，从而可在相邻的两帧处理之间，即第一时间与第二时间之间，对上拉节点PU进行放电处理，因此可及时释放上拉PU在上一帧处理过后残留的电信号，避免了上一帧处理完毕之后残留的电信号作为噪声累积到下一帧处理周期，因此可避免栅极信号的误输出等情况的出现，保证了移位寄存器单元的正常工作。
基于本发明实施例所提供的移位寄存器单元，本发明实施例具体还可以提供一种移位寄存器，该移位寄存器具体可由多个上述本发明实施例提供的移位寄存器单元级联形成。
本发明实施例所涉及的移位寄存器，具体可为单栅型或双栅型移位寄存器。由于单栅型移位寄存器仅为常见，因此本发明实施例不再赘述。而当本发明实施例所提供的移位寄存器为双栅型结构时，其具体结构示意图可如图12所示。
本发明实施例还提供了一种显示面板，该显示面板具体可以包括上述本发明实施例提供的移位寄存器。
本发明实施例还提供了一种显示装置，该显示装置具体可以包括上述本发明实施例提供的显示面板。
该显示装置具体可以为液晶面板、液晶电视、液晶显示器、OLED面板、OLED显示器、等离子显示器或电子纸等显示装置。
本发明所述的移位寄存器单元、移位寄存器、显示面板与显示装置，特别适合LTPS(低温多晶硅技术)制程下的GOA电路需求，也可适用于非晶硅工艺下的GOA电路。
需指出的是，本发明实施例所提供的像素电路可适用于非晶硅、多晶硅、氧化物等工艺的薄膜晶体管。同时，上述电路还可以轻易的改成采用P型薄膜晶体管，或CMOS管电路。
本发明提供的移位寄存器单元、移位寄存器、显示面板以及显示装置，通过在移位寄存器单元中设置：第一低电平信号输入端，用于接收第一低电平信号；源、漏极分别连接到所述第一低电平信号输入端和所述上拉节点的放电薄膜晶体管；第一放电控制单元，与所述放电薄膜晶体管的栅极连接，用于在第一时间和第二时间之间输出第一控制信号到所述放电薄膜晶体管的栅极，使得所述放电薄膜晶体管处于导通状态，以将所述第一低电平信号输出到所述上拉节点，对所述上拉节点进行放电；所述第一时间为所述移位寄存器处理完第一帧的结束时间，所述第二时间为所述移位寄存器处理与所述第一帧相邻的第二帧的开始时间，从而可在相邻的两帧处理之间，对上拉节点进行拉低处理，从而可及时释放上拉在上一帧处理过后残留的电信号，避免了上一帧处理完毕之后残留的电信号作为噪声累积到下一帧处理周期，保证了移位寄存器单元的正常工作。
以上所述仅是本发明的实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (14)
1.一种移位寄存器单元，能够通过级联方式形成移位寄存器，所述移位寄存器单元包括一自举电容，所述自举电容连接于本级驱动输出节点和上拉节点之间，其特征在于，所述移位寄存器单元还包括：
第一低电平信号输入端，用于接收第一低电平信号；
源、漏极分别连接到所述第一低电平信号输入端和所述上拉节点的放电薄膜晶体管；
第一放电控制单元，与所述放电薄膜晶体管的栅极连接，用于在第一时间和第二时间之间输出第一控制信号到所述放电薄膜晶体管的栅极，使得所述放电薄膜晶体管处于导通状态，以将所述第一低电平信号输出到所述上拉节点，对所述上拉节点进行放电；
所述第一时间为所述移位寄存器处理完第一帧的结束时间，所述第二时间为所述移位寄存器处理与所述第一帧相邻的第二帧的开始时间。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述放电薄膜晶体管为：
第一复位薄膜晶体管，所述第一复位薄膜晶体管的栅极还与复位信号输入端连接；或
下拉薄膜晶体管，所述下拉薄膜晶体管的栅极还与下拉节点连接。
3.根据权利要求2所述的移位寄存器单元，其特征在于，所述第一放电控制单元包括：
第一控制信号输入端，用于在第一时间和第二时间之间接收第一控制信号；
栅极连接所述第一控制信号输入端，源、漏极分别连接到所述第一控制信号输入端和所述放电薄膜晶体管的栅极的控制薄膜晶体管。
4.根据权利要求2所述的移位寄存器单元，其特征在于，还包括：
第一下拉节点电位控制单元，用于在上拉节点处于高电平时控制所述下拉节点处于低电平；
第二下拉节点电位控制单元，用于在本级驱动输出节点输出高电平后控制所述下拉节点处于高电平；
所述第一下拉节点电位控制单元包括：
栅极连接输入所述上拉节点，源、漏极分别连接到所述下拉节点和所述第一低电平信号输入端的薄膜晶体管；
栅极连接输入信号输入端，源、漏极分别连接到所述下拉节点和所述第一低电平信号输入端的薄膜晶体管；
所述第二下拉节点电位控制单元包括：
下拉节点控制信号输入端，用于接收第一下拉节点控制信号，本级驱动输出节点输出高电平后，所述第一下拉节点控制信号为高电平；
栅极连接所述下拉节点控制信号输入端，源、漏极分别连接到所述下拉节点控制信号输入端和所述下拉节点的薄膜晶体管。
5.根据权利要求4所述的移位寄存器单元，其特征在于，所述下拉节点控制信号为高电平信号和低电平信号交错形成的信号。
6.根据权利要求4所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：
驱动信号输入端，用于接收栅极驱动信号；
栅极连接所述上拉节点，源、漏极分别连接到所述驱动信号输入端和本级驱动输出节点的薄膜晶体管；
所述第一下拉节点电位控制单元还包括：
栅极连接栅极驱动信号输入端，源、漏极分别连接到所述下拉节点和所述第一低电平信号输入端的薄膜晶体管；
所述栅极驱动信号为所述下拉节点控制信号的反相信号。
7.根据权利要求1-5中任意一项所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：
驱动信号输入端，用于接收栅极驱动信号；
栅极连接所述上拉节点，源、漏极分别连接到所述驱动信号输入端和本级驱动输出节点的薄膜晶体管；
栅极连接复位信号输入端，源、漏极分别连接到所述第一低电平信号输入端和所述上拉节点的第一复位薄膜晶体管；
栅极连接所述复位信号输入端，源、漏极分别连接到所述本级驱动输出节点和第二低电平信号输入端的第二复位薄膜晶体管；
所述第一低电平信号输入端输出的第一低电平信号的电压值小于所述第二低电平信号输入端输出的第二低电平信号的电压值。
8.根据权利要求7所述的移位寄存器单元，其特征在于，还包括：
栅极连接下拉节点，源、漏极分别连接到所述本级驱动输出节点和第二低电平信号输入端的薄膜晶体管；和/或
栅极连接下拉节点控制信号输入端，源、漏极分别连接到所述本级驱动输出节点和第二低电平信号输入端的薄膜晶体管；
本级驱动输出节点输出高电平后，所述下拉节点控制信号输入端输入高电平。
9.根据权利要求1-5中任意一项所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：
驱动信号输入端，用于接收栅极驱动信号；
栅极连接所述上拉节点，源、漏极分别连接到所述驱动信号输入端和所述本级驱动输出节点的薄膜晶体管；
栅极连接所述上拉节点，源、漏极分别连接到所述驱动信号输入端和本级控制输出节点的薄膜晶体管；
栅极连接下拉节点，源、漏极分别连接到所述本级控制输出节点和第一低电平信号输入端的薄膜晶体管；
所述控制输出节点和下一级移位寄存器单元的启动信号输入端以及上一级移位寄存器单元的复位信号输入端连接。
10.一种移位寄存器单元驱动方法，其特征在于，用于驱动如权利要求1所述的移位寄存器单元；
所述方法包括：
在第一时间和第二时间之间，第一放电控制单元输出第一控制信号到放电薄膜晶体管的栅极，使得放电薄膜晶体管处于导通状态，以使放电薄膜晶体管源、漏极连接的第一低电平信号输入端与上拉节点之间电路导通，使所述第一低电平信号输入端接收的第一低电平信号输出到所述上拉节点，对所述上拉节点进行放电。
11.如权利要求10所述的方法，其特征在于，所述方法在第一阶段，第一控制信号输入端接收低电平信号，启动信号输入端接收高电平信号，驱动信号输入端接收低电平信号，下拉节点控制信号输入端接收高电平信号，复位信号输入端接收低电平信号；
所述方法在第二阶段，第一控制信号输入端接收低电平信号，启动信号输入端接收低电平信号，驱动信号输入端接收高电平信号，下拉节点控制信号输入端接收低电平信号，复位信号输入端接收低电平信号；
上述方法在第三阶段，第一控制信号输入端接收低电平信号，启动信号输入端接收低电平信号，驱动信号输入端接收低电平信号，下拉节点控制信号输入端接收高电平信号，复位信号输入端接收高电平信号；
所述方法在第四阶段，第一控制信号输入端接收高电平信号，启动信号输入端、驱动信号输入端、下拉节点控制信号输入端、复位信号输入端无信号接收；
所述第一阶段、第二阶段、第三阶段，为所述第一帧周期内连续的时间阶段；
所述第四阶段为所述第一时间和第二时间之间。
12.一种移位寄存器，其特征在于，所述移位寄存器由多个如权利要求1-9任一项所述的移位寄存器单元级联形成。
13.一种显示面板，其特征在于，包括如权利要求12所述的移位寄存器。
14.一种显示装置，其特征在于，包括如权利要求13所述的显示面板。
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