KR101157241B1 - 게이트 드라이버 및 그 구동 방법 - Google Patents

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Abstract

신뢰성을 갖는 게이트 드라이버 및 그 구동 방법이 개시된다.
본 발명의 게이트 드라이버는 순차적으로 출력신호들을 출력하는 다수의 쉬프트 레지스터들로 구성된다. 쉬프트 레지스터들의 QB노드에 연결된 트랜지스터의 스트레스 전압은 수직 블랭크 시간 동안 로우 상태의 공급전압에 의해 완화된다. 게이트 드라이버에는 수직 블랭크 시간 동안 공급전압의 공급을 제어하기 위한 트랜지스터가 구비된다. 이 트랜지스터는 수직 블랭크 시간 동안 하이 상태의 펄스를 갖는 더미 클럭에 의해 스위칭된다.
따라서, 본 발명에 의하면, 프레임 간의 수직 블랭크 시간마다 누적 스트레스 전압을 지속적으로 완화함으로써, 오동작을 방지하고 수명을 연장시킬 수 있다.
쉬프트 레지스터, 게이트 드라이버, 더미 클럭, 스트레스 전압

Description

게이트 드라이버 및 그 구동 방법{Gate driver and driving method thereof}
도 1은 종래의 게이트 드라이버를 도시한 블록도.
도 2는 도1의 제1 쉬프트 레지스터를 상세히 도시한 도면.
도 3은 도 2를 구동시키기 위한 파형을 도시한 도면.
도 4는 도 2에 도시된 제1 쉬프트 레지스터에서 누적 스트레스 전압이 프레임별로 증가하는 모습을 나타낸 도면.
도 5는 본 발명의 게이트 드라이버를 도시한 도면.
도 6은 도 5의 게이트 드라이버를 구동하기 위한 파형을 도시한 파형도.
도 7은 도 5의 게이트 드라이버에 구비된 쉬프트 레지스터를 상세하게 도시한 회로도.
도 8은 도 5의 게이트 드라이버에 구비된 쉬프트 레지스터를 상세하게 도시한 다른 회로도.
도 9는 본 발명에서 4상 클럭인 경우 각 클럭 간에 일정 부분 오버랩되는 모습을 도시한 도면.
도 10은 본 발명의 쉬프트 레지스터에서 누적 스트레스 전압이 완화되는 모습을 도시한 도면.
본 발명은 게이트 드라이버에 관한 것으로, 특히 신뢰성을 갖는 게이트 드라이버 및 그 구동 방법에 관한 것이다.
매트릭스(matrix) 형태로 배열된 화소들을 제어하여 화상을 표시하는 표시장치가 각광받고 있다. 상기 표시장치는 액정표시장치(LCD : Liquid crystal display)나 유기발광다이오드(OLED: Organic Light Emitting Diode)일 수 있다.
이러한 표시장치는 화소들이 매트릭스 형태로 배열된 표시패널과, 라인별 화소들을 스캐닝하기 위한 게이트 드라이버와, 화상 데이터를 공급하기 위한 데이터 드라이버를 구비한다.
최근 들어, 제조단가, 공정 단순화, 경량 박형 등의 장점을 얻기 위해 게이트 드라이버 및/또는 데이터 드라이버를 표시패널 상에 내장한 표시장치가 활발히 개발되고 있다. 표시패널을 제조할 때, 게이트 드라이버 및/또는 데이터 드라이버도 동시에 제조된다. 즉, 표시패널에는 각 화소들을 제어하기 위한 박막트랜지스터(TFT)가 구비되는데, 이러한 박막트랜지스터와 동일한 반도체 공정을 통해 게이트 드라이버 및/또는 데이터 드라이버가 제조될 수 있다.
각 드라이버는 출력신호를 출력하기 위한 다수의 쉬프트 레지스터들로 구성된다. 예컨대, 표시패널의 게이트라인이 10개인 경우, 상기 게이트라인에 개별적 으로 출력을 공급하기 위한 쉬프트 레지스터 또한 10개가 구비될 수 있다.
도 1은 종래의 게이트 드라이버를 도시한 블록도이다.
도 1을 참조하면, 종래의 게이트 드라이버는 종속 연결된 복수의 쉬프트 레지스터들(SRC1 내지 SRC[N+1])을 구비한다. 즉, 각 쉬프트 레지스터의 출력단자(OUT)가 다음 쉬프트 레지스터의 셋단자(SET)에 연결된다. 쉬프트 레지스터들은 N개의 게이트 라인들에 대응된 N개의 쉬프트 레지스터들(SRC1 내지 SRC[N])과 마지막 쉬프트 레지스터(SRC[N])를 리셋시키기 위한 더미 쉬프트 레지스터(SRC[N+1])로 구성된다.
제1 쉬프트 레지스터(SRC1)는 펄스 개시신호(STV)에 의해 셋된다. 여기서, 펄스 개시신호(STV)는 수직동기신호(Vsync)에 동기된 펄스이다. 제2 쉬프트 레지스터 내지 제N+1 쉬프트 레지스터(SRC2 내지 SRC[N+1])는 각각 이전 쉬프트 레지스터의 출력신호에 의해 셋된다. N개의 게이트라인들이 구비될 때, 각 쉬프트 레지스터의 출력신호(GOUT1 내지 GOUT[N])는 대응된 각 게이트라인에 연결되고, 더미 쉬프트 레지스터(SRC[N+1])의 출력신호(GOUT[N+1])는 어떠한 게이트라인에도 연결되지 않는다.
홀수 번째 쉬프트 레지스터들(SRC1, SRC3, ...)에는 제1 클럭(CKV)이 제공되고, 짝수 번째 쉬프트 레지스터들(SRC2, SRC4, ...)에는 제2 클럭(CKVB)이 제공된다. 여기서, 제1 클럭(CKV)과 제2 클럭(CKVB)은 서로 반대되는 위상을 가진다. 제1 클럭(CKV)은 홀수 번째 쉬프트 레지스터들(SRC1, SRC3 등)에 동시에 인가되고, 제2 클럭(CKVB)은 짝수 번째 쉬프트 레지스터들(SRC2, SRC4 등)에 동시에 인가된 다.
상기 펄스 개시신호(STV)는 제2 클럭(CKVB)이 하이상태일 때 상기 제1 쉬프트 레지스터(SRC1)로 인가된다.
각 쉬프트 레지스터들(SRC1 내지 SRC[N])은 제1 클럭(CKV) 또는 제2 클럭(CKVB)에 동기되어 대응된 출력신호들(GOUT1 내지 GOUT[N])을 출력시킨다.
더미 쉬프트 레지스터(SRC[N+1])를 제외한 쉬프트 레지스터들(SRC1 내지 SRC[N])은 각각 다음 쉬프트 레지스터의 출력신호에 의해 리셋된다.
따라서, 각 쉬프트 레지스터(SRC1 내지 SRC[N])는 이전 쉬프트 레지스터의 출력신호에 의해 셋되고, 제1 클럭(CKV) 또는 제2 클럭(CKVB)에 동기되어 출력되고 다음 쉬프트 레지스터의 출력신호에 의해 리셋된다. 다만, 더미 쉬프트 레지스터(SRC[N+1]) 다음 쉬프트 레지스터가 존재하지 않으므로, 더미 쉬프트 레지스터(SRC[N+1])는 자신의 출력신호(GOUT[N+1])에 의해 리셋된다.
도 2는 도1의 제1 쉬프트 레지스터를 상세히 도시한 도면이고, 도 3은 도 2를 구동시키기 위한 파형을 도시한 도면이다. 도 1에 도시된 모든 쉬프트 레지스터는 도 2와 동일한 구조를 가지므로, 설명의 편의를 위해 제1 쉬프트 레지스터(SRC1)가 대표 쉬프트 레지스터로 설명된다.
펄스 개시신호(STV)가 하이 상태일 때, 제1 클럭(CKV)은 로우 상태이고, 제2 클럭(CKVB)은 하이 상태가 된다. 또한, 상기 제1 클럭(CKV)과 상기 제2 클럭(CKVB)은 클럭 단위로 하이 상태를 갖는다.
도 2 및 도 3을 참조하면, 제2 클럭(CKVB) 구간 동안, 제1 하이 상태를 갖 는 펄스 개시신호(STV)에 의해 제1 쉬프트 레지스터(SRC1)가 셋된다. 즉, 펄스 개시신호(STV)가 인가되면, Q노드가 펄스 개시신호(STV)로 충전되고, 충전된 Q노드에 의해 제1 트랜지스터(M1)가 턴-온되면 제2 공급전압과 제1 공급전압간의 전압차(VDD-VSS)가 제1 및 제6 트랜지스터(M1, M6) 각각의 저항비(R1, R6)에 해당하는 로우 상태의 전압으로 QB노드가 방전된다.
제1 클럭(CKV) 구간 동안, 제1 클럭(CKV)에 의해 제1 출력신호(GOUT1)가 출력된다. 즉, 제1 클럭(CKV)이 제2 트랜지스터(M2)로 인가되면, 제2 트랜지스터(M2)의 드레인과 게이트 간의 캐패시터(Cgd)에 의해 브트스트래핑(bootstrapping) 현상이 발생되어, 충전된 펄스 개시신호(STV)보다 큰 전압이 Q노드에 충전된다. 이에 따라, 제2 트랜지스터(M2)가 턴-온되어 제1 클럭(CKV)이 제1 출력신호(GOUT1)로 출력된다.
제2 클럭(CKVB) 구간 동안, 다음 쉬프트 레지스터(SRC2)의 제2 출력신호(GOUT2)에 의해 제1 쉬프트 레지스터(SRC1)가 리셋된다. 즉, 다음 쉬프트 레지스터(SRC2)의 제2 출력신호(GOUT2)에 의해 제 5 트랜지스터(M5)가 턴-온되면, 제5 트랜지스터(M5)를 경유한 제1 공급전압(VSS)에 의해 Q노드가 방전된다. 아울러, 방전된 Q노드에 의해 제1 트랜지스터(M1)가 턴-오프되어 QB노드에 제6 트랜지스터(M6)를 경유한 제2 공급전압(VDD)이 충전되고, 충전된 QB노드에 의해 제3 및 제4 트랜지스터(M3, M4)가 턴-온된다. 이에 따라, 턴-온된 제4 트랜지스터(M4)를 경유한 제1 공급전압(VSS)에 의해 Q노드의 방전이 보다 용이해진다. 이러한 경우, 출력신호(GOUT1)의 대부분은 제2 트랜지스터(M2)의 소오스-드레인을 경유하여 방전되고, 잔 류하는 전압이 턴-온된 제3 트랜지스터(M3)에 의해 제1 공급전압(VSS)으로 방전된다.
나머지 쉬프트 레지스터(SRC1 내지 SRC[N])도 앞서 설명한 제1 쉬프트 레지스터(SRC1)와 동일하게 동작하게 됨으로써, 하이상태의 출력신호들(GOUT1 내지 GOUT[N])을 순차적으로 출력하게 된다.
따라서, 한 프레임동안 쉬프트 레지스터들(SRC1 내지 SRC[N])에 의해 순차적으로 하이상태의 출력신호들(VOUT1 내지 VOUT[N])이 출력되며, 이러한 과정은 프레임별로 반복하여 동작되게 된다.
상기와 같이 구성된 게이트드라이버에서는 한 프레임 주기(16.67ms)동안 각 각 쉬프트 레지스터(SRC1 내지 CRC[N])로부터 매우 짧은 시간(20㎲)을 갖는 하이 상태의 전압이 출력되는데 반해, 한 프레임 주기의 대부분 시간(90% 이상) 동안 로우 상태의 전압이 출력된다. 이러한 경우, 로우 상태의 전압이 출력되는 동안, 도 2의 제3 트랜지스터(M3)의 게이트단자에 연결된 QB노드에는 하이상태의 전압이 유지되게 된다.
따라서, 한 프레임 주기의 대부분의 시간 동안 QB노드에 하이 상태의 전압이 유지되므로, 매 프레임별로 이와 같은 동작이 반복 수행되는 경우, 상기 QB노드에 연결된 제3 트랜지스터(M3)에 스트레스 전압이 누적되어 열화가 발생된다.
예컨대, 도 4에 도시된 바와 같이, 매 프레임별로 스트레스 전압이 누적되어 증가된다.
일반적으로, 액정표시장치는 디스플레이 장치에 적용되어 적게는 수년에서 길게는 수십년 동안 화상을 표시한다.
하지만, 이와 같이 스트레스 전압이 지속적으로 누적됨에 따라 열화가 발생되고, 이러한 열화에 의해 제3 트랜지스터(M3)의 문턱전압이 증가 또는 감소되게 되고 이동도(mobility)도 감소되게 된다. 따라서, 결국에는 소자 성능이 악화되어 제3 트랜지스터(M3)의 동작이 정확하게 제어되지 않게 됨으로써, 화면상에 제대로 화상이 표시되지 못하게 되어 제품의 신뢰성을 저하시키는 문제점이 있었다. 또한, 이러한 열화에 의해 액정표시장치의 수명이 짧아지게 되는 문제점도 있었다.
따라서, 본 발명은 누적 스트레스를 감소시켜 신뢰성을 갖는 게이트 드라이버 및 그 구동 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따르면, 게이트 드라이버는, 프레임 주기 동안 적어도 2상 이상의 클럭 중 어느 하나의 클럭에 응답하여 순차적으로 출력신호들을 출력하는 다수의 쉬프트 레지스터들로 구성되고, 상기 쉬프트 레지스터들은 상기 프레임간의 수직 블랭크 시간 동안 더미 클럭에 응답하여 스트레스 전압을 완화하며, 상기 쉬프트 레지스터들 중 이후 쉬프트 레지스터로부터 출력된 출력신호에 의해 이전 쉬프트 레지스터가 로우 상태의 공급전압으로 리셋된다.
본 발명의 제2 실시예에 따르면, 게이트 드라이버의 구동 방법은, 프레임 주기로 출력신호를 출력하는 다수의 쉬프트 레지스터들로 구성된 게이트 드라이버의 구동방법은, a)상기 프레임 주기 동안 적어도 2상 이상의 클럭 중 어느 하나의 클럭에 응답하여 순차적으로 출력신호들을 출력하는 단계; b)상기 프레임 주기 이후의 수직 블랭크 시간 동안 더미 클럭에 응답하여 스트레스 전압을 완화하는 단계; 및 c)상기 a)단계 및 상기 b)단계를 반복적으로 수행하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명은 2상 클럭뿐만 아니라 3상, 4상 및 5상과 같은 다상 클럭에서도 동일하게 적용될 수 있다. 설명의 편의를 위해 이하에서는 2상 클럭에 한해 설명한다.
도 5는 본 발명의 게이트 드라이버를 도시한 도면이다.
도 5에 도시된 바와 같이, 본 발명의 제1 실시예의 게이트 드라이버는 N개의 쉬프트 레지스터들(SRC1 내지 SRC[N])과 하나의 더미 쉬프트 레지스터(SRC[N+1])로 구성된다.
상기 쉬프트 레지스터들(SRC1 내지 SRC[N+1])은 2상 클럭, 즉 제1 클럭(C1)과 제2 클럭(C2) 중 어느 하나의 클럭에 응답하여 동작된다. 즉, 제1 클럭(C1)은 홀수 번째 쉬프트 레지스터들(제1 쉬프트 레지스터(SRC1), 제3 쉬프트 레지스터(SRC3) 등)과 연결되어 제1 클럭(C1)이 홀수 번째 쉬프트 레지스터들에 동시에 인가된다. 제2 클럭(C2)은 짝수 번째 쉬프트 레지스터들(제2 쉬프트 레지스터(SRC2), 제4 쉬프트 레지스터(SRC4) 등)과 연결되어 제2 클럭(C2)이 짝수 번째 쉬프트 레지 스터들에 동시에 인가된다.
또한, 상기 쉬프트 레지스터들(SRC1 내지 SRC[N+1])은 상기 2상 클럭과는 별도의 더미 클럭(Cdummy)에 응답하여 동작된다. 즉, 상기 더미 클럭(Cdummy)은 프레임 간에 존재하는 수직 블랭크 시간(vertical blank time) 동안 하이 상태의 펄스를 갖는다. 이와 같은 하이 상태의 펄스는 동시에 상기 쉬프트 레지스터들(SRC1 내지 SRC[N+1])에 인가되고, 이러한 하이 상태의 펄스에 의해 상기 쉬프트 레지스터들(SRC1 내지 SRC[N+1])의 스트레스 전압이 완화될 수 있다.
주의할 점은 상기 수직 블랭크 시간 동안 하이 상태의 펄스를 갖는 더미 클럭(Cdummy)이 인가되는데 반해 제1 및 제2 클럭(C1 및 C2)은 모두 로우 상태를 유지해야 한다. 이와 같이 동작함으로써, 제1 및 제2 클럭(C1 및 C2)이 수직 블랭크 시간 동안 하이 상태의 펄스를 갖는 경우, 각 쉬프트 레지스터(SRC1 내지 SRC{N])로부터 원하지 않은 출력신호가 출력되는 것을 원천적으로 차단시킬 수 있다.
상기 쉬프트 레지스터들(SRC1 내지 SRC[N])은 각각 대응된 출력신호(GOUT1 내지 GOUT[N])를 출력한다. 각 출력신호는 다음 쉬프트 레지스터의 셋단자, 이전 쉬프트 레지스터의 리셋단자로 입력된다. 예컨대, 제3 쉬프트 레지스터(SRC3)의 출력신호(GOUT3)는 제4 쉬프트 레지스터(SRC4)의 셋단자와 제2 쉬프트 레지스터(SRC2)의 리셋단자로 입력될 수 있다.
따라서, 상기 각 출력신호에 의해 다음 쉬프트 레지스터는 셋되고, 이전 쉬프트 레지스터 는 리셋된다.
상기 쉬프트 레지스터들(SRC1 내지 SRC[N+2])에는 제1 공급전압(VSS)과 제2 공급전압(VDD)이 공급된다. 상기 제1 공급전압(VSS)은 로우 상태의 전압(예컨대, -5V)을 갖고 상기 제2 공급전압(VDD)은 하이 상태의 전압(예컨대, 20V)을 가질 수 있다.
셋(SET)되는 경우, 출력단자(OUT)에 연결된 Q노드가 제2 공급전압(VDD)으로 충전되고, 리셋(RESET)되는 경우, 상기 Q노드가 제1 공급전압(VSS)에 의해 방전된다.
이상과 같이 구성된 게이트 드라이버의 동작을 도 6을 참조하여 설명한다.
먼저 제1 프레임 주기 동안 펄스 개시신호(VSS)에 의해 제1 쉬프트 레지스터(SRC1)가 셋되고, 제1 클럭(C1)에 응답하여 제1 출력신호(VOUT1)가 출력된다.
제1 출력신호(VOUT1)에 의해 제2 쉬프트 레지스터(SRC2)가 셋되고, 제2 클럭(C2)에 응답하여 제2 출력신호(VOUT2)가 출력된다.
상기 제2 출력신호(VOUT2)는 제3 쉬프트 레지스터(SRC3)와 제1 쉬프트 레지스터(SRC1)로 입력된다. 상기 제2 출력신호(VOUT2)에 의해 상기 제1 쉬프트 레지스터(SRC1)가 리셋된다.
이와 같은 동작이 반복적으로 수행되어 제1 프레임 주기 동안 각 쉬프트 레지스터(SRC1 내지 SRC[N])로부터 순차적으로 출력신호들(VOUT1 내지 VOUT[N])이 출력된다.
제1 프레임 주기가 지나고 수직 블랭크 시간 동안, 제1 및 제2 클럭(C1 및 C2)은 모두 로우 상태를 갖는 반면, 더미 클럭(Cdummy)은 하이 상태의 펄스를 갖는다. 이때, 상기 하이 상태의 펄스폭은 상기 수직 블랭크 시간과 일치하든지 또는 상기 수직 블랭크 시간보다 좁을 수 있다.
이에 따라, 더미 클럭(Cdummy)이 모든 쉬프트 레지스터들(SRC1 내지 SRC[N+1])로 인가되고, 이에 따라, 모든 쉬프트 레지스터들(SRC1 내지 SRC[N+1])의 스트레스 전압이 완화된다.
다시 제2 프레임 주기 동안 제1 프레임 주기와 동일하게 동작되어 제1 내지 제N 쉬프트 레지스터(SRC1 내지 SRC[N])로부터 순차적으로 출력신호들(VOUT1 내지 VOUT[N])이 출력된다.
이와 같은 동작을 매 프레임별로 수행함으로써, 프레임 간의 수직 블랭크 시간 동안 각 쉬프트 레지스터들(SRC1 내지 SRC[N+1])의 스트레스 전압을 완화킬 수 있다. 즉, 도 10에 도시된 바와 같이, 제1 프레임 주기 동안 스트레스 전압이 증가되고, 제1 수직 블랭크 시간 동안 스트레스 전압이 감소되고, 제2 프레임 주기 동안 스트레스 전압이 증가되고, 제2 수직 블랭크 시간 동안 스트레스 전압이 감소된다. 이와 같은 동작이 지속됨으로써, 스트레스 전압이 상당히 많이 완화될 수 있고, 이에 따라 각 쉬프트 레지스터를 구성하는 트랜지스터의 열화를 방지하여 오동작을 방지하고 장수명을 가질 수 있다.
도 7은 도 5의 게이트 드라이버에 구비된 쉬프트 레지스터를 상세하게 도시한 회로도이다. 전술한 바와 같이, 게이트 드라이버에 구비된 각 쉬프트 레지스터의 회로 구성은 모두 동일하다. 따라서, 도 7에는 설명의 편의를 위해 도 5의 게이트 드라이버에 구비된 제5 쉬프트 레지스터가 대표적으로 도시된다.
도 7에 도시된 바와 같이, 제5 쉬프트 레지스터(SRC5)는 제5 출력신호 (GOUT5)를 제어하는 제2 및 제3 트랜지스터(M2 및 M3)가 구비된다. 상기 제2 트랜지스터(M2)는 게이트가 Q노드에 연결되고 드레인이 제1 클럭(C1)에 연결되며 소오스가 제5 출력신호(GOUT5)에 연결된다. 상기 제3 트랜지스터(M3)는 게이트가 QB노드에 연결되고 드레인이 제5 출력신호(GOUT5)에 연결되며 소오스가 제1 공급전압(VSS)에 연결된다. 따라서, Q노드의 충방전에 의해 상기 제2 트랜지스터(M2)가 스위칭되고, QB노드의 충방전에 의해 상기 제3 트랜지스터(M3)가 스위칭될 수 있다.
Q노드는 제4 쉬프트 레지스터(SRC4)의 출력신호(GOUT4)에 의해 충전되고, 제6 쉬프트 레지스터(SRC6)의 출력신호(GOUT6)에 의해 스위칭된 제5 트랜지스터(M5)와 QB노드에 의해 스위칭된 제4 트랜지스터(M4)를 통해 공급된 제1 공급전압(VSS)에 의해 방전될 수 있다. 상기 제5 트랜지스터(M5)는 게이트가 제6 쉬프트 레지스터(SRC6)의 출력신호(GOUT6)에 연결되고 드레인이 Q노드에 연결되고 소오스가 제1 공급전압(VSS)에 연결된다. 제4 트랜지스터(M4)는 게이트가 QB노드에 연결되고 드레인이 Q노드에 연결되며 소오스가 제1 공급전압(VSS)에 연결된다. 제6 쉬프트 레지스터(SRC6)에서 출력된 출력신호(GOUT6)에 의해 제5 트랜지스터(M5)가 -턴-온되면, 제1 공급전압(VSS)에 의해 Q노드가 방전된다. QB노드에 제2 공급전압(VDD)이 충전될 때, 충전된 제2 공급전압(VDD)을 갖는 QB노드에 의해 제4 트랜지스터(M4)가 턴-온되어, 제1 공급전압(VSS)으로 Q노드가 방전될 수 있다.
QB노드는 제2 공급전압(VDD)에 의해 충전되고, Q노드에 의해 스위칭된 제1 트랜지스터(M1)를 통해 공급된 제1 공급전압(VSS)에 의해 방전된다. 상기 제1 트랜지스터(M1)는 게이트가 Q노드에 연결되고 드레인이 QB노드에 연결되며 소오스가 제 1 공급전압(VSS)에 연결된다. 제4 쉬프트 레지스터(SRC4)의 제4 출력신호(GOUT4)에 의해 Q노드가 충전될 때, 충전된 제4 출력신호(GOUT4)에 의해 제1 트랜지스터(M1)가 턴-온되어 제1 공급전압(VSS)에 의해 QB노드가 방전될 수 있다.
또한, QB노드는 제4 쉬프트 레지스터(SRC4)의 출력신호(GOUT4)에 의해 스위칭된 제9 트랜지스터(M9)를 통해 공급된 제1 공급전압(VSS)에 의해 방전될 수 있다. 상기 제9 트랜지스터(M9)는 게이트가 제4 쉬프트 트랜지스터(SRC4)의 제4 출력신호(GOUT4)에 연결되고 드레인이 QB노드에 연결되며 소오스가 제1 공급전압(VSS)에 연결된다. 제4 쉬프트 레지스터(SRC4)의 제4 출력신호(GOUT4)에 의해 제9 트랜지스터(M9)가 턴-온되어 제1 공급전압(VSS)에 의해 QB노드가 방전될 수 있다.
QB노드는 수직 블랭크 시간 동안 인가된 하이 상태의 펄스를 갖는 더미 클럭(Cdummy)에 의해 스위칭된 제6 트랜지스터(M6)를 통해 공급된 제1 공급전압(VSS)에 의해 방전될 수 있다.
통상 프레임 주기 동안 QB노드에는 제2 공급전압(VDD)이 충전되어 있으므로 상기 QB노드에 연결된 제3 트랜지스터(M3)의 누적 스트레스 전압을 증가시킨다. 이와 같이 제3 트랜지스터(M3)의 누적 스트레스 전압은 매 프레임별로 지속적으로 동작되는 동안 증가되게 된다. 이와 같은 누적 스트레스 전압의 증가는 열화로 이어져 여러 가지 문제점을 야기한다.
본 발명에서는 프레임 간에 존재하는 수직 블랭크 시간 동안 하이 상태의 펄스를 갖는 더미 클럭(Cdummy)에 의해 제6 트랜지스터(M6)를 턴-온시켜 제1 공급전압(VSS)으로 QB노드를 방전시킨다. 이에 따라, 제3 트랜지스터(M3)에 증가된 누적 스트레스 전압이 완화되므로 열화의 발생을 최소화할 수 있다. 따라서, 프레임간의 수직 블랭크 시간마다 하이상태의 펄스를 갖는 더미 클럭(Cdummy)에 의해 QB노드를 제1 공급전압(VSS)으로 방전시킴으로써, 누적 스트레스 전압의 증가를 최소화할 수 있다.
지금까지의 설명은 제5 쉬프트 레지스터(SRC5)에 한정되지만, 게이트 드라이버를 구성하는 나머지 쉬프트 레지스터들도 상기 제5 쉬프트 레지스터(SRC5)와 동일한 트랜지스터 구성을 갖게 되므로, 수직 블랭크 시간 동안 모든 쉬프트 레지스터들(SRC1 내지 SRC[N+1])에 더미 클럭(Cdummy)을 인가하여 QB노드를 제1 공급전압(VSS)으로 방전시킴으로써, 각 쉬프트 레지스터들(SRC1 내지 SRC[N+1])에서 누적 스트레스 전압의 증가를 최소화할 수 있다.
따라서, 오동작을 방지하고 수명을 연장시켜 제품에 대한 신뢰성을 향상시킬 수 있다.
한편, Q노드에서 제4 쉬프트 레지스터(SRC4)의 제4 출력신호(GOUT4)로 역방향 전류가 흐르지 않도록 하기 위해 게이트와 드레인이 제4 쉬프트 레지스터(SRC4)의 출력신호(GOUT4)에 공통 연결되고 소오스가 Q노드에 연결된 제7 트랜지스터(M7)가 구비될 수 있다.
또한, QB노드에서 제2 공급전압(VDD)으로 역방향 전류가 흐르지 않도록 하기 위해 게이트와 드레인이 제2 공급전압(VDD)과 공통 연결되고 소오스가 QB노드에 연결된 제8 트랜지스터(M8)가 구비될 수 있다.
도 8은 도 5의 게이트 드라이버에 구비된 쉬프트 레지스터를 상세하게 도시 한 다른 회로도이다.
도 8은 도 7과 동일한 회로 구성을 갖는다. 다만, 도 8에서는 QB노드를 제1 공급전압(VSS)보다 낮은 제3 공급전압(Vneg, 대략 -30V)으로 방전시킨다. 즉, 프레임간의 수직 블랭크 시간 동안 하이 상태의 펄스를 갖는 더미 클럭(Cdummy)에 의해 제6 트랜지스터(M6)가 턴-온될 때, 상기 제1 공급전압(VSS) 보다 낮은 제3 공급전압(Vneg)에 의해 QB노드가 방전된다.
이와 같이 제1 공급전압(VSS) 보다 낮은 제3 공급전압(Vneg)에 의해 QB노드를 보다 더 낮은 전압으로 방전시킴으로써, 누적 스트레스 전압을 더욱 낮추게 되어 열화 발생 가능성을 더욱 줄일 수 있다.
한편, 이상의 설명은 2상 클럭으로 동작하는 게이트 드라이버에 한정하여 설명하였지만, 2상 이상의 클럭(예컨대, 3상 클럭, 4상 클럭 또는 5상 클럭 등)에 의해서도 게이트 드라이버가 동작될 수 있다. 이러한 경우, 상기 2상 이상의 클럭은 수평 구간에 동기되도록 생성될 수 있다. 예컨대, 2상 클럭의 경우, 제1 클럭이 수평 구간에 동기되어 하이 상태의 펄스가 생성되고, 제2 클럭은 다음 수평 구간에 동기되어 하이 상태의 펄스가 생성될 수 있다. 이와 같이, 제1 및 제2 클럭이 교대로 하이상태의 펄스로 생성될 수 있다.
또한, 3상 클럭 이상이 사용되는 경우, 각 클럭 간에는 일정 부분 오버랩되도록 생성될 수 있다. 도 9에 도시된 바와 같이, 4상 클럭인 경우, 제1 클럭과 제2 클럭 간에 오버랩되고, 제2 클럭과 제3 클럭 간에 오버랩되며, 제3 클럭과 제4 클럭 간에 오버랩될 수 있다. 이때, 각 클럭 간에 오버랩되는 면적은 설계자에 의해 조절 가능하다. 만일 각 클럭 간에 클럭 구간의 절반이 오버랩되는 경우, 제1 클럭과 제3 클럭은 동일하게 동기되고, 제2 클럭과 제4 클럭은 동일하게 동기된다.
이상에서 살펴본 바와 같이, 본 발명에 의하면, 프레임 간의 수직 블랭크 시간 동안 각 쉬프트 레지스터들에 하이 상태의 펄스를 갖는 더미 클럭을 인가하여 각 쉬프트 레지스터들의 QB노드를 방전시킨다. 이에 따라, QB노드에 연결된 트랜지스터의 누적 스트레스의 증가를 억제하여 오동작을 방지하고 수명을 연장시킴으로써, 제품의 신뢰성을 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (18)

  1. 프레임 주기 동안 적어도 2상 이상의 클럭 중 어느 하나의 클럭에 응답하여 순차적으로 출력신호들을 출력하는 다수의 쉬프트 레지스터들로 구성되고,
    상기 쉬프트 레지스터들은 상기 프레임간의 수직 블랭크 시간 동안 더미 클럭에 응답하여 스트레스 전압을 완화하며, 상기 쉬프트 레지스터들 중 이후 쉬프트 레지스터로부터 출력된 출력신호에 의해 이전 쉬프트 레지스터가 로우 상태의 공급전압으로 리셋되고,
    상기 수직 블랭크 시간 동안, 상기 더미 클럭은 하이 상태의 펄스를 갖고, 상기 적어도 2상 이상의 클럭은 로우 상태인 것을 특징으로 하는 게이트 드라이버.
  2. 제1항에 있어서, 상기 적어도 2상 이상의 클럭은 수평 구간에 동기되도록 생성되는 것을 특징으로 하는 게이트 드라이버.
  3. 제1항에 있어서, 상기 적어도 2상 이상의 클럭 중 3상 이상의 클럭은 일정 부분 오버랩되도록 생성되는 것을 특징으로 하는 게이트 드라이버.
  4. 제1항에 있어서, 상기 쉬프트 레지스터들 각각은 상기 더미 클럭에 의해 스위칭되는 트랜지스터를 구비하는 것을 특징으로 하는 게이트 드라이버.
  5. 제1항에 있어서, 상기 스트레스 전압은 상기 공급전압에 의해 완화되는 것을 특징으로 하는 게이트 드라이버.
  6. 제1항에 있어서, 상기 스트레스 전압은 상기 공급전압보다 낮은 전압에 의해 완화되는 것을 특징으로 하는 게이트 드라이버.
  7. 삭제
  8. 제1항에 있어서, 상기 하이 상태의 펄스폭은 상기 수직 블랭크 시간과 일치하는 것을 특징으로 하는 게이트 드라이버.
  9. 제1항에 있어서, 상기 하이 상태의 펄스폭은 상기 수직 블랭크 시간보다 좁은 것을 특징으로 하는 게이트 드라이버.
  10. 제1항에 있어서, 상기 더미 클럭은 상기 수직 블랭크 시간 동안 상기 쉬프트 레지스터들에 동시에 인가되는 것을 특징으로 하는 게이트 드라이버.
  11. 프레임 주기로 출력신호를 출력하는 다수의 쉬프트 레지스터들로 구성된 게이트 드라이버에 있어서,
    a)상기 프레임 주기 동안 적어도 2상 이상의 클럭 중 어느 하나의 클럭에 응답하여 순차적으로 출력신호들을 출력하는 단계;
    b)상기 프레임 주기 이후의 수직 블랭크 시간 동안 더미 클럭에 응답하여 스트레스 전압을 완화하는 단계; 및
    c)상기 a)단계 및 상기 b)단계를 반복적으로 수행하는 단계
    를 포함하고,
    상기 수직 블랭크 시간 동안, 상기 더미 클럭은 하이 상태의 펄스를 갖고, 상기 적어도 2상 이상의 클럭은 로우 상태인 것을 특징으로 하는 게이트 드라이버의 구동 방법.
  12. 제11항에 있어서, 상기 출력신호들을 출력하는 단계는,
    상기 쉬프트 레지스터들 중 이후 쉬프트 레지스터로부터 출력된 출력신호에 의해 이전 쉬프트 레지스터를 로우 상태의 공급전압으로 리셋시키는 단계
    를 포함하는 것을 특징으로 하는 게이트 드라이버의 구동 방법.
  13. 제12항에 있어서, 상기 스트레스 전압은 상기 공급전압에 의해 완화되는 것을 특징으로 하는 게이트 드라이버의 구동 방법.
  14. 제12항에 있어서, 상기 스트레스 전압은 상기 공급전압보다 낮은 전압에 의해 완화되는 것을 특징으로 하는 게이트 드라이버의 구동 방법.
  15. 삭제
  16. 제11항에 있어서, 상기 하이 상태의 펄스폭은 상기 수직 블랭크 시간과 일치하는 것을 특징으로 하는 게이트 드라이버의 구동 방법.
  17. 제11항에 있어서, 상기 하이 상태의 펄스폭은 상기 수직 블랭크 시간보다 좁은 것을 특징으로 하는 게이트 드라이버의 구동 방법.
  18. 제11항에 있어서, 상기 더미 클럭은 상기 수직 블랭크 시간 동안 상기 쉬프트 레지스터들에 동시에 인가되는 것을 특징으로 하는 게이트 드라이버의 구동 방법.
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