KR100847092B1 - 시프트 레지스터 회로 및 그것을 구비하는 화상표시장치 - Google Patents

시프트 레지스터 회로 및 그것을 구비하는 화상표시장치 Download PDF

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Abstract

신호를 쌍방향으로 시프트가능한 시프트 레지스터에 있어서, 트랜지스터의 리크 전류 및 임계값 전압 시프트에 기인하는 오동작을 방지한다. 쌍방향 단위 시프트 레지스터는, 제1클록 신호 CLK를 출력 단자 OUT에 공급하는 제1트랜지스터 Q1과, 제2클록 신호에 의거하여 출력 단자 OUT를 방전하는 제2트랜지스터 Q2와, 제1트랜지스터 Q1의 게이트 노드인 제1노드에 대하여 서로 상보인 제1 및 제2전압신호 Vn, Vr을 각각 공급하는 제3 및 제4트랜지스터 Q3, Q4와, 제1노드와 출력 단자 OUT 사이에 접속한 제5트랜지스터 Q5를 구비한다. 제5트랜지스터 Q5는, 트랜지스터 Q1의 게이트가 L(Low)레벨일 때, 제1클록 신호 CLK에 의거하여 전도상태가 된다.
오동작, 클록 신호, 출력 단자, 트랜지스터

Description

시프트 레지스터 회로 및 그것을 구비하는 화상표시장치{SHIFT REGISTER CIRCUIT AND IMAGE DISPLAY APPARATUS EQUIPPED WITH THE SAME}

도 1은 본 발명의 실시예에 따른 표시장치의 구성을 도시하는 개략 블럭도이다.

도 2는 종래의 쌍방향 단위 시프트 레지스터를 사용한 게이트 선 구동회로의 구성 예를 도시하는 블럭도이다.

도 3은 종래의 쌍방향 단위 시프트 레지스터의 회로도이다.

도 4는 게이트 선 구동회로의 동작을 도시하는 타이밍 도이다.

도 5는 쌍방향 단위 시프트 레지스터를 사용한 게이트 선 구동회로의 구성 예를 도시하는 블럭도이다.

도 6은 종래의 쌍방향 단위 시프트 레지스터를 사용한 게이트 선 구동회로의 구성 예를 도시하는 블럭도이다.

도 7은 실시예 1에 따른 게이트 선 구동회로의 구성을 도시하는 블럭도이다.

도 8은 실시예 1에 따른 쌍방향 단위 시프트 레지스터의 구성을 도시하는 회로도이다.

도 9는 실시예 1에 따른 쌍방향 단위 시프트 레지스터의 동작을 도시하는 타 이밍 도이다.

도 10은 실시예 1에 따른 쌍방향 단위 시프트 레지스터의 동작을 설명하기 위한 도면이다.

도 11은 실시예 1에 따른 쌍방향 단위 시프트 레지스터의 동작을 도시하는 타이밍 도이다.

도 12는 실시예 1에 따른 게이트 선 구동회로의 변형 예를 도시하는 블럭도이다.

도 13은 실시예 2에 따른 쌍방향 단위 시프트 레지스터의 구성을 도시하는 회로도이다.

도 14는 실시예 3에 따른 쌍방향 단위 시프트 레지스터의 구성을 도시하는 회로도이다.

도 15는 실시예 4에 있어서의 레벨 조정 회로의 변형 예를 도시하는 회로도이다.

도 16은 실시예 4에 있어서의 레벨 조정 회로의 변형 예를 도시하는 회로도이다.

도 17은 실시예 4에 있어서의 레벨 조정 회로의 변형 예를 도시하는 회로도이다.

도 18은 실시예 4에 있어서의 레벨 조정 회로의 변형 예를 도시하는 회로도이다.

도 19는 실시예 4에 있어서의 레벨 조정 회로의 변형 예를 도시하는 회로도 이다.

도 20은 실시예 5에 따른 쌍방향 단위 시프트 레지스터의 회로도이다.

도 21은 실시예 5에 따른 쌍방향 단위 시프트 레지스터의 동작을 도시하는 타이밍 도이다.

도 22는 실시예 6에 따른 쌍방향 단위 시프트 레지스터의 회로도이다.

도 23은 실시예 6에 따른 쌍방향 단위 시프트 레지스터의 동작을 도시하는 타이밍 도이다.

도 24는 실시예 7에 따른 쌍방향 단위 시프트 레지스터의 회로도이다.

도 25는 실시예 8에 따른 쌍방향 단위 시프트 레지스터의 회로도이다.

도 26은 실시예 9에 따른 쌍방향 단위 시프트 레지스터의 회로도이다.

도 27은 실시예 10에 따른 쌍방향 단위 시프트 레지스터의 회로도이다.

도 28은 실시예 11에 따른 쌍방향 단위 시프트 레지스터를 사용한 게이트 선 구동회로의 구성 예를 도시하는 블럭도이다.

도 29는 실시예 11에 따른 게이트 선 구동회로의 구성 예를 도시하는 회로도이다.

도 30은 실시예 11에 따른 게이트 선 구동회로의 구성 예를 도시하는 회로도이다.

도 31은 실시예 11에 따른 게이트 선 구동회로의 동작을 도시하는 타이밍 도이다.

도 32는 실시예 11에 따른 게이트 선 구동회로의 동작을 도시하는 타이밍 도 이다.

도 33은 실시예 11에 따른 게이트 선 구동회로의 구성 예를 도시하는 회로도이다.

도 34는 실시예 11에 따른 게이트 선 구동회로의 구성 예를 도시하는 회로도이다.

[도면의 주요부분에 대한 부호의 설명]

30 : 게이트 선 구동회로 SR : 단위 시프트 레지스터

SRD1 : 제 1더미 시프트 레지스터 SRD2 : 제2더미 시프트 레지스터

Q1∼Q12, Q21∼Q24, Q3A, Q4A, Q3D, Q4D, Q3AD, Q4AD : 트랜지스터

CK1 : 제1클록 단자 CK2 : 제2클록 단자

IN1 : 제1입력 단자 IN2 : 제2입력 단자

OUT : 출력 단자 s1∼s3 : 전원단자

T1 : 제1전압신호 단자 T2 : 제2전압신호 단자

100 : 레벨 조정 회로.

본 발명은, 예를 들면 화상표시장치의 주사선 구동회로 등에 사용되는 동일 도전형의 전계효과 트랜지스터에 의해서만 구성되는 시프트 레지스터 회로에 관한 것으로, 특히, 신호를 시프트시키는 방향을 반전가능한 쌍방향 시프트 레지스터에 관한 것이다.

액정표시장치 등의 화상표시장치(이하 「표시장치」)에서는, 복수의 화소가 행렬 모양으로 배열된 표시 패널의 화소행(화소 라인)마다 게이트 선(주사선)이 설치되고, 표시 신호의 1수평기간의 주기로 그 게이트 선을 순차 선택하고 구동함으로써 표시 화상의 갱신이 행해진다. 그와 같이 화소 라인 즉 게이트 선을 순차 선택하고 구동하기 위한 게이트 선 구동회로(주사선 구동회로)로서는, 표시 신호의 1프레임 기간으로 일순하는 시프트 동작을 행하는 시프트 레지스터를 사용할 수 있다.

게이트 선 구동회로에 사용되는 시프트 레지스터는, 표시장치의 제조 프로세스에 있어서의 공정수를 줄이기 위하여, 동일도전형의 전계효과 트랜지스터만으로 구성되는 것이 바람직하다. 이 때문에, N형 또는 P형의 전계효과 트랜지스터만으로 구성된 시프트 레지스터 및 그것을 탑재하는 표시장치가 여러가지로 제안되고 있다. 전계효과 트랜지스터로서는, MOS(Metal Oxide Semiconductor)트랜지스터나 박막트랜지스터(TFT:Thin Film Transistor)등이 사용된다.

또한 게이트 선 구동회로는 복수단으로 이루어지는 시프트 레지스터에 의해 구성된다. 즉, 게이트 선 구동회로는, 하나의 화소 라인 즉 하나의 게이트 선마다 설치된 복수의 시프트 레지스터 회로가 종속 접속(캐스케이드 접속)으로 구성된다. 본 명세서에서는 설명의 편의상, 게이트 선 구동회로를 구성하는 복수의 시프트 레지스터 회로의 각각을 「단위 시프트 레지스터」라고 칭한다.

예를 들면 액정화소가 행렬 모양으로 배치된 매트릭스형의 액정표시장치에 있어서, 그 표시 화상을 상하 및 좌우로 반전시키거나, 표시 시의 표시 순서를 변경하는 등의, 표시 패턴 변경을 요구하는 경우가 종종 있다.

예를 들면 표시 반전은, 액정표시장치를 OHP(0verhead Projector)용의 투영 장치에 적용하여, 투과식 스크린을 사용하는 경우에 바람직하다. 투과식 스크린을 사용할 경우에는, 시청자가 볼 때 스크린의 뒷편에서 영상을 투사하므로, 스크린의 앞측으로부터 투사할 경우에 대하여 스크린상의 영상이 반전하기 때문이다. 또한 표시 순서의 변경은, 표시 화상이 그 위에서 아래로 서서히 나타나도록 하거나, 반대로 아래에서 위로 서서히 나타나게 하는 등으로, 막대그래프나 히스토그램 등의 표시에 연출적 효과를 얻고자 하는 경우에 바람직하다.

이러한 표시장치의 표시 패턴 변경을 행하는 방법의 하나로서, 게이트 선 구동회로에 있어서의 신호의 시프트 방향을 전환하는 것을 들 수 있다. 그 때문에 신호의 시프트 방향을 전환할 수 있는 시프트 레지스터(이하 「쌍방향 시프트 레지스터」라고 칭한다)가 제안되고 있다.

예를 들면 하기의 특허문헌 1의 도 13에, 쌍방향 시프트 레지스터에 이용되는 단위 시프트 레지스터(이하, 「쌍방향 단위 시프트 레지스터」라고 칭하는 경우도 있)이며, N채널형의 전계효과 트랜지스터에 의해서만 구성된 것이 개시되어 있다(본 명세서의 도 3에 그것과 동일한 회로가 도시되고 있으며, 이하의 괄호안의 참조 부호는 이 도 3의 것에 대응하고 있다).

이 단위 시프트 레지스터의 출력단은, 클록 단자(CK)에 입력되는 클록 신 호(CLK)를 출력 단자(OUT)에 공급하는 제1트랜지스터(Q1) 및 기준전압(VSS)을 출력 단자에 공급하는 제2트랜지스터(Q2)로 구성되어 있다. 여기에서, 제1트랜지스터의 게이트 노드(N1)를 제1노드, 제2트랜지스터의 게이트 노드(N2)를 제2노드로 정의한다.

이 단위 시프트 레지스터는, 소정의 제1입력 단자(IN1)에 입력되는 신호에 의거하여 제1노드에 제1전압신호(Vn)를 공급하는 제3트랜지스터(Q3) 및 소정의 제2입력 단자(IN2)에 입력되는 신호에 의거하여 제1노드에 제2전압신호(Vr)를 공급하는 제4트랜지스터(Q4)을 가지고 있다. 이 제1, 제2전압신호는, 그 한쪽의 전압 레벨(이하, 간단히 「레벨」)이 H(High)레벨일 때, 다른 쪽이 L(Low)레벨이 되는 서로 상보인 신호이다.

제1트랜지스터는, 그 제3, 제4트랜지스터들에 의해 구동된다. 또 제2트랜지스터는, 제1노드를 입력단으로 하고, 제2노드를 출력단으로 하는 인버터(Q6, Q7)에 의해 구동된다. 즉, 이 단위 시프트 레지스터가 출력 신호를 출력할 때에는, 제2, 제3트랜지스터의 동작에 의해 제1노드가 H레벨이 되고, 따라서 인버터로 인해 제2노드를 L레벨로 한다. 그것에 의해 제1트랜지스터가 온, 제2트랜지스터가 오프가 되고, 그 상태에서 클록 신호가 출력 단자에 전달됨으로써 출력 신호가 출력된다. 한편, 출력 신호를 출력하지 않을 때, 제2, 제3트랜지스터의 동작에 의해 제1노드가 L레벨이 되고, 따라서 인버터로 인해 제2노드를 H레벨로 한다. 그것에 의해 제1트랜지스터가 오프, 제2트랜지스터가 온이 되어, 출력 단자의 전압 레벨은 L레벨로 유지된다.

예를 들면 제1전압신호가 H레벨, 제2전압신호가 L레벨일 경우에는, 제1입력 단자에 신호가 입력되었을 때, 제1노드가 H레벨이 되고, 따라서 제2노드가 L레벨이 되어, 제1트랜지스터가 온, 제2트랜지스터가 오프의 상태가 된다. 따라서, 그 후에 클록 신호가 입력되는 타이밍에서 이 단위 시프트 레지스터로부터 출력 신호가 출력된다. 즉, 제1전압신호가 H레벨, 제2전압신호가 L레벨일 경우에는, 이 단위 시프트 레지스터는, 제1입력 신호에 입력된 신호를 시간적으로 시프트하여 출력하도록 동작한다.

반대로, 제1전압신호가 L레벨, 제2전압신호가 H레벨인 경우에는, 제2입력 단자에 신호가 입력되었을 때, 제1노드가 H레벨이 되고, 따라서 제2노드가 L레벨이 되어, 제1트랜지스터가 온, 제2트랜지스터가 오프의 상태가 된다. 따라서, 그 후에 클록 신호가 입력되는 타이밍에서 이 단위 시프트 레지스터로부터 출력 신호가 출력된다. 즉 제1전압신호가 L레벨, 제2전압신호가 H레벨인 경우에는, 이 단위 시프트 레지스터는, 제2입력 신호에 입력된 신호를 시간적으로 시프트하여 출력하도록 동작한다.

이와 같이 특허문헌 1의 도 13의 쌍방향 단위 시프트 레지스터(본 명세서의 도 3)는, 제1트랜지스터를 구동하기 위한 제1전압신호 및 제2전압신호의 레벨을 전환함으로써, 신호의 시프트 방향을 전환하게 된다.

[특허문헌 1] 일본국 공개특허공보 특개2001-350438호(제13-19쪽, 도 13-도 25)

우선, 종래의 쌍방향 시프트 레지스터가 가지는 제1의 문제점에 관하여 설명한다. 상기한 종래의 쌍방향 단위 시프트 레지스터를 종속 접속하여 게이트 선 구동회로를 구성할 경우, 그 각단의 단위 시프트 레지스터의 제1입력 단자(IN1)에는 자기의 전단의 출력 신호가 입력되고, 제2입력 단자(IN2)에는 자기 다음단의 출력 신호가 입력된다(본 명세서의 도 2참조). 또한 게이트 선 구동회로는 1프레임 기간의 주기로 각 게이트 선을 순차로 선택하도록 동작하므로, 각각의 단위 시프트 레지스터로부터는, 1프레임 기간내의 특정한 1수평기간에만 출력 신호(게이트 선 구동신호)가 출력되고, 그 이외의 기간에서는 출력되지 않는다. 따라서, 각 단위 시프트 레지스터에 있어서, 제1트랜지스터(Q1)를 구동하는 제3 및 제4트랜지스터(Q3, Q4)는, 1프레임 기간 동안 대부분 오프 하고 있다.

종래의 단위 시프트 레지스터에서는, 제3 및 제4트랜지스터가 오프가 되면, 제1트랜지스터의 게이트, 즉 제1노드(N1)는 플로팅 상태가 된다. 특히, 출력 신호를 출력하지 않는 기간(비선택 기간)은 약 1프레임 기간의 길이로 계속해서, 그 기간동안 제1노드는 플로팅 상태의 L레벨로 유지되고, 제1트랜지스터가 오프로 유지된다. 이 때 제3트랜지스터(제1전압신호가 H레벨인 경우) 혹은 제4트랜지스터(제2전압신호가 H레벨인 경우)에 리크 전류가 발생하면, 그에 따르는 전하가 플로팅 상태로 제1노드에 축적되고, 이 제1노드의 전위가 서서히 상승한다.

또한 클록 단자(CK)(제1트랜지스터의 드레인)에는, 비선택 기간에도 클록 신호가 계속해서 입력되고 있으며, 제1트랜지스터의 드레인·게이트 간의 오버랩 용량을 통하는 결합에 의해, 클록 신호가 H레벨이 되는 동안, 제1노드의 전위도 상승 한다. 본 명세서의 설명에 있어서는, 각 트랜지스터는 N형 트랜지스터를 상정하고 있으므로, 트랜지스터는 클록 신호의 H레벨에서 활성(온)상태가 되고, L레벨에서 비활성(오프)상태가 된다. 또 P형 트랜지스터의 경우는 그 반대가 된다.

상기의 리크 전류 및 클록 신호에 기인하여 제1노드의 전위가 상승한 결과, 제1트랜지스터의 게이트·소스 간 전압이 그 임계값 전압을 초과하게 되면, 오프여야 할 제1트랜지스터가 온 하여, 게이트 선이 불필요하게 활성화되는 오동작의 문제가 생긴다. 그것에 의하여 각 화소에 설치된 화소 스위치 소자(액티브 트랜지스터)가 온이 되면, 화소내의 데이터가 고쳐쓰여져, 표시 불량이 발생하게 된다.

이어서, 제2의 문제점에 대하여 설명한다. 쌍방향 단위 시프트 레지스터가 출력 신호를 출력하는 기간(선택 기간)에 있어서는, 제1노드(N1)는 플로팅 상태의 H레벨이 되는 것에 의해, 제1트랜지스터(Q1)가 온으로 유지된다. 그리고 클록 단자(CK)(제1트랜지스터의 드레인)의 클록 신호가 H레벨이 되면, 그에 따라 출력 단자(OUT)가 H레벨이 되고, 게이트 선이 활성화된다. 이 때 제1트랜지스터의 드레인·게이트간의 오버랩 용량, 게이트·채널간 용량 및 게이트·소스 간의 오버랩 용량을 통하는 결합에 의해, 클록 신호가 H레벨이 되는 동안 제1노드가 승압된다. 이 제1노드의 승압은, 제1트랜지스터의 구동능력(전류를 흘려보내는 능력)이 증대된다는 이점을 가지며, 그것에 의해 이 단위 시프트 레지스터가 게이트 선을 고속으로 충전할 수 있다.

그러나, 제1노드가 승압되었을 때에는, 제3트랜지스터(Q3)(제1전압신호가 L레벨인 경우) 혹은 제4트랜지스터(Q4)(제2전압신호가 L레벨인 경우)의 드레인·소 스 간에 높은 전압이 가해지므로, 그 드레인·소스 간의 내전압특성에 따라서는 리크 전류가 생기기 쉽다. 그 리크 전류에 의해 제1노드의 레벨이 내려가면, 제1트랜지스터의 구동능력의 저하를 초래하여, 클록 신호가 H레벨에서 L레벨로 되돌아올 때의 출력 신호의 하강 속도가 늦어진다. 그것에 의하여, 화소 트랜지스터가 오프로 되는 것이 늦어지면, 화소내의 데이터가 다음 라인의 데이터로 고쳐쓰여져, 표시 불량이 발생한다는 문제가 생긴다.

또한 제3의 문제점에 관하여 설명한다. 종래의 쌍방향 시프트 레지스터로 구성된 게이트 선 구동회로에 있어서, 예를 들면 전단에서 후단 방향으로 신호를 시프트하는 순방향 시프트일 때에는, 최전단의 단위 시프트 레지스터의 제1입력 단자(IN1)에, 화상신호의 각 프레임 기간의 선두에 대응하는 「스타트 펄스」라고 불리는 제어 펄스가 입력 신호로서 입력된다. 그 입력 신호는, 종속 접속한 각 단위 시프트 레지스터에 순차 전달되어, 최후단의 단위 시프트 레지스터까지 도달한다. 종래의 쌍방향 시프트 레지스터에 있어서는, 최후단의 단위 시프트 레지스터가 출력 신호를 출력한 직후에, 이 최후단의 제2입력 단자(IN2)에, 화상신호의 각 프레임 기간의 끝에 대응하는 「엔드 펄스」라고 불리는 제어 펄스를 입력할 필요가 있었다. 그렇게 하지 않으면, 최후단의 제1트랜지스터를 오프로 할 수 없고, 이 최후단으로부터 출력 신호가 계속해서 출력되기 때문이다.

단방향으로만 신호를 시프트시키는 일반적인 시프트 레지스터이면, 최후단의 보다 다음단에 더미단을 설치하여 그 출력 신호를 엔드 펄스로서 사용하거나, 최후단에 입력되는 클록 신호와는 위상이 다른 클록 신호를 엔드 펄스로서 사용할 수 있기 때문에, 엔드 펄스가 덜 필요하게 되고, 스타트 펄스만으로 충분한 경우가 많았다. 따라서, 단방으로만 신호(게이트 선 구동신호)를 시프트시키는 일반적인 게이트 선 구동회로의 동작을 제어하는 구동제어장치의 대부분은, 스타트 펄스만을 출력하는 경우가 많다.

그러나 쌍방향 시프트 레지스터의 경우에 있어서는, 최후단의 제2입력 단자에는 엔드 펄스만이 입력되는 것은 아니고, 후단에서 전단 방향으로 신호를 시프트시키는 역방향 시프트시에 스타트 펄스를 입력할 필요가 있다. 또한 단순하게 더미단을 설치하는 것만으로는, 시프트 방향을 반전시켰을 때 더미단의 출력 신호가 잘못된 스타트 펄스로 되기 쉽기 때문에, 단방향으로만 시프트하는 경우와 같이 간단하지 않게 된다. 그 때문에 쌍방향으로 신호를 시프트시키는 게이트 선 구동회로의 구동제어장치에는, 상기한 바와 같이 스타트 펄스뿐만아니라 엔드 펄스의 출력 회로를 탑재한 것이 채용되어, 구동제어장치의 비용 상승, 즉 표시장치의 비용 상승의 문제를 초래하고 있었다.

또한, 제4의 문제점을 설명한다. 게이트 선 구동회로의 단위 시프트 레지스터를 비정질 실리콘 TFT(a-Si TFT)로 구성한 표시장치는 최근 널리 채용되고 있지만, a-Si TFT는, 게이트 전극이 계속적으로 정 바이어스되면, 임계값 전압이 시프트하고 그 구동능력(전류를 흘려보내는 능력)이 저하한다는 문제를 가지고 있다. 또 a-Si TFT뿐만아니라 유기 TFT에 있어서도 같은 문제가 생기는 것을 알 수 있다.

한편, 게이트 선 구동회로를 구성하는 각 단위 시프트 레지스터에 있어서는, 출력 신호를 출력하지 않는 기간(비선택 기간)은 약1프레임 기간의 길이로 계속된 다. 종래의 단위 시프트 레지스터에서는, 그 동안, 제2트랜지스터를 온으로 하여 출력 단자(OUT)을 L레벨로 유지하므로, 제2노드(N2)가 H레벨로 유지된다. 즉, 제2트랜지스터의 게이트가 계속적으로 정바이어스 됨으로써, 그것이 a-Si TFT나 유기TFT등일 경우에는 구동능력이 서서히 저하한다. 그 현상이 진행하면, 비선택 기간에 있어서 출력 단자가 플로팅 상태가 되고, 각 게이트 선의 전위가 불안정하게 되므로 오동작이 일어나기 쉬워, 표시 품질의 열화가 일어난다.

본 발명은 이상의 문제를 해결하기 위한 것으로, 쌍방향 단위 시프트 레지스터에 있어서, 그것을 구성하는 트랜지스터의 리크 전류 및 임계값 전압의 시프트에 기인하는 오동작을 억제하는 것을 제1의 목적으로 한다. 또한 엔드 펄스의 입력이 불필요한 쌍방향 시프트 레지스터를 제공하는 것을 제2의 목적으로 한다.

본 발명의 시프트 레지스터 회로는, 제1클록 단자에 입력되는 제1클록 신호를 출력 단자에 공급하는 제1트랜지스터와, 상기 제1클록 신호와는 위상이 다른 제2클록 신호에 의거하여 상기 출력 단자를 방전하는 제2트랜지스터와, 서로 상보인 제1 및 제2전압신호가 각각 입력되는 제1 및 제2전압신호 단자와, 제1입력 단자에 입력되는 제1입력 신호에 의거하여 상기 제1트랜지스터의 제어 전극이 접속하는 제1노드에 상기 제1전압신호를 공급하는 제3트랜지스터와, 제2입력 단자에 입력되는 제2입력 신호에 의거하여, 상기 제1노드에 상기 제2전압신호를 공급하는 제4트랜지스터와, 상기 제1노드가 방전된 상태일 때, 상기 제1클록 신호에 의거하여 상기 제1노드와 상기 출력 단자 사이를 전도시키는 스위칭 회로를 구비하는 것이다.

이하, 본 발명의 실시예를 도면을 참조하면서 설명한다. 또한, 설명이 중복하여 장황하게 되는 것을 피하기 위해, 각 도면에 있어서 동일 또는 상당하는 기능을 가지는 요소에는 동일한 부호를 붙이고 있다.

<실시예 1>

도 1은, 본 발명의 실시예 1에 따른 표시장치의 구성을 도시하는 개략 블럭도이며, 표시장치의 대표 예로서 액정표시장치(10)의 전체구성을 도시하고 있다.

액정표시장치(10)는, 액정 어레이부(20)와, 게이트 선 구동회로(주사선 구동회로)(30)와, 소스 드라이버(40)를 구비한다. 뒤의 설명에 의해 명백하게 되지만, 본 발명의 실시예에 따른 쌍방향 시프트 레지스터는 게이트 선 구동회로(30)에 탑재되어, 액정 어레이부(20)와 일체로 형성된다.

액정 어레이부(20)는, 행렬 모양으로 배치된 복수의 화소(25)를 포함한다. 화소의 행(이하 「화소 라인」이라고도 칭한다)의 각각에는 각각 게이트 선 GL1, GL2‥·(총칭「게이트 선 GL」)이 배치되고, 또한 화소의 열 (이하 「화소열」이라고도 칭함)의 각각에는 각각 데이터 선 DL1, DL2‥·(총칭 「데이터 선 DL」)이 각각 설치된다. 도 1에는, 제1행의 제1열 및 제2열의 화소(25) 및 이것에 대응하는 게이트 선 GL1 및 데이터 선 DL1, DL2가 대표적으로 도시되고 있다.

각 화소(25)는, 대응하는 데이터 선 DL과 화소 노드 Np 사이에 설치되는 화소 스위치 소자(26)와, 화소 노드 Np 및 공통 전극 노드 NC의 사이에 병렬로 접속 되는 커패시터(27) 및 액정표시 소자(28)를 가지고 있다. 화소 노드 Np와 공통 전극 노드 NC 사이의 전압차에 따라, 액정표시 소자(28)안의 액정의 배향성이 변화하고, 이것에 응답하여 액정표시 소자(28)의 표시 휘도가 변화된다. 이에 따라 데이터 선 DL 및 화소 스위치 소자(26)를 통해 화소 노드 Np에 전달되는 표시 전압에 의해, 각 화소의 휘도를 제어하는 것이 가능해 진다. 즉, 최대휘도에 대응하는 전압차와 최소휘도에 대응하는 전압차 사이의 전압차를 화소 노드 Np와 공통 전극 노드 NC 사이에 인가함으로써, 중간적인 휘도를 얻을 수 있다. 따라서, 상기 표시 전압을 단계적으로 설정함으로써, 계조적인 휘도를 얻는 것이 가능해 진다.

게이트 선 구동회로(30)는, 소정의 주사 주기에 근거하여, 게이트 선 GL을 순차적으로 선택하여 구동한다. 본 실시예에서는, 게이트 선 구동회로(30)는 쌍방향 시프트 레지스터에 의해 구성되고 있으며, 게이트 선 GL을 활성화시키는 순서의 방향을 바꿀 수 있다. 화소 스위치 소자(26)의 게이트 전극은, 각각 대응하는 게이트 선 GL과 접속된다. 특정한 게이트 선 GL이 선택되고 있는 동안은, 거기에 접속하는 각 화소에 있어서, 화소 스위치 소자(26)가 전도상태가 되어 화소 노드 Np가 대응하는 데이터 선 DL과 접속된다. 그리고, 화소 노드 Np에 전달된 표시 전압이 커패시터(27)에 의해 유지된다. 일반적으로, 화소 스위치 소자(26)는, 액정표시 소자(28)와 동일한 절연체 기판(유리 기판, 수지기판등)위에 형성되는 TFT로 구성된다.

소스 드라이버(40)는, N비트의 디지털 신호인 표시 신호 SIG에 의해 단계적 로 설정되는 표시 전압을, 데이터 선 DL에 출력하기 위한 것이다. 여기에서는 일례 로서, 표시 신호 SIG는 6비트의 신호이며, 표시 신호 비트 DB0∼DB5로 구성되는 것으로 한다. 6비트의 표시 신호 SIG에 의거하면, 각 화소에 있어서, 26=64단의 계조표시가 가능해 진다. 또한, R(Red), G(Green) 및 B(Blue)의 3개의 화소에 의해 하나의 컬러 표시 단위를 형성하면, 약 26만색의 컬러 표시가 가능해 진다.

또한 도 1에 나타나 있는 바와 같이 소스 드라이버(40)는, 시프트 레지스터(50)와, 데이터 래치회로(52, 54)와, 계조전압 생성회로(60)와, 디코드 회로(70)와, 아날로그 앰프(80)로 구성되어 있다.

표시 신호 SIG에 있어서는, 각각의 화소(25)의 표시 휘도에 대응하는 표시 신호 비트 DBO∼DB5가 직렬로 생성된다. 즉, 각 타이밍에 있어서의 표시 신호 비트 DBO∼DB5는, 액정 어레이부(20)안의 어느 하나의 화소(25)에 있어서의 표시 휘도를 나타내고 있다.

시프트 레지스터(50)는, 표시 신호 SIG의 설정이 전환되는 주기에 동기한 타이밍에, 데이터 래치회로(52)에 대하여, 표시 신호 비트 DBO∼DB5의 입력을 지시한다. 데이터 래치회로(52)는, 직렬로 생성되는 표시 신호 SIG를 순차적으로 받아들이고, 하나의 화소 라인 분의 표시 신호 SIG를 유지한다.

데이터 래치회로(54)에 입력되는 래치 신호 LT는, 데이터 래치회로(52)에 하나의 화소 라인 분의 표시 신호 SIG가 입력되는 타이밍에서 활성화한다. 데이터 래치회로(54)는 거기에 응답하고, 그 때 데이터 래치회로(52)에 유지되어 있는 하나의 화소 라인 분의 표시 신호 SIG를 입력한다.

계조전압 생성회로(60)는, 고전압 VDH 및 저전압 VDL의 사이에 직렬로 접속된 63개의 분압 저항으로 구성되고, 64단계의 계조전압 V1∼V64를 각각 생성한다.

디코드 회로(70)는, 데이터 래치회로(54)에 유지되어 있는 표시 신호 SIG를 디코드 하고, 이 디코드 결과에 의거하여 각 디코드 출력 노드 Nd1, Nd2‥·(총칭 「디코드 출력 노드 Nd」)에 출력하는 전압을, 계조전압 V1∼V64중에서 선택하여 출력한다.

그 결과, 디코드 출력 노드 Nd에는, 데이터 래치회로(54)에 유지된 하나의 화소 라인 분의 표시 신호 SIG에 대응한 표시 전압(계조전압 V1∼V64중 하나)이 동시에(병렬로) 출력된다. 또한, 도 1에 있어서는, 제1열째 및 제2열째의 데이터 선 DL1, DL2에 대응하는 디코드 출력 노드 Nd1, Nd2가 대표적으로 도시되고 있다.

아날로그 앰프(80)는, 디코드 회로(70)로부터 디코드 출력 노드 Nd1, Nd2 ···에 출력된 각 표시 전압에 대응한 아날로그 전압을, 각각 데이터 선 DL1, DL2 ···에 출력한다.

소스 드라이버(40)는, 소정의 주사 주기에 의거하여 일련의 표시 신호 SIG에 대응하는 표시 전압을 1화소 라인 분씩 데이터 선 DL에 반복해서 출력하고, 게이트 선 구동회로(30)는 그 주사 주기에 동기하여 게이트 선 GL1, GL2 ···을 이 순서 혹은 그 역순으로 구동함으로써, 액정 어레이부(20)에 표시 신호 SIG에 근거한 화상 또는 그 반전 화상의 표시가 행해진다.

여기에서, 본 발명의 설명을 쉽게 하기 위해, 종래의 게이트 선 구동회로(30) 및 그것을 구성하는 쌍방향 단위 시프트 레지스터에 관하여 설명한다. 도 2는, 종래의 게이트 선 구동회로(30)의 구성을 도시한 도면이다. 이 게이트 선 구동회로(30)는 복수단으로 이루어지는 쌍방향 시프트 레지스터에 의해 구성되어 있다. 즉, 이 게이트 선 구동회로(30)는, 종속 접속(캐스케이드 접속)한 n개의 쌍방향 단위 시프트 레지스터 SR1, SR2, SR3 ,‥·SRn으로 이루어지고 있다(이하, 단위 시프트 레지스터 SR1, SR2, ‥·,SRn을 「단위 시프트 레지스터 SR」이라고 총칭한다). 단위 시프트 레지스터 SR은, 하나의 화소 라인 즉 하나의 게이트 선 GL 마다 하나 씩 설치된다.

도 2에 도시하는 클록 발생기(31)는, 서로 위상이 다른 2상의 클록 신호 CLK,/CLK를 게이트 선 구동회로(30)의 단위 시프트 레지스터 SR에 입력하는 것이다. 이들 클록 신호 CLK,/CLK는, 표시장치의 주사 주기에 동기한 타이밍에서 교대로 활성화하도록 제어되어 있다.

또 도 2에 도시하는 전압신호 발생기(32)는, 이 쌍방향 시프트 레지스터에 있어서의 신호의 시프트 방향을 결정하는 제1전압신호 Vn 및 제2전압신호 Vr을 생성하는 것이다. 제1전압신호 Vn 및 제2전압신호 Vr은 서로 상보인 신호이며, 전압신호 발생기(32)는, 전단으로부터 후단을 향해(단위 시프트 레지스터 SR1, SR2, SR3, ‥·의 순서) 신호를 시프트시킬 경우(이 방향을 「순방향」이라고 정의한다)에는, 제1전압신호 Vn을 H레벨로 하고, 제2전압신호 Vr을 L레벨로 한다. 반대로, 후단으로부터 전단을 향해(단위 시프트 레지스터 SRn, SRn-1, SRn-2, ‥·의 순서) 신호를 시프트시킬 경우(이 방향을 「역방향」으로 정의한다)에는, 제2전압신호 Vr을 H레벨로 하고, 제1전압신호 Vn을 L레벨로 한다.

각각의 단위 시프트 레지스터 SR은, 제1입력 단자 IN1, 제2입력 단자 IN2, 출력 단자 OUT, 클록 단자 CK, 제1전압신호 단자 T1 및 제2전압신호 단자 T2를 가지고 있다. 도 2와 같이, 각 단위 시프트 레지스터 SR의 클록 단자 CK에는, 그 전후에 인접하는 단위 시프트 레지스터 SR과 다른 클록 신호가 입력되도록, 클록 신호 CLK, /CLK의 한쪽이 입력된다.

클록 발생기(31)가 생성하는 클록 신호 CLK, /CLK는 프로그램 혹은 배선의 접속 변경에 의해, 신호의 시프트 방향을 따라 위상을 서로 교환할 수 있도록 되어 있다. 배선의 접속 변경에 의한 교환은, 표시장치의 제조전에 시프트의 방향을 일방향으로 고정하는 경우에 유효하다. 또 프로그램에 의한 교환은, 표시장치의 제조후에 시프트 방향을 일방향으로 고정하거나 혹은 표시장치의 사용중에 시프트 방향을 변경할 수 있는 경우에 유효하다.

시프트 레지스터 SR의 출력 단자 OUT에는 각각 게이트 선 GL이 접속한다. 즉, 출력 단자 OUT에 출력되는 신호(출력 신호)는, 게이트 선 GL을 활성화하기 위한 수평(또는 수직)주사 펄스가 된다.

최전단인 제1단째(제1스테이지)의 단위 시프트 레지스터 SR1의 제1입력 단자 IN1에는, 제1제어 펄스 STn이 입력된다. 이 제1제어 펄스 STn은, 순방향 시프트의 경우에는 화상신호의 각 프레임 기간의 선두에 대응하는 스타트 펄스가 되고, 역방향 시프트의 경우에는 화상신호의 각 프레임 기간의 말미에 대응하는 엔드 펄스가 된다. 제2단째 이후의 단위 시프트 레지스터 SR의 제1입력 단자 IN1은, 자신의 전단의 단위 시프트 레지스터 SR의 출력 단자 OUT에 접속되어 있다. 즉, 제2단째 이후의 단위 시프트 레지스터 SR의 제1입력 단자 IN1에는 그 전단의 출력 신호가 입력된다.

또한 최후단인 제k단째(제k스테이지)의 단위 시프트 레지스터 SRk의 제2입력 단자 IN2에는, 제2제어 펄스 STr이 입력된다. 이 제2제어 펄스 STr은, 역방향의 경우에는 스타트 펄스가 되고, 순방향 시프트의 경우에는 엔드 펄스가 된다. 제k-1단째 이전의 제2입력 단자 IN2는, 자신의 후단의 출력 단자 0UT에 접속되어 있다. 즉, 제2단째 이후의 제2입력 단자 IN2에는 그 후단의 출력 신호가 입력된다.

각 단위 시프트 레지스터 SR은 클록 신호 CLK, /CLK에 동기하여, 순방향 시프트인 경우에는, 전단부터 입력되는 입력 신호(전단의 출력 신호)를 시프트시키면서, 대응하는 게이트 선 GL 및 자신의 다음단의 단위 시프트 레지스터 SR에 전달한다. 또 역방향 시프트의 경우에는, 후단으로부터 입력되는 입력 신호(후단의 출력 신호)를 시프트시키면서, 대응하는 게이트 선 GL 및 자신의 전단의 단위 시프트 레지스터 SR에 전달한다(단위 시프트 레지스터 SR의 동작의 상세한 것은 후술한다). 그 결과, 일련의 단위 시프트 레지스터 SR은, 소정의 주사 주기에 근거한 타이밍에서 게이트 선 GL을 순차적으로 활성화시키는, 소위 게이트 선 구동 유닛으로서 기능한다.

도 3은, 상기한 특허문헌 1에 개시된 것과 마찬가지로, 종래의 쌍방향 단위 시프트 레지스터 SR의 구성을 도시하는 회로도이다. 또한 게이트 선 구동회로(30)에 있어서는, 종속 접속된 각 단위 시프트 레지스터 SR의 구성은 실질적으로 모두 동일하므로, 이하에서는 하나의 단위 시프트 레지스터 SR의 구성에 대해서만 대표적으로 설명한다. 또한 이 단위 시프트 레지스터 SR을 구성하는 트랜지스터는, 모두 동일도전형의 전계효과 트랜지스터이지만, 본 실시예에 있어서는 모두 N형 TFT인 것으로 한다.

도 3과 같이, 종래의 쌍방향 단위 시프트 레지스터 SR은, 이미 도 2에서 나타낸 제1, 제2입력 단자 IN1, IN2, 출력 단자 OUT, 클록 단자 CK 및 제1, 제2전압신호 단자 T1, T2외에, 저전위측 전원전위 VSS가 공급되는 제1전원단자 S1 및 고전위측 전원전위 VDD가 공급되는 제2전원단자 S2를 가지고 있다. 이하의 설명에서는, 저전위측 전원전위 VSS가 회로의 기준전위(=OV)가 되지만, 실사용에서는 화소에 기록되는 데이터의 전압을 기준으로 하여 기준전위가 설정되며, 예를 들면 고전위측 전원전위 VDD는 17V, 저전위측 전원전위 VSS는 -12V등으로 설정된다.

단위 시프트 레지스터 SR의 출력단은, 출력 단자 OUT와 클록 단자 CK 사이에 접속하는 트랜지스터 Q1과, 출력 단자 OUT와 제1전원단자 S1사이에 접속하는 트랜지스터 Q2로 구성되어 있다. 즉, 트랜지스터 Q1은, 클록 단자 CK에 입력되는 클록 신호를 출력 단자 OUT에 공급하는 출력 풀업 트랜지스터이며, 트랜지스터 Q2는, 제1전원단자 S1의 전위를 출력 단자 OUT에 공급하는 출력 풀 다운 트랜지스터이다. 이하, 단위 시프트 레지스터 SR의 출력단을 구성하는 트랜지스터 Q1의 게이트(제어 전극)가 접속하는 노드를 노드 N1, 트랜지스터 Q2의 게이트 노드를 노드 N2로 정의한다.

노드 N1과 제1전압신호 단자 T1 사이에는 트랜지스터 Q3이 접속하고 있으며, 그 게이트는 제1입력 단자 IN1에 접속하고 있다. 노드 N1과 제2전압신호 단자 T2 사이에는, 트랜지스터 Q4가 접속하고, 그 게이트는 제2입력 단자 IN 2에 접속하고 있다.

노드 N2와 제2전원단자 S2 사이에는 트랜지스터 Q6이 접속하고, 노드 N2와 제1전원단자 S1사이에는 트랜지스터 Q7이 접속한다. 트랜지스터 Q6은, 게이트가 드레인과 마찬가지로 제2전원단자 S2에 접속하고 있으며, 소위 다이오드 접속되어 있다. 트랜지스터 Q7의 게이트는 노드 N1에 접속한다. 트랜지스터 Q7은, 트랜지스터 Q6보다도 구동능력(전류를 흘려보내는 능력)이 충분히 크게 설정되어 있다. 즉, 트랜지스터 Q7의 온 저항은 트랜지스터 Q6의 온 저항보다도 작다. 따라서 트랜지스터 Q7의 게이트 전위가 상승하면 노드 N2의 전위는 하강하고, 반대로 트랜지스터 Q7의 게이트 전위가 하강하면 노드 N2의 전위는 상승한다. 즉 트랜지스터 Q6 및 트랜지스터 Q7은, 노드 N1을 입력단으로 하고, 노드 N2를 출력단으로 하는 인버터를 구성하고 있다. 이 인버터는, 트랜지스터 Q6 및 트랜지스터 Q7의 온 저항값의 비에 의해 그 동작이 규정되는, 소위 「레시오형 인버터」이다. 또 이 인버터는, 출력 단자 OUT를 풀 다운시키기 위해 트랜지스터 Q2를 구동하는 「풀 다운 구동회로 」로서 기능하고 있다.

도 3의 단위 시프트 레지스터 SR의 동작을 설명한다. 게이트 선 구동회로(30)를 구성하는 각 단위 시프트 레지스터 SR의 동작은 실질적으로 모두 동일하므로, 여기에서는 제k단째의 단위 시프트 레지스터 SRk의 동작을 대표적으로 설명한다.

간단히 하기 위해, 해당 단위 시프트 레지스터 SRk의 클록 단자 CK에는 클록 신호 CLK가 입력되는 것으로서 설명을 행한다(예를 들면 도 2에 있어서의, 단위 시프트 레지스터 SR1, SR3등이 이것에 상당한다). 또한 해당 단위 시프트 레지스터 SRk의 출력 신호를 Gk, 그 전단(제k-1단)의 단위 시프트 레지스터 SRk-1의 출력 신호를 Gk-1, 다음단(제k+1단)의 단위 시프트 레지스터 SRk+1의 출력 신호를 Gk+1로 정의한다. 또 클록 신호 CLK, /CLK, 제1전압신호 Vn, 제2전압신호 Vr의 H레벨의 전위는 고전위측 전원전위 VDD와 같게 한다. 또한, 단위 시프트 레지스터 SR을 구성하는 각 트랜지스터의 임계값 전압은 모두 동일하게 가정하고, 그 값을 Vth로 한다.

우선 게이트 선 구동회로(30)가 순방향 시프트의 동작을 행하는 경우를 설명한다. 이때 전압신호 발생기(32)는, 제1전압신호 Vn을 H레벨(VDD)로 하고, 제2전압신호 Vr을 L레벨(VSS)로 한다. 즉 순방향 시프트의 경우에는, 트랜지스터 Q3은 노드 N1을 충전(풀업)하는 트랜지스터로서 기능하고, 트랜지스터 Q4는 노드 N1을 방전(풀 다운)하는 트랜지스터로서 기능한다.

우선 초기 상태로서, 노드 N1이 L레벨(VSS), 노드 N2가 H레벨(VDD-Vth)라고 하자(이하, 이 상태를 「리셋트 상태」라고 칭한다). 또한 클록 단자 CK(클록 신호 CLK), 제1입력 단자 IN1(전단의 출력 신호 Gk-1) 및 제2입력 단자 IN2(다음단의 출력 신호 Gk+1)는 모두 L레벨이라고 하자. 이 리셋트 상태에서는, 트랜지스터 Q1이 오프(차단 상태), 트랜지스터 Q2가 온(전도상태)이므로, 출력 단자 OUT(출력 신호 Gk)는, 클록 단자 CK(클록 신호 CLK)의 레벨에 관계없이 L레벨로 유지된다. 즉, 이 단위 시프트 레지스터 SRk가 접속하는 게이트 선 GLk는 비선택 상태에 있다.

그 상태부터, 전단의 단위 시프트 레지스터 SRk-1의 출력 신호 Gk-1(제1단째의 경우에는, 스타트 펄스로서의 제1제어 펄스 STn)이 H레벨이 되면, 그것이 해당 단위 시프트 레지스터 SRk의 제1입력 단자 IN1에 입력되어 트랜지스터 Q3이 온이 되고, 노드 N1이 H레벨(VDD)이 된다. 따라서 트랜지스터 Q7이 온이 되므로, 노드 N2는 L레벨(VSS)이 된다. 이렇게 노드 N1이 H레벨, 노드 N2가 L레벨의 상태(이하, 이 상태를 「세트 상태」로 칭한다)에서는, 트랜지스터 Q1이 온, 트랜지스터 Q2가 오프가 된다. 그 후에 전단의 출력 신호 Gk-1이 L레벨로 되돌아오면 트랜지스터 Q3은 오프하지만, 노드 N1은 플로팅 상태의 H레벨이 되므로, 이 세트 상태는 유지된다.

계속해서, 클록 단자 CK에 입력되는 클록 신호 CLK가 H레벨이 되지만, 이 때 트랜지스터 Q1이 온, 트랜지스터 Q2가 오프이기 때문에, 그것에 따라 출력 단자 OUT의 레벨이 상승한다. 또한 트랜지스터 Q1의 게이트·채널간 용량을 통한 결합에 의해, 플로팅 상태의 노드 N1의 레벨은 특정 전압만 승압된다. 따라서, 출력 단자 OUT의 레벨이 상승해도 트랜지스터 Q1의 구동능력은 크게 유지되므로, 출력 신호 Gk 의 레벨은 클록 단자 CK의 레벨에 따라 변화된다. 특히, 트랜지스터 Q1의 게이트·소스 간 전압이 충분히 클 경우에는 트랜지스터 Q1은 비포화 영역에서의 동작(비포화 동작)을 행하므로, 임계값 전압분의 손실은 없고 출력 단자 OUT는 클록 신호 CLK과 동레벨로까지 상승한다. 따라서, 클록 신호 CLK가 H레벨 기간만, 출력 신호 Gk가 H레벨이 되고, 게이트 선 GLk를 활성화하여 선택 상태로 한다.

그 후에 클록 신호 CLK가 L레벨로 되돌아오면, 그에 따라 출력 신호 Gk도 L레벨이 되고, 게이트 선 GLk는 방전되어 비선택 상태로 되돌아 온다.

출력 신호 Gk는 다음단의 제1입력 단자 IN1에 입력되므로, 다음에 클록 신호/CLK가 H레벨이 되는 타이밍에서, 다음단의 출력 신호 Gk+1이 H레벨이 된다. 그렇게 되면, 해당 단위 시프트 레지스터 SRk의 트랜지스터 Q4가 온이 되므로 노드 N1이 L레벨이 된다. 따라서 트랜지스터 Q7이 오프가 되고 노드 N2는 H레벨이 된다. 즉, 트랜지스터 Q1이 오프, 트랜지스터 Q2가 온의 리셋트 상태로 되돌아간다.

그 후에 다음단의 출력 신호 Gk +1이 L레벨로 되돌아오면 트랜지스터 Q4는 오프가 되지만, 이 때 트랜지스터 Q3도 오프이므로 노드 N1은 플로팅 상태가 되고, 그 L레벨은 유지된다. 그 상태는 다음에 제1입력 단자 IN1에 신호가 입력될 때까지 계속되고, 해당 단위 시프트 레지스터 SRk는 리셋트 상태로 유지된다.

이상의 순방향 시프트의 동작을 정리하면, 단위 시프트 레지스터 SR은, 제1입력 단자 IN1에 신호(스타트 펄스 또는 전단의 출력 신호 Gk-1)가 입력되지 않는 동안은 리셋트 상태를 유지한다. 리셋트 상태에서는 트랜지스터 Q1이 오프, 트랜지스터 Q2가 온이므로, 출력 단자 OUT(게이트 선 GLk)는 저임피던스의 L레벨(VSS)로 유지된다. 그리고, 제1입력 단자 IN1에 신호가 입력되면, 단위 시프트 레지스터 SR은 세트 상태로 전환된다. 세트 상태에서는 트랜지스터 Q1이 온, 트랜지스터 Q2가 오프이므로, 클록 단자 CK의 신호(클록 신호 CLK)가 H레벨이 되는 동안, 출력 단자 OUT가 H레벨이 되어서 출력 신호 Gk가 출력된다. 그리고 그 후에 제2입력 단자 IN2에 신호(다음단의 출력 신호 Gk+1 혹은 엔드 펄스)가 입력되면, 원래의 리셋트 상태로 되돌아 온다.

이와 같이 동작하는 복수의 단위 시프트 레지스터 SR을 도 2와 같이 종속 접속하여, 게이트 선 구동회로(30)를 구성하면, 제1단째의 단위 시프트 레지스터 SR1의 제1입력 단자 IN1에 입력된 스타트 펄스로서의 제1제어 펄스 STn은, 도 4에 도시하는 타이밍 도와 같이 , 클록 신호 CLK, /CLX에 동기한 타이밍에서 시프트되면서, 단위 시프트 레지스터 SR2, SR3‥·으로 순서대로 전달된다. 그것에 의하여, 게이트 선 구동회로(30)는, 소정의 주사 주기로 게이트 선 GL1, GL2, GL3‥·을 이 순서로 구동할 수 있다.

또 순방향 시프트의 경우에는, 도 4와 같이 최후단의 단위 시프트 레지스터 SRn이 출력 신호 Gn을 출력한 직후에, 엔드 펄스로서의 제2제어 펄스 STr을 해당 단위 시프트 레지스터 SRn의 제2입력 단자 IN2에 입력할 필요가 있다. 그것에 의하여, 해당 단위 시프트 레지스터 SRn이 세트 상태로 되돌아간다.

한편, 게이트 선 구동회로(30)가 역방향 시프트의 동작을 행할 경우에는, 전압신호 발생기(32)는, 제1전압신호 Vn을 L레벨(VSS)로 하고, 제2전압신호 Vr을 H레벨(VDD)로 한다. 즉 역방향 시프트의 경우에는, 순방향 시프트일 때와는 반대로, 트랜지스터 Q3이 노드 N1을 방전(풀 다운)하는 트랜지스터로서 기능하고, 트랜지스터 Q4가 노드 N1을 충전(풀업)하는 트랜지스터로서 기능한다. 또한 제2제어 펄스 STr은 스타트 펄스로서 최후단의 단위 시프트 레지스터 SRn의 제2입력 단자 IN2에 입력되고, 제1제어 펄스 STn은 엔드 펄스로서 제1단째의 단위 시프트 레지스터 SR1의 제1입력 단자 IN1에 입력된다. 이상에 의해, 각 단의 단위 시프트 레지스터 SR에 있어서, 트랜지스터 Q3 및 트랜지스터 Q4의 동작이, 순방향 시프트의 경우와 서로 바뀌게 된다.

따라서 역방향 시프트의 경우에는, 단위 시프트 레지스터 SR은, 제2입력 단자 IN2에 신호(스타트 펄스 혹은 다음단의 출력 신호 Gk+1)가 입력되지 않는 동안은 리셋트 상태를 유지한다. 리셋트 상태에서는 트랜지스터 Q1이 오프, 트랜지스터 Q2는 온이기 때문에, 출력 단자 OUT(게이트 선 GLk)는 저임피던스의 L레벨(VSS)로 유지된다. 그리고 제2입력 단자 IN2에 신호가 입력되면, 단위 시프트 레지스터 SR은 세트 상태로 바뀐다. 세트 상태에서는 트랜지스터 Q1이 온, 트랜지스터 Q2가 오프이기 때문에, 클록 단자 CK의 신호(클록 신호 CLK)가 H레벨이 되는 기간, 출력 단자 OUT가 H레벨이 되어 출력 신호 Gk가 출력된다. 그리고 그 후, 제1입력 단자 IN1에 신호(전단의 출력 신호 Gk-1 혹은 엔드 펄스)가 입력되면, 원래의 리셋트 상태로 되돌아간다.

이와 같이 동작하는 복수의 단위 시프트 레지스터 SR을 도 2와 같이 종속 접속하고, 게이트 선 구동회로(30)를 구성하면, 최후단(제n단째)의 단위 시프트 레지스터 SRn의 제2입력 단자 IN2에 입력된 스타트 펄스로서의 제2제어 펄스 STr은, 도 5에 도시하는 타이밍 도와 같이, 클록 신호 CLK, /CLK에 동기한 타이밍에서 시프트되면서, 단위 시프트 레지스터 SRn -1, SRn -2, ‥·으로 순서대로 전달된다. 그것에 의하여, 게이트 선 구동회로(30)는, 소정의 주사 주기로 게이트 선 GLn, GLn -1, GLn -2 ,···를 이 순서대로, 즉 순방향 시프트와는 반대의 순서로 구동할 수 있다.

또 역방향 시프트의 경우에는, 도 5와 같이, 제1단째의 단위 시프트 레지스터 SR1이 출력 신호 G1을 출력한 직후에, 엔드 펄스로서의 제1제어 펄스 STn을 해당 단위 시프트 레지스터 SR1의 제1입력 단자 IN1에 입력할 필요가 있다. 그것에 의하여, 해당 단위 시프트 레지스터 SR1이 세트 상태로 되돌아간다.

또한, 위의 예에서는 복수의 단위 시프트 레지스터 SR이 2상 클록에 의거하여 동작하는 예를 도시했지만, 3상 클록 신호를 사용하여 동작시키는 것도 가능하다. 그 경우에는, 게이트 선 구동회로(30)를 도 6과 같이 구성하면 된다.

이 경우에 있어서의 클록 발생기(31)는, 각각 위상이 다른 3상 클록인 클록 신호 CLK1, CLK2, CLK3을 출력하는 것이다. 각각의 단위 시프트 레지스터 SR의 클록 단자 CK에는, 전후에 인접하는 단위 시프트 레지스터 SR에 서로 다른 클록 신호가 입력되도록, 그 클록 신호 CLK1, CLK2, CLK3중 어느 하나가 입력된다. 이들 클록 신호 CLK1, CLK2, CLK3은 프로그램 혹은 배선의 접속 변경에 의해, H레벨이 되는 순서를 신호를 시프트시키는 방향에 따라 변경할 수 있도록 되어 있다. 예를 들면 순방향 시프트의 경우에는 CLK1, CLK2, CLK3, CLK1, ‥·의 순으로 H레벨이 되고, 역방향 시프트의 경우에는 CLK3, CLK2, CLK1, CLK3 ,···의 순으로 H레벨이 된다.

게이트 선 구동회로(30)가 도 6과 같이 구성되어 있는 경우에도, 개개의 단위 시프트 레지스터 SR의 동작은, 위에서 설명한 도 2의 경우와 같기 때문에, 여기서의 설명은 생략한다.

도 2 및 도 6과 같이 구성된 게이트 선 구동회로(30)에 있어서, 예를 들면 순방향 시프트의 경우, 각 단위 시프트 레지스터 SR은, 자기 다음단의 단위 시프트 레지스터 SR이 적어도 한번 동작한 후가 아니면 리셋트 상태(즉 상기의 초기 상태)가 되지 않는다. 반대로, 역방향 시프트의 경우에는, 각 단위 시프트 레지스터 SR은, 자기의 전단의 단위 시프트 레지스터 SR이 적어도 한번 동작한 후가 아니면 리셋트 상태가 되지 않는다. 각 단위 시프트 레지스터 SR은, 리셋트 상태를 거치지 않으면 통상 동작을 행할 수 없다. 따라서, 통상 동작에 앞서, 더미의 입력 신호를 단위 시프트 레지스터 SR의 제1단째부터 최후단까지(또는 최후단부터 제1단째까지) 전달시키는 더미 동작을 행하게 할 필요가 있다. 또는, 각 단위 시프트 레지스터 SR의 노드 N2와 제2전원단자 S2(고전위측 전원) 사이에 리셋트용의 트랜지스터를 별도 배치하여, 통상 동작 전에 강제적으로 노드 N2를 충전하는 리셋트 동작을 행해도 된다. 단, 그 경우는 리셋트용의 신호 라인이 별도 필요하게 된다.

이하, 본 발명에 따른 게이트 선 구동회로(30) 및 그것을 구성하는 쌍방향 단위 시프트 레지스터에 관하여 설명한다. 도 7은, 실시예 1에 따른 게이트 선 구동회로(30)의 구성을 도시한 도면이다. 이 게이트 선 구동회로(30)도 또한 종속 접속(캐스케이드 접속)한 복수의 쌍방향 단위 시프트 레지스터 SR1, SR2, SR3, SR4‥·SRn으로 구성되는 다단의 시프트 레지스터로 이루어지고 있다.

도 7과 같이, 실시예 1에 따른 각 단위 시프트 레지스터 SR은, 제1입력 단자 IN1, 제2입력 단자 IN2, 출력 단자 OUT, 제1클록 단자 CK1, 제2클록 단자 CK2, 제1전압신호 단자 T1 및 제2전압신호 단자 T2를 가지고 있다. 각 단위 시프트 레지스터 SR의 제1 및 제2클록 단자 CK1, CK2에는, 클록 발생기(31)가 출력하는 클록 신호 CLK, /CLK중 어느 하나가 공급된다.

도 7에 있어서도, 최전단인 제1단째 (제1스테이지)의 단위 시프트 레지스터 SR1의 제1입력 단자 IN1에는, 제1제어 펄스 STn이 입력된다. 제1제어 펄스 STn은, 순방향 시프트의 경우에는 화상신호의 각 프레임 기간의 선두에 대응하는 스타트 펄스가 되고, 역방향 시프트의 경우에는 화상신호의 각 프레임 기간의 말미에 대응하는 엔드 펄스가 된다. 제2단째 이후의 단위 시프트 레지스터 SR의 제1입력 단자 IN1에는, 그 전단의 출력 신호가 입력된다.

또 최후단인 제n단째(제n스테이지)의 단위 시프트 레지스터 SRn의 제2입력 단자 IN2에는, 제2제어 펄스 STr이 입력된다. 제2제어 펄스 STr은, 역방향의 경우에는 스타트 펄스가 되고, 순방향 시프트의 경우에는 엔드 펄스가 된다. 제k-1단째 이전의 제2입력 단자 IN2에는, 그 후단의 출력 신호가 입력된다.

도 8은, 실시예 1에 따른 쌍방향 단위 시프트 레지스터 SR의 구성을 도시하는 회로도이다. 여기에서도 하나의 단위 시프트 레지스터 SR의 구성에 대해서만 대표적으로 설명한다. 또한 이 단위 시프트 레지스터 SR을 구성하는 트랜지스터는, 모두 N형의 a-Si TFT로 한다. 단, 본 발명의 적용은 a-Si TFT에 한정되는 것은 아니고, 예를 들면 MOS트랜지스터나 유기 TFT등으로 구성된 것에 대해서도 적용가능하다.

도 8과 같이, 해당 단위 시프트 레지스터 SR의 출력단은, 출력 단자 OUT와 제1클록 단자 CK1 사이에 접속하는 트랜지스터 Q1 및 출력 단자 0UT와 제1전원단자 S1 사이에 접속하는 트랜지스터 Q2에 의해 구성되어 있다. 즉, 트랜지스터 Q1은, 제1클록 단자 CK1에 입력되는 클록 신호를 출력 단자 0UT에 공급하는 출력 풀업 트랜지스터(제1트랜지스터)이며, 트랜지스터 Q2는 제1전원단자 S1의 전위(저전위측 전원전위 VSS)를 출력 단자 OUT에 공급하는 것으로, 출력 단자 OUT를 방전하는 출력 풀 다운 트랜지스터(제2트랜지스터)이다. 도 8에 나타나 있는 바와 같이 트랜지스터 Q1의 게이트(제어 전극)가 접속하는 노드를 노드 N1(제1노드)로 정의한다. 한편, 트랜지스터 Q2의 게이트는, 제2클록 단자 CK2에 접속하고 있다.

본 실시예에 따른 단위 시프트 레지스터 SR은, 트랜지스터 Q1의 게이트·소스 간(즉 출력 단자 OUT와 노드 N1과의 사이)에 접속하는 트랜지스터 Q5(제5트랜지스터)를 구비하고 있으며, 해당 트랜지스터 Q5의 게이트는 제1클록 단자 CK1에 접속하고 있다. 즉 트랜지스터 Q5는, 제1클록 단자 CK1에 입력되는 신호에 의거하여 노드 N1과 출력 단자 OUT 사이를 전도시키는 스위칭 회로로서 기능하는 것이다. 또한 같이 노드 N1과 출력 단자 OUT 사이에는, 트랜지스터 Q5에 병렬로 용량소자 C1이 설치된다. 또한, 참조 부호 「C3」의 요소는, 단위 시프트 레지스터 SR의 출력 단자 OUT(즉 게이트 선)의 부하용량을 나타내고 있다.

노드 N1과 제1전압신호 단자 T1 사이에는 트랜지스터 Q3이 접속하고, 해당 트랜지스터 Q3의 게이트는 제1입력 단자 IN1에 접속하고 있다. 또 노드 N1과 제2전압신호 단자 T2 사이에는 트랜지스터 Q4가 접속하고, 해당 트랜지스터 Q4의 게이트는 제2입력 단자 IN2에 접속하고 있다. 즉, 트랜지스터 Q3은, 제1입력 단자 IN1에 입력되는 신호(제1입력 신호)에 의거하여 제1전압신호 Vn을 노드 N1에 공급하는 제3트랜지스터이다. 또 트랜지스터 Q4는, 제2입력 단자 IN2에 입력되는 신호(제2입력 신호)에 의거하여 제2전압신호 Vr를 노드 N1에 공급하는 제4트랜지스터이다. 즉 트랜지스터 Q3, Q4는, 트랜지스터 Q1을 구동하는 구동회로를 구성하고 있다. 또한 상기한 바와 같이, 제1전압신호 Vn 및 제2전압신호 Vr은 서로 상보인 신호이며, 전압신호 발생기(32)는, 전단부터 후단을 향해(단위 시프트 레지스터 SR1, SR2, SR3, ‥·의 순) 신호를 시프트시킬 경우(이 방향을 「순방향」이라고 정의한다)에는, 제1전압신호 Vn을 H레벨로 하고, 제2전압신호 Vr을 L레벨로 한다. 반대로, 후단부터 전단을 향해(단위 시프트 레지스터 SRn,SRn-1, SRn-2 ,·‥의 순) 신호를 시프트시킬 경우(이 방향을 「역방향」이라고 정의한다)에는, 제2전압신호 Vr을 H레벨로 하고, 제1전압신호 Vn을 L레벨로 한다.

이하, 실시예 1에 따른 쌍방향 단위 시프트 레지스터 SR의 동작을 설명한다. 여기에서는 도 8의 단위 시프트 레지스터 SR이, 도 7과 같이 종속 접속하여 게이트 선 구동회로(30)를 구성하고 있는 것으로 한다. 또 간단히 하기 위해, 제k단째의 단위 시프트 레지스터 SRk의 동작을 대표적으로 설명하며, 해당 단위 시프트 레지스터 SRk의 제1클록 단자 CK1에는 클록 신호 CLK가 입력되고, 제2클록 단자 CK2에는 클록 신호/CLK가 입력되는 것으로 한다. 또한 해당 단위 시프트 레지스터 SRk의 출력 신호를 Gk, 그 전단(제k-1단)의 단위 시프트 레지스터 SRk-1의 출력 신호를 Gk-1, 다음단(제k+1단)의 단위 시프트 레지스터 SRk+1의 출력 신호를 Gk+1로 정의한다.

또한, 클록 신호 CLK, /CLK, 및 제1 및 제2전압신호 Vn, Vr의 H레벨의 전압은 서로 동일하며, 그 값을 VDD로 한다. 또 본 실시예에서는, 단위 시프트 레지스터 SR을 구성하고 있는 각 트랜지스터 Qm의 임계값 전압을 각각 Vth(Qm)으로 나타내기로 한다.

여기에서는 게이트 선 구동회로(30)가 순방향 시프트의 동작을 행할 경우를 설명한다. 즉, 전압신호 발생기(32)가 생성하는 제1전압신호 Vn은 H레벨(VDD)이며, 제2전압신호 Vr은 L레벨(VSS)이다.

(A)게이트 선 선택시의 동작

우선, 도 8의 단위 시프트 레지스터 SRk의 제1입력 단자 IN1에 전단의 출력 신호 Gk-1(제1단째의 단위 시프트 레지스터 SR1의 경우에는, 스타트 펄스로서의 제1제어 펄스 STn)이 입력되며, 해당 단위 시프트 레지스터 SRk가 출력 신호 Gk를 출력할 때(즉 게이트 선 GLk를 활성화할 때)의 동작을 설명한다. 도 9는 이 동작을 도시하는 타이밍 도이다.

초기 상태로서, 노드 N1은 L레벨(VSS)이라고 하자(이하 「리셋트 상태」라고 칭한다). 또 제1클록 단자 CK1(클록 신호 CLK)은 H레벨이며, 제2클록 단자 CK2(클록 신호/CLK), 제1입력 단자 IN1(전단의 출력 신호 Gk-1) 및 제2입력 단자 IN2(다음단의 출력 신호 Gk+1)은 L레벨이라고 하자. 이 초기 상태에서는, 트랜지스터 Q1∼Q4가 오프이므로, 노드 N1 및 출력 단자 OUT(출력 신호 Gk)는 플로팅 상태의 L레벨이다.

시각 t0에서 클록 신호 CLK가 L레벨로 천이한 후, 클록 신호/CLK가 H레벨로 천이하는 시각 t1에서 전단의 출력 신호 Gk-1이 H레벨이 되면, 트랜지스터 Q3이 온 한다. 제1전압신호 Vn이 H레벨이므로, 노드 N1은 충전되어서 H레벨(VDD-Vth(Q3))이 된다. 그것에 의해 트랜지스터 Q1은 온 한다. 이 때 클록 신호 CLK는 L레벨(VSS)이며, 또 클록 신호/CLK가 H레벨이 되는 것으로 트랜지스터 Q2도 온이 되고 있기 때문에 출력 신호 Gk는 L레벨을 유지한다.

그 후에 클록 신호/CLK가 L레벨이 되는 시각 t2에서, 전단의 출력 신호 Gk-1가 L레벨로 되돌아온다. 그로써 트랜지스터 Q3은 오프가 되므로, 노드 N1은 플로팅 상태의 H레벨이 된다. 이 때 트랜지스터 Q2 또한 오프하지만, 트랜지스터 Q1은 온을 유지하고 있고, 제1클록 단자 CK1(클록 신호 CLK)은 L레벨이므로 출력 신호 Gk는 L레벨을 유지한다.

이어서 클록 신호 CLK가 H레벨이 되는 시각 t3에서는, 트랜지스터 Q1이 온 하고 있기 때문에 해당 클록 신호 CLK가 출력 단자 OUT에 공급되어, 출력 신호 Gk의 레벨이 상승한다. 이 때 승압용량 C1 및 트랜지스터 Q1의 게이트·채널간 용량을 통하는 용량결합에 의해, 출력 신호 Gk의 레벨 상승에 따라 노드 N1이 승압된다. 그 때문에 출력 신호 Gk가 H레벨이 되어도 트랜지스터 Q1의 게이트·소스 간 전압은 크게 유지되어, 해당 트랜지스터 Q1의 구동능력이 확보된다. 또 이 때 트랜지스터 Q1은 비포화 동작하므로 출력 단자 OUT(출력 신호 Gk)의 레벨은 클록 신호 CLK의 H레벨과 같은 VDD가 되고, 부하용량 C3가 충전되어 게이트 선 GLk의 선택 상태가 된다.

도 8의 단위 시프트 레지스터 SRk에 있어서는, 클록 신호 CLK는 트랜지스터 Q5의 게이트에도 공급되고 있다. 여기에서, 시각 t3 즉 출력 신호 Gk의 상승시의 트 랜지스터 Q5의 동작을 설명한다. 도 10은 그 동작을 도시하는 도면으로, 동 도면의 상단의 도는, 도 9의 시각 t3에 있어서의 클록 신호 CLK 및 출력 신호 Gk의 파형을 확대한 도면이다. 도 10의 중단의 도면은, 그 때의 트랜지스터 Q5의 게이트·소스 간 전압 VGS(Q5) 즉 상단의 클록 신호 CLK와 출력 신호 Gk와의 전압차를 나타내고 있다(출력 신호 Gk의 상승 시에서는, 전위관계로부터, 트랜지스터 Q5의 소스는 출력 단자 OUT측, 드레인은 노드 N1측이다). 또 도 10의 하단의 도면은, 그 때의 트랜지스터 Q5를 흐르는 전류 I(Q5)를 나타내고 있다.

시각 t3(도 10에 있어서의 시각 t30)에서 클록 신호 CLK가 상승을 개시하면, 출력 신호 Gk도 그에 따라 상승한다. 도 10의 상단에 나타나 있는 바와 같이, 클록 신호 CLK와 출력 신호 Gk 사이에는 상승 속도에 약간의 차이가 있기 때문에, 시각 t30에서, 출력 신호 Gk가 클록 신호 CLK과 동레벨이 되는 시각 t33까지, 양쪽 신호간에 전위차가 생긴다. 즉 시각 t30∼t33의 사이는, 트랜지스터 Q5의 게이트·소스 간에 도 10의 중단과 같은 전압 VGS(Q5)가 더해진다. 여기에서, 트랜지스터 Q5의 게이트·소스 간 전압VGS(Q5)이, 시각 t31∼t32 동안만 해당 트랜지스터 Q5의 임계값 전압Vth(Q5)을 초과했다고 가정한다. 그러면 트랜지스터 Q5가 온(전도상태)가 되기 때문에, 도 10의 하단과 같은 전류 I(Q5)가 노드 N1에서 출력 단자 OUT로 흐른다. 이 전류 I(Q5)는 부하용량 C3을 충전하는 전류의 일부가 된다.

상기한 바와 같이 해당 단위 시프트 레지스터 SRk에서는, 출력 신호 Gk의 상승 시에 노드 N1이 승압 됨으로써, 트랜지스터 Q1의 구동능력이 확보된다는 효과를 얻고 있지만, 전류 I(Q5)가 커지면 노드 N1의 전위의 상승이 억제되므로, 그 효과가 저감된다. 그러나 트랜지스터 Q1은 사이즈가 크기 때문에, 출력 신호 Gk는 클록 신호 CLK에 따라 신속하게 상승하여, 기본적으로 전압 VGS(Q5)는 그만큼 크지 않고, 전압 VGS(Q5)가 임계값 전압 Vth(Q5)을 초과한다고 해도 그것은 단기간이다. 따라서 전류 I(Q5)는 약간 흐를 뿐이며, 트랜지스터 Q1의 구동능력에 영향을 줄 정도의 노드 N1의 레벨 저하는 일어나지 않기 때문에 문제가 되지 않는다. 물론 트랜지스터 Q5의 게이트·소스 간 전압 VGS(Q5)이, 임계값 전압 Vth(Q5)를 초과하지 않으면, 트랜지스터 Q5는 온 하지 않기 때문에 전류 I(Q5)는 흐르지 않고 트랜지스터 Q1의 구동능력에 전혀 영향을 주지 않는다.

이와 같이 도 8의 단위 시프트 레지스터 SR에 의하면, 출력 신호 Gk의 레벨 상승시에 노드 N1이 충분히 승압되므로, 트랜지스터 Q1의 구동능력을 크게 확보할 수 있어 시각 t3에서 출력 신호 Gk는 고속으로 상승한다.

또 출력 신호 Gk의 레벨이 충분히 상승하면(도 10의 시각 t32이후), 트랜지스터 Q5는 오프가 되어 전류가 흐르지 않기 때문에(즉, I(Q5)=0), 트랜지스터 Q1의 게이트·소스 간 전압은 유지되고, 트랜지스터 Q1의 구동능력은 확보된다. 따라서, 다음에 클록 신호 CLK가 L레벨이 되는 시각 t4(도 9)에는, 출력 단자 OUT(게이트 선 GLk)는 트랜지스터 Q1을 거쳐 신속하게 방전되고, 출력 신호 Gk가 L레벨로 되돌아온다.

그리고 클록 신호/CLK가 H레벨이 되는 시각 t5에서는, 다음단의 시프트 레지스터의 출력 신호 Gk +1이 H레벨이 되므로 트랜지스터 Q4가 온이 된다. 제2전압신호 Vr이 L레벨이므로, 노드 N1은 방전되어서 L레벨이 되고, 해당 단위 시프트 레지스터 SRk는 리셋트 상태로 되돌아온다. 그것에 의해 트랜지스터 Q1은 오프가 되지만, 클록 신호/CLK가 H레벨이 되므로 트랜지스터 Q2가 온 하고 있고, 출력 신호 Gk의 L레벨은 유지된다.

(B)게이트 선의 비선택 기간의 동작

다음에 단위 시프트 레지스터 SRk에 있어서의 비선택 기간(즉 게이트 선 GLk를 비활성 상태로 유지하는 기간)의 동작을 설명한다. 도 11은 이 동작을 도시하는 타이밍 도이며, 단위 시프트 레지스터 SRk가 출력 신호 Gk를 출력하고나서, 비선택 기간으로 이행할 때의 각 신호 파형을 도시하고 있다. 즉, 도 11에 도시하는 시각 t6은, 도 9의 시각 t6에 대응하고 있다. 또한 도 9에서 설명한 바와 같이, 시각 t5에서 클록 신호/CLK 및 다음단의 출력 신호 Gk +1이 H레벨이 되고, 이 때 노드 N1 및 출력 단자 OUT(출력 신호 Gk)는 L레벨이 되고 있다.

그 상태부터, 클록 신호/CLK가 L레벨이 되는 시각 t6에서 다음단의 출력 신호 Gk +1이 L레벨이 되면, 트랜지스터 Q4이 오프가 되고 노드 N1은 플로팅 상태의 L레벨이 된다. 이 때 트랜지스터 Q4의 게이트·드레인 간의 오버랩 용량을 통하는 결합에 의해, 노드 N1의 레벨은 특정한 전압(△V1)만 저하한다. 또 클록 신호/CLK가 L레벨이 된 것에 따라 트랜지스터 Q2도 오프가 되고, 출력 단자 OUT도 플로팅의 L레벨이 된다.

그리고 시각 t7에서 클록 신호 CLK가 H레벨이 되면, 이번은 트랜지스터 Q1의 게이트·드레인 간의 오버랩 용량을 통하는 결합에 의해, 노드 N1의 레벨이 특정 전압(△V2)만 상승한다. 이 때 노드 N1의 전위가 트랜지스터 Q1의 임계값 전압Vth(Q1)을 초과했다고 가정하면, 그 동안 트랜지스터 Q1이 온 하여 제1클록 단자 CK1에서 출력 단자 OUT로 전류가 흐른다. 그렇게 되면 부하용량 C3에 전하가 축적되어, 출력 단자 OUT(출력 신호 Gk)의 레벨이 상승하기 시작한다. 단, 이 때 트랜지스터 Q5가 온(전도상태)이 되고 있고, 노드 N1의 전위가 상승해도 이 노드 N1의 전하는 바로 부하용량 C3으로 방전된다. 따라서, 노드 N1의 레벨 상승에 의해 트랜지스터 Q1이 온 했다고 해도 그것은 순간이며, 또 부하용량 C3은 비교적 크기 때문에, 출력 단자 OUT의 레벨 상승은 미량(△V3)이다. 또한 트랜지스터 Q5를 통해 방전된 후의 노드 N1은, 출력 단자 OUT와 같은 전위(VSS부터 △V3만 높은 전위)가 되지만, L레벨로 유지되고 있다.

그리고 시각 t8에서 클록 신호 CLK가 L레벨이 되면, 트랜지스터 Q5는 오프가 된다. 노드 N1은 플로팅 상태이므로, 트랜지스터 Q1의 게이트·드레인 간의 오버랩 용량을 통한 결합으로 인해, 이 노드 N1의 레벨은, 클록 신호 CLK의 하강에 따라 상기의 △V2와 거의 마찬가지로 전압(△V4)만 저하한다. 노드 N1의 레벨이 저하한 결과, 트랜지스터 Q3, Q4, Q5의 게이트·소스 간 전압이 임계값 전압을 초과하면 (전위관계로부터 트랜지스터 Q3, Q4, Q5는 모두 노드 N1측이 소스가 된다), 그것들이 온 하고 노드 N1의 레벨은 VSS를 향해 상승한다. 이 노드 N1의 레벨 상승은 트랜지스터 Q3, Q4, Q5가 모두 오프가 되면 종결되므로, 노드 N1의 전위는, 저전위측 전원전위 VSS에 대하여, 트랜지스터 Q3, Q4, Q5의 임계값 전압 중 최소값(△V5)만 낮은 전위가 된다. 또한, 이 때의 트랜지스터 Q5의 온에 의해, 출력 단자 OUT의 전하가 노드 N1로 흘러들어 오므로, 출력 단자 OUT의 레벨은 특정량(△V6)만 저하한다.

시각 t9에서 클록 신호/CLK가 H레벨이 되면, 트랜지스터 Q2가 온이 되고, 부하용량 C3에 축적되어 있었던 전하가 방전되어, 출력 단자 OUT(출력 신호 Gk)의 레벨은 VSS로 저하한다. 그리고 시각 t10에서 클록 신호/CLK가 L레벨이 되면 트랜지스터 Q2가 오프하고, 출력 단자 OUT는 플로팅 상태의 L레벨이 된다.

계속되는 시각 t11∼t12에서는, 상기의 시각 t7∼t8과 같은 동작이 되지만, 시각 t11직전의 노드 N1의 레벨(-△V5)은 시각 t7직전보다도 낮기 때문에(△V5>△V1), 그 만큼 노드 N1의 레벨은 낮아진다. 따라서, 시각 t11∼t12에 있어서의 출력 단자 OUT의 레벨 상승량(△V7)도, 시각 t7∼t8일 때보다 낮은 값이 된다(△V7 <△V3).

그리고 시각 t12이후는, 다음의 게이트 선의 선택기간까지(즉 전단의 출력 신호 Gk-1이 입력될 때까지), 상기의 시각 t7∼t12의 동작이 반복된다.

이와 같이 도 8의 단위 시프트 레지스터 SRk에 있어서는, 출력 신호 Gk를 출력하지 않는 비선택 기간에 있어서의 출력 신호 Gk의 상승은 거의 없어(최대 도 11의 △V3), 오동작이 방지되고 있다.

이상의 (A), (B)의 설명으로부터 알 수 있는 바와 같이, 본 실시예에 따른 쌍방향 단위 시프트 레지스터 SR에 의하면, 출력 신호 Gk의 출력시(게이트 선 GLk의 선택시)에는, 트랜지스터 Q5에는 전류가 흐르지 않기 때문에 노드 N1은 충분히 승압되어, 트랜지스터 Q1의 구동능력을 크게 유지할 수 있다. 그것에 의하여, 출력 신호 Gk의 상승 및 하강 속도를 빠르게 할 수 있고, 동작의 고속화에 기여할 수 있다.

또한, 출력 신호 Gk를 출력하지 않는 비선택 기간에는, 클록 신호 CLK의 상승 시에 노드 N1의 레벨이 상승하려고 해도 클록 신호 CLK가 H레벨이 될 때마다 트랜지스터 Q5가 온 하므로, 트랜지스터 Q3에 리크 전류가 생겼다고 해도, 거기에 따르는 전하는 방전되어서 L레벨을 유지한다. 즉, 비선택 기간에 트랜지스터 Q3의 리크 전류에 의해 노드 N1의 전위가 상승하는 문제(상기의 제1의 문제점)는 생기지 않는다. 즉, 본 실시예의 단위 시프트 레지스터 SR에 의하면, 비선택 기간에 있어 서의 오동작이 방지되어, 화상표시장치의 동작 신뢰성이 향상한다.

한편, 게이트 선 구동회로(30)가 역방향 시프트의 동작을 행할 경우에는, 전압신호 발생기(32)는, 제1전압신호 Vn을 L레벨(VSS)로 하고, 제2전압신호 Vr을 H레벨(VDD)로 한다. 또한 제2제어 펄스 STr은 스타트 펄스로서 최후단의 단위 시프트 레지스터 SRn의 제2입력 단자 IN2에 입력되고, 제1제어 펄스 STn은 엔드 펄스로서 제1단째의 단위 시프트 레지스터 SR1의 제1입력 단자 IN1에 입력된다. 그것에 의하여, 각 단위 시프트 레지스터 SR에 있어서, 트랜지스터 Q3 및 트랜지스터 Q4의 동작이 순방향 시프트의 경우와는 서로 바뀌어, 역방향 시프트의 동작이 가능하게 된다.

트랜지스터 Q3 및 트랜지스터 Q4의 동작이 서로 바뀌어도, 단위 시프트 레지스터 SR의 기본적인 동작은 순방향 시프트의 경우와 같으며, 트랜지스터 Q5도 순방향 시프트의 경우와 마찬가지로 기능한다. 따라서, 도 8의 단위 시프트 레지스터 SR이 역방향 시프트의 동작을 하는 경우라도, 상기와 동일한 효과를 얻을 수 있다.

또한 본 실시예의 쌍방향 단위 시프트 레지스터 SR에 있어서, 출력 단자 OUT를 풀 다운 하기 위한 트랜지스터 Q2의 게이트에는 클록 신호/CLK가 입력되고 있으며, 도 3에 나타낸 종래의 단위 시프트 레지스터의 트랜지스터 Q2와 같이 게이트가 계속적으로 정바이어스 되는 경우는 없다. 따라서, 트랜지스터 Q2의 임계값 전압의 시프트, 즉 트랜지스터 Q2의 구동능력의 저하가 억제되어, 비선택 기간에 출력 단자 OUT가 플로팅 상태가 되는 것이 방지된다. 따라서, 각 게이트 선의 전위가 불안 정하게 되는 것이 방지되어, 오동작에 의한 표시 품질 열화의 문제(상기의 제4의 문제) 발생은 억제된다.

또한, 도 8의 단위 시프트 레지스터 SR이 가지는 용량소자 C1은, 선택 기간에 있어서는, 전술한 바와 같이, 출력 단자 OUT가 H레벨이 될 때 노드 N1의 전위를 승압시키도록 기능한다. 또한 비선택 기간에 있어서는, 제1클록 단자 CK1에 입력되는 클록 신호의 상승 시에, 트랜지스터 Q1의 게이트·드레인 간의 오버랩 용량에 의해 노드 N1의 전위가 상승하는 것을 억제하는, 소위 전압안정화 용량으로서 기능하고 있다. 따라서, 예를 들면 선택기간에 있어서의 노드 N1의 승압동작을 트랜지스터 Q1의 게이트·채널간 용량만으로 행하는 것이 가능하며, 또한, 비선택 기간에 있어서의 노드 N1의 전위상승이 작을 경우에는, 단위 시프트 레지스터 SR에 용량소자 C1을 설치하지 않아도 된다.

또한 이상의 설명에 있어서는, 쌍방향 단위 시프트 레지스터 SR에 의해 게이트 선 구동회로(30)가 도 2와 같이 구성되고, 그것이 2상의 클록 신호에 의해 구동되는 예를 설명했지만, 본 발명의 적용은 그것에 한정되는 것은 아니다. 예를 들면 게이트 선 구동회로(30)를 도 12와 같이 구성하여, 3상의 클록 신호에 의해 구동하는 경우에도 적용가능하다.

그 경우, 각 단위 시프트 레지스터 SR의 클록 단자 CK1에는, 그 전후에 인접하는 단의 제1클록 단자 CK1과는 다른 클록 신호가 입력된다. 또 단위 시프트 레지스터 SR의 각각에 있어서는, 제2클록 단자 CK2에는 제1클록 단자 CK1과는 다른 위상의 클록 신호가 입력된다. 클록 신호용 배선의 접속 변경 혹은 클록 발생기(31) 의 프로그램 변경에 의해, 클록 신호 CLK1, CLK2, CLK3이 H레벨이 되는 순서를, 신호의 시프트 방향에 따라 변경할 수 있도록 되어 있다. 예를 들면 도 12 구성의 경우, 순방향 시프트의 경우에는 CLK1, CLK2, CLK3, CLK1 ,····의 순서로 H레벨이 되고, 역방향 시프트의 경우에는 CLK3, CLK2, CLK1, CLK3 ,···의 순서로 H레벨이 된다.

게이트 선 구동회로(30)가 3상의 클록 신호로 구동되는 경우에도, 개개의 단위 시프트 레지스터 SR의 동작은 위에서 설명한 2상의 클록 신호의 경우와 같기 때문에, 여기에서의 설명은 생략한다.

<실시예 2>

실시예 1(도 8)의 a-Si TFT로 구성된 쌍방향 단위 시프트 레지스터 SR에서는, 트랜지스터 Q2의 게이트에 클록 신호/CLK가 입력되므로, 해당 트랜지스터 Q2의 임계값 전압이 시프트하여 그 구동능력이 점차 저하한다는 문제(상기의 제4의 문제점)의 발생은 억제되고 있다. 그러나, 트랜지스터 Q2의 임계값 전압은 시프트가 전혀 없어지는 것은 아니고, 클록 신호/CLK가 반복해서 H레벨이 되는 동안 서서히 임계값 전압이 시프트하여, 최종적으로는 상기의 문제가 생길 가능성이 있다. 실시예 2에서는, 그 문제를 더 억제하는 것이 가능한 단위 시프트 레지스터 SR을 제안한다.

도 13은, 실시예 2에 따른 단위 시프트 레지스터의 구성을 도시하는 회로도이다. 동 도면과 같이, 트랜지스터 Q2의 소스는, 제1클록 단자 CK1에 접속되어 있다. 즉, 트랜지스터 Q2의 하나의 주전극(드레인)은 출력 단자 OUT에 접속하고 있 고, 다른 주전극(소스)에는, 제어 전극(게이트)이 입력되는 클록 신호/CLK와는 위상이 다른 클록 신호 CLK가 공급된다.

이 구성에 의하면, 트랜지스터 Q2의 게이트에 입력되는 클록 신호/CLK가 L레벨이 되어 이 트랜지스터 Q2가 오프가 될 때, 소스에 입력되는 클록 신호 CLK가 H레벨이 되므로, 트랜지스터 Q2의 게이트가 소스에 대하여 음으로 바이어스되는 것과 등가인 상태가 된다. 그것에 의해, 정방향으로 시프트한 임계값 전압이 음 방향으로 복귀되어 회복되므로, 트랜지스터 Q2의 구동능력의 저하가 실시예 1보다도 더욱 경감되어, 회로의 동작 수명이 연장된다는 효과를 얻을 수 있다.

또한 본 실시예에 있어서는, 트랜지스터 Q2의 소스에 입력되는 신호는, 게이트에 입력되는 것과는 다른 위상의 클록 신호이면 임의라도 된다. 여기에서는 단위 시프트 레지스터 SR로 구성되는 게이트 선 구동회로(30)가 2상의 클록 신호로 구동되어 있는 것을 전제로 설명했지만, 본 실시예는, 도 12와 같이 3상의 클록 신호로 구동되는 게이트 선 구동회로(30)의 단위 시프트 레지스터 SR에 대해서도 적용가능하다. 그 경우, 트랜지스터 Q2의 소스에는, 트랜지스터 Q2의 게이트에 입력되는 것 외에 2개의 클록 신호 중 어느 하나가 입력되면 된다.

이상의 설명에서는, 단위 시프트 레지스터 SR이 a-Si TFT로 구성되어 있는 것으로서 설명했지만, 본 실시예의 적용은 그것에 한정되는 것은 아니다. 즉 본 실시예는, 예를 들면 유기 TFT등, a-Si TFT와 마찬가지로, 임계값 전압의 시프트가 일어나는 트랜지스터로 구성된 단위 시프트 레지스터 SR에 대하여 넓게 기용가능하며, 그 경우에도 상기와 동일한 효과를 얻을 수 있다.

<실시예 3>

도 10을 사용하여 설명한 것과 같이, 실시예 1의 쌍방향 단위 시프트 레지스터 SR에 있어서, 출력 신호(Gk)의 상승 시에 트랜지스터 Q5의 게이트·소스 간 전압VGS(Q5)이, 그 임계값 전압 Vth(Q5)를 넘으면, 트랜지스터 Q5를 통해 노드 N1부터 출력 단자 OUT로 전류(I(Q5))가 흐른다. 상기한 바와 같이, 통상, 그 전류는 약간 흐를 뿐이며, 트랜지스터 Q1의 구동능력에 영향을 줄 정도의 노드 N1의 레벨 저하는 일어나지 않기 때문에 문제가 되지 않지만, 출력 부하용량이 크고 출력 신호의 상승이 늦어질 경우에는, 트랜지스터 Q5를 흐르는 전류(I(Q5))가 커져, 트랜지스터 Q1의 구동능력이 저하될 가능성도 있다. 실시예 3에서는 그 대책이 되는 쌍방향 단위 시프트 레지스터 SR을 제안한다.

도 14는 실시예 3에 따른 쌍방향 단위 시프트 레지스터 SR의 회로도이다. 도 14에 도시하는 단위 시프트 레지스터 SR에 있어서는, 트랜지스터 Q5의 게이트와 제1클록 단자 CK1는 직접 접속하지 않고, 그 사이에는 레벨 조정 회로(100)가 개재하고 있다. 이 레벨 조정 회로(100)는, 제1클록 단자 CK1에 입력되는 클록 신호를 H레벨을 소정값 만큼 감소시켜서 트랜지스터 Q5의 게이트에 공급하는 것이다.

도 14의 예에 있어서 레벨 조정 회로(100)는, 트랜지스터 Q21, Q22에 의해 구성되어 있다. 트랜지스터 Q5의 게이트가 접속하는 노드를 노드 N5(제2노드)로 정의하면, 트랜지스터 Q21은, 노드 N5와 제1클록 단자 CK1 사이에 접속하고, 그 게이트는 제1클록 단자 CK1에 접속되어 있다(즉, 트랜지스터 Q21은 제1클록 단자 CK1에 서 노드 N5로의 방향이 순방향(충전 방향)이 되도록 다이오드 접속되어 있다). 또 트랜지스터 Q22는, 노드 N5와 제1전원단자 S1 사이에 접속하고, 그 게이트는 제2클록 단자 CK2에 접속하고 있다.

이하, 실시예 3의 단위 시프트 레지스터 SR의 동작에 관하여 설명한다. 여기에서도 해당 단위 시프트 레지스터 SR이 2상의 클록 신호 CLK, /CLK에 의해 구동되고 있으며, 제1클록 단자 CK1에 클록 신호 CLK1이 입력되고, 제2클록 단자 CK2에 클록/CLK가 입력되고 있다고 가정한다.

도 14의 단위 시프트 레지스터 SR의 동작은, 기본적으로 실시예 1의 회로(도 8)와 같지만, 트랜지스터 Q5의 게이트에는, 레벨 조정 회로(100)를 통해 클록 신호 CLK가 공급된다. 클록 신호 CLK가 H레벨이 될 때, 트랜지스터 Q5의 게이트에는 클록 신호 CLK의 H레벨을 트랜지스터 Q21의 임계값 전압분만 작게 한 신호가 공급된다(이 때 클록 신호/CLK는 L레벨이며 트랜지스터 Q22는 오프하고 있다).

그 결과, 출력 신호(Gk)의 상승 시에 있어서의 트랜지스터 Q5의 게이트·소스 간 전압(VGS(Q5))은 작아져, 그 임계값 전압(Vth(Q5))을 넘기 어려워진다. 따라서, 출력부하 용량이 크고, 출력 신호의 상승이 늦어진 경우에도, 그 때 트랜지스터 Q5에 흐르는 전류(I(Q5))를 작게하거나 또는 0으로 할 수 있어, 트랜지스터 Q1의 구동능력의 저하를 억제할 수 있다.

또한, 트랜지스터 Q21은 제1클록 단자 CK1을 애노드, 노드 N5를 캐소드로 하는 다이오드로서 기능하므로, 클록 신호 CLK가 L레벨로 되돌아왔을 때, 트랜지스터 Q21에서는 노드 N5를 방전할 수 없지만, 이 때 클록 신호/CLK가 H레벨이 되기 때문에, 노드 N5는 트랜지스터 Q22를 통해 방전되어 L레벨이 된다. 그 결과, 트랜지스터 Q5는 실시예 1과 거의 마찬가지로 동작한다.

또한 도시는 생략하지만, 레벨 조정 회로(100)는, 실시예 2(도 13)의 단위 시프트 레지스터 SR에 대해서도 적용가능하다.

<실시예 4>

실시예 4에 있어서는, 실시예 3에서 설명한 레벨 조정 회로(100)의 변형 예를 도시한다.

예를 들면 도 14의 레벨 조정 회로(100)를 사용해도, 단위 시프트 레지스터 SR의 출력 신호 Gk의 상승 시에 트랜지스터 Q5에 흐르는 전류를 충분히 억제할 수 없는 경우에는, 도 15와 같이 노드 N5와 제1클록 단자 CK1 사이에 모두 다이오드 접속한 2개의 트랜지스터 Q21, Q23을 직렬로 접속시킨 레벨 조정 회로(100)를 사용해도 된다. 도 14의 레벨 조정 회로(100)와 비교하여, 트랜지스터 Q5의 게이트에 공급되는 신호의 H레벨이 트랜지스터 Q23의 임계값 전압의 분만 작아지므로, 트랜지스터 Q5에 흐르는 전류를 억제하는 효과를 더 높게 할 수 있어 유효하다.

또 도 14에 있어서는 트랜지스터 Q22의 소스는, 제1전원단자 S1에 접속시키고 있었지만, 도 16과 같이 제1클록 단자 CK1에 접속되어도 된다. 그 경우, 클록 신호/CLK가 L레벨이 되어 해당 트랜지스터 Q22가 오프 될 때, 소스에 입력되는 클록 신호 CLK가 H레벨이 되므로, 트랜지스터 Q22의 게이트가 소스에 대하여 음으로 바이어스 되는 것과 등가인 상태가 된다. 그것에 의하여, 양 방향으로 시프트한 트랜지스터 Q22의 임계값 전압이 음 방향으로 복귀되어 회복되므로, 회로의 동작 수명을 연장시킬 수 있다는 효과를 얻을 수 있다. 또 도 16의 레벨 조정 회로(100)는, 예를 들면 유기 TFT등, a-Si TFT와 마찬가지로, 임계값 전압의 시프트가 일어나는 트랜지스터로 구성된 단위 시프트 레지스터 SR에 대해서도 유효하다.

또한 도 16의 예에 있어서는, 트랜지스터 Q22의 소스에 입력되는 신호는, 게이트에 입력되는 것과는 다른 위상의 클록 신호이면 임의라도 된다. 따라서, 예를 들면 도 12와 같이 게이트 선 구동회로(30)가 3상의 클록 신호로 구동되는 경우에서는, 트랜지스터 Q22의 소스에는, 해당 트랜지스터 Q22의 게이트에 입력되는 것 외에 2개의 클록 신호중 어느 하나가 입력되면 된다.

또 도 14의 단위 시프트 레지스터 SR에 있어서, 트랜지스터 Q5의 게이트 폭이 크고 그 게이트 용량이 노드 N5에 부수되는 기생 용량(도면에 나타내지 않는다)에 대하여 상당히 클 경우에는, 출력 신호 Gk의 상승 시에 트랜지스터 Q5의 게이트·드레인 간의 오버랩 용량을 통하는 결합에 의해 노드 N5의 레벨이 상승하는 것을 생각할 수 있다. 이 노드 N5의 레벨 상승이 크면, 출력 신호 Gk가 H레벨 동안 트랜지스터 Q5가 온 하고, 노드 N1의 레벨이 저하한다는 문제가 생긴다.

그래서 도 17과 같이 , 레벨 조정 회로(100)에, 노드 N5와 제1클록 단자 CK1 사이에, 노드 N5로부터 제1클록 단자 CK1로의 방향이 순방향(방전 방향)이 되도록 다이오드 접속한 트랜지스터(일방향성의 스위칭소자)를 설치해도 된다. 이 트랜지 스터 Q24는, 노드 N5의 레벨이, 클록 신호 CLK의 H레벨(VDD)과 트랜지스터 Q24의 임계값 전압(Vth(Q24))의 합이상으로 상승했을 경우에, 노드 N5부터 제1클록 단자 CK1로 전류를 흐르게 하고, 노드 N5의 레벨을 VDD+Vth(Q24)레벨로 클램프 한다. 따라서, 트랜지스터 Q5의 게이트·소스 간 전압의 전압은 최대 Vth(Q24)가 되고, 출력 신호 Gk의 출력시에 있어서의 트랜지스터 Q5의 전도가 거의 억제되므로, 노드 N1의 레벨 저하도 억제된다.

또 도 17에 있어서는, 도 14에 나타낸 레벨 조정 회로(100)에 대하여 트랜지스터 Q24를 설치한 예를 도시했지만, 예를 들면 도 18에 나타나 있는 바와 같이, 도 15의 레벨 조정 회로에 트랜지스터 Q24를 설치해도 되고, 도 19에 나타나 있는 바와 같이, 도 16의 레벨 조정 회로(100)에도 설치해도 된다.

<실시예 5>

도 20은 실시예 5에 따른 쌍방향 단위 시프트 레지스터 SR의 회로도이다. 동 도면에 도시하는 바와 같이, 이 단위 시프트 레지스터 SR은, 실시예 1의 단위 시프트 레지스터 SR(도 8)에 대하여, 트랜지스터 Q3A, Q4A, Q8, Q9를 더 설치한 구성으로 되어 있다.

도 20과 같이, 트랜지스터 Q3은 트랜지스터 Q3A를 통해 제1전압신호 단자 T1에 접속하고 있고, 트랜지스터 Q4는 트랜지스터 Q4A를 통해 제2전압신호 단자 T2에 접속하고 있다. 트랜지스터 Q3A의 게이트는 트랜지스터 Q3의 게이트와 마찬가지로 제1입력 단자 IN1에 접속하고, 트랜지스터 Q4A의 게이트는 트랜지스터 Q4의 게이트에 접속한다. 여기에서, 트랜지스터 Q3과 트랜지스터 Q3A 사이의 접속 노드(제3노드)를 노드 N3으로 정의하고, 트랜지스터 Q4-트랜지스터 Q4A간의 접속 노드(제4노드)를 노드 N4로 정의한다.

출력 단자 OUT와 노드 N3 사이에는, 출력 단자 OUT에서 노드 N3로의 방향이 순방향(전류를 흘려보내는 방향)이 되도록 다이오드 접속된 트랜지스터 Q8이 접속되어 있다. 출력 단자 OUT와 노드 N4 사이에는, 출력 단자 OUT에서 노드 N4로의 방향이 순방향이 되도록 다이오드 접속된 트랜지스터 Q9가 접속되어 있다. 트랜지스터 Q8은, 출력 단자 OUT가 H레벨이 되었을 때(활성화되었을 때), 출력 단자 OUT에서 노드 N3으로 전류를 흐르게 하여, 이 노드 N3을 충전한다. 마찬가지로, 트랜지스터 Q9는, 출력 단자 OUT가 H레벨이 되었을 때, 출력 단자 OUT에서 노드 N4로 전류를 흐르게 하여, 이 노드 N4를 충전한다. 즉, 이들 트랜지스터 Q8, Q9는, 출력 단자 OUT에서 노드 N3, N4로의 일방향을 충전 방향으로 하고, 이 노드 N3, N4를 충전하는 충전 회로로서 기능하는 것이다.

도 20의 쌍방향 단위 시프트 레지스터 SR의 동작을 설명한다. 도 21은, 도 20의 단위 시프트 레지스터 SR의 순방향 시프트시의 동작을 도시하는 타이밍 도이다.

여기에서도, 게이트 선 구동회로(30)가 순방향 시프트의 동작을 행할 경우에 있어서의, 제k단째의 단위 시프트 레지스터 SRk의 동작을 대표적으로 설명한다. 즉, 전압신호 발생기(32)가 생성하는 제1전압신호 Vn은 H레벨(VDD)이며, 제2전압신호 Vr은 L레벨(VSS)이다. 또 설명의 편의상, 이하에서는 단위 시프트 레지스터 SR을 구성하는 각 트랜지스터의 임계값 전압은 모두 같은 것으로 가정하고, 그 값을 Vth로 한다.

우선 초기 상태로서, 노드 N1이 L레벨(VSS)의 리셋트 상태를 상정하고, 제1클록 단자 CK1(클록 신호 CLK)이 H레벨이며, 제2클록 단자 CK2(클록 신호/CLK), 제1입력 단자 IN1(전단의 출력 신호 Gk-1) 및 제2입력 단자 IN2(다음단의 출력 신호 Gk+1)는 모두 L레벨이라고 하자. 이 때 트랜지스터 Q1∼Q4, Q3A, Q4A가 모두 오프이므로, 노드 N1 및 출력 단자 OUT(출력 신호 Gk)는 플로팅 상태의 L레벨이다.

그 상태로부터, 시각 t0에서 클록 신호 CLK가 L레벨이 되고, 그 후에 시각 t1에서 클록 신호/CLK가 H레벨이 되는 동시에 전단의 단위 시프트 레지스터 SRk-1의 출력 신호 Gk-1(제1단째의 경우에는 스타트 펄스로서의 제1제어 펄스 STn)이 H레벨이 되면, 트랜지스터 Q3, Q3A는 모두 온이 된다. 제1전압신호 Vn이 H레벨이므로, 노드 N1은 H레벨(VDD-Vth)이 된다. 즉, 해당 단위 시프트 레지스터 SRk는 세트 상태가 되고, 트랜지스터 Q1이 온이 된다. 또한, 이 때 노드 N3은 H레벨(VDD-Vth)이 되고 있지만, 트랜지스터 Q8은 출력 단자 OUT로부터 노드 N3으로의 방향을 순방향(충전 방향)으로 하는 다이오드로서 기능하고 있기 때문에, 노드 N3으로부터 출력 단자 OUT로의 전류는 흐르지 않는다. 또 클록 신호/CLK가 H레벨로 되어있으므로, 트랜지스터 Q2가 온 하고, 출력 단자 OUT를 저임피던스로 L레벨로 유지한다.

그 후에 시각 t2에서 클록 신호/CLK가 L레벨이 되고, 이 때 전단의 출력 신호 Gk-1은 L레벨로 되돌아온다. 그러면 트랜지스터 Q3, Q3A가 오프하지만, 노드 N1, N3은 플로팅 상태의 H레벨이 되므로, 이 세트 상태는 유지된다. 또 트랜지스터 Q2가 오프가 된다.

계속되는 시각 t3에서 클록 신호 CLK가 H레벨이 되면, 트랜지스터 Q1이 온, 트랜지스터 Q2가 오프로 되어있으므로, 그에 따라 출력 단자 OUT의 레벨이 상승한다. 이 때 노드 N1의 레벨은 특정 전압만 승압된다. 그것에 의해 트랜지스터 Q1의 구동능력이 증대되므로, 출력 신호 Gk의 레벨은 제1클록 단자 CK1의 레벨에 따라 변화된다. 따라서, 클록 신호 CLK가 H레벨인 동안은, 출력 신호 Gk가 H레벨(VDD)이 된다. 또한, 이 때의 트랜지스터 Q5의 동작은, 실시예 1에 있어서 도 10을 사용하여 설명한 바와 같기 때문에, 여기에서의 설명은 생략한다.

도 3의 종래 회로나 실시예 1의 단위 시프트 레지스터 SR(도 8)에 있어서는, 노드 N1이 승압되었을 때, 트랜지스터 Q4의 드레인·소스 간에 높은 전압이 가해지므로, 이 트랜지스터 Q4에 리크 전류가 생겨 노드 N1의 레벨이 저하되는 것이 염려되었다. 그렇게 되면, 제1트랜지스터의 구동능력을 충분히 확보할 수 없고, 출력 신호 Gk의 하강 속도가 늦어진다는 문제(상기의 제2의 문제점)가 생긴다.

그것에 대해 도 20의 단위 시프트 레지스터 SR에 있어서는, 노드 N1이 승압될 때, 즉 출력 단자 OUT가 H레벨(VDD)이 될 때, 다이오드 접속한 트랜지스터 Q9가 온하여 노드 N4의 레벨은 VDD-Vth가 된다. 이 때 트랜지스터 Q4는, 게이트 전위가 VSS, 소스 전위가 VDD-Vth가 되고 있으며, 게이트가 소스에 대하여 음으로 바이어스된 상태가 된다. 따라서, 이 트랜지스터 Q4의 드레인·소스 간의 리크 전류는 충분히 억제되고, 노드 N1의 레벨 저하는 억제된다.

따라서, 계속되는 시각 t4에서 클록 신호 CLK가 L레벨이 될 때는, 그에 따라 출력 신호 Gk는 신속하게 L레벨로 천이하고, 게이트 선 GLk는 고속으로 방전되어 L레벨이 된다. 따라서, 각 화소 트랜지스터도 신속하게 오프가 되어, 화소내의 데이터가 다음의 라인 데이터로 바꿔 쓰는 것에 의한 표시 불량의 발생은 억제된다.

이어서 클록 신호/CLK가 H레벨이 되는 시각 t5에서, 다음단의 출력 신호 Gk +1이 H레벨이 된다. 그렇게 되면, 이 단위 시프트 레지스터 SRk의 트랜지스터 Q4, Q4A가 온이 되어 노드 N1, N4가 L레벨이 된다. 즉, 이 단위 시프트 레지스터 SR은, 리셋트 상태가 되어 트랜지스터 Q1이 오프가 된다. 또 클록 신호/CLK가 H레벨이므로, 트랜지스터 Q2가 온 하고 출력 단자 OUT를 저임피던스에서 L레벨로 한다.

그리고 시각 t6에서 다음단의 출력 신호 Gk +1이 L레벨로 되돌아오면 트랜지스터 Q4, Q4A가 오프가 되므로, 노드 N1 및 노드 N4는 플로팅 상태의 L레벨이 된다. 그 상태는 다음에 제1입력 단자 IN1에 신호가 입력될 때까지 이어지고, 해당 단위 시프트 레지스터 SRk는 리셋트 상태로 유지된다. 또한 그 동안은, 클록 신호 CLK가 H레벨이 될 때마다 트랜지스터 Q5가 온 하므로, 트랜지스터 Q3에 리크 전류에 의한 노드 N1의 상승은 억제할 수 있다. 즉 본 실시예에 있어서도, 비선택 기간에 노드 N1의 전위가 상승하는 것에 의한 오동작의 문제(상기의 제1의 문제점)는 방지된다.

다음에 역방향 시프트의 동작을 상정한다. 이 경우, 제1전압신호 Vn은 L레벨, 제2전압신호 Vr는 H레벨이기 때문에, 도 3의 종래 회로에 있어서는, 노드 N1이 승압되었을 때, 트랜지스터 Q3의 드레인·소스 간에 높은 전압이 가해지므로, 그 리크 전류가 염려된다.

그것에 대하여, 도 20의 단위 시프트 레지스터 SRk가 역방향 시프트의 동작을 행할 경우에는, 노드 N1이 승압될 때 트랜지스터 Q8을 통해 노드 N3으로 전류가 흐르고, 노드 N3의 레벨이 VDD-Vth가 된다. 이 때 트랜지스터 Q3은, 게이트 전위가 VSS, 소스 전위가 VDD-Vth가 되어, 게이트가 소스에 대하여 음으로 바이어스 된 상태가 된다. 따라서, 트랜지스터 Q3의 드레인·소스 간의 리크 전류는 충분히 억제되어, 노드 N1의 레벨 저하는 억제된다. 즉, 순방향 시프트의 경우와 동일한 효과를 얻을 수 있다.

또한, 도 20에 있어서는, 본 실시예에 따른 트랜지스터 Q3A, Q4A, Q8, Q9를 실시예 1의 쌍방향 단위 시프트 레지스터 SR(도 8)에 설치한 구성을 나타냈지만, 본 실시예는, 상기한 실시예 2, 3(도 13, 도 14)등의 쌍방향 단위 시프트 레지스터 SR에 대해서도 적용가능하다.

<실시예 6>

실시예 5의 쌍방향 단위 시프트 레지스터 SR(도 20)이 순방향 시프트의 동작 을 행하고 있는 동안은, 도 21에 나타나 있는 바와 같이 노드 N3은 계속적으로 양의 전위(VDD-Vth)가 된다. 이것은, 트랜지스터 Q3A의 게이트·소스 간 및 게이트·드레인 간의 양쪽이 음으로 바이어스되고 있는 것을 의미하고, 트랜지스터 Q3A의 임계값 전압의 음 방향으로의 큰 시프트를 초래한다. 임계값 전압의 음 방향으로 시프트가 진행되면, 트랜지스터는 실질적으로 노멀리·온형태가 되고, 게이트·소스 간의 전압이 OV라도 드레인·소스 간에 전류가 흐르는 상태가 된다. 그렇게 해서 트랜지스터 Q3이 노멀리·온으로 되면, 그 후에 해당 단위 시프트 레지스터 SR이 역방향 시프트의 동작을 행할 경우에 있어서, 다음과 같은 문제가 생긴다.

즉, 실시예 5의 단위 시프트 레지스터 SR에 있어서, 제1전압신호 Vn이 L레벨(VSS)인 역방향 시프트일 때는, 출력 단자 OUT가 H레벨이 될 때(노드 N1이 승압될 때)에 트랜지스터 Q8을 통해 노드 N3을 충전하기 위한 전류가 흐른다. 그러나, 트랜지스터 Q3A가 노멀리·온으로 되어있으므로, 그 전류에 의한 전하는 트랜지스터 Q3A를 통해 제1입력 단자 IN1로 유출되어, 소비 전력이 증대하게 된다. 또한, 노드 N3을 충분히 충전할 수 없기 때문에, 트랜지스터 Q3의 리크 전류를 억제한다는 실시예 5의 효과를 얻을 수 없게 된다. 그래서, 실시예 6에서는, 이 문제를 해결할 수 있는 쌍방향 단위 시프트 레지스터 SR을 제안한다.

도 22는, 실시예 6에 따른 쌍방향 단위 시프트 레지스터의 구성을 도시하는 회로도이다. 동 도면과 같이, 실시예 5의 단위 시프트 레지스터 SR(도 20)에 대하여, 노드 N3과 제1전원단자 S1(VSS) 사이에, 게이트가 제2입력 단자 IN2에 접속한 트랜지스터 Q1O를 설치하고, 또한 노드 N4와 제1전원단자 S1 사이에, 게이트가 제1 입력 단자 IN1에 접속한 트랜지스터 Q11을 설치한다. 즉, 트랜지스터 Q11은, 제1입력 단자 IN1에 입력되는 신호(제1입력 신호)에 의거하여 노드 N4(제4노드)를 방전하는 트랜지스터이며, 트랜지스터 Q1O은, 제2입력 단자 IN2에 입력되는 신호(제2입력 신호)에 의거하여 노드 N3(제3노드)을 방전하는 트랜지스터이다.

도 23은, 실시예 6에 따른 쌍방향 단위 시프트 레지스터의 순방향 시프트시의 동작을 도시하는 타이밍 도이다. 해당 동작은, 도 21에 나타낸 것과 거의 동일하므로 상세한 설명은 생략하고, 본 실시예의 특징부분만 설명한다.

본 실시예에서는, 시각 t5에서 다음단의 출력 신호 Gk+1이 H레벨이 될 때 트랜지스터 Q1O이 온이 되므로, 그 타이밍에서 노드 N3이 L레벨(VSS)로 방전된다. 계속되는 시각 t6에서 다음단의 출력 신호 Gk+1이 L레벨로 되돌아오면, 트랜지스터 Q1O은 오프가 되지만, 노드 N3은 플로팅 상태가 되고, 다음에 전단의 출력 신호 Gk-1이 H레벨이 될 때까지 노드 N3은 L레벨 상태로 유지된다. 즉, 도 23에 나타나 있는 바와 같이 노드 N3은 시각 t3∼t5의 약 1수평기간만 충전되게 되고, 트랜지스터 Q3A는 그 기간만 게이트·소스 간 및 게이트·드레인 간이 음으로 바이어스 되게 된다. 따라서, 트랜지스터 Q3A의 임계값 전압의 시프트는 거의 발생하지 않고, 상기의 문제는 방지된다.

또한 역방향 시프트의 동작시에는, 전단의 출력 신호 Gk-1이 H레벨이 될 때, 트랜지스터 Q11이 온이 되어 노드 N4가 L레벨(VSS)로 방전된다. 그 결과, 트랜지스터 Q4A의 게이트·소스 간 및 게이트·드레인 간이 계속적으로 음으로 바이어스 되는 것이 방지되고, 트랜지스터 Q4의 임계값 전압의 시프트는 거의 발생하지 않는다. 즉, 순방향 시프트의 경우와 동일한 효과를 얻을 수 있다.

<실시예 7>

도 24는, 실시예 7에 따른 쌍방향 단위 시프트 레지스터 SR의 회로도이다. 실시예 6에 있어서는, 노드 N3, N4를 충전하는 충전 회로를 구성하는 트랜지스터Q8, Q9의 드레인을 출력 단자 OUT에 접속시켜, 이 트랜지스터 Q8, Q9를 다이오드로서 기능시키고 있었다. 그것에 대하여, 본 실시예에서는, 그것들 트랜지스터 Q8, Q9의 드레인을 소정의 고전위측 전원전위 VDD1이 공급되는 제3전원단자 S3에 접속시킨다.

도 24의 단위 시프트 레지스터 SR의 동작은, 기본적으로는 실시예 6과 동일하여, 그것과 동일한 효과를 얻을 수 있다. 단, 노드 N3 및 노드 N4를 충전하는 전하의 공급원이, 출력 단자 OUT에 나타내는 출력 신호가 아닌, 고전위측 전원전위 VDD1을 공급하는 전원인 점에서 실시예 6과 다르다.

본 실시예 에 의하면, 실시예 6의 단위 시프트 레지스터 SR보다도 출력 단자 OUT의 부하용량이 경감되므로, 게이트 선의 충전 속도가 높아진다. 따라서, 동작의 고속화를 도모할 수 있다. 또한 여기에서는 실시예 6의 변형 예로서 설명했지만, 본 실시예는 실시예 5의 단위 시프트 레지스터 SR(도 20)에 대해서도 적용가능하다.

<실시예 8>

도 25는, 실시예 8에 따른 쌍방향 단위 시프트 레지스터의 회로도이다. 도 23에서 알 수 있는 바와 같이, 실시예 6에 있어서는 노드 N3 및 노드 N4는 서로 같은 전위가 된다. 그래서 본 실시예에서는, 실시예 6의 단위 시프트 레지스터 SR의 회로(도 22)에 대하여, 트랜지스터 Q1O, Q11을 삭제하고, 노드 N3과 노드 N4를 서로 접속시킨다. 그와 함께, 노드 N3, N4를 충전하는 충전 회로를 구성하는 트랜지스터 Q8, Q9를 하나의 트랜지스터 Q12로 치환한다. 트랜지스터 Q12는, 출력 단자 OUT와 노드 N3, N4 사이에 접속하고, 출력 단자 OUT로부터 노드 N3, N4로의 방향이 순방향(충전 방향)이 되도록 다이오드 접속되어 있다.

본 실시예에 있어서는, 노드 N3, N4는 서로 같은 전위가 된다. 예를 들면 순방향 시프트(제1전압신호 Vn이 H레벨, 제2전압신호 Vr이 L레벨)의 경우이면, 노드 N3, N4는 모두, 제1입력 단자 IN1에 입력되는 전단의 출력 신호 Gk-1이 H레벨이 될 때 충전되고, 제2입력 단자 IN2에 입력되는 다음단의 출력 신호 Gk+1이 H레벨이 될 때 방전된다. 역방향 시프트(제1전압신호 Vn이 L레벨, 제2전압신호 Vr이 H레벨)인 경우이면, 노드 N3, N4은 모두, 제2입력 단자 IN2에 입력되는 다음단의 출력 신호 Gk+1이 H레벨이 될 때 충전되고, 제1입력 단자 IN1에 입력되는 전단의 출력 신호 Gk-1이 H레벨이 될 때 방전된다. 즉, 노드 N3, N4의 전압파형은 실시예 6(도 23)과 동일하게 된다.

따라서 본 실시예에 의하면, 실시예 6과 동일한 효과를 얻을 수 있다. 실시예 6에 대하여, 트랜지스터 Q1O, Q11을 이용하지 않고 그 효과를 얻을 수 있고, 또 한 트랜지스터 Q8, Q9를 하나의 트랜지스터 Q12로 치환할 수 있기 때문에, 트랜지스터의 수를 적게 할 수 있고, 단위 시프트 레지스터 SR의 형성 면적의 삭감에 기여할 수 있다.

<실시예 9>

도 26은, 실시예 8에 따른 쌍방향 단위 시프트 레지스터 SR의 회로도이다. 본 실시예에서는, 실시예 8에 실시예 7을 적용하여, 트랜지스터 Q12의 드레인을 소정의 고전위측 전원전위 VDD1이 공급되는 제3전원단자 S3에 접속시킨다. 도 26의 단위 시프트 레지스터 SR의 동작은, 노드 N3, N4를 충전하는 전하의 공급원이 고전위측 전원전위 VDD1을 공급하는 전원인 점을 제외하고, 실시예 8과 동일하여, 그것과 동일한 효과를 얻을 수 있다.

본 실시예에 의하면, 실시예 8의 단위 시프트 레지스터 SR보다도 출력 단자 OUT의 부하용량이 경감되므로, 게이트 선의 충전 속도가 높아진다. 따라서, 동작의 고속화를 도모할 수 있다.

<실시예 10>

도 27은 실시예 10에 따른 쌍방향 단위 시프트 레지스터 SR의 구성을 도시하는 회로도이다. 실시예 6에 있어서는, 트랜지스터 Q1O, Q11의 소스를 저전위측 전원전위 VSS가 공급되는 제1전원단자 S1에 접속시키고 있었지만, 도 27과 같이 트랜지스터 Q1O의 소스를 제2전압신호 Vr이 공급되는 제2전압신호 단자 T2에 접속시키고, 트랜지스터 Q11의 소스를 제1전압신호 Vn이 공급되는 제1전압신호 단자 T1에 접속시켜도 된다.

도 27의 단위 시프트 레지스터 SR의 동작은, 기본적으로는 실시예 6과 같다. 즉, 예를 들면 순방향 시프트 동작시에는, 제2전압신호 Vr이 L레벨이므로, 트랜지스터 Q1O은 실시예 6의 케이스와 같이 노드 N3을 방전할 수 있다. 또 역방향 시프트 동작시에는, 제1전압신호 Vn이 L레벨이므로, 트랜지스터 Q11은 실시예 6의 케이스와 같이 노드 N4를 방전할 수 있다.

따라서, 본 실시예에 있어서도 실시예 6과 동일한 효과를 얻을 수 있다. 바꿔 말하면, 도 22와 같이 구성하거나 도 27과 같이 구성해도, 실시예 6의 효과를 얻을 수 있기 때문에, 회로의 배치의 자유도가 늘어나고, 회로 점유 면적을 축소화 시킬 수 있다.

또한, 본 실시예는, 실시예 7의 단위 시프트 레지스터 SR(도 24)에 대해서도 적용가능하다.

<실시예 11>

이상으로 나타낸 본 발명에 따른 쌍방향 단위 시프트 레지스터 SR은, 도 7이나 도 12와 같이 종속 접속함으로써 게이트 선 구동회로(30)를 구성할 수 있다. 그러나, 도 7이나 도 12의 게이트 선 구동회로(30)에 있어서, 예를 들면 순방향 시프트를 행할 경우에는, 도 4의 종래예와 같이, 최전단(단위 시프트 레지스터 SR1)의 제1입력 단자 IN1에 스타트 펄스로서의 제1제어 펄스 STn을 입력하고, 그 후에 최후단(단위 시프트 레지스터 SRn)의 제2입력 단자 IN2에 엔드 펄스로서의 제2제어 펄스 STr을 입력할 필요가 있다. 또 역방향 시프트를 행할 경우에는, 도 5의 종래 예 와 마찬가지로, 최후단의 제2입력 단자 IN2에 스타트 펄스로서의 제2제어 펄스 STr을 입력하고, 그 후에 최전단의 제1입력 단자 IN1엔드 펄스로서의 제1제어 펄스 STn을 입력할 필요가 있다.

즉, 도 7이나 도 12의 게이트 선 구동회로(30)의 동작에 있어서는, 종래와 마찬가지로 스타트 펄스와 엔드 펄스라는 2종류의 제어 펄스가 필요하다. 그 때문에 그러한 게이트 선 구동회로(30)의 동작을 제어하는 구동제어장치에는, 스타트 펄스의 출력 회로뿐만아니라, 엔드 펄스의 출력 회로를 탑재한 것이 채용되어 비용 상승의 문제(상기의 제3의 문제점)를 초래하고 있었다. 그래서 실시예 11에서는, 스타트 펄스만으로 동작가능한 쌍방향 시프트 레지스터를 제안한다.

도 28∼도 30은, 실시예 11에 따른 게이트 선 구동회로(30)의 구성을 도시한 도면이다. 도 28의 블럭도에 나타나 있는 바와 같이, 본 실시예에 따른 게이트 선 구동회로(30)도 또한 복수단으로 이루어지는 쌍방향 시프트 레지스터에 의해 구성되어 있지만, 그 복수단에는, 게이트 선 GL1을 구동하는 최전단의 단위 시프트 레지스터 SR1의 더 전단에, 제1더미단인 제1더미 시프트 레지스터 SRD1이 설치되고, 또 게이트 선 GLn을 구동하는 최후단의 단위 시프트 레지스터 SRn의 보다 다음단에 제2더미단으로서의 제2더미 시프트 레지스터 SRD2가 설치된다. 즉, 게이트 선 구동회로(30)는, 선두의 제1더미단 및 최후미의 제2더미단을 포함하는 복수단으로 이루어지고 있다. 제1, 제2더미 시프트 레지스터 SRD1, SRD2의 출력 노드에는, 단위 시프트 레지스터 SR1∼SRn의 부하용량과 동등한 용량값을 가지는 용량소자가, 일정 전위원(예를 들면 VSS) 사이에 부하용량 C3으로서 설치된다.

도 28과 같이, (제1더미단인 제1더미 시프트 레지스터 SRD1을 제외하고) 최전단의 단위 시프트 레지스터 SR1의 제1입력 단자 IN1에는 제1제어 펄스 STn이 입력되고, 그보다도 후단(단위 시프트 레지스터 SR2∼제2더미 시프트 레지스터 SRD2)의 제1입력 단자 IN1에는 자기 전단의 출력 신호가 입력된다. 그리고 제1더미 시프트 레지스터 SRD1의 제1입력 단자 IN1에는 상기의 제2제어 펄스 STr이 입력된다.

또한 (제2더미단인 제2더미 시프트 레지스터 SRD2를 제외하고) 최후단의 제2입력 단자 IN2에는 제2제어 펄스 STr이 입력되고, 그보다도 전단(단위 시프트 레지스터 SRn-1∼제1더미 시프트 레지스터 SRD1)의 제2입력 단자 IN2에는 자기 다음단의 출력 신호가 입력된다. 그리고 제2더미 시프트 레지스터 SRD2의 제2입력 단자 IN2에는 상기의 제1제어 펄스 STn이 입력된다.

본 실시예에 있어서는, 최전단의 단위 시프트 레지스터 SR1, 최후단의 단위 시프트 레지스터 SRn, 제1더미 시프트 레지스터 SRD1 및 제2더미 시프트 레지스터 SRD2은, 소정의 리셋트 단자 RST1, RST2, RST3, SRT4를 각각 가지고 있다. 도 28과 같이, 단위 시프트 레지스터 SR1의 리셋트 단자 RST1에는, 제1더미 시프트 레지스터 SRD1의 출력 신호 D1이 입력되고, 단위 시프트 레지스터 SRn의 리셋트 단자 RST2에는, 제2더미 시프트 레지스터 SRD2의 출력 신호 D2가 입력되고, 제1더미 시프트 레지스터 SRD1의 리셋트 단자 RST3에는 제1제어 펄스 STn이 입력되고, 제2더미 시프트 레지스터 SRD2의 리셋트 단자 RST4에는 제2제어 펄스 STr이 입력된다. 이들 단위 시프트 레지스터 SR1, 단위 시프트 레지스터 SRn, 제1더미 시프트 레지스터 SRD1 및 제2더미 시프트 레지스터 SRD2는, 각각의 리셋트 단자 RST1, RST2, RST3, SRT4에 신호가 입력되면, 리셋트 상태(노드 N1이 L레벨의 상태)가 되도록 구성되어 있다(상세한 것은 후술한다).

이하의 설명에서는, 게이트 선 구동회로(30)를 구성하는 각각의 쌍방향 시프트 레지스터의 각단은, 실시예 1의 쌍방향 단위 시프트 레지스터 SR(도 8)의 구성을 가지고 있는 것으로 가정한다. 상기한 바와 같이 최전단의 단위 시프트 레지스터 SR1, 최후단의 단위 시프트 레지스터 SRn, 제1더미 시프트 레지스터 SRD1 및 제2더미 시프트 레지스터 SRD2는, 그 밖의 단과는 다른 구성을 가지고 있지만, 그것들도 각각 실시예 1의 쌍방향 단위 시프트 레지스터 SR의 구성을 포함하고 있다.

도 29는, 본 실시예의 게이트 선 구동회로(30) 있어서의 제1더미 시프트 레지스터 SRD1 및 단위 시프트 레지스터 SR1의 구체적인 회로도이며, 도 30은, 단위 시프트 레지스터 SRn 및 제2더미 시프트 레지스터 SRD2의 구체적인 회로도이다.

우선 도 29의 단위 시프트 레지스터 SR1에 주목하면, 해당 단위 시프트 레지 스터 SR1은, 트랜지스터 Q3에 병렬로 트랜지스터 Q3D가 접속하고 있는 것을 제외하고, 도 8과 같은 구성을 가지고 있다. 해당 트랜지스터 Q3D의 게이트는, 전기의 리셋트 단자 RST1에 접속하고 있다.

마찬가지로, 제1더미 시프트 레지스터 SRD1은, 트랜지스터 Q4에 병렬로 트랜지스터 Q4D가 접속하고 있는 것을 제외하고, 도 8과 같은 구성을 가지고 있다. 해당 트랜지스터 Q4D의 게이트는, 전기의 리셋트 단자 RST3에 접속하고 있다. 트랜지스터 Q4D는, 제1더미 시프트 레지스터 SRD1의 동작에 필수는 아니고, 동작의 초기 단계에 그 노드 N1이 L레벨의 상태(리셋트 상태)가 되도록 배치된 것이다. 예를 들면 트랜지스터 Q4D를 설치하지 않고, 그 상태로는 초기 단계에서 노드 N1이 L레벨이 되지 않는 경우는, 이 제1더미 시프트 레지스터 SRD1의 출력 신호 D1이 H레벨이 되고, 따라서 단위 시프트 레지스터 SR1의 트랜지스터 Q3D가 온 하여 단위 시프트 레지스터 SR1의 노드 N1이 충전되므로 최초의 1프레임은 정상인 동작이 행해지지 않는다. 그러나, 그 다음 프레임으로부터는 정상 동작이 행해지므로, 트랜지스터 Q4D를 설치하지 않는 경우에는, 통상 동작에 앞서 1프레임 분의 더미 프레임을 설치하면 된다.

또 도 30의 단위 시프트 레지스터 SRn에 주목하면, 이 단위 시프트 레지스터 SRn은, 트랜지스터 Q4에 병렬로 트랜지스터 Q4D가 접속하고 있는 것을 제외하고, 도 8과 같은 구성을 가지고 있다(즉, 제1더미 시프트 레지스터 SRD1과 같은 회로 구성이다). 해당 트랜지스터 Q4D의 게이트는, 전기의 리셋트 단자 RST2에 접속하고 있다.

마찬가지로, 제2더미 시프트 레지스터 SRD2는, 트랜지스터 Q3에 병렬로 트랜지스터 Q3D가 접속하고 있는 것을 제외하고, 도 8과 같은 구성을 가지고 있다(즉, 단위 시프트 레지스터 SR1과 같은 회로 구성이다). 해당 트랜지스터 Q3D의 게이트는, 전기의 리셋트 단자 RST4에 접속하고 있다. 트랜지스터 Q3D는, 제2더미 시프트 레지스터 SRD2의 동작에 필수는 아니고, 동작의 초기 단계에 그 노드 N1이 L레벨의 상태(리셋트 상태)가 되도록 설치한 것이다. 예를 들면 트랜지스터 Q3D를 설치하지 않고, 그 상태에서는 초기 단계에서 노드 N1이 L레벨이 되지 않는 경우에는, 이 제2더미 시프트 레지스터 SRD2의 출력 신호 D2가 H레벨이 되고, 따라서 단위 시프트 레지스터 SRn의 트랜지스터 Q4D가 온 하여 단위 시프트 레지스터 SRn의 노드 N1이 충전되므로 최초의 1프레임은 정상 동작이 행해지지 않는다. 그러나, 그 다음 프레임에서는 정상 동작이 행해지므로, 트랜지스터 Q4D를 설치하지 않는 경우에는, 통상 동작에 앞서 1프레임 분의 더미의 프레임을 설치하면 된다.

본 실시예에 따른 게이트 선 구동회로(30)의 동작을 설명한다.우선, 순방향 시프트를 행할 경우의 동작을 설명한다. 순방향 시프트의 경우, 전압신호 발생기(32)가 공급하는 제1전압신호 Vn은 H레벨, 제2전압신호 Vr는 L레벨로 설정된다. 즉 이 경우, 제1더미 시프트 레지스터 SRD1의 트랜지스터 Q4D 및 제2더미 시프트 레지스터 SRD2의 트랜지스터 Q4D는, 각각의 노드 N1을 방전하도록 동작한다. 또한 설명을 간단히 하기 위해, 단위 시프트 레지스터 SR1∼SRn은, 이미 리셋트 상태(노드 N1이 L레벨의 상태)로 되어있는 것으로 한다.

도 31은 본 실시예에 따른 게이트 선 구동회로(30)의 순방향 시프트시의 동작을 도시하는 타이밍 도이다. 도 31에 나타나 있는 바와 같이 순방향 시프트 일 때는, 소정의 타이밍에서 스타트 펄스로서의 제1제어 펄스 STn이, 최전단의 단위 시프트 레지스터 SR1의 제1입력 단자 IN1에 입력된다. 그것에 의해 단위 시프트 레지스터 SR1은, 세트 상태(노드 N1이 H레벨의 상태)가 된다. 한편, 제2제어 펄스 STr은 활성화되지 않고 L레벨로 유지된다.

제1제어 펄스 STn(스타트 펄스)은, 제1더미 시프트 레지스터 SRD1의 리셋트 단자 RST3 및 제2더미 시프트 레지스터 SRD2의 제21입력 단자 IN2에도 입력된다. 그 때문에 제1더미 시프트 레지스터 SRD1에 있어서는, 트랜지스터 Q4D가 온 하여 노드 N1이 L레벨이 되고, 이 제1더미 시프트 레지스터 SRD1은 리셋트 상태가 된다. 따라서, 제1더미 시프트 레지스터 SRD1의 출력 신호 D1은 L레벨이 되고, 단위 시프트 레지스터 SR1의 트랜지스터 Q3D는 오프가 된다.

또한 제2더미 시프트 레지스터 SRD2에 있어서는, 트랜지스터 Q4가 온 하여 노드 N1이 L레벨이 되고, 이 제2더미 시프트 레지스터 SRD2도 리셋트 상태가 된다. 따라서, 제2더미 시프트 레지스터 SRD2의 출력 신호 D2는 L레벨이 되고, 단위 시프트 레지스터 SRn의 트랜지스터 Q4D는 오프가 된다.

그 후는, 실시예 1과 같은 순방향 시프트의 동작에 의해, 클록 신호 CLK, /CLK에 동기하여, 도 31에 나타나 있는 바와 같이 단위 시프트 레지스터 SR1∼SRn 및 제2더미 시프트 레지스터 SRD2에 순차 전달되고, 그것들의 출력 신호 G1, G2, G3 ,···,Gn,D2가 순서대로 H레벨이 된다.

도 31에서도 알 수 있는 바와 같이, 제2더미 시프트 레지스터 SRD2의 출력 신호 D2는, 최후단의 단위 시프트 레지스터 SRn가 출력 신호 Gn을 출력한 직후에 H레벨이 된다. 이 출력 신호 D2는, 단위 시프트 레지스터 SRn의 리셋트 단자 RST2에 입력되고, 그 트랜지스터 Q4D를 온으로 하여 해당 단위 시프트 레지스터 SRn을 리셋트 상태로 한다. 즉, 출력 신호 D2는, 최후단의 단위 시프트 레지스터 SRn을 리셋트 상태로 하는 엔드 펄스로서 기능하고 있다. 또한, 제2더미 시프트 레지스터 SRD2는, 다음 프레임의 스타트 펄스로서의 제1제어 펄스 STn에 의해 리셋트 상태가 되므로, 다음 프레임에 있어서도 마찬가지로 동작가능하다.

이와 같이, 본 실시예에 따른 게이트 선 구동회로(30)의 순방향 시프트의 동작에는, 스타트 펄스(제1제어 펄스 STn)만이 필요하며, 엔드 펄스는 불필요하다.

다음에 역방향 시프트를 행할 경우의 동작을 설명한다. 역방향 시프트의 경우, 제1전압신호 Vn은 L레벨, 제2전압신호 Vr은 H레벨이다. 즉 이 경우에는, 단위 시프트 레지스터 SR1의 트랜지스터 Q3D 및 제2더미 시프트 레지스터 SRD2의 트랜지스터 Q3D는, 각각의 노드 N1을 방전하도록 동작한다. 또한 여기에서도, 단위 시프트 레지스터 SR1∼SRn은, 이미 리셋트 상태(노드 N1이 L레벨의 상태)가 되는 것으로 한다.

도 32는, 본 실시예에 따른 게이트 선 구동회로(30)의 역방향 시프트시의 동작을 도시하는 타이밍 도이다. 도 32에 나타나 있는 바와 같이 역방향 시프트 시에는, 소정의 타이밍에서 스타트 펄스로서의 제2제어 펄스 STr이, 최후단의 단위 시프트 레지스터 SRn의 제2입력 단자 IN2에 입력된다. 그것에 의해 단위 시프트 레지스터 SRn은, 세트 상태(노드 N1이 H레벨의 상태)가 된다. 한편, 제1제어 펄스 STn은 활성화되지 않고 L레벨로 유지된다. 클록 신호 CLK, /CLK는 배선 접속 혹은 클록 발생기(31)의 프로그램 변경에 의해 서로 교환된다.

제2제어 펄스 STr(스타트 펄스)은, 제1더미 시프트 레지스터 SRD1의 제1입력 단자 IN1 및 제2더미 시프트 레지스터 SRD2의 리셋트 단자 RST4에도 입력된다. 그 때문에 제1더미 시프트 레지스터 SRD1에 있어서는, 트랜지스터 Q3이 온 하여 노드 N1이 L레벨이 되고, 이 제1더미 시프트 레지스터 SRD1은 리셋트 상태가 된다. 따라서, 제1더미 시프트 레지스터 SRD1의 출력 신호 D1은 L레벨이 되고, 단위 시프트 레지스터 SR1의 트랜지스터 Q3D는 오프가 된다.

또한 제2더미 시프트 레지스터 SRD2에 있어서는, 트랜지스터 Q3D가 온 하여 노드 N1이 L레벨이 되고, 이 제2더미 시프트 레지스터 SRD2도 리셋트 상태가 된다. 따라서, 제2더미 시프트 레지스터 SRD2의 출력 신호 SRD2는 L레벨이 되고, 단위 시프트 레지스터 SRn의 트랜지스터 Q4D는 오프가 된다.

그 후는, 실시예 1과 동일한 역방향 시프트의 동작에 의해, 클록 신호 CLK, /CLK에 동기하여, 도 32에 나타나 있는 바와 같이 단위 시프트 레지스터 SRn∼SR1 및 제1더미 시프트 레지스터 SRD1에 순차 전달되고, 그것들의 출력 신호 Gn, Gn -1, Gn-2 ,···,G1, D1이 순서대로 H레벨이 된다.

도 32로부터도 알 수 있는 바와 같이, 제1더미 시프트 레지스터 SRD1의 출력 신호 D1은, 최전단의 단위 시프트 레지스터 SR1이 출력 신호 G1을 출력한 직후에 H레벨이 된다. 이 출력 신호 D1은, 단위 시프트 레지스터 SR1의 리셋트 단자 RST1에 입력되어, 그 트랜지스터 Q3을 온으로 하고 해당 단위 시프트 레지스터 SR1을 리셋트 상태로 한다. 즉, 출력 신호 D1은, 최전단의 단위 시프트 레지스터 SR1을 리셋트 상태로 하는 엔드 펄스로서 기능하고 있다. 또한, 제1더미 시프트 레지스터 SRD1은, 다음 프레임의 스타트 펄스로서의 제2제어 펄스 STr에 의해 리셋트 상태가 되므로, 다음 프레임에 있어서도 마찬가지로 동작가능하다.

이와 같이, 본 실시예에 따른 게이트 선 구동회로(30)의 역방향 시프트의 동작에도, 스타트 펄스(제2제어 펄스 STr)만이 필요하고, 엔드 펄스는 불필요하다.

이상과 같이 본 실시예에 의하면, 쌍방향 시프트 레지스터에 있어서, 엔드 펄스를 이용하지 않고, 스타트 펄스만으로 순방향 시프트 및 역방향 시프트의 동작을 행할 수 있다. 즉, 게이트 선 구동회로(30)의 동작을 제어하는 구동제어장치는, 스타트 펄스의 출력 회로만을 가지고 있으면 충분하므로, 비용 상승의 문제(상기의 제3의 문제점)를 해결할 수 있다.

또 위에서 서술한 바와 같이, 본 실시예의 쌍방향 시프트 레지스터의 단위 시프트 레지스터 SR1, SRn, 제1 및 제2더미 시프트 레지스터 SRD1, SRD2에 설치되는 트랜지스터 Q3D 혹은 트랜지스터 Q4D는, 각각의 노드 N1을 방전하는 역할을 하고 있다. 각 단위 시프트 레지스터 SR의 노드 N1을 방전하는 경우에는, 그것을 충전할 경우에 비하여, 구동능력(전류를 흘려보내는 능력)을 크게 확보할 수 있는 데다가, 고속성이 요구되지 않는다. 그 때문에 트랜지스터 Q3D, Q4D의 사이즈는, 트랜지스터 Q3, Q4에 비해 작아도 되고, 예를 들면 1/10정도여도 된다. 또 트랜지스터 Q3D, Q4D의 사이즈가 클 경우에는 노드 N1의 기생 용량이 커지므로, 클록 신호 CLK 혹은 /CLK에 의한 노드 N1을 승압하는 작용이 작아지게 된다. 그 때문에 트랜지스터 Q1 의 구동능력의 저하를 초래하므로, 어느 정도 작은 쪽이 바람직하다.

이상의 설명에 있어서는, 쌍방향 시프트 레지스터의 각단이, 실시예 1의 단위 시프트 레지스터 SR의 구성을 가지는 것으로 했지만, 상기한 바와 같이, 본 실시에 적용되는 쌍방향 단위 시프트 레지스터 SR는, 상기의 각 실시예의 쌍방향 단위 시프트 레지스터 SR의 어느 것이어도 된다.

그러한 경우에 있어서도, 최전단의 단위 시프트 레지스터 SR1에 있어서, 트랜지스터 Q3에 병렬접속하는 트랜지스터 Q3D를 설치하고, 최후단의 단위 시프트 레지스터 SRn에 있어서, 트랜지스터 Q4에 병렬접속하는 트랜지스터 Q4D를 설치하고, 제1더미 시프트 레지스터 SRD1에 있어서, 트랜지스터 Q4에 병렬접속하는 트랜지스터 Q4D를 설치하고, 제2더미 시프트 레지스터 SRD2에 있어서, 트랜지스터 Q3에 병렬접속하는 트랜지스터 Q3D를 설치하면 된다.

단, 예를 들면 실시예 5(도 20)나 실시예 6(도 22)과 같이, 트랜지스터 Q3이 트랜지스터 Q3A를 통해 제1전압신호 단자 T1에 접속하고, 트랜지스터 Q4가 트랜지스터 Q4A를 통해 제2전압신호 단자 T2에 접속하는 경우에는, 트랜지스터 Q3A, Q4A에 대해서도 병렬로 트랜지스터를 추가할 필요가 있다.

도 33 및 도 34는, 본 실시예의 게이트 선 구동회로(30)의 각단에, 실시예 5(도 20)의 단위 시프트 레지스터 SR을 적용한 예를 도시한다. 도 33과 같이, 최전단의 단위 시프트 레지스터 SR1에 있어서는, 트랜지스터 Q3, Q3A에 각각 병렬로 트랜지스터 Q3D, Q3AD를 설치하고, 그 양자의 게이트를 모두 리셋트 단자 RST1에 접속시킨다. 제1더미 시프트 레지스터 SRD1에 있어서는, 트랜지스터 Q4, Q4A에 각각 병렬로 트랜지스터 Q4D, Q4AD를 설치하고, 그 양자의 게이트를 모두 리셋트 단자 RST3에 접속시킨다.

또 도 34와 같이, 최후단의 단위 시프트 레지스터 SR1에 있어서는, 트랜지스터 Q4, Q4A에 각각 병렬로 트랜지스터 Q4D, Q4AD를 설치하고, 그 양자의 게이트를 모두 리셋트 단자 RST2에 접속시킨다. 제2더미 시프트 레지스터 SRD2에 있어서는, 트랜지스터 Q3, Q3A에 각각 병렬로 트랜지스터 Q3D, Q3A를 설치하고, 그 양자의 게이트를 모두 리셋트 단자 RST4에 접속시킨다. 이렇게 구성하면, 상기와 마찬가지로 스타트 펄스만으로, 순방향 시프트 및 역방향 시프트의 동작이 가능하다.

또 이 경우도, 트랜지스터 Q3D, Q3AD, Q4D, Q4AD는, 각각 노드 N1의 레벨을 방전하는 기능을 하므로, 그것들의 사이즈는, 트랜지스터 Q3, Q3A, Q4, Q4A에 비하여 작고, 예를 들면 1/10정도라도 된다. 또 트랜지스터 Q3D, Q3AD, Q4D, Q4AD의 사이즈가 클 경우에는 노드 N1의 기생 용량이 커지므로, 클록 신호 CLK 혹은 /CLK에 의해 노드 N1을 승압하는 작용이 작아져, 트랜지스터 Q1의 구동능력이 저하된다. 그 때문에 어느 정도 작은 쪽이 바람직하다.

본 발명의 시프트 레지스터 회로에 의하면, 출력 신호(제1트랜지스터를 통해 출력 단자에 전달된 제1클록 신호)의 출력시에는, 스위칭 회로에는 전류가 흐르지 않기 때문에 제1트랜지스터의 제어 전극은 충분히 승압되어, 제1트랜지스터의 구동능력을 크게 유지할 수 있다. 그것에 의하여, 출력 신호의 상승 및 하강 속도를 빠르게 할 수 있어, 동작의 고속화에 기여할 수 있다. 또한, 출력 신호를 출력하지 않는 기간(비선택 기간)에는, 스위칭 회로가 온 하므로, 제1트랜지스터의 제어 전극은 방전되어 L레벨을 유지한다. 그것에 의해, 비선택 기간에 제1트랜지스터가 온 하여, 출력 신호가 불필요하게 H레벨이 되는 것을 방지할 수 있다. 즉, 비선택 기간에 있어서의 오동작의 방지와, 출력 신호의 출력시에 있어서의 구동능력 저하의 방지라는 양쪽의 효과를 얻을 수 있다.

Claims (24)

  1. 제1 및 제2입력 단자, 출력 단자 및 제1클록 단자와,
    상기 제1클록 단자에 입력되는 제1클록 신호를 상기 출력 단자에 공급하는 제1트랜지스터와,
    상기 제1클록 신호와는 위상이 다른 제2클록 신호에 의거하여 상기 출력 단자를 방전하는 제2트랜지스터와,
    서로 상보인 제1 및 제2전압신호가 각각 입력되는 제1 및 제2전압신호 단자와,
    상기 제1입력 단자에 입력되는 제1입력 신호에 의거하여 상기 제1트랜지스터의 제어 전극이 접속하는 제1노드에 상기 제1전압신호를 공급하는 제3트랜지스터와,
    상기 제2입력 단자에 입력되는 제2입력 신호에 의거하여 상기 제1노드에 상기 제2전압신호를 공급하는 제4트랜지스터와,
    상기 제1노드가 방전된 상태일 때, 상기 제1클록 신호에 의거하여 상기 제1 노드와 상기 출력 단자 사이를 전도시키는 스위칭 회로를 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  2. 제 1항에 있어서,
    상기 출력 단자에는, 용량성의 부하가 접속되어 있는 것을 특징으로 하는 시프트 레지스터 회로.
  3. 삭제
  4. 제 1항에 있어서,
    상기 스위칭 회로는,
    상기 출력 단자와 상기 제1노드 사이에 접속되는 제5트랜지스터이고,
    상기 제5트랜지스터의 제어 전극은 상기 제1클록 단자에 접속되는 것을 특징으로 하는 시프트 레지스터 회로.
  5. 제 1항에 있어서,
    상기 스위칭 회로는,
    상기 출력 단자와 상기 제1노드 사이에 접속되는 제5트랜지스터이고,
    상기 제1클록 신호의 활성 레벨을 소정값 만큼 감소시켜서 상기 제5트랜지스터의 제어 전극과 접속하는 제2노드에 공급하는 레벨 조정 회로를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  6. 제 5항에 있어서,
    상기 레벨 조정 회로는,
    상기 제1클록 단자와 상기 제2노드 사이에 접속하고, 상기 제1클록 단자에서 상기 제2노드로의 방향이 충전 방향이 되도록 다이오드 접속된 하나 이상의 제6트랜지스터와,
    상기 제2클록 신호에 의거하여 상기 제2노드를 방전하는 제7트랜지스터를 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  7. 제 6항에 있어서,
    상기 제7트랜지스터는,
    상기 제2노드에 접속한 하나의 주전극, 상기 제2클록 신호가 입력되는 제어 전극 및 상기 제2클록 신호와는 위상이 다른 제3클록 신호가 공급되는 다른 주전극을 가지는 것을 특징으로 하는 시프트 레지스터 회로.
  8. 제 7항에 있어서,
    상기 제3클록 신호는, 상기 제1클록 신호와 같은 신호인 것을 특징으로 하는 시프트 레지스터 회로.
  9. 제 5항에 있어서,
    상기 레벨 조정 회로는,
    상기 제2노드와 상기 제1클록 단자 사이에 접속하고, 상기 제2노드에서 상기 제1클록 단자로의 방향을 방전 방향으로 하는 일방향성의 스위칭소자를 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  10. 제 9항에 있어서,
    상기 일방향성의 스위칭소자는,
    다이오드 접속한 제8트랜지스터인 것을 특징으로 하는 시프트 레지스터 회로.
  11. 제 1항에 있어서,
    상기 제2트랜지스터는,
    상기 출력 단자에 접속한 하나의 주전극, 상기 제2클록 신호가 입력되는 제어 전극 및 상기 제2클록 신호와는 위상이 다른 제3클록 신호가 공급되는 다른 주전극을 가지는 것을 특징으로 하는 시프트 레지스터 회로.
  12. 제 11항에 있어서,
    상기 제3클록 신호는, 상기 제1클록 신호와 같은 신호인 것을 특징으로 하는 시프트 레지스터 회로.
  13. 제 1항에 있어서,
    상기 출력 단자와 상기 제1노드 사이에 접속하는 용량소자를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  14. 제 1항에 있어서,
    상기 제3트랜지스터는 상기 제1 노드와 소정의 제3 노드 사이에 접속되고,
    상기 제4트랜지스터는 상기 제1노드와 소정의 제4노드 사이에 접속되며,
    상기 시프트 레지스터 회로는,
    상기 제3노드와 상기 제1전압신호 단자 사이에 접속되고, 상기 제3트랜지스터의 제어 전극에 접속된 제어 전극을 가지는 제9트랜지스터와,
    상기 제4노드와 상기 제2전압신호 단자 사이에 접속되고, 상기 제4트랜지스터의 제어 전극에 접속된 제어 전극을 가지는 제10트랜지스터와,
    상기 출력 단자가 활성화될 때, 상기 제3노드 및 상기 제4노드를 충전하는 충전 회로를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  15. 제 14항에 있어서.
    상기 충전 회로는,
    상기 출력 단자와 상기 제3노드 사이에 접속하고, 상기 출력 단자에서 상기 제3노드로의 방향이 충전 방향이 되도록 다이오드 접속된 제11트랜지스터와,
    상기 출력 단자와 상기 제4노드 사이에 접속하고, 상기 출력 단자에서 상기 제4노드로의 방향이 충전 방향이 되도록 다이오드 접속된 제12트랜지스터를 포함하는 것을 특징으로 하는 시프트 레지스터 회로.
  16. 제 14항에 있어서,
    상기 충전 회로는,
    소정의 전원단자와 상기 제3노드 사이에 접속하고, 상기 출력 단자에 접속한 제어 전극을 가지는 제13트랜지스터와,
    상기 전원단자와 상기 제4노드 사이에 접속하고, 출력 단자에 접속한 제어 전극을 가지는 제14트랜지스터를 포함하는 것을 특징으로 하는 시프트 레지스터 회로.
  17. 제 14항에 있어서,
    상기 제3노드와 상기 제4노드는 서로 접속하고 있으며,
    상기 충전 회로는,
    상기 출력 단자와 상기 제3 및 제4노드 사이에 접속하고, 상기 출력 단자에서 상기 제3 및 제4노드로의 방향이 충전 방향이 되도록 다이오드 접속된 제15트랜지스터를 포함하는 것을 특징으로 하는 시프트 레지스터 회로.
  18. 제 14항에 있어서,
    상기 제3노드와 상기 제4노드는 서로 접속하고 있으며,
    상기 충전 회로는,
    소정의 전원단자와 상기 제3 및 제4노드 사이에 접속하고, 출력 단자에 접속한 제어 전극을 가지는 제16트랜지스터를 포함하는 것을 특징으로 하는 시프트 레지스터 회로.
  19. 제 14항에 있어서,
    상기 제1입력 신호에 의거하여 상기 제4노드를 방전하는 제17트랜지스터와,
    상기 제2입력 신호에 의거하여 상기 제3노드를 방전하는 제18트랜지스터를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  20. 제 14항에 있어서,
    상기 제1입력 신호에 의거하여 상기 제1전압신호를 상기 제4노드에 공급하는 제19트랜지스터와,
    상기 제2입력 신호에 의거하여 상기 제2전압신호를 상기 제3노드에 공급하는 제20트랜지스터를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  21. 복수단으로 이루어지는 시프트 레지스터 회로로서,
    그 각단은, 청구항 1 내지 청구항 20 중 어느 한 항에 기재한 시프트 레지스터 회로이며,
    최전단의 상기 제1입력 단자에는 소정의 제1제어 펄스가 입력되고, 상기 최전단 보다도 후단의 상기 제1입력 단자에는 자기 전단의 출력 신호가 입력되고,
    최후단의 상기 제2입력 단자에는 소정의 제2제어 펄스가 입력되고, 상기 최후단 보다도 전단의 상기 제2입력 단자에는 자기 다음단의 출력 신호가 입력되는 것을 특징으로 하는 시프트 레지스터 회로.
  22. 선두의 제1더미단 및 최후미의 제2더미단을 포함하는 복수단으로 이루어지는 시프트 레지스터 회로로서,
    그 각 단은, 청구항 1 내지 청구항 20 중 어느 한 항에 기재한 시프트 레지스터 회로이며,
    상기 제1더미단을 제외하고 최전단의 상기 제1입력 단자에는 소정의 제1제어 펄스가 입력되고, 상기 최전단 보다도 후단의 상기 제1입력 단자에는 자기 전단의 출력 신호가 입력되고,
    상기 제2더미단을 제외하고 최후단의 상기 제2입력 단자에는 소정의 제2제어 펄스가 입력되고, 상기 최후단 보다도 전단의 상기 제2입력 단자에는 자기 다음단의 출력 신호가 입력되고,
    상기 최전단은,
    상기 제1더미단의 출력 신호에 의거하여 이 최전단의 상기 제1노드를 방전하는 제21트랜지스터를 더 구비하고,
    상기 최후단은,
    상기 제2더미단의 출력 신호에 의거하여 이 최후단의 상기 제1노드를 방전하는 제22트랜지스터를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  23. 제 22항에 있어서,
    상기 제1더미단은,
    상기 제1입력 단자에 상기 제2제어 펄스가 입력되고,
    상기 제1제어 펄스에 의거하여 이 제1더미단의 상기 제1노드를 방전하는 제23트랜지스터를 더 구비하고,
    상기 제2더미단은,
    상기 제2입력 단자에 상기 제1제어 펄스가 입력되고,
    상기 제2제어 펄스에 의거하여 이 제2더미단의 상기 제1노드를 방전하는 제24트랜지스터를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  24. 복수단으로 이루어지는 시프트 레지스터 회로를 게이트 선 구동회로로서 구비하는 화상표시장치로서,
    상기 복수단의 각 단은,
    제1 및 제2입력 단자, 출력 단자 및 제1클록 단자와,
    상기 제1클록 단자에 입력되는 제1클록 신호를 상기 출력 단자에 공급하는 제1트랜지스터와,
    상기 제1클록 신호와는 위상이 다른 제2클록 신호에 의거하여 상기 출력 단자를 방전하는 제2트랜지스터와,
    서로 상보인 제1 및 제2전압신호가 각각 입력되는 제1 및 제2전압신호 단자와,
    상기 제1입력 단자에 입력되는 제1입력 신호에 의거하여, 상기 제1트랜지스터의 제어 전극이 접속하는 제1노드에 상기 제1전압신호를 공급하는 제3트랜지스터와,
    상기 제2입력 단자에 입력되는 제2입력 신호에 의거하여 상기 제1노드에 상기 제2전압신호를 공급하는 제4트랜지스터와,
    상기 제1노드가 방전된 상태일 때, 상기 제1클록 신호에 의거하여 상기 제1노드와 상기 출력 단자 사이를 전도시키는 스위칭 회로를 구비하고,
    최전단의 상기 제1입력 단자에는 소정의 제1제어 펄스가 입력되고, 상기 최전단 보다도 후단의 상기 제1입력 단자에는 자기 전단의 출력 신호가 입력되고,
    최후단의 상기 제2입력 단자에는 소정의 제2제어 펄스가 입력되고, 상기 최후단 보다도 전단의 상기 제2입력 단자에는 자기 다음단의 출력 신호가 입력되는 것을 특징으로 하는 화상표시장치.
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