KR20060020324A - 내장형 게이트 드라이버 및 이를 구비한 표시장치 - Google Patents

내장형 게이트 드라이버 및 이를 구비한 표시장치 Download PDF

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KR20060020324A
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김빈
문수환
윤수영
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엘지.필립스 엘시디 주식회사
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Abstract

본 발명의 내장형 게이트드라이버는, 대응하는 출력신호들을 순차적으로 출력하는 제1 내지 제 N번째 스테이지들; 및 제 N번째 스테이지를 리셋하기 위한 더미 스테이지를 포함하고, 제1 내지 제N번째 스테이지들 그리고 더미 스테이지 각각은, 대응하는 출력신호가 출력되도록 제어하는 제1 노드; 및 출력된 출력신호가 방전되도록 제어하는 제2 노드를 포함하며, 제1 내지 제N-1 스테이지들은 다음 스테이지의 출력신호에 의해 리셋되고, 제N 스테이지는 상기 더미 스테이지의 출력신호에 의해 리셋되고, 더미 스테이지는 상기 제2 노드의 전압에 의해 리셋된다.
표시장치, 내장형 게이트드라이버, 시프트레지스터, 더미 스테이지

Description

내장형 게이트 드라이버 및 이를 구비한 표시장치{Built-in gate driver and display device having the same}
도 1은 종래의 게이트드라이버를 도시한 블록도.
도 2는 도1의 시프트레지스터를 상세히 도시한 도면.
도 3은 도 2에 의한 구동파형을 설명하기 위한 도면.
도 4는 도 2의 시프트레지스터에 의한 시뮬레이션 결과를 나타낸 도면.
도 5는 본 발명의 바람직한 일 실시예에 따른 시프트레지스터를 상세히 나타낸 도면.
도 6은 도 5에 의한 구동파형을 설명하기 위한 도면.
도 7은 본 발명의 바람직한 다른 실시예에 따른 시프트레지스터를 상세히 나타내 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 마지막 스테이지 20 : 더미 스테이지
본 발명은 표시장치에 관한 것으로, 특히 시프트 레지스터의 신뢰성을 향상시킬 수 있는 내장형 게이트 드라이버 및 이를 구비한 표시장치에 관한 것이다.
일반적으로, 액정표시장치(LCD : Liquid crystal display) 또는 유기발광다이오드(OLED: Organic Light Emitting Diode)와 같이 액티브 매트릭스(active matrix) 형태로 배열된 화소들을 구동하여 화상을 표시하는 장치가 활발하게 연구되고 있다.
특히, 액정표시장치는 액티브 매트릭스 형태로 배열된 화소들에 화상 정보에 따른 데이터전압을 공급하여 액정층의 광투과율을 조절함으로써, 원하는 화상을 표시하게 된다. 이를 위해, 상기 액정표시장치는 화소들이 매트릭스 형태로 배열된 액정패널과 상기 액정패널을 구동하기 위한 게이트드라이버 및 데이터드라이버를 구비한다.
최근 들어, 제조단가를 낮추기 위해 상기 게이트드라이버 및/또는 상기 데이터드라이버를 상기 액정패널 상에 내장한 내장형 액정표시장치가 개발되고 있다.
이러한 내장형 액정표시장치에서는 액정패널이 제조될 때, 상기 게이트드라이버가 동시에 제조되게 된다. 상기 데이터드라이버는 상기 내장형 액정표시장치에 내장될 수도 있고 내장되지 않을 수도 있다.
상기 게이트드라이버에는 출력신호를 각 게이트라인마다 순차적으로 공급하기 위한 다수의 스테이지들이 구비되게 된다. 물론, 상기 데이터드라이버에도 다수의 스테이지들이 구비될 수 있다.
도 1은 종래의 게이트드라이버를 도시한 블록도이다.
도 1을 참조하면, 종래의 게이트드라이버는 하나의 시프트레지스터로 구성되고, 상기 시프트레지스터는 복수의 스테이지들(SRC1 내지 SRC193)이 종속 연결된다. 즉, 각 스테이지의 출력단자(OUT)가 다음 스테이지의 입력단자(IN)에 연결된다. 스테이지들은 게이트 라인들에 대응하는 192개의 스테이지들(SRC1 내지 SRC192)과 하나의 더미 스테이지(SRC193)로 구성된다. 각 스테이지는 입력단자(IN), 출력단자(OUT), 제어단자(CT), 클럭 입력단자(CK), 제1 전원전압단자(VSS), 제2 전원전압단자(VDD)를 가진다.
첫 번째 스테이지(SRC1)의 입력단자(IN)에는 펄스 개시신호(STV)가 입력된다. 여기서, 펄스 개시신호(STV)는 수직동기신호에 동기된 펄스이다.
각 스테이지의 출력신호(GOUT1 내지 GOUT192)는 대응되는 각 게이트라인에 연결된다. 홀수번째 스테이지들(SRC1, SRC3, ...)에는 제1 클럭(CKV)이 제공되고, 짝수번째 스테이지들(SRC2, SRC4, ...)에는 제2 클럭(CKVB)이 제공된다. 여기서, 제1 클럭(CKV)와 제2 클럭(CKVB)은 서로 반대되는 위상을 가진다.
각 스테이지(SRC1, SRC2, SRC3, ...)의 각 제어단자(CT)에는 다음 스테이지(SRC2, SRC3, SRC4, ...)의 출력신호(GOUT2, GOUT3, GOUT4, ...)가 제어신호로 입력된다. 즉, 제어단자(CT)에 입력되는 제어신호는 자신의 출력신호의 듀티 기간만큼 지연된 신호가 된다.
따라서, 각 스테이지의 출력신호들이 순차적으로 액티브 구간(하이상태)을 가지고 발생되므로, 각 출력신호의 액티브 구간에서 대응되는 게이트라인이 선택되 게 된다.
도 2는 도1의 시프트레지스터를 상세히 도시한 도면이다. 도 3은 도 2에 의한 구동파형을 설명하기 위한 도면이다. 특히, 설명의 편의를 위해 마지막 게이트 신호인 제N 게이트신호(GOUT[N])를 출력하는 N번째 스테이지와 이에 연결된 하나의 더미 스테이지만을 도시한다. 여기서, 더미 스테이지는 N번째 스테이지를 리셋하기 위한 스테이지이다. 즉, 상기 더미 스테이지의 출력신호(GOUT[N+1])에 의해 N번째 스테이지가 리셋되게 되므로, 더미 스테이지는 필수적으로 구비되어야 한다.
도 2 및 도 3을 참조하면, 이전 스테이지의 출력신호(GOUT[N-1])가 N번째 스테이지에 입력되면, 제3 트랜지스터(M3)는 이전 스테이지의 출력신호(GOUT[N-1])에 의해 턴-온되어 제2 전원전압(VON)이 제2 전원전압(VON)이 Q노드에 충전되는 동시에, 제2 전원전압(VON)은 제6 트랜지스터(M6)을 경유하여 QB노드에 충전된다. 이와 동시에, Q노드에 충전된 제2 전원전압(VON)에 의해 제7 트랜지스터가 턴-온되어 QB노드는 제1 공급전압(VOFF)으로 방전되게 된다. 이에 따라, Q노드는 제1 트랜지스터(M1)을 구동시키기 위해 설정(SET)될 수 있다.
제1 클럭(CKV)이 N번째 스테이지에 입력되면, 제1 클럭(CKV)이 제1 트랜지스터(M1)으로 인가된다. 이때, 제1 트랜지스터의 드레인과 게이트 간의 캐패시터(Cgd)에 의해 브트스트래핑(bootstrapping) 현상이 발생되어, Q노드에 더욱 증가된 전압이 충전된다. 이에 따라, 제1 트랜지스터(M1)이 턴-온되어 제1 클럭(CKV)이 N번째 스테이지의 출력신호(GOUT[N])로 출력된다.
상기 N번째 스테이지의 출력신호(GOUT[N])는 마지막 스테이지로 입력되어, 마지막 스테이지의 노드를 설정한다.
다음에, 제2 클럭(CKVB)이 인가되면, 제2 클럭(CKVB)가 마지막 스테이지의 제1 트랜지스터(M1)을 경유하여 마지막 스테이지의 출력신호(GOUT[N+1])로 출력된다.
이때, 마지막 스테이지의 출력신호(GOUT[N+1])는 N번째 스테이지의 제5 트랜지스터(M5)로 인가되어 제5 트랜지스터(M5)를 턴-온시킨다. 이에 따라, Q노드는 제1 전원전압(VOFF)으로 방전되어 리셋되게 된다. Q노드가 리셋됨에 따라 제7 트랜지스터(M7)은 턴-오프되어 제2전원전압(VON)이 QB노드에 충전되게 된다. 충전된 QB노드에 의해 제2 및 제4 트랜지스터(M2 및 M4)가 턴-온되게 되어 Q노드를 완전하게 리셋되게 하는 한편, N번째 스테이지의 출력신호(GOUT[N])를 제1전원전압(VOFF)으로 방전시킨다.
한편, 마지막 스테이지는 마지막 스테이지의 출력신호(GOUT[N+1])에 의해 제5 트랜지스터(M5)를 턴-온시켜 Q노드를 방전시켜 리셋을 완성한다.
이상과 같이 구성된 종래의 쉬프트레지스터는 각 스테이지로부터 다수의 출력신호들이 출력되는 문제점이 있었다.
이를 상세히 설명하면, 도 4에 도시된 바와 같이, N번째 스테이지의 출력신호(GOUT[N])는 제1 클럭(CKV) 구간동안 출력되게 된다. 이에 반해, 더미 스테이지의 출력신호(GOUT[N+1])는 아주 짧은 시간동안만 출력된다. 즉, 앞서 설명한 바와 같이, 마지막 스테이지의 출력신호(GOUT[N+1])출력됨과 동시에 제5 트랜지스터(M5)를 턴-온시켜 Q노드를 리셋시킨다. 이에 따라, 제1 트랜지스터(M1) 가 턴-오프되어 마지막 스테이지의 출력신호(GOUT[N+1])의 출력을 차단시킨다. 그러므로, 마지막 스테이지의 출력신호(GOUT[N+1])는 아주 짧은 시간동안만 출력되게 된다.
더미 스테이지는 N번째 스테이지의 리셋 기능만 수행하면 되므로 구동초기에는 더미 스테이지의 출력신호(GOUT[N+1])가 아주 짧아도 문제가 되지 않는다.
하지만, 오랜 시간 구동하게 되는 경우에는 열화 현상에 의해 멀티 출력신호가 발생될 수 있다. 즉, N번째 스테이지의 제2 및 제4 트랜지스터(M2 및 M4)의 게이트에 연결된 QB노드에는 한 프레임의 대부분 시간동안 하이상태로 충전되어 있다. 이에 따라, 매 프레임별로 대부분의 시간동안 QB노드가 하이상태로 충전되게 됨에 따라 제2 및 제4 트랜지스터(M2 및 M4)의 문턱전압(Vth)이 변동되게 된다.
특히 N번째 스테이지의 제2 및 제4 트랜지스터(M2 및 M4)의 문턱전압이 변동되게 되면, 점점 더 턴-온되기기 힘들어진다. 이에 따라, 제2 트랜지스터(M2)의 턴-온에 의해 Q노드가 방전되지만, 이와 같이 문턱전압이 예컨대 증가되게 되면, 제2 트랜지스터가 턴-온되는데 많은 시간이 요구되게 된다. 그러므로, Q노드는 제2 트랜지스터(M2)보다는 제5 트랜지스터(M5)에 의해 방전되어야 한다. 하지만, 앞서 설명한 바와 같이, 제5 트랜지스터(M5)는 아주 짧은 하이상태를 갖는 마지막 스테이지의 출력신호(GOUT[N+1])에 의해 매우 짧은 시간동안 턴-온되게 되므로, 제5 트랜지스터(M5)에 의해서도 Q노드는 제대로 방전되지 않게 되어 제1 트랜지스터(M1)는 턴-온이 지속되게 된다. 따라서, 주기적으로 인가된 제2 클럭(CKVB)이 N번째 스테이지의 출력신호로 다수개 출력되게 된다.
일반적으로, 하나의 스테이지에는 하나의 출력신호만이 출력되어야 하는데, 이와 같이 하나의 스테이지에서 다수개의 출력신호가 출력되게 됨에 따라, 오동작에 의한 화질 불량을 초래하여 시프트레지스터의 신뢰성을 저하시키는 문제점이 있다.
본 발명은 더미 스테이지의 QB노드를 이용하여 멀티 출력을 방지할 수 있는 내장형 게이트드라이버 및 이를 구비한 표시장치를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 바람직한 일 실시예에 따르면, 내장형 게이트드라이버는, 대응하는 출력신호들을 순차적으로 출력하는 제1 내지 제 N번째 스테이지들; 및 상기 제 N번째 스테이지를 리셋하기 위한 더미 스테이지를 포함하고, 상기 제1 내지 제N번째 스테이지들 그리고 상기 더미 스테이지 각각은, 대응하는 출력신호가 출력되도록 제어하는 제1 노드; 및 상기 출력된 출력신호가 방전되도록 제어하는 제2 노드를 포함하며, 상기 제1 내지 제N-1 스테이지들은 다음 스테이지의 출력신호에 의해 리셋되고, 상기 제N 스테이지는 상기 더미 스테이지의 출력신호에 의해 리셋되고, 상기 더미 스테이지는 상기 제2 노드의 전압에 의해 리셋된다.
상기 제1 내지 N번째 스테이지들 각각은, 게이트와 드레인이 공통되어 이전 스테이지의 출력신호에 연결되며 소오스가 상기 제1 노드에 연결된 제1 트랜지스터; 게이트가 제1 및 제2 클럭 중 하나의 클럭에 연결되고 드레인이 제2 공급전압이 연결되며 소오스가 상기 제2 노드에 연결된 제2 트랜지스터; 게이트가 상기 제1 노드에 연결되고 드레인이 상기 제2 노드에 연결되며 소오스가 제1 공급전압에 연결된 제3 트랜지스터; 게이트가 상기 이전 스테이지의 출력신호에 연결되고 드레인이 상기 제2 노드에 연결되며 소오스가 상기 제1 공급전압에 연결된 제4 트랜지스터; 게이트가 상기 제1 노드에 연결되고 드레인이 상기 제1 및 제2 클럭 중 다른 클럭에 연결되며 소오스가 현재 스테이지의 출력신호에 연결된 제5 트랜지스터; 게이트가 상기 제2 노드에 연결되고 드레인이 상기 제1 노드에 연결되며 소오스가 제1 공급전압에 연결된 제6 트랜지스터; 게이트가 상기 더미 스테이지의 출력신호에 연결되고 드레인이 상기 제1 노드에 연결되며 소오스가 제1 공급전압에 연결된 제7 트랜지스터; 및 게이트에 상기 제2 노드에 연결되고 드레인이 상기 현재 스테이지의 출력신호에 연결되며 소오스가 제1 공급전압에 연결된 제8 트랜지스터를 포함할 수 있다.
상기 더미 스테이지는, 게이트와 드레인이 공통되어 상기 N번째 스테이지의 출력신호에 연결되며 소오스가 상기 제1 노드에 연결된 제1 트랜지스터; 게이트가 제1 및 제2 클럭 중 다른 클럭에 연결되고 드레인이 제2 공급전압이 연결되며 소오스가 상기 제2 노드에 연결된 제2 트랜지스터; 게이트가 상기 제1 노드에 연결되고 드레인이 상기 제2 노드에 연결되며 소오스가 제1 공급전압에 연결된 제3 트랜지스터; 게이트가 상기 이전 스테이지의 출력신호에 연결되고 드레인이 상기 제2 노드 에 연결되며 소오스가 상기 제1 공급전압에 연결된 제4 트랜지스터; 게이트가 상기 제1 노드에 연결되고 드레인이 상기 제1 및 제2 클럭 중 하나의 클럭에 연결되며 소오스가 현재 스테이지의 출력신호에 연결된 제5 트랜지스터; 게이트가 상기 제2 노드에 연결되고 드레인이 상기 제1 노드에 연결되며 소오스가 제1 공급전압에 연결된 제6 트랜지스터; 및 게이트가 상기 제2 노드에 연결되고 드레인이 상기 제1 노드에 연결되며 소오스가 제1 공급전압에 연결된 제7 트랜지스터를 포함할 수있다.
상기 제7 트랜지스터는 상기 제2 노드의 전압에 의해 턴-온되어 상기 제1 노드가 신속히 리셋될 수 있다.
본 발명의 바람직한 다른 실시예에 따르면, 표시장치는, 화상을 표시하기 위한 화소들이 액티브 매트릭스 형태로 배열된 표시패널; 상기 표시패널에 내장되어 상기 표시패널의 게이트라인들에 대응하는 출력신호들을 공급하기 위한 게이트드라이버; 및 상기 표시패널의 데이터라인들에 상기 화상을 공급하기 위한 데이터드라이버를 포함하고, 상기 게이트드라이버는, 상기 대응하는 출력신호들을 순차적으로 출력하는 제1 내지 제 N번째 스테이지들; 및 상기 제 N번째 스테이지를 리셋하기 위한 더미 스테이지를 포함하고, 상기 제1 내지 제N번째 스테이지들 그리고 더미 스테이지 각각은, 대응하는 출력신호가 출력되도록 제어하는 제1 노드; 및 상기 출력된 출력신호가 방전되도록 제어하는 제2 노드를 포함하며, 상기 제1 내지 제N-1 스테이지들은 다음 스테이지의 출력신호에 의해 리셋되고, 상기 제N 스테이지는 상기 더미 스테이지의 출력신호에 의해 리셋되고, 상기 더미 스테이지는 상기 제2 노 드의 전압에 의해 리셋된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
앞서 설명한 바와 같이, 게이트드라이버는 하나의 시프트레지스터로 구성되고, 상기 시프트레지스터는 복수의 스테이지들(SRC1 내지 SRC193)이 종속 연결된다. 즉, 각 스테이지의 출력신호는 다음 스테이지의 개시신호(STV)로 입력된다. 스테이지들은 게이트 라인들에 대응하는 192개의 스테이지들(SRC1 내지 SRC192)과 하나의 더미 스테이지(SRC193)로 구성된다.
첫 번째 스테이지(SRC1)에는 펄스 개시신호(STV)가 입력된다. 여기서, 펄스 개시신호(STV)는 수직동기신호에 동기된 펄스이다. 이러한 펄스 개시신호는 Q노드에 충전되고, 제1 클럭(C1)이 인가될 때, 첫 번째 스테이지(SRC1)의 출력신호(GOUT[1])가 출력된다.
이러한 출력신호는 두 번째 스테이지(SRC2)로 입력되어 Q노드에 충전되고, 제2 클럭(C2)이 인가될 때, 두 번째 스테이지(SRC2)의 출력신호(GOUT[2])가 출력된다. 이때, 두 번째 스테이지의 출력신호(GOUT[2])는 첫 번째 스테이지(SRC1)로 입력되어 리셋되도록 하는 한편, 세 번째 스테이지(SRC3)로 입력된다.
이와 같은 과정을 지속함으로써, 각 스테이지마다 출력신호가 출력되고, 각 스테이지는 다음 스테이지의 출력신호에 의해 리셋되게 된다.
이러한 경우, 마지막 스테이지(SRC[N])를 리셋시키기 위해 별도의 더미 스테이지(SRC[N+1])가 구비될 수 있다. 더미 스테이지(SRC[N+1])는 마지막 스테이지(SRC[N])를 리셋시킬뿐만 아니라 자기 자신도 리셋시킨다.
종래에는 더미 스테이지(SRC[N+1])의 출력신호(GOUT[N+1])에 의해 마지막 스테이지(SRC[N])뿐만 아니라 더미 스테이지(SRC[N+1])를 리셋시켰다. 이러한 경우, 더미 스테이지의 출력신호(GOUT[N+1])에 의해 더미 스테이지(SRC[N+1])가 리셋되게 되어 더미 스테이지의 출력신호(GOUT[N+1])가 차단되게 되어 결국 더미 스테이지의 출력신호는 아주 짧은 펄스를 가지게 된다. 따라서, 이러한 아주 짧은 펄스를 가지는 더미 스테이지의 출력신호에 의해 마지막 스테이지(SRC[N])가 제대로 리셋되지 않게 되어 마지막 스테이지(SRC[N])에서 멀티 출력신호가 출력되는 문제점이 있다. 이러한 문제를 해결하기 위해 본 발명이 제안되었다.
도 5는 본 발명의 바람직한 일 실시예에 따른 시프트레지스터를 상세히 나타낸 도면이다. 특히, 설명의 편의를 위해 마지막 게이트 신호인 제N 출력신호(GOUT[N])를 출력하는 N번째 스테이지와 이에 연결된 하나의 더미 스테이지만을 도시한다. 여기서, 더미 스테이지는 N번째 스테이지를 리셋하기 위한 스테이지이다. 즉, 상기 더미 스테이지의 출력신호(GOUT[N+1])에 의해 N번째 스테이지가 리셋되게 되므로, 더미 스테이지는 필수적으로 구비되어야 한다. N번째 스테이지의 구성 요소는 N번째 스테이지와 종속연결된 이전 스테이지에 그대로 적용될 수 있다. 이때, 각 스테이지에 입력되는 클럭은 제1 및 제2 클럭(C1 및 C2)가 번갈아가며 입력되게 된다. 즉, 제1 클럭(C1)이 제1 스테이지에 입력되면, 제2 클럭(C2)이 제2 스테이지에 입력될 수 있다.
N번째 스테이지(10, 이하 마지막 스테이지라 한다)는 제1 내지 제8 트랜지스터(N1~N8)로 구성된다.
제1 트랜지스터(N1)는 드레인과 게이트가 공통 연결되어 이전 스테이지의 출력신호(GOUT[N-1])에 연결되고 소오스가 Q노드에 연결된다. 이에 따라, 상기 제1 트랜지스터(N1)은 다이오드 기능을 갖는다. 즉, 제1 트랜지스터(N1)의 드레인에서 소오스로는 전류가 흐르지만 소오스에서 드레인으로는 전류가 흐르지 않게 된다. 제2 트랜지스터(N2)는 게이트가 제2 클럭(C2)에 연결되고 드레인이 제2 공급전압(VDD)에 연결되며 소오스가 QB노드에 연결된다. 제3 트랜지스터(N3)는 게이트가 Q노드에 연결되고 드레인이 QB노드에 연결되며 소오스가 제1 공급전압(VSS)에 연결된다. 제4 트랜지스터(N4)는 게이트가 이전 스테이지의 출력신호(GOUT[N-1])에 연결되고 드레인이 QB노드에 연결되며 소오스가 제1 공급전압(VSS)에 연결된다. 제5 트랜지스터(N5)는 게이트가 Q노드에 연결되고 드레인이 제1 클럭(C1)에 연결되며 소오스가 마지막 스테이지의 출력신호(GOUT[N])에 연결된다. 제6 트랜지스터(N6)는 게이트에 QB노드가 연결되고 드레인에 Q노드가 연결되며 소오스에 제1 공급전압(VSS)가 연결된다. 제7 트랜지스터(N7)는 게이트에 더미 스테이지의 출력신호(GOUT[N+1])가 연결되고 드레인에 Q노드가 연결되며 소오스에 제1 공급전압(VSS)가 연결된다. 제8 트랜지스터(N8)는 게이트에 QB노드가 연결되고 드레인에 마지막 스테이지의 출력신호(GOUT[N])가 연결되며 소오스에 제1 공급전압(VSS)가 연결된다.
더미 스테이지(20)는 제1 내지 제7 트랜지스터(N1~N7)로 구성된다. 즉, 더미 스테이지(20)에서 제1 내지 제7 트랜지스터(N1~N7)은 마지막 스테이지(10)의 제1 내지 제7 트랜지스터(N1~N7)과 동일한 기능을 가진다. 다만, 더미 스테이지(20)와 마지막 스테이지(10)의 차이점을 보면, 제1 트랜지스터(N1)에 공통된 게이트 및 드레인에 마지막 스테이지의 출력신호가 연결되고, 제5 트랜지스터(M5)의 드레인에 제2 클럭(C2)가 연결된다. 또한, 더미 스테이지(20)에는 마지막 스테이지(10)의 제8 트랜지스터(N8)가 존재하지 않는다. 즉, 더미 스테이지(20)에는 다른 스테이들과는 달리 게이트라인들이 연결되어 있지 않으므로 출력신호(GOUT[N+1])가 게이트라인으로 공급되지 않는다. 대신에 출력신호(GOUT[N+1])가 마지막 스테이지(10)를 리셋시키기 위해 마지막 스테이지(10)로 입력되게 된다. 따라서, 게이트라인에 충전된 출력신호를 방전시킬 필요가 없으므로 더미 스테이지(20)에는 제8 트랜지스터(N8)가 구비되지 않아도 무방하다. 이에 대한 상세한 설명은 이미 마지막 스테이지(10)에 대한 설명에 기술한 바 있으므로, 더 이상의 설명은 생략한다.
도6은 도 5에 의한 구동파형을 설명하기 위한 도면이다.
도 6의 구동파형을 이용하여 본 발명의 동작을 상세히 설명한다.
도 6에 도시된 바와 같이, 제1 클럭(C1)과 제2 클럭(C2)는 서로 번갈아가며 반대 위상을 갖는다. 즉, 제1 클럭(C1)이 하이상태가 되면 제2 클럭(C2)가 로우상태가 되고, 반대로 제1 클럭(C1)이 로우상태가 되면 제2 클럭(C2)가 하이상태가 된다.
이러한 경우, 이전 스테이지의 출력신호(GOUT[N-1])는 제2 클럭(C2)과 동기되고, 마지막 스테이지(10)의 출력신호(GOUT[N])는 제1 클럭(C1)과 동기될 수 있다.
먼저, 제2 클럭(C2) 구간동안 제2 클럭(C2)와 동기된 이전 스테이지의 출력 신호(GOUT[N-1])가 입력되면, 마지막 스테이지(10)의 제4 트랜지스터(N4)가 턴-온되어 QB노드를 방전시킨다. 또한, 이전 스테이지의 출력신호(GOUT[N-1])에 의해 제1 트랜지스터(N1)가 턴-온되어 Q노드에 이전 스테이지의 출력신호(GOUT[N-1])가 충전됨과 동시에 제3 트랜지스터(N3)가 턴-온되어 QB노드를 방전시킨다. 아울러, 제2 클럭(C2)에 의해 제2 트랜지스터(N2)가 턴-온되어 제2 공급전압(VDD)가 QB노드에 충전된다. 하지만, QB노드에 충전되는 제2 공급전압(VDD)는 제3 및 제4 트랜지스터(N3 및 N4)에 의해 QB노드가 방전되도록 함으로써, 결국 QB노드는 제3 및 제4 트랜지스터(N3 및 N4)를 경유한 제1 공급전압(VSS)로 방전되게 된다. 이와 같이 제2 클럭(C1) 구간동안 Q노드에는 이전 스테이지의 출력신호(GOUT[N-1])가 충전되고 QB노드에는 제1 공급전압(VSS)으로 방전되게 된다.
다음 제1 클럭(C1) 구간동안 제1 클럭(C1)이 입력되면, 마지막 스테이지(10)의 제5 트랜지스터(N5)로 제1 클럭(C1)이 인가된다. 이때, 이미 Q노드에는 이전 스테이지의 출력신호(GOUT[N-1])가 충전되어 있고 제5 트랜지스터(N5)의 게이트와 드레인간의 캐패시터(Cgd)로 인한 브트스트래핑 현상에 의해 Q노드의 전압은 증가되게 된다. 이에 따라, 제5 트랜지스터(N5)가 턴-온되게 되어 제1 클럭(C1)이 마지막 스테이지의 출력신호(GOUT[N])로 출력된다. 한편, 제1 클럭(C1) 구간동안 이전 스테이지의 출력신호(GOUT[N-1])와 제2 클럭(C2)가 로우상태가 되므로, 제2 및 제4 트랜지스터(N2 및 N4)가 턴-오프된다. 하지만, Q노드에 충전된 이전 스테이지의 출력신호(GOUT[N-1])에 의해 제3 트랜지스터(N3)는 지속적으로 턴-온되게 되므로 QB노드에는 제2 클럭(C2) 구간부터 계속하여 충전된 제1 공급전압(VSS)이 그대로 유 지되게 된다.
계속하여 제1 클럭(C1) 구간동안 마지막 스테이지(10)에서 출력된 출력신호(GOUT[N])는 직접적으로 더미 스테이지(20) 및 이전 스테이지로 입력된다. 이전 스테이지로 입력된 마지막 스테이지의 출력신호(GOUT[N])에 의해 이전 스테이지가 리셋되게 된다. 이는 마지막 스테이지(10)의 리셋과정에서 상세히 설명될 것이다. 한편, 마지막 스테이지의 Q노드에는 마지막 스테이지의 출력신호(GOUT[N])가 충전됨과 동시에 QB노드에는 제1 공급전압(VSS)로 방전되게 된다.
다시 제2 클럭(C2) 구간동안 더미 스테이지(20)은 제2 클럭(C2)이 더미 스테이지의 출력신호(GOUT[N+1])로 출력된다. 이때, 더미 스테이지(20)의 Q노드에는 마지막 스테이지의 출력신호(GOUT[N])가 충전됨과 동시에 QB노드에는 방전된 제1 공급전압(VSS)이 그대로 유지되게 된다.
계속하여 제2 클럭(C2) 구간동안 더미 스테이지(10)에서 출력된 출력신호(GOUT[N+1])는 직접적으로 마지막 스테이지(10)로 입력된다. 정확히 말하면, 더미 스테이지의 출력신호(GOUT[N+1])는 마지막 스테이지(10)의 제7 트랜지스터(N7)로 입력된다. 이에 따라, 제7 트랜지스터(N7)가 턴-온되어 Q노드는 신속하게 제1 공급전압(VSS)로 방전(RESET)되게 된다. 이와 동시에 제2 클럭(C2)에 의해 제2 트랜지스터(N2)가 턴-온되어 제2 공급전압(VDD)가 QB노드에 충전되게 된다. 이와 같이 QB노드에 충전된 제2 공급전압(VDD)에 의해 제6 및 제8 트랜지스터(N6 및 N8)가 동시에 턴-온된다. 따라서, Q노드는 제7 트랜지스터(N7)의 턴-온에 의한 방전뿐만 아니라 제6 트랜지스터(N6)에 의해 방전에 의해 보다 신속히 리셋이 될 수 있 다. 또한, 제8 트랜지스터(N8)의 턴-온에 의해 마지막 스테이지에 연결된 게이트라인에 충전된 마지막 스테이지의 출력신호(GOUT[N])가 신속히 방전되게 된다.
다음 제1 클럭 구간동안 더미 스테이지(20)의 제2 트랜지스터(N2)가 턴-온되어 제2 공급전압(VDD)이 QB노드에 충전되게 된다. 이때, QB노드는 제6 트랜지스터(N6)의 게이트뿐만 아니라 제7 트랜지스터(N7)의 게이트에 연결되어 있다.
종래에는 도 2에 도시된 바와 같이, 더미 스테이지의 출력신호(GOUT[N+1])가 리셋을 위한 제5 트랜지스터(M5)에 연결되어 있다. 이에 따라, 더미 스테이지의 출력신호(GOUT[N+1])에 의해 제5 트랜지스터(M5)가 턴-온되어 Q노드가 방전되게 된다. 그리고, 방전된 Q노드에 의해 제1 트랜지스터(M1)가 턴-오프되어 더미 스테이지의 출력신호(GOUT[N+1])의 출력을 차단시킨다. 그러므로, 더미 스테이지의 출력신호(GOUT[N+1])는 아주 짧은 펄스를 갖는다. 그리고, 이러한 아주 짧은 펄스를 갖는 더미 스테이지의 출력신호(GOUT[N+1])에 의해 마지막 스테이지의 Q노드가 제대로 방전되지 못하게 되어 지속적으로 턴-온된 제1 트랜지스터(M1)에 의해 출력신호(GOUT[N])가 출력되게 된다. 이러한 멀티 출력신호는 오동작을 발생시켜 시프트레지스터의 신뢰성을 저하시키게 된다.
본 발명에서는 종래와 같이 더미 스테이지의 출력신호에 의해 더미 스테이지를 리셋시키는 것이 아니라 더미 스테이지의 QB노드를 이용하여 더미 스테이지를 리셋시킨다.
즉, QB노드는 리셋을 위한 제7 트랜지스터(N7)의 게이트에 연결되게 된다. 따라서, QB노드가 제2 공급전압(VDD)으로 충전될 때, QB노드에 충전된 제2 공급전압(VDD)에 의해 제7 트랜지스터(N7)가 턴-온되게 된다. 이때, QB노드에 충전된 제2 공급전압(VDD)는 하이상태의 직류전압을 가지게 된다. 따라서, 하이상태의 직류전압를 갖는 제2 공급전압(VDD)에 의해 제7 트랜지스터(N7)가 지속적으로 턴-온되게 된다.
이와 같이 제7 트랜지스터(N7)가 지속적으로 턴-온됨으로써, Q노드는 완전하게 방전되게 된다.
이와 같이, 더미 스테이지(20)의 QB노드를 제7 트랜지스터(N7)의 게이트에 연결시킴으로써, 더미 스테이지(20)로부터 출력신호가 제2 클럭(C2) 구간(정상적인 펄스)동안 출력되게 된다. 따라서, 이러한 정상적인 펄스를 갖는 더미 스테이지의 출력신호(GOUT[N+1])에 의해 마지막 스테이지(10)의 제7 트랜지스터(N7)가 제2 클럭(C2) 구간만큼 턴-온되게 됨으로써, Q노드를 신속히 리셋시킬 수 있다.
한편, 더미 스테이지(20)의 출력단에 존재할 수도 있는 에러 신호들을 방전시켜 주기 위해 도 7에 도시된 바와 같이 더미 스테이지(20)에 제8 트랜지스터(N8)가 추가될 수 있다. 제8 트랜지스터(N8)는 게이트에 QB노드가 연결되고 드레인에 더미 스테이지의 출력신호(GOUT[N+1])가 연결되며 소오스에 제1 공급전압(VSS)가 연결된다. 또한, QB노드는 제6 트랜지스터(N6)의 게이트 그리고 제8 트랜지스터(N8)의 게이트뿐만 아니라 리셋을 위한 제7 트랜지스터(N7)의 게이트에도 연결된다. 이와 같이, QB노드에 제7 트랜지스터(N7)의 게이트가 연결됨으로써, 더미 스테이지(20) 자체를 리셋시킬 뿐만 아니라 더미 스테이지(20)로부터 정상적 인 펄스가 출력되도록 하여 마지막 스테이지(10)에서 출력될 수 있는 멀티 출력신호를 사전에 차단시킬 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 의하면, 더미 스테이지의 QB노드를 제7 트랜지스터(N7)과 연결시켜 더미 스테이지로부터 정상적인 출력신호가 출력되도록 하여 마지막 스테이지를 안정적으로 리셋시켜 멀티 출력신호를 방지할 수 있다.
이에 따라, 시프트레지스터가 오동작 없이 동작되도록 함으로써, 신뢰도를 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (14)

  1. 대응하는 출력신호들을 순차적으로 출력하는 제1 내지 제 N번째 스테이지들; 및
    상기 제 N번째 스테이지를 리셋하기 위한 더미 스테이지
    를 포함하고,
    상기 제1 내지 제N번째 스테이지들 그리고 상기 더미 스테이지 각각은,
    대응하는 출력신호가 출력되도록 제어하는 제1 노드; 및
    상기 출력된 출력신호가 방전되도록 제어하는 제2 노드
    를 포함하며,
    상기 제1 내지 제N-1 스테이지들은 다음 스테이지의 출력신호에 의해 리셋되고, 상기 제N 스테이지는 상기 더미 스테이지의 출력신호에 의해 리셋되고, 상기 더미 스테이지는 상기 제2 노드의 전압에 의해 리셋되는 것을 특징으로 하는 내장형 게이트드라이버.
  2. 제1항에 있어서, 상기 제1 내지 N번째 스테이지들 각각은,
    게이트와 드레인이 공통되어 이전 스테이지의 출력신호에 연결되며 소오스가 상기 제1 노드에 연결된 제1 트랜지스터;
    게이트가 제1 및 제2 클럭 중 하나의 클럭에 연결되고 드레인이 제2 공급전압이 연결되며 소오스가 상기 제2 노드에 연결된 제2 트랜지스터;
    게이트가 상기 제1 노드에 연결되고 드레인이 상기 제2 노드에 연결되며 소오스가 제1 공급전압에 연결된 제3 트랜지스터;
    게이트가 상기 이전 스테이지의 출력신호에 연결되고 드레인이 상기 제2 노드에 연결되며 소오스가 상기 제1 공급전압에 연결된 제4 트랜지스터;
    게이트가 상기 제1 노드에 연결되고 드레인이 상기 제1 및 제2 클럭 중 다른 클럭에 연결되며 소오스가 현재 스테이지의 출력신호에 연결된 제5 트랜지스터;
    게이트가 상기 제2 노드에 연결되고 드레인이 상기 제1 노드에 연결되며 소오스가 제1 공급전압에 연결된 제6 트랜지스터;
    게이트가 상기 더미 스테이지의 출력신호에 연결되고 드레인이 상기 제1 노드에 연결되며 소오스가 제1 공급전압에 연결된 제7 트랜지스터; 및
    게이트에 상기 제2 노드에 연결되고 드레인이 상기 현재 스테이지의 출력신호에 연결되며 소오스가 제1 공급전압에 연결된 제8 트랜지스터
    를 포함하는 내장형 게이트드라이버.
  3. 제2항에 있어서, 상기 제1, 제6 및 제7 트랜지스터에 의해 상기 제1 노드가 제어되는 것을 특징으로 하는 내장형 게이트드라이버.
  4. 제2항에 있어서, 상기 제2, 제3 및 제4 트랜지스터에 의해 상기 제2 노드가 제어되는 것을 특징으로 하는 내장형 게이트드라이버.
  5. 제2항에 있어서, 상기 제5 트랜지스터는 상기 제1 노드의 제어를 받아 상기 다른 클럭을 출력신호로 출력하는 것을 특징으로 하는 내장형 게이트드라이버.
  6. 제2항에 있어서, 상기 제8 트랜지스터는 상기 제2 노드의 제어를 받아 상기 출력된 출력신호를 방전시키는 것을 특징으로 하는 내장형 게이트드라이버.
  7. 제1항에 있어서, 상기 더미 스테이지는,
    게이트와 드레인이 공통되어 상기 N번째 스테이지의 출력신호에 연결되며 소오스가 상기 제1 노드에 연결된 제1 트랜지스터;
    게이트가 제1 및 제2 클럭 중 다른 클럭에 연결되고 드레인이 제2 공급전압이 연결되며 소오스가 상기 제2 노드에 연결된 제2 트랜지스터;
    게이트가 상기 제1 노드에 연결되고 드레인이 상기 제2 노드에 연결되며 소오스가 제1 공급전압에 연결된 제3 트랜지스터;
    게이트가 상기 이전 스테이지의 출력신호에 연결되고 드레인이 상기 제2 노드에 연결되며 소오스가 상기 제1 공급전압에 연결된 제4 트랜지스터;
    게이트가 상기 제1 노드에 연결되고 드레인이 상기 제1 및 제2 클럭 중 하나의 클럭에 연결되며 소오스가 현재 스테이지의 출력신호에 연결된 제5 트랜지스터;
    게이트가 상기 제2 노드에 연결되고 드레인이 상기 제1 노드에 연결되며 소오스가 제1 공급전압에 연결된 제6 트랜지스터; 및
    게이트가 상기 제2 노드에 연결되고 드레인이 상기 제1 노드에 연결되며 소 오스가 제1 공급전압에 연결된 제7 트랜지스터
    를 포함하는 내장형 게이트드라이버.
  8. 제7항에 있어서, 게이트에 상기 제2 노드에 연결되고 드레인이 상기 현재 스테이지의 출력신호에 연결되며 소오스가 제1 공급전압에 연결된 제8 트랜지스터
    를 더 포함하는 내장형 게이트드라이버.
  9. 제7항에 있어서, 상기 제7 트랜지스터는 상기 제2 노드의 전압에 의해 턴-온되어 상기 제1 노드가 신속히 리셋되는 것을 특징으로 하는 내장형 게이트드라이버.
  10. 제9항에 있어서, 상기 제2 노드의 전압은 상기 제2 공급전압인 것을 특징으로 하는 내장형 게이트드라이버.
  11. 제9항에 있어서, 상기 제1, 제6 및 제7 트랜지스터에 의해 상기 제1 노드가 제어되는 것을 특징으로 하는 내장형 게이트드라이버.
  12. 제9항에 있어서, 상기 제2, 제3 및 제4 트랜지스터에 의해 상기 제2 노드가 제어되는 것을 특징으로 하는 내장형 게이트드라이버.
  13. 제9항에 있어서, 상기 제5 트랜지스터는 상기 제1 노드의 제어를 받아 상기 다른 클럭을 출력신호로 출력하는 것을 특징으로 하는 내장형 게이트드라이버.
  14. 화상을 표시하기 위한 화소들이 액티브 매트릭스 형태로 배열된 표시패널;
    상기 표시패널에 내장되어 상기 표시패널의 게이트라인들에 대응하는 출력신호들을 공급하기 위한 게이트드라이버; 및
    상기 표시패널의 데이터라인들에 상기 화상을 공급하기 위한 데이터드라이버를 포함하고,
    상기 게이트드라이버는,
    상기 대응하는 출력신호들을 순차적으로 출력하는 제1 내지 제 N번째 스테이지들; 및
    상기 제 N번째 스테이지를 리셋하기 위한 더미 스테이지
    를 포함하고,
    상기 제1 내지 제N번째 스테이지들 그리고 더미 스테이지 각각은,
    대응하는 출력신호가 출력되도록 제어하는 제1 노드; 및
    상기 출력된 출력신호가 방전되도록 제어하는 제2 노드
    를 포함하며,
    상기 제1 내지 제N-1 스테이지들은 다음 스테이지의 출력신호에 의해 리셋되고, 상기 제N 스테이지는 상기 더미 스테이지의 출력신호에 의해 리셋되고, 상기 더미 스테이지는 상기 제2 노드의 전압에 의해 리셋되는 것을 특징으로 하는 표시 장치.
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