KR101255270B1 - 쉬프트 레지스터 및 그의 구동방법과 그를 이용한 표시장치 - Google Patents

쉬프트 레지스터 및 그의 구동방법과 그를 이용한 표시장치 Download PDF

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Abstract

본 발명은 양방향 구동이 가능한 쉬프트 레지스터의 회로구성을 단순화하여 그 형성 면적을 최소화시킬 수 있는 쉬프트 레지스터 및 그의 구동방법과 그를 이용한 표시장치에 관한 것으로, 서로 종속적으로 연결된 다수개의 방향 제어회로, 및 상기 다수개의 방향 제어회로와 서로 종속적으로 연결된 다수개의 스테이지를 포함하는 것을 특징으로 하는 표시장치의 쉬프트 레지스터에 있어서, 상기 다수개의 방향 제어회로는 이전단 스테이지로부터의 출력펄스와 다음단 스테이지로부터의 출력펄스에 따라 제 1 출력신호를 발생하는 제 1 NOR 게이트, 및 상기 제 1 출력신호와 외부로부터의 리셋 신호에 따라 제 2 출력신호를 발생함과 아울러 상기 제 2 출력신호를 상기 다수개의 스테이지 각각에 공급하는 제 2 NOR 게이트를 포함하는 것을 특징으로 한다.
방향 제어회로, NOR 게이트, 순/역방향 제어신호,

Description

쉬프트 레지스터 및 그의 구동방법과 그를 이용한 표시장치{Shift register and method for driving the same and display device using the same}
도 1은 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 구성도.
도 2는 도 1에 도시된 쉬프트 레지스터를 순방향으로 구동하기 위한 제어신호를 나타낸 파형도.
도 3은 도 1에 도시된 쉬프트 레지스터를 역방향으로 구동하기 위한 제어신호를 나타낸 파형도.
도 4는 도 3에 도시된 NOR 게이트를 트랜지스터로 구성한 등가 회로도.
도 5는 본 발명의 실시예에 따른 쉬프트 레지스터가 구비된 액정 표시장치를 나타낸 구성도.
＊도면의 주요 부분에 대한 부호의 설명＊
SP1 : 순방향 제어신호 SP2 : 역방향 제어신호
FBC1 내지 FBCn : 제 1 내지 제 n 방향 제어회로
ST1 내지 STn : 제 1 내지 제 n 스테이지
Vout1 내지 Voutn : 제 1 내지 제 n 출력펄스
본 발명은 양방향 구동이 가능한 쉬프트 레지스터의 회로구성을 단순화하여 그 형성 면적을 최소화시킬 수 있는 쉬프트 레지스터 및 그의 구동방법과 그를 이용한 표시장치에 관한 것이다.
통상의 액정 표시장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시한다. 이를 위하여 액정 표시장치는 화소영역들이 매트릭스 형태로 배열된 액정패널과 액정패널을 구동하기 위한 구동회로를 구비한다.
액정패널은 다수의 게이트 라인과 다수의 데이터 라인에 의해 정의되는 각 화소영역에 형성된 박막 트랜지스터(TFT; Thin Film Transistor)와, TFT에 접속된 액정 캐패시터를 구비한다. 그리고 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 형성된다. 화소전극들 각각은 스위칭 소자인 TFT와 접속된다. TFT는 각각의 게이트 라인으로부터의 출력펄스에 응답하여 각각의 데이터 라인으로부터의 데이터 신호를 화소전극에 공급한다. 액정 캐패시터는 화소전극에 공급된 데이터 신호와 공통전극에 공급된 공통전압의 차전압을 충전하고, 그 차전압에 따라 액정 분자들의 배열을 가변시켜 광투과율을 조절함으로써 계조를 구현한다. 그리고 액정 캐패시터에는 스토리지 캐패시터가 병렬로 접속되어 액정 캐패시터에 충전된 전압이 다음 데이터 신호가 공급될 때까지 유지되게 한다. 스토리지 캐패시터는 화소전극이 이전 게이트 라인과 절연막을 사이에 두고 중첩되어 형성된다. 이와 달리 스토리지 캐패시터는 화소전극이 스토리지 라인과 절연막을 사이에 두고 중첩 되어 형성되기도 한다.
구동회로는 게이트 라인들을 구동하는 게이트 드라이버와, 데이터 라인들을 구동하는 데이터 드라이버와, 게이트 드라이버와 데이터 드라이버를 제어하는 타이밍 컨트롤러를 포함한다.
데이터 드라이버는 타이밍 컨트롤러로부터 입력된 디지털 영상 데이터를 아날로그 영상 데이터로 변환하고, 게이트 라인에 스캔펄스가 공급되는 1수평 주기마다 1수평 라인분의 아날로그 영상 데이터를 데이터 라인에 공급한다.
게이트 드라이버는 스캔펄스들을 순차적으로 출력하기 위해 쉬프트 레지스터를 구비한다. 쉬프트 레지스터는 서로 종속적으로 연결된 다수의 스테이지들로 구성된다. 다수의 스테이지 각각은 타이밍 컨트롤러로부터의 제어신호에 따라 적어도 하나의 스캔펄스를 순차적으로 출력하여 액정패널의 게이트 라인들을 순차적으로 스캐닝한다. 여기서, 각 스테이지는 액정패널의 구동방향 즉, 게이트 라인들의 구동방향을 순방향 또는 역방향으로 제어하기 위해 방향 제어회로를 각각 구비한다.
하지만, 각각의 방향 제어회로는 적어도 세개의 NAND 게이트가 직렬 및 병렬로 연결되어 구성되기 때문에 그 구성과 동작과정이 복잡하고 또한, 각각의 방향 제어회로가 차지하는 면적이 크기 때문에 제품의 크기가 증가되는 문제점이 있다.
구체적으로, 하나의 NAND 게이트는 두개의 NMOS 트랜지스터와 두개의 PMOS 트랜지스터로 구성되기 때문에 적어도 세개의 NAND 게이트로 하나의 방향 제어회로를 구성하기 위해서는 적어도 열두개의 NMOS 및 PMOS 트랜지스터를 형성해야 한다. 이에 따라, 각각의 스테이지 개수에 따라 방향 제어회로를 구성하기 위해서는 각 스테이지 개수의 열두배에 해당하는 NMOS 및 PMOS 트랜지스터를 형성해야 한다. 이로 인해, 방향 제어회로들의 동작과정이 복잡해지고 쉬프트 레지스터의 형성 면적이 증가함과 아울러 제품의 제조 단가가 상승하는 문제점들이 발생한다.
상기와 같은 문제점은 쉬프트 레지스터가 구비되는 데이터 드라이버에서도 동일하게 나타난다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로 양방향 구동이 가능한 쉬프트 레지스터의 회로구성을 단순화하여 그 형성 면적을 최소화시킬 수 있는 쉬프트 레지스터 및 그의 구동방법과 그를 이용한 표시장치를 제공하는 데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시장치의 쉬프트 레지스터는 서로 종속적으로 연결된 다수개의 방향 제어회로, 및 상기 다수개의 방향 제어회로와 서로 종속적으로 연결된 다수개의 스테이지를 포함하는 것을 특징으로 하는 표시장치의 쉬프트 레지스터에 있어서, 상기 다수개의 방향 제어회로는 이전단 스테이지로부터의 출력펄스와 다음단 스테이지로부터의 출력펄스에 따라 제 1 출력신호를 발생하는 제 1 NOR 게이트, 및 상기 제 1 출력신호와 외부로부터의 리셋 신호에 따라 제 2 출력신호를 발생함과 아울러 상기 제 2 출력신호를 상기 다수개의 스테이지 각각에 공급하는 제 2 NOR 게이트를 포함하는 것을 특징으로 한다.
또한, 서로 종속적으로 연결된 다수개의 방향 제어회로 및 상기 다수개의 방 향 제어회로와 서로 종속적으로 연결된 다수개의 스테이지를 포함하는 표시장치의 쉬프트 레지스터 구동방법에 있어서, 상기 다수개의 방향 제어회로는 이전단 스테이지로부터의 출력신호 또는 외부로부터의 순방향 제어신호와 다음단 스테이지로부터의 출력신호를 NOR 연산하여 제 1 구동신호를 발생하는 단계, 상기 다수개의 방향 제어회로는 상기 제 1 구동신호와 외부로부터의 리셋 신호를 NOR 연산하여 제 2 구동신호를 발생하는 단계, 및 상기 다수개의 방향 제어회로로부터의 상기 제 2 구동신호에 따라 상기 다수개의 스테이지가 다수개의 출력신호를 발생하는 단계를 포함하는 것을 특징으로 한다.
이하, 상기와 같은 특징을 갖는 본 발명의 실시예에 따른 쉬프트 레지스터 및 그의 구동방법과 그를 이용한 표시장치를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 1은 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 구성도이다.
도 1에 도시된 쉬프트 레지스터는 서로 종속적으로 연결된 n개의 방향 제어회로(FBC1 내지 FBCn)와 n개의 스테이지(ST1 내지 STn)로 구성된다.
제 1 방향 제어회로(FBC1)는 n개의 스테이지(ST1 내지 STn)를 순방향으로 구동시키기 위해 제 1 스타트 신호(SP1)를 공급받고, 제 n 방향 제어회로(FBCn)는 n개의 스테이지(ST1 내지 STn)를 역방향으로 구동시키기 위해 제 2 스타트 신호(SP2)를 공급받는다. 그리고 n개의 방향 제어회로(FBC1 내지 FBCn)는 매 프레임마다 n개의 스테이지(ST1 내지 STn)를 리셋시키기 위한 리셋 신호(RESET)를 공급받는다. 여기서, 리셋 신호(RESET)는 쉬프트 레지스터의 구동방향 변경 즉, 순방향에 서 역방향으로 또는 역방향에서 순방향으로 변경할 경우에만 공급될 수도 있다.
또한, 도면으로 도시되지 않았지만 n개의 방향 제어회로(FBC1 내지 FBCn)와 n개의 스테이지(ST1 내지 STn)는 제 1 구동전압(VDD)과 제 2 구동전압(VSS)을 비롯하여 서로 위상차를 갖는 다수의 클럭펄스(CLKn)를 공급받는다. 여기서, 제 1 구동전압(VDD)은 게이트 온 전압(VG-ON)을 제 2 구동전압(VSS)은 게이트 오프 전압(VG-OFF)을 의미하기도 한다. 그리고 n개의 스테이지(STn 내지 ST1)에 공급되는 다수의 클럭펄스는 서로 다른 위상차를 갖는 적어도 세개의 클럭펄스가 사용됨이 바람직하다. 예를 들어, 제 1 내지 제 3 클럭펄스는 1H 기간 동안 서로 동일한 펄스폭 및 진폭을 가지며 또한, 서로 순차적으로 120도의 위상차를 갖으며 3H 주기를 갖고 주기적으로 공급된다. 그리고 각 스테이지(ST1 내지 STn)는 다수의 클럭펄스 중 하나의 클럭펄스를 공급받아서 하나의 출력펄스를 발생한다.
각 스테이지(ST1 내지 STn)의 순방향 구동시 제 1 방향 제어회로(FBC1)는 외부로부터 제 1 스타트 신호(SP1)를, 제 2 내지 제 n 방향 제어회로(FBC1 내지 FBCn)는 이전단의 스테이지의 출력신호 즉, 출력펄스를 트리거 신호로 공급받는다. 그리고 제 1 내지 제 n-1 방향 제어회로(FBC1 내지 FBCn-1)는 다음단 스테이지의 출력펄스를 디세이블 신호로 공급받고 제 n 스테이지(STn)가 n 번째 출력펄스를 출력하면 제 n 스테이지(STn)를 포함한 각 스테이지(ST1 내지 STn)는 외부로부터의 리셋 신호(RESET)를 동시에 공급받는다.
한편, 각 스테이지(ST1 내지 STn)의 역방향 구동시 제 n 방향 제어회로(FBCn)는 외부로부터 제 2 스타트 신호(SP2)를, 제 n-1 내지 제 1 방향 제어회 로(FBCn-1 내지 FBC1)는 이전단의 스테이지의 출력펄스를 트리거 신호로 공급받는다. 그리고 제 n 내지 제 2 방향 제어회로(FBCn 내지 FBC2)는 다음단 스테이지의 출력펄스를 디세이블 신호로 공급받고 제 1 스테이지(ST1)가 n 번째 출력펄스를 출력하면 제 1 스테이지(ST1)를 포함한 각 스테이지(ST1 내지 STn)는 외부로부터의 리셋 신호(RESET)를 동시에 공급받는다.
n개의 방향 제어회로(FBC1 내지 FBCn)는 상기와 같은 동작에 따라 n개의 스테이지(ST1 내지 STn)를 구동하기 위해 n 개의 구동신호를 출력하고, n개의 스테이지(ST1 내지 STn)는 순차적으로 공급되는 각 구동신호에 응답하여 n개의 출력펄스(Vout1 내지 Voutn)를 순차적으로 출력한다.
n개의 스테이지(ST1 내지 STn)로부터 출력된 각 출력펄스(Vout1 내지 Voutn)는 액정패널의 각 게이트 라인에 순차적으로 공급되어 각 게이트 라인을 순차적으로 스캐닝하게 된다.
여기서, n개의 방향 제어회로(FBC1 내지 FBCn)는 각각 두개씩의 NOR 게이트 예를 들어, 제 1 및 제 2 NOR 게이트(NOR1,NOR2)로 구성된다. 제 1 방향 제어회로(FBC1)에 구비된 제 1 NOR 게이트(NOR1)의 제 1 입력단자에는 제 1 스타트 신호(SP1)가, 제 2 입력단자에는 제 2 스테이지(ST2)로 부터의 제 2 출력펄스(Vout2)가 각각 입력된다. 따라서, 제 1 NOR 게이트(NOR1)는 제 1 및 제 2 입력단자로 입력되는 제 1 스타트 신호(SP1)와 제 2 출력펄스(Vout2)가 모두 로우 상태일 때만 하이 상태의 출력신호를 생성한다.
그리고, 제 2 NOR 게이트(NOR2)의 제 1 입력단자에는 제 1 NOR 게이트(NOR1) 의 출력신호가, 제 2 입력단자에는 외부로부터의 리셋 신호(RESET)가 각각 입력된다. 따라서, 제 2 NOR 게이트(NOR2)는 제 1 NOR 게이트(NOR1)의 출력신호와 리셋 신호(RESET)가 모두 로우 상태일 때만 하이 상태의 출력신호 즉, 제 1 스테이지(ST1)의 구동 신호를 출력한다.
도 2는 도 1에 도시된 쉬프트 레지스터를 순방향으로 구동하기 위한 제어신호를 나타낸 파형도이다.
도 2에 도시된 리셋 신호(RESET)는 매 프레임의 시작시점 또는 매 프래임의 마지막 시점에 발생된다. 예를 들어, 리셋 신호(RESET)는 제 1 스타트 신호(SP1) 보다 1 수평 구간(1H) 앞선 시점에 1 수평 구간(1H) 동안 하이 상태로 발생되며 제 1 스타트 신호(SP1)는 리셋 신호(RESET) 보다 한 위상차 늦게 1 수평 구간(1H) 동안 하이 상태로 발생된다. 이때. 제 2 스타트 신호(SP2)는 로우 상태를 유지한다.
도 1 및 도 2를 참조하여 본 발명에 따른 쉬프트 레지스터의 순방향 동작을 구체적으로 설명하면 다음과 같다.
먼저, 외부로부터의 리셋 신호(RESET)가 하이 상태로 n개의 방향 제어회로(FBC1 내지 FBCn)에 공급되면 n개의 방향 제어회로(FBC1 내지 FBCn)가 로우 상태의 구동신호를 출력함에 따라 n개의 스테이지(ST1 내지 STn)는 구동되지 않는다. 구체적으로, 리셋 신호(RESET)는 n개의 방향 제어회로(FBC1 내지 FBCn)에 구비된 제 2 NOR 게이트(NOR2)의 제 2 입력단자에 하이 상태로 공급된다. 이에 따라, n개의 방향 제어회로(FBC1 내지 FBCn)가 로우 상태의 구동신호를 출력함에 따라 n개의 스테이지(ST1 내지 STn)는 모두 리셋 상태가 된다.
다음으로, 제 1 스타트 신호(SP1)가 하이 상태로 제 1 NOR 게이트(NOR1)의 제 1 입력단자에 공급되면 제 1 NOR 게이트(NOR1)는 로우 상태의 출력신호를 발생한다. 즉, 제 1 NOR 게이트(NOR1)의 제 1 입력단자에는 하이 상태의 제 1 스타트 신호(SP1)가 제 2 입력단자에는 로우 상태의 제 2 출력펄스(Vout2)가 입력되기 때문에 제 1 NOR 게이트(NOR1)는 로우 상태의 출력신호를 발생한다. 이에 따라, 제 2 NOR 게이트(NOR2)의 제 1 입력단자와 제 2 입력단자에는 로우 신호가 각각 공급되어 제 2 NOR 게이트(NOR2)는 하이 상태의 출력신호를 발생한다. 제 2 NOR 게이트(NOR2)에서 발생된 하이 상태의 출력신호는 제 1 스테이지(ST1)의 구동신호로 공급되어 제 1 스테이지(ST1)는 제 1 출력펄스(Vout1)를 발생한다. 여기서, 제 1 스테이지(ST1)는 도시되지 않은 다수의 클럭펄스 중 하나의 클럭펄스와 제 1 구동전압을 공급받아서 제 1 출력펄스(Vout1)를 발생한다. 따라서, 제 1 출력펄스(Vout1)는 제 1 스테이지(ST1)에 공급되는 하나의 클럭펄스와 동기되는 진폭과 펄스폭을 갖고 발생되기도 한다.
제 1 출력펄스(Vout1)는 제 1 게이트 라인으로 출력됨과 동시에 제 2 방향 제어회로(FBC2)의 제 1 NOR 게이트(NOR1)에 공급된다. 이에 따라, 제 1 NOR 게이트(NOR1)의 제 1 입력단자에는 하이 상태의 제 1 출력펄스(Vout1)가 제 2 입력단자에는 로우 상태의 제 3 출력펄스(Vout3)가 입력되기 때문에 제 1 NOR 게이트(NOR1)는 로우 상태의 출력신호를 발생한다. 이에 따라, 제 2 NOR 게이트(NOR2)의 제 1 입력단자와 제 2 입력단자에는 로우 신호가 각각 공급되어 제 2 NOR 게이트(NOR2)는 하이 상태의 출력신호를 발생한다. 제 2 NOR 게이트(NOR2)에서 발생된 하이 상 태의 출력신호는 제 2 스테이지(ST2)의 구동신호로 공급되어 제 2 스테이지(ST2)는 제 2 출력펄스(Vout2)를 발생한다. 여기서, 제 2 스테이지(ST2) 또한 제 1 스테이지(ST1)와 마찬가지로 도시되지 않은 다수의 클럭펄스 중 제 1 스테이지(ST1)에 공급되는 하나의 클럭펄스와는 다른 위상차를 갖는 하나의 클럭펄스를 이용하여 제 2 출력펄스(Vout2)를 발생한다.
그리고, 제 2 출력펄스(Vout2)는 제 2 게이트 라인으로 출력됨과 동시에 제 1 방향 제어회로(FBC1)와 제 3 방향 제어회로(FBC3)에 각각 공급된다. 이때, 제 1 방향 제어회로(FBC1)에 공급된 제 2 출력펄스(Vout2)는 디세이블 신호로 공급되지만 제 3 방향 제어회로(FBC3)에 공급된 제 2 출력펄스(Vout2)는 제 3 스테이지(ST1)를 구동하기 위한 트리거 신호로 공급된다.
예를 들어, 각 스테이지(ST1 내지 STn)가 서로 다른 위상차를 갖는 적어도 세개의 클럭펄스 중 적어도 하나의 클럭펄스와 동기되어 출력펄스를 발생하도록 구성되어있지 않다면, 제 2 스테이지(ST2)로부터의 제 2 출력펄스(Vout2)에 따라 제 1 방향 제어회로(FBC1)는 제 1 스테이지(ST1)를 구동시키게 된다. 이와 같은 동작이 반복되어 제 1 내지 제 n-1 스테이지는 각각 다음단의 스테이지로부터의 출력펄스(Vout2 내지 Voutn)에 따라 연속적으로 출력펄스를 발생하게 된다. 따라서, 본 발명의 실시예와 같이 서로 다른 위상차를 갖는 적어도 세개의 클럭펄스를 순차적으로 이용하여 적어도 하나의 출력펄스(Vout1 내지 Voutn)를 순차적으로 발생하는 것이 바람직하다.
본 발명의 실시예에 따른 제 1 스테이지(ST1)는 제 2 및 제 3 스테이 지(ST2,ST3)와는 서로 다른 위상차의 클럭펄스를 공급받기 때문에 더 이상의 제 1 출력펄스(Vout1)를 출력하지 않지만, 제 3 스테이지(ST3)는 제 3 방향 제어회로(FBC3)로부터의 구동신호가 공급되는 타이밍에 동기되는 적어도 하나의 클럭펄스에 따라 제 3 출력펄스(Vout3)를 발생한다.
본 발명에 따른 쉬프트 레지스터는 서로 종속적으로 연결된 n개의 방향 제어회로(FBC1 내지 FBCn)와 n개의 스테이지(ST1 내지 STn)가 상술한 바와 같은 반복된 동작을 순차적으로 수행함으로서 제 1 내지 제 n 출력펄스(Vout1 내지 Voutn)를 순차적으로 발생한다.
여기서, n개의 스테이지(ST1 내지 STn)에 공급되는 제 1 내지 제 3 클럭펄스(CLK3 내지 CLK3)는 1H 기간 동안 서로 동일한 펄스폭 및 진폭을 가지며 또한, 서로 순차적으로 120도의 위상차를 갖으며 3H 주기를 갖고 주기적으로 공급된다. 그리고 각 스테이지(ST1 내지 STn)는 다수의 클럭펄스(CLKn) 중 하나의 클럭펄스를 순차적으로 공급받아서 하나의 출력펄스를 발생한다. 이에 따라, 현재단 스테이지로부터의 출력펄스가 이전단의 방향 제어회로에 공급되어 하이상태의 구동신호를 발생하더라도 이전단의 스테이지는 동기되는 클럭펄스가 공급되지 않기 때문에 출력펄스를 발생하지 않는다. 따라서, n개의 스테이지(ST1 내지 STn)에 공급되는 다수의 클럭펄스는 적어도 세개의 위상차를 갖도록 공급되는 것이 바람직하다.
도 3은 도 1에 도시된 쉬프트 레지스터를 역방향으로 구동하기 위한 제어신호를 나타낸 파형도이다.
도 3에 도시된 리셋 신호(RESET)는 매 프레임의 시작시점 또는 매 프래임의 마지막 시점에 발생된다. 예를 들어, 리셋 신호(RESET)는 제 2 스타트 신호(SP2) 보다 1 수평 구간(1H) 앞선 시점에 1 수평 구간(1H) 동안 하이 상태로 발생되며 제 2 스타트 신호(SP2)는 리셋 신호(RESET) 보다 한 위상차 늦게 1 수평 구간(1H) 동안 하이 상태로 발생된다. 이때. 제 1 스타트 신호(SP1)는 로우 상태를 유지한다.
도 1 및 도 3을 참조하여 본 발명에 따른 쉬프트 레지스터의 역방향 동작을 구체적으로 설명하면 다음과 같다.
먼저, 외부로부터의 리셋 신호(RESET)가 하이 상태로 n개의 방향 제어회로(FBC1 내지 FBCn)에 공급되면 n개의 방향 제어회로(FBC1 내지 FBCn)가 로우 상태의 구동신호를 출력함에 따라 n개의 스테이지(ST1 내지 STn)는 구동되지 않는다. 구체적으로, 리셋 신호(RESET)는 n개의 방향 제어회로(FBC1 내지 FBCn) 각각에 구비된 제 1 NOR 게이트(NOR1)의 제 2 입력단자에 하이 상태로 공급된다. 이에 따라, n개의 방향 제어회로(FBC1 내지 FBCn)가 로우 상태의 구동신호를 출력함에 따라 n개의 스테이지(ST1 내지 STn)는 모두 리셋 상태가 된다.
다음으로, 제 2 스타트 신호(SP2)가 하이 상태로 제 n 방향 제어회로(FBCn)에 구비된 제 1 NOR 게이트(NOR1)의 제 2 입력단자에 공급되면 제 1 NOR 게이트(NOR1)는 로우 상태의 출력신호를 발생한다. 즉, 제 1 NOR 게이트(NOR1)의 제 2 입력단자에는 하이 상태의 제 2 스타트 신호(SP2)가 제 1 입력단자에는 로우 상태의 제 n-1 출력펄스(Voutn-1)가 입력되기 때문에 제 1 NOR 게이트(NOR1)는 로우 상태의 출력신호를 발생한다. 이에 따라, 제 2 NOR 게이트(NOR2)의 제 1 입력단자와 제 2 입력단자에는 로우 신호가 각각 공급되어 제 2 NOR 게이트(NOR2)는 하이 상태 의 출력신호를 발생한다. 제 2 NOR 게이트(NOR2)에서 발생된 하이 상태의 출력신호는 제 n 스테이지(STn)의 구동신호로 공급되어 제 n 스테이지(STn)는 제 n 출력펄스(Voutn)를 발생한다. 여기서, 제 n 스테이지(STn)는 상술한 바와 같이, 도시되지 않은 다수의 클럭펄스 중 하나의 클럭펄스와 제 1 구동전압를 공급받아서 제 n 출력펄스(Voutn)를 발생한다. 따라서, 제 n 출력펄스(Voutn)는 제 n 스테이지(STn)에 공급되는 하나의 클럭펄스와 동기되는 진폭과 펄스폭을 갖고 발생되기도 한다.
제 n 출력펄스(Voutn)는 제 n 게이트 라인으로 출력됨과 동시에 제 n-1 방향 제어회로(FBCn-1)의 제 1 NOR 게이트(NOR1)에 공급된다. 이에 따라, 제 1 NOR 게이트(NOR1)의 제 2 입력단자에는 하이 상태의 제 n 출력펄스(Voutn)가 제 1 입력단자에는 로우 상태의 제 n-2 출력펄스(Voutn-2)가 입력되기 때문에 제 1 NOR 게이트(NOR1)는 로우 상태의 출력신호를 발생한다. 이에 따라, 제 2 NOR 게이트(NOR2)의 제 1 입력단자와 제 2 입력단자에는 로우 신호가 각각 공급되어 제 2 NOR 게이트(NOR2)는 하이 상태의 출력신호를 발생한다. 제 2 NOR 게이트(NOR2)에서 발생된 하이 상태의 출력신호는 제 n-1 스테이지(STn-1)의 구동신호로 공급되어 제 n-1 스테이지(STn-1)는 제 n-1 출력펄스(Voutn-1)를 발생한다. 여기서, 제 n-1 스테이지(STn-1) 또한 제 n 스테이지(STn)와 마찬가지로 도시되지 않은 다수의 클럭펄스 중 제 n 스테이지(STn)에 공급되는 하나의 클럭펄스와는 다른 위상차를 갖는 하나의 클럭펄스를 이용하여 제 n-1 출력펄스(Voutn-1)를 발생한다.
그리고, 제 n-1 출력펄스(Voutn-1)는 제 n-1 게이트 라인으로 출력됨과 동시에 제 n 방향 제어회로(FBCn)와 제 n-2 방향 제어회로(FBCn-2)에 각각 공급된다. 이때, 제 n 방향 제어회로(FBCn)에 공급된 제 n-1 출력펄스(Voutn-1)는 디세이블 신호로 공급되지만 제 n-2 방향 제어회로(FBCn-2)에 공급된 제 n-1 출력펄스(Voutn-1)는 제 n-2 스테이지(STn-2)를 구동하기 위한 트리거 신호로 공급된다. 즉, 제 n 스테이지(STn)는 제 n-1 및 제 n-2 스테이지(STn-1,STn-2)와는 다른 위상차의 클럭펄스를 공급받기 때문에 더 이상의 제 n 출력펄스(Voutn)를 출력하지 않지만, 제 n-2 스테이지(STn-2)는 제 n-2 방향 제어회로(FBCn-2)로부터의 구동신호에 따라 제 n-2 출력펄스(Voutn-2)를 발생한다.
본 발명에 따른 쉬프트 레지스터는 서로 종속적으로 연결된 n개의 방향 제어회로(FBCn 내지 FBC1)와 n개의 스테이지(STn 내지 ST1)가 상술한 바와 같은 동작을 순차적으로 수행함으로서 제 n 내지 제 1 출력펄스(Voutn 내지 Vout1)를 순차적으로 발생한다. 이때, 각 스테이지(ST1 내지 STn)는 다수의 클럭펄스 중 하나의 클럭펄스를 순차적으로 공급받아서 하나의 출력펄스를 발생한다. 이에 따라, 현재단 스테이지로부터의 출력펄스가 이전단의 방향 제어회로에 공급되어 하이상태의 구동신호를 발생하더라도 이전단의 스테이지는 디세이블되어 출력펄스를 발생하지 않는다.
도 4는 도 3에 도시된 NOR 게이트를 트랜지스터로 구성한 등가 회로도이다.
도 4에 도시된 NOR 게이트는 제 2 구동전압(VSS)과 출력단자(Output) 사이에 병렬로 연결된 제 1 및 제 2 NMOS 트랜지스터(Tr1,Tr2)와, 제 1 구동전압(VDD)과 출력단자(Output) 사이에 직렬로 연결된 제 3 및 제 4 PMOS 트랜지스터(Tr3,Tr4)로 구성된다. 여기서, 제 1 입력단자(Input1)는 제 1 및 제 3 트랜지스터(Tr1,Tr3)의 게이트 단자에 연결되고 제 2 입력단자(Input2)는 제 2 및 제 4 트랜지스터(Tr2,Tr4)의 게이트 단자에 연결된다.
이와 같이 구성된 NOR 게이트는 제 1 입력단자(Input1)와 제 2 입력단자(Input2)에 로우 신호가 입력될 때만 제 1 및 제 2 NMOS 트랜지스터(Tr1,Tr2)가 턴-오프 되고, 제 3 및 제 4 PMOS 트랜지스터(Tr3,Tr4)가 턴-온되어 제 1 구동전압(VDD)에 따른 하이 신호를 출력한다. 예를 들어, 제 1 입력단자(Input1)에는 하이 신호가 제 2 입력단자(Input2)에는 로우 신호가 입력되면 제 2 및 제 3 NMOS 트랜지스터(Tr2,Tr3)가 턴-오프 되고, 제 1 및 제 4 PMOS 트랜지스터(Tr1,Tr4)가 턴-온되어 제 2 구동전압(VSS)에 따른 로우 신호를 출력한다. 아울러, 제 1 입력단자(Input1)에 로우 신호가 제 2 입력단자(Input2)에는 하이 신호가 각각 입력된 경우에도 로우 신호를 출력하고, 제 1 입력단자(Input1)와 제 2 입력단자(Input2)에 하이 신호가 각각 입력된 경우에도 로우 신호를 출력한다.
상술한 바와 같이, 본 발명의 실시예에 따른 n개의 방향 제어회로(FBC1 내지 FBCn) 각각은 두개의 NOR 게이트로 구성되며, 하나의 NOR 게이트는 두개의 NMOS 트랜지스터(Tr1,Tr2)와 두개의 PMOS 트랜지스터(Tr3,Tr4)로 구성된다. 즉, 각각의 방향 제어회로(FBC1 내지 FBCn)는 네개의 PMOS 트랜지스터와 네개의 NMOS 트랜지스터만으로 구성되기 때문에 그 동작과정이 단순해짐과 아울러 n개의 방향 제어회로(FBC1 내지 FBCn)가 차지하는 면적을 최소화시킬 수 있다.
도 5는 본 발명의 실시예에 따른 쉬프트 레지스터가 구비된 액정 표시장치를 나타낸 구성도이다.
도 5에 도시된 액정 표시장치는 화소영역을 구비하여 형성된 액정패널(2)과, 다수의 데이터 라인(DL1 내지 DLm)을 구동하는 데이터 드라이버(4)와, 다수의 게이트 라인(GL1 내지 GLn)을 구동하는 게이트 드라이버(6)와, 데이터 제어신호(DCS)를 생성하여 데이터 드라이버(4)를 제어하고, 게이트 제어신호(GCS)를 생성하여 게이트 드라이버(6)를 제어하는 타이밍 컨트롤러(8)를 포함한다.
액정패널(2)은 다수의 게이트 라인(GL1 내지 GLn)과 다수의 데이터 라인(DL1 내지 DLm)에 의해 정의되는 각 화소영역에 형성된 박막 트랜지스터(TFT; Thin Film Transistor)와, TFT와 접속된 액정 캐패시터(Clc)를 구비한다. 액정 캐패시터(Clc)는 TFT와 접속된 화소전극과, 화소전극과 액정을 사이에 두고 대면하는 공통전극으로 구성된다. TFT는 각각의 게이트 라인(GL1 내지 GLn)으로부터의 스캔펄스에 응답하여 각각의 데이터 라인(DL1 내지 DLm)으로부터의 데이터 신호를 화소전극에 공급한다. 액정 캐패시터(Clc)는 화소전극에 공급된 데이터 신호와 공통전극에 공급된 공통전압의 차전압을 충전하고, 그 차전압에 따라 액정 분자들의 배열을 가변시켜 광투과율을 조절함으로써 계조를 구현한다. 그리고 액정 캐패시터(Clc)에는 스토리지 캐패시터(Cst)가 병렬로 접속되어 액정 캐패시터(Clc)에 충전된 전압이 다음 데이터 신호가 공급될 때까지 유지되게 한다. 스토리지 캐패시터(Cst)는 화소전극이 이전 게이트 라인과 절연막을 사이에 두고 중첩되어 형성된다. 이와 달리 스토리지 캐패시터(Cst)는 화소전극이 스토리지 라인과 절연막을 사이에 두고 중첩되어 형성되기도 한다.
타이밍 컨트롤러(8)는 외부로부터의 영상 데이터(RGB)를 액정패널(2)의 구동 에 알맞도록 정렬하여 데이터 드라이버(6)에 공급한다. 그리고 외부로부터의 동기신호들(DCLK,DE,Hsync,Vsync)을 이용하여 게이트 제어신호(GCS)와 데이터 제어신호(DCS)를 생성하여 데이터 드라이버(4)와 게이트 드라이버(6)를 제어한다.
데이터 드라이버(4)는 타이밍 컨트롤러(8)로부터의 디지털 영상 데이터(Data)를 타이밍 컨트롤러(8)로부터의 데이터 제어신호(DCS)에 따라 아날로그 영상 데이터로 변환한다. 그리고 게이트 라인(GL1 내지 GLn)에 스캔펄스가 공급되는 1수평 주기마다 1수평 라인분의 아날로그 영상 데이터를 데이터 라인(DL1 내지 DLm)으로 공급한다. 즉, 데이터 드라이버(4)는 아날로그 영상 데이터의 계조값에 따라 소정 레벨을 가지는 감마전압을 선택하고 선택된 감마전압을 데이터 라인(DL1 내지 DLm)으로 공급한다.
구체적으로, 데이터 드라이버(4)는 쉬프트 레지스터, 래치부, 디지털/아날로그 컨버터, 출력버퍼를 포함한다. 쉬프트 레지스터는 데이터 제어신호(DCS) 중 소스 스타트 신호에 응답하여 순차적으로 샘플링 제어신호를 발생한다. 그리고 래치부는 쉬프트 레지스터로부터 샘플링 제어신호에 응답하여 영상 데이터(Data)를 순차적으로 래치하여 한 수평 라인분의 데이터가 모두 래치되면 디지털/아날로그 컨버터로 출력한다. 디지털/아날로그 컨버터는 디지털 영상신호(Data)를 아날로그 신호로 변환하고, 변환된 아날로그 영상신호는 출력버퍼를 통해 각 데이터 라인(DL1 내지 DLm)으로 공급된다. 여기서, 쉬프트 레지스터는 소스 스타트 펄스 예를 들어, 본 발명에 따라 한 수평라인 단위로 발생되는 제 1 또는 제 2 스타트 신호(SP1,SP2)에 응답하여 순방향 또는 역방향으로 적어도 하나의 출럭펄스를 순차적 으로 발생하며, 순차적으로 발생되는 적어도 하나의 출력펄스는 샘플링 제어신호로 이용될 수 있다.
게이트 드라이버(6)는 타이밍 컨트롤러(8)로부터의 게이트 제어신호(GCS)에 응답하여 출력펄스 즉, 게이트 하이펄스를 순차적으로 발생하는 쉬프트 레지스터를 포함하며 이 출력펄스에 응답하여 TFT가 턴-온 되게 한다. 또한, 게이트 하이펄스를 액정셀의 구동에 적합한 전압레벨로 쉬프트시키기 위한 레벨 쉬프터를 포함한다. 따라서, 게이트 드라이버(6)는 게이트 제어신호(GCS)에 응답하여 각 게이트 라인(GL1 내지 GLn)에 게이트 하이 전압을 공급한다. 게이트 드라이버(6)에 구비된 쉬프트 레지스터는 게이트 제어신호(GCS) 중 제 1 또는 제 2 스타트 신호(SP1,SP2)에 응답하여 순방향 또는 역방향으로 적어도 하나의 출럭펄스를 순차적으로 발생하며, 순차적으로 발생되는 적어도 하나의 출력펄스는 게이트 하이펄스로 이용될 수 있다.
게이트 및 데이터 드라이버(6,4)에 구비된 쉬프트 레지스터는 도 1에 도시된 바와 같이, 서로 종속적으로 연결된 n개의 방향 제어회로(FBC1 내지 FBCn)와 n개의 스테이지(ST1 내지 STn)로 구성된다.
쉬프트 레지스터는 제 1 스타트 신호(SP1)에 응답하여 제 1 방향 제어회로(FBC1)부터 제 n 방향 제어회로(FBCn)까지 순방향으로 구동되면서 순차적으로 출력신호를 발생한다. 이에 따라, 제 1 내지 제 n 스테이지(ST1 내지 STn)도 순방향으로 적어도 하나의 출력펄스(Vout1 내지 Voutn)를 순차적으로 발생한다.
한편, 쉬프트 레지스터의 역방향 구동시에는 리셋 신호(RESET)에 응답하여 제 1 내지 제 n 방향 제어회로(FBC1 내지 FBCn)와 제 1 내지 제 n 스테이지(ST1 내지 STn)가 모두 리셋된다. 그리고, 제 2 스타트 신호(SP2)에 응답하여 제 n 방향 제어회로(FBCn)부터 제 1 방향 제어회로(FBC1)까지 역방향으로 구동되면서 순차적으로 출력신호를 발생한다. 이에 따라, 제 n 내지 제 1 스테이지(STn 내지 ST1)도 역방향으로 적어도 하나의 출력펄스(Voutn 내지 Vout1)를 순차적으로 발생한다.
상술한 바와 같이, 본 발명의 게이트 및 데이터 드라이버(6,4)에 구비된 양방향 쉬프트 레지스터는 n개의 방향 제어회로(FBC1 내지 FBCn)를 구비하고, n개의 방향 제어회로(FBC1 내지 FBCn) 각각은 두개의 NOR 게이트(NOR1,NOR2)로 구성된다. 여기서, 하나의 NOR 게이트는 도 4에 도시된 바와 같이, 두개의 NMOS 트랜지스터(Tr1,Tr2)와 두개의 PMOS 트랜지스터(Tr3,Tr4)로 구성된다. 이에 따라, 각각의 방향 제어회로(FBC1 내지 FBCn)는 네개의 PMOS 트랜지스터와 네개의 NMOS 트랜지스터만으로 구성되기 때문에 그 동작과정이 단순해짐과 아울러 n개의 방향 제어회로(FBC1 내지 FBCn)가 차지하는 면적을 최소화시킬 수 있다.
n개의 방향 제어회로(FBC1 내지 FBCn)와 n개의 스테이지(ST1 내지 STn)로 구성된 쉬프트 레지스터의 구체적인 구동방법은 도 1 내지 도 4을 참조하여 구체적으로 상술하였기 때문에 생략하기로 한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 상술한 바와 같은 본 발명에 따른 액정 표시장치의 쉬프트 레지스터와 그의 구동방법에 있어서는 다음과 같은 효과가 있다.
본 발명은 두개의 NOR 게이트를 사용하여 방향 제어회로를 구성함으로써 쉬프트 레지스터의 양방향 구동이 가능하다. 이에 따라, 양방향으로 구동되는 쉬프트 레지스터의 회로구성이 단순해짐으로 그 동작과정이 단순화되고 또한, 양방향 쉬프트 레지스터의 형성 면적을 최소화시킬 수 있다.

Claims (10)

  1. 서로 종속적으로 연결된 다수개의 방향 제어회로; 및
    상기 다수개의 방향 제어회로와 서로 종속적으로 연결된 다수개의 스테이지를 포함하는 것을 특징으로 하는 표시장치의 쉬프트 레지스터에 있어서,
    상기 다수개의 방향 제어회로는 이전단 스테이지로부터의 출력펄스와 다음단 스테이지로부터의 출력펄스에 따라 제 1 출력신호를 발생하는 제 1 NOR 게이트, 및
    상기 제 1 출력신호와 외부로부터의 리셋 신호에 따라 제 2 출력신호를 발생함과 아울러 상기 제 2 출력신호를 상기 다수개의 스테이지 각각에 공급하는 제 2 NOR 게이트를 포함하는 것을 특징으로 하는 표시장치의 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 다수개의 방향 제어회로 중 첫번째 단에 구비된 제 1 NOR 게이트는 외부로부터의 순방향 제어신호와 다음단 스테이지로부터의 출력펄스에 따라 제 1 출력신호를 발생하는 것을 특징으로 하는 표시장치의 쉬프트 레지스터.
  3. 제 2 항에 있어서,
    상기 다수개의 방향 제어회로 중 n번째 단에 구비된 제 1 NOR 게이트는 외부로부터의 역방향 제어신호와 n-1번째 스테이지로부터의 출력펄스에 따라 제 1 출력신호를 발생하는 것을 특징으로 하는 표시장치의 쉬프트 레지스터.
  4. 제 3 항에 있어서
    상기 다수개의 방향 제어회로 각각은 외부로부터의 리셋 신호를 공급받아서 리셋된 것을 특징으로 하는 표시장치의 쉬프트 레지스터.
  5. 제 4 항에 있어서,
    상기 리셋 신호는
    매 프레임의 시작시점 또는 매 프레임의 마지막 시점에 상기 순방향 제어신호 또는 역방향 제어신호보다 1H 기간 앞서서 1H 기간 동안 공급된 것을 특징으로 하는 표시장치의 쉬프트 레지스터.
  6. 제 5 항에 있어서,
    상기 리셋 신호는
    매 수평구간의 시작시점 또는 매 수평구간의 마지막 시점에 상기 순방향 제어신호 또는 역방향 제어신호보다 1H 기간 앞서서 1H 기간 동안 공급된 것을 특징으로 하는 표시장치의 쉬프트 레지스터.
  7. 서로 종속적으로 연결된 다수개의 방향 제어회로 및 상기 다수개의 방향 제어회로와 서로 종속적으로 연결된 다수개의 스테이지를 포함하는 표시장치의 쉬프트 레지스터 구동방법에 있어서,
    상기 다수개의 방향 제어회로는 이전단 스테이지로부터의 출력신호 또는 외부로부터의 순방향 제어신호와 다음단 스테이지로부터의 출력신호를 NOR 연산하여 제 1 구동신호를 발생하는 단계;
    상기 다수개의 방향 제어회로는 상기 제 1 구동신호와 외부로부터의 리셋 신호를 NOR 연산하여 제 2 구동신호를 발생하는 단계; 및
    상기 다수개의 방향 제어회로로부터의 상기 제 2 구동신호에 따라 상기 다수개의 스테이지가 다수개의 출력신호를 발생하는 단계를 포함하는 것을 특징으로 하는 표시장치의 쉬프트 레지스터 구동방법.
  8. 제 7 항에 있어서,
    상기 제 1 구동신호를 발생하는 단계는
    외부로부터의 역방향 제어신호 또는 이전단 스테이지로부터의 출력신호와 다음단 스테이지로부터의 출력신호를 NOR 연산하여 제 1 구동신호를 발생한 것을 특징으로 하는 표시장치의 쉬프트 레지스터 구동방법.
  9. 제 7 항에 있어서,
    상기 리셋 신호는
    매 프레임의 시작시점 또는 매 프레임의 마지막 시점에 상기 순방향 제어신호 또는 역방향 제어신호보다 1H 기간 앞서서 1H 기간 동안 공급된 것을 특징으로 하는 표시장치의 쉬프트 레지스터 구동방법.
  10. 제 7 항에 있어서,
    상기 리셋 신호는
    매 수평구간의 시작시점 또는 매 수평구간의 마지막 시점에 상기 순방향 제어신호 또는 역방향 제어신호보다 1H 기간 앞서서 1H 기간 동안 공급된 것을 특징으로 하는 표시장치의 쉬프트 레지스터 구동방법.
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