KR101192760B1 - 쉬프트 레지스터 및 이의 구동방법 - Google Patents

쉬프트 레지스터 및 이의 구동방법 Download PDF

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Abstract

본 발명은 커플링 현상에 의한 노드의 충전을 방지할 수 있는 쉬프트 레지스터 및 이의 구동방법에 관한 것으로, 스캔펄스를 차례로 공급하여 액정패널의 게이트 라인들을 순차적으로 활성화시키고, 상기 스캔펄스가 공급되는 시기를 제외한 나머지 기간에 제 1 전압원을 공급하여 상기 게이트 라인들을 비활성화시키는 다수개의 스테이지를 구비하며, 상기 각 스테이지가, 제 1 노드 및 제 2 노드의 충전 및 방전 상태를 제어하는 노드 제어부; 주기적으로 공급되는 제 1 클럭펄스들을 입력받으며, 상기 제 1 노드가 충전상태인 타이밍에 공급되는 제 1 클럭펄스를 상기 스캔펄스로서 출력하는 풀업 스위칭소자; 상기 제 2 노드의 충전상태에 응답하여, 입력되는 제 1 전압원을 출력하는 풀다운 스위칭소자; 상기 매 제 1 클럭펄스마다 상기 제 1 노드를 상기 제 1 전압원으로 방전시키는 방전부; 및, 상기 풀업 스위칭소자로부터 출력되는 스캔펄스에 응답하여, 상기 방전부의 동작을 차단시킴으로써 상기 제 1 노드를 충전상태로 유지시키는 차단부를 포함하여 구성되는 것이다.
액정표시장치, 쉬프트 레지스터, 노드, 커플링, 멀티 출력

Description

쉬프트 레지스터 및 이의 구동방법{A shift register and a method for driving the same}
도 1은 종래의 쉬프트 레지스터를 나타낸 도면
도 2는 커플링현상에 의한 제 1 노드의 충전상태를 나타낸 도면
도 3은 본 발명의 제 1 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 4는 도 3의 제 2 스테이지의 상세 구성을 나타낸 도면
도 5는 제 2 스테이지에 구비된 노드 제어부, 출력부, 및 방전부의 회로구성을 나타낸 도면
도 6은 도 3의 제 1 내지 제 3 스테이지를 나타낸 도면
도 7은 도 6의 스테이지에 공급되는 각종 신호, 및 상기 스테이지로부터 출력되는 스캔펄스에 대한 타이밍도
도 8은 도 2의 제 2 스테이지의 또 다른 회로구성을 나타낸 도면
도 9는 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 10은 도 9의 제 2 스테이지에 대한 상세 구성도
도 11은 도 10에 도시된 제 2 스테이지의 회로구성을 나타낸 도면
도 12는 도 9의 제 1 내지 제 3 스테이지를 나타낸 도면
도 13은 도 12의 스테이지에 공급되는 각종 신호, 및 상기 스테이지로부터 출력되는 스캔펄스에 대한 타이밍도
도 14는 본 발명의 제 3 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 15는 도 14의 제 2 스테이지에 대한 회로 구성도
도 16은 도 14의 제 2 스테이지의 또 다른 회로구성을 나타낸 도면
＊도면의 주요부에 대한 부호 설명
BST1 내지 BSTn : 제 1 내지 제 n 스테이지 BSTn+1 : 더미 스테이지
CLK1 내지 CLK4 : 제 1 내지 제 4 클럭펄스 SP : 스타트 펄스
VDD : 제 1 전압원 VSS : 제 2 전압원
Vout1 내지 Voutn+1 : 제 1 내지 제 n+1 스캔펄스
본 발명은 액정표시장치의 쉬프트 레지스터에 관한 것으로, 특히 클럭펄스와의 커플링현상에 의한 멀티 출력을 방지할 수 있는 쉬프트 레지스터에 대한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.
상기 액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영 역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다.
상기 화소전극들 각각은 스위칭 소자인 박막트랜지스터(TFT; Thin Film Transistor)의 소스단자 및 드레인단자를 경유하여 상기 데이터 라인에 접속된다. 상기 박막트랜지스터는 상기 게이트 라인을 경유하여 게이트단자에 인가되는 스캔펄스에 의해 턴-온되어, 상기 데이터 라인의 데이터 신호가 상기 화소전압에 충전되도록 한다.
한편, 상기 구동회로는 상기 게이트 라인들을 구동하기 위한 게이트 드라이버와, 상기 데이터 라인들을 구동하기 위한 데이터 드라이버와, 상기 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 콘트롤러와, 액정표시장치에서 사용되는 여러 가지의 구동전압들을 공급하는 전원공급부를 구비한다.
상기 타이밍 콘트롤러는 상기 게이트 드라이버 및 상기 데이터 드라이버의 구동 타이밍을 제어함과 아울러 상기 데이터 드라이버에 화소데이터 신호를 공급한다. 그리고, 상기 전원공급부는 입력 전원을 승압 또는 감압하여 액정표시장치에서 필요로 하는 공통전압(VCOM), 게이트 하이전압 신호(VGH), 게이트 로우전압 신호(VGL) 등과 같은 구동전압들을 생성한다. 그리고, 상기 게이트 드라이버는 스캔펄스를 게이트 라인들에 순차적으로 공급하여 액정패널상의 액정셀들을 1라인분씩 순차적으로 구동한다. 그리고, 상기 데이터 드라이버는 게이트 라인들 중 어느 하나에 스캔펄스가 공급될 때마다 데이터 라인들 각각에 화소 전압신호를 공급한다. 이 에 따라, 액정표시장치는 액정셀별로 화소전압신호에 따라 화소전극과 공통전극 사이에 인가되는 전계에 의해 광투과율을 조절함으로써 화상을 표시한다.
여기서, 상기 게이트 드라이버는 상술한 바와 같은 스캔펄스들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비한다. 이를 첨부된 도면을 참조하여 좀 더 구체적으로 설명하면 다음과 같다.
도 1은 종래의 쉬프트 레지스터를 나타낸 도면이다.
종래의 쉬프트 레지스터는, 도 1에 도시된 바와 같이, 서로 종속적으로 연결된 n개의 스테이지들(AST1 내지 ASTn) 및 하나의 더미 스테이지(ASTn+1)로 구성된다. 여기서, 각 스테이지들(AST1 내지 ASTn+1)은 하나씩의 스캔펄스(Vout1 내지 Voutn+1)를 출력하며, 이때 상기 제 1 스테이지(AST1)부터 더미 스테이지(ASTn+1)까지 차례로 스캔펄스(Vout1 내지 Voutn+1)를 출력한다. 이때, 상기 더미 스테이지(ASTn+1)를 제외한 상기 스테이지들(AST1 내지 ASTn)로부터 출력된 스캔펄스들(Vout1 내지 Voutn)은 상기 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다.
이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(AST1 내지 ASTn+1)는 제 1 전압원(VDD) 및 제 2 전압원(VSS)과, 그리고 서로 순차적인 위상차를 갖는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 두 개의 클럭펄스를 인가받는다. 여기서, 상기 제 1 전압원(VDD)은 정극성의 전압원을 의미하며, 상기 제 2 전압원(VSS)은 접지전압을 의미한다.
한편, 상기 스테이지들(AST1 내지 ASTn+1) 중 가장 상측에 위치한 제 1 스테 이지(AST1)는, 상기 제 1 전압원(VDD), 제 2 전압원(VSS), 및 상기 두 개의 클럭펄스 외에도 스타트 펄스(SP)를 공급받는다.
이와 같이 구성된 종래의 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.
먼저, 타이밍 콘트롤러(도시되지 않음)로부터의 스타트 펄스(SP)가 제 1 스테이지(AST1)에 인가되면, 상기 제 1 스테이지(AST1)는 상기 스타트 펄스(SP)에 응답하여 인에이블된다.
이어서, 상기 인에이블된 제 1 스테이지(AST1)는 타이밍 콘트롤러로부터의 제 1 및 제 2 클럭펄스(CLK1 내지 CLK2)를 입력받아 제 1 스캔펄스(Vout1)를 출력하고, 이를 제 1 게이트 라인과 제 2 스테이지(AST2)에 함께 공급한다. 그러면, 상기 제 2 스테이지(AST2)는 상기 제 1 스캔펄스(Vout1)에 응답하여 인에이블된다.
이어서, 상기 인에이블된 제 2 스테이지(AST2)는 상기 타이밍 콘트롤러로부터의 제 2 및 제 3 클럭펄스(CLK2, CLK3)를 입력받아 제 2 스캔펄스(Vout2)를 출력하고, 이를 제 2 게이트 라인, 제 3 스테이지(AST3) 및 상기 제 1 스테이지(AST1)에 함께 공급한다. 그러면, 상기 제 2 스캔펄스(Vout2)에 응답하여 상기 제 3 스테이지(AST3)는 인에이블되고, 또한, 상기 제 2 스캔펄스(Vout2)에 응답하여 상기 제 1 스테이지(AST1)는 디스에이블되어 제 2 전압원(VSS)을 상기 제 1 게이트 라인에 공급한다.
이어서, 상기 인에이블된 제 3 스테이지(AST3)는 상기 타이밍 콘트롤러로부터의 제 3 및 제 4 클럭펄스(CLK3, CLK4)를 입력받아 제 3 스캔펄스(Vout3)를 출력 하고, 이를 제 3 게이트 라인, 제 4 스테이지(AST4) 및 상기 제 2 스테이지(AST2)에 함께 공급한다. 그러면, 상기 제 3 스캔펄스(Vout3)에 응답하여 상기 제 4 스테이지(AST4)는 인에이블되고, 또한, 상기 제 3 스캔펄스(Vout3)에 응답하여 상기 제 2 스테이지(AST2)는 디스에이블되어 제 2 전압원(VSS)을 상기 제 2 게이트 라인에 공급한다.
이와 같은 방식으로, 나머지 제 4 내지 제 n 스테이지(AST4 내지 ASTn)까지 순차적으로 제 4 내지 제 n 스캔펄스(Voutn)를 출력하여 상기 제 4 내지 제 n 게이트 라인에 순차적으로 인가한다. 결국, 상기 제 1 내지 제 n 게이트 라인은 상기 순차적으로 출력되는 제 1 내지 제 n 스캔펄스(Vout1 내지 Voutn)에 의해 차례로 스캐닝된다.
한편, 상기 더미 스테이지(ASTn+1)는 상기 제 n 스테이지(ASTn)로부터의 제 n 스캔펄스(Voutn)에 응답하여 인에이블된 후, 상기 타이밍 콘트롤러로부터의 두 개의 클럭펄스를 입력받아 제 n+1 스캔펄스(Voutn+1)를 상기 제 n 스테이지(ASTn)에 공급하여, 상기 제 n 스테이지(ASTn)가 디스에이블되어 제 n 게이트 라인에 상기 제 2 전압원(VSS)을 제공할 수 있도록 한다. 다시말하면, 상기 더미 스테이지(ASTn+1)는 단지 상기 제 n 스테이지(ASTn)가 제 2 전압원(VSS)을 출력할 수 있도록 상기 제 n+1 스캔펄스(Voutn+1)를 제공할 뿐, 상기 제 n+1 스캔펄스(Voutn+1)를 게이트 라인에는 공급하지 않는다. 따라서, 상기 더미 스테이지(ASTn+1)를 포함한 전체 스테이지의 수는 상기 게이트 라인의 수보다 항상 1개가 더 많게 된다.
일반적으로, 상기 제 1 내지 제 n 스테이지(ASTn), 그리고 더미 스테이지 (ASTn+1)는 제 1 및 제 2 노드의 충전 및 방전 상태를 제어하기 위한 노드 제어부와, 상기 제 1 및 제 2 노드의 상태에 따라 제 1 스캔펄스(Vout1) 또는 제 2 전압원(VSS)을 출력하여, 이를 액정패널의 게이트 라인에 공급하는 출력부를 갖는다.
여기서, 상기 제 1 노드와 제 2 노드는 서로 교번적으로 충전 및 방전되는데, 구체적으로 상기 제 1 노드가 충전된 상태일 때에는 상기 제 2 노드가 방전된 상태를 유지하며, 상기 제 2 노드가 충전된 상태일 때에는 상기 제 1 노드가 방전된 상태를 유지하게 된다.
이때, 상기 제 1 노드가 충전상태일때는 상기 출력부의 풀업 스위칭소자로부터는 스캔펄스가 출력되고, 상기 제 2 노드가 충전상태일때는 상기 출력부의 풀다운 스위칭소자로부터 제 2 전압원이 출력된다. 물론, 상기 풀업 스위칭소자로부터 출력된 스캔펄스 및 풀다운 스위칭소자로부터 출력된 제 2 전압원은 해당 게이트 라인에 공급된다. 여기서, 상기 풀업 스위칭소자의 게이트단자는 상기 제 1 노드에 접속되며, 소스단자는 클럭펄스가 인가되는 클럭라인에 접속되며, 드레인단자는 상기 게이트 라인에 접속된다. 상기 클럭펄스는 주기적으로 상기 풀업 스위칭소자의 소스단자에 공급된다. 이때, 상기 풀업 스위칭소자는 상기 매 주기마다 입력되는 클럭펄스들 중 어느 하나를 특정 시점에서 출력하게 된다. 이 특정 시점에 출력된 클럭펄스가 게이트 라인을 구동하기 위한 스캔펄스이다. 이 특정 시점이란, 상기 제 1 노드가 충전되는 시점을 말한다. 즉, 상기 풀업 스위칭소자는 자신의 소스단자에 주기적으로 계속해서 입력되는 클럭펄스들 중, 상기 특정 시점(즉, 상기 제 1 노드가 충전된 상태의 시점)에 입력된 클럭펄스를 스캔펄스로서 출력하게 된다. 그 리고, 상기 스캔펄스의 출력 이후 상기 제 1 노드가 다음 프레임이 시작될 때까지 방전상태로 유지됨에 따라, 상기 풀업 스위칭소자는 한 프레임에 한번의 스캔펄스를 출력하게 된다. 그런데, 상기 클럭펄스는 한 프레임동안 여러 번 출력되기 때문에, 상기 풀업 스위칭소자가 턴-오프된 상태에서도, 즉 상기 제 1 노드가 방전된 상태에서도 상기 클럭펄스는 상기 풀업 스위칭소자의 소스단자에 계속해서 입력되게 된다.
다시말하면, 상기 풀업 스위칭소자는 한 프레임동안 단 한 번 턴-온되며, 이 턴-온되는 기간에 자신의 소스단자에 입력되는 클럭펄스를 스캔펄스로 출력한다. 이후, 상기 풀업 스위칭소자는 다음 프레임이 시작될 때까지 턴-오프되며, 이에 따라, 상기 풀업 스위칭소자는 이 턴-오프된 기간에는 아무리 자신의 소스단자에 클럭펄스가 입력되어도, 이를 스캔펄스로 출력할 수 없다. 그런데, 이와 같이, 상기 풀업 스위칭소자의 소스단자에 주기적으로 클럭펄스가 인가됨에 따라, 상기 풀업 스위칭소자의 게이트단자가 접속된 제 1 노드와 상기 풀업 스위칭소자의 소스단자간에 커플링현상이 발생된다. 이와 같은 커플링현상에 의해, 상기 제 1 노드에는 상기 클럭펄스에 따른 소정의 전압이 계속해서 충전되게 된다. 그러면, 상기 제 1 노드가 어느 순간 충전상태로 유지될 수 있다. 즉, 상기 제 1 노드가 원치 않는 타이밍에 충전상태로 유지될 수 있다. 이럴 경우, 상기 제 1 노드가 한 프레임에 두 번 이상 충전상태로 유지될 수 있으며, 이에 의해 상기 풀업 스위칭소자가 한 프레임에 두 번 이상 턴-온될 수 있다. 결국, 상기와 같은 커플링현상에 의해 하나의 스테이지가 한 프레임동안 두 번 이상의 스캔펄스 출력하는 멀티 출력현상이 발생 할 수 있다.
도 2는 커플링현상에 의한 제 1 노드의 충전상태를 나타낸 도면으로서, 도 2의 A부분을 보면 제 1 노드가 커플링 현상에 의해 소정 크기의 전압으로 상승된 것을 알 수 있다.
이와 같이, 상기 하나의 스테이지가 한 프레임 동안 두 번 이상의 스캔펄스를 출력하게 되면, 액정패널에 표시되는 화상의 품질이 떨어지게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 스캔펄스를 출력할 때의 타이밍에는 제 1 노드를 충전상태로 유지하고, 이 외의 기간에는 제 1 노드를 계속적으로 방전시킴으로써 커플링현상에 의해 상기 제 1 노드가 충전되는 것을 방지할 수 있는 쉬프트 레지스터 및 이의 구동방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 스캔펄스를 차례로 공급하여 액정패널의 게이트 라인들을 순차적으로 활성화시키고, 상기 스캔펄스가 공급되는 시기를 제외한 나머지 기간에 제 1 전압원을 공급하여 상기 게이트 라인들을 비활성화시키는 다수개의 스테이지를 구비하며, 상기 각 스테이지가, 제 1 노드 및 제 2 노드의 충전 및 방전 상태를 제어하는 노드 제어부; 주기적으로 공급되는 제 1 클럭펄스들을 입력받으며, 상기 제 1 노드가 충전상태인 타이밍에 공급되는 제 1 클럭펄스를 상기 스캔펄스로서 출력하는 풀업 스위칭소자; 상기 제 2 노드의 충전상태에 응답하여, 입력되는 제 1 전압원을 출력하는 풀다운 스위칭소자; 상기 매 제 1 클럭펄스마다 상기 제 1 노드를 상기 제 1 전압원으로 방전시키는 방전부; 및, 상기 풀업 스위칭소자로부터 출력되는 스캔펄스에 응답하여, 상기 방전부의 동작을 차단시킴으로써 상기 제 1 노드를 충전상태로 유지시키는 차단부를 포함하여 구성됨을 그 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 스캔펄스를 차례로 공급하여 액정패널의 게이트 라인들을 순차적으로 활성화시키고, 상기 스캔펄스가 공급되는 시기를 제외한 나머지 기간에 제 1 전압원을 공급하여 상기 게이트 라인들을 비활성화시키는 다수개의 스테이지를 구비하며, 상기 각 스테이지가, 제 1 노드, 제 2 노드, 및 제 3 노드의 충전/방전 상태를 제어하는 노드 제어부; 주기적으로 공급되는 제 1 클럭펄스들을 입력받으며, 상기 제 1 노드가 충전상태인 타이밍에 공급되는 제 1 클럭펄스를 상기 스캔펄스로서 출력하는 풀업 스위칭소자; 상기 제 2 노드의 충전상태에 응답하여, 입력되는 제 1 전압원을 출력하는 제 1 풀다운 스위칭소자; 상기 제 3 노드의 충전상태에 응답하여, 입력되는 제 1 전압원을 출력하는 제 2 풀다운 스위칭소자; 상기 매 제 1 클럭펄스마다 상기 제 1 노드를 상기 제 1 전압원으로 방전시키는 방전부; 및, 상기 제 1 클럭펄스들 중 현재 출력하고자 하는 스캔펄스에 대응되는 제 1 클럭펄스에 응답하여, 상기 방전부의 동작을 차단시킴으로써 상기 제 1 노드를 충전상태로 유지시키는 차단부를 포함하여 구성됨을 그 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터의 구동방법은, 스캔펄스를 차례로 공급하여 액정패널의 게이트 라인들을 순차적으로 활성화시키고, 상기 스캔펄스가 공급되는 시기를 제외한 나머지 기간에 제 1 전압원을 공급하여 상기 게이트 라인들을 비활성화시키는 다수개의 스테이지를 구비하며, 상기 각 스테이지가, 제 1 노드 및 제 2 노드의 충전 및 방전 상태를 제어하는 노드 제어부와, 주기적으로 공급되는 클럭펄스들을 입력받으며, 상기 제 1 노드가 충전상태인 타이밍에 공급되는 상기 클럭펄스를 상기 스캔펄스로서 출력하는 풀업 스위칭소자와, 상기 제 2 노드의 충전상태에 응답하여, 입력되는 제 1 전압원을 출력하는 풀다운 스위칭소자를 포함하여 구성된 쉬프트 레지스터의 구동방법에 있어서, 상기 클럭펄스가 상기 풀업 스위칭소자에 인가될 때 마다 상기 제 1 노드를 방전시키되, 상기 클럭펄스가 상기 풀업 스위칭소자를 통해 스캔펄스로 출력되는 시점에 상기 제 1 노드를 충전상태로 유지시키는 것을 그 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터의 구동방법은, 스캔펄스를 차례로 공급하여 액정패널의 게이트 라인들을 순차적으로 활성화시키고, 상기 스캔펄스가 공급되는 시기를 제외한 나머지 기간에 제 1 전압원을 공급하여 상기 게이트 라인들을 비활성화시키는 다수개의 스테이지를 구비하며, 상기 각 스테이지가, 제 1 노드, 제 2 노드, 및 제 3 노드의 충전/방전 상태를 제어하는 노드 제어부와, 주기적으로 공급되는 제 1 클럭펄스들을 입력받으며, 상기 제 1 노드가 충전상태인 타이밍에 공급되는 제 1 클럭펄스를 상기 스캔펄스로서 출력하는 풀업 스위칭소자와, 상기 제 2 노드의 충전상태에 응답하여, 입력되는 제 1 전압원을 출력하는 제 1 풀다운 스위칭소자와, 상기 제 3 노드의 충전상태에 응 답하여, 입력되는 제 1 전압원을 출력하는 제 2 풀다운 스위칭소자를 포함하여 구성된 쉬프트 레지스터의 구동방법에 있어서, 상기 클럭펄스가 상기 풀업 스위칭소자에 인가될 때마다 상기 제 1 노드를 방전시키되, 상기 클럭펄스가 상기 풀업 스위칭소자를 통해 스캔펄스로 출력되는 시점에 상기 제 1 노드를 충전상태로 유지시키는 것을 그 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 쉬프트 레지스터를 상세히 설명하면 다음과 같다.
도 3은 본 발명의 제 1 실시예에 따른 쉬프트 레지스터를 나타낸 도면이다.
본 발명의 제 1 실시예에 따른 쉬프트 레지스터는, 도 3에 도시된 바와 같이, 서로 종속적으로 연결된 n개의 스테이지(BST1 내지 BSTn)들 및 하나의 더미 스테이지(BSTn+1)로 구성된다. 여기서, 각 스테이지들(BST1 내지 BSTn+1)은 하나씩의 스캔펄스(Vout1 내지 Voutn+1)를 출력하며, 이때 상기 제 1 스테이지(BST1)부터 더미 스테이지(BSTn+1)까지 차례로 스캔펄스(Vout1 내지 Voutn+1)를 출력한다. 이때, 상기 더미 스테이지(BSTn+1)를 제외한 상기 스테이지들(BST1 내지 BSTn)로부터 출력된 스캔펄스들(Vout1 내지 Voutn)은 상기 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다.
즉, 먼저, 제 1 스테이지(BST1)가 제 1 스캔펄스(Vout1)를 출력하고, 이어서 제 2 스테이지(BST2)가 제 2 스캔펄스(Vout2)를 출력하고, 다음으로, 제 3 스테이지(BST3)가 제 3 스캔펄스(Vout3)를 출력하고, ...., 마지막으로 제 n 스테이지(BSTn)가 제 n 스캔펄스(Voutn)를 출력한다. 한편, 상기 제 n 스테이지(BSTn)가 제 n 스캔펄스(Voutn)를 출력한 후, 더미 스테이지(BSTn+1)가 제 n+1 스캔펄스(Voutn+1)를 출력하는데, 이때, 상기 더미 스테이지(BSTn+1)로부터 출력된 제 n+1 스캔펄스(Voutn+1)는 게이트 라인에는 공급되지 않고, 상기 제 n 스테이지(BSTn)에만 공급된다.
한편, 이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(BST1 내지 BSTn+1)는 제 1 전압원(VDD) 및 제 2 전압원(VSS)과, 그리고 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 두 개의 클럭펄스를 인가받는다. 여기서, 상기 제 1 전압원(VDD)은 정극성의 전압원을 의미하며, 상기 제 2 전압원(VSS)은 부극성의 전압원을 의미한다.
여기서, 상기 스테이지들(BST1 내지 BSTn+1) 중 가장 상측에 위치한 제 1 스테이지(BST1)는, 상기 제 1 전압원(VDD), 제 2 전압원(VSS), 및 상기 제 1 내지 제 4 클럭펄들(CLK1 내지 CLK4) 중 두 개의 클럭펄스 외에도 스타트 펄스(SP)를 공급받는다.
한편, 상술한 바와 같이, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 서로 한 펄스폭만큼씩 위상지연되어 출력된다. 즉, 상기 제 2 클럭펄스(CLK2)는 상기 제 1 클럭펄스(CLK1)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 3 클럭펄스(CLK3)는 상기 제 2 클럭펄스(CLK2)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 4 클럭펄스(CLK4)는 상기 제 3 클럭펄스(CLK3)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)보다 한 펄스폭만큼 위상지연되어 출력된다.
한편, 상기 스테이지들(BST1 내지 BSTn+1) 중 제 1 스테이지(BST1)에 인가되는 스타트 펄스(SP)는 상기 클럭펄스(CLK1 내지 CLK4)보다 더 앞서 출력된다. 즉, 상기 스타트 펄스(SP)는 상기 제 1 클럭펄스(CLK1)보다 한 클럭펄스폭만큼 앞서 출력된다. 또한, 상기 스타트 펄스(SP)는 한 프레임에 한 번만 출력된다. 즉 매 프레임마다 상기 스타트 펄스(SP)가 가장 먼저 출력된 후, 제 1 내지 제 4 클럭펄스(CLK4)들이 차례로 출력된다. 이때, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들은 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된다. 따라서, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)와 제 2 클럭펄스(CLK2) 사이에 해당하는 기간에서 출력된다. 여기서, 상기 제 4 클럭펄스(CLK4)와 상기 스타트 펄스(SP)를 서로 동기시켜 출력할 수도 있다. 이때는 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 제 4 클럭펄스(CLK4)가 가장 먼저 출력된다.
한편, 본 발명에 따른 쉬프트 레지스터는 2개 이상의 클럭펄스를 사용할 수 있다. 즉, 본 발명에 따른 쉬프트 레지스터는 상기 제 1 내지 제 4 클럭펄스(CLK4)들 중 제 1 및 제 2 클럭펄스(CLK1, CLK2)만을 사용할 수도 있으며, 제 1 내지 제 3 클럭펄스(CLK1 내지 CLK3)만을 사용할 수도 있다. 또한, 본 발명에 따른 쉬프트 레지스터는, 순차적으로 출력되는 4개 이상의 클럭펄스들을 사용할 수도 있다.
여기서, 본 발명의 제 1 실시예에 따른 쉬프트 레지스터에 구비된 각 스테이지의 구성을 좀 더 구체적으로 설명하면 다음과 같다. 여기서, 제 1 내지 제 n 스 테이지(BSTn), 및 더미 스테이지(BSTn+1)의 구성은 모두 동일하므로 제 2 스테이지(BST2)만을 대표적으로 설명하기로 한다.
도 4는 도 3의 제 2 스테이지의 상세 구성을 나타낸 도면이다.
즉, 상기 제 2 스테이지(BST2)는, 도 3에 도시된 바와 같이, 제 1 노드(Q)의 충전 및 방전, 그리고 제 2 노드(QB)의 충전 및 방전을 제어하는 노드 제어부(400a)와, 상기 제 1 및 제 2 노드(QB)의 상태에 따라 스캔펄스 또는 제 2 전압원을 출력하여, 이를 액정패널의 제 2 게이트 라인에 공급하는 출력부(400b)와, 상기 제 1 노드(Q)를 방전시키는 방전부(400c)와, 상기 방전부(400c)의 동작을 차단시키는 차단부(400d)를 포함한다.
상기 제 1 노드(Q)와 제 2 노드(QB)는 서로 교번적으로 충전 및 방전되는데, 구체적으로 상기 제 1 노드(Q)가 충전된 상태일 때에는 상기 제 2 노드(QB)가 방전된 상태를 유지하며, 상기 제 2 노드(QB)가 충전된 상태일 때에는 상기 제 1 노드(Q)가 방전된 상태를 유지하게 된다. 이와 같은 제 1 노드(Q) 및 제 2 노드(QB)의 충전 및 방전 상태는 상기 노드 제어부(400a)에 구비된 다수개의 스위칭소자들(도시되지 않음)에 의해 제어된다.
상기 출력부(400b)는 풀업 트랜지스터(Tru)와 풀다운 트랜지스터(Trd)를 포함한다. 상기 풀업 트랜지스터(Tru)는 자신의 소스단자를 통해 주기적으로 출력되는 클럭펄스를 계속적으로 공급받는다. 이때, 상기 풀업 트랜지스터(Tru)는, 상기 제 1 노드(Q)가 충전상태인 타이밍에 공급되는 클럭펄스를 스캔펄스로서 출력한다.
상기 풀다운 트랜지스터(Trd)는, 자신의 드레인단자를 통해 제 2 전압원을 공급받는다. 이때, 상기 풀다운 트랜지스터(Trd)는, 상기 제 2 노드(QB)가 충전상태일때 제 2 전압원(VSS)을 출력한다.
상기 방전부(400c)는, 상기 클럭펄스가 공급될 때마다 상기 제 1 노드(Q)를 방전시킨다.
상기 차단부(400d)는, 자신이 속한 스테이지로부터 출력되는 스캔펄스를 전달받아, 상기 방전부(400c)의 동작을 차단시킨다. 즉, 상기 차단부(400d)는, 자신이 속한 스테이지로부터 출력된 스캔펄스에 응답하여, 상기 방전부(400c)의 동작을 차단시킴으로써 상기 제 1 노드(Q)의 방전이 더 이상 진행되지 않도록 한다. 다시말하면, 상기 차단부(400d)는 상기 클럭펄스들 중 상기 스캔펄스에 해당하는 어느 하나의 클럭펄스가 출력되는 시점에서, 상기 제 1 노드(Q)가 충전상태로 유지되도록 하는 역할을 한다.
나머지 제 1 스테이지(BST1), 제 3 내지 제 n 스테이지(BST3 내지 BSTn), 그리고 더미 스테이지(BSTn+1)도 상술한 제 2 스테이지(BST2)와 동일한 구성을 갖는다.
즉, 상기 방전부(400c) 및 차단부(400d)를 통해, 각 스테이지(BST1 내지 BSTn+1)는 스캔펄스를 출력하고자 하는 타이밍에는 자신의 제 1 노드(Q)를 충전상태로 유지함으로써 상기 스캔펄스가 정상적으로 출력되도록 하고 있다. 반면, 상기 각 스테이지(BST1 내지 BSTn+1)는, 상기 스캔펄스가 출력되는 기간을 제외한 나머지 기간에는 자신의 제 1 노드(Q)를 상기 클럭펄스에 따라 주기적으로 방전시킴으로써 상기 제 1 노드(Q)가 커플링현상에 의한 소정 전압으로 충전되는 것을 방지한 다. 이때, 상기 각 스테이지(BST1 내지 BSTn+1)는 자신의 스캔펄스를 출력한 후에, 자신의 제 1 노드(Q)를 상기 클럭펄스에 따라 주기적으로 방전시킨다.
여기서, 상기 제 2 스테이지(BST2)에 구비된 노드 제어부(400a), 출력부(400b), 및 방전부(400c)의 회로구성을 살펴보면 다음과 같다.
도 5는 제 2 스테이지에 구비된 노드 제어부, 출력부, 및 방전부의 회로구성을 나타낸 도면이다.
제 2 스테이지(BST2)의 노드 제어부(400a)는, 도 5에 도시된 바와 같이, 제 1 내지 제 6 NMOS 트랜지스터(Tr6)를 포함한다.
제 1 NMOS 트랜지스터(Tr1)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 즉, 상기 제 2 스테이지(BST2)의 제 1 NMOS 트랜지스터(Tr1)는, 제 1 스테이지(BST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 이를 위해, 상기 제 1 NMOS 트랜지스터(Tr1)의 게이트단자는 제 1 스테이지(BST1)에 접속되며, 소스단자는 제 1 전압원(VDD)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 1 노드(Q)에 접속된다.
제 2 NMOS 트랜지스터(Tr2)는, 상기 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 2 NMOS 트랜지스터(Tr2)의 게이트단자는 상기 제 1 노드(Q)에 접속되며, 소스단자는 제 2 노드(QB)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 3 NMOS 트랜지스터(Tr3)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 2 스테이지(BST2)의 제 3 NMOS 트랜지스터(Tr3)는, 제 1 스테이지(BST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여, 상기 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 3 NMOS 트랜지스터(Tr3)의 게이트단자는 상기 제 1 스테이지(BST1)에 접속되며, 소스단자는 제 2 노드(QB)에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 4 NMOS 트랜지스터(Tr4)는, 다음단 스테이지로부터 출력되는 스캔펄스에 동기된 클럭펄스에 응답하여, 상기 제 2 노드(QB)를 제 1 전압원(VDD)으로 충전시킨다. 즉, 상기 제 2 스테이지(BST2)의 제 4 NMOS 트랜지스터(Tr4)는, 제 3 스테이지(BST3)로부터 출력된 제 3 스캔펄스(Vout3)에 동기된 제 3 클럭펄스(CLK3)에 응답하여, 상기 제 2 노드(QB)를 제 1 전압원(VDD)으로 충전시킨다. 이를 위해, 상기 제 4 NMOS 트랜지스터(Tr4)의 게이트단자는 상기 제 3 클럭펄스(CLK3)를 전송하는 클럭라인에 접속되며, 소스단자는 제 1 전압원(VDD)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 2 노드(QB)에 접속된다.
제 5 NMOS 트랜지스터(Tr5)는, 상기 제 2 노드(QB)에 충전된 제 1 전압원(VDD)에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자는 상기 제 2 노드(QB)에 접속되며, 소스단자는 상기 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 6 NMOS 트랜지스터(Tr6)는, 다음단 스테이지로부터 출력되는 스캔펄스에 응답하여, 상기 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 2 스테이지(BST2)의 제 6 NMOS 트랜지스터(Tr6)는, 제 3 스테이지(BST3)로부터의 제 3 스캔펄스(Vout3)에 응답하여, 상기 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 6 NMOS 트랜지스터(Tr6)의 게이트단자는 상기 제 3 스테이지(BST3)에 접속되며, 소스단자는 상기 제 1 노드(Q)에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
그리고, 제 2 스테이지(BST2)의 출력부(400b)는, 상술한 풀업 트랜지스터(Tru) 및 풀다운 트랜지스터(Trd)를 포함한다.
풀업 트랜지스터(Tru)는, 상기 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 4 NMOS 트랜지스터(Tr4)의 게이트단자에 인가되는 클럭펄스보다 한 클럭펄스폭만큼 앞선 클럭펄스를 스캔펄스로서 출력한다. 즉, 상기 제 2 스테이지(BST2)의 풀업 트랜지스터(Tru)는, 상기 제 3 클럭펄스(CLK3)보다 한 펄스폭만큼 앞선 제 2 클럭펄스(CLK2)를 제 2 스캔펄스(Vout2)로서 출력한다. 그리고, 이 출력된 제 2 스캔펄스(Vout2)를 자신이 속한 스테이지에 접속된 게이트 라인, 이전단의 스테이지, 및 다음단의 스테이지에 공급한다. 즉, 상기 풀업 트랜지스터(Tru)는, 상기 제 2 스캔펄스(Vout2)를 제 2 게이트 라인을 구동하기 위한 제 2 스캔펄스(Vout2)로서 출력한다. 이 제 2 스캔펄스(Vout2)는 상기 제 2 게이트 라인, 제 1 스테이지(BST1), 및 제 3 스테이지(BST3)에도 공급된다.
여기서, 상기 제 1 스테이지(BST1)에 공급된 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(BST1)를 디스에이블시키고, 상기 제 3 스테이지(BST3)에 공급된 제 2 스캔펄스(Vout2)는 상기 제 3 스테이지(BST3)를 인에이블시킨다. 이를 위해, 상기 풀업 트랜지스터(Tru)의 게이트단자는 제 1 노드(Q)에 접속되어 있으며, 소스단자는 제 2 클럭펄스(CLK2)를 전송하는 클럭라인에 접속되어 있으며, 드레인단자는 제 2 게이트 라인, 제 1 스테이지(BST1), 및 제 3 스테이지(BST3)에 공통으로 접속된다.
풀다운 트랜지스터(Trd)는, 상기 제 2 노드(QB)에 충전된 제 1 전압원(VDD)에 응답하여, 제 2 전압원(VSS)을 출력한다. 그리고, 이 제 2 전압원(VSS)을 자신이 속한 스테이지에 접속된 게이트 라인, 이전단의 스테이지, 및 다음단의 스테이지에 공급한다. 즉, 상기 제 2 스테이지(BST2)의 풀다운 트랜지스터(Trd)는, 상기 제 2 전압원(VSS)을 제 2 게이트 라인, 제 1 스테이지(BST1), 및 제 3 스테이지(BST3)에 공급한다. 상기 제 2 게이트 라인에 공급된 제 2 전압원(VSS)은 상기 제 2 게이트 라인을 비활성화시키는 신호로서 기능한다. 이를 위해, 상기 풀다운 트랜지스터(Trd)의 게이트단자는 상기 제 2 노드(QB)에 접속되며, 소스단자는 제 2 게이트 라인, 제 1 스테이지(BST1), 및 제 3 스테이지(BST3)에 공통으로 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
그리고, 제 2 스테이지(BST2)의 방전부(400c)는 제 7 내지 제 9 NMOS 트랜지스터(Tr7 내지 Tr9)를 구비한다.
제 7 NMOS 트랜지스터(Tr7)는, 풀업 트랜지스터(Tru)의 소스단자에 공급되는 클럭펄스에 응답하여, 상기 클럭펄스를 제 8 NMOS 트랜지스터(Tr8)에 공급한다. 즉 , 상기 제 7 NMOS 트랜지스터(Tr7)는 제 2 클럭펄스(CLK2)에 응답하여, 상기 제 2 클럭펄스(CLK2)를 제 8 NMOS 트랜지스터(Tr8)에 공급한다. 이를 위해, 상기 제 7 NMOS 트랜지스터(Tr7)의 게이트단자는 제 2 클럭펄스(CLK2)를 전송하는 클럭라인에 접속되며, 소스단자는 상기 클럭펄스를 전송하는 클럭라인에 접속되며, 드레인단자는 상기 제 8 NMOS 트랜지스터(Tr8)의 게이트단자에 접속된다.
제 8 NMOS 트랜지스터(Tr8)는, 상기 제 7 NMOS 트랜지스터(Tr7)를 통해 공급되는 클럭펄스에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 8 NMOS 트랜지스터(Tr8)는, 상기 제 7 NMOS 트랜지스터(Tr7)를 통해 공급되는 제 2 클럭펄스(CLK2)에 응답하여, 상기 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 8 NMOS 트랜지스터(Tr8)의 게이트단자는 상기 제 7 NMOS 트랜지스터(Tr7)의 드레이단자에 접속되며, 소스단자는 상기 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 9 NMOS 트랜지스터(Tr9)는, 다음단 스테이지로부터 출력되는 스캔펄스에 동기된 클럭펄스에 응답하여, 상기 제 8 NMOS 트랜지스터(Tr8)를 오프시킨다. 즉, 상기 재 2 스테이지(BST2)의 제 9 NMOS 트랜지스터(Tr9)는 제 3 스테이지(BST3)로부터 출력된 제 3 스캔펄스(Vout3)에 동기된 제 3 클럭펄스(CLK3)에 응답하여, 상기 제 8 NMOS 트랜지스터(Tr8)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 8 NMOS 트랜지스터(Tr8)를 턴-오프시킨다. 이를 위해, 상기 제 9 NMOS 트랜지스터(Tr9)의 게이트단자는 제 3 클럭펄스(CLK3)를 전송하는 클럭라인에 접속되 며, 소스단자는 상기 제 8 NMOS 트랜지스터(Tr8)의 게이트단자에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
한편, 상기 방전부(400c)는 상기 제 8 NMOS 트랜지스터(Tr8)만으로 구성하여도 가능하다. 이때, 상기 제 8 NMOS 트랜지스터(Tr8)는, 상기 풀업 트랜지스터(Tru)의 소스단자에 공급되는 클럭펄스에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 8 NMOS 트랜지스터(Tr8)는, 상기 제 2 클럭펄스(CLK2)에 응답하여, 상기 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 8 NMOS 트랜지스터(Tr8)의 게이트단자는 상기 제 2 클럭펄스(CLK2)를 전송하는 클럭라인에 접속되며, 소스단자는 상기 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 공급하는 전원라인에 접속된다.
또한, 상기 방전부(400c)는 상기 제 8 및 제 9 NMOS 트랜지스터(Tr8, Tr9)만으로 구성하여도 무방하다. 또한, 상기 방전부(400c)는 상기 제 7 및 제 8 NMOS 트랜지스터(Tr7, Tr8)만으로 구성하여도 무방하다.
그리고, 제 2 스테이지(BST2)의 차단부(400d)는, 제 10 NMOS 트랜지스터(Tr10)를 포함한다.
상기 제 10 NMOS 트랜지스터(Tr10)는 자신이 속한 스테이지로부터 출력되는 스캔펄스에 응답하여, 상기 방전부(400c)의 제 8 NMOS 트랜지스터(Tr8)를 턴-오프시킴으로써 상기 방전부(400c)의 동작을 오프시킨다. 즉, 상기 제 10 NMOS 트랜지스터(Tr10)는 제 2 스테이지(BST2)로부터 출력되는 제 2 스캔펄스(Vout2)에 응답하여, 상기 방전부(400c)의 제 8 NMOS 트랜지스터(Tr8)의 게이트단자에 제 2 전압원 (VSS)을 공급함으로써 상기 제 8 NMOS 트랜지스터(Tr8)를 턴-오프시킨다. 이를 위해, 상기 제 10 NMOS 트랜지스터(Tr10)의 게이트단자는 제 2 스테이지(BST2)의 출력부(400b)의 출력단자(즉, 풀업 트랜지스터(Tru)의 드레인단자이며, 상기 풀다운 트랜지스터(Trd)의 소스단자에 해당하는 단자)에 접속되며, 소스단자는 제 8 NMOS 트랜지스터(Tr8)의 게이트단자에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
한편, 제 1 스테이지(BST1), 제 3 내지 제 n 스테이지(BSTn), 및 더미 스테이지(BSTn+1)도 상기와 같은 구성을 갖는다.
단, 제 1 스테이지(BST1)의 이전단에는 스테이지가 존재하지 않기 때문에, 상기 제 1 스테이지(BST1)에 구비된 제 1 NMOS 및 제 3 NMOS 트랜지스터(Tr1, Tr3)는 타이밍 콘트롤러로부터의 스타트 펄스(SP)를 공급받는다. 즉, 상기 제 1 스테이지(BST1)에 구비된 제 1 NMOS 트랜지스터(Tr1)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 그리고, 상기 제 3 NMOS 트랜지스터(Tr3)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다.
또한, 상기와 같은 이유로 인해, 상기 제 1 스테이지(BST1)에 구비된 풀업 트랜지스터(Tru)의 드레인단자는 제 1 게이트 라인 및 제 2 스테이지(BST2)에 공통으로 접속되고, 상기 제 1 스테이지(BST1)에 구비된 풀다운 트랜지스터(Trd)의 소스단자는 제 1 게이트 라인 및 제 2 스테이지(BST2)에 공통으로 접속된다.
그리고, 상기 더미 스테이지(BSTn+1)의 다음단에는 스테이지가 존재하기 않 는다. 또한, 상기 더미 스테이지(BSTn+1)는, 게이트 라인에 스캔펄스를 공급하지 않으며, 자신으로부터 출력된 제 n+1 스캔펄스(Voutn+1)를 이전단의 스테이지(즉, 제 n 스테이지(BSTn))에 공급하여 상기 제 n 스테이지(BSTn)를 디스에이블시키는 기능을 한다. 따라서, 상기 더미 스테이지(BSTn+1)에 구비된 풀업 트랜지스터(Tru)의 드레인단자 및 풀다운 트랜지스터(Trd)의 소스단자는 제 n 스테이지(BSTn)에 공통으로 접속된다.
이와 같이 구성된 본 발명의 제 1 실시예에 따른 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.
도 6은 도 3의 제 1 내지 제 3 스테이지를 나타낸 도면이다. 그리고, 도 7은 도 6의 스테이지에 공급되는 각종 신호, 및 상기 스테이지로부터 출력되는 스캔펄스에 대한 타이밍도이다.
먼저, 인에이블 기간(T0)동안의 동작을 설명하면 다음과 같다.
상기 인에이블 기간(T0)동안에는, 도 7에 도시된 바와 같이, 타이밍 콘트롤러로부터 출력되는 스타트 펄스(SP)만 하이상태를 유지하고, 나머지 스타트 펄스(SP)는 로우 상태를 유지한다.
상기 타이밍 콘트롤러로부터 출력된 스타트 펄스(SP)는 제 1 스테이지(BST1)에 입력된다. 구체적으로, 도 6에 도시된 바와 같이, 상기 스타트 펄스(SP)는 상기 제 1 스테이지(BST1)에 구비된 제 1 NMOS 트랜지스터(Tr1)의 게이트단자와, 제 3 NMOS 트랜지스터(Tr3)의 게이트단자에 입력된다. 그러면, 상기 제 1 및 제 3 NMOS 트랜지스터(Tr1, Tr3)는 턴-온되며, 이때, 상기 턴-온된 제 1 NMOS 트랜지스터 (Tr1)를 통해 제 1 전압원(VDD)이 제 1 노드(Q)에 인가된다. 이에 따라, 상기 제 1 노드(Q)가 충전되며, 상기 충전된 제 1 노드(Q)에 게이트단자가 접속된 풀업 트랜지스터(Tru)가 턴-온된다. 그리고, 상기 턴-온된 제 3 NMOS 트랜지스터(Tr3)를 통해 제 2 전압원(VSS)이 제 2 노드(QB)에 공급된다. 따라서, 상기 제 2 전압원(VSS)에 의해 상기 제 2 노드(QB)는 방전되고, 상기 제 2 노드(QB)에 게이트단자가 접속된 풀다운 트랜지스터(Trd)가 턴-오프된다.
이와 같이, 상기 인에이블 기간(T0)동안에는, 도 7에 도시된 바와 같이, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)가 제 1 전압원(VDD)으로 충전되고, 상기 제 2 노드(QB)가 제 2 전압원(VSS)으로 방전됨으로써, 상기 제 1 스테이지(BST1)가 인에이블된다.
이어서, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.
제 1 기간(T1)동안에는, 도 7에 도시된 바와 같이, 제 1 클럭펄스(CLK1)만 하이상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다. 따라서, 상기 로우 상태의 스타트 펄스(SP)에 응답하여 상기 제 1 스테이지(BST1)의 제 1 및 제 3 NMOS 트랜지스터(Tr1, Tr3)는 턴-오프되고, 이에 따라 상기 제 1 스테이지(BST1)의 제 1 노드(Q)는 플로팅 상태로 유지된다.
한편, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)가 상기 인에이블 기간(T0)동안 인가되었던 제 1 전압원(VDD)으로 계속 유지됨에 따라, 상기 제 1 스테이지(BST1)의 풀업 트랜지스터(Tru)는 턴-온상태를 유지한다. 이때, 상기 턴-온된 풀업 트랜지스터(Tru)의 소스단자에 상기 제 1 클럭펄스(CLK1)가 인가됨에 따라, 도 7에 도시된 바와 같이, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)에 충전된 제 1 전압원(VDD)은 부트스트랩핑에 의해 증폭된다. 따라서, 상기 제 1 스테이지(BST1)의 풀업 트랜지스터(Tru)의 소스단자에 인가된 제 1 클럭펄스(CLK1)는 상기 풀업 트랜지스터(Tru)의 드레인단자를 통해 안정적으로 출력된다. 이때, 도 7에 도시된 바와 같이, 상기 출력된 제 1 클럭펄스(CLK1)는 제 1 게이트 라인에 인가되어 상기 제 1 게이트 라인을 구동시키는 제 1 스캔펄스(Vout1)로서 작용한다. 이 제 1 스캔펄스(Vout1)는 제 1 스테이지(BST1)의 차단부(400d)에 공급된다. 구체적으로, 상기 제 1 스캔펄스(Vout1)는 상기 제 1 스테이지(BST1)의 차단부(400d)에 구비된 제 10 NMOS 트랜지스터(Tr10)의 게이트단자에 입력되어, 상기 차단부(400d)의 제 10 NMOS 트랜지스터(Tr10)를 턴-온시킨다. 그러면, 상기 턴-온된 제 10 NMOS 트랜지스터(Tr10)를 통해 제 2 전압원(VSS)이 상기 제 1 스테이지(BST1)에 구비된 방전부(400c)에 공급된다. 구체적으로, 상기 제 2 전압원(VSS)은 상기 제 1 스테이지(BST1)의 방전부(400c)에 구비된 제 8 NMOS 트랜지스터(Tr8)의 게이트단자에 인가된다.
한편, 상기 제 1 기간(T1)에 제 1 클럭펄스(CLK1)는 제 1 스테이지(BST1)의 방전부(400c)에도 공급된다. 구체적으로, 상기 제 1 클럭펄스(CLK1)는 상기 제 1 스테이지(BST1)의 방전부(400c)에 구비된 제 7 NMOS 트랜지스터(Tr7)의 게이트단자 및 소스단자에 함께 공급된다. 따라서, 상기 턴-온된 제 7 NMOS 트랜지스터(Tr7)를 통해 상기 제 1 클럭펄스(CLK1)가 제 8 NMOS 트랜지스터(Tr8)의 게이트단자에 공급된다.
이와 같이, 상기 제 1 기간(T1)동안 제 1 스테이지(BST1)의 방전부(400c)에 구비된 제 8 NMOS 트랜지스터(Tr8)의 게이트단자에는, 상기 제 1 클럭펄스(CLK1)와 제 2 전압원(VSS)이 동시에 인가된다. 이때, 상기 제 8 NMOS 트랜지스터(Tr8)의 게이트단자에 제 2 전압원(VSS)을 공급하는 제 10 NMOS 트랜지스터(Tr10)의 채널폭이, 상기 제 8 NMOS 트랜지스터(Tr8)의 게이트단자에 제 1 클럭펄스(CLK1)를 공급하는 제 7 NMOS 트랜지스터(Tr7)의 채널폭보다 더 크기 때문에, 상기 제 8 NMOS 트랜지스터(Tr8)의 게이트단자에는 제 2 전압원(VSS)이 인가된다. 따라서, 상기 제 1 스테이지(BST1)의 제 8 NMOS 트랜지스터(Tr8)는 턴-오프된다. 즉, 상기 제 1 스테이지(BST1)의 방전부(400c)가 구동하지 않는다. 따라서, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)는 인에이블 기간에 공급되었던 제 1 전압원(VDD)으로 충전된 상태를 유지한다. 따라서, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)에 접속된 풀업 트랜지스터(Tru)는 턴-온상태를 유지하며, 이에 의해 제 1 기간에 상기 풀업 트랜지스터(Tru)에 공급된 제 1 클럭펄스(CLK1)는 제 1 스캔펄스(Vout1)로서 제 1 게이트 라인에 정상적으로 공급된다.
다시말하면, 상기 제 1 기간, 즉 상기 제 1 스테이지(BST1)가 제 1 클럭펄스(CLK1)를 제 1 스캔펄스(Vout1)로서 출력하는 타이밍에는, 상기 제 1 스테이지(BST1)의 차단부(400d)가 동작하고 이에 의해 상기 방전부(400c)가 동작을 하지 않는다. 따라서, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)는 충전상태를 유지하고, 이로 인해 상기 제 1 스테이지(BST1)는 정상적으로 제 1 클럭펄스(CLK1)를 제 1 스캔펄스(Vout1)로서 출력한다.
한편, 상기 제 1 기간(T1)에 제 1 스테이지(BST1)로부터 출력된 제 1 스캔펄스(Vout1)는, 제 2 스테이지(BST2)에도 입력된다. 구체적으로, 도 6에 도시된 바와 같이, 상기 제 1 스캔펄스(Vout1)는 상기 제 2 스테이지(BST2)에 구비된 제 1 NMOS 트랜지스터(Tr1)의 게이트단자와, 제 3 NMOS 트랜지스터(Tr3)의 게이트단자에 입력된다. 여기서, 상기 제 2 스테이지(BST2)에 공급된 제 1 스캔펄스(Vout1)는, 상기 제 1 스테이지(BST1)에 공급된 스타트 펄스(SP)와 동일한 역할을 하는 것으로, 상기 제 1 스캔펄스(Vout1)에 응답하여 상기 제 2 스테이지(BST2)는 인에이블된다. 즉, 상기 제 1 스캔펄스(Vout1)에 의해 상기 제 2 스테이지(BST2)의 제 1 노드(Q)가 제 1 전압원(VDD)으로 충전되고, 제 2 노드(QB)가 제 2 전압원(VSS)으로 방전된다. 다시말하면, 상기 제 1 스캔펄스(Vout1)는 상기 제 2 스테이지(BST2)의 제 1 NMOS 트랜지스터(Tr1)를 턴-온시킴으로써, 상기 제 2 스테이지(BST2)의 제 1 노드(Q)에 제 1 전압원(VDD)이 공급되도록 한다. 또한, 상기 제 1 스캔펄스(Vout1)는 상기 제 2 스테이지(BST2)의 제 3 NMOS 트랜지스터(Tr3)를 턴-온시킴으로써, 상기 제 2 스테이지(BST2)의 제 2 노드(QB)에 제 2 전압원(VSS)이 공급되도록 한다.
요약하면, 상기 제 1 기간(T1)동안에 제 1 스테이지(BST1)로부터 출력된 제 1 스캔펄스(Vout1)는 제 1 게이트 라인을 구동함과 동시에, 도 7에 도시된 바와 같이, 상기 제 2 스테이지(BST2)의 제 1 노드(Q)를 충전시키고, 제 2 노드(QB)를 방전시킴으로써 상기 제 2 스테이지(BST2)를 인에이블시킨다.
이어서, 제 2 기간(T2)동안의 동작을 설명하면 다음과 같다.
상기 제 2 기간(T2)동안에는, 도 7에 도시된 바와 같이, 제 2 클럭펄스 (CLK2)만 하이상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.
따라서, 제 1 기간(T1)에 인가되었던 상기 제 1 스테이지(BST1)로부터의 제 1 스캔펄스(Vout1)가 제 2 기간에서 로우 상태로 변함에 따라, 이를 게이트단자를 통해 인가받는 상기 제 2 스테이지(BST2)의 제 1 및 제 3 NMOS 트랜지스터(Tr1, Tr3)는 턴-오프되고, 이에 따라 상기 제 2 스테이지(BST2)의 제 1 노드(Q)는 플로팅 상태로 유지된다. 한편, 상기 제 2 스테이지(BST2)의 제 1 노드(Q)가 상기 제 1 기간(T1)동안 인가되었던 제 1 전압원(VDD)으로 계속 유지됨에 따라, 상기 제 2 스테이지(BST2)에 구비된 풀업 트랜지스터(Tru)는 턴-온상태를 유지한다. 이때, 상기 제 2 스테이지(BST2)의 풀업 트랜지스터(Tru)의 소스단자에 상기 제 2 클럭펄스(CLK2)가 인가됨에 따라, 상기 제 2 스테이지(BST2)의 제 1 노드(Q)에 충전된 제 1 전압원(VDD)은 부트스트랩핑에 의해 증폭된다. 따라서, 상기 풀업 트랜지스터(Tru)의 소스단자에 인가된 제 2 클럭펄스(CLK2)는 상기 풀업 트랜지스터(Tru)의 드레인단자를 통해 안정적으로 출력된다. 이때, 도 7에 도시된 바와 같이, 상기 제 2 스테이지(BST2)로부터 출력되는 상기 제 2 클럭펄스(CLK2)는 제 2 게이트 라인에 인가되어 상기 제 2 게이트 라인을 구동시키는 제 2 스캔펄스(Vout2)로서 작용한다.
한편, 상기 제 2 기간(T2)에 상기 제 2 스테이지(BST2)는, 상술한 제 1 스테이지(BST1)와 마찬가지로, 자신으로부터 출력된 제 2 스캔펄스(Vout2)를 사용하여 자신의 차단부(400d)를 동작시키고, 방전부(400c)를 오프시킨다. 따라서, 상기 제 2 기간(T2)에 상기 제 2 스테이지(BST2)의 제 1 노드(Q)는 충전상태로 유지되고, 이에 의해 안정적으로 제 2 스캔펄스(Vout2)를 제 2 게이트 라인에 공급한다.
한편, 상기 제 2 스테이지(BST2)로부터 출력되는 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(BST1)에도 입력된다. 구체적으로, 도 6에 도시된 바와 같이, 상기 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(BST1)에 구비된 제 6 NMOS 트랜지스터(Tr6)의 게이트단자에 입력된다. 여기서, 상기 제 2 스캔펄스(Vout2)에 의해서 상기 제 1 스테이지(BST1)의 제 6 NMOS 트랜지스터(Tr6)가 턴-온됨에 따라, 상기 제 2 전압원(VSS)이 상기 턴-온된 제 6 NMOS 트랜지스터(Tr6)를 통해 상기 제 1 스테이지(BST1)의 제 1 노드(Q)에 공급된다. 따라서, 도 7에 도시된 바와 같이, 상기 제 2 전압원(VSS)에 의해 상기 제 1 스테이지(BST1)의 제 1 노드(Q)는 방전된다. 그러면, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)에 게이트단자가 접속된 상기 풀업 트랜지스터(Tru)가 턴-오프된다.
한편, 이 제 2 기간(T2)에 출력된 상기 제 2 클럭펄스(CLK2)는 상기 제 1 스테이지(BST1)의 제 4 NMOS 트랜지스터(Tr4)의 게이트단자에도 인가되고, 이에 따라 상기 제 1 스테이지(BST1)의 제 4 NMOS 트랜지스터(Tr4)는 턴-온된다. 이때, 상기 턴-온된 제 4 NMOS 트랜지스터(Tr4)를 통해 제 1 전압원(VDD)이 제 1 스테이지(BST1)의 제 2 노드(QB)에 공급된다. 따라서, 도 7에 도시된 바와 같이, 상기 제 1 전압원(VDD)에 의해 상기 제 1 스테이지(BST1)의 제 2 노드(QB)는 충전된다. 그러면, 상기 제 2 스테이지(BST2)의 제 2 노드(QB)에 접속된 풀다운 트랜지스터(Trd)가 턴-온된다. 이때, 상기 턴-온된 풀다운 트랜지스터(Trd)를 통해 제 2 전압원(VSS)이 제 1 게이트 라인에 공급된다. 따라서, 이 제 2 전압원(VSS)은 상기 게이트 라인을 비활성화시키는 신호로서 작용한다.
이와 같이, 상기 제 2 스테이지(BST2)로부터 출력된 제 2 스캔펄스(Vout2)는, 자신에 동기된 제 2 클럭펄스(CLK2)와 함께 상기 제 1 스테이지(BST1)의 제 1 노드(Q)를 방전시키고 제 2 노드(QB)를 충전시킴으로써, 상기 제 1 스테이지(BST1)를 인에이블시킨다.
또한, 상기 제 2 기간(T2)에 출력된 제 2 클럭펄스(CLK2)는 상기 제 1 스테이지(BST1)에 구비된 방전부(400c)에도 공급된다. 구체적으로, 상기 제 2 클럭펄스(CLK2)는 상기 제 1 스테이지(BST1)의 방전부(400c)에 구비된 제 9 NMOS 트랜지스터(Tr9)의 게이트단자에 입력된다. 따라서, 상기 제 1 스테이지(BST1)의 제 9 NMOS 트랜지스터(Tr9)는 턴-온된다. 따라서, 상기 턴-온된 제 9 NMOS 트랜지스터(Tr9)를 통해, 제 2 전압원(VSS)이 상기 제 1 스테이지(BST1)의 방전부(400c)에 구비된 제 8 NMOS 트랜지스터(Tr8)의 게이트단자에 인가된다. 상기 방전부(400c)에 구비된 제 9 NMOS 트랜지스터(Tr9)는 상기 제 8 NMOS 트랜지스터(Tr8)의 열화를 방지하기 위한 스위칭소자이다. 즉, 상기 제 1 클럭펄스(CLK1) 주기적으로 출력됨에 따라, 상기 방전부(400c)에 구비된 제 8 NMOS 트랜지스터(Tr8)의 게이트단자에는 제 2 전압원(VSS)보다는 제 1 클럭펄스(CLK1)가 더 많은 시간동안 인가된다. 따라서, 상기 제 8 NMOS 트랜지스터(Tr8)의 문턱전압이 특성이 변화할 수 있다. 이를 방지하기 위해, 상기 제 9 NMOS 트랜지스터(Tr9)는 다음단의 스테이지가 스캔펄스를 출력할 때, 이에 동기된 클럭펄스를 공급받아 상기 방전부(400c)에 구비된 제 8 NMOS 트랜지스터(Tr8)의 게이트단자에 제 2 전압원(VSS)을 공급한다. 이렇게 함으로써, 상기 제 8 NMOS 트랜지스터(Tr8)의 게이트단자에 좀 더 많은 시간동안 제 2 전압원(VSS) 을 공급할 수 있다.
한편, 이 제 2 기간(T2)동안, 상기 제 2 스테이지(BST2)로부터 출력된 제 2 스캔펄스(Vout2)는 제 3 스테이지(BST3)에도 입력된다. 구체적으로, 도 6에 도시된 바와 같이, 상기 제 2 스캔펄스(Vout2)는 상기 제 3 스테이지(BST3)에 구비된 제 1 및 제 3 NMOS 트랜지스터(Tr1, Tr3)의 게이트단자에 입력된다. 따라서, 상술한 바와 같은 방식으로, 상기 제 3 스테이지(BST3)의 제 1 노드(Q)가 충전되고, 제 2 노드(QB)가 방전된다. 즉, 상기 제 2 스캔펄스(Vout2)에 의해서 상기 제 3 스테이지(BST3)는 인에이블된다.
요약하면, 제 2 기간(T2)동안에는, 상기 제 2 스테이지(BST2)로부터 제 2 스캔펄스(Vout2)가 출력된다. 이 제 2 스캔펄스(Vout2)는 제 2 게이트 라인을 구동시킨다. 또한, 상기 제 2 스캔펄스(Vout2)는, 자신에 동기된 제 2 클럭펄스(CLK2)와 함께 제 1 스테이지(BST1)를 디스에이블시킨다. 또한, 상기 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(BST1)의 방전부(400c)에 공급되어 제 8 NMOS 트랜지스터(Tr8)의 열화가 방지되도록 한다. 또한, 상기 제 2 스캔펄스(Vout2)는 제 3 스테이지(BST3)를 인에이블시킨다.
이와 같은 방식으로, 제 3 기간(T3)동안에는, 상기 제 3 스테이지(BST3)로부터 제 3 스캔펄스(Vout3)가 출력된다. 이 제 3 스캔펄스(Vout3)는 제 3 게이트 라인을 구동시킨다. 또한, 상기 제 3 스캔펄스(Vout3)는, 자신에 동기된 제 3 클럭펄스(CLK3)와 함께 제 2 스테이지(BST2)를 디스에이블시킨다. 또한, 상기 제 3 스캔펄스(Vout3)는 상기 제 2 스테이지(BST2)의 방전부(400c)에 공급되어 제 8 NMOS 트 랜지스터(Tr8)의 열화가 방지되도록 한다. 또한, 상기 제 3 스캔펄스(Vout3)는 제 4 스테이지(BST4)를 인에이블시킨다.
그리고, 제 4 기간(T4)동안에는, 상기 제 4 스테이지(BST4)로부터 제 4 스캔펄스(Vout4)가 출력된다. 이 제 4 스캔펄스(Vout4)는 제 4 게이트 라인을 구동시킨다. 또한, 상기 제 4 스캔펄스(Vout4)는, 자신에 동기된 제 4 클럭펄스(CLK4)와 함께 제 3 스테이지(BST3)를 디스에이블시킨다. 또한, 상기 제 4 스캔펄스(Vout4)는 상기 제 3 스테이지(BST3)의 방전부(400c)에 공급되어 제 8 NMOS 트랜지스터(Tr8)의 열화가 방지되도록 한다. 또한, 상기 제 4 스캔펄스(Vout4)는 제 5 스테이지를 인에이블시킨다.
이어서, 제 5 기간(T5)동안의 동작을 설명하면 다음과 같다.
이 제 5 기간(T5)에, 상기 제 5 스테이지로부터 제 5 스캔펄스가 출력된다. 이 제 5 스캔펄스는 제 5 게이트 라인을 구동시킨다. 한편, 상기 제 5 기간(T5)에는 제 1 클럭펄스(CLK1)가 다시 출력된다. 즉, 상기 제 5 기간(T5)에는 제 1 클럭펄스(CLK1)가 다시 하이상태를 유지한다. 따라서, 상기 제 5 기간(T5)에 상기 제 5 스테이지는 제 1 클럭펄스(CLK1)를 제 5 스캔펄스로서 출력한다. 이때, 상기 제 5 기간(T5)에 출력된 제 1 클럭펄스(CLK1)는 상기 제 5 스테이지뿐만 아니라, 제 1 스테이지(BST1)에도 공급된다. 구체적으로, 상기 제 1 클럭펄스(CLK1)는 상기 제 5 스테이지에 구비된 풀업 트랜지스터(Tru)의 소스단자와, 상기 제 1 스테이지(BST1)에 구비된 풀업 트랜지스터(Tru)의 소스단자에 함께 공급된다. 이 제 5 기간(T5)에 상기 제 1 스테이지(BST1)의 제 1 노드(Q)는 방전상태이고, 상기 제 5 스테이지의 제 1 노드(Q)는 충전상태이므로, 상기 제 5 스테이지만이 상기 제 1 클럭펄스(CLK1)를 제 5 스캔펄스로서 출력할 수 있다.
그러나, 상기 제 1 스테이지(BST1)의 풀업 트랜지스터(Tru)의 소스단자에 상기 제 1 클럭펄스(CLK1)가 인가됨에 따라, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)와 상기 제 1 클럭펄스(CLK1)가 인가된 풀업 트랜지스터(Tru)의 소스단자간에 커플링현상이 발생한다. 이 커플링현상에 의해 상기 제 1 스테이지(BST1)의 제 1 노드(Q)가 소정의 전압으로 충전될 수 있다. 이 제 1 스테이지(BST1)의 제 1 노드(Q)는 상기 제 1 클럭펄스(CLK1)가 계속적으로 인가됨에 따라, 더 큰 전압으로 충전되며, 이로 인해 상기 제 1 스테이지(BST1)의 제 1 노드(Q)가 상기 제 1 스테이지(BST1)의 풀업 트랜지스터(Tru)를 턴-온시킬 정도의 크기를 갖는 전압으로 충전될 수 있다. 그러면, 상기 제 5 기간(T5)에 두 개의 스테이지, 즉 제 1 및 제 5 스테이지로부터 스캔펄스가 동시에 출력되는 문제점이 발생한다. 여기서, 상기 제 5 기간에 상기 제 5 스테이지로부터 출력된 스캔펄스는 올바른 출력이다. 하지만, 상기 제 1 스테이지(BST1)로부터 출력된 스캔펄스는 잘못된 출력이다. 결국, 상기 제 1 스테이지(BST1)는 한 프레임동안 두 번 이상의 출력을 발생시킬 수 있다. 즉, 상기 제 1 스테이지는(BST1)은 제 1 기간(T1)과 제 5 기간(T5)에서 출력을 발생시킬 수 있다. 물론, 상기 제 1 스테이지(BST1) 뿐만 아니라, 나머지 스테이지도 상술한 바와 같은 원인으로 두 번 이상의 멀티 출력을 발생시킬 수 있다.
이러한 커플링 현상에 의한 멀티 출력을 방지하기 위해, 자신의 출력이 아닌 기간에 각 스테이지(BST1 내지 BSTn+1)의 방전부(400c)가 동작한다. 이를 좀 더 구 체적으로 설명하면 다음과 같다.
상술한 바와 같이, 제 5 기간(T5)에는 제 1 클럭펄스(CLK1)가 출력된다. 이 제 5 기간(T5)에 출력되는 제 1 클럭펄스(CLK1)는 제 1 기간(T1)에 출력되었던 제 1 클럭펄스(CLK1)와 네 클럭펄스폭 만큼에 해당하는 시간차를 갖는다. 상기 제 5 기간(T5)에 출력된 제 1 클럭펄스(CLK1)는 상기 제 1 스테이지(BST1)의 방전부(400c)에 공급되어, 상기 방전부(400c)를 동작시킨다. 즉, 상기 제 1 클럭펄스(CLK1)는 상기 제 1 스테이지(BST1)에 구비된 제 7 NMOS 트랜지스터(Tr7)의 게이트단자에 인가되어, 상기 제 7 NMOS 트랜지스터(Tr7)를 턴-온시킨다. 그러면, 상기 턴-온된 제 7 NMOS 트랜지스터(Tr7)를 통해 상기 제 1 클럭펄스(CLK1)가 제 8 NMOS 트랜지스터(Tr8)의 게이트단자에 인가된다. 따라서, 상기 제 8 NMOS 트랜지스터(Tr8)가 턴-온된다. 그러면, 상기 턴-온된 제 8 NMOS 트랜지스터(Tr8)를 통해 제 2 전압원(VSS)이 상기 제 1 스테이지(BST1)의 제 1 노드(Q)에 공급된다. 따라서, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)는 방전된다. 이때, 상기 제 1 스테이지(BST1)는 스캔펄스를 발생하지 않으므로, 상기 제 1 스테이지(BST1)에 구비된 차단부(400d)는 동작하지 않는다. 결국, 이 제 5 기간(T5)에, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)에 커플링 현상에 의해 소정의 전압이 충전되더라도, 이 전압은 상기 제 1 스테이지(BST1)에 구비된 방전부(400c)에 의해 방전된다.
이와 같이, 상기 제 1 스테이지(BST1)는, 제 1 스캔펄스(Vout1)의 출력타이밍에 해당하는 제 1 클럭펄스(CLK1)가 인가될 때는, 자신으로부터 출력된 제 1 스캔펄스(Vout1)를 다시 피드백 받아 자신의 제 1 노드(Q)를 충전상태로 유지한다. 반면, 상기 제 1 스테이지(BST1)는, 상기 제 1 스캔펄스(Vout1)의 출력타이밍이 아닌 기간에 인가되는 제 1 클럭펄스(CLK1)에 대해서는, 상기 제 1 클럭펄스(CLK1)가 인가될 때마다 이에 응답하여 자신의 제 1 노드(Q)를 방전시킨다. 즉, 상기 각 스테이지(BST1 내지 BSTn+1)는 자신으로부터 출력된 스캔펄스를 피드백 받음으로써, 상기 스캔펄스의 출력여부를 확인한다. 그리고, 각 스테이지(BST1 내지 BSTn+1)는 출력이 있을 경우에는 차단부(400d)를 동작시키고, 출력이 없을 경우에는 방전부(400c)를 동작시킨다.
결국, 상기 제 1 스테이지(BST1)는 한 프레임내의 제 1 기간(T1)에 입력되는 제 1 클럭펄스(CLK1)를 제 1 스캔펄스(Vout1)로서 출력하며, 이 제 1 스캔펄스(Vout1)에 응답하여 자신의 제 1 노드(Q)를 충전상태로 유지시키고, 제 5, 제 9, ....., 및 제 k 기간(T5, T9, ..., Tk)에 입력되는 제 1 클럭펄스(CLK1)에 응답하여 자신의 제 1 노드(Q)를 방전상태로 만든다.
이와 같은 방식으로, 제 2 스테이지(BST2)는 한 프레임내의 제 2 기간(T2)에 입력되는 제 2 클럭펄스(CLK2)를 제 2 스캔펄스(Vout2)로서 출력하며, 이 제 2 스캔펄스(Vout2)에 응답하여 자신의 제 1 노드(Q)를 충전상태로 유지한다. 그리고, 상기 제 2 스테이지(BST2)는, 상기 제 2 기간(T2)을 제외한 한 프레임내의 제 6, 제 10, ..., 및 제 k+1 기간(T6, T10, ..., Tk+1)에 입력되는 제 2 클럭펄스(CLK2)에 응답하여 자신의 제 1 노드(Q)를 방전상태로 만든다.
또한, 제 3 스테이지(BST3)는 한 프레임내의 제 3 기간(T3)에 입력되는 제 3 클럭펄스(CLK3)를 제 3 스캔펄스(Vout3)로서 출력하며, 이 제 3 스캔펄스(Vout3)에 응답하여 자신의 제 1 노드(Q)를 충전상태로 유지한다. 그리고, 상기 제 3 스테이지(BST3)는, 상기 제 3 기간(T3)을 제외한 한 프레임내의 제 7, 제 11, ..., 및 제 k+2 기간(T7, T11, ..., Tk+2)에 입력되는 제 3 클럭펄스(CLK3)에 응답하여 자신의 제 1 노드(Q)를 방전상태로 만든다.
또한, 제 4 스테이지(BST4)는 한 프레임내의 제 4 기간(T4)에 입력되는 제 4 클럭펄스(CLK4)를 제 4 스캔펄스(Vout4)로서 출력하며, 이 제 4 스캔펄스(Vout4)에 응답하여 자신의 제 1 노드(Q)를 충전상태로 유지한다. 그리고, 상기 제 4 스테이지(BST4)는, 상기 제 4 기간(T4)을 제외한 한 프레임내의 제 8, 제 12, ..., 및 제 k+3 기간(T8, T12, ..., Tk+3)에 입력되는 제 4 클럭펄스에 응답하여 자신의 제 1 노드(Q)를 방전상태로 만든다.
또한, 제 5 스테이지는 한 프레임내의 제 5 기간(T5)에 입력되는 제 1 클럭펄스(CLK1)를 제 5 스캔펄스로서 출력하고, 이 제 5 스캔펄스에 응답하여 자신의 제 1 노드(Q)를 충전상태로 유지한다. 그리고, 상기 제 5 스테이지는, 상기 제 5 기간(T5)을 제외한 한 프레임내의 제 9, 제 13, ..., 및 제 k 기간(T9, T13, ..., Tk)에 입력되는 제 1 클럭펄스(CLK1)에 응답하여 자신의 제 1 노드(Q)를 방전상태로 만든다.
나머지 제 6 내지 제 n 스테이지(BST6 내지 BSTn), 및 더미 스테이지(BSTn+1)도 상술한 바와 같은 방식으로 동작한다.
결국, 각 스테이지(BST1 내지 BSTn)는 스캔펄스를 출력하고자 하는 타이밍에 입력되는 클럭펄스를 스캔펄스로서 출력하며, 이때 상기 스캔펄스를 피드백 받아 자신의 제 1 노드(Q)를 충전상태로 유지한다. 그리고, 각 스테이지(BST1 내지 BSTn)는 상기 스캔펄스를 출력한 이후에 입력되는 클럭펄스에 응답하여, 자신의 제 1 노드(Q)를 방전상태로 만든다.
한편, 이와 같이 구성된 본 발명의 제 1 실시예에 따른 쉬프트 레지스터에서, 각 스테이지는 다음과 같은 회로구성을 가질 수도 있다. 여기서, 제 2 스테이지(BST2)만을 예로 들어 설명하면 다음과 같다.
도 8은 도 2의 제 2 스테이지의 또 다른 회로구성을 나타낸 도면이다.
즉, 도 8에 도시된 바와 같이, 제 2 스테이지(BST2)의 노드 제어부(400a)는 제 1 및 제 2 NMOS 트랜지스터(Tr1, Tr2)로 구성된다.
제 1 NMOS 트랜지스터(Tr1)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 즉, 상기 제 2 스테이지(BST2)의 제 1 NMOS 트랜지스터(Tr1)는, 제 1 스테이지(BST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 이를 위해, 상기 제 1 NMOS 트랜지스터(Tr1)의 게이트단자는 제 1 스테이지(BST1)에 접속되며, 소스단자는 제 1 전압원(VDD)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 1 노드(Q)에 접속된다.
제 2 NMOS 트랜지스터(Tr2)는, 다음단 스테이지로부터 출력되는 스캔펄스에 응답하여, 상기 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 2 스테이지(BST2)의 제 2 NMOS 트랜지스터(Tr2)는, 제 3 스테이지(BST3)로부터의 제 3 스캔펄스(Vout3)에 응답하여, 상기 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시 킨다. 이를 위해, 상기 제 6 NMOS 트랜지스터(Tr6)의 게이트단자는 상기 제 3 스테이지(BST3)에 접속되며, 소스단자는 상기 제 1 노드(Q)에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
그리고, 제 2 스테이지(BST2)의 출력부(400b)는, 상술한 풀업 트랜지스터(Tru) 및 풀다운 트랜지스터(Trd)를 포함한다.
풀업 트랜지스터(Tru)는, 상기 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 1 NMOS 트랜지스터(Tr1)의 게이트단자에 인가되는 스캔펄스보다 한 클럭펄스폭만큼 지연된 클럭펄스를 스캔펄스로서 출력한다. 즉, 상기 제 2 스테이지(BST2)의 풀업 트랜지스터(Tru)는, 상기 제 1 스캔펄스(Vout1)보다 한 펄스폭만큼 지연된 제 2 클럭펄스(CLK2)를 제 2 스캔펄스(Vout2)로서 출력한다. 그리고, 이 출력된 제 2 스캔펄스(Vout2)를 자신이 속한 스테이지에 접속된 게이트 라인, 이전단의 스테이지, 및 다음단의 스테이지에 공급한다. 즉, 상기 풀업 트랜지스터(Tru)는, 상기 제 2 클럭펄스(CLK2)를 제 2 게이트 라인을 구동하기 위한 제 2 스캔펄스(Vout2)로서 출력한다. 그리고, 이 제 2 스캔펄스(Vout2)를 상기 제 2 게이트 라인, 제 1 스테이지(BST1), 및 제 3 스테이지(BST3)에 공급한다. 이를 위해, 상기 풀업 트랜지스터(Tru)의 게이트단자는 제 1 노드(Q)에 접속되어 있으며, 소스단자는 제 2 클럭펄스(CLK2)를 전송하는 클럭라인에 접속되어 있으며, 드레인단자는 제 2 게이트 라인, 제 1 스테이지(BST1), 및 제 3 스테이지(BST3)에 공통으로 접속된다. 여기서, 상기 제 1 스테이지(BST1)에 공급된 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(BST1)를 디스에이블시키고, 상기 제 3 스테이지(BST3)에 공급된 제 2 스캔펄스(Vout2)는 상기 제 3 스테이지(BST3)를 인에이블시킨다.
풀다운 트랜지스터(Trd)는, 상기 제 2 노드(QB)에 충전된 클럭펄스에 응답하여, 제 2 전압원(VSS)을 출력한다. 그리고, 이 제 2 전압원(VSS)을 자신이 속한 스테이지에 접속된 게이트 라인, 이전단의 스테이지, 및 다음단의 스테이지에 공급한다. 즉, 상기 제 2 스테이지(BST2)의 풀다운 트랜지스터(Trd)는, 상기 제 2 전압원(VSS)을 제 2 게이트 라인, 제 1 스테이지(BST1), 및 제 3 스테이지(BST3)에 공급한다. 상기 제 2 게이트 라인에 공급된 제 2 전압원(VSS)은 상기 제 2 게이트 라인을 비활성화시키는 신호로서 기능한다. 이를 위해, 상기 풀다운 트랜지스터(Trd)의 게이트단자는 상기 제 2 노드(QB)에 접속되며, 소스단자는 제 2 게이트 라인, 제 1 스테이지(BST1), 및 제 3 스테이지(BST3)에 공통으로 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
그리고, 제 2 스테이지(BST2)의 방전부(400c)는 제 3 내지 제 5 NMOS 트랜지스터(Tr3 내지 Tr5)를 구비한다.
제 3 NMOS 트랜지스터(Tr3)는, 풀업 트랜지스터(Tru)의 소스단자에 공급되는 클럭펄스에 응답하여, 상기 클럭펄스를 제 4 NMOS 트랜지스터(Tr4) 및 상기 제 2 노드에 공급한다. 즉, 상기 제 3 NMOS 트랜지스터(Tr3)는 제 2 클럭펄스(CLK2)에 응답하여, 상기 제 2 클럭펄스(CLK2)를 제 4 NMOS 트랜지스터(Tr4)의 게이트전극에 공급하여 상기 제 4 NMOS 트랜지스터(Tr4)를 턴-온시킨다. 또한, 상기 제 3 NMOS 트랜지스터(Tr3)는, 상기 제 2 클럭펄스(CLK2)를 상기 제 2 노드(QB)에 공급함으로써 상기 제 2 노드(QB)를 충전시킨다. 이를 위해, 상기 제 3 NMOS 트랜지스터(Tr3) 의 게이트단자는 제 2 클럭펄스(CLK2)를 전송하는 클럭라인에 접속되며, 소스단자는 상기 제 2 클럭펄스(CLK2)를 전송하는 클럭라인에 접속되며, 드레인단자는 상기 제 4 NMOS 트랜지스터(Tr4)의 게이트단자 및 상기 제 2 노드(QB)에 접속된다.
제 4 NMOS 트랜지스터(Tr4)는, 상기 제 3 NMOS 트랜지스터(Tr3)를 통해 공급되는 클럭펄스에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 4 NMOS 트랜지스터(Tr4)는, 상기 제 3 NMOS 트랜지스터(Tr3)를 통해 공급되는 제 2 클럭펄스(CLK2)에 응답하여, 상기 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 4 NMOS 트랜지스터(Tr4)의 게이트단자는 상기 제 3 NMOS 트랜지스터(Tr3)의 드레인단자에 접속되며, 소스단자는 상기 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 5 NMOS 트랜지스터(Tr5)는, 다음단 스테이지로부터 출력되는 스캔펄스에 동기된 클럭펄스에 응답하여, 상기 제 4 NMOS 트랜지스터(Tr4)를 오프시킨다. 즉, 상기 재 2 스테이지(BST2)의 제 5 NMOS 트랜지스터(Tr5)는 제 3 스테이지(BST3)로부터의 제 3 스캔펄스(Vout3)에 동기된 제 3 클럭펄스(CLK3)에 응답하여, 상기 제 4 NMOS 트랜지스터(Tr4)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 4 NMOS 트랜지스터(Tr4)를 턴-오프시킨다. 이를 위해, 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자는 제 3 스테이지(BST3)에 접속되며, 소스단자는 상기 제 4 NMOS 트랜지스터(Tr4)의 게이트단자에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
한편, 상기 방전부(400c)는 상기 제 4 NMOS 트랜지스터(Tr4)만으로 구성하여도 가능하다. 이때, 상기 제 4 NMOS 트랜지스터(Tr4)는, 상기 풀업 트랜지스터(Tru)의 소스단자에 공급되는 클럭펄스에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 4 NMOS 트랜지스터(Tr8)는, 상기 제 2 클럭펄스(CLK2)에 응답하여, 상기 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 4 NMOS 트랜지스터(Tr4)의 게이트단자는 상기 제 2 클럭펄스(CLK2)를 전송하는 클럭라인에 접속되고, 소스단자는 상기 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 공급하는 전원라인에 접속된다.
또한, 상기 방전부(400c)는 상기 제 4 및 제 5 NMOS 트랜지스터(Tr4, Tr5)만으로 구성하여도 무방하다. 또한, 상기 방전부(400c)는 상기 제 3 및 제 4 NMOS 트랜지스터(Tr3, Tr4)만으로 구성하여도 무방하다.
그리고, 제 2 스테이지(BST2)의 차단부(400d)는, 제 6 NMOS 트랜지스터(Tr6)를 포함한다.
상기 제 6 NMOS 트랜지스터(Tr6)는 자신이 속한 스테이지로부터 출력되는 스캔펄스에 응답하여, 상기 방전부(400c)의 제 4 NMOS 트랜지스터(Tr4)를 턴-오프시킴으로써 상기 방전부(400c)의 동작을 오프시킨다. 즉, 상기 제 6 NMOS 트랜지스터(Tr6)는 제 2 스테이지(BST2)로부터 출력되는 제 2 스캔펄스(Vout2)에 응답하여, 상기 방전부(400c)의 제 4 NMOS 트랜지스터(Tr4)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 4 NMOS 트랜지스터(Tr4)를 턴-오프시킨다. 이를 위해, 상기 제 6 NMOS 트랜지스터(Tr6)의 게이트단자는 제 2 스테이지(BST2)의 출력부 (400b)의 출력단자(즉, 풀업 트랜지스터(Tru)의 드레인단자이며, 상기 풀다운 트랜지스터(Trd)의 소스단자에 해당하는 단자)에 접속되며, 소스단자는 제 4 NMOS 트랜지스터(Tr4)의 게이트단자에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
이와 같이 구성된 회로에서, 상기 제 3 내지 제 6 NMOS 트랜지스터(Tr3 내지 Tr6)는, 도 5에서 상술한 제 7 내지 제 10 NMOS 트랜지스터(Tr7 내지 Tr10)와 동일하다.
이하, 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 상세히 설명하면 다음과 같다.
도 9는 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 나타낸 도면이다.
본 발명의 제 2 실시예에 따른 쉬프트 레지스터는, 도 9에 도시된 바와 같이, 서로 종속적으로 연결된 n개의 스테이지(CST1 내지 CSTn)들 및 하나의 더미 스테이지(CSTn+1)로 구성된다. 여기서, 각 스테이지들(CST1 내지 CSTn+1)은 하나씩의 스캔펄스(Vout1 내지 Voutn+1)를 출력하며, 이때 상기 제 1 스테이지(CST1)부터 더미 스테이지(CSTn+1)까지 차례로 스캔펄스(Vout1 내지 Voutn+1)를 출력한다. 이때, 상기 더미 스테이지(CSTn+1)를 제외한 상기 스테이지들(CST1 내지 CSTn)로부터 출력된 스캔펄스들(Vout1 내지 Voutn)은 상기 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다.
즉, 먼저, 제 1 스테이지(CST1)가 제 1 스캔펄스(Vout1)를 출력하고, 이어서 제 2 스테이지(CST2)가 제 2 스캔펄스(Vout2)를 출력하고, 다음으로, 제 3 스테이 지(CST3)가 제 3 스캔펄스(Vout3)를 출력하고, ...., 마지막으로 제 n 스테이지(CSTn)가 제 n 스캔펄스(Voutn)를 출력한다. 한편, 상기 제 n 스테이지(CSTn)가 제 n 스캔펄스(Voutn)를 출력한 후, 더미 스테이지(CSTn+1)가 제 n+1 스캔펄스(Voutn+1)를 출력하는데, 이때, 상기 더미 스테이지(CSTn+1)로부터 출력된 제 n+1 스캔펄스(Voutn+1)는 게이트 라인에는 공급되지 않고, 상기 제 n 스테이지(CSTn)에만 공급된다.
한편, 이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(CST1 내지 CSTn)는 제 1 내지 제 4 전압원(VDD, VSS, VDD3, VDD4) 그리고 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 한 개의 클럭펄스를 인가받는다. 여기서, 상기 제 1 전압원(VDD)은 정극성의 직류전압원을 의미하며, 상기 제 2 전압원(VSS)은 부극성의 전압원을 의미한다. 그리고, 제 3 전압원(VDD3) 및 제 4 전압원(VDD4)은 프레임별로 반전된 극성을 갖는 교류전압원이다. 이때, 상기 제 3 전압원(VDD3)은 제 4 전압원(VDD4)에 반전된 위상을 갖는다. 즉, 동일 프레임 내에서 상기 제 3 전압원(VDD3)과 제 4 전압원(VDD4)이 서로 다른 극성을 나타낸다.
여기서, 상기 스테이지들(CST1 내지 CSTn) 중 가장 상측에 위치한 제 1 스테이지(CST1)는, 상기 제 1 내지 제 4 전압원(VDD, VSS, VDD3, VDD4), 및 상기 제 1 내지 제 4 클럭펄스들(CLK1 내지 CLK4) 중 두 개의 클럭펄스 외에도 스타트 펄스(SP)를 공급받는다.
한편, 상술한 바와 같이, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 서로 한 펄스폭만큼씩 위상지연되어 출력된다. 즉, 상기 제 2 클럭펄스(CLK2)는 상기 제 1 클럭펄스(CLK1)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 3 클럭펄스(CLK3)는 상기 제 2 클럭펄스(CLK2)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 4 클럭펄스(CLK4)는 상기 제 3 클럭펄스(CLK3)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)보다 한 펄스폭만큼 위상지연되어 출력된다.
한편, 상기 스테이지들(CST1 내지 CSTn+1) 중 제 1 스테이지(CST1)에 인가되는 스타트 펄스(SP)는 상기 클럭펄스(CLK1 내지 CLK4)보다 더 앞서 출력된다. 즉, 상기 스타트 펄스(SP)는 상기 제 1 클럭펄스(CLK1)보다 한 클럭펄스폭만큼 앞서 출력된다. 또한, 상기 스타트 펄스(SP)는 한 프레임에 한 번만 출력된다. 즉 매 프레임마다 상기 스타트 펄스(SP)가 가장 먼저 출력된 후, 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)가 차례로 출력된다. 이때, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된다. 따라서, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)와 제 2 클럭펄스(CLK2) 사이에 해당하는 기간에서 출력된다. 여기서, 상기 제 4 클럭펄스(CLK4)와 상기 스타트 펄스(SP)를 서로 동기시켜 출력할 수도 있다. 이때는 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 제 4 클럭펄스(CLK4)가 가장 먼저 출력된다.
한편, 본 발명에 따른 쉬프트 레지스터는 2개 이상의 클럭펄스를 사용할 수 있다. 즉, 본 발명에 따른 쉬프트 레지스터는 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 제 1 및 제 2 클럭펄스(CLK1, CLK2)만을 사용할 수도 있으며, 제 1 내지 제 3 클럭펄스(CLK1 내지 CLK3)만을 사용할 수도 있다. 또한, 본 발명에 따른 쉬프트 레지스터는, 순차적으로 출력되는 4개 이상의 클럭펄스들을 사용할 수도 있다.
여기서, 본 발명의 제 2 실시예에 따른 쉬프트 레지스터에 구비된 각 스테이지의 구성을 좀 더 구체적으로 설명하면 다음과 같다. 여기서, 제 2 내지 제 n 스테이지(CSTn)의 구성은 모두 동일하므로 제 2 스테이지(CST2)만을 대표적으로 설명하기로 한다.
도 10은 도 9의 제 2 스테이지에 대한 상세 구성도이다.
제 2 스테이지(CST2)는, 도 10에 도시된 바와 같이, 제 1, 제 2, 및 제 3 노드(Q, QB1, QB2)의 충전 및 방전을 제어하는 노드 제어부(900a)와, 상기 제 1, 제 2, 및 제 3 노드(Q, QB1, QB2)의 충전/방전 상태에 따라 턴-온되어 스캔펄스 또는 제 2 전압원(VSS)을 선택적으로 출력하여, 이를 액정패널의 제 2 게이트 라인에 공급하는 출력부(900b)와, 상기 제 1 노드(Q)를 방전시키는 방전부(900c)와, 상기 방전부(900c)의 동작을 차단시키는 차단부(900d)를 포함한다.
여기서, 상기 제 1, 제 2, 및 제 3 노드(Q, QB1, QB2)는 선택적으로 충전 및 방전되는데, 구체적으로, 상기 제 1 노드(Q)가 충전 상태일 때는 상기 제 2 노드(QB1) 및 제 3 노드(QB2)가 모두 방전상태를 유지하고, 상기 제 1 노드(Q)가 방전 상태일 때는 상기 제 2 노드(QB1) 및 제 3 노드(QB2) 중 어느 하나가 충전상태를 유지한다. 즉, 홀수 번째 프레임에서는 상기 제 1 노드(Q)가 방전상태 일 때, 상기 제 2 노드(QB1)가 충전되고, 상기 제 3 노드(QB2)가 방전되며, 그리고 짝수 번째 프레임에서는 상기 제 1 노드(Q)가 방전상태 일 때, 상기 제 2 노드(QB1)가 방전되고, 상기 제 3 노드(QB2)가 충전된다. 이와 같이, 상기 제 1 노드(Q)가 방전상태일 때, 상기 제 2 노드(QB1) 및 제 3 노드(QB2)에 프레임별로 다른 극성의 전압원(VDD3, VDD4)을 인가(충전 및 방전)하는 이유는, 상기 제 2 노드(QB1) 및 제 3 노드(QB2)에 게이트단자가 연결된 스위칭소자의 열화를 방지하기 위해서이다. 이와 같은 제 1, 제 2, 및 제 3 노드(Q, QB1, QB2)의 충전 및 방전 상태는 상기 노드 제어부(900a)에 구비된 다수개의 스위칭소자들(도시되지 않음)에 의해 제어된다.
상기 출력부(900b)는 풀업 트랜지스터(Tru)와 제 1 및 제 2 풀다운 트랜지스터(Trd1, Trd2)를 포함한다. 상기 풀업 트랜지스터(Tru)는 자신의 소스단자를 통해 주기적으로 출력되는 클럭펄스를 계속적으로 공급받는다. 이때, 상기 풀업 트랜지스터(Tru)는, 상기 제 1 노드(Q)가 충전상태인 타이밍에 공급되는 클럭펄스를 스캔펄스로서 출력한다.
상기 제 1 및 제 2 풀다운 트랜지스터(Trd1, Trd2)는, 자신의 드레인단자를 통해 제 2 전압원(VSS)을 공급받는다. 이때, 상기 제 1 및 제 2 풀다운 트랜지스터(Trd1, Trd2)는, 상기 제 2 및 제 3 노드(QB1, QB2)가 충전상태일때 제 2 전압원(VSS)을 출력한다. 한편, 상기 제 2 및 제 3 노드(QB1, QB2)는 매 프레임별로 서로 교번적으로 충전되므로, 상기 제 1 풀다운 트랜지스터(Trd)와 제 2 풀다운 트랜지스터(Trd)는 매 프레임마다 교번적으로 턴-온된다. 따라서, 상기 제 1 풀다운 트랜 지스터(Trd1)와 제 2 풀다운 트랜지스터(Trd2)는 매 프레임마다 교번적으로 제 2 전압원(VSS)을 공급한다.
상기 방전부(900c)는, 상기 클럭펄스가 공급될 때마다 상기 제 1 노드(Q)를 방전시킨다.
상기 차단부(900d)는, 자신이 속한 스테이지로부터 출력되는 스캔펄스를 전달받아, 상기 방전부(900c)의 동작을 차단시킨다. 즉, 상기 차단부(900d)는, 자신이 속한 스테이지로부터 출력된 스캔펄스에 응답하여, 상기 방전부(900c)의 동작을 차단시킴으로써 상기 제 1 노드(Q)의 방전이 더 이상 진행되지 않도록 한다. 다시말하면, 상기 차단부(900d)는 상기 클럭펄스들 중 상기 스캔펄스에 해당하는 어느 하나의 클럭펄스에 출력되는 시점에서, 상기 제 1 노드(Q)가 충전상태로 유지되도록 하는 역할을 한다.
한편, 도시하지 않았지만, 제 1 스테이지(CST1), 제 3 내지 제 n 스테이지(CST3 내지 CSTn), 및 더미 스테이지(CSTn+1)도 상기 도 9에 도시된 제 2 스테이지(CST2)와 동일한 구성을 갖는다.
즉, 상기 방전부(900c) 및 차단부(900d)를 통해, 각 스테이지(CST1 내지 CSTn+1)는 스캔펄스를 출력하고자 하는 타이밍에는 자신의 제 1 노드(Q)를 충전상태로 유지함으로써 상기 스캔펄스가 정상적으로 출력되도록 하고 있다. 반면, 상기 각 스테이지는, 상기 스캔펄스가 출력되는 기간을 제외한 나머지 기간에는 자신의 제 1 노드(Q)를 상기 클럭펄스에 따라 주기적으로 방전시킴으로써 상기 제 1 노드(Q)가 커플링현상에 의한 소정 전압으로 충전되는 것을 방지한다. 이때, 상기 각 스테이지(CST1 내지 CSTn+1)는 자신의 스캔펄스를 출력한 후에, 자신의 제 1 노드(Q)를 상기 클럭펄스에 따라 주기적으로 방전시킨다.
여기서, 상기 제 2 스테이지(CST2)의 노드 제어부(900a), 출력부(900b), 및 방전부(900c)의 회로구성을 상세히 설명하면 다음과 같다.
도 11은 도 10에 도시된 제 2 스테이지의 회로구성을 나타낸 도면이다.
즉, 제 2 스테이지(CST2)의 노드 제어부(900a)는 제 1 내지 제 12 NMOS 트랜지스터(Tr1 내지 Tr12)로 구성된다.
제 1 NMOS 트랜지스터(Tr1)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 즉, 상기 제 2 스테이지(CST2)의 제 1 NMOS 트랜지스터(Tr1)는 제 1 스테이지(CST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여, 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 이를 위해, 상기 제 1 NMOS 트랜지스터(Tr1)의 게이트단자는 제 1 스테이지(CST1)에 접속되며, 소스단자는 제 1 전압원(VDD)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 1 노드(Q)에 접속된다.
제 2 NMOS 트랜지스터(Tr2)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드(QB1)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 2 스테이지(CST2)의 제 2 NMOS 트랜지스터(Tr2)는, 제 1 스테이지(CST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여 제 2 노드(QB1)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 2 NMOS 트랜지스터(Tr2)의 게이트단자는 상기 제 1 스테이지(CST1)에 접속되며, 소스단자는 제 2 노드(QB1)에 접속되며, 드레인단자는 제 2 전압원 (VSS)을 전송하는 전원라인에 접속된다.
제 3 NMOS 트랜지스터(Tr3)는, 이전단의 스테이지로부터의 스캔펄스에 응답하여, 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 2 스테이지(BST2)의 제 3 NMOS 트랜지스터(Tr3)는, 제 1 스테이지(CST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여, 상기 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 3 NMOS 트랜지스터(Tr3)의 게이트단자는 제 1 스테이지(CST1)에 접속되며, 소스단자는 제 2 노드(QB1)에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 4 NMOS 트랜지스터(Tr4)는, 제 3 전압원(VDD3)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 2 노드(QB1)를 제 3 전압원(VDD3)으로 충전시킨다. 이를 위해 상기 제 4 NMOS 트랜지스터(Tr4)의 게이트단자는 상기 제 3 전압원(VDD3)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 전압원(VDD3)을 전송하는 전원라인에 접속되며, 드레인단자는 제 2 노드(QB1)에 접속된다. 여기서, 상기 제 3 전압원(VDD3)은 매 프레임마다 정극성 및 부극성을 교번적으로 갖는 교류전압이다. 즉, 상기 제 3 전압원(VDD3)은 홀수 프레임에는 정극성을 가지며, 짝수 프레임에는 부극성을 가진다.
제 5 NMOS 트랜지스터(Tr5)는, 제 3 전압원(VDD3)에 응답하여, 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자는 상기 제 3 전압원(VDD3)을 전송하는 전원라인에 접속되며, 소스단자는 제 3 노드(QB2)에 접속되며, 드레인단자는 상기 2 전압원을 전송하는 전원라인에 접속된다.
제 6 NMOS 트랜지스터(Tr6)는, 제 4 전압원(VDD4)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 3 노드(QB2)를 상기 제 4 전압원(VDD4)으로 충전시킨다. 이를 위해, 상기 제 6 NMOS 트랜지스터(Tr6)의 게이트단자는 상기 제 4 전압원(VDD4)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 4 전압원(VDD4)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 3 노드(QB2)에 접속된다. 여기서, 상기 제 4 전압원(VDD4)은 매 프레임마다 정극성 및 부극성을 교번적으로 갖는 교류전압이다. 이때, 상기 제 4 전압원(VDD4)은 상기 제 3 전압원(VDD3)과 반전된 위상을 갖는다. 즉, 상기 제 3 전압원(VDD3)은 홀수 프레임에는 부극성을 가지며, 짝수 프레임에는 정극성을 가진다.
제 7 NMOS 트랜지스터(Tr7)는, 제 4 전압원(VDD4)에 응답하여, 제 2 노드(QB1)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 7 NMOS 트랜지스터(Tr7)의 게이트단자는 상기 제 4 전압원(VDD4)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 2 노드(QB1)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 8 NMOS 트랜지스터(Tr8)는, 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 2 노드(QB1)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 8 NMOS 트랜지스터(Tr8)의 게이트단자는 상기 제 1 노드(Q)에 접속되며, 소스단자는 상기 제 2 노드(QB1)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 9 NMOS 트랜지스터(Tr9)는, 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 9 NMOS 트랜지스터(Tr9)의 게이트단자는 제 1 노드(Q)에 접속되며, 소스단자는 제 3 노드(QB2)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 10 NMOS 트랜지스터(Tr10)는, 제 2 노드(QB1)에 충전된 제 3 전압원(VDD3)에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 10 NMOS 트랜지스터(Tr10)의 게이트단자는 상기 제 2 노드(QB1)에 접속되며, 소스단자는 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 11 NMOS 트랜지스터(Tr11)는, 제 3 노드(QB2)에 충전된 제 4 전압원(VDD4)에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 11 NMOS 트랜지스터(Tr11)의 게이트단자는 상기 제 3 노드(QB2)에 접속되며, 소스단자는 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 12 NMOS 트랜지스터(Tr12)는, 다음단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 2 스테이지(CST2)의 제 12 NMOS 트랜지스터(Tr12)는, 제 3 스테이지(CST3)로부터의 제 3 스캔펄스(Vout3)에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자는 제 3 스테이지(CST3)에 접속되며, 소스단자는 제 1 노드(Q)에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
그리고, 상기 제 2 스테이지(CST2)의 출력부(900b)는 상술한 풀업 트랜지스터(Tru), 제 1 및 제 2 풀다운 트랜지스터(Trd1, Trd2)를 포함한다.
풀업 트랜지스터(Tru)는, 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 클럭펄스를 스캔펄스로서 게이트 라인에 출력한다. 또한, 이 스캔펄스를 이전단 스테이지와 다음단 스테이지에 모두 공급한다. 여기서, 상기 클럭펄스는 이전단 스테이지로부터 입력되는 스캔펄스보다 한 펄스폭만큼 위상지연된 신호이다. 즉, 제 2 스테이지(CST2)의 풀업 트랜지스터(Tru)는, 상기 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 1 스테이지(CST1)로부터 입력된 제 1 스캔펄스(Vout1)(이 제 1 스캔펄스(Vout1)는 제 1 클럭펄스(CLK1)와 동기된 신호임)보다 한 클럭펄스폭만큼 위상지연된 제 2 클럭펄스(CLK2)를 출력한다. 이 제 2 클럭펄스(CLK2)는 제 2 게이트 라인을 구동하는 제 2 스캔펄스(Vout2)로서 기능한다. 또한, 이 제 2 스캔펄스(Vout2)는 제 1 스테이지(CST1)와 제 3 스테이지(CST3)에 공급된다. 이를 위해, 상기 풀업 트랜지스터(Tru)의 게이트단자는 제 1 노드(Q)에 접속되며, 소스단자는 제 2 클럭펄스(CLK2)를 전송하는 클럭라인에 접속되며, 드레인단자는 제 2 게이트 라인, 제 1 스테이지(CST1)에 구비된 제 12 NMOS 트랜지스터(Tr12)의 게이트단자, 및 제 3 스테이지(CST3)에 구비된 제 1, 제 2, 및 제 3 NMOS 트랜지스터(Tr1, Tr2, Tr3)의 게이트단자에 접속된다.
제 1 풀다운 트랜지스터(Trd1)는, 제 2 노드(QB1)에 충전된 제 1 전압원 (VDD)에 응답하여, 제 2 전압원(VSS)을 게이트 라인에 공급한다. 즉, 상기 제 1 풀다운 트랜지스터(Trd1)는, 제 2 노드(QB1)에 충전된 제 1 전압원(VDD)에 응답하여, 제 2 전압원(VSS)을 제 2 게이트 라인에 공급한다. 이를 위해, 상기 제 1 풀다운 트랜지스터(Trd1)의 게이트단자는 제 2 노드(QB1)에 접속되며, 소스단자는 제 2 게이트 라인에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다. 여기서, 상기 제 1 풀다운 트랜지스터(Trd1)의 소스단자는 이전단 스테이지, 즉 제 1 스테이지(CST1)에 구비된 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 접속되며, 또한 다음단 스테이지, 즉 제 3 스테이지(CST3)에 구비된 제 1, 제 2, 및 제 3 NMOS 트랜지스터(Tr1, Tr2, Tr3)의 게이트단자에 접속된다.
제 2 풀다운 트랜지스터(Trd2)는, 제 3 노드(QB2)에 충전된 제 1 전압원(VDD)에 응답하여, 상기 제 2 전압원(VSS)을 게이트 라인에 공급한다. 즉, 상기 제 2 풀다운 트랜지스터(Trd2)는, 제 3 노드(QB2)에 충전된 제 1 전압원(VDD)에 응답하여, 상기 제 2 전압원(VSS)을 제 2 게이트 라인에 공급한다. 이를 위해, 상기 제 2 풀다운 트랜지스터(Trd2)의 게이트단자는 제 3 노드(QB2)에 접속되며, 소스단자는 제 2 게이트 라인에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다. 여기서, 상기 제 2 풀다운 트랜지스터(Trd2)의 소스단자는 이전단 스테이지, 즉 제 1 스테이지(CST1)에 구비된 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 접속되며, 또한 다음단 스테이지, 즉 제 3 스테이지(CST3)에 구비된 제 1, 제 2, 및 제 3 NMOS 트랜지스터(Tr1, Tr2, Tr3)의 게이트단자에 접속된다.
그리고, 상기 제 2 스테이지(CST2)의 방전부(900c)는 제 13 내지 제 15 NMOS 트랜지스터(Tr13 내지 Tr15)를 구비한다.
제 13 NMOS 트랜지스터(Tr13)는, 풀업 트랜지스터(Tru)의 소스단자에 공급되는 클럭펄스에 응답하여, 상기 클럭펄스를 제 14 NMOS 트랜지스터(Tr14)에 공급한다. 즉, 상기 제 13 NMOS 트랜지스터(Tr13)는 제 2 클럭펄스(CLK2)에 응답하여, 상기 제 2 클럭펄스(CLK2)를 제 14 NMOS 트랜지스터(Tr14)에 공급한다. 이를 위해, 상기 제 13 NMOS 트랜지스터(Tr13)의 게이트단자는 제 2 클럭펄스(CLK2)를 전송하는 클럭라인에 접속되며, 소스단자는 상기 클럭펄스를 전송하는 클럭라인에 접속되며, 드레인단자는 상기 제 14 NMOS 트랜지스터(Tr14)의 게이트단자에 접속된다.
제 14 NMOS 트랜지스터(Tr14)는, 상기 제 13 NMOS 트랜지스터(Tr13)를 통해 공급되는 클럭펄스에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 14 NMOS 트랜지스터(Tr14)는, 상기 제 13 NMOS 트랜지스터(Tr13)를 통해 공급되는 제 2 클럭펄스(CLK2)에 응답하여, 상기 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 14 NMOS 트랜지스터(Tr14)의 게이트단자는 상기 제 13 NMOS 트랜지스터(Tr13)의 드레이단자에 접속되며, 소스단자는 상기 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 15 NMOS 트랜지스터(Tr15)는, 다음단 스테이지로부터 출력되는 스캔펄스에 동기된 클럭펄스에 응답하여, 상기 제 14 NMOS 트랜지스터(Tr14)를 오프시킨다. 즉, 상기 제 2 스테이지(CST2)의 제 15 NMOS 트랜지스터(Tr15)는 제 3 스테이지(CST3)로부터의 제 3 스캔펄스(Vout3)에 동기된 제 3 클럭펄스(CLK3)에 응답하여, 상기 제 14 NMOS 트랜지스터(Tr14)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 14 NMOS 트랜지스터(Tr14)를 턴-오프시킨다. 이를 위해, 상기 제 15 NMOS 트랜지스터(Tr15)의 게이트단자는 제 3 스테이지(CST3)에 접속되며, 소스단자는 상기 제 14 NMOS 트랜지스터(Tr14)의 게이트단자에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
한편, 상기 방전부(900c)는 상기 제 14 NMOS 트랜지스터(Tr14)만으로 구성하여도 가능하다. 이때, 상기 제 14 NMOS 트랜지스터(Tr14)는, 상기 풀업 트랜지스터(Tru)의 소스단자에 공급되는 클럭펄스에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 14 NMOS 트랜지스터(Tr14)는, 상기 제 2 클럭펄스(CLK2)에 응답하여, 상기 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 14 NMOS 트랜지스터(Tr14)의 게이트단자는 상기 제 2 클럭펄스(CLK2)를 전송하는 클럭라인에 접속된다.
또한, 상기 방전부(900c)는 상기 제 14 및 제 15 NMOS 트랜지스터(Tr14, Tr15)만으로 구성하여도 무방하다. 또한, 상기 방전부(900c)는 상기 제 13 및 제 14 NMOS 트랜지스터(Tr13, Tr14)만으로 구성하여도 무방하다.
그리고, 상기 제 2 스테이지(CST2)의 차단부(900d)는, 제 16 NMOS 트랜지스터(Tr16)를 포함한다.
상기 제 16 NMOS 트랜지스터(Tr16)는 자신이 속한 스테이지로부터 출력되는 스캔펄스에 응답하여, 상기 방전부(900c)의 제 14 NMOS 트랜지스터(Tr14)를 턴-오프시킴으로써 상기 방전부(900c)의 동작을 오프시킨다. 즉, 상기 제 2 스테이지 (CST2)의 제 16 NMOS 트랜지스터(Tr16)는 제 2 스테이지(CST2)로부터 출력되는 제 2 스캔펄스(Vout2)에 응답하여, 상기 방전부(900c)의 제 14 NMOS 트랜지스터(Tr14)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 14 NMOS 트랜지스터(Tr14)를 턴-오프시킨다. 이를 위해, 상기 제 16 NMOS 트랜지스터(Tr16)의 게이트단자는 제 2 스테이지(CST2)의 출력부(900b)의 출력단자(즉, 풀업 트랜지스터(Tru)의 드레인단자이며, 상기 제 1 및 제 2 풀다운 트랜지스터(Trd1, Trd2)의 소스단자에 해당하는단자)에 접속되며, 소스단자는 제 14 NMOS 트랜지스터(Tr14)의 게이트단자에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
한편, 제 1 스테이지(CST1), 제 3 내지 제 n 스테이지(CST3 내지 CSTn), 및 더미 스테이지(CSTn+1)도 상기와 같은 구성을 갖는다.
단, 제 1 스테이지(CST1)의 이전단에는 스테이지가 존재하지 않기 때문에, 상기 제 1 스테이지(CST1)에 구비된 제 1, 제 2, 및 제 3 NMOS 트랜지스터(Tr1, Tr2, Tr3)는 타이밍 콘트롤러로부터의 스타트 펄스(SP)를 공급받는다. 즉, 상기 제 1 스테이지(CST1)에 구비된 제 1 NMOS 트랜지스터(Tr1)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 그리고, 상기 제 1 스테이지(CST1)에 구비된 제 2 NMOS 트랜지스터(Tr2)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 제 2 노드(QB1)를 제 2 전압원(VSS)으로 방전시킨다. 그리고, 상기 제 1 스테이지(CST1)에 구비된 제 3 NMOS 트랜지스터(Tr3)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하 여, 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다.
또한, 상기와 같은 이유로 인해, 상기 제 1 스테이지(CST1)에 구비된 풀업 트랜지스터(Tru)의 드레인단자는 제 1 게이트 라인 및 제 2 스테이지(CST2)에 공통으로 접속되고, 상기 제 1 스테이지(CST1)에 구비된 제 1 및 제 2 풀다운 트랜지스터(Trd1, Trd2)의 소스단자는 제 1 게이트 라인 및 제 2 스테이지(CST2)에 공통으로 접속된다.
그리고, 상기 더미 스테이지(CSTn+1)의 다음단에는 스테이지가 존재하기 않는다. 또한, 상기 더미 스테이지(CSTn+1)는, 게이트 라인에 스캔펄스를 공급하지 않으며, 자신으로부터 출력된 제 n+1 스캔펄스(Voutn+1)를 이전단의 스테이지(즉, 제 n 스테이지(CSTn))에 공급하여 상기 제 n 스테이지(CSTn)를 디스에이블시키는 기능을 한다. 따라서, 상기 더미 스테이지(CSTn+1)에 구비된 풀업 트랜지스터(Tru)의 드레인단자, 그리고 제 1 및 제 2 풀다운 트랜지스터(Trd1, Trd2)의 소스단자는 제 n 스테이지(CSTn)에 공통으로 접속된다.
이와 같이 구성된 본 발명의 제 2 실시예에 따른 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.
도 12는 도 9의 제 1 내지 제 3 스테이지를 나타낸 도면이다. 그리고, 도 13은 도 12의 스테이지에 공급되는 각종 신호, 및 상기 스테이지로부터 출력되는 스캔펄스에 대한 타이밍도이다.
여기서, 제 1 프레임동안 제 3 전압원(VDD3)이 정극성의 전압으로 유지되고, 제 4 전압원(VDD4)이 부극성의 전압으로 유지된다고 가정하고, 제 2 프레임동안 상 기 제 3 전압원(VDD3)이 부극성의 전압으로 유지되고, 상기 제 4 전압원(VDD4)이 정극성의 전압으로 유지된다고 가정한다. 즉, 홀수번째 프레임동안 상기 제 3 전압원(VDD3)이 정극성으로 유지되고, 제 4 전압원(VDD4)이 부극성으로 유지된다고 가정하고, 짝수 번째 프레임동안 상기 제 3 전압원(VDD3)이 부극성으로 유지되고, 상기 제 4 전압원(VDD4)이 정극성으로 유지된다고 가정한다.
먼저, 제 1 프레임의 인에이블 기간(T0)동안의 동작을 설명하면 다음과 같다.
상기 인에이블 기간(T0)동안에는, 도 13에 도시된 바와 같이, 스타트 펄스(SP)만 하이상태를 유지한다.
상기 스타트 펄스(SP)는 제 1 NMOS 트랜지스터(Tr1)의 게이트단자, 상기 제 2 NMOS 트랜지스터(Tr2)의 게이트단자, 및 상기 제 3 NMOS 트랜지스터(Tr3)의 게이트단자에 인가되어, 상기 제 1, 제 2, 및 제 3 NMOS 트랜지스터(Tr1, Tr2, Tr3)를 턴-온시킨다.
그러면, 상기 턴-온된 제 1 NMOS 트랜지스터(Tr1)를 통해 제 1 전압원(VDD)이 제 1 노드(Q)에 공급된다. 이때, 상기 제 1 노드(Q)가 상기 제 1 전압원(VDD)으로 충전됨에 따라, 상기 제 1 노드(Q)에 게이트단자가 접속된 풀업 트랜지스터(Tru), 제 8, 및 제 9 트랜지스터(Tr8, Tr9)가 동시에 턴-온된다. 여기서, 상기 턴-온된 제 8 NMOS 트랜지스터(Tr8) 및 제 2 NMOS 트랜지스터(Tr2)를 통해 제 2 전압원(VSS)이 제 2 노드(QB1)에 공급된다. 따라서, 상기 제 2 노드(QB1)는 방전상태로 유지되며, 이 제 2 노드(QB1)에 게이트단자가 접속된 제 10 NMOS 트랜지스터(Tr10) 및 제 1 풀다운 트랜지스터(Tr10, Trd1)가 턴-오프된다.
그리고, 상기 턴-온된 제 3 및 제 9 NMOS 트랜지스터(Tr3, Tr9)를 통해 제 2 전압원(VSS)이 제 3 노드(QB2)에 공급된다. 이때, 상기 제 3 노드(QB2)가 상기 제 2 전압원(VSS)으로 방전됨에 따라, 상기 제 3 노드(QB2)에 게이트단자가 접속된 제 11 NMOS 트랜지스터(Tr11) 및 제 2 풀다운 트랜지스터(Tr11, Trd2)는 턴-오프된다.
또한, 제 4 NMOS 트랜지스터(Tr4)는, 자신의 게이트단자에 제 3 전압원(VDD3)이 인가됨에 따라 턴-온된다. 상기 제 3 전압원(VDD3)은 제 1 프레임동안 항상 정극성 상태를 유지하므로, 상기 제 4 NMOS 트랜지스터(Tr4)는 제 1 프레임동안 항상 턴-온상태를 유지한다. 여기서, 상기 턴-온된 제 4 NMOS 트랜지스터(Tr4)를 통해 제 3 전압원(VDD3)이 제 2 노드(QB1)에 공급된다. 결국, 상기 제 2 노드(QB1)에는 상술한 제 2 전압원(VSS)과 제 3 전압원(VDD3)이 동시에 공급된다. 그런데, 상기 제 2 전압원(VSS)을 공급하는 제 2 및 제 8 NMOS 트랜지스터(Tr2, Tr8)의 채널폭이, 상기 제 3 전압원(VDD3)을 공급하는 제 4 NMOS 트랜지스터(Tr4)의 채널폭보다 더 크기 때문에, 상기 제 2 노드(QB1)는 제 2 전압원(VSS)으로 유지된다. 이로 인해 상기 인에이블 기간(T0)동안 상기 제 2 노드(QB1)는 방전상태를 유지한다. 따라서, 이 인에이블 기간(T0)동안 상기 제 2 노드(QB1)에 게이트단자가 접속된 제 1 풀다운 트랜지스터(Trd) 및 제 10 NMOS 트랜지스터(Tr10)는 턴-오프된다.
또한, 상기 제 3 전압원(VDD3)은 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에도 공급된다. 따라서, 상기 제 5 NMOS 트랜지스터(Tr5)도 제 1 프레임동안 항상 턴-온상태를 유지한다. 이 턴-온된 제 5 NMOS 트랜지스터(Tr5)를 통해 제 2 전압원 (VSS)이 제 3 노드(QB2)에 공급된다. 결국, 제 3 노드(QB2)는 제 3, 제 5, 및 제 9 NMOS 트랜지스터(Tr3, Tr5, Tr9)에 의해 방전상태를 유지하게 된다. 따라서, 상기 제 3 노드(QB2)에 게이트단가 공통으로 접속된 제 2 풀다운 트랜지스터(Trd) 및 제 11 NMOS 트랜지스터(Tr11)는 턴-오프된다.
또한, 제 6 NMOS 트랜지스터(Tr6)는, 자신의 게이트단자에 인가된 제 4 전압원(VDD4)에 의해 턴-오프된다. 여기서, 상기 제 4 전압원(VDD4)은 제 1 프레임동안 부극성으로 유지되므로, 상기 제 6 NMOS 트랜지스터(Tr6)는 제 1 프레임동안 항상 턴-오프상태를 유지한다.
또한, 상기 제 4 전압원(VDD4)은 제 7 NMOS 트랜지스터(Tr7)의 게이트단자에도 인가되므로, 제 1 프레임동안 상기 제 7 NMOS 트랜지스터(Tr7)는 항상 턴-오프상태를 유지한다.
이와 같이, 상기 인에이블 기간(T0)동안에는, 도 12에 도시된 바와 같이, 상기 제 1 스테이지(CST1)의 제 1 노드(Q)가 제 1 전압원(VDD)으로 충전되고, 상기 제 2 및 제 3 노드(QB1, QB2)가 제 2 전압원(VSS)으로 방전됨으로써, 상기 제 1 스테이지(CST1)가 인에이블된다.
다음으로, 제 1 기간(T1) 동안의 동작을 설명하면 다음과 같다.
제 1 기간(T1)동안에는, 도 13에 도시된 바와 같이, 제 1 클럭펄스(CLK1)만 하이상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다. 따라서, 상기 로우 상태의 스타트 펄스(SP)에 응답하여 상기 제 1 스테이지(CST1)의 제 1, 제 2, 및 제 3 NMOS 트랜지스터(Tr1, Tr2, Tr3)는 턴-오프되고, 이에 따라 상기 제 1 스 테이지(CST1)의 제 1 노드(Q)는 플로팅 상태로 유지된다.
한편, 상기 제 1 스테이지(CST1)의 제 1 노드(Q)가 상기 인에이블 기간(T0)동안 인가되었던 제 1 전압원(VDD)으로 계속 유지됨에 따라, 상기 제 1 스테이지(CST1)의 풀업 트랜지스터(Tru)는 턴-온상태를 유지한다. 이때, 상기 턴-온된 풀업 트랜지스터(Tru)의 소스단자에 상기 제 1 클럭펄스(CLK1)가 인가됨에 따라, 도 12에 도시된 바와 같이, 상기 제 1 스테이지(CST1)의 제 1 노드(Q)에 충전된 제 1 전압원(VDD)은 부트스트랩핑에 의해 증폭된다. 따라서, 상기 제 풀업 트랜지스터(Tru)는 거의 완전하게 턴-온된다. 이에 따라, 상기 제 1 스테이지(CST1)의 풀업 트랜지스터(Tru)의 소스단자에 인가된 제 1 클럭펄스(CLK1)는 상기 풀업 트랜지스터(Tru)의 드레인단자를 통해 안정적으로 출력된다. 이때, 도 13에 도시된 바와 같이, 상기 출력된 제 1 클럭펄스(CLK1)는 제 1 게이트 라인에 인가되어 상기 제 1 게이트 라인을 구동시키는 제 1 스캔펄스(Vout1)로서 작용한다. 이 제 1 스캔펄스(Vout1)는 제 1 스테이지(CST1)의 차단부(900d)에 공급된다. 구체적으로, 상기 제 1 스캔펄스(Vout1)는 상기 제 1 스테이지(CST1)의 차단부(900d)에 구비된 제 16 NMOS 트랜지스터(Tr16)의 게이트단자에 입력되어, 상기 차단부(900d)의 제 16 NMOS 트랜지스터(Tr16)를 턴-온시킨다. 그러면, 상기 턴-온된 제 16 NMOS 트랜지스터(Tr16)를 통해 제 2 전압원(VSS)이 상기 제 1 스테이지(CST1)에 구비된 방전부(900c)에 공급된다. 구체적으로, 상기 제 2 전압원(VSS)은 상기 제 1 스테이지(CST1)의 방전부(900c)에 구비된 제 14 NMOS 트랜지스터(Tr14)의 게이트단자에 인가된다.
한편, 상기 제 1 클럭펄스(CLK1)는 제 1 스테이지(CST1)의 방전부(900c)에도 공급된다. 구체적으로, 상기 제 1 클럭펄스(CLK1)는 상기 제 1 스테이지(CST1)의 방전부(900c)에 구비된 제 13 NMOS 트랜지스터(Tr13)의 게이트단자 및 소스단자에 함께 공급된다. 따라서, 상기 턴-온된 제 13 NMOS 트랜지스터(Tr13)를 통해 상기 제 1 클럭펄스(CLK1)가 제 14 NMOS 트랜지스터(Tr14)의 게이트단자에 공급된다.
이와 같이, 상기 제 1 스테이지(CST1)의 방전부(900c)에 구비된 제 14 NMOS 트랜지스터(Tr14)의 게이트단자에는, 상기 제 1 클럭펄스(CLK1)와 제 2 전압원(VSS)이 동시에 인가된다. 이때, 상기 제 14 NMOS 트랜지스터(Tr14)의 게이트단자에 제 2 전압원(VSS)을 공급하는 제 16 NMOS 트랜지스터(Tr16)의 채널폭이, 상기 제 14 NMOS 트랜지스터(Tr14)의 게이트단자에 제 1 클럭펄스(CLK1)를 공급하는 제 13 NMOS 트랜지스터(Tr13)의 채널폭보다 더 크기 때문에, 상기 제 14 NMOS 트랜지스터(Tr14)의 게이트단자에는 제 2 전압원(VSS)이 인가된다. 따라서, 상기 제 1 스테이지(CST1)의 제 14 NMOS 트랜지스터(Tr14)는 턴-오프된다. 즉, 상기 제 1 스테이지(CST1)의 방전부(900c)가 구동하지 않는다. 따라서, 상기 제 1 스테이지(CST1)의 제 1 노드(Q)는 인에이블 기간(T0)에 공급되었던 제 1 전압원(VDD)으로 충전된 상태를 유지한다. 따라서, 상기 제 1 스테이지(CST1)의 제 1 노드(Q)에 접속된 풀업 트랜지스터(Tru)는 턴-온상태를 유지하며, 이에 의해 제 1 기간(T1)에 상기 풀업 트랜지스터(Tru)에 공급된 제 1 클럭펄스(CLK1)는 제 1 스캔펄스(Vout1)로서 제 1 게이트 라인에 정상적으로 공급된다.
다시말하면, 상기 제 1 기간(T1), 즉 상기 제 1 스테이지(CST1)가 제 1 클럭 펄스(CLK1)를 제 1 스캔펄스(Vout1)로서 출력하는 타이밍에는, 상기 차단부(900d)가 동작하고 이에 의해 상기 방전부(900c)가 동작을 하지 않는다. 따라서, 상기 제 1 스테이지(CST1)의 제 1 노드(Q)는 충전상태를 유지하고, 이로 인해 상기 제 1 스테이지(CST1)는 정상적으로 제 1 클럭펄스(CLK1)를 제 1 스캔펄스(Vout1)로서 출력한다.
한편, 상기 제 1 기간(T1)에 제 1 스테이지(CST1)로부터 출력된 제 1 스캔펄스(Vout1)는, 제 2 스테이지(CST2)에도 입력된다. 구체적으로, 도 11에 도시된 바와 같이, 상기 제 1 스캔펄스(Vout1)는 상기 제 2 스테이지(CST2)에 구비된 제 1 NMOS 트랜지스터(Tr1)의 게이트단자, 제 2 NMOS 트랜지스터(Tr2)의 게이트단자, 제 3 NMOS 트랜지스터(Tr3)의 게이트단자에 입력된다. 여기서, 상기 제 2 스테이지(CST2)에 공급된 제 1 스캔펄스(Vout1)는 상기 제 1 스테이지(CST1)에 공급된 스타트 펄스(SP)와 동일한 역할을 하는 것으로, 상기 제 1 스캔펄스(Vout1)에 응답하여 상기 제 2 스테이지(CST2)의 제 1 NMOS 트랜지스터(Tr1)는 상기 제 2 스테이지(CST2)의 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시키고, 상기 제 2 스테이지(CST2)의 제 2 NMOS 트랜지스터(Tr2)는 상기 제 2 스테이지(CST2)의 제 2 노드(QB1)를 방전시키고, 상기 제 2 스테이지(CST2)의 제 3 NMOS 트랜지스터(Tr3)는 상기 제 2 스테이지(CST2)의 제 3 노드(QB2)를 방전시킨다.
결국, 상기 제 1 기간(T1)에, 상기 제 1 스테이지(CST1)는 제 1 스캔펄스(Vout1)를 출력하고, 상기 제 2 스테이지(CST2)는 상기 제 1 스캔펄스(Vout1)에 응답하여 인에이블된다.
이어서, 제 2 기간(T2)동안의 동작을 설명하면 다음과 같다.
상기 제 2 기간(T2)동안에는, 도 13에 도시된 바와 같이, 제 2 클럭펄스(CLK2)(CLK4)만 하이상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.
따라서, 제 1 기간(T1)에 인가되었던 상기 제 1 스테이지(CST1)로부터의 제 1 스캔펄스(Vout1)(즉, 상기 제 1 클럭펄스(CLK1))가 제 2 기간(T2)에서 로우 상태로 변함에 따라, 이를 게이트단자를 통해 인가받는 상기 2 스테이지의 제 1, 제 2, 및 제 3 NMOS 트랜지스터(Tr1, Tr2, Tr3)는 턴-오프되고, 이에 따라 상기 제 2 스테이지(CST2)의 제 1 노드(Q)는 플로팅 상태로 유지된다. 이때, 상기 제 2 스테이지(CST2)의 풀업 트랜지스터(Tru)의 소스단자에 상기 제 2 클럭펄스(CLK2)가 인가됨에 따라, 상기 제 2 스테이지(CST2)의 제 1 노드(Q)에 충전된 제 1 전압원(VDD)은 부트스트랩핑에 의해 증폭된다.
따라서, 상기 제 2 스테이지(CST2)의 풀업 트랜지스터(Tru)의 소스단자에 인가된 제 2 클럭펄스(CLK2)는 상기 풀업 트랜지스터(Tru)의 드레인단자를 통해 안정적으로 출력된다. 이때, 도 13에 도시된 바와 같이, 상기 제 2 스테이지(CST2)로부터 출력되는 상기 제 2 클럭펄스(CLK2)는 제 2 게이트 라인에 인가되어 상기 제 2 게이트 라인을 구동시키는 제 2 스캔펄스(Vout2)로서 작용한다.
한편, 상기 제 2 기간(T2)에 상기 제 2 스테이지(CST2)는, 상술한 제 1 스테이지(CST1)와 마찬가지로, 자신으로부터 출력된 제 2 스캔펄스(Vout2)를 사용하여 자신의 차단부(900d)를 동작시키고, 방전부(900c)를 오프시킨다. 따라서, 상기 제 2 기간(T2)에 상기 제 2 스테이지(CST2)의 제 1 노드(Q)는 충전상태로 유지되고, 이에 의해 안정적으로 제 2 스캔펄스(Vout2)를 제 2 게이트 라인에 공급한다.
이때, 상기 제 2 스테이지(CST2)로부터 출력되는 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(CST1)에도 입력된다. 구체적으로, 도 11에 도시된 바와 같이, 상기 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(CST1)에 구비된 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 입력된다. 여기서, 상기 제 2 스캔펄스(Vout2)에 의해서 상기 제 1 스테이지(CST1)의 제 12 NMOS 트랜지스터(Tr12)가 턴-온됨에 따라, 상기 제 2 전압원(VSS)이 상기 턴-온된 제 12 NMOS 트랜지스터(Tr12)를 통해 상기 제 1 스테이지(CST1)의 제 1 노드(Q)에 공급된다. 따라서, 도 13에 도시된 바와 같이, 상기 제 2 전압원(VSS)에 의해 상기 제 1 스테이지(CST1)의 제 1 노드(Q)는 방전된다. 그러면, 상기 제 1 스테이지(CST1)의 제 1 노드(Q)에 게이트단자가 공통으로 접속된 풀업 트랜지스터(Tru), 그리고 제 8 및 제 9 NMOS 트랜지스터(Tr8, Tr9)가 모두 턴-오프된다.
한편, 상기 제 2 기간(T2)에 상기 제 1 스테이지(CST1)의 제 2 및 제 8 NMOS 트랜지스터(Tr2, Tr8)가 턴-오프상태이므로, 이 제 2 기간(T2)에 상기 제 1 스테이지(CST1)의 제 2 노드(QB1)는 제 4 NMOS 트랜지스터(Tr4)를 통해 공급되는 제 1 전압원(VDD)으로 충전된다. 따라서, 상기 제 1 스테이지(CST1)의 제 2 노드(QB1)에 게이트단자가 공통으로 접속된 제 1 풀다운 트랜지스터(Trd1) 및 제 10 NMOS 트랜지스터(Tr10)가 모두 턴-온된다. 이때, 상기 턴-온된 제 1 풀다운 트랜지스터(Trd1)를 통해 제 2 전압원(VSS)이 제 1 게이트라인에 공급된다.
한편, 상기 턴-온된 제 10 NMOS 트랜지스터(Tr10)를 통해 제 2 전압원(VSS) 이 제 1 노드(Q)에 공급된다. 결국, 상기 제 2 기간(T2)동안 상기 제 1 노드(Q)는 제 10 및 제 12 NMOS 트랜지스터(Tr10, Tr12)에 의해 방전된다.
또한, 상기 제 2 기간(T2)에 출력된 제 2 클럭펄스(CLK2)는 상기 제 1 스테이지(CST1)에 구비된 방전부(900c)에 공급된다. 구체적으로, 상기 제 2 클럭펄스(CLK2)는 상기 제 1 스테이지(CST1)의 방전부(900c)에 구비된 제 15 NMOS 트랜지스터(Tr15)의 게이트단자에 입력된다. 따라서, 상기 제 1 스테이지(CST1)의 제 15 NMOS 트랜지스터(Tr15)는 턴-온된다. 따라서, 상기 턴-온된 제 15 NMOS 트랜지스터(Tr15)를 통해, 제 2 전압원(VSS)이 상기 제 1 스테이지(CST1)의 방전부(900c)에 구비된 제 14 NMOS 트랜지스터(Tr14)의 게이트단자에 인가된다. 상기 방전부(900c)에 구비된 제 15 NMOS 트랜지스터(Tr15)는 상기 제 14 NMOS 트랜지스터(Tr14)의 열화를 방지하기 위한 스위칭소자이다. 즉, 상기 제 1 클럭펄스(CLK1)가 주기적으로 출력됨에 따라, 상기 제 1 스테이지(CST1)의 방전부(900c)에 구비된 제 14 NMOS 트랜지스터(Tr14)의 게이트단자에는 제 2 전압원(VSS)보다는 제 1 클럭펄스(CLK1)가 더 많은 시간동안 인가된다. 따라서, 상기 제 14 NMOS 트랜지스터(Tr14)의 문턱전압이 특성이 변화할 수 있다. 이를 방지하기 위해, 상기 제 15 NMOS 트랜지스터(Tr15)는 다음단의 스테이지(즉, 제 3 스테이지(CST3))가 스캔펄스(즉, 제 3 스캔펄스(Vout3))를 출력할 때, 이에 동기된 제 3 클럭펄스(CLK3)를 공급받아 상기 방전부(900c)에 구비된 제 14 NMOS 트랜지스터(Tr14)의 게이트단자에 제 2 전압원(VSS)을 공급한다. 이렇게 함으로써, 상기 제 14 NMOS 트랜지스터(Tr14)의 게이트단자에 좀 더 많은 시간동안 제 2 전압원(VSS)을 공급할 수 있다.
또한, 상기 제 2 기간(T2)동안, 상기 제 2 스테이지(CST2)로부터 출력된 제 2 스캔펄스(Vout2)는 제 3 스테이지(CST3)에도 입력된다. 구체적으로, 도 11에 도시된 바와 같이, 상기 제 2 스캔펄스(Vout2)는 상기 제 3 스테이지(CST3)에 구비된 제 1, 제 2, 및 제 3 NMOS 트랜지스터(Tr1, Tr2, Tr3)의 게이트단자에 입력된다. 따라서, 상기 제 2 기간(T2)에, 상기 제 3 스테이지(CST3)의 제 1, 2, 및 제 3 NMOS 트랜지스터(Tr3)가 모두 턴-온된다. 따라서, 상기 제 2 기간(T2)에, 상기 제 3 스테이지(CST3)는 인에이블된다. 즉, 상기 제 2 기간(T2)에, 상기 제 3 스테이지(CST3)의 제 1 노드(Q)는 충전되고, 제 2 및 제 3 노드(QB1, QB2)는 방전된다.
요약하면, 제 2 기간(T2)에는, 상기 제 2 스테이지(CST2)로부터 제 2 스캔펄스(Vout2)가 출력된다. 이 제 2 스캔펄스(Vout2)는 제 2 게이트 라인을 구동시킨다. 또한, 상기 제 2 스캔펄스(Vout2)는 제 1 스테이지(CST1)의 제 1 노드(Q)를 방전시키고, 제 2 노드(QB1)를 충전시킴으로써 상기 제 1 스테이지(CST1)를 디스에이블시킨다. 또한, 상기 제 2 스캔펄스(Vout2)는 제 3 스테이지(CST3)의 제 1 노드(Q)를 충전시키고, 제 2 및 제 3 노드(QB1, QB2)를 방전시킴으로서 상기 제 3 스테이지(CST3)를 인에이블시킨다.
이와 같은 방식으로, 제 3 기간(T3)에는 상기 제 3 스테이지(CST3)로부터 제 3 스캔펄스(Vout3)가 출력된다. 이 제 3 스캔펄스(Vout3)는 제 3 게이트 라인을 구동시킨다. 또한, 상기 제 3 스캔펄스(Vout3)는 제 2 스테이지(CST2)의 제 1 노드(Q)를 방전시키고, 제 2 노드(QB1)를 충전시킴으로써 상기 제 2 스테이지(CST2)를 디스에이블시킨다. 또한, 상기 제 3 스캔펄스(Vout3)는 상기 제 2 스테이지(CST2) 의 방전부(900c)에 공급되어 제 14 NMOS 트랜지스터(Tr14)의 열화가 방지되도록 한다. 또한, 상기 제 3 스캔펄스(Vout3)는 제 4 스테이지(CST4)의 제 1 노드(Q)를 충전시키고, 제 2 및 제 3 노드(QB1, QB2)를 방전시킴으로써 상기 제 4 스테이지(CST4)를 인에이블시킨다.
그리고, 제 4 기간(T4)에는 상기 제 4 스테이지(CST4)로부터 제 4 스캔펄스(Vout4)가 출력된다. 이 제 4 스캔펄스(Vout4)는 제 4 게이트 라인을 구동시킨다. 또한, 상기 제 4 스캔펄스(Vout4)는 제 3 스테이지(CST3)의 제 1 노드(Q)를 방전시키고, 제 2 노드(QB1)를 충전시킴으로써 상기 제 3 스테이지(CST3)를 디스에이블시킨다. 또한, 상기 제 4 스캔펄스(Vout4)는 상기 제 1 스테이지(CST1)의 방전부(900c)에 공급되어 제 14 NMOS 트랜지스터(Tr14)의 열화가 방지되도록 한다. 또한, 상기 제 4 스캔펄스(Vout4)는 제 5 스테이지의 제 1 노드(Q)를 충전시키고, 제 2 및 제 3 노드(QB1, QB2)를 방전시킴으로써 상기 제 5 스테이지를 인에이블시킨다.
이어서, 제 5 기간(T5)동안의 동작을 설명하면 다음과 같다.
이 제 5 기간(T5)에, 상기 제 5 스테이지로부터 제 5 스캔펄스가 출력된다. 이 제 5 스캔펄스는 제 5 게이트 라인을 구동시킨다. 한편, 상기 제 5 기간(T5)에는 제 1 클럭펄스(CLK1)가 다시 출력된다. 즉, 상기 제 5 기간(T5)에는 제 1 클럭펄스(CLK1)가 다시 하이상태를 유지한다. 따라서, 상기 제 5 기간(T5)에 상기 제 5 스테이지는 제 1 클럭펄스(CLK1)를 제 5 스캔펄스로서 출력한다. 이때, 상기 제 5 기간(T5)에 출력된 제 1 클럭펄스(CLK1)는 상기 제 5 스테이지뿐만 아니라, 제 1 스테이지(CST1)에도 공급된다. 구체적으로, 상기 제 5 기간(T5)에 출력된 제 1 클 럭펄스(CLK1)는, 상기 제 5 스테이지에 구비된 풀업 트랜지스터(Tru)의 소스단자와, 상기 제 1 스테이지(CST1)에 구비된 풀업 트랜지스터(Tru)의 소스단자에 함께 공급된다. 이 제 5 기간(T5)에 상기 제 1 스테이지(CST1)의 제 1 노드(Q)는 방전상태이고, 상기 제 5 스테이지의 제 1 노드(Q)는 충전상태이므로, 상기 제 5 스테이지만이 상기 제 1 클럭펄스(CLK1)를 제 5 스캔펄스로서 출력할 수 있다.
그러나, 상기 제 1 스테이지(CST1)의 풀업 트랜지스터(Tru)의 소스단자에 상기 제 1 클럭펄스(CLK1)가 인가됨에 따라, 상기 제 1 스테이지(CST1)의 제 1 노드(Q)와 상기 제 1 클럭펄스(CLK1)가 인가된 풀업 트랜지스터(Tru)의 소스단자간에 커플링현상이 발생한다. 이 커플링현상에 의해 상기 제 1 스테이지(CST1)의 제 1 노드(Q)가 소정의 전압으로 충전될 수 있다. 이 제 1 스테이지(CST1)의 제 1 노드(Q)는 상기 제 1 클럭펄스(CLK1)가 계속적으로 인가됨에 따라, 더 큰 전압으로 충전되며, 이로 인해 상기 제 1 스테이지(CST1)의 제 1 노드(Q)가 상기 제 1 스테이지(CST1)의 풀업 트랜지스터(Tru)를 턴-온시킬 정도의 크기를 갖는 전압으로 충전될 수 있다. 그러면, 상기 제 5 기간(T5)에 두 개의 스테이지, 즉 제 1 및 제 5 스테이지로부터 스캔펄스가 동시에 출력되는 문제점이 발생한다. 여기서, 상기 제 5 기간(T5)에 상기 제 5 스테이지로부터 출력된 스캔펄스는 올바른 출력이다. 하지만, 상기 제 1 스테이지(CST1)로부터 출력된 스캔펄스는 잘못된 출력이다. 결국, 상기 제 1 스테이지(CST1)는 한 프레임동안 두 번 이상의 출력을 발생시킬 수 있다. 즉, 상기 제 1 스테이지(CST1)는 제 1 및 제 5 기간(T1, T5)에서 출력을 발생시킬 수 있다. 물론, 상기 제 1 스테이지(CST1) 뿐만 아니라, 나머지 스테이지도 상술한 바와 같은 원인으로 두 번 이상의 멀티 출력을 발생시킬 수 있다.
이러한 커플링 현상에 의한 멀티 출력을 방지하기 위해, 자신의 출력이 아닌 기간에 각 스테이지(CST1 내지 CSTn+1)의 방전부(900c)가 동작한다. 이를 좀 더 구체적으로 설명하면 다음과 같다.
상술한 바와 같이, 제 5 기간(T5)에는 제 1 클럭펄스(CLK1)가 출력된다. 이 제 5 기간(T5)에 출력되는 제 1 클럭펄스(CLK1)는 제 1 기간(T1)에 출력되었던 제 1 클럭펄스(CLK1)와 네 클럭펄스폭 만큼에 해당하는 시간차를 갖는다. 상기 제 5 기간(T5)에 출력된 제 1 클럭펄스(CLK1)는 상기 제 1 스테이지(CST1)의 방전부(900c)에 공급되어, 상기 방전부(900c)를 동작시킨다. 즉, 상기 제 1 클럭펄스(CLK1)는 상기 제 1 스테이지(CST1)에 구비된 제 13 NMOS 트랜지스터(Tr13)의 게이트단자에 인가되어, 상기 제 13 NMOS 트랜지스터(Tr13)를 턴-온시킨다. 그러면, 상기 턴-온된 제 13 NMOS 트랜지스터(Tr13)를 통해 상기 제 1 클럭펄스(CLK1)가 제 14 NMOS 트랜지스터(Tr14)의 게이트단자에 인가된다. 따라서, 상기 제 1 스테이지(CST1)에 구비된 제 14 NMOS 트랜지스터(Tr14)가 턴-온된다. 그러면, 상기 턴-온된 제 8 NMOS 트랜지스터(Tr8)를 통해 제 2 전압원(VSS)이 상기 제 1 스테이지(CST1)의 제 1 노드(Q)에 공급된다. 따라서, 상기 제 1 스테이지(CST1)의 제 1 노드(Q)는 방전된다. 이때, 상기 제 1 스테이지(CST1)로부터의 스캔펄스를 발생하지 않으므로, 상기 제 1 스테이지(CST1)에 구비된 차단부(900d)는 동작하지 않는다. 결국, 이 제 5 기간(T5)에, 상기 제 1 스테이지(CST1)의 제 1 노드(Q)에 커플링 현상에 의해 소정의 전압이 충전되더라도, 이 전압은 상기 제 1 스테이지(CST1)에 구비된 방전부(900c)에 의해 방전된다.
이와 같이, 상기 제 1 스테이지(CST1)는, 제 1 스캔펄스(Vout1)의 출력타이밍에 해당하는 제 1 클럭펄스(CLK1)가 인가될 때는, 자신으로부터 출력된 제 1 스캔펄스(Vout1)를 다시 피드백 받아 자신의 제 1 노드(Q)를 충전상태로 유지한다. 반면, 상기 제 1 스테이지(CST1)는, 상기 제 1 스캔펄스(Vout1)의 출력타이밍이 아닌 기간에 인가되는 제 1 클럭펄스(CLK1)에 대해서는, 상기 제 1 클럭펄스(CLK1)가 인가될 때마다 이에 응답하여 자신의 제 1 노드(Q)를 방전시킨다. 즉, 상기 각 스테이지(CST1 내지 CSTn+1)는 자신으로부터 출력된 스캔펄스를 피드백 받음으로써, 상기 스캔펄스의 출력여부를 확인한다. 그리고, 각 스테이지(CST1 내지 CSTn+1)는 출력이 있을 경우에는 차단부(900d)를 동작시키고, 출력이 없을 경우에는 방전부(900c)를 동작시킨다.
결국, 상기 제 1 스테이지(CST1)는 한 프레임내의 제 1 기간(T1)에 입력되는 제 1 클럭펄스(CLK1)를 제 1 스캔펄스(Vout1)로서 출력하며, 이 제 1 스캔펄스(Vout1)에 응답하여 자신의 제 1 노드(Q)를 충전상태로 유지시키고, 제 5, 제 9, ....., 및 제 k 기간(T5, T9, ..., Tk)에 입력되는 제 1 클럭펄스(CLK1)에 응답하여 자신의 제 1 노드(Q)를 방전상태로 만든다.
이와 같은 방식으로, 제 2 스테이지(CST2)는 한 프레임내의 제 2 기간(T2)에 입력되는 제 2 클럭펄스(CLK2)를 제 2 스캔펄스(Vout2)로서 출력하며, 이 제 2 스캔펄스(Vout2)에 응답하여 자신의 제 1 노드(Q)를 충전상태로 유지한다. 그리고, 상기 제 2 스테이지(CST2)는, 상기 제 2 기간(T2)을 제외한 한 프레임내의 제 6, 제 10, ..., 및 제 k+1 기간(T6, T10, ..., Tk+1)에 입력되는 제 2 클럭펄스(CLK2)에 응답하여 자신의 제 1 노드(Q)를 방전상태로 만든다.
또한, 제 3 스테이지(CST3)는 한 프레임내의 제 3 기간(T3)에 입력되는 제 3 클럭펄스(CLK3)를 제 3 스캔펄스(Vout3)로서 출력하며, 이 제 3 스캔펄스(Vout3)에 응답하여 자신의 제 1 노드(Q)를 충전상태로 유지한다. 그리고, 상기 제 3 스테이지(CST3)는, 상기 제 3 기간(T3)을 제외한 한 프레임내의 제 7, 제 11, ..., 및 제 k+2 기간(T7, T11, ..., Tk+2)에 입력되는 제 3 클럭펄스(CLK3)에 응답하여 자신의 제 1 노드(Q)를 방전상태로 만든다.
또한, 제 4 스테이지(CST4)는 한 프레임내의 제 4 기간(T4)에 입력되는 제 4 클럭펄를 제 4 스캔펄스(Vout4)로서 출력하며, 이 제 4 스캔펄스(Vout4)에 응답하여 자신의 제 1 노드(Q)를 충전상태로 유지한다. 그리고, 상기 제 4 스테이지(CST4)는, 상기 제 4 기간(T4)을 제외한 한 프레임내의 제 8, 제 12, ..., 및 제 k+3 기간(T8, T12, ..., Tk+3)에 입력되는 제 4 클럭펄스(CLK4)에 응답하여 자신의 제 1 노드(Q)를 방전상태로 만든다.
또한, 제 5 스테이지는 한 프레임내의 제 5 기간(T5)에 입력되는 제 1 클럭펄스(CLK1)를 제 5 스캔펄스로서 출력하고, 이 제 5 스캔펄스에 응답하여 자신의 제 1 노드(Q)를 충전상태로 유지한다. 그리고, 상기 제 5 스테이지는, 상기 제 5 기간(T5)을 제외한 한 프레임내의 제 9, 제 13, ..., 및 제 k 기간(T9, T13, ..., Tk)에 입력되는 제 1 클럭펄스(CLK1)에 응답하여 자신의 제 1 노드(Q)를 방전상태로 만든다.
나머지 제 6 내지 제 n 스테이지(CSTn), 및 더미 스테이지(CSTn+1)도 상술한 바와 같은 방식으로 동작한다.
결국, 각 스테이지는 스캔펄스를 출력하고자 하는 타이밍에 입력되는 클럭펄스를 스캔펄스로서 출력하며, 이때 상기 스캔펄스를 피드백 받아 자신의 제 1 노드(Q)를 충전상태로 유지한다. 그리고, 각 스테이지는 상기 스캔펄스를 출력한 이후에 입력되는 클럭펄스에 응답하여, 자신의 제 1 노드(Q)를 방전상태로 만든다.
한편, 제 1 프레임동안 모든 스테이지들이 한번의 스캔펄스를 출력하게 되면, 제 2 프레임이 시작된다. 즉, 상기 제 1 스테이지(CST1)가 다시 동작한다.
이 제 2 프레임동안에는, 상술한 바와 같이, 상기 제 3 전압이 부극성으로 유지되고, 제 4 전압이 정극성으로 유지된다.
따라서, 이 제 2 프레임동안에는, 각 스테이지의 제 4 NMOS 트랜지스터(Tr4)가 항상 턴-오프상태를 유지하고, 각 스테이지의 제 6 NMOS 트랜지스터(Tr6)가 항상 턴-온상태를 유지한다.
따라서, 제 2 프레임동안에는, 각 스테이지(CST1 내지 CSTn+1)가 디스에이블될 때 자신의 제 2 노드(QB1)를 방전상태로 유지하고, 제 3 노드(QB2)를 충전상태로 유지한다. 즉, 홀수 번째 프레임동안에는 각 스테이지(CST1 내지 CSTn+1)가 디스에이블될 때 자신의 제 2 노드(QB1)를 충전시킴과 아울러 자신의 제 3 노드(QB2)를 방전시키며, 짝수 번째 프레임동안에는 각 스테이지(CST1 내지 CSTn+1)가 디스에이블될 때 자신의 제 2 노드(QB1)를 방전시킴과 아울러 자신의 제 3 노드(QB2)를 충전시킨다. 결국, 매 프레임마다, 각 스테이지(CST1 내지 CSTn+1)의 제 2 노드 (QB1) 및 제 3 노드(QB2)가 번갈아가며 충전 및 방전상태를 유지한다. 이에 따라, 출력부(900b)에 위치한 스위칭소자의 열화를 방지할 수 있다. 즉, 상기 제 2 및 제 3 노드(QB1, QB2)가 프레임을 주기로하여 교번적으로 충전 및 방전됨에 따라, 출력부(900b)에 위치한 제 1 및 제 2 풀다운 트랜지스터(Trd1, Trd2)도 프레임을 주기로하여 교번적으로 턴-온 및 턴-오프된다. 따라서, 출력부(900b)에 구비된 제 1 및 제 2 풀다운 트랜지스터(Trd1, Trd2)의 문턱전압이 한쪽으로 증가하는 것을 방지할 수 있다.
이하, 본 발명의 제 3 실시예에 따른 쉬프트 레지스터를 상세히 설명하면 다음과 같다.
도 14는 본 발명의 제 3 실시예에 따른 쉬프트 레지스터를 나타낸 도면이다.
본 발명의 제 3 실시예에 따른 쉬프트 레지스터는, 도 14에 도시된 바와 같이, 서로 종속적으로 연결된 n개의 스테이지(DST1 내지 DSTn)들 및 하나의 더미 스테이지(DSTn+1)로 구성된다. 여기서, 각 스테이지들(DST1 내지 DSTn+1)은 하나씩의 스캔펄스(Vout1 내지 Voutn+1)를 출력하며, 이때 상기 제 1 스테이지(DST1)부터 더미 스테이지(DSTn+1)까지 차례로 스캔펄스(Vout1 내지 Voutn+1)를 출력한다. 이때, 상기 더미 스테이지(DSTn+1)를 제외한 상기 스테이지들(DST1 내지 DSTn)로부터 출력된 스캔펄스들(Vout1 내지 Voutn)은 상기 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다.
이 스테이지들(DST1 내지 DSTn+1)은, 도 3의 그것들과 동일하므로, 이에 대한 설명은 생략하기로 한다.
이 스테이지들(DST1 내지 DSTn+1) 중 제 2 스테이지(DST2)에 구성된 회로를 상세히 설명하면 다음과 같다.
도 15는 도 14의 제 2 스테이지에 대한 회로 구성도이다.
즉, 도 15에 도시된 바와 같이, 제 2 스테이지(DST2)의 노드 제어부(140a)는 제 1 및 제 2 NMOS 트랜지스터(Tr1, Tr2)로 구성된다.
상기 제 1 내지 제 2 NMOS 트랜지스터(Tr1, Tr2)는, 도 8에 도시된 제 1 및 제 2 NMOS 트랜지스터(Tr1, Tr2)와 동일하므로, 이에 대한 설명은 생략한다.
그리고, 제 2 스테이지(DST2)의 출력부(140b)는, 상술한 풀업 트랜지스터(Tru) 및 풀다운 트랜지스터(Trd)를 포함한다.
상기 풀업 트랜지스터(Tru)는, 상기 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 1 NMOS 트랜지스터(Tr1)의 게이트단자에 인가되는 스캔펄스보다 한 클럭펄스폭만큼 지연된 클럭펄스를 스캔펄스로서 출력한다. 즉, 상기 제 2 스테이지(DST2)의 풀업 트랜지스터(Tru)는, 상기 제 1 스캔펄스(Vout1)보다 한 펄스폭만큼 지연된 제 2 클럭펄스(CLK2)를 제 2 스캔펄스(Vout2)로서 출력한다. 그리고, 이 출력된 제 2 스캔펄스(Vout2)를 자신이 속한 스테이지에 접속된 게이트 라인, 이전단의 스테이지, 및 다음단의 스테이지에 공급한다. 즉, 상기 풀업 트랜지스터(Tru)는, 상기 제 2 스캔펄스(Vout2)를 제 2 게이트 라인을 구동하기 위한 제 2 스캔펄스(Vout2)로서 출력한다. 이 제 2 스캔펄스(Vout2)는 상기 제 2 게이트 라인, 제 1 스테이지(DST1), 및 제 3 스테이지(DST3)에도 공급된다.
여기서, 상기 제 1 스테이지(DST1)에 공급된 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(DST1)를 디스에이블시키고, 상기 제 3 스테이지(DST3)에 공급된 제 2 스캔펄스(Vout2)는 상기 제 3 스테이지(DST3)를 인에이블시킨다. 이를 위해, 상기 풀업 트랜지스터(Tru)의 게이트단자는 제 1 노드(Q)에 접속되어 있으며, 소스단자는 제 2 클럭펄스(CLK2)를 전송하는 클럭라인에 접속되어 있으며, 드레인단자는 제 2 게이트 라인, 제 1 스테이지(DST1), 및 제 3 스테이지(DST3)에 공통으로 접속된다.
풀다운 트랜지스터(Trd)는, 상기 제 2 노드(QB)에 충전된 제 1 전압원(VDD)에 응답하여, 제 2 전압원(VSS)을 출력한다. 그리고, 이 제 2 전압원(VSS)을 자신이 속한 스테이지에 접속된 게이트 라인, 이전단의 스테이지, 및 다음단의 스테이지에 공급한다. 즉, 상기 제 2 스테이지(DST2)의 풀다운 트랜지스터(Trd)는, 상기 제 2 전압원(VSS)을 제 2 게이트 라인, 제 1 스테이지(DST1), 및 제 3 스테이지(DST3)에 공급한다. 상기 제 2 게이트 라인에 공급된 제 2 전압원(VSS)은 상기 제 2 게이트 라인을 비활성화시키는 신호로서 기능한다. 이를 위해, 상기 풀다운 트랜지스터(Trd)의 게이트단자는 상기 제 2 노드(QB)에 접속되며, 소스단자는 제 2 게이트 라인, 제 1 스테이지(DST1), 및 제 3 스테이지(DST3)에 공통으로 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
그리고, 상기 제 2 스테이지(DST2)의 방전부(140c)는, 제 3 내지 제 5 NMOS 트랜지스터(Tr3 내지 Tr5)를 포함한다.
상기 제 3 NMOS 트랜지스터(Tr3)는, 다음 다음단 스테이지로부터 출력되는 스캔펄스에 동기된 클럭펄스에 응답하여, 상기 클럭펄스를 출력한다. 이를 위해, 상기 제 3 NMOS 트랜지스터(Tr3)의 게이트단자는 상기 제 4 클럭펄스(CLK4)를 전송하는 클럭라인에 접속되며, 소스단자는 상기 제 4 클럭펄스(CLK4)를 전송하는 클럭라인에 접속된다.
제 4 NMOS 트랜지스터(Tr4)는, 상기 제 3 NMOS 트랜지스터(Tr3)를 통해 공급되는 클럭펄스에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 4 NMOS 트랜지스터(Tr4)는, 상기 제 3 NMOS 트랜지스터(Tr3)를 통해 공급되는 제 4 클럭펄스(CLK4)에 응답하여, 상기 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 4 NMOS 트랜지스터(Tr4)의 게이트단자는 상기 제 3 NMOS 트랜지스터(Tr3)의 드레인단자에 접속되며, 소스단자는 상기 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 5 NMOS 트랜지스터(Tr5)는, 다음단 스테이지로부터 출력되는 스캔펄스에 동기된 클럭펄스에 응답하여, 상기 제 4 NMOS 트랜지스터(Tr4)를 오프시킨다. 즉, 상기 재 2 스테이지(DST2)의 제 5 NMOS 트랜지스터(Tr5)는 제 3 스테이지(DST3)로부터의 제 3 스캔펄스(Vout3)에 동기된 제 3 클럭펄스(CLK3)에 응답하여, 상기 제 4 NMOS 트랜지스터(Tr4)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 4 NMOS 트랜지스터(Tr4)를 턴-오프시킨다. 이를 위해, 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자는 제 3 스테이지(DST3)에 접속되며, 소스단자는 상기 제 4 NMOS 트랜지스터(Tr4)의 게이트단자에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
차단부(140d)는, 제 6 NMOS 트랜지스터(Tr6)를 포함한다.
상기 제 6 NMOS 트랜지스터(Tr6)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 방전부(140c)의 제 4 NMOS 트랜지스터(Tr4)를 턴-오프시킴으로써 상기 방전부(140c)의 동작을 오프시킨다. 즉, 상기 제 6 NMOS 트랜지스터(Tr6)는 제 1 스테이지(DST1)로부터 출력되는 제 1 스캔펄스(Vout2)에 응답하여, 상기 방전부(140c)의 제 4 NMOS 트랜지스터(Tr4)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 4 NMOS 트랜지스터(Tr4)를 턴-오프시킨다. 이를 위해, 상기 제 6 NMOS 트랜지스터(Tr6)의 게이트단자는 제 2 스테이지(DST2)의 출력부(140b)의 출력단자(즉, 풀업 트랜지스터(Tru)의 드레인단자이며, 상기 풀다운 트랜지스터(Trd)의 소스단자에 해당하는 단자)에 접속되며, 소스단자는 제 4 NMOS 트랜지스터(Tr4)의 게이트단자에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
한편, 제 1 스테이지(DST1), 제 3 내지 제 n 스테이지(DSTn), 및 더미 스테이지(DSTn+1)도 상기와 같은 구성을 갖는다.
단, 제 1 스테이지(DST1)의 이전단에는 스테이지가 존재하지 않기 때문에, 상기 제 1 스테이지(DST1)에 구비된 제 1 NMOS 및 제 6 NMOS 트랜지스터(Tr1, Tr6)는 타이밍 콘트롤러로부터의 스타트 펄스(SP)를 공급받는다. 즉, 상기 제 1 스테이지(DST1)에 구비된 제 1 NMOS 트랜지스터(Tr1)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 그리고, 상기 제 6 NMOS 트랜지스터(Tr3)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 상기 방전부(140c)의 제 4 NMOS 트랜지스터(Tr4)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 4 NMOS 트랜지스터(Tr4)를 턴-오프시킨다.
상기와 같은 회로 구성을 갖는 스테이지를 구비한 쉬프트 레지스터의 동작을 설명하면 다음과 같다.
먼저, 인에이블 기간에 출력된 스타트 펄스(SP)가 상기 제 1 스테이지(DST1)에 공급되어 상기 제 1 스테이지(DST1)를 인에이블시킨다.
이후, 제 1 기간에 제 1 스테이지(DST1)로부터 출력된 제 1 스캔펄스(Vout1)가 상기 제 2 스테이지(DST2)에 공급된다. 구체적으로, 상기 제 1 스캔펄스(Vout1)는, 상기 제 2 스테이지(DST2)에 구비된 상기 제 1 및 제 6 NMOS 트랜지스터(Tr1, Tr6)의 게이트단자에 공급된다. 그러면, 상기 제 1 스테이지(DST1)의 제 1 및 제 6 NMOS 트랜지스터(Tr1, Tr6)가 턴-온된다.
이때, 상기 턴-온된 제 1 NMOS 트랜지스터(Tr1)를 통해, 제 1 전압원(VDD)이 상기 제 2 스테이지(DST2)의 제 1 노드(Q)에 공급되며, 이로 인해 상기 제 1 노드(Q)가 충전된다. 이 충전된 제 1 노드(Q)에 게이트단자가 접속된 풀업 트랜지스터(Tru)는 턴-온된다. 그리고, 상기 턴-온된 제 6 NMOS 트랜지스터(Tr6)를 통해, 제 2 전압원(VSS)이 제 4 NMOS 트랜지스터(Tr4)의 게이트단자에 공급된다. 이로 인해, 상기 제 4 NMOS 트랜지스터(Tr4)가 턴-오프된다. 즉, 상기 차단부(140d)의 제 6 NMOS 트랜지스터(Tr6)가 동작함으로 인해, 상기 방전부(140c)의 제 4 NMOS 트랜지스터(Tr4)는 턴-오프된다. 다시말하면, 상기 제 1 노드(Q)가 충전되는 제 1 기간동 안, 상기 제 4 NMOS 트랜지스터(Tr4)는 턴-오프된다. 따라서, 상기 제 1 노드(Q)는 안정적으로 충전된다.
이후, 제 2 기간에 상기 턴-온된 풀업 트랜지스터(Tru)의 소스단자에 제 2 클럭펄스(CLK2)가 공급되면, 상기 풀업 트랜지스터(Tru)는 상기 제 2 클럭펄스(CLK2)를 제 2 스캔펄스(Vout2)로서 출력한다. 그리고, 이 출력된 제 2 스캔펄스(Vout2)를 제 2 게이트 라인, 제 1 스테이지(DST1), 및 제 3 스테이지(DST3)에 공급한다.
이 제 2 기간에 상기 제 2 스캔펄스(Vout2)를 공급받은 상기 제 3 스테이지(DST3)는 상기 제 2 스테이지(DST2)와 동일하게 자신의 제 1 노드(Q)를 충전시킨다. 이후, 제 3 기간에, 상기 제 3 스테이지(DST3)는 제 3 클럭펄스(CLK3)를 제 3 스캔펄스(Vout3)로서 출력한다. 그리고, 이 출력된 제 3 스캔펄스(Vout3)를 제 3 게이트 라인, 제 2 스테이지(DST2), 및 제 1 스테이지(DST1)에 공급한다.
한편, 상기 제 3 기간에 출력된 제 3 클럭펄스(CLK3)는 상기 제 2 스테이지(DST2)에도 공급된다. 구체적으로, 상기 제 3 클럭펄스(CLK3)는 상기 제 2 스테이지(DST2)에 구비된 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 공급된다. 따라서, 상기 제 3 기간에, 상기 제 2 스테이지(DST2)의 제 5 NMOS 트랜지스터(Tr5)가 턴-온된다. 이 턴-온된 제 5 NMOS 트랜지스터(Tr5)를 통해, 제 2 전압원(VSS)이 상기 제 4 NMOS 트랜지스터(Tr4)의 게이트단자에 공급된다. 그러면, 상기 제 2 스테이지(DST2)에 구비된 제 4 NMOS 트랜지스터(Tr4)는 턴-오프된다.
한편, 상기 제 3 기간에 상기 제 3 스테이지(DST3)로부터 출력된 제 3 스캔 펄스(Vout3)는, 상기 제 2 스테이지(DST2)의 제 2 NMOS 트랜지스터(Tr2)에도 공급된다. 그러면, 상기 제 2 스테이지(DST2)의 제 2 NMOS 트랜지스터(Tr2)가 턴-온된다. 이 턴-온된 제 2 NMOS 트랜지스터(Tr2)를 통해, 제 2 전압원(VSS)이 상기 제 2 스테이지(DST2)의 제 1 노드(Q)에 공급된다. 따라서, 상기 제 3 기간에, 상기 제 2 스테이지(DST1)의 제 1 노드(Q)는 방전된다.
즉, 제 3 기간에는, 상기 제 2 스테이지(DST2)의 제 1 노드(Q)가 방전되고, 상기 제 2 스테이지(DST2)의 제 4 NMOS 트랜지스터(Tr4)가 턴-오프된다.
다음으로, 제 4 기간에는 제 4 스테이지(DST4)가 제 4 클럭펄스(CLK4)를 제 4 스캔펄스(Vout4)로서 출력한다. 그리고, 이 제 4 스캔펄스(Vout4)를 제 4 게이트 라인, 제 3 스테이지(DST3) 및 제 5 스테이지에 공급한다. 이 제 4 기간에 출력된 제 4 클럭펄스(CLK4)는, 상기 제 2 스테이지(DST2)에도 공급된다. 구체적으로, 상기 제 4 기간에 출력된 제 4 클럭펄스(CLK4)는, 상기 제 2 스테이지(DST2)에 구비된 제 3 NMOS 트랜지스터(Tr3)의 게이트단자 및 소스단자에 공급된다. 그러면, 상기 제 2 스테이지(DST2)의 제 3 NMOS 트랜지스터(Tr3)는 턴-온된다. 이 턴-온된 제 3 NMOS 트랜지스터(Tr4)를 통해, 상기 제 4 클럭펄스(CLK4)가 상기 제 2 스테이지(DST2)의 제 4 NMOS 트랜지스터(Tr4)의 게이트단자 공급된다. 그러면, 상기 제 4 NMOS 트랜지스터(Tr4)가 턴-온된다. 이 턴-온된 제 4 NMOS 트랜지스터(Tr4)를 통해, 제 2 전압원(VSS)이 제 2 스테이지(DST2)의 제 1 노드(Q)에 공급된다, 따라서, 상기 제 2 스테이지(DST2)의 제 1 노드(Q)가 방전된다. 결국, 상기 제 2 스테이지(DST2)의 제 1 노드(Q)는, 상기 제 4 클럭펄스(CLK4)가 출력될 때마다 방전된다. 이때, 상기 차단부(140d)의 제 6 NMOS 트랜지스터(Tr6)는, 상기 제 1 스테이지(DST1)의 제 1 노드(Q)가 충전되는 시점(제 1 기간)에 상기 제 4 NMOS 트랜지스터(Tr4)를 오프시킴으로써, 상기 제 1 노드(Q)가 방전되는 것을 방지한다. 따라서, 상기 제 2 스테이지(DST2)의 풀업 트랜지스터(Tru)는, 자신의 출력기간(즉, 제 2 기간)에, 안정적으로 제 2 스캔펄스(Vout2)를 출력할 수 있다. 이 출력기간 이후에는, 상술한 바와 같이, 상기 제 2 스테이지(DST2)의 제 1 노드(Q)는 제 4 클럭펄스(CLK4)에 의해 주기적으로 방전된다.
한편, 이와 같이 구성된 본 발명의 제 3 실시예에 따른 쉬프트 레지스터에서, 각 스테이지는 다음과 같은 회로구성을 가질 수도 있다. 여기서, 제 2 스테이지(DST2)만을 예로 들어 설명하면 다음과 같다.
도 16은 도 14의 제 2 스테이지의 또 다른 회로구성을 나타낸 도면이다.
즉, 도 16에 도시된 바와 같이, 제 2 스테이지(DST2)의 노드 제어부(140a)는 제 1 내지 제 5 NMOS 트랜지스터(Tr1 내지 Tr5)로 구성된다. 여기서, 도 16에 도시된 제 1 내지 제 5 NMOS 트랜지스터(Tr1 내지 Tr5)는, 상술한 도 5에 도시된 제 1 내지 제 5 NMOS 트랜지스터(Tr1 내지 Tr5)와 동일하므로, 이에 대한 설명은 생략한다.
그리고, 상기 제 2 스테이지(DST2)의 출력부(140b)는, 풀업 트랜지스터(Tru) 및 풀다운 트랜지스터(Trd)를 포함한다.
상기 풀업 트랜지스터(Tru)는, 상기 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 1 NMOS 트랜지스터(Tr1)의 게이트단자에 인가되는 스캔펄스 보다 한 클럭펄스폭만큼 지연된 클럭펄스를 스캔펄스로서 출력한다. 즉, 상기 제 2 스테이지(DST2)의 풀업 트랜지스터(Tru)는, 상기 제 1 스캔펄스(Vout1)보다 한 펄스폭만큼 지연된 제 2 클럭펄스(CLK2)를 스캔펄스로서 출력한다. 그리고, 이 출력된 스캔펄스를 자신이 속한 스테이지에 접속된 게이트 라인, 이전단의 스테이지, 및 다음단의 스테이지에 공급한다. 즉, 상기 풀업 트랜지스터(Tru)는, 상기 제 2 클럭펄스(CLK2)를 제 2 게이트 라인을 구동하기 위한 제 2 스캔펄스(Vout2)로서 출력한다. 이 제 2 스캔펄스(Vout2)는 상기 제 2 게이트 라인, 제 1 스테이지(DST1), 및 제 3 스테이지(DST3)에 공급된다. 이를 위해, 상기 풀업 트랜지스터(Tru)의 게이트단자는 제 1 노드(Q)에 접속되어 있으며, 소스단자는 제 2 클럭펄스(CLK2)를 전송하는 클럭라인에 접속되어 있으며, 드레인단자는 제 2 게이트 라인, 제 1 스테이지(DST1), 및 제 3 스테이지(DST3)에 공통으로 접속된다.
여기서, 상기 제 1 스테이지(DST1)에 공급된 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(DST1)를 디스에이블시키고, 상기 제 3 스테이지(DST3)에 공급된 제 2 스캔펄스(Vout2)는 상기 제 3 스테이지(DST3)를 인에이블시킨다.
풀다운 트랜지스터(Trd)는, 상기 제 2 노드(QB)에 충전된 제 1 전압원(VDD)에 응답하여, 제 2 전압원(VSS)을 출력한다. 그리고, 이 제 2 전압원(VSS)을 자신이 속한 스테이지에 접속된 게이트 라인, 이전단의 스테이지, 및 다음단의 스테이지에 공급한다. 즉, 상기 제 2 스테이지(DST2)의 풀다운 트랜지스터(Trd)는, 상기 제 2 전압원(VSS)을 제 2 게이트 라인, 제 1 스테이지(DST1), 및 제 3 스테이지(DST3)에 공급한다. 상기 제 2 게이트 라인에 공급된 제 2 전압원(VSS)은 상기 제 2 게이트 라인을 비활성화시키는 신호로서 기능한다. 이를 위해, 상기 풀다운 트랜지스터(Trd)의 게이트단자는 상기 제 2 노드(QB)에 접속되며, 소스단자는 제 2 게이트 라인, 제 1 스테이지(DST1), 및 제 3 스테이지(DST3)에 공통으로 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
상기 제 2 스테이지(DST2)의 방전부(140c)는, 제 7 내지 제 9 NMOS 트랜지스터(Tr7, Tr9)를 포함한다.
상기 제 7 NMOS 트랜지스터(Tr7)는, 다음 다음단 스테이지로부터 출력되는 스캔펄스에 동기된 클럭펄스에 응답하여, 상기 클럭펄스를 출력한다. 이를 위해, 상기 제 7 NMOS 트랜지스터(Tr7)의 게이트단자는 상기 제 4 클럭펄스(CLK4)를 전송하는 클럭라인에 접속되며, 소스단자는 상기 제 4 클럭펄스(CLK4)를 전송하는 클럭라인에 접속된다.
제 8 NMOS 트랜지스터(Tr8)는, 상기 제 7 NMOS 트랜지스터(Tr7)를 통해 공급되는 클럭펄스에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 8 NMOS 트랜지스터(Tr8)는, 상기 제 7 NMOS 트랜지스터(Tr7)를 통해 공급되는 제 4 클럭펄스(CLK4)에 응답하여, 상기 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 8 NMOS 트랜지스터(Tr8)의 게이트단자는 상기 제 7 NMOS 트랜지스터(Tr7)의 드레인단자에 접속되며, 소스단자는 상기 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 9 NMOS 트랜지스터(Tr9)는, 다음단 스테이지로부터 출력되는 스캔펄스에 동기된 클럭펄스에 응답하여, 상기 제 8 NMOS 트랜지스터(Tr8)를 오프시킨다. 즉, 상기 재 2 스테이지(DST2)의 제 9 NMOS 트랜지스터(Tr9)는 제 3 스테이지(DST3)로부터의 제 3 스캔펄스(Vout3)에 동기된 제 3 클럭펄스(CLK3)에 응답하여, 상기 제 8 NMOS 트랜지스터(Tr8)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 8 NMOS 트랜지스터(Tr8)를 턴-오프시킨다. 이를 위해, 상기 제 9 NMOS 트랜지스터(Tr9)의 게이트단자는 제 3 스테이지(DST3)에 접속되며, 소스단자는 상기 제 8 NMOS 트랜지스터(Tr8)의 게이트단자에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
차단부(140d)는, 제 10 NMOS 트랜지스터(Tr10)를 포함한다.
상기 제 10 NMOS 트랜지스터(Tr10)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 방전부(140c)의 제 8 NMOS 트랜지스터(Tr8)를 턴-오프시킴으로써 상기 방전부(140c)의 동작을 오프시킨다. 즉, 상기 제 10 NMOS 트랜지스터(Tr10)는 제 1 스테이지(DST1)로부터 출력되는 제 1 스캔펄스(Vout1)에 응답하여, 상기 방전부(140c)의 제 8 NMOS 트랜지스터(Tr8)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 8 NMOS 트랜지스터(Tr8)를 턴-오프시킨다. 이를 위해, 상기 제 10 NMOS 트랜지스터(Tr10)의 게이트단자는 제 2 스테이지(DST2)의 출력부(140b)의 출력단자(즉, 풀업 트랜지스터(Tru)의 드레인단자이며, 상기 풀다운 트랜지스터(Trd)의 소스단자에 해당하는 단자)에 접속되며, 소스단자는 제 8 NMOS 트랜지스터(Tr8)의 게이트단자에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
이와 같은 회로구성을 갖는 스테이지를 구비한 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.
먼저, 인에이블 기간에 출력된 스타트 펄스가 상기 제 1 스테이지(DST1)에 공급되어 상기 제 1 스테이지(DST1)를 인에이블시킨다.
이후, 제 1 기간에 제 1 스테이지(DST1)로부터 출력된 제 1 스캔펄스(Vout1)가 상기 제 2 스테이지(DST2)에 공급된다. 구체적으로, 상기 제 1 스캔펄스(Vout1)는, 상기 제 2 스테이지(DST2)에 구비된 상기 제 1, 제 3, 제 10 NMOS 트랜지스터(Tr1, Tr3, Tr10)의 게이트단자에 공급된다. 그러면, 상기 제 2 스테이지(DST2)의 제 1, 제 3, 제 10 NMOS 트랜지스터(Tr1, Tr3, Tr10)가 턴-온된다.
이때, 상기 턴-온된 제 1 NMOS 트랜지스터(Tr1)를 통해, 제 1 전압원(VDD)이 상기 제 2 스테이지(DST2)의 제 1 노드(Q)에 공급되며, 이로 인해 상기 제 1 노드(Q)가 충전된다. 이 충전된 제 1 노드(Q)에 게이트단자가 접속된 풀업 트랜지스터(Tru)는 턴-온된다.
한편, 상기 턴-온된 제 3 NMOS 트랜지스터(Tr3)를 통해, 제 2 전압원(VSS)이, 제 2 노드(QB)에 공급된다. 따라서, 상기 제 2 스테이지(DST2)의 제 2 노드(QB)는 방전된다. 이 방전된 제 2 노드(QB)에 게이트단자가 접속된 제 5 NMOS 트랜지스터(Tr5) 및 풀다운 트랜지스터(Trd)는 턴-오프된다.
그리고, 상기 턴-온된 제 10 NMOS 트랜지스터(Tr10)를 통해, 제 2 전압원(VSS)이 제 8 NMOS 트랜지스터(Tr8)의 게이트단자에 공급된다. 이로 인해, 상기 제 8 NMOS 트랜지스터(Tr8)가 턴-오프된다. 즉, 상기 차단부(140d)의 제 10 NMOS 트랜 지스터(Tr10)가 동작함으로 인해, 상기 방전부(140c)의 제 8 NMOS 트랜지스터(Tr8)는 턴-오프된다. 다시말하면, 상기 제 1 노드(Q)가 충전되는 제 1 기간동안, 상기 제 8 NMOS 트랜지스터(Tr8)는 턴-오프된다. 따라서, 상기 제 1 노드(Q)는 안정적으로 충전된다.
이후, 제 2 기간에 상기 턴-온된 풀업 트랜지스터(Tru)의 소스단자에 제 2 클럭펄스(CLK2)가 공급되면, 상기 풀업 트랜지스터(Tru)는 상기 제 2 클럭펄스(CLK2)를 제 2 스캔펄스(Vout2)로서 출력한다. 그리고, 이 출력된 제 2 스캔펄스(Vout2)를 제 2 게이트 라인, 제 1 스테이지(DST1), 및 제 3 스테이지(DST3)에 공급한다.
이 제 2 기간에 상기 제 2 스캔펄스(Vout2)를 공급받은 상기 제 3 스테이지(DST3)는 상기 제 2 스테이지(DST2)와 동일하게 자신의 제 1 노드(Q)를 충전시킨다. 이후, 제 3 기간에, 상기 제 3 스테이지(DST3)는 제 3 클럭펄스(CLK3)를 제 3 스캔펄스(Vout3)로서 출력한다. 그리고, 이 출력된 제 3 스캔펄스(Vout3)를 제 3 게이트 라인, 제 2 스테이지(DST2), 및 제 1 스테이지(DST1)에 공급한다.
한편, 상기 제 3 기간에 출력된 제 3 클럭펄스(CLK3)는 상기 제 2 스테이지(DST2)에도 공급된다. 구체적으로, 상기 제 3 클럭펄스(CLK3)는 상기 제 2 스테이지(DST2)에 구비된 제 4 및 제 9 NMOS 트랜지스터(Tr4, Tr9)의 게이트단자에 각각 공급된다. 따라서, 상기 제 3 기간에, 상기 제 2 스테이지(DST2)의 제 4 및 제 9 NMOS 트랜지스터(Tr4, Tr9)가 턴-온된다. 이 턴-온된 제 4 NMOS 트랜지스터(Tr4)를 통해서, 제 1 전압원(VDD)이 상기 제 2 스테이지(DST2)의 제 2 노드(QB)에 공급된 다. 따라서, 상기 제 2 스테이지(DST1)의 제 2 노드(QB)가 상기 제 1 전압원(VDD)으로 충전된다. 이 충전된 제 2 노드(QB)에 게이트단자가 접속된 제 5 NMOS 트랜지스터(Tr5) 및 풀다운 트랜지스터(Trd)는 턴-온된다. 이때, 상기 턴-온된 제 5 NMOS 트랜지스터(Tr5)를 통해, 제 2 전압원(VSS)이 제 1 노드(Q)에 공급되어, 상기 제 2 스테이지(DST2)의 제 1 노드(Q)를 방전시킨다. 그리고, 상기 턴-온된 풀다운 트랜지스터(Trd)를 통해, 제 2 전압원(VSS)이 제 2 게이트 라인에 공급된다.
한편, 상기 턴-온된 제 9 NMOS 트랜지스터(Tr9)를 통해, 제 2 전압원(VSS)이 상기 제 8 NMOS 트랜지스터(Tr8)의 게이트단자에 공급된다. 그러면, 상기 제 2 스테이지(DST2)에 구비된 제 8 NMOS 트랜지스터(Tr8)는 턴-오프된다.
한편, 상기 제 3 기간에 상기 제 3 스테이지(DST3)로부터 출력된 제 3 스캔펄스(Vout3)는, 상기 제 2 스테이지(DST2)의 제 6 NMOS 트랜지스터(Tr6)에도 공급된다. 그러면, 상기 제 2 스테이지(DST2)의 제 6 NMOS 트랜지스터(Tr6)가 턴-온된다. 이 턴-온된 제 6 NMOS 트랜지스터(Tr6)를 통해, 제 2 전압원(VSS)이 상기 제 2 스테이지(DST2)의 제 1 노드(Q)에 공급된다. 따라서, 상기 제 3 기간에, 상기 제 2 스테이지(DST2)의 제 1 노드(Q)는 방전된다.
즉, 제 3 기간에는, 상기 제 2 스테이지(DST2)의 제 1 노드(Q)가 방전되고, 제 2 스테이지(DST2)의 제 8 NMOS 트랜지스터(Tr8)가 턴-오프된다.
다음으로, 제 4 기간에는 제 4 스테이지(DST4)가 제 4 클럭펄스(CLK4)를 제 4 스캔펄스(Vout4)로서 출력한다. 그리고, 이 제 4 스캔펄스(Vout4)를 제 4 게이트 라인, 제 3 스테이지(DST3) 및 제 5 스테이지에 공급한다. 이 제 4 기간에 출력된 제 4 클럭펄스(CLK4)는, 상기 제 2 스테이지(DST2)에도 공급된다. 구체적으로, 상기 제 4 기간에 출력된 제 4 클럭펄스(CLK4)는, 상기 제 2 스테이지(DST2)에 구비된 제 7 NMOS 트랜지스터(Tr7)의 게이트단자에 공급된다. 그러면, 상기 제 2 스테이지(DST2)의 제 7 NMOS 트랜지스터(Tr7)는 턴-온된다. 이 턴-온된 제 7 NMOS 트랜지스터(Tr7)를 통해, 상기 제 4 클럭펄스(CLK4)가 상기 제 2 스테이지(DST2)에 구비된 제 8 NMOS 트랜지스터(Tr8)의 게이트단자에 공급된다. 그러면, 상기 제 8 NMOS 트랜지스터(Tr8)가 턴-온된다. 이 턴-온된 제 8 NMOS 트랜지스터(Tr8)를 통해, 제 2 전압원(VSS)이 제 2 스테이지(DST2)의 제 1 노드(Q)에 공급된다, 따라서, 상기 제 2 스테이지(DST2)의 제 1 노드(Q)가 방전된다. 결국, 상기 제 2 스테이지(DST2)의 제 1 노드(Q)는, 상기 제 4 클럭펄스(CLK4)가 출력될 때마다 방전된다. 이때, 상기 차단부(140d)의 제 10 NMOS 트랜지스터(Tr10)는, 상기 제 2 스테이지(DST2)의 제 1 노드(Q)가 충전되는 시점(제 1 기간)에 상기 제 4 NMOS 트랜지스터(Tr4)를 오프시킴으로써, 상기 제 1 노드(Q)가 방전되는 것을 방지한다. 따라서, 상기 제 2 스테이지(DST2)의 풀업 트랜지스터(Tru)는, 자신의 출력기간(즉, 제 2 기간)에, 안정적으로 제 2 스캔펄스(Vout2)를 출력할 수 있다. 이 출력기간 이후에는, 상술한 바와 같이, 상기 제 2 스테이지(DST2)의 제 1 노드(Q)는 제 4 클럭펄스(CLK4)에 의해 주기적으로 방전된다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 쉬프트 레지스터에는 다음과 같은 효과가 있다.
본 발명에 따른 쉬프트 레지스터는 매 클럭펄스마다 각 스테이지의 제 1 노드를 방전시키는 방전부와, 풀업 스위칭소자로부터 출력되는 스캔펄스에 응답하여, 상기 방전부의 동작을 차단시킴으로써 상기 제 1 노드를 충전상태로 유지시키는 차단부를 포함하여 구성된다. 즉, 본 발명에 따른 쉬프트 레지스터에 구비된 각 스테이지는 자신으로부터 출력된 스캔펄스를 피드백 받아 자신의 제 1 노드를 충전상태로 유지한다. 반면, 각 스테이지는 자신의 스캔펄스가 출력되는 타이밍에 해당하지 않는 기간에 입력되는 클럭펄스에 대해서는, 상기 클럭펄스가 입력될 때마다 자신의 제 1 노드를 방전시킴으로써 커플링현상을 방지한다.

Claims (30)

  1. 스캔펄스를 차례로 공급하여 액정패널의 게이트 라인들을 순차적으로 활성화시키고, 상기 스캔펄스가 공급되는 시기를 제외한 나머지 기간에 제 1 전압원을 공급하여 상기 게이트 라인들을 비활성화시키는 다수개의 스테이지를 구비하며,
    상기 각 스테이지가, 제 1 노드 및 제 2 노드의 충전 및 방전 상태를 제어하는 노드 제어부;
    주기적으로 공급되는 제 1 클럭펄스들을 입력받으며, 상기 제 1 노드가 충전상태인 타이밍에 공급되는 제 1 클럭펄스를 상기 스캔펄스로서 출력하는 풀업 스위칭소자;
    상기 제 2 노드의 충전상태에 응답하여, 입력되는 제 1 전압원을 출력하는 풀다운 스위칭소자;
    상기 매 제 1 클럭펄스마다 상기 제 1 노드를 상기 제 1 전압원으로 방전시키는 방전부; 및,
    상기 풀업 스위칭소자로부터 출력되는 스캔펄스에 응답하여, 상기 방전부의 동작을 차단시킴으로써 상기 제 1 노드를 충전상태로 유지시키는 차단부를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 각 스테이지의 노드 제어부는,
    스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 1 노드를 제 2 전압원으로 충전시키는 제 1 스위칭소자;
    상기 제 1 노드에 충전된 제 1 전압원에 응답하여, 제 2 노드를 제 1 전압원으로 방전시키는 제 2 스위칭소자;
    상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 2 노드를 제 1 전압원으로 방전시키는 제 3 스위칭소자;
    다음단 스테이지로부터 출력되는 스캔펄스에 동기된 제 2 클럭펄스에 응답하여, 상기 제 2 노드를 제 2 전압원으로 충전시키는 제 4 스위칭소자;
    상기 제 2 노드에 충전된 제 2 전압원에 응답하여, 상기 제 1 노드를 제 1 전압원으로 방전시키는 제 5 스위칭소자; 및,
    다음단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 1 노드를 제 1 전압원으로 방전시키는 제 6 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  3. 제 2 항에 있어서,
    각 스테이지의 방전부는,
    상기 제 1 클럭펄스에 응답하여 제 1 노드를 제 1 전압원으로 방전시키는 제 7 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  4. 제 3 항에 있어서,
    상기 방전부는,
    상기 제 1 클럭펄스에 응답하여, 상기 제 1 클럭펄스를 상기 제 7 스위칭소자의 게이트단자에 공급함으로써 상기 제 7 스위칭소자를 턴-온시키는 제 8 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  5. 제 4 항에 있어서,
    상기 방전부는,
    다음단 스테이지로부터의 스캔펄스에 동기된 클럭펄스에 응답하여, 상기 제 7 스위칭소자의 게이트단자에 제 1 전압원을 공급함으로써 상기 제 7 스위칭소자를 턴-오프시키는 제 9 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  6. 제 5 항에 있어서,
    상기 차단부는,
    상기 풀업 스위칭소자로부터 출력되는 스캔펄스에 응답하여, 상기 제 7 스위칭소자의 게이트단자에 제 1 전압원을 공급함으로써 상기 제 7 스위칭소자를 턴-오프시키는 제 10 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  7. 제 1 항에 있어서,
    상기 각 스테이지의 노드 제어부는,
    이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 제 2 전압원으로 충전시키는 제 1 스위칭소자; 및,
    다음단 스테이지로부터 출력되는 스캔펄스에 응답하여, 상기 제 1 노드를 제 1 전압원으로 방전시키는 제 2 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  8. 제 7 항에 있어서,
    각 스테이지의 방전부는,
    상기 제 1 클럭펄스에 응답하여 제 1 노드를 제 1 전압원으로 방전시키는 제 3 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  9. 제 8 항에 있어서,
    상기 방전부는,
    상기 제 1 클럭펄스에 응답하여, 상기 제 1 클럭펄스를 상기 제 3 스위칭소자의 게이트단자에 공급함으로써 상기 제 3 스위칭소자를 턴-온시키는 제 4 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  10. 제 9 항에 있어서,
    상기 방전부는,
    다음단 스테이지로부터의 스캔펄스에 동기된 제 2 클럭펄스에 응답하여, 상 기 제 3 스위칭소자의 게이트단자에 제 1 전압원을 공급함으로써 상기 제 3 스위칭소자를 턴-오프시키는 제 5 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  11. 제 10 항에 있어서,
    상기 차단부는,
    상기 풀업 스위칭소자로부터 출력되는 스캔펄스에 응답하여, 상기 제 3 스위칭소자의 게이트단자에 제 1 전압원을 공급함으로써 상기 제 3 스위칭소자를 턴-오프시키는 제 6 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  12. 스캔펄스를 차례로 공급하여 액정패널의 게이트 라인들을 순차적으로 활성화시키고, 상기 스캔펄스가 공급되는 시기를 제외한 나머지 기간에 제 1 전압원을 공급하여 상기 게이트 라인들을 비활성화시키는 다수개의 스테이지를 구비하며,
    상기 각 스테이지가, 제 1 노드, 제 2 노드, 및 제 3 노드의 충전/방전 상태를 제어하는 노드 제어부;
    주기적으로 공급되는 제 1 클럭펄스들을 입력받으며, 상기 제 1 노드가 충전상태인 타이밍에 공급되는 제 1 클럭펄스를 상기 스캔펄스로서 출력하는 풀업 스위칭소자;
    상기 제 2 노드의 충전상태에 응답하여, 입력되는 제 1 전압원을 출력하는 제 1 풀다운 스위칭소자;
    상기 제 3 노드의 충전상태에 응답하여, 입력되는 제 1 전압원을 출력하는 제 2 풀다운 스위칭소자;
    상기 매 제 1 클럭펄스마다 상기 제 1 노드를 상기 제 1 전압원으로 방전시키는 방전부; 및,
    상기 제 1 클럭펄스들 중 현재 출력하고자 하는 스캔펄스에 대응되는 제 1 클럭펄스에 응답하여, 상기 방전부의 동작을 차단시킴으로써 상기 제 1 노드를 충전상태로 유지시키는 차단부를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  13. 제 12 항에 있어서,
    상기 각 스테이지의 노드 제어부는,
    스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 1 노드를 제 2 전압원으로 충전시키는 제 1 스위칭소자;
    상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 2 노드를 제 1 전압원으로 방전시키는 제 2 스위칭소자;
    상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 3 노드를 제 1 전압원으로 방전시키는 제 3 스위칭소자;
    매 프레임마다 다른 극성을 갖는 제 3 전압원에 응답하여, 상기 제 2 노드를 상기 제 3 전압원으로 충전 또는 방전시키는 제 4 스위칭소자;
    정극성의 제 3 전압원에 응답하여, 상기 제 3 노드를 상기 제 1 전압원으로 방전시키는 제 5 스위칭소자;
    상기 제 3 전압원과 반전된 위상을 갖는 제 4 전압원에 응답하여, 상기 제 3 노드를 상기 제 4 전압원으로 방전 또는 충전시키는 제 6 스위칭소자;
    정극성의 제 4 전압원에 응답하여, 상기 제 2 노드를 상기 제 1 전압원으로 방전시키는 제 7 스위칭소자;
    상기 제 1 노드에 인가된 제 2 전압원에 응답하여, 상기 제 2 노드를 제 1 전압원으로 방전시키는 제 8 스위칭소자;
    상기 제 1 노드에 인가된 제 2 전압원에 응답하여, 상기 제 3 노드를 제 1 전압원으로 방전시키는 제 9 스위칭소자;
    상기 제 2 노드에 충전된 제 3 전압원에 응답하여, 상기 제 1 노드를 제 1 전압원으로 방전시키는 제 10 스위칭소자;
    상기 제 3 노드에 충전된 제 4 전압원에 응답하여, 상기 제 1 노드를 제 1 전압원으로 방전시키는 제 11 스위칭소자; 및,
    다음단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 1 노드를 제 1 전압원으로 방전시키는 제 12 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  14. 제 13 항에 있어서,
    각 스테이지의 방전부는,
    상기 제 1 클럭펄스에 응답하여 제 1 노드를 제 1 전압원으로 방전시키는 제 13 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  15. 제 14 항에 있어서,
    상기 방전부는,
    상기 제 1 클럭펄스에 응답하여, 상기 제 1 클럭펄스를 상기 제 13 스위칭소자의 게이트단자에 공급함으로써 상기 제 13 스위칭소자를 턴-온시키는 제 14 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  16. 제 15 항에 있어서,
    상기 방전부는,
    다음단 스테이지로부터의 스캔펄스에 동기된 제 2 클럭펄스에 응답하여, 상기 제 13 스위칭소자의 게이트단자에 제 1 전압원을 공급함으로써 상기 제 13 스위칭소자를 턴-오프시키는 제 15 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  17. 제 16 항에 있어서,
    상기 차단부는,
    상기 풀업 스위칭소자로부터 출력되는 스캔펄스에 응답하여, 상기 제 13 스위칭소자의 게이트단자에 제 1 전압원을 공급함으로써 상기 제 13 스위칭소자를 턴-오프시키는 제 16 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  18. 스캔펄스를 차례로 공급하여 액정패널의 게이트 라인들을 순차적으로 활성화시키고, 상기 스캔펄스가 공급되는 시기를 제외한 나머지 기간에 제 1 전압원을 공급하여 상기 게이트 라인들을 비활성화시키는 다수개의 스테이지를 구비하며,
    상기 각 스테이지가, 제 1 노드 및 제 2 노드의 충전 및 방전 상태를 제어하는 노드 제어부;
    주기적으로 공급되는 제 1 클럭펄스들을 입력받으며, 상기 제 1 노드가 충전상태인 타이밍에 공급되는 제 1 클럭펄스를 상기 스캔펄스로서 출력하는 풀업 스위칭소자;
    상기 제 2 노드의 충전상태에 응답하여, 입력되는 제 1 전압원을 출력하는 풀다운 스위칭소자;
    상기 매 제 1 클럭펄스마다 상기 제 1 노드를 상기 제 1 전압원으로 방전시키는 방전부; 및,
    이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 방전부의 동작을 차단시킴으로써 상기 제 1 노드를 충전상태로 유지시키는 차단부를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  19. 제 18 항에 있어서,
    상기 각 스테이지의 노드 제어부는,
    이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 제 2 전압원으 로 충전시키는 제 1 스위칭소자; 및,
    다음단 스테이지로부터 출력되는 스캔펄스에 응답하여, 상기 제 1 노드를 제 1 전압원으로 방전시키는 제 2 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  20. 제 19 항에 있어서,
    각 스테이지의 방전부는,
    상기 제 1 클럭펄스보다 적어도 두 클럭펄스폭만큼 위상지연된 제 3 클럭펄스에 응답하여, 상기 제 1 노드를 제 1 전압원으로 방전시키는 제 3 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  21. 제 20 항에 있어서,
    상기 방전부는,
    상기 제 3 클럭펄스에 응답하여, 상기 제 3 클럭펄스를 상기 제 3 스위칭소자의 게이트단자에 공급함으로써 상기 제 3 스위칭소자를 턴-온시키는 제 4 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  22. 제 21 항에 있어서,
    상기 방전부는,
    다음단 스테이지로부터의 스캔펄스에 동기된 제 4 클럭펄스에 응답하여, 상 기 제 3 스위칭소자의 게이트단자에 제 1 전압원을 공급함으로써 상기 제 3 스위칭소자를 턴-오프시키는 제 5 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  23. 제 22 항에 있어서,
    상기 차단부는,
    이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 3 스위칭소자의 게이트단자에 제 1 전압원을 공급함으로써 상기 제 3 스위칭소자를 턴-오프시키는 제 6 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  24. 제 18 항에 있어서,
    상기 각 스테이지의 노드 제어부는,
    스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 1 노드를 제 2 전압원으로 충전시키는 제 1 스위칭소자;
    상기 제 1 노드에 충전된 제 1 전압원에 응답하여, 제 2 노드를 제 1 전압원으로 방전시키는 제 2 스위칭소자;
    상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 2 노드를 제 1 전압원으로 방전시키는 제 3 스위칭소자;
    다음단 스테이지로부터 출력되는 스캔펄스에 동기된 제 2 클럭펄스에 응답하여, 상기 제 2 노드를 제 2 전압원으로 충전시키는 제 4 스위칭소자;
    상기 제 2 노드에 충전된 제 2 전압원에 응답하여, 상기 제 1 노드를 제 1 전압원으로 방전시키는 제 5 스위칭소자; 및,
    다음단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 1 노드를 제 1 전압원으로 방전시키는 제 6 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  25. 제 24 항에 있어서,
    각 스테이지의 방전부는,
    상기 제 1 클럭펄스보다 적어도 두 클럭펄스폭만큼 위상지연된 제 3 클럭펄스에 응답하여, 제 1 노드를 제 1 전압원으로 방전시키는 제 7 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  26. 제 25 항에 있어서,
    상기 각 스테이지의 방전부는,
    상기 제 3 클럭펄스에 응답하여, 상기 제 3 클럭펄스를 상기 제 7 스위칭소자의 게이트단자에 공급함으로써 상기 제 7 스위칭소자를 턴-온시키는 제 8 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  27. 제 26 항에 있어서,
    상기 각 스테이지의 방전부는,
    다음단 스테이지로부터의 스캔펄스에 동기된 제 4 클럭펄스에 응답하여, 상기 제 7 스위칭소자의 게이트단자에 제 1 전압원을 공급함으로써 상기 제 7 스위칭소자를 턴-오프시키는 제 9 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  28. 제 27 항에 있어서,
    상기 각 스테이지의 차단부는,
    이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 7 스위칭소자의 게이트단자에 제 1 전압원을 공급함으로써 상기 제 7 스위칭소자를 턴-오프시키는 제 10 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  29. 스캔펄스를 차례로 공급하여 액정패널의 게이트 라인들을 순차적으로 활성화시키고, 상기 스캔펄스가 공급되는 시기를 제외한 나머지 기간에 제 1 전압원을 공급하여 상기 게이트 라인들을 비활성화시키는 다수개의 스테이지를 구비하며, 상기 각 스테이지가, 제 1 노드 및 제 2 노드의 충전 및 방전 상태를 제어하는 노드 제어부와, 주기적으로 공급되는 클럭펄스들을 입력받으며, 상기 제 1 노드가 충전상태인 타이밍에 공급되는 상기 클럭펄스를 상기 스캔펄스로서 출력하는 풀업 스위칭소자와, 상기 제 2 노드의 충전상태에 응답하여, 입력되는 제 1 전압원을 출력하는 풀다운 스위칭소자를 포함하여 구성된 쉬프트 레지스터의 구동방법에 있어서,
    상기 클럭펄스가 상기 풀업 스위칭소자에 인가될 때 마다 상기 제 1 노드를 방전시키되, 상기 클럭펄스가 상기 풀업 스위칭소자를 통해 스캔펄스로 출력되는 시점에 상기 제 1 노드를 충전상태로 유지시키는 것을 특징으로 하는 쉬프트 레지스터의 구동방법.
  30. 스캔펄스를 차례로 공급하여 액정패널의 게이트 라인들을 순차적으로 활성화시키고, 상기 스캔펄스가 공급되는 시기를 제외한 나머지 기간에 제 1 전압원을 공급하여 상기 게이트 라인들을 비활성화시키는 다수개의 스테이지를 구비하며, 상기 각 스테이지가, 제 1 노드, 제 2 노드, 및 제 3 노드의 충전/방전 상태를 제어하는 노드 제어부와, 주기적으로 공급되는 제 1 클럭펄스들을 입력받으며, 상기 제 1 노드가 충전상태인 타이밍에 공급되는 제 1 클럭펄스를 상기 스캔펄스로서 출력하는 풀업 스위칭소자와, 상기 제 2 노드의 충전상태에 응답하여, 입력되는 제 1 전압원을 출력하는 제 1 풀다운 스위칭소자와, 상기 제 3 노드의 충전상태에 응답하여, 입력되는 제 1 전압원을 출력하는 제 2 풀다운 스위칭소자를 포함하여 구성된 쉬프트 레지스터의 구동방법에 있어서,
    상기 클럭펄스가 상기 풀업 스위칭소자에 인가될 때 마다 상기 제 1 노드를 방전시키되, 상기 클럭펄스가 상기 풀업 스위칭소자를 통해 스캔펄스로 출력되는 시점에 상기 제 1 노드를 충전상태로 유지시키는 것을 특징으로 하는 쉬프트 레지스터의 구동방법.
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KR101512338B1 (ko) * 2007-05-29 2015-04-15 삼성디스플레이 주식회사 게이트 구동회로 및 이를 갖는 표시 장치
KR101589752B1 (ko) * 2009-09-30 2016-01-28 엘지디스플레이 주식회사 액정표시장치
TWI588699B (zh) * 2015-10-13 2017-06-21 友達光電股份有限公司 感測顯示裝置及其移位暫存器
CN106601176A (zh) * 2017-01-16 2017-04-26 京东方科技集团股份有限公司 移位寄存器单元电路、驱动方法、移位寄存器和显示装置
CN112706609A (zh) 2021-01-22 2021-04-27 国网安徽省电力有限公司淮北供电公司 一种电力灾害故障应急检修装置
CN113643669B (zh) * 2021-08-03 2022-09-27 武汉华星光电技术有限公司 Goa电路及显示面板

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