KR101057891B1 - 쉬프트 레지스터 - Google Patents

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Abstract

본 발명은 게이트 바이어스 스트레스를 방지할 수 있는 쉬프트 레지스터를 제공하는 것이다.
이를 위하여, 본 발명의 쉬프트 레지스터에서 각 스테이지는 제1 및 제2 프레임에서 서로 상반되게 극성 반전되는 제1 및 제2 구동 전압을 공급하는 제1 및 제2 구동 전압 공급 라인과; 제3 구동 전압을 공급하는 제3 구동 전압 공급 라인과; 위상이 다른 적어도 2개의 클럭 신호를 공급하는 적어도 2개의 클럭 신호 공급 라인과; 제1 노드에 의해 제어되어 상기 클럭 신호 중 어느 하나의 클럭 신호를 출력 라인으로 공급하기 위한 풀-업 트랜지스터와; 제2 및 제3 노드에 의해 각각 제어되어 상기 제1 및 제2 프레임에서 교번적으로 상기 제3 구동 전압을 상기 출력 라인으로 공급하기 위한 제1 및 제2 풀-다운 트랜지스터와; 상기 제1 노드의 프리-충전 및 방전을 위한 제1 노드 제어부와; 상기 제1 및 제2 구동 전압 공급 라인 각각에 다이오드 형태로 접속된 듀얼 트랜지스터를 구비하여 상기 제1 및 제2 프레임에서 상기 제2 및 제3 노드를 교번적으로 충전시키는 제2 및 제3 노드 충전부와; 상기 제1 및 제2 프레임에서 상기 제2 및 제3 노드를 교번적으로 방전시키는 제2 및 제3 노드 방전부를 구비한다.

Description

쉬프트 레지스터{SHIFT REGISTER}

도 1은 종래의 2상 쉬프트 레지스터를 도시한 블록도.

도 2은 도 1에 도시된 제1 스테이지의 상세 회로도.

도 3은 도 2에 도시된 스테이지의 구동 파형도.

도 4는 본 발명의 실시 예에 따른 쉬프트 레지스터의 한 스테이지의 상세 회로도.

도 5는 도 4에 도시된 스테이지의 구동 파형도.

< 도면의 주요부분에 대한 설명>

10 : 제어부 20 : 출력 버퍼

본 발명은 액정 표시 장치의 구동 회로에 관한 것으로, 특히 아모퍼스-실리콘 박막 트랜지스터를 이용한 쉬프트 레지스터에 관한 것이다.

텔레비젼(Television) 및 컴퓨터(Computer)의 표시 장치로 사용되는 액정 표 시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정 표시 장치는 액정셀들이 매트릭스 형태로 배열되어진 액정 패널과, 액정 패널을 구동하기 위한 구동 회로를 구비한다.

액정 패널에는 게이트 라인들과 데이터 라인들이 교차하게 배열되고 그 게이트 라인들과 데이터 라인들의 교차로 마련되는 영역에 액정셀들이 위치하게 된다. 이 액정 패널에는 액정셀들 각각에 전계를 인가하기 위한 화소 전극들과 공통 전극이 마련된다. 화소 전극들 각각은 스위칭 소자인 박막 트랜지스터(Thin Film Transistor)의 소스 및 드레인 단자들을 경유하여 데이터 라인들 중 어느 하나에 접속된다. 박막 트랜지스터의 게이트 단자는 게이트 라인들 중 어느 하나에 접속된다.

구동 회로는 게이트 라인들을 구동하기 위한 게이트 드라이버와, 데이터 라인들을 구동하기 위한 데이터 드라이버를 구비한다. 게이트 드라이버는 스캔 신호를 게이트 라인들에 순차적으로 공급하여 액정 패널 상의 액정셀들을 순차적으로 구동한다. 데이터 드라이버는 게이트 라인들 중 어느 하나에 스캔 신호가 공급될 때마다 데이터 라인들 각각에 비디오 신호를 공급한다. 이에 따라, 액정 표시 장치는 액정셀 별로 비디오 신호에 따라 화소 전극과 공통 전극 사이에 인가되는 전계에 의해 광투과율을 조절하여 화상을 표시한다.

이러한 구동 회로에서 게이트 드라이버는 쉬프트 레지스터를 이용하여 게이트 라인들을 순차적으로 구동시키기 위한 스캔 신호를 발생한다. 그리고, 데이터 드라이버는 쉬프트 레지스터를 이용하여 외부로부터 입력되는 비디오 신호를 일정 단위씩 순차적으로 샘플링할 수 있도록 하는 샘플링 신호를 발생한다.

도 1은 일반적인 2상 쉬프트 레지스터를 도시한 블록도로서, 도 1에 도시된 쉬프트 레지스터는 종속적으로 접속된 제1 내지 제n 스테이지를 구비한다.

제1 내지 제n 스테이지에는 고전위 및 고전위 구동 전압(미도시)과 함께 클럭 신호(C1) 및 제2 클럭 신호(C2)가 공통으로 공급되고, 스타트 펄스(Vst) 또는 전단 스테이지의 출력 신호가 공급된다. 제1 스테이지는 스타트 펄스(Vst)와 클럭 신호(C1) 및 제2 클럭 신호(C2)에 응답하여 제1 출력 신호(Out1)로 출력한다. 그리고, 제2 내지 제n 스테이지는 이전단 스테이지의 출력 신호와 클럭 신호(C1) 및 제2 클럭 신호(C2)에 응답하여 제2 내지 제n 출력 신호(Out2 내지 Outn) 각각을 출력한다. 이러한 제1 내지 제n 스테이지는 동일한 회로 구성을 가지며 스타트 펄스(Vst)의 특정 전압을 순차적으로 쉬프트시킨다. 제1 내지 제n 출력 신호(Out1 내지 Outn)는 액정 패널의 게이트 라인들을 순차적으로 구동하기 위한 스캔 신호로 공급되거나, 데이터 드라이버내에서 비디오 신호를 순차적으로 샘플링하기 위한 샘플링 신호로 공급된다.

도 2는 도 1에 도시된 한 스테이지의 구체적인 회로 구성을 나타낸 것이다.

도 2에 도시된 스테이지는 Q노드의 제어에 의해 제1 클럭 신호(C1)를 출력라인으로 출력하는 풀-업 NMOS 트랜지스터(T5)와, QB노드의 제어에 의해 저전위 구동 전압(VSS)을 출력 라인으로 출력하는 풀-다운 NMOS 트랜지스터(T6)로 구성된 출력 버퍼부(20)와, Q노드와 QB노드를 제어하는 제1 내지 제4 NMOS 트랜지스터(T1 내지 T4)로 구성된 제어부(10)를 구비한다.

이러한 스테이지에는 고전위 및 저전위 전압(VDD, VSS)이 공급됨과 아울러 스타트 펄스(Vst), 클럭 신호(C1) 및 제2 클럭 신호(C2)가 공급된다. 여기서, 클럭 신호(C1)로는 도 3과 같이 일정한 펄스 폭을 갖는 하이 상태 전압 및 로우 상태 전압이 교번적으로 공급되고, 제2 클럭 신호(C2)(미도시)가 제1 클럭 신호(C1)와 상반된 극성을 갖도록 공급된다. 스타트 펄스(Vst)는 외부로부터 공급되거나, 이전단 스테이지의 출력 신호가 공급된다. 이하, 스테이지의 동작 과정을 도 3에 도시된 구동 파형을 참조하여 설명하기로 한다.

A기간에서 제2 클럭 신호(C2)의 하이 전압과 동기하여 스타트 펄스(Vst)의 하이 전압이 공급된다. 이에 따라, 제2 클럭 신호(C2)의 하이 전압에 의해 제1 NMOS 트랜지스터(T1)가 턴-온되어 스타트 펄스(Vst)의 하이 전압이 Q노드로 공급, 즉 프리-차지된다. Q노드로 프리-차지된 하이 전압에 의해 풀-업 NMOS 트랜지스터(T5)가 턴-온되어 클럭 신호(C1)의 로우 전압을 출력 라인으로 공급한다. 이때, 제2 NMOS 트랜지스터(T2)도 제2 클럭 신호(C2)의 하이 전압에 의해 턴-온되어 QB노드에 고전위 구동 전압(VDD)을 공급하고, QB노드에 공급된 고전위 구동 전압(VDD)에 의해 풀-다운 NMOS 트랜지스터(T6)도 턴-온되어 저전위 구동 전압(VSS)을 공급한다. 이에 따라, A기간에서 스테이지의 출력 라인은 로우 상태의 출력 신호(OUT)를 출력하게 된다.

B기간에서 제2 클럭 신호(C2)의 로우 전압에 의해 제1 NMOS 트랜지스터(T1)가 턴-오프됨으로써 Q노드는 하이 상태로 플로팅되므로 풀-업 NMOS 트랜지스터(T5)는 턴-온 상태를 유지한다. 이때, 클럭 신호(C1)로 하이 전압이 공급됨에 따라 플 로팅된 Q노드는 풀-업 NMOS 트랜지스터(T5)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 캐패시터(CGD)의 영향으로 부트스트래핑(Bootstrapping)된다. 이에 따라, Q노드 전압이 더욱 상승하여 풀-업 NMOS 트랜지스터(T5)가 확실하게 턴-온됨으로써 클럭 신호(C1)의 하이 전압이 출력 라인으로 빠르게 공급된다. 그리고, 하이 상태로 플로팅된 Q노드에 의해 제4 NMOS 트랜지스터(T4)가, 하이 상태의 클럭 신호(C1)에 의해 제3 NMOS 트랜지스터(T3)가 턴-온되어 QB노드에는 저전위 구동 전압(VSS)가 공급되므로 풀-다운 NMOS 트랜지스터(T6)는 턴-오프된다. 이에 따라, B기간에서 스테이지의 출력 라인은 하이 상태의 출력 신호(OUT)를 출력한다.

C기간에서 제2 클럭 신호(C2)의 하이 전압에 의해 제1 NMOS 트랜지스터(T1)가 턴-온되어 스타트 펄스(Vst)의 로우 전압이 Q노드로 공급되므로 풀-업 NMOS 트랜지스터(T5)는 턴-오프된다. 이때, 제2 클럭 신호(C2)의 하이 전압에 의해 제2 NMOS 트랜지스터(T2)가 턴-온되어 고전위 구동 전압(VDD)이 QB노드로 공급됨으로써 풀-다운 NMOS 트랜지스터(T6)가 턴-온되어 저전위 구동 전압(VSS)을 출력 라인으로 출력한다. 이때, 제3 NMOS 트랜지스터(T3)는 클럭 신호(C1)의 로우 전압에 의해 턴-오프되고, 제4 NMOS 트랜지스터(T4)는 Q노드의 로우 전압에 의해 턴-오프되어 QB노드에 고전위 구동 전압(VDD)이 유지된다. 이에 따라, C기간에서 스테이지의 출력 라인은 로우 상태의 출력 신호(OUT)를 출력한다.

D기간에서 제2 클럭 신호(C2)의 로우 전압에 의해 제1 NMOS 트랜지스터(T1)가 턴-오프되므로 Q노드는 로우 상태로 플로팅된다. 그리고, 제2 클럭 신호(C2)의 로우 전압에 의해 제2 NMOS 트랜지스터(T2)가 턴-오프, 로우 상태로 플로팅된 Q노 드에 의해 제4 NMOS 트랜지스터(T4)가 턴-오프되므로, QB노드는 클럭 신호(C1)의 하이 전압에 의해 제3 NMOS 트랜지스터(T3)가 턴-온되더라도 이전 기간(C)에서 공급된 고전위 구동 전압(VDD) 보다 조금 낮아진 하이 상태를 유지하면서 플로팅된다. 이에 따라, 풀-다운 NMOS 트랜지스터(T6)는 턴-온 상태를 유지하여 저전위 구동 전압(VSS)을 출력 라인으로 출력한다. 이 결과, D기간에서 스테이지의 출력 라인은 로우 상태의 출력 신호(OUT)를 출력한다.

그리고, 나머지 기간에서는 상기 C기간 및 D기간이 교번적으로 반복되므로 스테이지의 출력 신호(OUT)는 계속 로우 상태를 유지하게 된다.

최근에는 쉬프트 레지스터를 아모퍼스-실리콘 박막트랜지스터를 이용하여 액정 패널에 내장하는 방안이 제안되고 있다. 그런데, 아모퍼스-실리콘 박막 트랜지스터는 게이트 단자에 직류(DV) 전압이 계속 공급되면 바이어스 스트레스로 인하여 오동작하게 되는 특성을 갖고 있다.

예를 들면, 종래의 쉬프트 레지스터에서는 도 3과 같이 풀-다운 NMOS 트랜지스터(T6)의 게이트 노드인 QB노드에 대부분의 기간동안(즉, Q노드가 하이 상태가 되는 A, B기간을 제외한 나머지 기간동안) 고전위 구동 전압(VDD)이 직류 형태로 인가됨을 알 수 있다. 이때, Q노드를 턴-오프 전압으로 유지하기 위해 QB노드에 인가되는 최소 전압을 클램핑 전압(Clamping Voltage)이라 하며, 정상 구동을 위해서는 일정 전압 이상의 클램핑 전압을 필요로 한다. 그런데, 풀-다운 NMOS 트랜지스터(T6)가 게이트 바이어스 스트레스로 인하여 특성 변화, 즉 문턱 전압(Vth) 변화가 발생하게 되어 QB노드에 인가되는 클램핑 전압(가해준 전압-Vth)이 감소하게 됨으로써 일정 전압 이하가 되면 멀티-출력이 발생하는 등과 같이 쉬프트 레지스터가 오동작하는 문제가 있다.

따라서, 본 발명의 목적은 풀-다운 트랜지스터를 제어하는 노드(QB)의 게이트 바이어스 스트레스를 방지할 수 있는 쉬프트 레지스터를 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 쉬프트 레지스터는 스타트 펄스를 쉬프트시켜 각각의 출력 신호와 다음단의 스타트 펄스로 공급하는 다수의 스테이지로 구성된 쉬프트 레지스터에 있어서, 상기 다수의 스테이지 각각은 제1 및 제2 프레임에서 서로 상반되게 극성 반전되는 제1 및 제2 구동 전압을 공급하는 제1 및 제2 구동 전압 공급 라인과; 제3 구동 전압을 공급하는 제3 구동 전압 공급 라인과; 위상이 다른 적어도 2개의 클럭 신호를 공급하는 적어도 2개의 클럭 신호 공급 라인과; 제1 노드에 의해 제어되어 상기 클럭 신호 중 어느 하나의 클럭 신호를 출력 라인으로 공급하기 위한 풀-업 트랜지스터와; 제2 및 제3 노드에 의해 각각 제어되어 상기 제1 및 제2 프레임에서 교번적으로 상기 제3 구동 전압을 상기 출력 라인으로 공급하기 위한 제1 및 제2 풀-다운 트랜지스터와; 상기 제1 노드의 프리-충전 및 방전을 위한 제1 노드 제어부와; 상기 제1 및 제2 구동 전압 공급 라인 각각에 다이오드 형태로 접속된 듀얼 트랜지스터를 구비하여 상기 제1 및 제2 프레임에서 상기 제2 및 제3 노드를 교번적으로 충전시키는 제2 및 제3 노드 충전부와; 상기 제1 및 제2 프레임에서 상기 제2 및 제3 노드를 교번적으로 방전시키는 제2 및 제3 노드 방전부를 구비한다.

상기 제1 노드 제어부는 상기 스타트 펄스에 응답하여 그 스타트 펄스를 상기 제1 노드로 프리-충전하는 제1 트랜지스터와; 상기 제2 노드에 의해 제어되어 상기 제1 프레임에서 상기 제1 노드를 방전시키는 제2A 트랜지스터와; 상기 제3 노드에 의해 제어되어 상기 제2 프레임에서 상기 제2 노드를 방전시키는 제2B 트랜지스터와; 다음단 스테이지의 출력 신호에 응답하여 상기 제1 노드를 방전시키는 제3 트랜지스터를 구비한다.

상기 제2 및 제3 노드 충전부는 상기 제1 구동 전압 공급 라인에 다이오드 형태로 접속되어 상기 제1 프레임에서 상기 제2 노드를 상기 제1 구동 전압으로 충전하는 제4A 트랜지스터와; 상기 제2 구동 전압 공급 라인에 다이오드 형태로 접속되어 상기 제2 프레임에서 상기 제3 노드를 상기 제2 구동 전압으로 충전하는 제4B 트랜지스터를 구비한다.

상기 제2 및 제3 노드 방전부는 상기 스타트 펄스 및 제1 노드 각각에 의해 제어되어 상기 제1 프레임에서 상기 제2 노드를 방전시키는 제5A 및 제5B 트랜지스터와; 상기 스타트 펄스 및 제1 노드 각각에 의해 제어되어 상기 제2 프레임에서 상기 제3 노드를 방전시키는 제5C 및 제5D 트랜지스터를 구비한다.

상기 제2 및 제3 노드 방전부는 상기 제1 프레임에서 상기 제2 노드에 의해 제어되어 상기 제3 노드를 방전시키는 제6A 트랜지스터와; 상기 제2 프레임에서 상 기 제3 노드에 의해 제어되어 상기 제2 노드를 방전시키는 제6B 트랜지스터 추가로 구비한다.

상기 적어도 2개의 클럭 신호 공급 라인은 위상 반전된 제1 및 제2 클럭 신호를 상기 다수의 스테이지에 교번적으로 공급한다.

상기 스테이지는 동일 채널 타입의 트랜지스터로 구성된다.

상기 스테이지는 NMOS 트랜지스터로 구성된다.

상기 스테이지는 아모퍼스-실리콘 박막 트랜지스터로 구성된다.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 본 발명의 바람직한 실시 예를 도 4 및 도 5를 참조하여 설명하기로 한다.

도 4는 본 발명의 실시 예에 따른 쉬프트 레지스터에서 종속적으로 접속된 다수의 스테이지 중 어느 한 스테이지의 상세 회로를 도시한 것이고, 도 5는 그 스테이지의 구동 파형을 도시한 것이다.

도 4에 도시된 쉬프트 레지스터의 스테이지는 Q노드의 제어에 의해 제1 클럭 신호(CLK1)를 출력 라인으로 출력하는 풀-업 트랜지스터(NT7)와, QB1 및 QB2 노드의 제어에 의해 제3 구동 전압(VSS)을 출력 라인으로 출력하는 제1 및 제2 풀-다운 트랜지스터(NT8A, NT8B)로 구성된 출력 버퍼와; Q노드의 프리-충전 및 방전을 위한 제1 내지 제3 트랜지스터(NT1 내지 NT3)로 구성된 Q노드 제1 제어부와; QB1 및 QB2를 오드 및 이븐 프레임으로 구분하여 교류 구동하기 위한 제4A 내지 제6B 트랜지 스터(NT4A 내지 NT6B)로 구성된 제2 제어부를 구비한다. 이러한 제1 내지 제8B 트랜지스터(NT1 내지 NT8B)로는 NMOS 트랜지스터가 적용되거나, PMOS 트랜지스터가 적용될 수 있는데, 이하에서는 NMOS 트랜지스터가 적용된 경우만을 예로 들어 설명하기로 한다.

제1 제어부의 제1 트랜지스터(NT1)는 스타트 펄스(Vst) 입력 라인에 다이오드 형태로 접속되어 스타트 펄스(Vst)의 하이 전압의 Q노드에 프리-충전한다. 제2A 및 제2B 트랜지스터(NT2A, NT2B) 각각은 QB1 및 QB2 각각의 제어로 Q노드를 방전시키고, 제3 트랜지스터(NT3)는 다음단 출력 전압(OUTi+1)에 의해 제어되어 Q노드를 방전시킨다.

제2 제어부는 제1 및 제2 고전위 전압(VDD1, VDD2)을 QB1 및 QB2 노드 각각에 충전하기 위한 제4A 및 제4B 트랜지스터(NT4A, NT4B)와, 스타트 펄스(Vst) 및 Q노드 각각의 제어로 QB1 및 QB2 노드를 방전시키는 제5A 내지 제5D 트랜지스터(NT5A 내지 NT5D)와, QB1 노드의 제어로 QB2 노드를 방전시키는 제6A 트랜지스터(NT6A)와, QB2노드의 제어로 QB1 노드를 방전시키는 제6B 트랜지스터(NT6B)를 구비한다.

이러한 제2 제어부에 의해 도 5와 같이 제1 구동 전압(VDD1)이 하이 상태인 오드 프레임에서는 QB1 노드의 제어로 제1 풀-다운 트랜지스터(NT8A)가 구동되고, 제2 구동 전압(VDD2)이 하이 상태인 이븐 프레임에서는 QB2 노드의 제어로 제2 풀-다운 트랜지스터(NT8B)가 구동된다. 이렇게 제1 및 제2 풀-다운 트랜지스터(NT8A, NT8B)는 오드 프레임과 이븐 프레임에서 교번적으로 구동되므로 직류 바이어스로 인한 스트레지스를 최소화할 수 있게 된다.

이러한 현 스테이지에는 위상 반전된 제1 및 제2 클럭 신호(CLK1, CLK2) 중 제1 클럭 신호(CLK1)가 공급되고, 다음 스테이지에는 제2 클럭 신호(CLK2)가 공급되며, 스테이지마다 제1 및 제2 클럭 신호(CLK1, CLK2)가 교번적으로 공급된다. 그리고, 각 스테이지에는 오드 프레임과 이븐 프레임에서 서로 상반되도록 극성 반전되는 제1 및 제2 구동 전압(VDD1, VDD2)과, 제3 구동 전압(VSS)이 공급된다.

이러한 구성을 갖는 쉬프트 레지스터의 동작을 도 5에 도시된 구동 파형을 참조하여 설명하기로 한다.

먼저, 오드 프레임 기간에서는 제1 구동 전압(VDD1)은 하이 상태가 되고, 제2 구동 전압(VDD2)는 로우 상태가 된다. 이에 따라, 제1 구동 전압(VDD1)의 공급 라인에 다이오드 형태로 접속된 제4A 트랜지스터(NT4A)는 턴-온 상태를, 제2 구동 전압(VDD2)의 공급 라인에 다이오드 형태로 접속된 제4B 트랜지스터(NT4B)는 턴-오프 상태를 유지한다. 따라서, 오프 프레임에서 QB1 노드가 Q노드와 상반된 동작을 하여 제1 풀-다운 트랜지스터(NT8A)가 풀-업 트랜지스터(NT7)과 상반된 동작을 하게 되고, QB2 노드는 로우 상태를 유지하게 되므로 제2 풀-다운 트랜지스터(NT8B)는 턴-오프 상태를 유지한다.

오드 프레임의 A기간에서 클럭 신호(CLK1)의 로우 전압, 제2 클럭 신호(CLK2)의 하이 전압, 그리고 스타트 펄스(Vst)의 하이 전압이 공급된다. 스타트 펄스(Vst)의 하이 전압에 의해 제1 트랜지스터(NT1)가 턴-온되어 스타트 펄스(Vst)의 하이 전압이 Q노드로 프리-차지된다. Q노드의 하이 전압에 의해 풀-업 트랜지 스터(NT7)가 턴-온되어 제1 클럭 신호(CLK1)의 로우 전압이 출력 신호(OUTi)로 공급된다. 이때, 하이 상태의 제1 구동 전압(VDD1)에 의해 제4A 트랜지스터(NT4A)가 턴-온되지만, 스타트 펄스(Vst) 및 Q노드의 하이 전압에 의해 제5A 및 제5B 트랜지스터(NT5A, NT5B)가 턴-온되므로 QB1 노드는 제3 구동 전압(VSS)에 의해 로우 상태가 된다. 또한, 로우 상태의 제2 구동 전압(VDD2)에 의해 제4B 트랜지스터(NT4B)는 턴-오프되고, 상기 스타트 펄스(Vst) 및 Q노드의 하이 전압에 의해 제5C 및 제5D 트랜지스터(NT5C, NT5D)가 턴-온되므로 QB2 노드는 제3 구동 전압(VSS)에 의해 로우 상태가 된다. 이에 따라, 제1 및 제2 풀-다운 트랜지스터(NT8A, NT8B)는 턴-오프된다.

B기간에서 제1 클럭 신호(CLK1)의 하이 전압, 제2 클럭 신호(CLK2)의 로우 전압, 그리고 스타트 펄스(Vst)의 로우 전압이 공급된다. 스타트 펄스(Vst)의 로우 전압에 의해 제1 트랜지스터(NT1)가 턴-오프, 다음단 출력 신호(OUTi+1)의 로우 전압에 의해 제3 트랜지스터(NT3)가 턴-오프되어 Q노드가 하이 상태로 플로팅된다. 하이 상태로 플로팅된 Q노드는 풀-업 트랜지스터(NT7)의 게이트 전극과 소스 전극의 중첩으로 형성된 기생 캐패시터(CGD)의 커플링 작용으로 클럭 신호(CLK1)의 하이 전압을 따라 부트스트래핑(Bootstrapping)된다. 이에 따라, Q노드 전압이 더욱 상승하여 풀-업 트랜지스터(NT7)가 확실하게 턴-온됨으로써 클럭 신호(CLK1)의 하이 전압이 출력 신호(OUTi)로 공급된다. 여기서, Q노드의 부트스트래핑 효과를 높이기 위하여 별도의 캐패시터가 기생 캐패시터(CGD)와 병렬로 형성되기도 한다. 이때, 하이 상태의 제1 구동 전압(VDD1)에 의해 제4A 트랜지스터(NT4A)가 턴-온되 지만, 부트스트래핑된 Q노드의 하이 전압에 의해 제5B 트랜지스터(NT5B)가 턴-온되므로 QB1 노드는 제3 구동 전압(VSS)에 의해 로우 상태가 된다. 또한, Q노드의 하이 전압에 의해 제5D 트랜지스터(NT5D)가 턴-온되므로 QB2노드는 로우 상태를 유지한다. 이에 따라, 제1 및 제2 풀-다운 트랜지스터(NT8A, NT8B)는 턴-오프된다.

C기간에서 클럭 신호(CLK1)의 로우 전압, 제2 클럭 신호(CLK2)의 하이 전압, 그리고 스타트 펄스(Vst)의 로우 전압이 공급된다. 스타트 펄스(Vst)의 로우 전압에 의해 제1 트랜지스터(NT1)는 턴-오프, 다음단 출력 신호(OUTi+1)의 하이 전압에 의해 제3 트랜지스터(NT3)가 턴-온되어 Q노드에는 제3 구동 전압(VSS)이 공급되므로 풀-업 트랜지스터(NT7)는 턴-오프된다. 이때, 스타트 펄스(Vst) 및 Q노드의 로우 전압에 의해 제5A 내지 제5D 트랜지스터(NT5A 내지 NT5D)가 모두 턴-오프되고, 턴-온 상태를 유지하는 제4A 트랜지스터(NT4A)를 통해 QB1 노드에는 하이 상태의 제1 구동 전압(VDD1)이 충전된다. 이에 따라, 제1 풀-다운 트랜지스터(NT8A)가 턴-온되어 제3 구동 전압(VSS)을 출력 신호(OUTi)로 공급한다. 그리고, QB1 노드의 하이 상태에 의해 제 6A 트랜지스터(NT6A)가 턴-온되므로 QB2 노드는 로우 상태를 유지하고, 제2A 트랜지스터(NT2A)가 턴-온되므로 Q노드는 확실한 로우 상태가 된다.

D기간에서 클럭 신호(CLK1)의 하이 전압, 제2 클럭 신호(CLK2)의 로우 전압, 그리고 스타트 펄스(Vst)의 로우 전압이 공급된다. 스타트 펄스(Vst) 및 다음단 출력 신호(OUTi+1)의 로우 전압에 의해 제1 및 제3 트랜지스터(NT1, NT3)는 턴-오프되므로 Q노드는 이전의 로우 상태를 유지하게 된다. 이에 따라, 스타트 펄스 (Vst) 및 Q노드의 로우 전압에 의해 제5A 내지 제5D 트랜지스터(NT5A 내지 NT5D)가 모두 턴-오프되고, 턴-온 상태를 유지하는 제4A 트랜지스터(NT4A)를 통해 QB1 노드에는 하이 상태를 유지한다. 따라서, 제1 풀-다운 트랜지스터(NT8A)가 턴-온되어 제3 구동 전압(VSS)을 출력 신호(OUTi)로 공급한다. 그리고, QB1 노드의 하이 상태에 의해 제6A 트랜지스터(NT6A)가 턴-온되므로 QB2 노드는 로우 상태를 유지하고, 제2A 트랜지스터(NT2A)가 턴-온되므로 Q노드는 로우 상태로 고정된다.

그리고, 오드 프레임의 나머지 기간에서 상기 C 및 D기간을 반복함으로써 현 스테이지의 출력 신호(OUTi)는 로우 상태를 유지하게 된다.

그 다음, 이븐 프레임 기간에서는 제1 구동 전압(VDD1)은 로우 상태가 되고, 제2 구동 전압(VDD2)는 하이 상태가 된다. 이에 따라, 제1 구동 전압(VDD1)의 공급 라인에 다이오드 형태로 접속된 제4A 트랜지스터(NT4A)는 턴-오프 상태를, 제2 구동 전압(VDD2)의 공급 라인에 다이오드 형태로 접속된 제4B 트랜지스터(NT4B)는 턴-온 상태를 유지한다. 따라서, 이븐 프레임에서 QB2 노드가 Q노드와 상반된 동작을 하여 제2 풀-다운 트랜지스터(NT8B)가 풀-업 트랜지스터(NT7)과 상반된 동작을 하게 되고, QB1 노드는 로우 상태를 유지하게 되므로 제1 풀-다운 트랜지스터(NT8A)는 턴-오프 상태를 유지한다.

이븐 프레임의 A기간에서 클럭 신호(CLK1)의 로우 전압, 제2 클럭 신호(CLK2)의 하이 전압, 그리고 스타트 펄스(Vst)의 하이 전압이 공급된다. 스타트 펄스(Vst)의 하이 전압에 의해 제1 트랜지스터(NT1)가 턴-온되어 스타트 펄스(Vst)의 하이 전압이 Q노드로 프리-차지된다. Q노드의 하이 전압에 의해 풀-업 트랜지 스터(NT7)가 턴-온되어 제1 클럭 신호(CLK1)의 로우 전압이 출력 신호(OUTi)로 공급된다. 이때, 하이 상태의 제2 구동 전압(VDD2)에 의해 제4B 트랜지스터(NT4B)가 턴-온되지만, 스타트 펄스(Vst) 및 Q노드의 하이 전압에 의해 제5C 및 제5D 트랜지스터(NT5C, NT5D)가 턴-온되므로 QB2 노드는 제3 구동 전압(VSS)에 의해 로우 상태가 된다. 또한, 로우 상태의 제1 구동 전압(VDD1)에 의해 제4A 트랜지스터(NT4A)는 턴-오프되고, 상기 스타트 펄스(Vst) 및 Q노드의 하이 전압에 의해 제5A 및 제5B 트랜지스터(NT5A, NT5B)가 턴-온되므로 QB1노드는 제3 구동 전압(VSS)에 의해 로우 상태가 된다. 이에 따라, 제1 및 제2 풀-다운 트랜지스터(NT8A, NT8B)는 턴-오프된다.

B기간에서 제1 클럭 신호(CLK1)의 하이 전압, 제2 클럭 신호(CLK2)의 로우 전압, 그리고 스타트 펄스(Vst)의 로우 전압이 공급된다. 스타트 펄스(Vst)의 로우 전압에 의해 제1 트랜지스터(NT1)가 턴-오프, 다음단 출력 신호(OUTi+1)의 로우 전압에 의해 제3 트랜지스터(NT3)가 턴-오프되어 Q노드가 하이 상태로 플로팅된다. 하이 상태로 플로팅된 Q노드는 클럭 신호(CLK1)의 하이 전압을 따라 부트스트래핑(Bootstrapping)되어 풀-업 트랜지스터(NT7)가 확실하게 턴-온됨으로써 클럭 신호(CLK1)의 하이 전압이 출력 신호(OUTi)로 공급된다. 이때, 하이 상태의 제2 구동 전압(VDD2)에 의해 제4B 트랜지스터(NT4B)가 턴-온되지만, 부트스트래핑된 Q노드의 하이 전압에 의해 제5D 트랜지스터(NT5D)가 턴-온되므로 QB2 노드는 제3 구동 전압(VSS)에 의해 로우 상태가 된다. 또한, Q노드의 하이 전압에 의해 제5B 트랜지스터(NT5D)가 턴-온되므로 QB1노드는 로우 상태를 유지한다. 이에 따라, 제1 및 제2 풀-다운 트랜지스터(NT8A, NT8B)는 턴-오프된다.

C기간에서 클럭 신호(CLK1)의 로우 전압, 제2 클럭 신호(CLK2)의 하이 전압, 그리고 스타트 펄스(Vst)의 로우 전압이 공급된다. 스타트 펄스(Vst)의 로우 전압에 의해 제1 트랜지스터(NT1)는 턴-오프, 다음단 출력 신호(OUTi+1)의 하이 전압에 의해 제3 트랜지스터(NT3)가 턴-온되어 Q노드에는 제3 구동 전압(VSS)이 공급되므로 풀-업 트랜지스터(NT7)는 턴-오프된다. 이때, 스타트 펄스(Vst) 및 Q노드의 로우 전압에 의해 제5A 내지 제5D 트랜지스터(NT5A 내지 NT5D)가 모두 턴-오프되고, 턴-온 상태를 유지하는 제4B 트랜지스터(NT4B)를 통해 QB2 노드에는 하이 상태의 제2 구동 전압(VDD2)이 충전된다. 이에 따라, 제2 풀-다운 트랜지스터(NT8B)가 턴-온되어 제3 구동 전압(VSS)을 출력 신호(OUTi)로 공급한다. 그리고, QB2 노드의 하이 상태에 의해 제 6B 트랜지스터(NT6B)가 턴-온되므로 QB1 노드는 로우 상태를 유지하고, 제2B 트랜지스터(NT2B)가 턴-온되므로 Q노드는 확실한 로우 상태가 된다.

D기간에서 클럭 신호(CLK1)의 하이 전압, 제2 클럭 신호(CLK2)의 로우 전압, 그리고 스타트 펄스(Vst)의 로우 전압이 공급된다. 스타트 펄스(Vst) 및 다음단 출력 신호(OUTi+1)의 로우 전압에 의해 제1 및 제3 트랜지스터(NT1, NT3)는 턴-오프되므로 Q노드는 이전의 로우 상태를 유지하게 된다. 이에 따라, 스타트 펄스(Vst) 및 Q노드의 로우 전압에 의해 제5A 내지 제5D 트랜지스터(NT5A 내지 NT5D)가 모두 턴-오프되고, 턴-온 상태를 유지하는 제4B 트랜지스터(NT4B)를 통해 QB2 노드에는 하이 상태를 유지한다. 따라서, 제2 풀-다운 트랜지스터(NT8B)가 턴-온되어 제3 구동 전압(VSS)을 출력 신호(OUTi)로 공급한다. 그리고, QB2 노드의 하이 상태에 의해 제6B 트랜지스터(NT6B)가 턴-온되므로 QB1 노드는 로우 상태를 유지하고, 제2B 트랜지스터(NT2B)가 턴-온되므로 Q노드는 로우 상태로 고정된다.

그리고, 이븐 프레임의 나머지 기간에서 상기 C 및 D기간을 반복함으로써 현 스테이지의 출력 신호(OUTi)는 로우 상태를 유지하게 된다.

이와 같이, 본 발명의 실시 예에 따른 쉬프트 레지스터는 듀얼 풀-다운 트랜지스터(NT8A, NT8B)를 오드 프레임과 이븐 프레임에서 교번 구동함으로써 게이트 바이어스 스트레스를 최소화할 수 있게 된다. 또한, Q노드를 방전시키는 제5A 및 제5B 트랜지스터(NT5A, NT5B), QB1 및 QB2 노드를 충전시키는 제4A 및 제4B 트랜지스터(NT4A, NT4B)는 오드 프레임과 이븐 프레임에서 교번적으로 구동되므로 게이트 바이어스 스트레스를 최소화할 수 있게 된다. 더불어, 제4A 및 제4B 트랜지스터(NT4A, NT4B)가 다이오드 형태로 제1 및 제2 구동 전압(VDD1, VDD2)의 공급 라인 각각에 접속된다. 이렇게, 제4A 및 제4B 트랜지스터(NT4A, NT4B)는 다이오드 형태로 구성되어, 동작 프레임에서는 게이트/소스/드레인 전극 모두에 하이 전압이 걸리고, 쉬는 프레임에서는 게이트/소스/드레인 전극 모두에 로우 전압이 걸리는 구조가 됨으로써 거의 열화가 일어나지 않게 된다. 이와 같이, 바이어스 스트레스를 최소화하는 구조를 적용함으로써 패널의 수명을 크게 향상시킬 수 있게 된다.

상술한 바와 같이, 본 발명에 따른 쉬프트 레지스터는 풀-다운 트랜지스터 (NT8A, NT8B)와 함께 Q노드 방전 트랜지스터(NT2A, NT2B), QB1 노드 및 QB2 노드 충방전 트랜지스터(NT4A 내지 NT6B)를 모두 오드 프레임과 이븐 프레임에서 교번 구동되는 듀얼 트랜지스터로 구현함으로써 게이트 바이어스 스트레스를 최소화할 수 있게 된다.

또한, 본 발명에 따른 쉬프트 레지스터는 QB1 및 QB2 노드 충전 트랜지스터(NT4A, NT4B)를 다이오드 형태로 제1 및 제2 구동 전압(VDD1, VDD2)의 공급 라인 각각에 접속시킴으로써 동작 프레임에서는 게이트/소스/드레인 전극 모두에 하이 전압이 걸리고, 쉬는 프레임에서는 게이트/소스/드레인 전극 모두에 로우 전압이 걸리는 구조가 되어 거의 열화가 일어나지 않게 된다. 이에 따라, 바이어스 스트레스를 최소화함으로써 패널의 수명을 크게 향상시킬 수 있게 된다.

이 결과, 본 발명에 따른 쉬프트 레지스터는 아모퍼스-실리콘 박막 트랜지스터를 이용하는 경우 게이트 바이어스 스트레스로 인한 회로 오동작을 방지할 수 있게 된다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (9)

  1. 스타트 펄스를 쉬프트시켜 각각의 출력 신호와 다음단의 스타트 펄스로 공급하는 다수의 스테이지로 구성된 쉬프트 레지스터에 있어서, 상기 다수의 스테이지 각각은
    제1 및 제2 프레임에서 서로 상반되게 극성 반전되는 제1 및 제2 구동 전압을 공급하는 제1 및 제2 구동 전압 공급 라인과;
    제3 구동 전압을 공급하는 제3 구동 전압 공급 라인과;
    위상이 서로 반전되는 2개의 클럭 신호를 공급하는 적어도 2개의 클럭 신호 공급 라인과;
    제1 노드에 의해 제어되어 상기 클럭 신호 중 어느 하나의 클럭 신호를 출력 라인으로 공급하기 위한 풀-업 트랜지스터와;
    제2 및 제3 노드에 의해 각각 제어되어 상기 제1 및 제2 프레임에서 교번적으로 상기 제3 구동 전압을 상기 출력 라인으로 공급하기 위한 제1 및 제2 풀-다운 트랜지스터와;
    상기 제1 노드의 프리-충전 및 방전을 위한 제1 노드 제어부와;
    상기 제1 및 제2 구동 전압 공급 라인 각각에 다이오드 형태로 접속된 듀얼 트랜지스터를 구비하여 상기 제1 및 제2 프레임에서 상기 제2 및 제3 노드를 교번적으로 충전시키는 제2 및 제3 노드 충전부와;
    상기 제1 및 제2 프레임에서 상기 제2 및 제3 노드를 교번적으로 방전시키는 제2 및 제3 노드 방전부를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 제1 노드 제어부는
    상기 스타트 펄스에 응답하여 그 스타트 펄스를 상기 제1 노드로 프리-충전하는 제1 트랜지스터와;
    상기 제2 노드에 의해 제어되어 상기 제1 프레임에서 상기 제1 노드를 방전시키는 제2A 트랜지스터와;
    상기 제3 노드에 의해 제어되어 상기 제2 프레임에서 상기 제2 노드를 방전시키는 제2B 트랜지스터와;
    다음단 스테이지의 출력 신호에 응답하여 상기 제1 노드를 방전시키는 제3 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터;
  3. 제 2 항에 있어서,
    상기 제2 및 제3 노드 충전부는
    상기 제1 구동 전압 공급 라인에 다이오드 형태로 접속되어 상기 제1 프레임에서 상기 제2 노드를 상기 제1 구동 전압으로 충전하는 제4A 트랜지스터와;
    상기 제2 구동 전압 공급 라인에 다이오드 형태로 접속되어 상기 제2 프레임에서 상기 제3 노드를 상기 제2 구동 전압으로 충전하는 제4B 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  4. 제 3 항에 있어서,
    상기 제2 및 제3 노드 방전부는
    상기 스타트 펄스 및 제1 노드 각각에 의해 제어되어 상기 제1 프레임에서 상기 제2 노드를 방전시키는 제5A 및 제5B 트랜지스터와;
    상기 스타트 펄스 및 제1 노드 각각에 의해 제어되어 상기 제2 프레임에서 상기 제3 노드를 방전시키는 제5C 및 제5D 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  5. 제 4 에 있어서,
    상기 제2 및 제3 노드 방전부는
    상기 제1 프레임에서 상기 제2 노드에 의해 제어되어 상기 제3 노드를 방전시키는 제6A 트랜지스터와;
    상기 제2 프레임에서 상기 제3 노드에 의해 제어되어 상기 제2 노드를 방전시키는 제6B 트랜지스터 추가로 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  6. 제 1 항에 있어서,
    상기 적어도 2개의 클럭 신호 공급 라인은
    위상 반전된 제1 및 제2 클럭 신호를 상기 다수의 스테이지에 교번적으로 공급하는 것을 특징으로 하는 쉬프트 레지스터.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 스테이지는 동일 채널 타입의 트랜지스터로 구성된 것을 특징으로 하는 쉬프트 레지스터.
  8. 제 7 항에 있어서,
    상기 스테이지는 NMOS 트랜지스터로 구성된 것을 특징으로 하는 쉬프트 레지스터.
  9. 제 7 항에 있어서,
    상기 스테이지는 아모퍼스-실리콘 박막 트랜지스터로 구성된 것을 특징으로 하는 쉬프트 레지스터.
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