KR20090057798A

KR20090057798A - 쉬프트 레지스터

Info

Publication number: KR20090057798A
Application number: KR1020070124536A
Authority: KR
Inventors: 채지은; 문수환
Original assignee: 엘지디스플레이 주식회사
Priority date: 2007-12-03
Filing date: 2007-12-03
Publication date: 2009-06-08

Abstract

신호전송라인의 수를 크게 감소시킬 수 있는 쉬프트 레지스터에 관한 것으로, 순차적으로 스캔펄스를 출력하는 다수의 스테이지들; 상기 각 스테이지들의 동작을 제어하기 위한 클럭펄스를 전송하는 클럭전송라인; 및, 상기 클럭전송라인으로부터의 클럭펄스를 위상반전시켜 적어도 하나의 스테이지에 공급하는 적어도 하나의 클럭 반전기를 포함함을 그 특징으로 한다.

쉬프트 레지스터, 액정표시장치. 반전기, 인버터, 스테이지, 반전 클럭펄스

Description

쉬프트 레지스터{shift register}

본 발명은 쉬프트 레지스터에 관한 것으로, 특히 신호전송라인의 수를 크게 감소시킬 수 있는 쉬프트 레지스터에 대한 것이다.

통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.

상기 액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다.

상기 화소전극들 각각은 스위칭소자인 박막트랜지스터(TFT; Thin Film Transistor)의 소스단자 및 드레인단자를 경유하여 상기 데이터 라인에 접속된다. 상기 박막트랜지스터는 상기 게이트 라인을 경유하여 게이트단자에 인가되는 스캔펄스에 의해 턴-온되어, 상기 데이터 라인의 데이터 신호가 상기 화소전압에 충전되도록 한다.

한편, 상기 구동회로는 상기 게이트 라인들을 구동하기 위한 게이트 드라이버와, 상기 데이터 라인들을 구동하기 위한 데이터 드라이버와, 상기 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 콘트롤러와, 액정표시장치에서 사용되는 여러 가지의 구동전압들을 공급하는 전원공급부를 구비한다.

상기 게이트 드라이버는 스캔펄스를 게이트 라인들에 순차적으로 공급하여 액정패널상의 액정셀들을 1라인분씩 순차적으로 구동한다. 여기서, 상기 게이트 드라이버는 상술한 바와 같은 스캔펄스들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비한다.

도 1은 종래의 쉬프트 레지스터를 개략적으로 나타낸 도면이다.

종래의 쉬프트 레지스터는, 도 1에 도시된 바와 같이, 차례로 스캔펄스(Vout1 내지 Vout3)를 출력하는 다수의 스테이지들(11 내지 14)을 포함한다.

각 스테이지(11 내지 14)는 각 클럭전송라인(21 내지 24)으로부터 제공되는 클럭펄스(CLK1 내지 CLK4)를 공급받아 상기 스캔펄스(Vout1 내지 Vout3)를 출력한다.

쉬프트 레지스터의 회로구조에 따라 상기 쉬프트 레지스터에 필요한 클럭펄스의 수는 가변될 수 있다. 일반적으로 쉬프트 레지스터에는 4상 클럭펄스, 즉 위상차를 갖는 4종의 클럭펄스가 사용되는데, 최근에는 복잡한 회로구성을 갖는 쉬프트 레지스터의 구조로 인해 더 많은 수의 클럭펄스가 요구된다. 클럭펄스의 수가 늘어날수록 이들을 전송하기 위한 클럭전송라인의 수도 늘어나게 되므로, 사이즈가 작은 액정표시장치에 쉬프트 레지스터를 내장하는 경우에는 많은 어려움이 뒤따른다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 반전기(inverter)를 이용하여 하나의 클럭펄스로부터 이와 다른 위상을 갖는 클럭펄스를 생성함으로써 전송라인의 수를 감소시킬 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 순차적으로 스캔펄스를 출력하는 다수의 스테이지들; 상기 각 스테이지들의 동작을 제어하기 위한 클럭펄스를 전송하는 클럭전송라인; 및, 상기 클럭전송라인으로부터의 클럭펄스를 위상반전시켜 적어도 하나의 스테이지에 공급하는 적어도 하나의 클럭 반전기를 포함함을 그 특징으로 한다.

또한 상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 순차적으로 스캔펄스를 출력하는 다수의 스테이지들; 상기 각 스테이지들의 동작을 제어하기 위한, 서로 다른 위상을 갖는 적어도 2종의 클럭펄스들을 전송하는 적어도 2개의 클럭전송라인들; 적어도 하나의 클럭전송라인으로부터의 클럭펄스를 위상반전시켜 적어도 하나의 스테이지에 공급하는 적어도 하나의 클럭 반전기를 포함하며; 서로 인접한 기간에 출력되는 클럭펄스들간의 펄스폭이 서로 중첩된 것을 그 특징으로 한다.

본 발명에 따른 쉬프트 레지스터는 다음과 같은 효과가 있다.

본 발명에 따른 쉬프트 레지스터는 반전기를 사용하여 하나의 클럭펄스로부터 이와 다른 위상을 갖는 클럭펄스를 생성함으로써 요구되는 클럭펄스들을 그대로 사용하면서도 클럭전송라인의 수를 1/2로 감소시킬 수 있다.

도 2는 본 발명의 제 1 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 3은 도 2의 각 스테이지에 공급 또는 출력되는 각종 신호들의 타이밍도를 나타낸 도면이다.

본 발명의 실시예에 따른 쉬프트 레지스터는, 도 2에 도시된 바와 같이, n개의 스테이지들(ST1 내지STn) 및 한 개의 더미 스테이지(STn+1)를 포함한다. 여기서, 더미 스테이지들(STn+1)을 포함한 각 스테이지들(ST1 내지 STn)은 각각의 출력단자를 통해 한 프레임 기간동안 한 번의 스캔펄스(Vout1 내지 Voutn+2)를 출력하고, 이를 자신의 전단 및 후단에 위치한 스테이지에 공급하여 그것의 동작을 제어한다.

상기 스테이지들(ST1 내지 STn+1)은 제 1 스테이지(ST1)부터 더미 스테이지(STn+1) 순서로 차례로 스캔펄스(Vout1 내지 Voutn+1)를 출력한다. 즉, 제 1 스테이지(ST1)가 제 1 스캔펄스(Vout1)를 출력하고, 이어서 제 2 스테이지(ST2)가 제 2 스캔펄스(Vout2)를 출력하고, 다음으로, 제 3 스테이지(ST3)가 제 3 스캔펄 스(Vout3)를 출력하고, ...., 다음으로 제 n 스테이지(STn)가 제 n 스캔펄스(Voutn)를 출력하고, 마지막으로 더미 스테이지(STn+1)가 제 n+1 스캔펄스(Voutn+1)를 출력한다.

상기 더미 스테이지(STn+1)를 제외한 상기 스테이지들(ST1 내지 STn)로부터 출력된 스캔펄스는 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다.

이러한 쉬프트 레지스터는 액정패널에 내장될 수 있다. 즉, 상기 액정패널은 화상을 표시하기 위한 표시부와 상기 표시부를 둘러싸는 비표시부를 갖는데, 상기 쉬프트 레지스터는 상기 비표시부에 내장된다.

이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(ST1 내지 STn+1)는 충전용 전압(VDD), 방전용 전압(VSS), 그리고 서로 순차적인 위상차를 갖고 순환하는 클럭펄스 및 반전 클럭펄스(CLK, CLK_inv)들 중 어느 하나를 인가받는다. 한편, 상기 스테이지들(ST1 내지 STn+1) 중 제 1 스테이지(ST1)는 스타트 펄스(Vst)를 더 공급받는다.

상기 충전용 전압(VDD)은 각 스테이지(ST1 내지 STn+1)의 노드들을 충전시키는데 사용되며, 방전용 전압(VSS)은 각 스테이지(ST1 내지 STn+1)의 노드들 및 출력단자를 방전시키는데 사용된다.

상기 충전용 전압(VDD) 및 방전용 전압(VSS)은 모두 직류 전압으로서, 상기 충전용 전압(VDD)은 정극성을 나타내며, 상기 방전용 전압(VSS)은 부극성을 나타낸다. 한편, 상기 방전용 전압(VSS)은 접지전압이 될 수 있다. 상기 방전용 전 압(VSS)은 상기 각 클럭펄스(CLK, CLK_inv)의 로우상태의 전압값과 동일하다.

상기 각 클럭펄스(CLK, CLK_inv)는 각 스테이지(ST1 내지 STn+1)의 스캔펄스(Vout1 내지 Voutn+1)를 생성하는데 사용되는 신호들로서, 각 스테이지(ST1 내지 STn+1)들은 이들 클럭펄스(CLK, CLK_inv)들 중 어느 하나를 공급받아 상기 스캔펄스(Vout1 내지 Voutn+1)를 생성하여 출력한다. 예를 들어, 제 2k+1 스테이지는 제 1 클럭펄스(CLK1)를 사용하여 스캔펄스를 출력하고, 제 2k 스테이지는 반전 클럭펄스(CLK_inv)를 사용하여 스캔펄스를 출력한다. 여기서, 상기 k는 0을 포함한 자연수이다.

상기 각 클럭펄스(CLK, CLK_inv)는 서로 위상차를 갖고 출력된다. 상기 반전 클럭펄스(CLK_inv)는 상기 클럭펄스(CLK)보다 한 펄스폭만큼 위상지연되어 출력된다. 상기 각 클럭펄스(CLK, CLK_inv)들은 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 클럭펄스(CLK)부터 반전 클럭펄스(CLK_inv)까지 순차적으로 출력된 후, 다시 클럭펄스(CLK)부터 반전 클럭펄스(CLK_inv)까지 순차적으로 출력된다. 여기서, 상기 반전 클럭펄스(CLK_inv)와 스타트 펄스(Vst)를 서로 동기시켜 출력할 수도 있다. 이와 같이 상기 반전 클럭펄스(CLK_inv)와 상기 스타트 펄스(Vst)가 서로 동기될 때, 상기 각 클럭펄스(CLK, CLK_inv)들 중 반전 클럭펄스(CLK_inv)가 상기 클럭펄스(CLK)보다 먼저 출력된다.

상기 각 클럭펄스(CLK1 내지CLK4)는 한 프레임 기간동안 여러 번 출력되지만, 상기 스타트 펄스(Vst)는 한 프레임 기간동안 단 한번 출력된다.

다시 말하면, 각 클럭펄스(CLK1 내지 CLK4)는 한 프레임 기간동안 주기적 으로 여러 번의 액티브 상태(하이 상태)를 나타내지만, 상기 스타트 펄스(Vst)는 한 프레임 기간동안 단 한 번의 액티브상태를 나타낸다.

쉬프트 레지스터를 구동하기 위해서는 서로 다른 위상을 갖는 적어도 2종의 클럭펄스들이 필요한 바, 종래에는 이를 위해 각 클럭펄스들을 전송하는 적어도 2개의 클럭전송라인이 필요하였다.

그러나, 본 발명에서는 한 종류의 클럭펄스(CLK)와 이를 전송하는 하나의 클럭전송라인(CL)만으로도 쉬프트 레지스터를 구동시킬 수 있다. 이를 위해, 본 발명에 따른 쉬프트 레지스터는, 도 2에 도시된 바와 같이, 일정 주기를 갖는 한 종의 클럭펄스(CLK)와, 이 클럭펄스(CLK)를 전송하는 하나의 클럭전송라인(CL)과, 상기 클럭전송라인(CL)으로부터의 클럭펄스(CLK)를 위상 반전시키는 클럭 반전기(INV_C)를 포함한다.

상기 클럭 반전기(INV_C)는 상기 클럭전송라인(CL)으로부터의 클럭펄스(CLK)를 180도 위상 반전시켜 반전 클럭펄스(CLK_inv)를 생성한다. 상기 반전 클럭펄스(CLK_inv)는 상기 클럭펄스(CLK)에 대하여 위상 반전된 형태를 취한다.

상기 클럭 반전기(INV_C)는 상기 스테이지들(ST1 내지 STn+1) 중 기수번째 스테이지들에만 선택적으로 설치되거나, 또는 우수번째 스테이지들에만 선택적으로 설치될 수 있다. 도 2에는 하나의 실시예로서 우수번째 스테이지들에만 설치된 클럭 반전기(INV_C)가 도시되어 있다.

기수번째 스테이지들은 클럭전송라인(CL)으로부터의 클럭펄스(CLK)를 그대로 공급받으며, 우수번째 스테이지들은 상기 클럭전송라인(CL)으로부터의 클럭펄 스(CLK)를 클럭 반전기(INV_C)를 통해 공급받고 있다. 이에 따라, 상기 기수번째 스테이지들은 상기 클럭펄스(CLK)를 이용하여 스캔펄스를 발생시키고, 상기 우수번째 스테이지들은 상기 반전 클럭펄스(CLK_inv)를 이용하여 스캔펄스를 발생시킨다.

각 클럭 반전기(INV_C)는 각 우수번째 스테이지의 내부에 내장될 수 도 있다.

한편, 상기 우수번째 스테이지들은 하나의 클럭 반전기(INV_C)를 공통으로 사용할 수 있다. 즉, 상기 우수번째 스테이지들은 하나의 클럭 반전기(INV_C)를 통해 생성된 하나의 반전 클럭펄스(CLK_inv)를 공통으로 공급받을 수 도 있다.

각 스테이지(ST1 내지 STn+1)가 스캔펄스(Vout1 내지 Voutn+1)를 출력하기 위해서는 각 스테이지(ST1 내지 STn+1)의 인에이블 동작이 선행되어야 한다. 상기 스테이지가 인에이블된다는 것은, 상기 스테이지가 출력 가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 있는 상태로 세트된다는 것을 의미한다. 이를 위해 각 스테이지(ST3 내지 STn+1)는 자신으로부터 전단에 위치한 스테이지로부터의 스캔펄스를 공급받아 인에이블된다.

예를 들어, 제 k 스테이지는 제 k-1 스테이지로부터의 스캔펄스에 응답하여 인에이블된다. 여기서, 마이너스 스테이지는 존재하지 않는다는 것을 의미한다. 즉, 가장 상측에 위치한 제 1 스테이지(ST1)의 바로 전단에는 스테이지가 존재하지 않으므로, 상기 제 1 스테이지(ST1)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 인에이블된다.

또한, 각 스테이지(ST1 내지 STn)는 다음단 스테이지로부터의 스캔펄스에 응답하여 디스에이블된다. 상기 스테이지가 디스에이블된다는 것은, 상기 스테이지가 출력이 불가능한 상태, 즉 자신에게 공급되는 클럭펄스(CLK) 또는 반전 클럭펄스(CLK_inv)를 스캔펄스로서 출력할 수 없는 상태로 리세트된다는 것을 의미한다.

예를 들어, 제 k 스테이지는 제 k+1 스테이지로부터의 스캔펄스에 응답하여 디스에이블된다. 여기서, 더미 스테이지(STn+1)의 후단에는 스테이지가 존재하지 않으므로, 상기 더미 스테이지(STn+1)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 디스에이블된다.

도 4는 도 2의 임의의 스테이지의 구성을 나타낸 도면이다.

각 스테이지(ST1 내지 STn+1)는, 도 4에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(QB), 노드 제어부(NC), 및 출력부(SO)를 포함한다.

상기 노드 제어부(NC)는 상기 세트 노드(Q) 및 리세트 노드(QB)의 신호상태를 제어한다. 즉, 노드 제어부(NC)는 노드(Q) 및 리세트 노드(QB)를 충전 상태로 만들거나, 또는 방전 상태로 만든다.

제 k 스테이지의 노드 제어부(NC)는, 제 1 내지 제 5 스위칭소자(Tr1 내지 Tr5)들을 포함한다.

제 k 스테이지에 구비된 제 1 스위칭소자(Tr1)는 제 k-1 스테이지로부터의 스캔펄스에 따라 온/오프가 제어되며, 충전용 전압(VDD)을 전송하는 충전용전원라인과 상기 세트 노드(Q)간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 상기 제 k-1 스테이지의 출력단자(111)에 접속되며, 드레인단자는 충전용전원라인에 접속되며, 그리고 소스단자는 상기 세트 노드(Q)에 접속된다.

단, 제 1 스테이지(ST1)에 구비된 각 제 1 스위칭소자(Tr1)의 게이트단자는 스타트 펄스(Vst)를 전송하는 스타트전송라인에 접속된다.

제 k 스테이지에 구비된 제 2 스위칭소자(Tr2)는 상기 충전용전원라인으로부터의 충전용 전압에 따라 온/오프가 제어되며, 상기 충전용전원라인과 상기 세트 노드(Q)간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 1 스위칭소자(Tr1)의 게이트단자 및 드레인단자는 상기 충전용전원라인에 접속되며, 그리고 소스단자는 상기 세트 노드(Q)에 접속된다.

제 k 스테이지에 구비된 제 3 스위칭소자(Tr3)는 상기 세트 노드(Q)의 신호상태에 따라 온/오프가 제어되며, 리세트 노드(QB)와 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 세트 노드(Q)에 접속되며, 드레인단자는 상기 리세트 노드(QB)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.

제 k 스테이지에 구비된 제 4 스위칭소자(Tr4)는 제 k+2 스테이지로부터의 스캔펄스에 따라 온/오프가 제어되며, 상기 세트 노드(Q)와 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 제 k+1 스테이지의 출력단자(111)에 접속되며, 드레인단자는 상기 제 k 스테이지의 세트 노드(Q)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.

단, 더미 스테이지(STn+1)에 구비된 제 4 스위칭소자(Tr4)의 게이트 단자 는 스타트 펄스(Vst)를 전송하는 스타트전송라인에 접속된다.

제 k 스테이지에 구비된 제 5 스위칭소자(Tr5)는 상기 리세트 노드(QB)의 신호상태에 따라 온/오프가 제어되며, 상기 세트 노드(Q)와 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 5 스위칭소자(Tr5)의 게이트단자는 상기 리세트 노드(QB)에 접속되며, 드레인단자는 상기 제 k 스테이지의 세트 노드(Q)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.

출력부(OP)는, 도 4에 도시된 바와 같이, 풀업 스위칭소자(Trpu) 및 풀다운 스위칭소자(Trpd)를 포함한다.

제 2k+1 스테이지(기수번째 스테이지)에 구비된 풀업 스위칭소자(Trpu)의 접속상태와, 제 2k 스테이지(우수번째 스테이지)에 구비된 풀업 스위칭소자(Trpu)의 접속상태는 서로 다르다.

제 2k+1 스테이지에 구비된 풀업 스위칭소자(Trpu)는 상기 세트 노드(Q)의 신호상태에 따라 온/오프가 제어되며, 상기 클럭전송라인(CL)과 제 2k+1 스테이지의 출력단자(111)간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 풀업 스위칭소자(Trpu)의 게이트단자는 상기 세트 노드(Q)에 접속되며, 드레인단자는 상기 클럭전송라인(CL)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.

제 2k 스테이지에 구비된 풀업 스위칭소자(Trpu)는 상기 세트 노드(Q)의 신호상태에 따라 온/오프가 제어되며, 상기 클럭 반전기(INV_C)의 출력단자(222)와 상기 제 2k 스테이지의 출력단자(111)간에 접속된다. 이를 위해, 상기 제 2k 스테 이지에 구비된 풀업 스위칭소자(Trpu)의 게이트단자는 상기 세트 노드(Q)에 접속되며, 드레인단자는 상기 클럭 반전기(INV_C)의 출력단자(222)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.

제 k 스테이지에 구비된 풀다운 스위칭소자(Trpd)는 상기 리세트 노드(QB)의 신호상태에 따라 온/오프가 제어되며, 상기 제 k 스테이지의 출력단자(111)와 방전용전원라인에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 풀다운 스위칭소자(Trpd)의 게이트단자는 상기 리세트 노드(QB)에 접속되며, 드레인단자는 상기 제 k 스테이지의 출력단자(111)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.

도 5는 클럭 반전기(INV_C)와 각 스테이지간의 접속관계를 나타낸 도면이다.

도 5에 도시된 바와 같이, 기수번째 스테이지에 구비된 풀업 스위칭소자(Trpu)의 드레인단자는 클럭전송라인(CL)에 직접 연결되어 있으며, 우수번째 스테이지에 구비된 풀업 스위칭소자(Trpu)의 드레인단자는 클럭 반전기(INV_C)를 통해 클럭전송라인(CL)에 접속되어 있다.

도 6은 클럭 반전기(INV_C)의 상세 구성 및 상기 클럭 반전기(INV_C)와 풀업 스위칭소자(Trpu)간의 접속관계를 나타낸 도면이다.

클럭 반전기(INV_C)는, 도 6에 도시된 바와 같이, 제 1 내지 제 3 반전 스위칭소자들(Tri1 내지 Tri3) 및 안정화용 커패시터(C)를 포함한다.

제 1 반전 스위칭소자(Tri1)는 충전용 전압(VDD)에 의해 온/오프가 제어되 며, 충전용전원라인과 노드(N)간에 접속된다. 이를 위해, 상기 제 1 반전 스위칭소자(Tri1)의 게이트단자 및 드레인단자는 상기 충전용전원라인에 접속되며, 그리고 소스단자는 상기 노드(N)에 접속된다.

제 2 반전 스위칭소자(Tri2)는 상기 노드(N)의 신호상태에 따라 온/오프가 제어되며, 상기 충전용전원라인과 클럭 반전기(INV_C)의 출력단자(222)간에 접속된다. 이를 위해, 상기 제 2 반전 스위칭소자(Tri2)의 게이트단자는 상기 노드(N)에 접속되며, 드레인단자는 상기 충전용전원라인에 접속되며, 그리고 소스단자는 상기 클럭 반전기(INV_C)의 출력단자(222)에 접속된다.

제 3 반전 스위칭소자(Tri3)는 상기 클럭전송라인(CL)으로부터의 클럭펄스(CLK)에 의해 온/오프가 제어되며, 상기 클럭 반전기(INV_C)의 출력단자(222)와 방전용전원라인간에 접속된다. 이를 위해, 상기 제 3 반전 스위칭소자(Tri3)의 게이트단자는 상기 클럭전송라인(CL)에 접속되며, 드레인단자는 상기 클럭 반전기(INV_C)의 출력단자(222)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.

상기 안정화용 커패시터(C)는 상기 노드(N)와 클럭 반전기(INV_C)의 출력단자(222)간에 접속되어, 상기 클럭 반전기(INV_C)로부터의 출력을 안정화시킨다.

이와 같이 구성된 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.

먼저, 초기 기간(T0)의 동작을 설명하면 다음과 같다.

상기 초기 기간(T0) 동안에는, 도 3에 도시된 바와 같이, 스타트 펄 스(Vst)만 하이 상태로 유지되고, 클럭펄스 및 반전 클럭펄스(CLK, CLK_inv)는 로우 상태로 유지된다.

상기 스타트 펄스(Vst)는 제 1 및 2 스테이지(ST1, ST2)에 공급된다.

구체적으로, 상기 스타트 펄스(Vst)는 상기 제 1 스테이지(ST1)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자에 공급된다.

그러면, 상기 제 1 스테이지(ST1)의 제 1 스위칭소자(Tr1)는 턴-온되며, 이때, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 하이 상태의 스타트 펄스(Vst)가 상기 제 1 스테이지(ST1)의 세트 노드(Q)에 공급된다. 이에 따라, 상기 제 1 스테이지(ST1)의 세트 노드(Q)가 상기 하이 상태의 스타트 펄스(Vst)에 의해 충전되며, 상기 충전된 세트 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Trpu) 및 제 3 스위칭소자(Tr3)가 턴-온된다.

여기서, 상기 턴-온된 제 3 스위칭소자(Tr3)를 통해 방전용 전압(VSS)이 제 1 스테이지(ST1)의 리세트 노드(QB)에 공급되어 상기 리세트 노드(QB)가 방전된다. 이에 따라 상기 리세트 노드(QB)에 게이트단자가 접속된 풀다운 스위칭소자(Trpd) 및 제 5 스위칭소자(Tr5)가 턴-오프된다.

한편, 충전용 전압(VDD)를 공급받는 제 1 스테이지(ST1)의 제 2 스위칭소자(Tr2)는 항상 턴-온 상태를 유지한다. 이 턴-온된 제 2 스위칭소자(Tr2)를 통해 상기 충전용 전압(VDD)이 리세트 노드(QB)에 공급된다. 이때, 상기 리세트 노드(QB)에는 상기 턴-온된 제 3 스위칭소자(Tr3)를 통해 출력되는 방전용 전압(VSS)도 공급된다. 이에 따라, 상기 리세트 노드(QB)에는 정극성의 충전용 전압(VDD)과 부극성의 방전용 전압(VSS)이 동시에 공급된다.

그런데, 상기 방전용 전압(VSS)을 공급하는 제 3 스위칭소자(Tr3)의 사이즈가 상기 충전용 전압(VDD)을 공급하는 제 2 스위칭소자(Tr2)의 사이즈보다 더 크게 설정되므로, 상기 리세트 노드(QB)는 상기 방전용 전압(VSS)으로 유지된다. 따라서, 상기 리세트 노드(QB)는 방전되고, 이 방전된 리세트 노드(QB)에 게이트단자가 접속된 풀다운 스위칭소자(Trpd) 및 제 5 스위칭소자(Tr5)는 턴-오프상태를 유지한다.

이와 같이 상기 초기 기간(T0)동안 상기 제 1 스테이지가 인에이블상태로 된다. 이어서, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.

제 1 기간(T1)은 제 1 스테이지(ST1)의 출력기간에 해당하는 기간으로서, 이 제 1 기간(T1)에는 클럭펄스(CLK)만이 하이 상태를 나타내고, 상기 스타트 펄스(Vst) 및 반전 클럭펄스는 로우 상태를 유지한다.

여기서, 상기 제 1 스테이지(ST1)의 세트 노드(Q)가 상기 초기 기간(T0A)동안 인가되었던 충전용 전압(VDD)에 의해 충전상태로 계속 유지됨에 따라, 상기 제 1 스테이지(ST1)의 풀업 스위칭소자(Trpu) 및 제 3 스위칭소자(Tr3)는 턴-온 상태를 유지한다. 이때, 상기 턴-온된 풀업 스위칭소자(Trpu)의 드레인단자에 상기 클럭펄스(CLK)가 인가됨에 따라, 플로팅 상태의 세트 노드(Q)에 충전된 충전용 전압(VDD)은 부트스트랩핑(bootstrapping)에 의해 증폭된다.

따라서, 상기 제 1 스테이지(ST1)의 풀업 스위칭소자(Trpu)의 드레인단자에 인가된 클럭펄스(CLK)는 상기 풀업 스위칭소자(Trpu)의 소스단자(출력단자)를 통해 안정적으로 출력된다. 여기서, 상기 풀업 스위칭소자(Trpu)를 통해 출력된 클럭펄스(CLK)가 제 1 스캔펄스(Vout1)이다. 이 제 1 스캔펄스(Vout1)는 제 3 스테이지(ST3)에 공급되어, 상기 제 3 스테이지(ST3)를 인에이블시키는 역할을 한다. 또한, 상기 제 1 스캔펄스(Vout1)는 제 1 게이트 라인에 공급되어 상기 제 1 게이트 라인을 구동시킨다.

상기 제 1 스테이지(ST1)로부터 출력된 제 1 스캔펄스(Vout1)는 제 2 스테이지(ST2)에 구비된 제 1 및 제 3 스위칭소자(Tr1, Tr3)의 각 게이트단자에 공급된다. 이에 따라, 제 1 기간(T1)에 상기 제 2 스테이지(ST2)가 인에이블된다. 이 제 1 기간(T1)에서의 제 2 스테이지(ST2)의 인에이블 동작은 상술된 초기 기간(T0)에서의 제 1 스테이지(ST1)의 인에이블 동작과 동일하다.

이어서, 제 2 기간(T2)동안의 동작을 설명하면 다음과 같다.

제 2 기간(T2)은 제 2 스테이지(ST2)의 출력기간에 해당하는 기간으로서, 이 제 2 기간(T2)에는 반전 클럭펄스(CLK_inv)만이 하이 상태를 나타내고, 클럭펄스(CLK) 및 스타트 펄스(Vst)는 로우 상태를 유지한다.

여기서, 상기 제 2 스테이지(ST2)의 세트 노드(Q)가 상기 초기 기간(T0)동안 인가되었던 충전용 전압(VDD)에 의해 충전상태로 계속 유지됨에 따라, 상기 제 2 스테이지(ST2)의 풀업 스위칭소자(Trpu) 및 제 3 스위칭소자(Tr3)는 턴-온 상태를 유지한다. 이때, 상기 턴-온된 풀업 스위칭소자(Trpu)의 드레인단자에 상기 반전 클럭펄스(CLK_inv)가 인가됨에 따라, 플로팅 상태의 세트 노드(Q)에 충전된 충전용 전압(VDD)은 부트스트랩핑에 의해 증폭된다.

따라서, 상기 제 2 스테이지(ST2)의 풀업 스위칭소자(Trpu)의 드레인단자에 인가된 반전 클럭펄스(CLK_inv)는 상기 풀업 스위칭소자(Trpu)의 소스단자(출력단자)를 통해 안정적으로 출력된다. 여기서, 상기 풀업 스위칭소자(Trpu)를 통해 출력된 반전 클럭펄스(CLK_inv)가 제 2 스캔펄스(Vout2)이다. 이 제 2 스캔펄스(Vout2)는 제 3 스테이지(ST3)에 공급되어, 상기 제 3 스테이지(ST3)를 인에이블시키는 역할을 한다. 또한, 상기 제 2 스캔펄스(Vout2)는 제 2 게이트 라인에 공급되어 상기 제 2 게이트 라인을 구동시킨다.

상기 제 2 스테이지(ST2)로부터 출력된 제 2 스캔펄스(Vout2)는 제 3 스테이지(ST3)에 구비된 제 1 및 제 3 스위칭소자(Tr1, Tr3)의 각 게이트단자에 공급된다. 이에 따라, 제 2 기간(T2)에 상기 제 3 스테이지(ST3)가 인에이블된다. 이 제 2 기간(T2)에서의 제 3 스테이지(ST3)의 인에이블 동작은 상술된 초기 기간(T0)에서의 제 1 스테이지(ST1)의 인에이블 동작과 동일하다.

이와 같은 방식으로 나머지 스테이지들도 스캔펄스를 출력한다.

한편, 제 2 기간(T2)에 제 2 스테이지(ST2)로부터 출력된 제 2 스캔펄스(Vout2)는 제 1 스테이지(ST1)에 공급되어 상기 제 1 스테이지(ST1)를 디스에이블시킨다. 이 디스에이블 동작을 좀 더 구체적으로 설명하면 다음과 같다.

즉, 상기 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(ST1)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자에 공급된다. 그러면, 제 1 스테이지(ST1)의 제 4 스위칭소자(Tr4)는 턴-온되고, 이 턴-온된 제 4 스위칭소자(Tr4)를 통해 방전용 전압(VSS)이 상기 제 1 스테이지(ST1)의 세트 노드(Q)에 공급된다. 따라서, 상기 세 트 노드(Q)는 방전되고, 상기 방전된 세트 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Trpu) 및 제 3 스위칭소자(Tr3)가 턴-오프된다.

상기 제 1 스테이지(ST1)의 제 3 스위칭소자(Tr3)가 턴-오프됨에 따라, 상기 제 1 스테이지(ST1)의 리세트 노드(QB)에는 제 2 스위칭소자(Tr2)를 통해 출력되는 충전용 전압(VDD)이 공급된다. 이에 따라, 상기 제 1 스테이지(ST1)의 리세트노드(QB)가 충전되고, 이 충전된 리세트 노드(QB)에 게이트단자가 접속된 상기 제 1 스테이지(ST1)의 풀다운 스위칭소자(Trpd) 및 제 5 스위칭소자(Tr5)가 턴-온된다.

상기 턴-온된 제 1 스테이지(ST1)의 제 5 스위칭소자(Tr5)를 통해 방전용 전압(VSS)이 상기 제 1 스테이지(ST1)의 세트 노드(Q)에 공급됨으로써, 상기 세트 노드(Q)의 방전상태가 더욱 안정적으로 유지된다.

이와 같이 제 2 기간(T2)에 상기 제 1 스테이지(ST1)는 디스에이블된다. 한편, 제 3 기간(T3)에는 상기 제 2 스테이지가(ST2)가 제 3 스테이지(ST3)로부터의 제 3 스캔펄스(Vout3)에 의해 디스에이블된다.

도 7은 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 8은 도 7의 각 스테이지에 공급되는 클럭펄스의 타이밍도를 나타낸 도면이다.

본 발명의 제 2 실시예에 따른 쉬프트 레지스터는, 도 7 및 도 8에 도시된 바와 같이. 서로 다른 위상을 갖는 2종의 클럭펄스를 사용하여 4종의 클럭펄스를 생성한다. 즉, 본 발명의 제 2 실시예에 따른 쉬프트 레지스터는 제 1 및 제 2 클 럭펄스(CLK1, CLK2)를 사용하여 제 1 반전 클럭펄스(CLK1_inv) 및 제 2 반전 클럭펄스(CLK2_inv)를 생성한다.

이를 위해, 본 발명의 제 2 실시예에 따른 쉬프트 레지스터는, 도 8에 도시된 바와 같이 펄스폭 구간이 중첩된 제 1 및 제 2 클럭펄스(CLK1, CLK2)를 사용한다. 즉, 도 8에 도시된 바와 같이, 상기 제 1 클럭펄스(CLK1)의 펄스폭 구간 중 후반 1/2 구간이 제 2 클럭펄스(CLK2)의 펄스폭 구간 중 전반 1/2 구간과 중첩되어 있다.

제 1 클럭 반전기(INV_C1)는 상기 제 1 클럭펄스(CLK1)를 180도 위상반전시켜 제 1 반전 클럭펄스(CLK1_inv)를 생성한다. 그리고, 제 2 클럭 반전기(INV_C2)는 상기 제 2 클럭펄스(CLK2)를 180도 위상반전시켜 제 2 반전 클럭펄스(CLK2_inv)를 생성한다.

제 4k+1 스테이지는 제 1 클럭전송라인(CL1)에 직접 접속되며, 제 4k+2 스테이지는 제 2 클럭전송라인(CL2)에 직접 접속된다. 이에 따라, 제 4k+1 스테이지들은 제 1 클럭전송라인(CL1)으로부터의 제 1 클럭펄스(CLK1)를 그대로 공급받으며, 제 4k+2 스테이지들은 제 2 클럭전송라인(CL2)으로부터의 제 2 클럭펄스(CLK2)를 그대로 공급받는다.

상기 제 1 클럭 반전기(INV_C1)는 제 4k+3 스테이지와 제 1 클럭전송라인(CL1)간에 접속되며, 제 2 클럭 반전기(INV_C2)는 제 4k+4 스테이지와 제 2 클럭전송라인(CL2)간에 접속된다. 이에 따라, 제 4k+3 스테이지들은 제 1 클럭전송라인(CL1)으로부터의 제 1 클럭펄스(CLK1)를 제 1 클럭 반전기(INV_C1)를 통해 공급 받으며, 제 4k+2 스테이지들은 제 2 클럭전송라인(CL2)으로부터의 제 2 클럭펄스(CLK2)를 제 2 클럭 반전기(INV_C2)를 통해 공급받는다.

상기 제 1 클럭 반전기(INV_C1)는 제 4k+3 스테이지의 내부에 내장될 수 도 있으며, 상기 제 2 클럭 반전기(INV_C2)는 제 4k+4 스테이지의 내부에 내장될 수 도 있다.

한편, 상기 제 4k+3 스테이지들은 하나의 제 1 클럭 반전기(INV_C1)를 공통으로 사용할 수 있다. 즉, 상기 제 4k+3 스테이지들은 하나의 제 1 클럭 반전기(INV_C1)를 통해 생성된 하나의 제 1 반전 클럭펄스(CLK1_inv)를 공통으로 공급받을 수 도 있다. 또한, 상기 제 4k+4 스테이지들은 하나의 제 2 클럭 반전기(INV_C2)를 공통으로 사용할 수 있다. 즉, 상기 제 4k+4 스테이지들은 하나의 제 2 클럭 반전기(INV_C2)를 통해 생성된 하나의 제 2 반전 클럭펄스(CLK2_inv)를 공통으로 공급받을 수 도 있다.

도 9는 본 발명의 제 3 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 10은 도 9의 각 스테이지에 공급되는 클럭펄스의 타이밍도를 나타낸 도면이다.

본 발명의 제 3 실시예에 따른 쉬프트 레지스터는, 도 9 및 도 10에 도시된 바와 같이. 서로 다른 위상을 갖는 4종의 클럭펄스를 사용하여 8종의 클럭펄스를 생성한다. 즉, 본 발명의 제 3 실시예에 따른 쉬프트 레지스터는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)를 사용하여 제 1 내지 제 4 반전 클럭펄스(CLK1_inv 내지 CLK4_inv)를 생성한다.

이를 위해, 본 발명의 제 3 실시예에 따른 쉬프트 레지스터는, 도 10에 도시된 바와 같이 펄스폭 구간이 중첩된 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)를 사용한다. 즉, 도 10에 도시된 바와 같이, 상기 제 1 클럭펄스(CLK1)의 펄스폭 구간 중 후반 3/4 구간이 제 2 클럭펄스(CLK2)의 펄스폭 구간 중 전반 3/4 구간과 중첩되어 있다. 또한, 상기 제 2 클럭펄스(CLK2)의 펄스폭 구간 중 전반 3/4 구간이 제 3 클럭펄스(CLK3)의 펄스폭 구간 중 후반 3/4 구간과 중첩되어 있다. 또한, 상기 제 3 클럭펄스(CLK3)의 펄스폭 구간 중 후반 3/4 구간이 제 3 클럭펄스(CLK3)의 펄스폭 구간 중 후반 3/4 구간과 중첩되어 있다.

제 1 클럭 반전기(INV_C1)는 상기 제 1 클럭펄스(CLK1)를 180도 위상반전시켜 제 1 반전 클럭펄스(CLK1_inv)를 생성하며, 제 2 클럭 반전기(INV_C2)는 상기 제 2 클럭펄스(CLK2)를 180도 위상반전시켜 제 2 반전 클럭펄스(CLK2_inv)를 생성하며, 제 3 클럭 반전기(INV_C3)는 상기 제 3 클럭펄스(CLK3)를 180도 위상반전시켜 제 3 반전 클럭펄스(CLK3_inv)를 생성하며, 그리고, 제 4 클럭 반전기(INV_C4)는 상기 제 4 클럭펄스(CLK4)를 180도 위상반전시켜 제 4 반전 클럭펄스(CLK4_inv)를 생성한다.

제 8k+1 스테이지는 제 1 클럭전송라인(CL1)에 직접 접속되며, 제 8k+2 스테이지는 제 2 클럭전송라인(CL2)에 직접 접속되며, 제 8k+3 스테이지는 제 3 클럭전송라인(CL3)에 직접 접속되며, 그리고 제 8k+4 스테이지는 제 4 클럭전송라인(CL4)에 직접 접속된다. 이에 따라, 제 8k+1 스테이지들은 제 1 클럭전송라인(CL1)으로부터의 제 1 클럭펄스(CLK1)를 그대로 공급받으며, 제 8k+2 스테이지들 은 제 2 클럭전송라인(CL2)으로부터의 제 2 클럭펄스(CLK2)를 그대로 공급받으며, 제 8k+3 스테이지들은 제 3 클럭전송라인(CL3)으로부터의 제 3 클럭펄스(CLK3)를 그대로 공급받으며, 그리고, 제 8k+4 스테이지들은 제 4 클럭전송라인(CL4)으로부터의 제 4 클럭펄스(CLK4)를 그대로 공급받는다.

상기 제 1 클럭 반전기(INV_C1)는 제 8k+5 스테이지와 제 1 클럭전송라인(CL1)간에 접속되며, 제 2 클럭 반전기(INV_C2)는 제 8k+6 스테이지와 제 2 클럭전송라인(CL2)간에 접속되며, 제 3 클럭 반전기(INV_C3)는 제 8k+7 스테이지와 제 3 클럭전송라인(CL3)간에 접속되며, 그리고 제 4 클럭 반전기(INV_C4)는 제 8k+8 스테이지와 제 4 클럭전송라인(CL4)간에 접속된다. 이에 따라, 제 8k+5 스테이지들은 제 1 클럭전송라인(CL1)으로부터의 제 1 클럭펄스(CLK1)를 제 1 클럭 반전기(INV_C1)를 통해 공급받으며, 제 8k+6 스테이지들은 제 2 클럭전송라인(CL2)으로부터의 제 2 클럭펄스(CLK2)를 제 2 클럭 반전기(INV_C2)를 통해 공급받으며, 제 8k+7 스테이지들은 제 3 클럭전송라인(CL3)으로부터의 제 3 클럭펄스(CLK3)를 제 3 클럭 반전기(INV_C3)를 통해 공급받으며, 그리고 제 8k+8 스테이지들은 제 4 클럭전송라인(CL4)으로부터의 제 4 클럭펄스(CLK4)를 제 4 클럭 반전기(INV_C4)를 통해 공급받는다.

상기 제 1 클럭 반전기(INV_C1)는 제 8k+5 스테이지의 내부에 내장될 수 도 있으며, 상기 제 2 클럭 반전기(INV_C2)는 제 8k+6 스테이지의 내부에 내장될 수 도 있으며 상기 제 3 클럭 반전기(INV_C3)는 제 8k+7 스테이지의 내부에 내장될 수 도 으며, 그리고 상기 제 4 클럭 반전기(INV_C4)는 제 8k+8 스테이지의 내부에 내장될 수 도 있다.

한편, 상기 제 8k+5 스테이지들은 하나의 제 1 클럭 반전기(INV_C1)를 공통으로 사용할 수 있다. 즉, 상기 제 8k+5 스테이지들은 하나의 제 1 클럭 반전기(INV_C1)를 통해 생성된 하나의 제 1 반전 클럭펄스(CLK1_inv)를 공통으로 공급받을 수 도 있다. 또한, 상기 제 8k+6 스테이지들은 하나의 제 2 클럭 반전기(INV_C2)를 공통으로 사용할 수 있다. 즉, 상기 제 8k+6 스테이지들은 하나의 제 2 클럭 반전기(INV_C2)를 통해 생성된 하나의 제 2 반전 클럭펄스(CLK2_inv)를 공통으로 공급받을 수 도 있다. 또한, 상기 제 8k+7 스테이지들은 하나의 제 3 클럭 반전기(INV_C3)를 공통으로 사용할 수 있다. 즉, 상기 제 8k+7 스테이지들은 하나의 제 3 클럭 반전기(INV_C3)를 통해 생성된 하나의 제 3 반전 클럭펄스(CLK3_inv)를 공통으로 공급받을 수 도 있다. 또한, 상기 제 8k+8 스테이지들은 하나의 제 4 클럭 반전기(INV_C4)를 공통으로 사용할 수 있다. 즉, 상기 제 8k+8 스테이지들은 하나의 제 4 클럭 반전기(INV_C4)를 통해 생성된 하나의 제 4 반전 클럭펄스(CLK4_inv)를 공통으로 공급받을 수 도 있다.

한편, 도 9에 도시된 바와 같이, 제 k 스테이지는 제 k-4 스테이지로부터의 스캔펄스를 공급받아 인에이블되고, 제 k+4 스테이지로부터의 스캔펄스를 공급받아 디스에이블된다. 단, 제 1 내지 제 4 스테이지는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 의해 인에이블되며, 제 1 내지 제 4 더미 스테이지는 상기 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 의해 디스에이블된다.

도 11은 본 발명의 제 4 실시예에 따른 쉬프트 레지스터를 나타낸 도면이 고, 도 12는 도 11의 각 스테이지에 공급되는 클럭펄스의 타이밍도를 나타낸 도면이다.

본 발명의 제 4 실시예에 따른 쉬프트 레지스터는, 도 11 및 도 12에 도시된 바와 같이, 스타트 펄스(Vst), 제 1 및 제 2 클럭펄스(CLK1, CLK2), 충전용 전압(VDD), 방전용 전압(VSS), 교류 전압(Vac), 및 반전 교류 전압(Vac_Inv)을 공급받는다.

교류 전압(Vac) 및 반전 교류 전압(Vac_Inv)은 각 스테이지(ST1 내지 STn+2)의 노드들 중 리세트 노드들의 충전과 방전을 제어하기 위한 신호들로서, 각 스테이지(ST1 내지 STn+2)들은 상기 교류 전압(Vac) 및 반전 교류 전압(Vac_Inv)을 공급받는다. 상기 교류 전압(Vac) 및 반전 교류 전압(Vac_Inv)은 모두 교류 전압으로서, 상기 교류 전압(Vac)은 반전 교류 전압(Vac_Inv)에 대하여 180도 위상 반전된 형태를 갖는다. 상기 교류 전압(Vac) 및 반전 교류 전압(Vac_Inv)의 하이상태에서의 전압값은 상기 충전용 전압(VDD)의 전압값과 동일 할 수도 있으며, 상기 교류 전압(Vac) 및 반전 교류 전압(Vac_Inv)의 로우상태에서의 전압값은 상기 방전용 전압(VSS)의 전압값과 동일 할 수도 있다. 교류 전압(Vac) 및 반전 교류 전압(Vac_Inv)은 p 프레임 기간을 주기로 하여 그들의 상태가 반전된다. 여기서, p는 자연수이다.

이러한 구조의 쉬프트 레지스터를 구동하기 위해서는 서로 다른 위상을 갖는 서로 다른 위상을 갖는 두 개의 교류 전압이 필요하다.

본 발명에서는 한 종류의 교류 전압(Vac)과 이를 전송하는 하나의 교류전 송라인(ACL)만으로도 쉬프트 레지스터를 구동시킬 수 있다. 이를 위해, 본 발명에 따른 쉬프트 레지스터는, 도 11에 도시된 바와 같이, 일정 주기를 갖는 한 종의 교류 전압(Vac)과, 이 교류 전압(Vac)을 전송하는 하나의 교류전송라인(ACL)과, 상기 교류전송라인(ACL)으로부터의 교류 전압(Vac)을 위상 반전시키는 교류 반전기(INV_P)를 포함한다.

상기 교류 반전기(INV_P)는 상기 교류전송라인(ACL)으로부터의 교류 전압(Vac)을 180도 위상 반전시켜 반전 교류 전압(Vac_Inv)을 생성한다. 상기 반전 교류 전압(Vac_Inv)은 상기 교류 전압(Vac)에 대하여 위상 반전된 형태를 취한다.

도 13은 교류 반전기(INV_P)의 상세 구성 및 상기 교류 반전기(INV_P)와 스테이지간의 접속관계를 나타낸 도면이다.

교류 반전기(INV_P)는, 도 13에 도시된 바와 같이, 제 1 내지 제 3 반전 스위칭소자(Tri1 내지 Tri3)들 및 안정화용 커패시터(C)를 포함한다.

제 1 반전 스위칭소자(Tri1)는 충전용 전압(VDD)에 의해 온/오프가 제어되며, 충전용전원라인과 노드(N)간에 접속된다. 이를 위해, 상기 제 1 반전 스위칭소자(Tri1)의 게이트단자 및 드레인단자는 상기 충전용전원라인에 접속되며, 그리고 소스단자는 상기 노드(N)에 접속된다.

제 2 반전 스위칭소자(Tri2)는 상기 노드(N)의 신호상태에 따라 온/오프가 제어되며, 상기 충전용전원라인과 교류 반전기(INV_P)의 출력단자(222)간에 접속된다. 이를 위해, 상기 제 2 반전 스위칭소자(Tri2)의 게이트단자는 상기 노드(N)에 접속되며, 드레인단자는 상기 충전용전원라인에 접속되며, 그리고 소스단자는 상기 교류 반전기(INV_P)의 출력단자(222)에 접속된다.

제 3 반전 스위칭소자(Tri3)는 상기 교류전원라인(ACL)으로부터의 교류 전압(Vac)에 의해 온/오프가 제어되며, 상기 교류 반전기(INV_P)의 출력단자(222)와 방전용전원라인간에 접속된다. 이를 위해, 상기 제 3 반전 스위칭소자(Tri3)의 게이트단자는 상기 교류전원라인(ACL)에 접속되며, 드레인단자는 상기 교류 반전기(INV_P)의 출력단자(222)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.

상기 안정화용 커패시터(C)는 상기 노드(N)와 교류 반전기(INV_P)의 출력단자(222)간에 접속되어, 상기 교류 반전기(INV_P)로부터의 출력을 안정화시킨다.

각 스테이지(ST1 내지 STn+2)는, 도 13에 도시된 바와 같이, 세트 노드(Q), 제 1 리세트 노드(QB1), 제 2 리세트 노드(QB2), 노드 제어부(NC), 및 출력부(OP)를 포함한다.

상기 노드 제어부(NC)는 상기 세트 노드(Q), 제 1 및 제 2 리세트 노드(QB1, QB2)의 신호상태를 제어한다. 즉, 노드 제어부(NC)는 상기 세트 노드(Q), 제 1 및 제 2 리세트 노드(QB1, QB2)를 충전 상태로 만들거나, 또는 방전 상태로 만든다.

제 k 스테이지의 노드 제어부(NC)는, 제 1 내지 제 12 스위칭소자(Tr1 내지 Tr12)들을 포함한다.

제 k 스테이지에 구비된 제 1 스위칭소자(Tr1)는 제 k-2 스테이지로부터의 스캔펄스에 따라 온/오프가 제어되며, 충전용 전압(VDD)을 전송하는 충전용전원라 인과 상기 세트 노드(Q)간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 상기 제 k-2 스테이지의 출력단자에 접속되며, 드레인단자는 충전용전원라인에 접속되며, 그리고 소스단자는 상기 세트 노드(Q)에 접속된다.

단, 제 1 및 제 2 스테이지(ST1, ST2)에 구비된 각 제 1 스위칭소자(Tr1)의 게이트단자는 스타트 펄스(Vst)를 전송하는 스타트전송라인에 접속된다.

제 k 스테이지에 구비된 제 2 스위칭소자(Tr2)는 교류전원라인으로부터의 교류 전압에 따라 온/오프가 제어되며, 상기 교류전원라인(ACL)과 제 1 리세트 노드(QB1)간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 2 스위칭소자(Tr2)의 게이트단자 및 드레인단자는 상기 교류전원라인(ACL)에 접속되며, 그리고 소스단자는 상기 제 1 리세트 노드(QB1)에 접속된다.

제 k 스테이지에 구비된 제 3 스위칭소자(Tr3)는 세트 노드(Q)의 신호상태에 의해 제어되며, 상기 제 1 리세트 노드(QB1)와 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 세트 노드(Q)에 접속되며, 드레인단자는 제 1 리세트 노드(QB1)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.

제 k 스테이지에 구비된 제 4 스위칭소자(Tr4)는 제 k+2 스테이지로부터의 스캔펄스에 의해 제어되며, 상기 세트 노드(Q)와 상기 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 제 k+2 스테이지의 출력단자에 접속되며, 드레인단자는 세트 노드(Q)에 접속되 며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.

단, 제 1 및 제 2 더미 스테이지(STn+1, STn+2)에 구비된 제 4 스위칭소자(Tr4)의 각 게이트단자는 스타트 펄스(Vst)를 전송하는 스타트전송라인에 접속된다.

제 k 스테이지에 구비된 제 5 스위칭소자(Tr5)는 상기 제 1 리세트 노드(QB1)의 신호상태에 의해 제어되며, 상기 세트 노드(Q)와 상기 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 5 스위칭소자(Tr5)의 게이트단자는 상기 제 1 리세트 노드(QB1)에 접속되며, 드레인단자는 세트 노드(Q)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.

제 k 스테이지에 구비된 제 6 스위칭소자(Tr6)는 제 k-2 스테이지로부터의 스캔펄스에 의해 제어되며, 상기 제 1 리세트 노드(QB1)와 상기 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 제 k-2 스테이지의 출력단자에 접속되며, 드레인단자는 제 1 리세트 노드(QB1)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.

단, 제 1 및 제 2 스테이지(ST1, ST2)에 구비된 각 제 6 스위칭소자(Tr6)의 게이트단자는 스타트 펄스(Vst)를 전송하는 스타트전송라인에 접속된다.

제 k 스테이지에 구비된 제 7 스위칭소자(Tr7)는 교류 반전기(INV_P)로부터의 반전 교류 전압(Vac_Inv)에 의해 제어되며, 상기 제 1 리세트 노드(QB1)와 상기 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 7 스위칭소자(Tr7)의 게이트단자는 상기 교류 반전기(INV_P)의 출력단자(222)에 접속 되며, 드레인단자는 제 1 리세트 노드(QB1)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.

제 k 스테이지에 구비된 제 8 스위칭소자(Tr8)는 상기 교류 반전기(INV_P)로부터의 반전 교류 전압(Vac_Inv)에 의해 제어되며, 상기 교류 반전기(INV_P)의 출력단자와 제 2 리세트 노드(QB2)간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 8 스위칭소자(Tr8)의 게이트단자 및 드레인단자는 상기 교류 반전기(INV_P)의 출력단자(222)에 접속되며, 그리고 소스단자는 상기 제 2 리세트 노드(QB2)에 접속된다.

제 k 스테이지에 구비된 제 9 스위칭소자(Tr9)는 상기 세트 노드(Q)의 신호상태에 의해 제어되며, 상기 제 2 리세트 노드(QB2)와 상기 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 9 스위칭소자(Tr9)의 게이트단자는 상기 세트 노드(Q)에 접속되며, 드레인단자는 제 2 리세트 노드(QB2)에 접속되며, 그리고 소스단자는 방전용전원라인에 접속된다.

제 k 스테이지에 구비된 제 10 스위칭소자(Tr10)는 상기 제 2 리세트 노드(QB2)의 신호상태에 의해 제어되며, 상기 세트 노드(Q)와 상기 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 10 스위칭소자(Tr10)의 게이트단자는 상기 제 2 리세트 노드(QB2)에 접속되며, 드레인단자는 세트 노드(Q)에 접속되며, 그리고 소스단자는 방전용전원라인에 접속된다.

제 k 스테이지에 구비된 제 11 스위칭소자(Tr11)는 교류전원라인(ACL)으로부터의 교류 전압(Vac)에 의해 제어되며, 상기 제 2 리세트 노드(QB2)와 상기 방전 용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 11 스위칭소자(Tr11)의 게이트단자는 상기 교류전원라인(ACL)에 접속되며, 드레인단자는 제 2 리세트 노드(QB2)에 접속되며, 그리고 소스단자는 방전용전원라인에 접속된다.

제 k 스테이지에 구비된 제 12 스위칭소자(Tr12)는 제 k-2 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 제 2 리세트 노드(QB2)와 상기 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 12 스위칭소자(Tr12)의 게이트단자는 상기 제 k-2 스테이지의 출력단자에 접속되며, 드레인단자는 제 2 리세트 노드(QB2)에 접속되며, 그리고 소스단자는 방전용전원라인에 접속된다.

단, 제 1 및 제 2 스테이지(ST1, ST2)에 구비된 각 제 12 스위칭소자(Tr12)의 게이트단자는 스타트 펄스(Vst)를 전송하는 스타트전송라인에 접속된다.

출력부(OP)는, 도 13에 도시된 바와 같이, 풀업 스위칭소자(Trpu), 제 1 풀다운 스위칭소자(Trpd1), 및 제 2 풀다운 스위칭소자(Trpd2)를 포함한다.

제 k 스테이지에 구비된 풀업 스위칭소자(Trpu)는 상기 세트 노드(Q)의 신호상태에 따라 온/오프가 제어되며, 상기 클럭전송라인들(CL1, CL2) 중 어느 하나와 제 2k+1 스테이지의 출력단자간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 풀업 스위칭소자(Trpu)의 게이트단자는 상기 세트 노드(Q)에 접속되며, 드레인단자는 상기 클럭전송라인들(CL1, CL2) 중 어느 하나에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.

제 k 스테이지에 구비된 제 1 풀다운 스위칭소자(Trpd1)는 상기 제 1 리세 트 노드(QB1)의 신호상태에 따라 온/오프가 제어되며, 상기 제 k 스테이지의 출력단자와 방전용전원라인에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 1 풀다운 스위칭소자(Trpd1)의 게이트단자는 상기 제 1 리세트 노드(QB1)에 접속되며, 드레인단자는 상기 제 k 스테이지의 출력단자에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.

제 k 스테이지에 구비된 제 2 풀다운 스위칭소자(Trpd2)는 상기 제 2 리세트 노드(QB2)의 신호상태에 따라 온/오프가 제어되며, 상기 제 k 스테이지의 출력단자와 방전용전원라인에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 2 풀다운 스위칭소자(Trpd2)의 게이트단자는 상기 제 2 리세트 노드(QB)에 접속되며, 드레인단자는 상기 제 k 스테이지의 출력단자에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.

한편, 본 발명의 제 4 실시예에 따른 쉬프트 레지스터는 상술된 클럭 반전기를 더 포함할 수 있으며, 이때, 도 3, 도 8, 및 도 10에 도시된 바와 같은 클럭펄스들을 공급받을 수 있다.

이와 같이 구성된 본 발명의 제 4 실시예에 따른 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.

먼저, 제 1 프레임 기간에서의 초기 기간(T0)의 동작을 설명하면 다음과 같다.

상기 제 1 프레임 기간동안에는 교류 전압(Vac1)이 정극성을 나타내며, 반전 교류 전압(Vac_Inv)이 부극성을 나타낸다.

상기 초기 기간(T0)동안에는, 도 12에 도시된 바와 같이, 타이밍 콘트롤러로부터 출력되는 스타트 펄스(Vst)만 하이상태를 유지하고, 나머지 제 1 및 제 2 클럭펄스(CLK1, CLK2)는 로우상태를 유지한다.

상기 타이밍 콘트롤러로부터 출력된 스타트 펄스(Vst)는 제 1 스테이지(ST1)에 입력된다.

즉, 상기 스타트 펄스(Vst)는 상기 제 1 스테이지(ST1)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자, 제 6 스위칭소자(Tr6)의 게이트단자, 및 제 12 스위칭소자(Tr12)에 공급된다.

그러면, 상기 제 1, 제 6, 및 제 12 스위칭소자(Tr1, Tr6, Tr12)는 턴-온되며, 이때, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 충전용 전압(VDD)이 세트 노드(Q)에 인가된다. 이에 따라, 상기 세트 노드(Q)가 충전되며, 상기 충전된 세트 노드(Q)에 게이트단자가 접속된 제 1 스테이지(ST1)의 풀업 스위칭소자(Trpu), 제 3 스위칭소자(Tr3), 및 제 9 스위칭소자(Tr9)가 턴-온된다.

상기 턴-온된 제 9 스위칭소자(Tr9)를 통해 방전용 전압(VSS)이 제 1 스테이지(ST1)의 제 2 리세트 노드(QB2)에 공급되어 상기 제 2 리세트 노드(QB2)가 방전된다. 이에 따라 상기 제 2 리세트 노드(QB2)에 게이트단자가 접속된 제 1 스테이지(ST1)의 제 2 풀다운 스위칭소자(Trpd2) 및 제 10 스위칭소자(Tr10)가 턴-오프된다.

상기 턴-온된 제 3 스위칭소자(Tr3)를 통해 방전용 전압(VSS)이 제 1 스테이지(ST1)의 제 1 리세트 노드(QB1)에 공급되어 상기 제 1 리세트 노드(QB1)가 방 전된다. 이에 따라 상기 제 1 리세트 노드(QB1)에 게이트단자가 접속된 제 1 스테이지(ST1)의 제 1 풀다운 스위칭소자(Trpd1) 및 제 5 스위칭소자(Tr5)가 턴-오프된다.

한편, 상기 제 1 프레임 기간동안 상기 교류 전압(Vac)이 정극성으로 유지되므로, 상기 교류 전압(Vac)을 공급받는 제 1 스테이지(ST1)의 제 2 스위칭소자(Tr2) 및 제 11 스위칭소자(Tr11)는 제 1 프레임 기간동안 턴-온 상태를 유지한다. 상기 턴-온된 제 11 스위칭소자(Tr11)에 의해 제 2 리세트 노드(QB2)는 방전상태를 유지하고, 이 방전된 제 2 리세트 노드(QB2)에 게이트단자가 접속된 제 2 풀다운 스위칭소자(Trpd2) 및 제 10 스위칭소자(Tr10)이 턴-오프된다.

한편, 상기 턴-온된 제 2 스위칭소자(Tr2)를 통해 교류 전압(Vac)이 제 1 스테이지(ST1)의 제 1 리세트 노드(QB1)에 공급된다. 이때, 상기 제 1 스테이지(ST1)의 제 1 리세트 노드(QB1)에는 상기 턴-온된 제 3 스위칭소자(Tr3)를 통해 출력되는 방전용 전압(VSS)도 공급된다. 즉, 상기 제 1 스테이지(ST1)의 제 1 리세트 노드(QB1)에는 정극성의 교류 전압(Vac)과 부극성의 방전용 전압(VSS1)이 동시에 공급된다.

그런데, 상기 방전용 전압(VSS)을 공급하는 제 3 스위칭소자(Tr3)의 사이즈가 상기 교류 전압(Vac)을 공급하는 제 2 스위칭소자(Tr2)의 사이즈보다 더 크게 설정되므로, 상기 제 1 스테이지(ST1)의 제 1 리세트 노드(QB1)는 상기 방전용 전압(VSS)으로 유지된다. 따라서, 상기 제 1 리세트 노드(QB1)는 방전되고, 이 방전된 제 1 리세트 노드(QB1)에 게이트단자가 접속된 제 1 스테이지(ST1)의 제 1 풀다 운 스위칭소자(Trpd1) 및 제 5 스위칭소자(Tr5)는 턴-오프된다.

한편, 상기 제 1 프레임 기간동안 상기 반전 교류 전압(Vac_Inv)이 부극성으로 유지되므로, 상기 반전 교류 전압(Vac_Inv)을 공급받는 제 1 스테이지(ST1)의 제 8 스위칭소자(Tr8)는 제 1 프레임 기간동안 턴-온 상태를 유지한다.

이와 같이 상기 초기 기간(T0)동안 상기 제 1 스테이지(ST1)가 인에이블상태로 된다. 한편, 이 초기 기간(T0)동안에 상기 스타트 펄스(Vst)를 공급받은 제 2 스테이지(ST2)도 상기 제 1 스테이지(ST1)와 동일한 동작으로 인에이블된다.

이어서, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.

제 1 기간(T1)은 제 1 스테이지(ST1)의 출력기간에 해당하는 기간으로서, 이 제 1 기간(T1)에는 제 1 클럭펄스(CLK1)만이 하이 상태를 나타내고, 제 2 클럭펄스(CLK2) 및 스타트 펄스(Vst)가 로우 상태를 유지한다.

여기서, 상기 제 1 스테이지(ST1)의 세트 노드(Q)가 상기 초기 기간(T0)동안 인가되었던 충전용 전압(VDD)에 의해 충전상태로 계속 유지됨에 따라, 상기 제 1 스테이지(ST1)의 풀업 스위칭소자(Trpu), 제 3 스위칭소자(Tr3), 및 제 9 스위칭소자(Tr9)는 턴-온 상태를 유지한다. 이때, 상기 턴-온된 풀업 스위칭소자(Trpu) 의 드레인단자에 상기 제 1 클럭펄스(CLK1)가 인가됨에 따라, 플로팅 상태의 세트 노드(Q)에 충전된 충전용 전압(VDD)은 부트스트랩핑에 의해 증폭된다.

따라서, 상기 제 1 스테이지(ST1)의 풀업 스위칭소자(Trpu)의 드레인단자에 인가된 제 1 클럭펄스(CLK1)는 상기 풀업 스위칭소자(Trpu)의 소스단자(출력단자)를 통해 안정적으로 출력된다. 여기서, 상기 풀업 스위칭소자(Trpu)를 통해 출 력된 제 1 클럭펄스(CLK1)가 제 1 스캔펄스(Vout1)이다. 상기 제 1 스캔펄스(Vout1)는 제 3 스테이지(ST3)에 공급되어, 상기 제 3 스테이지(ST3)를 인에이블시키는 역할을 한다. 그리고, 상기 제 1 스캔펄스(Vout1)는 제 1 게이트 라인에 공급되어 상기 제 1 게이트 라인을 구동시킨다.

상기 제 1 스테이지(ST1)로부터 출력된 제 1 스캔펄스(Vout1)는 제 3 스테이지(ST3)에 구비된 제 1, 제 6, 및 제 12 스위칭소자(Tr1, Tr6, Tr12)의 각 게이트단자에 공급된다. 이에 따라, 제 1 기간(T1)에 상기 제 3 스테이지(ST3)가 인에이블된다. 이 제 1 기간(T1)에서의 제 3 스테이지(ST3)의 인에이블 동작은 상술된 초기 기간(T0)에서의 제 1 스테이지(ST1)의 인에이블 동작과 동일하다.

이어서, 제 2 기간(T2)동안의 동작을 설명하면 다음과 같다.

제 2 기간(T2)은 제 2 스테이지(ST2)의 출력기간에 해당하는 기간으로서, 이 제 2 기간(T2)에는 제 2 클럭펄스(CLK2)만이 하이 상태를 나타내고, 제 1 클럭펄스(CLK1) 및 스타트 펄스(Vst)는 로우 상태를 유지한다.

여기서, 상기 제 2 스테이지(ST2)의 세트 노드(Q)가 상기 초기 기간(T0)동안 인가되었던 충전용 전압(VDD)에 의해 충전상태로 계속 유지됨에 따라, 상기 제 2 스테이지(ST2)의 풀업 스위칭소자(Trpu), 제 3 스위칭소자(Tr3), 및 제 9 스위칭소자(Tr9)는 턴-온 상태를 유지한다. 이때, 상기 턴-온된 풀업 스위칭소자(Trpu) 의 드레인단자에 상기 제 2 클럭펄스(CLK2)가 인가됨에 따라, 플로팅 상태의 세트 노드(Q)에 충전된 충전용 전압(VDD)은 부트스트랩핑에 의해 증폭된다.

따라서, 상기 제 2 스테이지(ST2)의 풀업 스위칭소자(Trpu)의 드레인단자 에 인가된 제 2 클럭펄스(CLK2)는 상기 풀업 스위칭소자(Trpu)의 소스단자(출력단자)를 통해 안정적으로 출력된다. 여기서, 상기 풀업 스위칭소자(Trpu)를 통해 출력된 제 2 클럭펄스(CLK2)가 제 2 스캔펄스(Vout2)이다. 상기 제 2 스캔펄스(Vout2)는 제 4 스테이지(ST4)에 공급되어, 상기 제 4 스테이지(ST4)를 인에이블시키는 역할을 한다. 그리고, 상기 제 2 스캔펄스(Vout2)는 제 2 게이트 라인에 공급되어 상기 제 2 게이트 라인을 구동시킨다.

상기 제 2 스테이지(ST2)로부터 출력된 제 2 스캔펄스(Vout2)는 제 4 스테이지(ST4)에 구비된 제 1, 제 6, 및 제 12 스위칭소자(Tr1, Tr6, Tr12)의 각 게이트단자에 공급된다. 이에 따라, 제 2 기간(T2)에 상기 제 4 스테이지(ST4)가 인에이블된다. 이 제 2 기간(T2)에서의 제 4 스테이지(ST3)의 인에이블 동작은 상술된 초기 기간(T0)에서의 제 1 스테이지(ST1)의 인에이블 동작과 동일하다.

한편, 제 3 기간(T3)에 제 3 스테이지(ST3)로부터 출력된 제 3 스캔펄스(Vout3)는 제 1 스테이지(ST1)에 공급되어 상기 제 1 스테이지(ST1)를 디스에이블시킨다. 이 디스에이블 동작을 좀 더 구체적으로 설명하면 다음과 같다.

즉, 상기 제 3 스캔펄스(Vout3)는 상기 제 1 스테이지(ST1)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자에 공급된다. 그러면, 제 1 스테이지(ST1)의 제 4 스위칭소자(Tr4)는 턴-온되고, 이 턴-온된 제 4 스위칭소자(Tr4)를 통해 방전용 전압(VSS)이 상기 제 1 스테이지(ST1)의 세트 노드(Q)에 공급된다. 따라서, 상기 세트 노드(Q)는 방전되고, 상기 방전된 세트 노드(Q)에 게이트단자가 접속된 풀업 스 위칭소자(Trpu), 제 3 스위칭소자(Tr3), 및 제 9 스위칭소자(Tr9)가 턴-오프된다.

상기 제 1 스테이지(ST1)의 제 3 스위칭소자(Tr3)가 턴-오프됨에 따라, 상기 제 1 스테이지(ST1)의 제 1 리세트 노드(QB1)에는 제 2 스위칭소자(Tr2)를 통해 출력되는 정극의 교류 전압(Vac)이 공급된다. 이에 따라, 상기 제 1 스테이지(ST1)의 제 1 리세트 노드(QB1)가 충전되고, 이 충전된 제 1 리세트 노드(QB1)에 게이트단자가 접속된 상기 제 1 스테이지(ST1)의 풀다운 스위칭소자(Trpd) 및 제 5 스위칭소자(Tr5)가 턴-온된다.

한편, 상기 제 1 프레임 기간동안 상기 교류 전압(Vac)이 정극성으로 유지되므로, 상기 교류 전압(Vac)을 공급받는 제 1 스테이지(ST1)의 제 11 스위칭소자(Tr11)는 제 1 프레임 기간동안 턴-온 상태를 유지한다. 상기 턴-온된 제 11 스위칭소자(Tr11)에 의해 제 2 리세트 노드(QB2)는 방전상태를 유지하고, 이 방전된 제 2 리세트 노드(QB2)에 게이트단자가 접속된 제 2 풀다운 스위칭소자(Trpd2) 및 제 10 스위칭소자(Tr10)는 턴-오프 상태를 유지한다.

이와 같이 제 3 기간(T3)에 상기 제 1 스테이지(ST1)는 디스에이블된다. 한편, 제 4 기간(T4)에는 상기 제 2 스테이지가(ST2)가 제 4 스테이지(ST4)로부터의 제 4 스캔펄스(Vout4)에 의해 디스에이블된다.

도 14는 본 발명의 제 5 실시예에 따른 쉬프트 레지스터를 나타낸 도면이 다.

도 14에 도시된 바와 같이, 하나의 스테이지가 하나의 클럭펄스가 아닌 2개 이상의 클럭펄스를 공급받을 수 있다. 하나의 클럭펄스는 상기 스테이지(ST)의 스캔펄스를 출력하기 위해 사용되며, 나머지 하나의 클럭펄스는 상기 스테이지(ST)의 세트 노드 또는 리세트 노드의 충전 또는 방전을 제어하기 위해 사용된다. 이와 같은 경우, 도 14에 도시된 바와 같이, 스캔펄스를 출력하기 위한 클럭펄스는 그대로 스테이지에 공급하고, 상기 노드를 제어하기 위한 클럭펄스는 클럭 반전기를 통해 상기 스테이지에 공급함으로써 클럭전송라인의 수를 줄일 수 있다.

본 발명에서 설명된 각 스테이지는 도 4 또는 도 13에 도시된 회로 구성 중 어느 하나를 가질 수 있다.

상술된 각 스위칭소자는 MOS(Metal Oxide Semi-conductor)로서 이들 각각의 반도체층은 아몰퍼스 실리콘(amorphous silicon)으로 이루어진다.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

도 1은 종래의 쉬프트 레지스터를 개략적으로 나타낸 도면

도 2는 본 발명의 제 1 실시예에 따른 쉬프트 레지스터를 나타낸 도면

도 3은 도 2의 각 스테이지에 공급 또는 출력되는 각종 신호들의 타이밍도를 나타낸 도면

도 4는 도 2의 임의의 스테이지의 구성을 나타낸 도면

도 5는 클럭 반전기와 각 스테이지간의 접속관계를 나타낸 도면

도 6은 클럭 반전기(INV_C)의 상세 구성 및 상기 클럭 반전기와 풀업 스위칭소자간의 접속관계를 나타낸 도면

도 7은 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 나타낸 도면

도 8은 도 7의 각 스테이지에 공급되는 클럭펄스의 타이밍도를 나타낸 도면

도 9는 본 발명의 제 3 실시예에 따른 쉬프트 레지스터를 나타낸 도면

도 10은 도 9의 각 스테이지에 공급되는 클럭펄스의 타이밍도를 나타낸 도면

도 11은 본 발명의 제 4 실시예에 따른 쉬프트 레지스터를 나타낸 도면

도 12는 도 11의 각 스테이지에 공급되는 클럭펄스의 타이밍도를 나타낸 도면

도 13은 교류 반전기의 상세 구성 및 상기 교류 반전기와 스테이지간의 접속관계를 나타낸 도면

도 14는 본 발명의 제 5 실시예에 따른 쉬프트 레지스터를 나타낸 도면

* 도면의 주요부에 대한 설명:

ST : 스테이지 INV_C : 클럭 반전기

CLK : 클럭펄스 CLK_inv : 반전 클럭펄스

Vout : 스캔펄스 Vst : 스타트 펄스

CL : 클럭전송라인

Claims

순차적으로 스캔펄스를 출력하는 다수의 스테이지들;

상기 각 스테이지들의 동작을 제어하기 위한 클럭펄스를 전송하는 클럭전송라인; 및,

상기 클럭전송라인으로부터의 클럭펄스를 위상반전시켜 적어도 하나의 스테이지에 공급하는 적어도 하나의 클럭 반전기를 포함함을 특징으로 하는 쉬프트 레지스터.
제 1 항에 있어서,

상기 스테이지들 중 기수번째 스테이지는 상기 클럭전송라인으로부터의 클럭펄스를 직접 공급받으며; 그리고,

상기 스테이지들 중 우수번째 스테이지들 각각은 각 클럭 반전기를 통하여 반전된 클럭펄스를 공급받음을 특징으로 하는 쉬프트 레지스터.
제 1 항에 있어서,

상기 스테이지들 중 기수번째 스테이지들은 상기 클럭전송라인으로부터의 클럭펄스를 직접 공급받으며; 그리고,

상기 스테이지들 중 우수번째 스테이지들은 하나의 클럭 반전기를 통하여 반전된 클럭펄스를 공통으로 공급받음을 특징으로 하는 쉬프트 레지스터.
순차적으로 스캔펄스를 출력하는 다수의 스테이지들;

상기 각 스테이지들의 동작을 제어하기 위한, 서로 다른 위상을 갖는 적어도 2종의 클럭펄스들을 전송하는 적어도 2개의 클럭전송라인들;

적어도 하나의 클럭전송라인으로부터의 클럭펄스를 위상반전시켜 적어도 하나의 스테이지에 공급하는 적어도 하나의 클럭 반전기를 포함하며;

서로 인접한 기간에 출력되는 클럭펄스들간의 펄스폭이 서로 중첩된 것을 특징으로 하는 쉬프트 레지스터.
제 4 항에 있어서,

상기 클럭펄스는 서로 다른 위상을 갖는 제 1 및 제 2 클럭펄스를 포함하며;

제 1 클럭펄스의 펄스폭 구간 중 후반 1/2 구간이 제 2 클럭펄스의 펄스폭 구간 중 전반 1/2 구간과 중첩되어 있는 것을 특징으로 하는 쉬프트 레지스터.
제 5 항에 있어서,

상기 클럭펄스들은 서로 다른 위상차를 갖는 제 1 및 제 2 클럭펄스들을 포함하고, 상기 클럭 반전기는 제 1 및 제 2 클럭 반전기를 포함하며;

제 4k+1 스테이지는 상기 제 1 클럭펄스를 전송하는 제 1 클럭전송라인에 집적 접속되며;

제 4k+2 스테이지는 상기 제 2 클럭펄스를 전송하는 제 2 클럭전송라인에 집 적 접속되며;

제 4k+3 스테이지는 상기 제 1 클럭 반전기를 통해 상기 제 1 클럭전송라인에 접속되며; 그리고,

제 4k+4 스테이지는 상기 제 2 클럭 반전기를 통해 상기 제 2 클럭전송라인에 접속됨을 특징으로 하는 쉬프트 레지스터.
제 6 항에 있어서,

각 스테이지는 세트 노드, 리세트 노드, 상기 세트 노드 및 리세트 노드의 신호상태를 제어하기 위한 노드 제어부, 그리고 상기 세트 노드 및 리세트 노드의 신호 상태에 따라 제어되어 스캔펄스로서 출력하는 출력부를 포함하며;

상기 제 4k+1 스테이지에 구비된 출력부는 상기 제 1 클럭펄스를 공급받아 스캔펄스를 출력하며;

상기 제 4k+2 스테이지에 구비된 출력부는 상기 제 2 클럭펄스를 공급받아 스캔펄스를 출력하며;

상기 제 4k+3 스테이지에 구비된 출력부는 상기 제 1 클럭 반전기를 통해 반전된 제 1 클럭펄스를 공급받아 스캔펄스를 출력하며; 및,

상기 제 4k+4 스테이지에 구비된 출력부는 상기 제 2 클럭 반전기를 통해 반전된 제 2 클럭펄스를 공급받아 스캔펄스를 출력하는 것을 특징으로 하는 쉬프트 레지스터.
제 7 항에 있어서,

상기 제 4k+3 스테이지의 출력부는,

상기 제 4k+3 스테이지의 세트 노드의 신호상태에 의해 제어되며, 상기 반전된 제 1 클럭펄스를 출력하는 상기 제 1 클럭 반전기의 출력단자와 상기 제 4k+3 스테이지의 출력단자간에 접속된 풀업 스위칭소자를 포함하며; 그리고,

상기 제 4k+4 스테이지의 출력부는,

상기 제 4k+4 스테이지의 세트 노드의 신호상태에 의해 제어되며, 상기 반전된 제 2 클럭펄스를 출력하는 상기 제 2 클럭 반전기의 출력단자와 상기 제 4k+4 스테이지의 출력단자간에 접속된 풀업 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
제 8 항에 있어서,

상기 제 1 클럭 반전기는,

충전용전원라인으로부터의 충전용 전압에 의해 제어되며, 상기 충전용전원라인과 제 1 노드간에 접속된 제 1 반전 스위칭소자; 상기 제 1 노드의 신호상태에 의해 제어되며, 상기 충전용전원라인과 제 1 클럭 반전기의 출력단자간에 접속된 제 2 반전 스위칭소자; 상기 제 1 클럭전송라인으로부터의 제 1 클럭펄스에 의해 제어되며, 상기 제 1 클럭 반전기의 출력단자와 방전용전압을 전송하는 방전용전원라인간에 접속된 제 3 반전 스위칭소자; 및, 상기 제 1 노드와 제 1 클럭 반전기의 출력단자간에 접속되어, 상기 제 1 클럭 반전기로부터의 출력을 안정화시키는 안정 화용 커패시터를 포함하며; 그리고,

상기 제 2 클럭 반전기는,

충전용전원라인으로부터의 충전용 전압에 의해 제어되며, 상기 충전용전원라인과 제 2 노드간에 접속된 제 1 반전 스위칭소자; 상기 제 2 노드의 신호상태에 의해 제어되며, 상기 충전용전원라인과 제 2 클럭 반전기의 출력단자간에 접속된 제 2 반전 스위칭소자; 상기 제 2 클럭전송라인으로부터의 제 2 클럭펄스에 의해 제어되며, 상기 제 2 클럭 반전기의 출력단자와 방전용전압을 전송하는 방전용전원라인간에 접속된 제 3 반전 스위칭소자; 및, 상기 제 2 노드와 제 2 클럭 반전기의 출력단자간에 접속되어, 상기 제 2 클럭 반전기로부터의 출력을 안정화시키는 안정화용 커패시터를 포함함을 특징으로 하는 쉬프트 레지스터.
제 7 항에 있어서,

제 k 스테이지의 노드 제어부는,

외부로부터의 스타트 펄스 또는 제 k-2 스테이지로부터의 스캔펄스에 의해 제어되며, 충전용전압을 전송하는 충전용전원라인과 세트 노드간에 접속된 제 1 스위칭소자;

상기 충전용전원라인으로부터의 충전용전압에 의해 제어되며, 상기 충전용전원라인과 리세트 노드간에 접속된 제 2 스위칭소자;

상기 세트 노드의 신호상태에 의해 제어되며, 상기 리세트 노드와 방전용전압을 전송하는 방전용전원라인간에 접속된 제 3 스위칭소자;

제 k+2 스테이지로부터의 스캔펄스에 의해 제어되며, 상기 세트 노드와 상기 방전용전원라인간에 접속된 제 4 스위칭소자; 및,

상기 리세트 노드의 신호상태에 의해 제어되며, 상기 세트 노드와 상기 방전용전원라인간에 접속된 제 5 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
제 4 항에 있어서,

각 스테이지의 노드의 신호상태를 제어하기 위한 교류 전압을 전송하는 교류전원라인을 더 포함하며;

각 스테이지는 상기 교류전원라인으로부터의 교류 전압과, 교류 반전기를 통해 반전된 교류 전압을 공급받음을 특징으로 하는 쉬프트 레지스터.
제 11 항에 있어서,

상기 교류 반전기는 각 스테이지에 내장됨을 특징으로 하는 쉬프트 레지스터.
제 11 항에 있어서,

각 스테이지는 세트 노드, 제 1 리세트 노드, 제 2 리세트 노드, 상기 세트 노드; 및, 상기 세트 노드, 제 1 리세트 노드, 및 제 2 리세트 노드의 신호상태를 제어하기 위한 노드 제어부, 그리고 상기 세트 노드 및 리세트 노드의 신호 상태에 따라 제어되어 스캔펄스로서 출력하는 출력부를 포함하며;

제 k 스테이지의 노드 제어부는,

외부로부터의 스타트 펄스 또는 제 k-2 스테이지로부터의 스캔펄스에 의해 제어되며, 충전용전압을 전송하는 충전용전원라인과 세트 노드간에 접속된 제 1 스위칭소자;

상기 교류전원라인으로부터의 교류 전원에 의해 제어되며, 상기 교류전원전송라인과 제 1 리세트 노드간에 접속된 제 2 스위칭소자;

상기 세트 노드의 신호상태에 의해 제어되며, 상기 제 1 리세트 노드와 방전용전압을 전송하는 방전용전원라인간에 접속된 제 3 스위칭소자;

제 k+2 스테이지로부터의 스캔펄스에 의해 제어되며, 상기 세트 노드와 상기 방전용전원라인간에 접속된 제 4 스위칭소자;

상기 제 1 리세트 노드의 신호상태에 의해 제어되며, 상기 세트 노드와 상기 방전용전원라인간에 접속된 제 5 스위칭소자;

상기 스타트 펄스 또는 제 k-2 스테이지로부터의 스캔펄스에 의해 제어되며, 상기 제 1 리세트 노드와 상기 방전용전원라인간에 접속된 제 6 스위칭소자;

상기 교류 반전기를 통해 반전된 교류 전압에 의해 제어되며, 상기 제 1 리세트 노드와 상기 방전용전원라인간에 접속된 제 7 스위칭소자;

상기 교류 반전기를 통해 반전된 교류 전압에 의해 제어되며, 상기 반전된 교류 전압을 출력하는 교류 반전기의 출력단자와 제 2 리세트 노드간에 접속된 제 8 스위칭소자;

상기 세트 노드의 신호상태에 의해 제어되며, 상기 제 2 리세트 노드와 상기 방전용전원라인간에 접속된 제 9 스위칭소자;

상기 제 2 리세트 노드의 신호상태에 의해 제어되며, 상기 세트 노드와 상기 방전용전원라인간에 접속된 제 10 스위칭소자;

상기 교류전원라인으로부터의 교류 전압에 의해 제어되며, 상기 제 2 리세트 노드와 상기 방전용전원라인간에 접속된 제 11 스위칭소자; 및,

제 k-2 스테이지로부터의 스캔펄스에 의해 제어되며, 상기 제 2 리세트 노드와 상기 방전용전원라인간에 접속된 제 12 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.