KR101481661B1 - 쉬프트 레지스터 - Google Patents

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Abstract

본 발명은 스위칭소자의 열화를 방지할 수 있는 쉬프트 레지스터에 관한 것으로, 순차적으로 스캔펄스를 출력하는 다수의 스테이지들을 포함하며; 각 스테이지는, 세트 노드 및 리세트 노드의 신호상태를 제어하는 노드 제어부와; 상기 세트 노드 및 리세트 노드의 신호상태에 의해 제어되어 출력단자를 통해 스캔펄스를 출력하는 출력부와; 상기 세트 노드의 신호상태에 따라 고전위 전압 및 저전위 전압 중 어느 하나를 선택하고 이를 전원출력단자를 통해 출력하는 전원 선택부를 포함하며; 그리고, 상기 노드 제어부는, 상기 리세트 노드의 신호상태에 의해 제어되며, 상기 세트 노드와 상기 전원 선택부의 전원출력단자간에 접속된 스위칭소자를 포함함을 그 특징으로 한다.
쉬프트 레지스터, 열화, 전원 선택부, 액정표시장치

Description

쉬프트 레지스터{SHIFT REGISTER}
본 발명은 쉬프트 레지스터에 관한 것으로, 특히 스위칭소자의 열화를 방지할 수 있는 쉬프트 레지스터에 대한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.
상기 액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다.
상기 화소전극들 각각은 스위칭소자인 박막트랜지스터(TFT; Thin Film Transistor)의 소스단자 및 드레인단자를 경유하여 상기 데이터 라인에 접속된다. 상기 박막트랜지스터는 상기 게이트 라인을 경유하여 게이트단자에 인가되는 스캔펄스에 의해 턴-온되어, 상기 데이터 라인의 데이터 신호가 상기 화소전압에 충전되도록 한다.
한편, 상기 구동회로는 상기 게이트 라인들을 구동하기 위한 게이트 드라이버와, 상기 데이터 라인들을 구동하기 위한 데이터 드라이버와, 상기 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 콘트롤러와, 액정표시장치에서 사용되는 여러 가지의 구동전압들을 공급하는 전원공급부를 구비한다.
상기 게이트 드라이버는 스캔펄스를 게이트 라인들에 순차적으로 공급하여 액정패널상의 액정셀들을 1라인분씩 순차적으로 구동한다. 여기서, 상기 게이트 드라이버는 상술한 바와 같은 스캔펄스들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비한다.
종래의 쉬프트 레지스터는 차례로 스캔신호를 출력하는 다수의 스테이지들을 포함한다.
각 스테이지는 상기 스캔신호를 출력하기 위한 다수의 스위칭소자들을 포함한다.
각 스위칭소자들 중 몇 개의 스위칭소자들은 게이트단자를 통해 상기 스테이지의 리세트 노드에 접속되어 있는데, 상기 리세트 노드가 한 프레임 기간 중 거의 100% 정도에 해당하는 기간동안 하이 전압으로 유지되기 때문에, 상기 리세트 노드에 접속된 스위칭소자들은 거의 포지티브(positive) 바이어스 상태로 유지되어 있다. 이에 따라 상기 리세트 노드에 게이트단자를 통해 접속된 스위칭소자들의 열화가 가속화되어 상기 스위칭소자들의 문턱 전압(threshold voltage)이 어느 한 방향으로 계속 증가하는 문제점이 발생한다. 이러한 스위칭소자의 열화는 쉬프트 레지스터의 구동능력을 저감시키게 되고, 이는 결국 화상을 표시하는 표시장치에서의 화질 불량을 야기한다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 리세트 노드에 접속된 스위칭소자들이 주기적으로 네가티브 바이어스(negative bias) 상태와 포지티브 바이어스(positive bias) 상태를 갖도록 하여 열화를 방지할 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.
본 발명에 따른 쉬프트 레지스터에는 다음과 같은 효과가 있다.
본 발명에서는 리세트 노드에 접속된 스위칭소자의 소스단자에 고전위 전압과 저전위 전압을 주기적으로 공급하여 상기 스위칭소자가 네가티브 바이어스 상태와 포지티브 바이어스 상태를 주기적으로 갖도록 함으로써 상기 스위칭소자의 문턱 전압이 어느 한족으로 증가하는 것을 방지할 수 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 순차적으로 스캔펄스를 출력하는 다수의 스테이지들을 포함하며; 각 스테이지는, 세트 노드 및 리세트 노드의 신호상태를 제어하는 노드 제어부와; 상기 세트 노드 및 리세트 노드의 신호상태에 의해 제어되어 출력단자를 통해 스캔펄스를 출력하는 출력부와; 상기 세트 노드의 신호상태에 따라 고전위 전압 및 저전위 전압 중 어느 하나를 선택하고 이를 전원출력단자를 통해 출력하는 전원 선택부를 포함하며; 그리 고, 상기 노드 제어부는, 상기 리세트 노드의 신호상태에 의해 제어되며, 상기 세트 노드와 상기 전원 선택부의 전원출력단자간에 접속된 스위칭소자를 포함함을 그 특징으로 한다.
또한 상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 순차적으로 스캔펄스를 출력하는 다수의 스테이지들을 포함하며; 각 스테이지는, 세트 노드, 제 1 리세트 노드, 및 제 2 리세트 노드의 신호상태를 제어하는 노드 제어부와; 상기 세트 노드, 제 1 리세트 노드, 및 제 2 리세트 노드의 신호상태에 의해 제어되어 출력단자를 통해 스캔펄스를 출력하는 출력부와; 상기 세트 노드의 신호상태에 따라 고전위 전압 및 저전위 전압 중 어느 하나를 선택하고 이를 전원출력단자를 통해 출력하는 전원 선택부를 포함하며; 그리고, 상기 노드 제어부는, 상기 제 1 리세트 노드의 신호상태에 의해 제어되며, 상기 세트 노드와 상기 전원 선택부의 전원출력단자간에 접속된 제 1 스위칭소자를 포함함을 그 특징으로 한다.
또한 상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 자신의 출력단자를 통해 순차적으로 스캔펄스를 출력하는 다수의 스테이지들을 포함하며; 각 스테이지는, 세트 노드, 제 1 리세트 노드, 및 제 2 리세트 노드의 신호상태를 제어하는 노드 제어부와; 상기 세트 노드, 제 1 리세트 노드, 및 제 2 리세트 노드의 신호상태에 의해 제어되어 출력단자를 통해 스캔펄스를 출력하는 출력부를 포함하며; 상기 노드 제어부는, 상기 제 1 리세트 노드에 공급된 제 1 교류전압에 의해 제어되며, 상기 세트 노드와 제 2 교류전압을 전송하는 제 2 교류전원라인간에 접속된 제 1 스위칭소자와; 상기 제 2 리세트 노드에 공급된 제 2 교류전압 에 의해 제어되며, 상기 세트 노드와 상기 제 1 교류전압을 전송하는 제 1 교류전원라인간에 접속된 제 2 스위칭소자를 포함하며; 그리고, 상기 제 1 교류전압과 제 2 교류전압이 서로 반대의 위상을 갖는 것을 그 특징으로 한다.
제 1 실시예
도 1은 본 발명의 제 1 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 2는 도 1의 각 스테이지에 공급 또는 출력되는 각종 신호들의 타이밍도를 나타낸 도면이다.
본 발명의 제 1 실시예에 따른 쉬프트 레지스터는, 도 1에 도시된 바와 같이, n개의 스테이지들(ST1 내지STn) 및 한 개의 더미 스테이지(STn+1)를 포함한다. 여기서, 더미 스테이지(STn+1)를 포함한 각 스테이지들(ST1 내지 STn)은 각각의 출력단자를 통해 한 프레임 기간동안 한 번의 스캔펄스(Vout1 내지 Voutn+1)를 출력하고, 이를 자신의 전단 및 후단에 위치한 스테이지에 공급하여 그것의 동작을 제어한다.
상기 스테이지들(ST1 내지 STn+1)은 제 1 스테이지(ST1)부터 더미 스테이지(STn+1) 순서로 차례로 스캔펄스(Vout1 내지 Voutn+1)를 출력한다. 즉, 제 1 스테이지(ST1)가제 1 스캔펄스(Vout1)를 출력하고, 이어서 제 2 스테이지(ST2)가 제 2 스캔펄스(Vout2)를 출력하고, 다음으로, 제 3 스테이지(ST3)가 제 3 스캔펄스(Vout3)를 출력하고, ...., 다음으로 제 n 스테이지(STn)가 제 n 스캔펄스(Voutn)를 출력하고, 마지막으로 더미 스테이지(STn+1)가 제 n+1 스캔펄 스(Voutn+1)를 출력한다.
상기 더미 스테이지(STn+1)를 제외한 상기 스테이지들(ST1 내지 STn)로부터 출력된 스캔펄스는 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다.
이러한 쉬프트 레지스터는 액정패널에 내장될 수 있다. 즉, 상기 액정패널은 화상을 표시하기 위한 표시부와 상기 표시부를 둘러싸는 비표시부를 갖는데, 상기 쉬프트 레지스터는 상기 비표시부에 내장된다.
이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(ST1 내지 STn+1)는 충전용 전압(VDD), 방전용 전압(VSS), 그리고 서로 순차적인 위상차를 갖고 순환하는 클럭펄스들(CLK1 내지 CLK4) 중 어느 하나를 인가받는다. 한편, 상기 스테이지들(ST1 내지 STn+1) 중 제 1 스테이지(ST1)는 스타트 펄스(Vst)를 더 공급받는다.
상기 충전용 전압(VDD)은 충전용전원라인(DDL)로부터 제공되며, 상기 방전용 전압(VSS)은 방전용전원라인(SSL)으로부터 제공되며, 상기 제 1 클럭펄스(CLK1)는 제 1 클럭전송라인(CL1)으로부터 제공되며, 상기 제 2 클럭펄스(CLK2)는 제 2 클럭전송라인(CL2)으로부터 제공되며, 상기 제 3 클럭펄스(CLK3)는 제 3 클럭전송라인(CL3)으로부터 제공되며, 상기 제 4 클럭펄스(CLK4)는 제 4 클럭전송라인(CL4)으로부터 제공되며, 그리고 상기 스타트 펄스(Vst)는 스타트전송라인(STL)으로부터 제공된다.
상기 충전용 전압(VDD)은 각 스테이지(ST1 내지 STn+1)의 노드들을 충전시키는데 사용되며, 방전용 전압(VSS)은 각 스테이지(ST1 내지 STn+1)의 노드들 및 출 력단자를 방전시키는데 사용된다.
상기 충전용 전압(VDD) 및 방전용 전압(VSS)은 모두 직류 전압으로서, 상기 충전용 전압(VDD)은 상기 방전용 전압(VSS)보다 상대적으로 높은 전위를 갖는다. 예를 들어, 상기 충전용 전압(VDD)은 정극성을 나타내고, 상기 방전용 전압(VSS)은 부극성을 나타낼 수 있다. 한편, 상기 방전용 전압(VSS)은 접지전압이 될 수 있다. 상기 방전용 전압(VSS)은 상기 각 클럭펄스(CLK1 내지 CLK4)의 로우상태의 전압값과 동일하다.
상기 각 클럭펄스(CLK1 내지 CLK4)는 각 스테이지(ST1 내지 STn+1)의 스캔펄스(Vout1 내지 Voutn+1)를 생성하는데 사용되는 신호들로서, 각 스테이지(ST1 내지 STn+1)들은 이들 클럭펄스(CLK1 내지 CLK4)들 중 어느 하나를 공급받아 상기 스캔펄스(Vout1 내지 Voutn+1)를 생성하여 출력한다. 예를 들어, 제 4k+1 스테이지는 제 1 클럭펄스(CLK1)를 사용하여 스캔펄스를 출력하고, 제 4k+2 스테이지는 제 2 클럭펄스(CLK1)를 사용하여 스캔펄스를 출력하고, 제 4k+3 스테이지는 제 3 클럭펄스(CLK1)를 사용하여 스캔펄스를 출력하고, 제 4k+4 스테이지는 제 4 클럭펄스(CLK1)를 사용하여 스캔펄스를 출력한다. 상기 k는 0을 포함한 자연수이다.
본 발명에서는 서로 다른 위상차를 갖는 4종의 클럭펄스를 사용하는 예를 나타내었지만, 상기 클럭펄스의 종류는 2개 이상이면 몇 개라도 사용할 수 있다.
상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 서로 위상차를 갖고 출력된다. 상기 제 2 클럭펄스(CLK2)는 상기 제 1 클럭펄스(CLK1)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 3 클럭펄스(CLK3)는 상기 제 2 클럭펄스(CLK2)보 다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 4 클럭펄스(CLK4)는 상기 제 3 클럭펄스(CLK3)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)보다 한 펄스폭만큼 위상지연되어 출력된다.
상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들은 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된다. 따라서, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)와 제 2 클럭펄스(CLK2) 사이에 해당하는 기간에서 출력된다. 여기서, 상기 제 4 클럭펄스(CLK4)와 스타트 펄스(Vst)를 서로 동기시켜 출력할 수도 있다. 이와 같이 상기 제 4 클럭펄스(CLK4)와 스타트 펄스(Vst)가 서로 동기될 때, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 제 4 클럭펄스(CLK4)가 가장 먼저 출력된다.
상기 각 클럭펄스(CLK1 내지CLK4)는 한 프레임 기간동안 여러 번 출력되지만, 상기 스타트 펄스(Vst)는 한 프레임 기간동안 단 한번 출력된다. 다시 말하면, 각 클럭펄스(CLK1 내지 CLK4)는 한 프레임 기간동안 주기적으로 여러 번의 액티브 상태(하이 상태)를 나타내지만, 상기 스타트 펄스(Vst)는 한 프레임 기간동안 단 한 번의 액티브상태를 나타낸다.
각 스테이지(ST1 내지 STn+1)가 스캔펄스(Vout1 내지 Voutn+1)를 출력하기 위해서는 각 스테이지(ST1 내지 STn+1)의 인에이블 동작이 선행되어야 한다. 상기 스테이지가 인에이블된다는 것은, 상기 스테이지가 출력 가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 있는 상태로 세트된다는 것을 의미한다. 이를 위해 각 스테이지(ST1 내지 STn+1)는 자신으로부터 전단에 위치한 스테이지로부터의 스캔펄스를 공급받아 인에이블된다.
예를 들어, 제 k 스테이지는 제 k-1 스테이지로부터의 스캔펄스에 응답하여 인에이블된다. 한편, 가장 상측에 위치한 제 1 스테이지(ST1)의 바로 전단에는 스테이지가 존재하지 않으므로, 상기 제 1 스테이지(ST1)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 인에이블된다.
또한, 각 스테이지(ST1 내지 STn+1)는 다음단 스테이지로부터의 스캔펄스에 응답하여 디스에이블된다. 상기 스테이지가 디스에이블된다는 것은, 상기 스테이지가 출력이 불가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 없는 상태로 리세트된다는 것을 의미한다.
예를 들어, 제 k 스테이지는 제 k+1 스테이지로부터의 스캔펄스에 응답하여 디스에이블된다.
여기서, 가장 하측에 위치한 더미 스테이지(STn+1)의 후단에는 스테이지가 존재하지 않으므로, 상기 더미 스테이지(STn+1)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 디스에이블된다.
이와 같이 구성된 쉬프트 레지스터에서 각 스테이지(ST1 내지 STn+1)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.
도 3은 도 1에 도시된 임의의 스테이지의 구성을 나타낸 도면이다.
각 스테이지(ST1 내지 STn+1)는, 도 3에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(QB), 노드 제어부(NC), 출력부(OP), 및 전원 선택부(777)를 포함한다.
노드 제어부(NC)는 세트 노드(Q) 및 리세트 노드(QB)의 신호상태를 제어한다.
상기 세트 노드(Q)와 리세트 노드(QB)는 항상 서로 반대의 상태로 유지된다. 즉, 상기 세트 노드(Q)가 충전상태일 때 상기 리세트 노드(QB)는 방전상태로 유지되며, 상기 세트 노드(Q)가 방전상태일 때 상기 리세트 노드(QB)는 충전상태로 유지된다.
제 k 스테이지의 노드 제어부(NC)는, 제 1 내지 제 6 스위칭소자(Tr1 내지Tr6)들을 포함한다.
제 k 스테이지에 구비된 제 1 스위칭소자(Tr1)는 리세트 노드(QB)의 신호상태에 의해 제어되며, 세트 노드(Q)와 전원 선택부(777)의 전원출력단자간(도 5의 444)에 접속된다. 다시 말해, 상기 제 k 스테이지에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 상기 리세트 노드(QB)에 접속되며, 드레인단자는 세트 노드(Q)에 접속되며, 그리고 소스단자는 상기 전원출력단자에 접속된다.
제 k 스테이지에 구비된 제 2 스위칭소자(Tr2)는 제 k-1 스테이지로부터의 스캔펄스(Vout(k-1))에 의해 제어되며, 상기 리세트 노드(Q)와 방전용전원라인(SSL)간에 접속된다. 다시 말해, 상기 제 k 스테이지에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 상기 제 k-1 스테이지의 출력단자(333)에 접속되며, 드레인단자는 리세트 노드(QB)에 접속되며, 그리고 소스단자는 상기 방전용전원라인(SSL)에 접속된다.
단, 제 1 스테이지(ST1)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 스타트전송라인(STL)에 접속된다.
제 k 스테이지에 구비된 제 3 스위칭소자(Tr3)는 제 k+1 스테이지로부터의 스캔펄스(Vout(k+1))에 의해 제어되며, 상기 충전용전원라인(DDL)과 리세트 노드(QB)간에 접속된다. 다시 말해, 상기 제 k 스테이지에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 제 k+1 스테이지의 출력단자(333)에 접속되며, 드레인단자는 충전용전원라인(DDL)에 접속되며, 그리고 소스단자는 상기 리세트 노드(QB)에 접속된다.
단, 더미 스테이지(STn+1)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 스타트전송라인(STL)에 접속된다.
제 k 스테이지에 구비된 제 4 스위칭소자(Tr4)는 제 k-1 스테이지로부터의 스캔펄스(Vout(k-1))에 의해 제어되며, 상기 충전용전원라인(DDL)과 세트 노드(Q)간에 접속된다. 다시 말해, 상기 제 k 스테이지에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 상기 제 k-1 스테이지의 출력단자(333)에 접속되며, 드레인단자는 충전용전원라인(DDL)에 접속되며, 그리고 소스단자는 상기 세트 노드(Q)에 접속된다.
단, 제 1 스테이지(ST1)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 스타트전송라인(STL)에 접속된다.
제 k 스테이지에 구비된 제 5 스위칭소자(Tr5)는 세트 노드(Q)의 신호상태에 의해 제어되며, 상기 리세트 노드(QB)와 방전용전원라인(SSL)간에 접속된다. 다시 말해, 상기 제 k 스테이지에 구비된 제 5 스위칭소자(Tr5)의 게이트단자는 상기 세 트 노드(Q)에 접속되며, 드레인단자는 상기 리세트 노드(QB)에 접속되며, 그리고 소스단자는 상기 방전용전원라인(SSL)에 접속된다.
제 k 스테이지에 구비된 제 6 스위칭소자(Tr6)는 제 k+1 스테이지로부터의 스캔펄스(Vout(k+1))에 의해 제어되며, 상기 세트 노드(Q)와 방전용전원라인(SSL)간에 접속된다. 다시 말해, 상기 제 k 스테이지에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 상기 제 k+1 스테이지의 출력단자(333)에 접속되며, 드레인단자는 세트 노드(Q)에 접속되며, 그리고 소스단자는 상기 방전용전원라인(SSL)에 접속된다.
단, 더미 스테이지(STn+1)에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 스타트전송라인(STL)에 접속된다.
각 스테이지(ST1 내지 STn+1)의 출력부(OP)는 풀업 스위칭소자(Trpu) 및 풀다운 스위칭소자(Trpd)를 포함한다.
제 k 스테이지에 구비된 풀업 스위칭소자(Trpu)는 상기 세트 노드(Q)의 신호상태에 의해 제어되며, 상기 클럭전송라인들(CL1 내지 CL4) 중 어느 하나와 상기 제 k 스테이지의 출력단자(333)간에 접속된다. 다시 말해, 제 k 스테이지에 구비된 풀업 스위칭소자(Trpu)의 게이트단자는 상기 세트 노드(Q)에 접속되며, 드레인단자는 상기 클럭전송라인들(CL1 내지 CL4) 중 어느 하나와 접속되며, 소스단자는 상기 제 k 스테이지의 출력단자(333)에 접속된다.
제 k 스테이지에 구비된 풀다운 스위칭소자(Trpd)는 리세트 노드(QB)의 신호상태에 의해 제어되며, 제 k 스테이지의 출력단자(333)와 상기 전원 선택부(777)의 전원출력단자간에 접속된다. 다시 말해, 상기 제 k 스테이지에 구비된 풀다운 스위 칭소자(Trpd)의 게이트단자는 상기 리세트 노드(QB)에 접속되며, 드레인단자는 상기 제 k 스테이지의 출력단자(333)에 접속되며, 소스단자는 상기 전원 선택부(777)의 전원출력단자에 접속된다.
전원 선택부(777)는 상기 제 1 스위칭소자(Tr1) 및 풀다운 스위칭소자(Trpd)의 열화를 방지하기 위해 각 스테이지(ST1 내지 STn+1)마다 설치된다.
상기 전원 선택부(777)는 상기 세트 노드(Q)의 신호상태에 따라 고전위 전압 및 저전위 전압 중 어느 하나를 선택하고, 이 선택된 전압을 상기 제 1 스위칭소자(Tr1) 및 풀다운 스위칭소자(Trpd)의 각 소스단자에 공급한다.
구체적으로, 상기 전원 선택부(777)는 상기 세트 노드(Q)에 충전용 전압(VDD)이 공급되어 상기 세트 노드(Q)가 충전상태로 유지될 경우, 상기 제 1 스위칭소자(Tr1) 및 풀다운 스위칭소자(Trpd)의 각 소스단자에 고전위 전압을 공급한다. 반면, 상기 전원 선택부(777)는 상기 세트 노드(Q)에 방전용 전압(VSS)이 공급되어 상기 세트 노드(Q)가 방전상태로 유지될 경우, 상기 제 1 스위칭소자(Tr1) 및 풀다운 스위칭소자(Trpd)의 각 소스단자에 저전위 전압을 공급한다.
상기 고전위 전압은 상기 충전용 전압(VDD)과 동일한 레벨의 전압이고, 상기 저전위 전압은 상기 방전용 전압(VSS)과 동일한 레벨의 전압으로서, 상기 전원 선택부(777)는 상기 고전위 전압 대신에 상기 충전용 전압(VDD)을 출력할 수 있으며, 상기 저전위 전압 대신에 방전용 전압(VSS)을 출력할 수 있다.
상술된 바와 같이, 상기 세트 노드(Q)와 리세트 노드(QB)는 항상 반대의 상태로 유지되므로, 상기 세트 노드(Q)가 충전상태라면 상기 리세트 노드(QB)는 방전 상태이며, 이에 따라 상기 방전된 리세트 노드(QB)에 게이트단자가 접속된 제 1 스위칭소자(Tr1) 및 풀다운 스위칭소자(Trpd)는 턴-오프 상태로 유지된다.
이와 같이 상기 제 1 스위칭소자(Tr1) 및 풀다운 스위칭소자(Trpd)의 각 게이트단자에 방전용 전압(VSS)이 인가되어 상기 제 1 스위칭소자(Tr1) 및 풀다운 스위칭소자(Trpd)가 턴-오프 상태로 유지될 경우, 상기 전원 선택부(777)는 상기 제 1 스위칭소자(Tr1) 및 풀다운 스위칭소자(Trpd)의 각 소스단자에 고전위 전압을 공급함으로써 상기 제 1 스위칭소자(Tr1)의 게이트단자와 소스단자간 전압 및 룰다운 스위칭소자(Trpd)의 게이트단자와 소스단자간 전압이 각각 네가티브 바이어스(negative) 상태로 유지되도록 한다.
반면, 상기 세트 노드(Q)가 방전상태라면 상기 리세트 노드(QB)는 충전상태이며, 이에 따라 상기 충전된 리세트 노드(QB)에 게이트단자가 접속된 제 1 스위칭소자(Tr1) 및 풀다운 스위칭소자(Trpd)는 턴-온 상태로 유지된다.
이와 같이 상기 제 1 스위칭소자(Tr1) 및 풀다운 스위칭소자(Trpd)의 각 게이트단자에 충전용 전압(VDD)이 인가될 경우, 상기 전원 선택부(777)는 상기 제 1 스위칭소자(Tr1) 및 풀다운 스위칭소자(Trpd)의 각 소스단자에 저전위 전압을 공급한다. 그러면, 상기 턴-온 상태인 제 1 스위칭소자(Tr1)는 상기 저전위 전압을 세트 노드(Q)에 공급하며, 상기 턴-온 상태인 풀다운 스위칭소자(Trpd)는 상기 저전위 전압을 스테이지의 출력단자(333)에 공급한다.
도 4는 전원 선택부(777)로부터의 출력에 따라 제 1 스위칭소자(Tr1)의 게이트-소스간 전압(Vgs)의 극성 변화를 설명하기 위한 도면이다.
상기 전원 선택부(777)는 상기 세트 노드(Q)가 충전되고 상기 리세트 노드(QB)가 방전되는 인에이블 기간 및 출력 기간동안 상기 제 1 스위칭소자(Tr1) 및 풀다운 스위칭소자(Trpd)에 네가티브 바이어스가 걸릴 수 있도록 상기 제 1 스위칭소자(Tr1) 및 풀다운 스위칭소자(Trpd)의 각 소스단자에 상기 고전위 전압(충전용 전압(VDD))을 공급함으로써, 상기 인에이블 기간 및 출력 기간동안 턴-오프된 제 1 스위칭소자(Tr1) 및 풀다운 스위칭소자(Trpd)의 열화가 회복되도록 한다.
즉, 도 4의 (a)에 도시된 바와 같이, 상기 인에이블 기간 및 출력 기간에 상기 제 1 스위칭소자(Tr1)의 게이트단자에는 방전용 전압(VSS)이 공급되고, 소스단자에는 상기 방전용 전압(VSS)보다 상대적으로 전위가 높은 고전위 전압이 공급되기 때문에 상기 제 1 스위칭소자(Tr1)의 게이트-소스단자간 전압(Vgs)이 부극성이 되어 상기 인에이블 기간 및 출력 기간동안 상기 제 1 스위칭소자(Tr1)는 네거티브 바이어스 상태가 유지된다. 풀다운 스위칭소자(Trpd)도 제 1 스위칭소자(Tr1)와 마찬가지 방식으로 상기 인에이블 기간 및 출력 기간동안 네거티브 바이어스 상태가 유지된다.
반면, 상기 전원 선택부(777)는 상기 세트 노드(Q)가 방전되고 상기 리세트 노드(QB)가 충전되는 비출력 기간동안 상기 제 1 스위칭소자(Tr1) 및 풀다운 스위칭소자(Trpd)가 정상적으로 저전위 전압(방전용 전압(VSS)을 출력할 수 있도록 상기 제 1 스위칭소자(Tr1)와 풀다운 스위칭소자(Trpd)의 각 소스단자에 저전위 전압을 공급한다.
여기서, 도 4의 (b)에 도시된 바와 같이, 상기 비출력 기간에 상기 제 1 스 위칭소자(Tr1)의 게이트단자에는 충전용 전압(VDD)이 공급되고, 소스단자에는 상기 충전용 전압(VDD)보다 상대적으로 전위가 낮은 저전위 전압이 공급되기 때문에 상기 제 1 스위칭소자(Tr1)의 게이트-소스단자간 전압(Vgs)이 정극성이 되어 상기 비출력 기간동안 상기 제 1 스위칭소자는 포지티브 바이어스(positive bias) 상태가 유지된다.
이와 같이 본 발명에서는 상기 제 1 스위칭소자(Tr1) 및 풀다운 스위칭소자(Trpd)가 네가티브 바이어스와 포지티브 바이어스를 주기적으로 갖도록 하여 상기 스위칭소자들(Tr1, Trpd)의 문턱 전압이 어느 한쪽으로 증가하는 것을 방지함으로써 상기 스위칭소자들(Tr1, Trpd)의 열화를 최소화할 수 있다.
한편, 상기 전원 선택부(777)는 상기 세트 노드(Q) 대신에 리세트 노드(Q)로부터의 신호상태를 판단하여 상기 고전위 전압 및 저전위 전압 중 어느 하나를 선택하여 출력할 수도 있다. 이와 같은 경우에, 상기 전원 선택부(777)는 상기 리세트 노드(Q)가 충전상태일 때 저전위 전압을 출력하며, 상기 리세트 노드(QB)가 방전상태일 때 고전위 전압을 출력한다.
상기 전원 선택부(777)는 다음과 같은 구성을 가질 수 있다.
도 5는 전원 선택부(777)의 상세 구성도이다.
상기 전원 선택부(777)는, 도 5에 도시된 바와 같이, 고전위 스위칭소자(Tr_A)와 저전위 스위칭소자(Tr_B)를 포함한다. 상기 고전위 스위칭소자(Tr_A)와 저전위 스위칭소자(Tr_B)는 서로 반대 타입의 스위칭소자로서, 일예로 상기 고전위 스위칭소자(Tr_A)가 N타입 스위칭소자이면, 상기 저전위 스위칭소자(Tr_B)는 P타입 스위칭소자이다.
상기 고전위 스위칭소자(Tr_A)는 세트 노드(Q)의 신호상태에 의해 제어되며, 충전용전원라인(DDL)과 전원출력단자(444)간에 접속된다. 다시 말해, 상기 고전위 스위칭소자(Tr_A)의 게이트단자는 상기 세트 노드(Q)에 접속되며, 드레인단자는 충전용전원라인(DDL)에 접속되며, 그리고 소스단자는 전원출력단자(444)에 접속된다.
상기 저전위 스위칭소자(Tr_B)는 세트 노드(Q)의 신호상태에 의해 제어되며, 상기 전원출력단자(444)와 방전용전원라인(SSL)간에 접속된다. 다시 말해, 상기 저전위 스위칭소자(Tr_B)의 게이트단자는 상기 세트 노드(Q)에 접속되며, 드레인단자는 상기 전원출력단자(444)에 접속되며, 그리고 소스단자는 상기 방전용전원라인(SSL)에 접속된다.
이와 같이 구성된 본 발명의 제 1 실시예에 따른 쉬프트 레지스터의 동작을 도 2 및 도 6을 통해 상세히 설명하면 다음과 같다.
도 6은 도 3에 도시된 회로 구조를 갖는 제 1 내지 제 3 스테이지(ST1 내지 ST3)를 나타낸 도면이다.
먼저, 초기 기간(T0)동안의 동작을 설명하면 다음과 같다.
상기 초기 기간(T0)은 제 1 스테이지의 인에이블 기간에 해당하는 기간으로서, 이 초기 기간(T0)동안에는, 도 2에 도시된 바와 같이, 스타트 펄스(Vst)만 하이 상태로 유지되고, 나머지 클럭펄스(CLK1 내지 CLK4)는 모두 로우 상태로 유지된다.
상기 스타트 펄스(Vst)는 제 1 스테이지(ST1)에 입력된다. 구체적으로, 도 5 에 도시된 바와 같이, 상기 스타트 펄스(Vst)는 상기 제 1 스테이지(ST1)에 구비된 제 4 스위칭소자(Tr1)의 게이트단자와, 제 2 스위칭소자(Tr2)의 게이트단자에 입력된다.
그러면, 상기 제 4 및 제 2 스위칭소자(Tr4, Tr2)는 턴-온되며, 이때, 상기 턴-온된 제 4 스위칭소자(Tr4)를 통해 충전용 전압(VDD)이 세트 노드(Q)에 인가된다. 이에 따라, 상기 세트 노드(Q)가 충전되며, 상기 충전된 세트 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Trpu) 및 제 5 스위칭소자(Tr5)가 턴-온된다.
그러면, 상기 턴-온된 제 2 및 제 5 스위칭소자(Tr2, Tr5)를 통해 방전용 전압(VSS)이 리세트 노드(QB)에 인가된다. 따라서, 상기 방전용 전압(VSS)에 의해 상기 제 1 스테이지(ST1)의 리세트 노드(QB)는 방전되고, 상기 리세트 노드(QB)에 게이트단자가 접속된 풀다운 스위칭소자(Trpd) 및 제 1 스위칭소자(Tr1)가 턴-오프된다.
한편, 이 초기 기간(T0)에 제 2 스테이지(ST2)로부터의 제 2 스캔펄스(Vout2)는 로우 상태이므로, 이를 공급받는 제 1 스테이지(ST1)의 제 3 및 제 6 스위칭소자(Tr3, Tr6)는 턴-오프 상태이다.
이와 같이, 상기 초기 기간(T0)동안에는, 상기 제 1 스테이지(ST1)의 세트 노드(Q)가 충전용 전압(VDD)으로 충전되고, 상기 리세트 노드(QB)가 방전용 전압(VSS)으로 방전됨으로써, 상기 제 1 스테이지(ST1)가 인에이블된다.
이 초기 기간(T0)에 상기 제 1 스테이지(ST1)에 구비된 전원 선택부(777)의 동작을 설명하면 다음과 같다.
이 초기 기간(T0)에 상기 제 1 스테이지의 세트 노드(Q)가 충전용 전압(VDD)에 의해 충전되므로, 도 5에 도시된 바와 같이, 상기 세트 노드(Q)를 통해 충전용 전압(VSS)을 공급받는 고전위 스위칭소자(Tr_A)는 턴-온되고 저전위 스위칭소자(Tr_B)는 턴-오프된다. 그러면, 상기 충전용 전압(VDD)이 상기 턴-온된 고전위 스위칭소자(Tr_A)를 통해 전원출력단자(444)에 인가된다. 그리고, 이 전원출력단자(444)에 인가된 충전용 전압(VDD)은 제 1 스위칭소자의 소스단자 및 풀다운 스위칭소자의 소스단자에 각각 공급된다. 이에 따라, 상기 제 1 스위칭소자의 게이트-소스단자간 전압 및 풀다운 스위칭소자의 게이트-소스단자간 전압이 부극성을 나타낸다. 다시 말해, 이 초기 기간동안 제 1 스위칭소자 및 풀다운 스위칭소자는 네가티브 바이어스 상태로 유지된다.
이어서, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.
제 1 기간(T1)은 제 1 스테이지(ST1)의 출력기간으로서 이 제 1 기간(T1)동안에는, 도 2에 도시된 바와 같이, 제 1 클럭펄스(CLK1)만 하이 상태로 유지되고, 스타트 펄스(Vst) 및 나머지 클럭펄스들은 로우 상태로 유지된다.
따라서, 상기 초기 기간(T0)에 인가되었던 스타트 펄스(Vst)가 제 1 기간(T1)에 로우로 변화함에 따라, 이 로우 상태의 스타트 펄스(Vst)를 게이트단자를 통해 인가받는 제 1 스테이지(ST1)의 제 4 및 제 2 스위칭소자(Tr4, Tr2)는 턴-오프된다. 이때, 상기 제 4 스위칭소자(Tr4)를 포함한 제 1 및 제 6 스위칭소자(Tr1, Tr6)이 턴-오프이므로, 상기 제 1 스테이지(ST1)의 세트 노드(Q)는 플로팅 상태로 유지된다.
한편, 상기 제 1 스테이지(ST1)의 세트 노드(Q)가 상기 초기 기간(T0)동안 인가되었던 충전용 전압(VDD)으로 계속 유지됨에 따라, 상기 제 1 스테이지(ST1)의 풀업 스위칭소자(Trpu)는 턴-온 상태를 유지한다. 이때, 상기 턴-온된 풀업 스위칭소자(Trpu)의 드레인단자에 상기 제 1 클럭펄스(CLK1)가 인가됨에 따라, 상기 제 1 스테이지(ST1)의 세트 노드(Q)에 충전된 충전용 전압(VDD)은 부트스트랩핑에 의해 증폭된다. 따라서, 상기 제 1 스테이지(ST1)의 풀업 스위칭소자(Trpu)의 드레인단자에 인가된 제 1 클럭펄스(CLK1)는 상기 풀업 스위칭소자(Trpu)의 소스단자(출력단자(333))를 통해 안정적으로 출력된다. 이때, 도 2에 도시된 바와 같이, 상기 출력된 제 1 클럭펄스(CLK1)가 제 1 스캔펄스(Vout1)이다.
상기 제 1 스테이지(ST1)로부터 출력된 제 1 스캔펄스(Vout1)는 상기 제 1 게이트 라인에 공급됨과 동시에, 제 2 스테이지(ST2)에 입력된다. 구체적으로, 도 6에 도시된 바와 같이, 상기 제 1 스캔펄스(Vout1)는 상기 제 2 스테이지(ST2)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자와, 제 2 스위칭소자(Tr2)의 게이트단자에 입력된다.
여기서, 상기 제 2 스테이지(ST2)에 공급된 제 1 스캔펄스(Vout1)는, 상기 제 1 스테이지(BST1)에 공급된 스타트 펄스(Vst)와 동일한 역할을 하는 것으로, 상기 제 1 스캔펄스(Vout1)에 응답하여 상기 제 2 스테이지(ST2)는 인에이블된다. 즉, 상기 제 1 스캔펄스(Vout1)에 의해 상기 제 2 스테이지(ST2)의 세트 노드(Q)가 충전용 전압(VDD)에 의해 충전되고, 리세트 노드(QB)가 방전용 전압(VSS)에 의해 방전된다. 다시 말해, 상기 제 1 기간(T1)동안에 제 1 스테이지(ST1)로부터 출력된 제 1 스캔펄스(Vout1)는 제 1 게이트 라인을 구동함과 동시에, 도 6에 도시된 바와 같이, 상기 제 2 스테이지(ST2)의 세트 노드(Q)를 충전시키고, 리세트 노드(QB)를 방전시킴으로써 상기 제 2 스테이지(ST2)를 인에이블시키는 역할을 한다.
이 제 1 기간(T1)에는 제 1 및 제 2 스테이지(ST1, ST2)의 세트 노드(Q)가 모두 충전상태이므로, 상기 제 1 및 제 2 스테이지(ST1, ST2)에 구비된 각 전원 선택부(777)는 모두 충전용 전압(VDD)을 출력한다.
이어서, 제 2 기간(T2)동안의 동작을 설명하면 다음과 같다.
상기 제 2 기간(T2)은 제 2 스테이지(ST2)의 출력 기간으로서 이 제 2 기간(T2)동안에는, 도 2에 도시된 바와 같이, 제 2 클럭펄스(CLK2)만 하이 상태로 유지되고, 스타트 펄스(Vst) 및 나머지 클럭펄스들은 로우 상태로 유지된다.
이 제 2 기간(T2)에는 상기 제 2 스테이지(ST2)가 제 2 클럭펄스(CLK2)를 제 2 스캔펄스(Vout2)로서 출력하고, 이를 제 2 게이트 라인, 제 3 스테이지(ST3) 및 제 1 스테이지(ST1)에 공급한다.
상기 제 2 스테이지(ST2)로부터 출력된 제 2 스캔펄스(Vout2)는 제 2 게이트 라인에 공급되어 상기 제 2 게이트 라인을 구동하며, 또한 제 3 스테이지(St3)에 공급되어 상기 제 3 스테이지(ST3)를 인에이블시킴과 아울러, 제 1 스테이지(ST1)에 공급되어 상기 제 1 스테이지(ST1) 디스에이블시킨다.
이 제 2 기간(T2)에는 제 2 및 제 3 스테이지(ST2, ST3)의 세트 노드(Q)가 모두 충전상태이므로, 상기 제 2 및 제 3 스테이지(ST2, ST3)에 구비된 각 전원 선택부(777)는 모두 충전용 전압(VDD)을 출력한다. 반면, 이 제 2 기간(T2)에 상기 제 1 스테이지(ST1)는 디스에이블되므로, 이 제 1 스테이지(ST1)에 구비된 전원 선택부(777)는 방전용 전압(VSS)을 출력한다. 이를 좀 더 구체적으로 설명하면 다음과 같다.
제 2 기간(T2)에 제 2 스테이지(ST2)로부터 출력된 상기 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(ST1)에 구비된 제 3 및 제 6 스위칭소자(Tr3, Tr6)의 게이트단자에 인가된다. 이에 따라 상기 제 1 스테이지(ST1)의 제 3 및 제 6 스위칭소자(Tr3, Tr6)가 턴-온된다. 이때, 방전용 전압(VSS)이 상기 턴-온된 제 6 스위칭소자(Tr6)를 통해 제 1 스테이지(ST1)의 세트 노드(Q)에 공급되어, 상기 세트 노드(Q)가 방전된다. 이에 따라, 상기 세트 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Trpu) 및 제 5 스위칭소자(Tr5)가 턴-오프된다. 한편, 이 제 2 기간(T2)에 스타트 펄스(Vst)는 로우 상태이므로, 이를 공급받는 제 1 스테이지(ST1)의 제 4 및 제 2 스위칭소자(Tr4, Tr2)도 턴-오프 상태이다.
상기 제 1 스테이지(ST1)의 제 3 스위칭소자(Tr3)가 턴-온됨에 따라, 충전용 전압(VDD)이 상기 턴-온된 제 3 스위칭소자(Tr3)를 통해 상기 제 1 스테이지(ST1)의 리세트 노드(Q)에 공급된다. 이에 따라, 상기 리세트 노드(QB)에 게이트단자가 접속된 풀다운 스위칭소자(Trpd) 및 제 1 스위칭소자(Tr1)가 턴-온된다.
상술된 바와 같이, 제 2 기간(T2)에 상기 제 1 스테이지(ST1)의 세트 노드(Q)가 방전되므로, 상기 제 1 스테이지(ST1)의 전원 선택부(777)에 구비된 고전위 스위칭소자(Tr_A)는 턴-오프되고 저전위 스위칭소자(Tr_B)는 턴-온된다. 그러면, 방전용 전압(VSS)이 상기 턴-온된 저전위 스위칭소자(Tr_B)를 통해 제 1 스위 칭소자(Tr1)의 소스단자 및 풀다운 스위칭소자(Trpd)의 소스단자에 각각 공급된다.
이에 따라, 상기 방전용 전압(VSS)이 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 상기 제 1 스테이지(ST1)의 세트 노드(Q)에 공급되어 상기 세트 노드(Q)가 더욱 안정적으로 방전상태로 유지된다. 또한, 상기 방전용 전압(VSS)은 상기 턴-온된 풀다운 스위칭소자(Trpd)를 통해 제 1 게이트 라인에 공급되어 상기 제 1 게이트 라인이 방전상태로 유지된다.
이와 같은 방식으로, 나머지 스테이지들이 순차적으로 인에이블 또는 디스에이블되며, 인에이블된 스테이지 또는 스캔펄스를 출력하는 스테이지에 구비된 전원 선택부(777)는 충전용 전압(VDD)을 출력하고, 그리고 디스에이블된 스테이지에 구비된 전원 선택부(777)는 방전용 전압(VSS)을 출력한다.
한편, 상기 전원 선택부(777)로부터의 충전용 전압(VDD) 또는 방전용 전압(VSS)은 제 1 스위칭소자(Tr1)의 소스단자에만 공급될 수도 있으며, 또는 풀다운 스위칭소자(Trpd)의 소스단자에만 공급될 수도 있다.
제 2 실시예
도 7은 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 8은 도 7의 각 스테이지에 공급 또는 출력되는 각종 신호들의 타이밍도를 나타낸 도면이다.
본 발명의 제 2 실시예에 따른 쉬프트 레지스터는, 도 7에 도시된 바와 같이, n개의 스테이지들(ST1 내지STn) 및 한 개의 더미 스테이지(STn+1)를 포함한다. 여기서, 더미 스테이지(STn+1)을 포함한 각 스테이지들(ST1 내지 STn)은 각각의 출력단자(333)를 통해 한 프레임 기간동안 한 번의 스캔펄스(Vout1 내지 Voutn+2)를 출력하고, 이를 자신의 전단 및 후단에 위치한 스테이지에 공급하여 그것의 동작을 제어한다.
이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(ST1 내지 STn+1)는 충전용 전압(VDD), 방전용 전압(VSS), 제 1 교류 전압(Vac1), 제 2 교류 전압(Vac2), 그리고 서로 순차적인 위상차를 갖고 순환하는 클럭펄스들(CLK1 내지 CLK4) 중 어느 하나를 인가받는다. 한편, 상기 스테이지들(ST1 내지 STn+1) 중 제 1 스테이지(ST1)는 스타트 펄스(Vst)를 더 공급받는다.
상기 충전용 전압(VDD), 방전용 전압(VSS), 클럭펄스들(CLK1 내지 CLK34), 및 스타트 펄스(Vst)는 제 1 실시예에서 설명한 그것들과 동일하므로 이에 대한 설명은 생략한다.
제 1 및 제 2 교류 전압(Vac1, Vac2)은 각 스테이지(ST1 내지 STn+1)의 노드들 중 리세트 노드들의 충전과 방전을 제어하기 위한 신호들로서, 각 스테이지(ST1 내지 STn+1)들은 상기 제 1 및 제 2 교류 전압(Vac1, Vac2)을 공급받는다. 상기 교류 전제 1 및 제 2 교류 전압(Vac1, Vac2)은 모두 교류 전압으로서, 상기 제 1 교류 전압(Vac1)은 제 2 교류 전압(Vac2)에 대하여 180도 위상 반전된 형태를 갖는다. 상기 제 1 및 제 2 교류 전압(Vac1, Vac2)의 하이 상태에서의 전압값은 상기 충전용 전압(VDD)의 전압값과 동일 할 수도 있으며, 상기 제 1 및 제 2 교류 전압(Vac1, Vac2)의 로우 상태에서의 전압값은 상기 방전용 전압(VSS)의 전압값과 동 일 할 수도 있다. 제 1 및 제 2 교류 전압(Vac1, Vac2)은 p 프레임 기간을 주기로 하여 그들의 상태가 반전된다. 여기서, p는 자연수이다.
상기 제 1 교류 전압(Vac1)은 제 1 교류전원라인(ACL1)으로부터 제공되며, 상기 제 2 교류 전압(Vac2)은 제 2 교류전원라인(ACL2)으로부터 제공된다.
이와 같이 구성된 쉬프트 레지스터에서 각 스테이지(ST1 내지 STn+1)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.
도 9는 도 7에 도시된 임의의 스테이지의 구성을 나타낸 도면이다.
각 스테이지(ST1 내지 STn+1)는, 도 9에 도시된 바와 같이, 세트 노드(Q), 제 1 리세트 노드(QB1), 제 2 리세트 노드(QB2), 노드 제어부(NC), 출력부(OP), 및 전원 선택부(777)를 포함한다.
노드 제어부(NC)는 세트 노드(Q), 제 1 리세트 노드(QB1), 및 제 2 리세트 노드(QB2)의 신호상태를 제어한다. 즉, 상기 노드 제어부(NC)는 상기 세트 노드(Q)가 충전상태일 때 상기 제 1 및 제 2 리세트 노드(QB1, QB2)를 모두 방전상태로 유지하며, 상기 세트 노드(Q)가 방전상태일 때 상기 제 1 및 제 2 리세트 노드(QB1, QB2) 중 어느 하나를 충전상태로 유지시키고 나머지 하나를 방전상태로 유지시킨다.
제 k 스테이지의 노드 제어부(NC)는, 제 1 내지 제 14 스위칭소자(Tr1 내지Tr14)들을 포함한다.
제 k 스테이지에 구비된 제 1 스위칭소자(Tr1)는 제 1 리세트 노드(QB1)의 신호상태에 의해 제어되며, 세트 노드(Q)와 전원 선택부(777)의 전원출력단자(444) 간에 접속된다. 다시 말해, 상기 제 k 스테이지에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 상기 제 1 리세트 노드(QB1)에 접속되며, 드레인단자는 세트 노드(Q)에 접속되며, 그리고 소스단자는 상기 전원출력단자(444)에 접속된다.
제 k 스테이지에 구비된 제 2 스위칭소자(Tr2)는 제 2 리세트 노드(QB2)의 신호상태에 의해 제어되며, 세트 노드(Q)와 전원 선택부(777)의 전원출력단자(444)간에 접속된다. 다시 말해, 상기 제 k 스테이지에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 상기 제 2 리세트 노드(QB2)에 접속되며, 드레인단자는 세트 노드(Q)에 접속되며, 그리고 소스단자는 상기 전원출력단자(444)에 접속된다.
제 k 스테이지에 구비된 제 3 스위칭소자(Tr3)는 제 k-1 스테이지로부터의 스캔펄스에 의해 제어되며, 충전용전원라인(DDL)과 방전용전원라인(SSL)간에 접속된다. 다시 말해, 상기 제 k 스테이지에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 제 k-1 스테이지의 출력단자(333)에 접속되며, 드레인단자는 충전용전원라인(DDL)에 접속되며, 그리고 소스단자는 상기 방전용전원라인(SSL)에 접속된다.
단, 제 1 스테이지(ST1)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 스타트전송라인(STL)에 접속된다.
제 k 스테이지에 구비된 제 4 스위칭소자(Tr4)는 제 k+1 스테이지로부터의 스캔펄스에 의해 제어되며, 상기 세트 노드(Q)와 상기 방전용전원라인(SSL)간에 접속된다. 다시 말해, 상기 제 k 스테이지에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 상기 제 k+1 스테이지의 출력단자(333)에 접속되며, 드레인단자는 세트 노드(Q)에 접속되며, 그리고 소스단자는 상기 방전용전원라인(SSL)에 접속된다.
단, 더미 스테이지(STn+1)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 스타트전송라인(STL)에 접속된다.
제 k 스테이지에 구비된 제 5 스위칭소자(Tr5)는 제 k+1 스테이지로부터의 스캔펄스에 의해 제어되며, 상기 제 1 교류전원라인(ACL1)과 상기 제 1 리세트 노드(QB1)간에 접속된다. 다시 말해, 상기 제 k 스테이지에 구비된 제 5 스위칭소자(Tr5)의 게이트단자는 상기 제 k+1 스테이지의 출력단자(333)에 접속되며, 드레인단자는 제 1 교류전원라인(ACL1)에 접속되며, 그리고 소스단자는 상기 제 1 리세트 노드(QB1)에 접속된다.
단, 더미 스테이지(STn+1)에 구비된 제 5 스위칭소자(Tr5)의 게이트단자는 스타트전송라인(STL)에 접속된다.
제 k 스테이지에 구비된 제 6 스위칭소자(Tr6)는 상기 제 1 교류전원라인(ACL1)으로부터의 제 1 교류 전압(Vac1)에 의해 제어되며, 상기 제 1 교류전원라인(ACL1)과 상기 제 1 리세트 노드(QB1)간에 접속된다. 다시 말해, 상기 제 k 스테이지에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 상기 제 1 교류전원라인(ACL1)에 접속되며, 드레인단자는 제 1 교류전원라인(ACL1)에 접속되며, 그리고 소스단자는 상기 제 1 리세트 노드(QB1)에 접속된다.
제 k 스테이지에 구비된 제 7 스위칭소자(Tr7)는 제 k+1 스테이지로부터의 스캔펄스에 의해 제어되며, 상기 제 2 교류전원라인(ACL2)과 제 2 리세트 노드(QB2)간에 접속된다. 다시 말해, 상기 제 k 스테이지에 구비된 제 7 스위칭소자(Tr7)의 게이트단자는 상기 제 k+1 스테이지의 출력단자(333)에 접속되며, 드레 인단자는 제 2 교류전원라인(ACL2)에 접속되며, 그리고 소스단자는 상기 제 2 리세트 노드(QB2)에 접속된다.
단, 더미 스테이지(STn+1)에 구비된 제 7 스위칭소자(Tr7)의 게이트단자는 스타트전송라인(STL)에 접속된다.
제 k 스테이지에 구비된 제 8 스위칭소자(Tr8)는 상기 제 2 교류전원라인(ACL2)으로부터의 제 2 교류 전압(Vac2)에 의해 제어되며, 상기 제 2 교류전원라인(ACL2)과 제 2 리세트 노드(QB2)간에 접속된다. 다시 말해, 상기 제 k 스테이지에 구비된 제 8 스위칭소자(Tr8)의 게이트단자는 상기 제 2 교류전원라인(ACL2)에 접속되며, 드레인단자는 제 2 교류전원라인(ACL2)에 접속되며, 그리고 소스단자는 상기 제 2 리세트 노드(QB2)에 접속된다.
제 k 스테이지에 구비된 제 9 스위칭소자(Tr9)는 상기 제 2 교류전원라인(ACL2)으로부터의 제 2 교류 전압(Vac2)에 의해 제어되며, 상기 제 1 리세트 노드(QB1)와 방전용전원라인(SSL)간에 접속된다. 다시 말해, 상기 제 k 스테이지에 구비된 제 9 스위칭소자(Tr9)의 게이트단자는 상기 제 2 교류전원라인(ACL2)에 접속되며, 드레인단자는 제 1 리세트 노드(QB1)에 접속되며, 그리고 소스단자는 상기 방전용전원라인(SSL)에 접속된다.
제 k 스테이지에 구비된 제 10 스위칭소자(Tr10)는 상기 세트 노드(Q)의 신호상태에 의해 제어되며, 상기 제 1 리세트 노드(QB1)와 방전용전원라인(SSL)간에 접속된다. 다시 말해, 상기 제 k 스테이지에 구비된 제 10 스위칭소자(Tr10)의 게이트단자는 상기 세트 노드(Q)에 접속되며, 드레인단자는 제 1 리세트 노드(QB1)에 접속되며, 그리고 소스단자는 상기 방전용전원라인(SSL)에 접속된다.
제 k 스테이지에 구비된 제 11 스위칭소자(Tr11)는 제 k-1 스테이지로부터의 스캔펄스에 의해 제어되며, 상기 제 1 리세트 노드(QB1)와 방전용전원라인(SSL)간에 접속된다. 다시 말해, 상기 제 k 스테이지에 구비된 제 11 스위칭소자(Tr11)의 게이트단자는 제 k-1 스테이지의 출력단자(333)에 접속되며, 드레인단자는 제 1 리세트 노드(QB1)에 접속되며, 그리고 소스단자는 상기 방전용전원라인(SSL)에 접속된다.
단, 제 1 스테이지(ST1)에 구비된 제 11 스위칭소자(Tr11)의 게이트단자는 스타트전송라인(STL)에 접속된다.
제 k 스테이지에 구비된 제 12 스위칭소자(Tr12)는 상기 제 1 교류전원라인(ACL1)으로부터의 제 1 교류 전압(Vac1)에 의해 제어되며, 상기 제 2 리세트 노드(QB2)와 방전용전원라인(SSL)간에 접속된다. 다시 말해, 상기 제 k 스테이지에 구비된 제 12 스위칭소자(Tr12)의 게이트단자는 상기 제 1 교류전원라인(ACL1)에 접속되며, 드레인단자는 제 2 리세트 노드(QB2)에 접속되며, 그리고 소스단자는 상기 방전용전원라인(SSL)에 접속된다.
제 k 스테이지에 구비된 제 13 스위칭소자(Tr13)는 상기 세트 노드(Q)의 신호상태에 의해 제어되며, 상기 제 2 리세트 노드(QB2)와 방전용전원라인(SSL)간에 접속된다. 다시 말해, 상기 제 k 스테이지에 구비된 제 13 스위칭소자(Tr13)의 게이트단자는 상기 세트 노드(Q)에 접속되며, 드레인단자는 제 2 리세트 노드(QB2)에 접속되며, 그리고 소스단자는 상기 방전용전원라인(SSL)에 접속된다.
제 k 스테이지에 구비된 제 14 스위칭소자(Tr14)는 제 k-1 스테이지로부터의 스캔펄스에 의해 제어되며, 상기 제 2 리세트 노드(QB2)와 방전용전원라인(SSL)간에 접속된다. 다시 말해, 상기 제 k 스테이지에 구비된 제 14 스위칭소자(Tr14)의 게이트단자는 제 k-1 스테이지의 출력단자(333)에 접속되며, 드레인단자는 제 2 리세트 노드(QB2)에 접속되며, 그리고 소스단자는 상기 방전용전원라인(SSL)에 접속된다.
단, 제 1 스테이지(ST1)에 구비된 제 14 스위칭소자(Tr14)의 게이트단자는 스타트전송라인(STL)에 접속된다.
각 스테이지(ST1 내지 STn+1)의 출력부(OP)는 풀업 스위칭소자(Trpu), 제 1 풀다운 스위칭소자(Trpd1), 및 제 2 풀다운 스위칭소자(Trpd2)를 포함한다.
제 k 스테이지에 구비된 풀업 스위칭소자(Trpu)는 상기 세트 노드(Q)의 신호상태에 의해 제어되며, 상기 클럭전송라인들(CL1 내지 CL4) 중 어느 하나와 상기 제 k 스테이지의 출력단자(333)간에 접속된다. 다시 말해, 제 k 스테이지에 구비된 풀업 스위칭소자(Trpu)의 게이트단자는 상기 세트 노드(Q)에 접속되며, 드레인단자는 상기 클럭전송라인들(CL1 내지 CL4) 중 어느 하나와 접속되며, 소스단자는 상기 제 k 스테이지의 출력단자(333)에 접속된다.
제 k 스테이지에 구비된 제 1 풀다운 스위칭소자(Trpd1)는 제 1 리세트 노드(QB1)의 신호상태에 의해 제어되며, 제 k 스테이지의 출력단자(333)와 상기 전원 선택부(777)의 전원출력단자(444)간에 접속된다. 다시 말해, 상기 제 k 스테이지에 구비된 제 1 풀다운 스위칭소자(Trpd1)의 게이트단자는 상기 제 1 리세트 노 드(QB1)에 접속되며, 드레인단자는 상기 제 k 스테이지의 출력단자(333)에 접속되며, 소스단자는 상기 전원 선택부(777)의 전원출력단자(444)에 접속된다.
제 k 스테이지에 구비된 제 2 풀다운 스위칭소자(Trpd2)는 제 2 리세트 노드(QB2)의 신호상태에 의해 제어되며, 제 k 스테이지의 출력단자(333)와 상기 전원 선택부(777)의 전원출력단자(444)간에 접속된다. 다시 말해, 상기 제 k 스테이지에 구비된 제 2 풀다운 스위칭소자(Trpd2)의 게이트단자는 상기 제 2 리세트 노드(QB2)에 접속되며, 드레인단자는 상기 제 k 스테이지의 출력단자(333)에 접속되며, 소스단자는 상기 전원 선택부(777)의 전원출력단자(444)에 접속된다.
전원 선택부(777)는 상기 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 제 1 풀다운 스위칭소자(Trpd1), 및 제 2 풀다운 스위칭소자(Trpd2)의 열화를 방지하기 위해 각 스테이지(ST1 내지 STn+1)마다 설치된다.
상기 전원 선택부(777)는 상기 세트 노드(Q)의 신호상태에 따라 고전위 전압 및 저전위 전압 중 어느 하나를 선택하고, 이 선택된 전압을 상기 제 1 및 제 2 스위칭소자(Tr1, Tr2)의 각 소스단자, 그리고 제 1 및 제 2 풀다운 스위칭소자(Trpd1, Trpd2)의 각 소스단자에 공급한다.
구체적으로, 상기 전원 선택부(777)는 상기 세트 노드(Q)에 충전용 전압(VDD)이 공급되어 상기 세트 노드(Q)가 충전상태로 유지될 경우, 상기 제 1 및 제 2 스위칭소자(Tr1, Tr2)의 각 소스단자, 그리고 제 1 및 제 2 풀다운 스위칭소자(Trpd1, Trpd2)의 각 소스단자에 고전위 전압을 공급한다. 반면, 상기 전원 선택부(777)는 상기 세트 노드(Q)에 방전용 전압(VSS)이 공급되어 상기 세트 노드(Q)가 방전상태로 유지될 경우, 상기 제 1 및 제 2 스위칭소자(Tr1, Tr2)의 각 소스단자, 그리고 제 1 및 제 2 풀다운 스위칭소자(Trpd1, Trpd2)의 각 소스단자에 저전위 전압을 공급한다.
상기 고전위 전압은 상기 충전용 전압(VDD)과 동일한 레벨의 전압이고, 상기 저전위 전압은 상기 방전용 전압(VSS)과 동일한 레벨의 전압으로서, 상기 전원 선택부(777)는 상기 고전위 전압 대신에 상기 충전용 전압(VDD)을 출력할 수 있으며, 상기 저전위 전압 대신에 방전용 전압(VSS)을 출력할 수 있다.
상기 전원 선택부(777)는 도 5에 도시된 바와 같은 구성을 가질 수 있다.
이와 같이 구성된 본 발명의 제 2 실시예에 따른 쉬프트 레지스터의 동작을 도 8 및 도 10을 통해 상세히 설명하면 다음과 같다.
도 10은 도 9에 도시된 회로 구조를 갖는 제 1 내지 제 3 스테이지(ST1 내지 ST3)를 나타낸 도면이다.
먼저, 제 1 프레임 기간에서의 초기 기간(T0)의 동작을 설명하면 다음과 같다.
상기 제 1 프레임 기간동안에는 제 1 교류 전압(Vac1)이 정극성을 나타내며, 제 2 교류 전압(Vac2)이 부극성을 나타낸다.
상기 초기 기간(T0)은 제 1 스테이지(ST1)의 인에이블 기간에 해당하는 기간으로서 이 초기 기간(T0)동안에는, 도 8에 도시된 바와 같이, 타이밍콘트롤러로부터 출력되는 스타트 펄스(Vst)만 하이상태를 유지하고, 나머지 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 로우상태를 유지한다.
상기 타이밍 콘트롤러로부터 출력된 스타트 펄스(Vst)는 제 1 스테이지(ST1)에 입력된다.
즉, 상기 스타트 펄스(Vst)는 상기 제 1 스테이지(ST1)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자, 제 11 스위칭소자(Tr11)의 게이트단자, 및 제 14 스위칭소자(Tr14)에 공급된다.
그러면, 상기 제 3, 제 11, 및 제 14 스위칭소자(Tr3, Tr11, Tr14)는 턴-온되며, 이때, 상기 턴-온된 제 3 스위칭소자(Tr3)를 통해 충전용 전압(VDD)이 세트 노드(Q)에 인가된다. 이에 따라, 상기 세트 노드(Q)가 충전되며, 상기 충전된 세트 노드(Q)에 게이트단자가 접속된 제 1 스테이지(ST1)의 풀업 스위칭소자(Trpu), 제 10 스위칭소자(Tr10), 및 제 13 스위칭소자(Tr13)가 턴-온된다.
상기 턴-온된 제 10 스위칭소자(Tr10)를 통해 방전용 전압(VSS)이 제 1 스테이지(ST1)의 제 1 리세트 노드(QB1)에 공급되어 상기 제 1 리세트 노드(QB1)가 방전된다. 이에 따라 상기 제 1 리세트 노드(QB1)에 게이트단자가 접속된 제 1 스테이지(ST1)의 제 1 풀다운 스위칭소자(Trpd1) 및 제 1 스위칭소자(Tr1)가 턴-오프된다.
상기 턴-온된 제 13 스위칭소자(Tr13)를 통해 방전용 전압(VSS)이 제 1 스테이지(ST1)의 제 2 리세트 노드(QB2)에 공급되어 상기 제 2 리세트 노드(QB2)가 방전된다. 이에 따라 상기 제 2 리세트 노드(QB2)에 게이트단자가 접속된 제 1 스테이지(ST1)의 제 2 풀다운 스위칭소자(Trpd2) 및 제 2 스위칭소자(Tr2)가 턴-오프된다.
한편, 상기 제 1 프레임 기간동안 상기 제 1 교류 전압(Vac1)이 정극성으로 유지되므로, 상기 제 1 교류 전압(Vac1)을 공급받는 제 1 스테이지(ST1)의 제 6 스위칭소자(Tr6) 및 제 12 스위칭소자(Tr12)는 제 1 프레임 기간동안 턴-온 상태를 유지한다. 상기 턴-온된 제 12 스위칭소자(Tr12)에 의해 제 2 리세트 노드(QB2)는 방전상태를 유지하고, 이 방전된 제 2 리세트 노드(QB2)에 게이트단자가 접속된 제 2 풀다운 스위칭소자(Trpd2) 및 제 2 스위칭소자(Tr2)는 턴-오프상태를 유지한다.
한편, 상기 턴-온된 제 6 스위칭소자(Tr6)를 통해 제 1 교류 전압(Vac1)이 제 1 스테이지(ST1)의 제 1 리세트 노드(QB1)에 공급된다. 이때, 상기 제 1 스테이지(ST1)의 제 1 리세트 노드(QB1)에는 상기 턴-온된 제 10 및 제 11 스위칭소자(Tr10, Tr11)를 통해 출력되는 방전용 전압(VSS)도 공급된다. 이에 따라, 상기 제 1 스테이지(ST1)의 제 1 리세트 노드(QB1)에는 정극성의 제 1 교류 전압(Vac1)과 부극성의 방전용 전압(VSS)이 동시에 공급된다.
그런데, 상기 방전용 전압(VSS)을 공급하는 제 10 및 제 11 스위칭소자(Tr10, Tr11)의 사이즈가 상기 제 1 교류 전압(Vac1)을 공급하는 제 6 스위칭소자(Tr6)의 사이즈보다 더 크게 설정되므로, 상기 제 1 스테이지(ST1)의 제 1 리세트 노드(QB1)는 상기 방전용 전압(VSS)으로 유지된다. 따라서, 상기 제 1 리세트 노드(QB1)는 방전되고, 이 방전된 제 1 리세트 노드(QB1)에 게이트단자가 접속된 제 1 스테이지(ST1)의 제 1 풀다운 스위칭소자(Trpd1) 및 제 1 스위칭소자(Tr1)는 턴-오프상태를 유지한다.
한편, 상기 제 1 프레임 기간동안 상기 제 2 교류 전압(Vac2)이 부극성으로 유지되므로, 상기 제 2 교류 전압(Vac2)을 공급받는 제 1 스테이지(ST1)의 제 8 및 제 9 스위칭소자(Tr8, Tr9)는 제 1 프레임 기간동안 턴-온 상태를 유지한다.
이와 같이 상기 초기 기간(T0)동안 상기 제 1 스테이지(ST1)의 세트 노드(Q)가 충전되고, 제 1 및 제 2 리세트 노드(QB1, QB2)가 방전됨에 따라 상기 제 1 스테이지(ST1)가 인에이블된다.
이 초기 기간(T0)에 상기 제 1 스테이지(ST1)에 구비된 전원 선택부(777)의 동작을 설명하면 다음과 같다.
이 초기 기간(T0)에 상기 제 1 스테이지(ST1)의 세트 노드(Q)가 충전용 전압(VDD)에 의해 충전되므로, 도 5에 도시된 바와 같이, 상기 세트 노드(Q)를 통해 충전용 전압(VSS)을 공급받는 고전위 스위칭소자(Tr_A)는 턴-온되고 저전위 스위칭소자(Tr_B)는 턴-오프된다. 그러면, 상기 충전용 전압(VDD)이 상기 턴-온된 고전위 스위칭소자(Tr_A)를 통해 전원출력단자(444)에 인가된다. 그리고, 이 전원출력단자(444)에 인가된 충전용 전압(VDD)은 제 1 및 제 2 스위칭소자(Tr1, Tr2)의 소스단자, 그리고 제 1 및 제 2 풀다운 스위칭소자(Trpd1, Trpd2)의 소스단자에 각각 공급된다. 이에 따라, 상기 제 1 및 제 2 스위칭소자(Tr1, Tr2)의 각 게이트-소스단자간 전압, 그리고 제 1 및 제 2 풀다운 스위칭소자(Trpd1, Trpd2)의 각 게이트-소스단자간 전압이 부극성을 나타낸다. 다시 말해, 이 초기 기간(T0)동안 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 제 1 풀다운 스위칭소자(Trpd1), 및 제 2 풀다운 스위칭소자(Trpd2)는 네가티브 바이어스 상태로 유지된다.
이어서, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.
상기 제 1 기간(T1)은 제 1 스테이지(ST1)의 출력 기간에 해당하는 기간으로서, 이 제 1 기간(T1)에는, 도 8에 도시된 바와 같이, 제 1 클럭펄스(CLK1)만이 하이 상태로 유지되고, 제 2 내지 제 4 클럭펄스(CLK2 내지 CLK4) 및 스타트 펄스(Vst)가 로우 상태로 유지된다.
여기서, 상기 제 1 스테이지(ST1)의 세트 노드(Q)가 상기 초기 기간(T0)동안 인가되었던 충전용 전압(VDD)에 의해 충전상태로 계속 유지됨에 따라, 상기 제 1 스테이지(ST1)의 풀업 스위칭소자(Trpu), 제 10 스위칭소자(Tr10), 및 제 13 스위칭소자(Tr13)는 턴-온 상태를 유지한다. 이때, 상기 턴-온된 풀업 스위칭소자(Trpu) 의 드레인단자에 상기 제 1 클럭펄스(CLK1)가 인가됨에 따라, 플로팅 상태의 세트 노드(Q)에 충전된 충전용 전압(VDD)은 부트스트랩핑에 의해 증폭된다.
따라서, 상기 제 1 스테이지(ST1)의 풀업 스위칭소자(Trpu)의 드레인단자에 인가된 제 1 클럭펄스(CLK1)는 상기 풀업 스위칭소자(Trpu)의 소스단자(출력단자(333))를 통해 안정적으로 출력된다. 여기서, 상기 풀업 스위칭소자(Trpu)를 통해 출력된 제 1 클럭펄스(CLK1)가 제 1 스캔펄스(Vout1)이다. 상기 제 1 스캔펄스(Vout1)는 제 3 스테이지(ST3)에 공급되어, 상기 제 3 스테이지(ST3)를 인에이블시키는 역할을 한다. 그리고, 상기 제 1 스캔펄스(Vout1)는 제 1 게이트 라인에 공급되어 상기 제 1 게이트 라인을 구동시킨다.
상기 제 1 스테이지(ST1)로부터 출력된 제 1 스캔펄스(Vout1)는 제 2 스테이지(ST2)에 구비된 제 3, 제 11, 및 제 14 스위칭소자(Tr3, Tr11, Tr14)의 각 게이트단자에 공급된다. 이에 따라, 제 1 기간(T1)에 상기 제 2 스테이지(ST2)가 인에 이블된다. 이 제 1 기간(T1)에서의 제 2 스테이지(ST2)의 인에이블 동작은 상술된 초기 기간(T0)에서의 제 1 스테이지(ST1)의 인에이블 동작과 동일하다.
이 제 1 기간(T1)에는 제 1 및 제 2 스테이지(ST1, ST2)의 세트 노드(Q)가 모두 충전상태이므로, 상기 제 1 및 제 2 스테이지(ST1, ST2)에 구비된 각 전원 선택부(777)는 모두 충전용 전압(VDD)을 출력한다.
이어서, 제 2 기간(T2)동안의 동작을 설명하면 다음과 같다.
제 2 기간(T2)은 제 2 스테이지(ST2)의 출력기간에 해당하는 기간으로서, 이 제 2 기간(T2)에는, 도 8에 도시된 바와 같이, 제 2 클럭펄스(CLK2)만이 하이 상태로 유지되고, 제 1, 제 3, 및 제 4 클럭펄스(CLK1, CLK3, CLK4), 그리고 스타트 펄스(Vst)는 로우 상태로 유지된다.
여기서, 상기 제 2 스테이지(ST2)의 세트 노드(Q)가 상기 초기 기간(T0)동안 인가되었던 충전용 전압(VDD)에 의해 충전상태로 계속 유지됨에 따라, 상기 제 2 스테이지(ST2)의 풀업 스위칭소자(Trpu), 제 10 스위칭소자(Tr10), 및 제 13 스위칭소자(Tr13)는 턴-온 상태를 유지한다. 이때, 상기 턴-온된 풀업 스위칭소자(Trpu)의 드레인단자에 상기 제 2 클럭펄스(CLK2)가 인가됨에 따라, 플로팅 상태의 세트 노드(Q)에 충전된 충전용 전압(VDD)은 부트스트랩핑에 의해 증폭된다.
따라서, 상기 제 2 스테이지(ST2)의 풀업 스위칭소자(Trpu)의 드레인단자에 인가된 제 2 클럭펄스(CLK2)는 상기 풀업 스위칭소자(Trpu)의 소스단자(출력단자(333))를 통해 안정적으로 출력된다. 여기서, 상기 풀업 스위칭소자(Trpu)를 통해 출력된 제 2 클럭펄스(CLK2)가 제 2 스캔펄스(Vout2)이다. 상기 제 2 스캔펄 스(Vout2)는 제 3 스테이지(ST3)에 공급되어, 상기 제 3 스테이지(ST3)를 인에이블시키는 역할을 한다. 그리고, 상기 제 2 스캔펄스(Vout2)는 제 2 게이트 라인에 공급되어 상기 제 2 게이트 라인을 구동시킨다.
이 제 2 기간(T2)에는 제 2 및 제 3 스테이지(ST2, ST3)의 세트 노드(Q)가 모두 충전상태이므로, 상기 제 2 및 제 3 스테이지(ST2, ST3)에 구비된 각 전원 선택부(777)는 모두 충전용 전압(VDD)을 출력한다. 반면, 이 제 2 기간(T2)에 상기 제 1 스테이지(ST1)는 디스에이블되므로, 이 제 1 스테이지(ST1)에 구비된 전원 선택부(777)는 방전용 전압(VSS)을 출력한다. 이를 좀 더 구체적으로 설명하면 다음과 같다.
즉, 상기 제 2 스테이지(ST2)로부터 출력된 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(ST1)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자에 공급된다. 그러면, 제 1 스테이지(ST1)의 제 4 스위칭소자(Tr4)는 턴-온되고, 이 턴-온된 제 4 스위칭소자(Tr4)를 통해 방전용 전압(VSS)이 상기 제 1 스테이지(ST1)의 세트 노드(Q)에 공급된다. 따라서, 상기 세트 노드(Q)는 방전되고, 상기 방전된 세트 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Trpu), 제 10 스위칭소자(Tr10), 및 제 13 스위칭소자(Tr13)가 턴-오프된다.
상기 제 1 스테이지(ST1)의 제 9 및 제 10 스위칭소자(Tr9, Tr10)가 턴-오프됨에 따라, 상기 제 1 스테이지(ST1)의 제 1 리세트 노드(QB1)에는 제 6 스위칭소자(Tr6)를 통해 출력되는 하이 상태의 제 1 교류 전압(Vac1)이 공급된다. 이에 따라, 상기 제 1 스테이지(ST1)의 제 1 리세트 노드(QB1)가 충전되고, 이 충전된 제 1 리세트 노드(QB1)에 게이트단자가 접속된 상기 제 1 스테이지(ST1)의 제 1 풀다운 스위칭소자(Trpd1) 및 제 1 스위칭소자(Tr1)가 턴-온된다.
한편, 상기 제 1 프레임 기간동안 상기 제 1 교류 전압(Vac1)이 정극성으로 유지되므로, 상기 제 1 교류 전압(Vac1)을 공급받는 제 1 스테이지(ST1)의 제 12 스위칭소자(Tr12)는 제 1 프레임 기간동안 턴-온 상태를 유지한다. 상기 턴-온된 제 12 스위칭소자(Tr12)에 의해 제 2 리세트 노드(QB2)는 방전상태를 유지하고, 이 방전된 제 2 리세트 노드(QB2)에 게이트단자가 접속된 제 2 풀다운 스위칭소자(Trpd2) 및 제 2 스위칭소자(Tr2)는 턴-오프 상태를 유지한다.
상술된 바와 같이, 제 2 기간(T2)에 상기 제 1 스테이지(ST1)의 세트 노드(Q)가 방전되므로, 상기 제 1 스테이지(ST1)의 전원 선택부(777)에 구비된 고전위 스위칭소자(Tr_A)는 턴-오프되고 저전위 스위칭소자(Tr_B)는 턴-온된다. 그러면, 방전용 전압(VSS)이 상기 턴-온된 저전위 스위칭소자(Tr_B)를 통해 제 1 및 제 2 스위칭소자(Tr1, Tr2)의 각 소스단자, 그리고 제 1 및 제 2 풀다운 스위칭소자(Trpd1, Trpd2)의 소스단자에 각각 공급된다.
이에 따라, 상기 방전용 전압(VSS)이 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 상기 제 1 스테이지(ST1)의 세트 노드(Q)에 공급되어 상기 세트 노드(Q)가 더욱 안정적으로 방전상태로 유지된다. 또한, 상기 방전용 전압(VSS)은 상기 턴-온된 제 1 풀다운 스위칭소자(Trpd1)를 통해 제 1 게이트 라인에 공급되어 상기 제 1 게이트 라인이 방전상태로 유지된다.
이와 같은 방식으로, 나머지 스테이지들이 순차적으로 인에이블 또는 디스에 이블되며, 인에이블된 스테이지 및 스캔펄스를 출력하는 스테이지에 구비된 전원 선택부(777)는 충전용 전압(VDD)을 출력하고, 그리고 디스에이블된 스테이지에 구비된 전원 선택부(777)는 방전용 전압(VSS)을 출력한다.
한편, 제 2 프레임 기간에는 제 1 교류 전압(Vac1)이 로우 상태로 유지되고 제 2 교류 전압(Vac2)이 하이 상태로 유지되므로, 각 스테이지(ST1 내지 STn+1)가 디스에이블되는 기간에, 각 스테이지(ST1 내지 STn+1)의 제 1 리세트 노드(QB1)가 방전되고 제 2 리세트 노드(QB2)가 충전됨에 따라 제 1 풀업 스위칭소자(Trpd1)는 턴-오프되고 제 2 풀업 스위칭소자(Trpd2)는 턴-온된다.
한편, 상기 전원 선택부(777)로부터의 충전용 전압(VDD) 또는 방전용 전압(VSS)은 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 제 1 풀다운 스위칭소자(Trpd1), 및 제 2 풀다운 스위칭소자(Trpd2) 중 어느 하나의 소스단자에만 공급될 수도 있다.
제 3 실시예
한편, 본 발명의 제 2 실시예에 따른 쉬프트 레지스터에서, 각 스테이지는 별도의 전원 선택부(777) 없이 구동될 수 도 있다.
도 11은 도 7에 도시된 임의의 스테이지의 또 다른 구성을 나타낸 도면이다.
도 11에 도시된 제 3 내지 제 14 스위칭소자(Tr3 내지 Tr14), 그리고 풀업 스위칭소자(Trpu)는 제 2 실시예에서 설명한 그것들과 동일하다.
도 11에 도시된 제 1 및 제 2 풀다운 스위칭소자(Trpd1, Trpd2), 그리고 제 1 및 제 2 스위칭소자(Tr1, Tr2)를 설명하면 다음과 같다.
제 k 스테이지에 구비된 제 1 풀다운 스위칭소자(Trpd1)는 제 1 리세트 노드(QB1)의 신호상태에 의해 제어되며, 제 k 스테이지의 출력단자(333)와 방전용전원라인(SSL)간에 접속된다. 다시 말해, 상기 제 k 스테이지에 구비된 제 1 풀다운 스위칭소자(Trpd1)의 게이트단자는 상기 제 1 리세트 노드(QB1)에 접속되며, 드레인단자는 상기 제 k 스테이지의 출력단자(333)에 접속되며, 그리고 소스단자는 상기 방전용전원라인(SSL)에 접속된다.
제 k 스테이지에 구비된 제 2 풀다운 스위칭소자(Trpd2)는 제 2 리세트 노드(QB2)의 신호상태에 의해 제어되며, 제 k 스테이지의 출력단자(333)와 방전용전원라인(SSL)간에 접속된다. 다시 말해, 상기 제 k 스테이지에 구비된 제 2 풀다운 스위칭소자(Trpd2)의 게이트단자는 상기 제 2 리세트 노드(QB2)에 접속되며, 드레인단자는 상기 제 k 스테이지의 출력단자(333)에 접속되며, 그리고 소스단자는 상기 방전용전원라인(SSL)에 접속된다.
제 k 스테이지에 구비된 제 1 스위칭소자(Tr1)는 제 1 리세트 노드(QB1)의 신호상태에 의해 제어되며, 세트 노드(Q)와 제 2 교류전원라인(ACL2)간에 접속된다. 다시 말해, 상기 제 k 스테이지에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 상기 제 1 리세트 노드(QB1)에 접속되며, 드레인단자는 상기 세트 노드(Q)에 접속되며, 그리고 소스단자는 상기 제 2 교류전원라인(ACL2)에 접속된다.
제 k 스테이지에 구비된 제 2 스위칭소자(Tr2)는 제 2 리세트 노드(QB2)의 신호상태에 의해 제어되며, 세트 노드(Q)와 제 1 교류전원라인(ACL1)간에 접속된 다. 다시 말해, 상기 제 k 스테이지에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 상기 제 2 리세트 노드(QB2)에 접속되며, 드레인단자는 상기 세트 노드(Q)에 접속되며, 그리고 소스단자는 상기 제 1 교류전원라인(ACL1)에 접속된다.
상술된 바와 같이, 상기 세트 노드(Q)가 충전상태일 때 제 1 및 제 2 리세트 노드(QB1, QB2)는 모두 방전상태이다. 따라서, 상기 세트 노드가(Q)가 충전상태 일때, 상기 제 1 및 제 2 스위칭소자(Tr1, Tr2)는 모두 턴-오프 상태이다.
제 1 교류 전압(Vac1)과 제 2 교류 전압(Vac2)은 동일 프레임 기간에 서로 다른 극성을 가지므로, 상기 제 1 스위칭소자(Tr1)의 소스단자와 제 2 스위칭소자의 소스단자는 서로 다른 극성의 전압이 공급된다.
예를 들어, 제 1 프레임 기간동안 상기 제 1 교류 전압(Vac1)이 정극성인 하이 상태의 전압으로 유지되고, 상기 제 2 교류 전압(Vac2)이 부극성인 로우 상태의 전압으로 유지된다면, 소스단자를 통해 상기 하이 상태의 제 1 교류 전압(Vac1)을 공급받는 제 2 스위칭소자(Tr2)가 인에이블 기간에 네가티브 바이어스 상태로 유지된다.
그리고, 제 2 프레임 기간동안 상기 제 1 교류 전압(Vac1)이 부극성인 로우 상태의 전압으로 유지되고, 상기 제 2 교류 전압(Vac2)이 정극성인 하이 상태의 전압으로 유지된다면, 소스단자를 통해 상기 하이 상태의 제 2 교류 전압(Vac2)을 공급받는 제 1 스위칭소자(Tr1)가 인에이블 기간에 네가티브 바이어스 상태로 유지된다.
한편, 디스에이블 기간에는 상기 세트 노드(Q)가 방전되고, 상기 제 1 리세 트 노드(QB1) 및 제 2 리세트 노드(QB2) 중 어느 하나가 충전되고, 나머지 하나는 방전된다.
예를 들어, 제 1 프레임 기간에 상기 제 1 리세트 노드(QB)가 하이 상태의 제 1 교류 전압(Vac1)에 의해 충전되고 제 2 리세트 노드가(QB2)가 방전용 전압(VSS)(또는 로우 상태의 제 2 교류 전압(Vac2)에 의해서 방전된다면, 상기 제 1 리세트 노드(QB1)의 게이트단자가 접속된 제 1 스위칭소자가 턴-온되고 상기 제 2 리세트 노드(QB2)의 게이트단자에 접속된 제 2 스위칭소자가 턴-오프된다. 이때, 상기 제 1 스위칭소자(Tr1)의 소스단자에는 로우 상태의 제 2 교류 전압(Vac2)이 공급되고 상기 제 2 스위칭소자(Tr2)의 드레인단자에는 하이 상태의 제 1 교류 전압(Vac1)이 공급되므로, 상기 제 1 프레임 기간내의 디스에이블 기간동안 상기 턴-온된 제 1 스위칭소자(Tr1)는 로우 상태의 제 2 교류 전압(Vac2)을 제 1 리세트 노드(QB1)에 공급하여 상기 제 1 리세트 노드(QB1)를 방전시키고 상기 턴-오프된 제 2 스위칭소자(Tr2)는 자신의 소스단자에 공급된 하이 상태의 제 1 교류 전압(Vac1)에 의해 네가티브 바이어스 상태로 유지된다.
그리고, 제 2 프레임 기간에 상기 제 1 리세트 노드(QB)가 방전용 전압(VSS)(또는 로우 상태의 제 1 교류 전압(Vac1))에 의해 방전되고 제 2 리세트 노드가(QB2)가 하이 상태의 제 2 교류 전압(Vac2)에 의해서 충전된다면, 상기 제 1 리세트 노드(QB1)의 게이트단자가 접속된 제 1 스위칭소자(Tr1)가 턴-오프되고, 상기 제 2 리세트 노드(QB2)의 게이트단자에 접속된 제 2 스위칭소자(Tr2)가 턴-온된다. 이때, 상기 제 1 스위칭소자(Tr1)의 소스단자에는 하이 상태의 제 2 교류 전 압(Vac2)이 공급되고 상기 제 2 스위칭소자(Tr2)의 드레인단자에는 로우 상태의 제 1 교류 전압(Vac1)이 공급되므로, 상기 제 2 프레임 기간내의 디스에이블 기간동안 상기 턴-오프된 제 1 스위칭소자(Tr1)는 자신의 소스단자에 공급된 하이 상태의 제 2 교류 전압(Vac2)에 의해 네가티브 바이어스 상태로 유지되고 상기 턴-온된 제 2 스위칭소자(Tr2)는 로우 상태의 제 1 교류 전압(Vac1)을 제 2 리세트 노드(QB2)에 공급하여 상기 제 2 리세트 노드(QB2)를 방전시킨다.
제 4 실시예
도 12는 도 7에 도시된 임의의 스테이지의 또 다른 구성을 나타낸 도면이다.
도 12에 도시된 제 1 내지 제 14 스위칭소자(Tr1 내지 Tr14)와 풀업 스위칭소자(Trpu)는, 도 11에 도시된 그것들과 동일하다.
제 k 스테이지에 구비된 제 1 풀다운 스위칭소자(Trpd1)는 제 1 리세트 노드(QB1)의 신호상태에 의해 제어되며, 제 k 스테이지의 출력단자(333)와 제 2 교류전원라인(ACL2)간에 접속된다. 다시 말해, 상기 제 k 스테이지에 구비된 제 1 풀다운 스위칭소자(Trpd1)의 게이트단자는 상기 제 1 리세트 노드(QB1)에 접속되며, 드레인단자는 상기 제 k 스테이지의 출력단자(333)에 접속되며, 그리고 소스단자는 상기 제 2 교류전원라인(ACL2)에 접속된다.
상기 제 1 풀다운 스위칭소자(Trpd1)는 제 1 스위칭소자(Tr1)가 네가티브 바이어스 상태로 유지될 때 동일하게 네가티브 바이어스 상태로 유지되며, 디스에이블 기간에는 로우 상태의 제 2 교류 전압(Vac2)을 해당 게이트 라인에 공급한다.
제 k 스테이지에 구비된 제 2 풀다운 스위칭소자(Trpd2)는 제 2 리세트 노드(QB2)의 신호상태에 의해 제어되며, 제 k 스테이지의 출력단자(333)와 제 1 교류전원라인(ACL1)간에 접속된다. 다시 말해, 상기 제 k 스테이지에 구비된 제 2 풀다운 스위칭소자(Trpd2)의 게이트단자는 상기 제 2 리세트 노드(QB2)에 접속되며, 드레인단자는 상기 제 k 스테이지의 출력단자(333)에 접속되며, 그리고 소스단자는 상기 제 1 교류전원라인(ACL1)에 접속된다.
상기 제 2 풀다운 스위칭소자(Trpd2)는 제 2 스위칭소자(Tr2)가 네가티브 바이어스 상태로 유지될 때 동일하게 네가티브 바이어스 상태로 유지되며, 디스에이블 기간에는 로우 상태의 제 1 교류 전압(Vac1)을 해당 게이트 라인에 공급한다.
한편, 상기 스테이지들(ST1 내지 STn+1)은 상술된 클럭펄스들(CLK1 내지 CLK4) 대신에, 도 13에 도시된 바와 같은 클럭펄스들(CLK1 내지 CLK4)을 공급받을 수 있다.
도 13은 출력기간이 중첩된 제 1 내지 제 4 클럭펄스들(CLK1 내지 CLK4)의 타이밍도를 나타낸 도면이다.
본 발명에서는, 도 13에 도시된 바와 같이 펄스폭 구간이 중첩된 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)가 사용될 수 있다. 즉, 도 13에 도시된 바와 같이, 상기 제 m 클럭펄스의 펄스폭 구간 중 후반 1/2 구간이 제 m+1 클럭펄스의 펄스폭 구간 중 전반 1/2 구간과 중첩되어 있다. 여기서, m은 자연수이다.
상기 충첩되는 펄스폭의 구간 길이는 상기 1/2 구간에 해당하는 길이에만 한정되지 않으며 얼마든지 조절 가능하다.
이와 같이 중첩된 클럭펄스들(CLK1 내지 CLK4)이 사용될 경우, 각 스테이지로부터 출력되는 스캔펄스(Vout1 내지 Voutn+1)의 펄스폭도 서로 중첩된다.
또한, 도 13에 도시된 중첩된 클럭펄스들(CLK1 내지 CLK4)이 사용될 경우, 제 k 스테이지는 제 k-1 스테이지로부터의 스캔펄스가 아닌 제 k-2 스테이지로부터의 스캔펄스에 의해 인에이블되며, 제 k+1 스테이지로부터의 스캔펄스가 아닌 제 k+2 스테이지로부터의 스캔펄스에 의해 디스에이블된다.
상기 클럭펄스들의 수 및 상기 클럭펄스들간의 중첩되는 펄스폭의 길이에 따라 제 k 스테이지와 접속된 전단 스테이지 및 후단 스테이지의 위치는 얼마든지 가변 가능하다.
상술된 각 스위칭소자(제 1 내지 제 14 스위칭소자(Tr1 내지 Tr14), 풀업 스위칭소자(Trpu). 풀다운 스위칭소자(Trpd), 제 1 및 제 2 풀다운 스위칭소자(Trpd1, Trpd2), 고전위 스위칭소자(Tr_A), 및 저전위 스위칭소자(Tr_B)는 MOS(Metal Oxide Semi-conductor)가 될 수 있으며, 이들 각각의 반도체층은 아몰퍼스 실리콘(amorphous silicon)으로 이루어진다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 제 1 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 2는 도 1의 각 스테이지에 공급 또는 출력되는 각종 신호들의 타이밍도를 나타낸 도면
도 3은 도 1에 도시된 임의의 스테이지의 구성을 나타낸 도면
도 4는 전원 선택부로부터의 출력에 따라 제 1 스위칭소자의 게이트-소스간 전압의 극성 변화를 설명하기 위한 도면
도 5는 전원 선택부의 상세 구성도
도 6은 도 3에 도시된 회로 구조를 갖는 제 1 내지 제 3 스테이지를 나타낸 도면
도 7은 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 8은 도 7의 각 스테이지에 공급 또는 출력되는 각종 신호들의 타이밍도를 나타낸 도면이다.
도 9는 도 7에 도시된 임의의 스테이지의 구성을 나타낸 도면
도 10은 도 9에 도시된 회로 구조를 갖는 제 1 내지 제 3 스테이지를 나타낸 도면
도 11은 도 7에 도시된 임의의 스테이지의 또 다른 구성을 나타낸 도면
도 12는 도 7에 도시된 임의의 스테이지의 또 다른 구성을 나타낸 도면
도 13은 출력기간이 중첩된 제 1 내지 제 4 클럭펄스들의 타이밍도를 나타낸 도면
* 도면의 주요부에 대한 설명:
Tr: 스위칭소자 Trpu: 풀업 스위칭소자
Trpd: 풀다운 스위칭소자 Q: 세트 노드
QB: 리세트 노드 333: 출력단자
CLK: 클럭펄스 CL: 클럭전송라인
Vout: 스캔펄스 VDD: 충전용 전압원
VSS: 방전용 전압원 777: 전원 선택부
NC: 노드 제어부 OP: 출력부

Claims (8)

  1. 순차적으로 스캔펄스를 출력하는 다수의 스테이지들을 포함하며;
    각 스테이지는, 세트 노드 및 리세트 노드의 신호상태를 제어하는 노드 제어부와; 상기 세트 노드 및 리세트 노드의 신호상태에 의해 제어되어 출력단자를 통해 스캔펄스를 출력하는 출력부와; 상기 세트 노드의 신호상태에 따라 고전위 전압 및 저전위 전압 중 어느 하나를 선택하고 이를 전원출력단자를 통해 출력하는 전원 선택부를 포함하며; 그리고,
    상기 노드 제어부는, 상기 리세트 노드의 신호상태에 의해 제어되며, 상기 세트 노드와 상기 전원 선택부의 전원출력단자간에 접속된 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 전원선택부는,
    상기 세트 노드가 충전상태일 때 고전위 전압을 선택하여 출력하고, 상기 세트 노드가 방전상태일 때 저전위 전압을 선택하여 출력함을 특징으로 하는 쉬프트 레지스터.
  3. 제 1 항에 있어서,
    상기 각 스테이지의 출력부는
    상기 세트 노드의 신호상태에 의해 제어되며, 위상차를 갖는 적어도 2개의 클럭펄스들 중 어느 하나를 전송하는 클럭전송라인과 상기 출력단자간에 접속된 풀업 스위칭소자; 및,
    상기 리세트 노드의 신호상태에 의해 제어되며, 상기 출력단자와 상기 전원출력단자간에 접속된 풀다운 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  4. 순차적으로 스캔펄스를 출력하는 다수의 스테이지들을 포함하며;
    각 스테이지는, 세트 노드, 제 1 리세트 노드, 및 제 2 리세트 노드의 신호상태를 제어하는 노드 제어부와; 상기 세트 노드, 제 1 리세트 노드, 및 제 2 리세트 노드의 신호상태에 의해 제어되어 출력단자를 통해 스캔펄스를 출력하는 출력부와; 상기 세트 노드의 신호상태에 따라 고전위 전압 및 저전위 전압 중 어느 하나를 선택하고 이를 전원출력단자를 통해 출력하는 전원 선택부를 포함하며; 그리고,
    상기 노드 제어부는,
    상기 제 1 리세트 노드의 신호상태에 의해 제어되며, 상기 세트 노드와 상기 전원 선택부의 전원출력단자간에 접속된 제 1 스위칭소자와;
    상기 제 2 리세트 노드의 신호상태에 의해 제어되며, 상기 세트 노드와 상기 전원출력단자간에 접속된 제 2 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  5. 삭제
  6. 제 4 항에 있어서,
    각 스테이지의 출력부는,
    상기 세트 노드의 신호상태에 의해 제어되며, 위상차를 갖는 적어도 2개의 클럭펄스들 중 어느 하나를 전송하는 클럭전송라인과 스테이지의 출력단자간에 접속된 풀업 스위칭소자;
    상기 제 1 리세트 노드의 신호상태에 의해 제어되며, 상기 출력단자와 전원출력단자간에 접속된 제 1 풀다운 스위칭소자; 및,
    상기 제 2 리세트 노드의 신호상태에 의해 제어되며, 상기 출력단자와 전원출력단자간에 접속된 제 2 풀다운 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  7. 자신의 출력단자를 통해 순차적으로 스캔펄스를 출력하는 다수의 스테이지들을 포함하며;
    각 스테이지는, 세트 노드, 제 1 리세트 노드, 및 제 2 리세트 노드의 신호상태를 제어하는 노드 제어부와; 상기 세트 노드, 제 1 리세트 노드, 및 제 2 리세트 노드의 신호상태에 의해 제어되어 출력단자를 통해 스캔펄스를 출력하는 출력부를 포함하며;
    상기 노드 제어부는, 상기 제 1 리세트 노드에 공급된 제 1 교류전압에 의해 제어되며, 상기 세트 노드와 제 2 교류전압을 전송하는 제 2 교류전원라인간에 접속된 제 1 스위칭소자와; 상기 제 2 리세트 노드에 공급된 제 2 교류전압에 의해 제어되며, 상기 세트 노드와 상기 제 1 교류전압을 전송하는 제 1 교류전원라인간에 접속된 제 2 스위칭소자를 포함하며; 그리고,
    상기 제 1 교류전압과 제 2 교류전압이 서로 반대의 위상을 갖는 것을 특징으로 하는 쉬프트 레지스터.
  8. 제 7 항에 있어서,
    각 스테이지의 출력부는,
    상기 세트 노드의 신호상태에 의해 제어되며, 위상차를 갖는 적어도 2개의 클럭펄스들 중 어느 하나를 전송하는 클럭전송라인과 출력단자간에 접속된 풀업 스위칭소자;
    상기 제 1 리세트 노드의 신호상태에 의해 제어되며, 상기 출력단자와 제 2 교류전원라인간에 접속된 제 1 풀다운 스위칭소자; 및,
    상기 제 2 리세트 노드의 신호상태에 의해 제어되며, 상기 출력단자와 제 1 교류전원라인간에 접속된 제 2 풀다운 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102135928B1 (ko) * 2013-12-31 2020-07-20 엘지디스플레이 주식회사 쉬프트 레지스터 및 그 제조방법, 그리고 쉬프트 레지스터를 이용한 영상 표시장치
KR102540315B1 (ko) * 2015-12-17 2023-06-02 엘지디스플레이 주식회사 액정 표시 장치
KR102040601B1 (ko) * 2018-04-10 2019-11-06 성균관대학교산학협력단 게이트 구동 회로 및 이를 포함하는 디스플레이 장치
CN109671383A (zh) * 2019-01-28 2019-04-23 京东方科技集团股份有限公司 栅极驱动单元、栅极驱动方法、栅极驱动电路和显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050104895A (ko) * 2004-04-30 2005-11-03 엘지.필립스 엘시디 주식회사 쉬프트 레지스터 및 그 구동 방법
KR20060134530A (ko) * 2005-06-23 2006-12-28 엘지.필립스 엘시디 주식회사 게이트 드라이버
KR20070003564A (ko) * 2005-06-30 2007-01-05 엘지.필립스 엘시디 주식회사 쉬프트 레지스터
KR20070109464A (ko) * 2006-05-11 2007-11-15 엘지.필립스 엘시디 주식회사 게이트 구동회로

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050104895A (ko) * 2004-04-30 2005-11-03 엘지.필립스 엘시디 주식회사 쉬프트 레지스터 및 그 구동 방법
KR20060134530A (ko) * 2005-06-23 2006-12-28 엘지.필립스 엘시디 주식회사 게이트 드라이버
KR20070003564A (ko) * 2005-06-30 2007-01-05 엘지.필립스 엘시디 주식회사 쉬프트 레지스터
KR20070109464A (ko) * 2006-05-11 2007-11-15 엘지.필립스 엘시디 주식회사 게이트 구동회로

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