KR20070003564A - 쉬프트 레지스터 - Google Patents

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KR20070003564A
KR20070003564A KR1020060053812A KR20060053812A KR20070003564A KR 20070003564 A KR20070003564 A KR 20070003564A KR 1020060053812 A KR1020060053812 A KR 1020060053812A KR 20060053812 A KR20060053812 A KR 20060053812A KR 20070003564 A KR20070003564 A KR 20070003564A
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엘지.필립스 엘시디 주식회사
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Abstract

본 발명은 풀다운 트랜지스터의 열화를 방지할 수 있는 쉬프트 레지스터에 관한 것으로, 풀다운 트랜지스터의 게이트단자가 접속된 노드를 매 기간마다 교번적으로 충전/방전시켜 상기 풀다운 트랜지스터가 매 기간마다 턴-온 또는 턴-오프되도록 함으로써, 상기 풀다운 트랜지스터의 열화를 방지할 수 있는 쉬프트 레지스터를 제공함에 그 특징이 있다.
액정표시장치, 쉬프트 레지스터, 스캔펄스, 풀업 트랜지스터, 풀다운 트랜지스터, 열화

Description

쉬프트 레지스터{A shifter register}
도 1은 종래의 쉬프트 레지스터를 나타낸 도면
도 2는 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 3은 도 2의 제 2 스테이지의 상세 구성도
도 4는 제 2 스테이지에 구비된 노드 제어부 및 출력부의 회로구성을 나타낸 도면
도 5는 도 4의 회로구성을 갖는 제 1 내지 제 3 스테이지를 나타낸 도면
도 6은 도 5의 스테이지로부터 출력된 스캔펄스, 및 상기 스테이지에 공급되는 각종 신호의 타이밍도를 나타낸 도면
도 7은 도 2의 제 2 스테이지의 또 다른 회로구성을 나타낸 도면
도 8은 도 7의 회로구성을 갖는 제 1 내지 제 3 스테이지를 나타낸 도면
도 9는 도 2의 제 2 스테이지의 또 다른 회로구성을 나타낸 도면
도 10은 도 9의 회로구성을 갖는 제 1 내지 제 3 스테이지를 나타낸 도면
도 11은 도 2의 제 2 스테이지의 또 다른 회로구성을 나타낸 도면
도 12는 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 13은 도 12의 제 2 스테이지의 상세 구성도
도 14는 도 13의 제 2 스테이지에 구비된 노드 제어부 및 출력부의 회로구성 을 나타낸 도면
도 15는 도 13의 제 2 스테이지의 또 다른 회로구성을 나타낸 도면
＊도면의 주요부에 대한 부호 설명*
BST1 내지 BSTn : 제 1 내지 제 n 스테이지 BSTn+1 : 제 1 더미 스테이지
BSTn+2 : 제 2 더미 스테이지 VDD : 제 1 전압원
VSS : 제 2 전압원 Vout1 내지 Voutn+2 : 제 1 내지 제 n+2 스캔펄스
본 발명은 액정표시장치의 쉬프트 레지스터에 관한 것으로, 특히 노드의 전압 극성을 매 기간마다 반전시켜 풀다운 트랜지스터의 열화를 방지할 수 있는 쉬프트 레지스터에 대한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.
상기 액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다.
상기 화소전극들 각각은 스위칭 소자인 박막트랜지스터(TFT; Thin Film Transistor)의 소스단자 및 드레인단자를 경유하여 상기 데이터 라인에 접속된다. 상기 박막트랜지스터는 상기 게이트 라인을 경유하여 게이트단자에 인가되는 스캔펄스에 의해 턴-온되어, 상기 데이터 라인의 데이터 신호가 상기 화소전압에 충전되도록 한다.
한편, 상기 구동회로는 상기 게이트 라인들을 구동하기 위한 게이트 드라이버와, 상기 데이터 라인들을 구동하기 위한 데이터 드라이버와, 상기 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 콘트롤러와, 액정표시장치에서 사용되는 여러 가지의 구동전압들을 공급하는 전원공급부를 구비한다.
상기 타이밍 콘트롤러는 상기 게이트 드라이버 및 상기 데이터 드라이버의 구동 타이밍을 제어함과 아울러 상기 데이터 드라이버에 화소데이터 신호를 공급한다. 그리고, 상기 전원공급부는 입력 전원을 승압 또는 감압하여 액정표시장치에서 필요로 하는 공통전압(VCOM), 게이트 하이전압 신호(VGH), 게이트 로우전압 신호(VGL) 등과 같은 구동전압들을 생성한다. 그리고, 상기 게이트 드라이버는 스캔펄스를 게이트 라인들에 순차적으로 공급하여 액정패널상의 액정셀들을 1라인분씩 순차적으로 구동한다. 그리고, 상기 데이터 드라이버는 게이트 라인들 중 어느 하나에 스캔펄스가 공급될 때마다 데이터 라인들 각각에 화소 전압신호를 공급한다. 이에 따라, 액정표시장치는 액정셀별로 화소전압신호에 따라 화소전극과 공통전극 사이에 인가되는 전계에 의해 광투과율을 조절함으로써 화상을 표시한다.
여기서, 상기 게이트 드라이버는 상술한 바와 같은 스캔펄스들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비한다. 이를 첨부된 도면을 참조하여 좀 더 구체적으로 설명하면 다음과 같다.
도 1은 종래의 쉬프트 레지스터를 나타낸 도면이다.
종래의 쉬프트 레지스터는, 도 1에 도시된 바와 같이, 서로 종속적으로 연결된 n개의 스테이지들(AST1 내지 ASTn) 및 하나의 더미 스테이지(ASTn+1)로 구성된다. 여기서, 각 스테이지들(AST1 내지 ASTn+1)은 하나씩의 스캔펄스(Vout1 내지 Voutn+1)를 출력하며, 이때 상기 제 1 스테이지(AST1)부터 더미 스테이지(ASTn+1)까지 차례로 스캔펄스(Vout1 내지 Voutn+1)를 출력한다. 이때, 상기 더미 스테이지(ASTn+1)를 제외한 상기 스테이지들(AST1 내지 ASTn)로부터 출력된 스캔펄스들(Vout1 내지 Voutn)은 상기 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다.
이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(AST1 내지 ASTn+1)는 제 1 전압원(VDD) 및 제 2 전압원(VSS)과, 그리고 서로 순차적인 위상차를 갖는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 두 개의 클럭펄스를 인가받는다. 여기서, 상기 제 1 전압원(VDD)은 정극성의 전압원을 의미하며, 상기 제 2 전압원(VSS)은 접지전압을 의미한다.
한편, 상기 스테이지들(AST1 내지 ASTn+1) 중 가장 상측에 위치한 제 1 스테이지(AST1)는, 상기 제 1 전압원(VDD), 제 2 전압원(VSS), 및 상기 두 개의 클럭펄스 외에도 스타트 펄스(SP)를 공급받는다.
이와 같이 구성된 종래의 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.
먼저, 타이밍 콘트롤러(도시되지 않음)로부터의 스타트 펄스(SP)가 제 1 스테이지(AST1)에 인가되면, 상기 제 1 스테이지(AST1)는 상기 스타트 펄스(SP)에 응답하여 인에이블된다.
이어서, 상기 인에이블된 제 1 스테이지(AST1)는 타이밍 콘트롤러로부터의 제 1 및 제 2 클럭펄스(CLK1 내지 CLK2)를 입력받아 제 1 스캔펄스(Vout1)를 출력하고, 이를 제 1 게이트 라인과 제 2 스테이지(AST2)에 함께 공급한다. 그러면, 상기 제 2 스테이지(AST2)는 상기 제 1 스캔펄스(Vout1)에 응답하여 인에이블된다.
이어서, 상기 인에이블된 제 2 스테이지(AST2)는 상기 타이밍 콘트롤러로부터의 제 2 및 제 3 클럭펄스(CLK2, CLK3)를 입력받아 제 2 스캔펄스(Vout2)를 출력하고, 이를 제 2 게이트 라인, 제 3 스테이지(AST3) 및 상기 제 1 스테이지(AST1)에 함께 공급한다. 그러면, 상기 제 2 스캔펄스(Vout2)에 응답하여 상기 제 3 스테이지(AST3)는 인에이블되고, 또한, 상기 제 2 스캔펄스(Vout2)에 응답하여 상기 제 1 스테이지(AST1)는 디스에이블되어 제 2 전압원(VSS)을 상기 제 1 게이트 라인에 공급한다.
이어서, 상기 인에이블된 제 3 스테이지(AST3)는 상기 타이밍 콘트롤러로부터의 제 3 및 제 4 클럭펄스(CLK3, CLK4)를 입력받아 제 3 스캔펄스(Vout3)를 출력하고, 이를 제 3 게이트 라인, 제 4 스테이지(AST4) 및 상기 제 2 스테이지(AST2)에 함께 공급한다. 그러면, 상기 제 3 스캔펄스(Vout3)에 응답하여 상기 제 4 스테이지(AST4)는 인에이블되고, 또한, 상기 제 3 스캔펄스(Vout3)에 응답하여 상기 제 2 스테이지(AST2)는 디스에이블되어 제 2 전압원(VSS)을 상기 제 2 게이트 라인에 공급한다.
이와 같은 방식으로, 나머지 제 4 내지 제 n 스테이지(AST4 내지 ASTn)까지 순차적으로 제 4 내지 제 n 스캔펄스(Voutn)를 출력하여 상기 제 4 내지 제 n 게이트 라인에 순차적으로 인가한다. 결국, 상기 제 1 내지 제 n 게이트 라인은 상기 순차적으로 출력되는 제 1 내지 제 n 스캔펄스(Vout1 내지 Voutn)에 의해 차례로 스캐닝된다.
한편, 상기 더미 스테이지(ASTn+1)는 상기 제 n 스테이지(ASTn)로부터의 제 n 스캔펄스(Voutn)에 응답하여 인에이블된 후, 상기 타이밍 콘트롤러로부터의 두 개의 클럭펄스를 입력받아 제 n+1 스캔펄스(Voutn+1)를 상기 제 n 스테이지(ASTn)에 공급하여, 상기 제 n 스테이지(ASTn)가 디스에이블되어 제 n 게이트 라인에 상기 제 2 전압원(VSS)을 제공할 수 있도록 한다. 다시말하면, 상기 더미 스테이지(ASTn+1)는 단지 상기 제 n 스테이지(ASTn)가 제 2 전압원(VSS)을 출력할 수 있도록 상기 제 n+1 스캔펄스(Voutn+1)를 제공할 뿐, 상기 제 n+1 스캔펄스(Voutn+1)를 게이트 라인에는 공급하지 않는다. 따라서, 상기 더미 스테이지(ASTn+1)를 포함한 전체 스테이지의 수는 상기 게이트 라인의 수보다 항상 1개가 더 많게 된다
일반적으로, 상기 제 1 내지 제 n 스테이지(AST1 내지 ASTn), 그리고 더미 스테이지(ASTn+1)는 제 1 및 제 2 노드의 충전 및 방전 상태를 제어하기 위한 노드 제어부와, 상기 제 1 및 제 2 노드의 상태에 따라 스캔펄스 또는 제 2 전압원(VSS)을 출력하여, 이를 액정패널의 게이트 라인에 공급하는 출력부를 갖는다.
상기 출력부는 상기 제 1 노드에 게이트단자가 접속된 풀업 트랜지스터와, 상기 제 2 노드에 게이트단자가 접속된 풀다운 트랜지스터를 포함한다.
여기서, 상기 제 1 노드와 제 2 노드는 서로 교번적으로 충전 및 방전되는데, 구체적으로 상기 제 1 노드가 충전된 상태일 때에는 상기 제 2 노드가 방전된 상태를 유지하며, 상기 제 2 노드가 충전된 상태일 때에는 상기 제 1 노드가 방전된 상태를 유지하게 된다. 이때, 상기 각 스테이지(AST1 내지 ASTn+1)는 한 프레임의 한 수평기간(1H)에만 스캔펄스를 출력하고, 나머지 기간동안에는 제 2 전압원을 출력하게 된다. 따라서, 상기 출력부의 풀업 트랜지스터는 한 수평기간만 턴-온되며, 상기 풀다운 트랜지스터는 상기 기간을 제외한 나머지 기간동안 턴-온상태를 유지한다. 즉, 상기 풀다운 트랜지스터는 한 프레임중 대부분의 기간동안 턴-온상태를 유지한다. 이로 인해, 상기 풀다운 트랜지스터의 열화가 가속화된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 풀다운 트랜지스터의 게이트단자가 접속된 노드를 매 기간마다 교번적으로 충전/방전시켜 상기 풀다운 트랜지스터가 매 기간마다 턴-온 또는 턴-오프되도록 함으로써, 상기 풀다운 트랜지스터의 열화를 방지할 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 쉬프트 레지스터는, 서로 종속적으로 접속되어, 순차적으로 스캔펄스를 출력하는 다수개의 스테 이지를 구비한 쉬프트 레지스터에 있어서, 제 1 클럭펄스 및 상기 제 1 클럭펄스보다 위상지연되어 출력되는 제 2 클럭펄스를 공통으로 공급받는 각 스테이지가, 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 고전위 전압원으로 충전시키는 제 1 스위칭소자; 상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드를 저전위 전압원으로 방전시키는 제 2 스위칭소자; 상기 제 1 노드에 충전된 고전위 전압원에 응답하여, 제 2 노드를 저전위 전압원으로 방전시키는 제 3 스위칭소자; 이전단 스테이지로부터 출력된 스캔펄스에 동기된 상기 제 1 클럭펄스에 응답하여, 제 2 노드를 저전위 전압원으로 방전시키는 제 4 스위칭소자; 상기 제 2 클럭펄스에 응답하여, 제 2 노드를 상기 제 2 클럭펄스로 충전시키는 제 5 스위칭소자; 상기 제 2 노드에 충전된 제 2 클럭펄스에 응답하여, 상기 제 1 노드를 저전위 전압원으로 방전시키는 제 6 스위칭소자; 다음단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 1 노드를 저전위 전압원으로 방전시키는 제 7 스위칭소자; 상기 제 1 노드에 충전된 고전위 전압원에 응답하여, 상기 제 2 클럭펄스를 스캔펄스로서 출력하고, 이를 액정패널의 게이트 라인, 이전단 스테이지, 및 다음단 스테이지에 공급하는 풀업 스위칭소자; 및, 상기 제 2 노드에 충전된 제 2 클럭펄스에 응답하여, 저전위 전압원을 상기 액정패널의 게이트 라인, 이전단 스테이지, 및 다음단 스테이지에 공급하는 풀다운 스위칭소자를 포함하여 구성됨을 그 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 쉬프트 레지스터는, 서로 종속적으로 접속되어, 순차적으로 스캔펄스를 출력하는 다수개의 스테이지를 구비한 쉬프트 레지스터에 있어서, 제 1 클럭펄스 및 상기 제 1 클럭펄스보다 위상지연되어 출력되는 제 2 클럭펄스를 공통으로 공급받는 각 스테이지가, 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 상기 스타트 펄스 또는 상기 스캔펄스로 충전시키는 제 1 스위칭소자; 상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드를 저전위 전압원으로 방전시키는 제 2 스위칭소자; 상기 제 1 노드에 충전된 스타트 펄스 또는 스캔펄스에 응답하여, 제 2 노드를 저전위 전압원으로 방전시키는 제 3 스위칭소자; 이전단 스테이지로부터 출력된 스캔펄스에 동기된 상기 제 1 클럭펄스에 응답하여, 제 2 노드를 저전위 전압원으로 방전시키는 제 4 스위칭소자; 상기 제 2 클럭펄스에 응답하여, 제 2 노드를 상기 제 2 클럭펄스로 충전시키는 제 5 스위칭소자; 상기 제 2 노드에 충전된 제 2 클럭펄스에 응답하여, 상기 제 1 노드를 저전위 전압원으로 방전시키는 제 6 스위칭소자; 다음단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 1 노드를 저전위 전압원으로 방전시키는 제 7 스위칭소자; 상기 제 1 노드에 충전된 고전위 전압원에 응답하여, 상기 제 2 클럭펄스를 스캔펄스로서 출력함과 아울러, 이를 이전단 스테이지 및 다음단 스테이지에 공급하는 풀업 스위칭소자; 및, 상기 제 2 노드에 충전된 제 2 클럭펄스에 응답하여, 저전위 전압원을 출력함과 아울러, 이를 이전단 스테이지 및 다음단 스테이지에 공급하는 풀다운 스위칭소자를 포함하여 구성됨을 그 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 쉬프트 레지스터는, 서로 종속적으로 접속되어, 순차적으로 스캔펄스를 출력하는 다수개의 스테이지를 구비한 쉬프트 레지스터에 있어서, 제 1 클럭펄스 및 상기 제 1 클럭펄스보다 위상지연되어 출력되는 제 2 클럭펄스를 공통으로 공급받는 각 스테이지가, 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 고전위 전압원으로 충전시키는 제 1 스위칭소자; 상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드를 저전위 전압원으로 방전시키는 제 2 스위칭소자; 상기 제 1 노드에 충전된 고전위 전압원에 응답하여, 제 2 노드를 저전위 전압원으로 방전시키는 제 3 스위칭소자; 이전단 스테이지로부터 출력된 스캔펄스에 동기된 제 1 클럭펄스에 응답하여, 저전위 전압원을 출력하는 제 4 스위칭소자; 상기 제 2 클럭펄스에 응답하여, 상기 제 2 클럭펄스를 출력하는 제 5 스위칭소자; 상기 제 4 스위칭소자를 통해 공급되는 저전위 전압원과 상기 제 5 스위칭소자를 통해 공급되는 제 2 클럭펄스에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 노드를 상기 제 2 클럭펄스로 충전시키는 제 6 스위칭소자; 상기 제 2 노드에 충전된 제 2 클럭펄스에 응답하여, 제 1 노드를 저전위 전압원으로 방전시키는 제 7 스위칭소자; 상기 제 1 클럭펄스에 응답하여, 제 2 노드를 저전위 전압원으로 방전시키는 제 8 스위칭소자; 다음단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 저전위 전압원으로 방전시키는 제 9 스위칭소자; 상기 제 1 노드에 충전된 상기 스타트 펄스 또는 상기 스캔펄스에 응답하여, 상기 제 2 클럭펄스를 스캔펄스로서 출력함과 아울러, 이를 이전단 스테이지 및 다음단 스테이지에 공급하는 풀업 스위칭소자; 및, 상기 제 2 노드에 충전된 제 2 클럭펄스에 응답하여, 저전위 전압원을 액정패널의 게이트 라인, 이전단 스테이지, 및 다음단 스테이 지에 공급하는 풀다운 스위칭소자를 포함하여 구성됨을 그 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 쉬프트 레지스터는, 서로 종속적으로 접속되어, 순차적으로 스캔펄스를 출력하는 다수개의 스테이지를 구비한 쉬프트 레지스터에 있어서, 제 1 클럭펄스 및 상기 제 1 클럭펄스보다 위상지연되어 출력되는 제 2 클럭펄스를 공통으로 공급받는 각 스테이지가, 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 상기 스타트 펄스 또는 상기 스캔펄스로 충전시키는 제 1 스위칭소자; 상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드를 저전위 전압원으로 방전시키는 제 2 스위칭소자; 상기 제 1 노드에 충전된 상기 스타트 펄스 또는 상기 스캔펄스에 응답하여, 제 2 노드를 저전위 전압원으로 방전시키는 제 3 스위칭소자; 이전단 스테이지로부터 출력된 스캔펄스에 동기된 제 1 클럭펄스에 응답하여, 저전위 전압원을 출력하는 제 4 스위칭소자; 상기 제 2 클럭펄스에 응답하여, 상기 제 2 클럭펄스를 출력하는 제 5 스위칭소자; 상기 제 4 스위칭소자를 통해 공급되는 저전위 전압원과 상기 제 5 스위칭소자를 통해 공급되는 제 2 클럭펄스에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 노드를 상기 제 2 클럭펄스로 충전시키는 제 6 스위칭소자; 상기 제 2 노드에 충전된 제 2 클럭펄스에 응답하여, 제 1 노드를 저전위 전압원으로 방전시키는 제 7 스위칭소자; 상기 제 1 클럭펄스에 응답하여, 제 2 노드를 저전위 전압원으로 방전시키는 제 8 스위칭소자; 다음단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 저전위 전압원으로 방전시키는 제 9 스위칭소자; 상기 제 1 노드에 충전된 상기 스타트 펄스 또는 상기 스캔펄스에 응답하여, 상기 제 2 클럭펄스를 스캔펄스로서 출력하고, 이를 액정패널의 게이트 라인, 이전단 스테이지, 및 다음단 스테이지에 공급하는 풀업 스위칭소자; 및, 상기 제 2 노드에 충전된 제 2 클럭펄스에 응답하여, 저전위 전압원을 출력함과 아울러, 이를 이전단 스테이지 및 다음단 스테이지에 공급하는 풀다운 스위칭소자를 포함하여 구성됨을 그 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 쉬프트 레지스터는, 서로 종속적으로 접속되어, 순차적으로 스캔펄스를 출력하는 다수개의 스테이지를 구비한 쉬프트 레지스터에 있어서, 제 1 클럭펄스 및 상기 제 1 클럭펄스보다 위상지연되어 출력되는 제 2 클럭펄스를 공통으로 공급받는 각 스테이지가, 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 고전위 전압원으로 충전시키는 제 1 스위칭소자; 상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드를 저전위 전압원으로 방전시키는 제 2 스위칭소자; 상기 제 1 노드에 충전된 고전위 전압원에 응답하여, 제 2 노드를 저전위 전압원으로 방전시키는 제 3 스위칭소자; 이전단 스테이지로부터 출력된 스캔펄스에 동기된 제 1 클럭펄스에 응답하여, 저전위 전압원을 출력하는 제 4 스위칭소자; 상기 제 2 클럭펄스에 응답하여, 상기 제 2 클럭펄스를 출력하는 제 5 스위칭소자; 상기 제 4 스위칭소자를 통해 공급되는 저전위 전압원과 상기 제 5 스위칭소자를 통해 공급되는 제 2 클럭펄스에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 노드를 상기 제 2 클럭펄스로 충전시키는 제 6 스위칭소자; 상기 제 2 노드에 충전된 제 2 클럭펄스에 응답하여, 제 1 노드를 저전위 전압원으로 방전 시키는 제 7 스위칭소자; 상기 제 1 클럭펄스에 응답하여, 제 2 노드를 저전위 전압원으로 방전시키는 제 8 스위칭소자; 다음단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 저전위 전압원으로 방전시키는 제 9 스위칭소자; 상기 제 1 노드에 충전된 고전위 전압원에 응답하여, 상기 제 2 클럭펄스를 이전단 스테이지 및 다음단 스테이지에 공급하는 제 1 풀업 스위칭소자; 상기 제 2 노드에 충전된 제 2 클럭펄스에 응답하여, 저전위 전압원을 이전단 스테이지 및 다음단 스테이지에 공급하는 제 1 풀다운 스위칭소자; 상기 제 1 노드에 충전된 고전위 전압원에 응답하여, 상기 제 2 클럭펄스를 스캔펄스로서 출력하는 제 2 풀업 스위칭소자를 포함하여 구성된 것을 그 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 쉬프트 레지스터는, 서로 종속적으로 접속되어, 순차적으로 스캔펄스를 출력하는 다수개의 스테이지를 구비한 쉬프트 레지스터에 있어서, 제 1 클럭펄스 및 상기 제 1 클럭펄스보다 위상지연되어 출력되는 제 2 클럭펄스를 공통으로 공급받는 각 스테이지가, 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 상기 스타트 펄스 또는 상기 스캔펄스로 충전시키는 제 1 스위칭소자; 상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드를 저전위 전압원으로 방전시키는 제 2 스위칭소자; 상기 제 1 노드에 충전된 상기 스타트 펄스 또는 상기 스캔펄스에 응답하여, 제 2 노드를 저전위 전압원으로 방전시키는 제 3 스위칭소자; 이전단 스테이지로부터 출력된 스캔펄스에 동기된 제 1 클럭펄스에 응답하여, 저전위 전압원을 출력하는 제 4 스위칭소자; 상기 제 2 클럭펄스에 응답하 여, 상기 제 2 클럭펄스를 출력하는 제 5 스위칭소자; 상기 제 4 스위칭소자를 통해 공급되는 저전위 전압원과 상기 제 5 스위칭소자를 통해 공급되는 제 2 클럭펄스에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 노드를 상기 제 2 클럭펄스로 충전시키는 제 6 스위칭소자; 상기 제 2 노드에 충전된 제 2 클럭펄스에 응답하여, 제 1 노드를 저전위 전압원으로 방전시키는 제 7 스위칭소자; 상기 제 1 클럭펄스에 응답하여, 제 2 노드를 저전위 전압원으로 방전시키는 제 8 스위칭소자; 다음단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 저전위 전압원으로 방전시키는 제 9 스위칭소자; 상기 제 1 노드에 충전된 상기 스타트 펄스 또는 상기 스캔펄스에 응답하여, 상기 제 2 클럭펄스를 이전단 스테이지 및 다음단 스테이지에 공급하는 제 1 풀업 스위칭소자; 상기 제 2 노드에 충전된 제 2 클럭펄스에 응답하여, 저전위 전압원을 이전단 스테이지 및 다음단 스테이지에 공급하는 제 1 풀다운 스위칭소자; 상기 제 1 노드에 충전된 상기 스타트 펄스 또는 상기 스캔펄스에 응답하여, 상기 제 2 클럭펄스를 스캔펄스로서 출력하는 제 2 풀업 스위칭소자를 포함하여 구성된 것을 그 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 쉬프트 레지스터를 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면이다.
본 발명의 제 1 실시예에 따른 쉬프트 레지스터는, 도 2에 도시된 바와 같이, 서로 종속적으로 연결된 n개의 스테이지들(BST1 내지 BSTn), 그리고 더미 스테이지(BSTn+1)로 구성된다. 여기서, 전체 스테이지들(BST1 내지 BSTn+1)은 하나씩의 스캔펄스(Vout1 내지 Voutn+2)를 출력하며, 이때 상기 제 1 스테이지(BST1)부터 더미 스테이지(BSTn+1)까지 차례로 스캔펄스(Vout1 내지 Voutn+1)를 출력한다. 여기서, 상기 더미 스테이지(BSTn+1)를 제외한 상기 스테이지들(BST1 내지 BSTn)로부터 출력된 스캔펄스들(Vout1 내지 Voutn)은 상기 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다. 여기서, 상기 스테이지들(BST1 내지 BSTn+1)로 이루어진 쉬프트 레지스터는 상기 액정패널상에 내장되는 것이 바람직하다.
한편, 이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(BST1 내지 BSTn+1)는 제 1 전압원(VDD) 및 제 2 전압원(VSS)과, 그리고 서로 순차적인 위상차를 갖고 순환하는 제 1 및 제 2 클럭펄스(CLK1, CLK2)를 인가받는다. 여기서, 상기 제 1 전압원(VDD)은 고전위 전압원으로서 정극성의 전압원을 의미하며, 상기 제 2 전압원(VSS)은 저전위 전압원으로서 부극성의 전압원을 의미한다.
여기서, 상기 스테이지들(BST1 내지 BSTn+1) 중 가장 상측에 위치한 제 1 스테이지(BST1)는, 상기 제 1 전압원(VDD), 제 2 전압원(VSS), 및 상기 제 1 및 제 2 클럭펄스(CLK1, CLK2) 외에도 스타트 펄스(SP)를 공급받는다.
한편, 상술한 바와 같이, 상기 제 1 및 제 2 클럭펄스(CLK1, CLK2)는 서로 한 펄스폭만큼씩 위상지연되어 출력된다. 즉, 상기 제 2 클럭펄스(CLK2)는 상기 제 1 클럭펄스(CLK1)보다 한 펄스폭만큼 위상지연되어 출력된다.
한편, 상기 스테이지들(BST1 내지 BSTn+1) 중 제 1 스테이지(BST1)에 인가되는 스타트 펄스(SP)는 상기 클럭펄스(CLK1 내지 CLK4)보다 더 앞서 출력된다. 즉, 상기 스타트 펄스(SP)는 상기 제 1 클럭펄스(CLK1)보다 한 클럭펄스폭만큼 앞서 출력된다. 또한, 상기 스타트 펄스(SP)는 한 프레임에 한 번만 출력된다. 즉 매 프레임마다 상기 스타트 펄스(SP)가 가장 먼저 출력된 후, 제 1 및 제 2 클럭펄스(CLK1, CLK2)가 차례로 출력된다.
이때, 상기 제 1 및 제 2 클럭펄스(CLK1, CLK2)는 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)가 출력된 후, 제 2 클럭펄스(CLK2)가 출력되며, 이후 다시 제 1 클럭펄스(CLK1)가 출력되고, 다시 제 2 클럭펄스(CLK2)가 출력된다.
여기서, 본 발명의 제 1 실시예에 따른 쉬프트 레지스터에 구비된 각 스테이지(BST1 내지 BSTn+1)의 구성을 좀 더 구체적으로 설명하면 다음과 같다. 여기서, 제 2 내지 제 n 스테이지(BST2 내지 BSTn), 그리고 더미 스테이지(BSTn+1)의 구성은 모두 동일하므로 제 2 스테이지(BST2)만을 대표적으로 설명하기로 한다.
도 3은 도 2의 제 2 스테이지의 상세 구성도이다.
즉, 상기 제 2 스테이지(BST2)는, 도 3에 도시된 바와 같이, 제 1 노드(Q)의 충전 및 방전, 그리고 제 2 노드(QB)의 충전 및 방전을 제어하는 노드 제어부(300a)와, 상기 제 1 및 제 2 노드(QB)의 상태에 따라 스캔펄스 또는 제 2 전압원(VSS)을 출력하여, 이를 액정패널의 제 2 게이트 라인에 공급하는 출력부(300b)를 포함하여 구성된다.
또한, 상기 출력부(300b)는, 상기 제 1 노드(Q)가 충전상태 일 때 제 2 게이트 라인에 스캔펄스 공급하는 풀업 트랜지스터(Tru)와, 상기 제 2 노드(QB)가 충전 상태 일 때 상기 제 2 게이트 라인에 제 2 전압원(VSS)을 공급하는 풀다운 트랜지스터(Trd)를 포함한다.
여기서, 상기 제 1 노드(Q)와 제 2 노드(QB)는 서로 교번적으로 충전 및 방전되는데, 구체적으로 상기 제 1 노드(Q)가 충전된 상태일 때에는 상기 제 2 노드(QB)가 방전된 상태를 유지하며, 상기 제 2 노드(QB)가 충전된 상태일 때에는 상기 제 1 노드(Q)가 방전된 상태를 유지하게 된다. 이와 같은 제 1 노드(Q) 및 제 2 노드(QB)의 충전 및 방전 상태는 상기 노드 제어부(300a)에 구비된 다수개의 스위칭소자들(도시되지 않음)에 의해 제어된다.
나머지 제 3 내지 제 n 스테이지(BST3 내지 BSTn), 및 더미 스테이지(BSTn+1)도 상기 제 2 스테이지(BST2)와 동일한 구성을 갖는다.
여기서, 상기 제 2 스테이지(BST2)에 구비된 노드 제어부(300a) 및 출력부(300b)의 회로구성을 살펴보면 다음과 같다.
도 4는 제 2 스테이지에 구비된 노드 제어부 및 출력부의 회로구성을 나타낸 도면이다.
노드 제어부(300a)는, 도 4에 도시된 바와 같이, 제 1 내지 제 10 NMOS 트랜지스터(Tr1 내지 Tr10)를 포함한다.
제 1 NMOS 트랜지스터(Tr1)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 즉, 상기 제 2 스테이지(BST2)의 제 1 NMOS 트랜지스터(Tr1)는, 제 1 스테이지(BST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 이를 위해, 상기 제 1 NMOS 트랜지스터(Tr1)의 게이트단자는 제 1 스테이지(BST1)에 접속되며, 소스단자는 제 1 전압원(VDD)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 1 노드(Q)에 접속된다.
제 2 NMOS 트랜지스터(Tr2)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 2 스테이지(BST2)의 제 2 NMOS 트랜지스터(Tr2)는, 상기 제 1 스테이지로부터의 제 1 스캔펄스에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 2 NMOS 트랜지스터(Tr2)의 게이트단자는 상기 제 1 스테이지(BST1)에 접속되며, 소스단자는 상기 제 2 노드(QB)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 3 NMOS 트랜지스터(Tr3)는, 상기 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 제 3 NMOS 트랜지스터(Tr3)의 게이트단자는 상기 제 1 노드(Q)에 접속되며, 소스단자는 상기 제 2 노드(QB)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 4 NMOS 트랜지스터(Tr4)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 전압원(VSS)을 자신의 소스단자를 통해 출력한다. 즉, 상기 제 2 스테이지의 제 4 NMOS 트랜지스터(Tr4)는 제 1 스테이지(BST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여, 상기 제 2 전압원(VSS)을 자신의 소스단자를 통해 출력한다. 이를 위해, 상기 제 4 NMOS 트랜지스터(Tr4)의 게이트단자는 상기 제 1 스테이 지(BST1)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 5 NMOS 트랜지스터(Tr5)는, 이전단 스테이지로부터 출력된 스캔펄스에 동기된 클럭펄스에 응답하여, 제 2 전압원(VSS)을 자신의 소스단자를 통해 출력한다. 즉, 상기 제 2 스테이지(BST2)의 제 5 NMOS 트랜지스터(Tr5)는, 제 1 스테이지(BST1)로부터 출력된 제 1 스캔펄스에 동기된 제 1 클럭펄스(CLK1)에 응답하여, 상기 제 2 전압원(VSS)을 자신의 소스단자를 통해 출력한다. 이를 위해, 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자는 상기 제 1 스테이지에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 6 NMOS 트랜지스터(Tr6)는, 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 공급되는 클럭펄스보다 한 펄스폭만큼 위상지연되어 출력되는 클럭펄스에 응답하여, 자신에 입력된 상기 클럭펄스를 자신의 드레인단자를 통해 출력한다. 즉, 상기 제 6 NMOS 트랜지스터(Tr6)는, 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 공급되는 제 1 클럭펄스(CLK1)보다 한 펄스폭만큼 위상지연되어 출력되는 제 2 클럭펄스(CLK2)에 응답하여, 상기 제 2 클럭펄스(CLK2)를 자신의 드레인단자를 통해 출력한다. 이를 위해, 상기 제 6 NMOS 트랜지스터(Tr6)의 게이트단자 및 소스단자는 상기 제 2 클럭펄스(CLK2)를 전송하는 전원라인에 공통으로 접속된다.
제 7 NMOS 트랜지스터(Tr7)는, 상기 제 4 및 제 5 NMOS 트랜지스터(Tr4, Tr5)를 통해 공급되는 제 2 전압원(VSS)과 상기 제 6 NMOS 트랜지스터(Tr6)를 통해 공급되는 클럭펄스에 응답하여, 턴-온 또는 턴-오프된다. 즉, 상기 제 7 NMOS 트랜 지스터(Tr7)는 상기 제 2 전압원(VSS)에 응답하여 턴-오프되며, 상기 제 2 클럭펄스(CLK2)에 응답하여 턴-온된다. 이때, 상기 턴-온된 제 7 NMOS 트랜지스터(Tr7)는, 상기 제 2 클럭펄스(CLK2)를, 제 2 노드(QB)에 공급함으로써 상기 제 2 노드(QB)를 상기 제 2 클럭펄스(CLK2)로 충전시킨다. 이를 위해, 상기 제 7 NMOS 트랜지스터(Tr7)의 게이트단자는 상기 제 4 및 제 5 NMOS 트랜지스터(Tr5)의 공통 소스단자에 접속됨과 아울러 상기 제 6 NMOS 트랜지스터(Tr6)의 드레인단자에 접속되며, 소스단자는 상기 제 2 클럭펄스(CLK2)를 전송하는 클럭라인에 접속되며, 드레인단자는 상기 제 2 노드(QB)에 접속된다.
제 8 NMOS 트랜지스터(Tr8)는, 상기 제 2 노드(QB)에 충전된 클럭펄스에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 8 NMOS 트랜지스터(Tr8)는 상기 제 2 노드(QB)에 충전된 제 2 클럭펄스(CLK2)에 응답하여, 상기 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 8 NMOS 트랜지스터(Tr8)의 게이트단자는 상기 제 2 노드(QB)에 접속되며, 소스단자는 상기 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 9 NMOS 트랜지스터(Tr9)는, 이전단 스테이지로부터 출력된 스캔펄스에 동기된 클럭펄스에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 2 스테이지(BST2)의 제 9 NMOS 트랜지스터(Tr9)는, 제 1 클럭펄스(CLK1)에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 9 NMOS 트랜지스터(Tr9)의 게이트단자는 상기 제 1 클럭펄스(CLK1)를 전송하는 클럭라인에 접속되며, 소스단자는 제 2 노드(QB)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 10 NMOS 트랜지스터(Tr10)는, 다음단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 2 스테이지의 제 10 NMOS 트랜지스터(Tr10)는 제 3 스테이지(BST3)로부터의 제 3 스캔펄스에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다.
출력부(300b)는, 상술한 바와 같이, 풀업 트랜지스터(Tru) 및 풀다운 트랜지스터(Trd)를 포함한다.
풀업 트랜지스터(Tru)는, 상기 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 공급되는 클럭펄스보다 한 펄스폭만큼 위상지연되어 출력되는 클럭펄스를 스캔펄스로서 출력한다. 그리고, 이 출력된 스캔펄스를 해당 게이트 라인, 이전단 스테이지, 다음단 스테이지에 공급한다. 즉, 제 2 스테이지(BST2)의 풀업 트랜지스터(Tru)는, 상기 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 2 클럭펄스(CLK2)를 제 2 스캔펄스로서 출력한다. 그리고, 이 제 2 스캔펄스(Vout2)를 제 2 게이트 라인, 제 1 스테이지(BST1), 및 제 3 스테이지(BST3)에 공급한다. 여기서, 상기 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지를 디스에이블시키고, 제 3 스테이지를 인에이블시킨다. 이를 위해, 상기 풀업 트랜지스터(Tru)의 게이트단자는 상기 제 2 노드(QB)에 접속되며, 소스단자는 상기 제 2 클럭펄스(CLK2)를 전송하는 클럭라인에 접속되며, 드레인단자는 상기 제 2 게이트 라인, 제 1 스테이지(BST1), 및 제 3 스테이 지(BST3)에 접속된다. 이 풀업 트랜지스터(Tru)의 게이트단자와 소스단자간에는 제 1 커패시터(C1)가 접속된다.
풀다운 트랜지스터(Trd)는, 상기 제 2 노드(QB)에 충전된 클럭펄스에 응답하여, 제 2 전압원(VSS)을 해당 게이트 라인, 이전단 스테이지, 및 다음단 스테이지에 공급한다. 즉, 상기 제 2 스테이지(BST2)의 풀다운 트랜지스터(Trd)는, 상기 제 2 노드(QB)에 충전된 제 2 클럭펄스(CLK2)에 응답하여, 상기 제 2 전압원(VSS)을 제 2 게이트 라인, 제 1 스테이지(BST1), 및 제 3 스테이지(BST3)에 공급한다. 이를 위해, 상기 풀다운 트랜지스터(Trd)의 게이트단자는 상기 제 2 노드(QB)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 2 게이트 라인, 제 1 스테이지(BST1), 및 제 3 스테이지(BST3)에 접속된다. 이 풀다운 트랜지스터(Trd)의 게이트단자와 소스단자간에는 제 2 커패시터(C2)가 접속된다.
한편, 도 4에 도시된 제 1 NMOS 트랜지스터(Tr1)는, 제 1 전압원(VDD) 대신에 이전단 스테이지로부터의 스캔펄스를 공급받아, 상기 스캔펄스를 제 1 노드(Q)에 공급할 수도 있다. 이와 같은 경우, 상기 제 1 NMOS 트랜지스터(Tr1)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 스캔펄스를 제 1 노드(Q)에 충전한다. 이를 위해, 상기 제 1 NMOS 트랜지스터(Tr1)의 게이트단자 및 소스단자는 이전단 스테이지에 접속되며, 드레인단자는 상기 제 1 노드(Q)에 접속된다. 예를 들어, 제 2 스테이지의 제 1 NMOS 트랜지스터(Tr1)의 게이트단자 및 소스단자는 제 1 스테이지에 접속되며, 드레인단자는 상기 제 1 노드(Q)에 접속된다.
또한, 제 1 스테이지(BST1)는 제 1 전압원(VDD) 대신에 타이밍 콘트롤러로부터의 스타트 펄스(SP)를 공급받아, 상기 스타트 펄스(SP)를 제 1 노드(Q)에 공급할 수도 있다. 이와 같은 경우, 상기 제 1 NMOS 트랜지스터(Tr1)는, 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 상기 스타트 펄스(SP)를 제 1 노드(Q)에 충전한다. 이를 위해, 상기 제 1 NMOS 트랜지스터(Tr1)의 게이트단자 및 소스단자는 상기 타이밍 콘트롤러에 접속되며, 드레인단자는 상기 제 1 노드(Q)에 접속된다.
한편, 노드 제어부(300a)는 제 4 NMOS 트랜지스터(Tr4)를 구비하지 않아도 동작 가능하다.
제 1 스테이지(BST1), 제 3 내지 제 n 스테이지(BST3 내지 BSTn), 및 더미 스테이지(BSTn+1)도 상술한 제 2 스테이지(BST2)와 동일한 구성을 갖는다.
단, 제 1 스테이지(BST1)는, 자신으로부터 이전단의 스테이지가 존재하지 않기 때문에, 상기 제 1 스테이지(BST1)에 구비된 제 1 NMOS 트랜지스터(Tr1)는 타이밍 콘트롤러로부터의 스타트 펄스(SP)를 공급받는다. 즉, 상기 제 1 스테이지(BST1)에 구비된 제 1 NMOS 트랜지스터(Tr1)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 또한, 상기 제 1 스테이지(BST1)에 구비된 제 2 NMOS 트랜지스터(Tr2)도 타이밍 콘트롤러로부터의 스타트 펄스(SP)를 공급받는다. 즉, 상기 제 1 스테이지(BST1)에 구비된 제 2 NMOS 트랜지스터(Tr2)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 또한, 상기 제 1 스테이지에 구비된 제 4 NMOS 트랜지스터(Tr4)도 타이밍 콘트롤러로부터의 스타트 펄스(SP)를 공급받는다. 즉, 상기 제 1 스테이지에 구비된 제 4 NMOS 트랜지스터(Tr4)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 상기 제 2 전압원(VSS)을 상기 제 7 NMOS 트랜지스터(Tr7)의 게이트단자에 공급한다.
그리고, 상기 더미 스테이지(BSTn+1)의 다음단에는 스테이지가 존재하지 않기 때문에, 상기 더미 스테이지(BSTn+1)는 자신으로부터 출력된 제 n+1 스캔펄스를 이전단의 스테이지(즉, 제 n 스테이지(BSTn))에 공급하여 상기 제 n 스테이지(BSTn)를 디스에이블시킨다. 또한, 상기 더미 스테이지는 게이트 라인에 스캔펄스(Voutn+1)를 공급하지 않는다.
이와 같이 구성된 본 발명의 제 1 실시예에 따른 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.
도 5는 도 4의 회로구성을 갖는 제 1 내지 제 3 스테이지를 나타낸 도면이고, 도 6은 도 5의 스테이지로부터 출력된 스캔펄스, 및 상기 스테이지에 공급되는 각종 신호의 타이밍도를 나타낸 도면이다.
먼저, 인에이블 기간(T0)동안의 동작을 설명하면 다음과 같다.
상기 인에이블 기간(T0)동안에는, 도 6에 도시된 바와 같이, 타이밍 콘트롤러로부터 출력되는 스타트 펄스(SP)만 하이 상태를 유지하고, 나머지 스타트 펄스(SP)는 로우 상태를 유지한다.
상기 타이밍 콘트롤러로부터 출력된 스타트 펄스(SP)는 제 1 스테이지(BST1)에 입력된다. 구체적으로, 도 5에 도시된 바와 같이, 상기 스타트 펄스(SP)는 상기 제 1 스테이지(BST1)에 구비된 제 1 NMOS 트랜지스터(Tr1)의 게이트단자와, 제 2 NMOS 트랜지스터(Tr2)의 게이트단자, 및 제 4 NMOS 트랜지스터(Tr4)의 게이트단자에 입력된다. 그러면, 상기 제 1, 제 2, 및 제 4 NMOS 트랜지스터(Tr1, Tr2, Tr4)는 턴-온되며, 이때, 상기 턴-온된 제 1 NMOS 트랜지스터(Tr1)를 통해 제 1 전압원(VDD)이 제 1 노드(Q)에 인가된다. 이에 따라, 상기 제 1 노드(Q)가 충전되며, 상기 충전된 제 1 노드(Q)에 게이트단자가 접속된 풀업 트랜지스터(Tru) 및 제 3 NMOS 트랜지스터(Tr3)가 턴-온된다. 이 턴-온된 제 3 NMOS 트랜지스터(Tr3)를 통해, 제 2 전압원(VSS)이 제 2 노드(QB)에 공급된다. 또한, 상기 턴-온된 제 2 NMOS 트랜지스터(Tr2)를 통해, 제 2 전압원(VSS)이 제 2 노드(QB)에 공급된다. 이와 같이, 상기 제 2 및 제 3 NMOS 트랜지스터(Tr2, Tr3)를 통해, 제 2 전압원(VSS)이 제 2 노드(QB)에 공급됨에 따라, 상기 제 2 노드(QB)는 방전된다. 따라서, 상기 방전된 제 2 노드(QB)에 게이트단자가 접속된 풀다운 트랜지스터(Trd) 및 제 8 NMOS 트랜지스터(Tr8)가 모두 턴-오프된다.
또한, 상기 턴-온된 제 4 NMOS 트랜지스터(Tr4)를 통해, 제 2 전압원(VSS)이 제 7 NMOS 트랜지스터(Tr7)의 게이트단자에 공급된다. 이에 따라, 상기 제 7 NMOS 트랜지스터(Tr7)는 턴-오프된다.
이와 같이, 상기 인에이블 기간(T0)동안에는, 도 6에 도시된 바와 같이, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)가 제 1 전압원(VDD)으로 충전되고, 상기 제 2 노드(QB)가 제 2 전압원(VSS)으로 방전됨으로써, 상기 제 1 스테이지(BST1)가 인에이블된다.
이어서, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.
제 1 기간(T1)동안에는, 도 6에 도시된 바와 같이, 제 1 클럭펄스(CLK1)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다. 따라서, 상기 로우 상태의 스타트 펄스(SP)에 응답하여 상기 제 1 스테이지(BST1)의 제 1, 제 2, 및 제 4 NMOS 트랜지스터(Tr1, Tr2, Tr4)가 모두 턴-오프된다. 특히, 상기 제 1 NMOS 트랜지스터(Tr1)가 턴-오프됨에 따라, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)는 플로팅 상태로 유지된다.
한편, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)가 상기 인에이블 기간(T0)동안 인가되었던 제 1 전압원(VDD)으로 계속 유지됨에 따라, 상기 제 1 노드(Q)에 게이트단자가 접속된 제 3 NMOS 트랜지스터(Tr3) 및 풀업 트랜지스터(Tru)가 모두 턴-온상태를 유지한다. 이때, 상기 턴-온된 풀업 트랜지스터(Tru)의 소스단자에 상기 제 1 클럭펄스(CLK1)가 인가됨에 따라, 도 6에 도시된 바와 같이, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)에 충전된 제 1 전압원(VDD)은 부트스트랩핑에 의해 증폭된다. 따라서, 상기 제 1 스테이지(BST1)에 구비된 풀업 트랜지스터(Tru)의 소스단자에 인가된 제 1 클럭펄스(CLK1)는 상기 풀업 트랜지스터(Tru)의 드레인단자를 통해 안정적으로 출력된다. 이때, 도 6에 도시된 바와 같이, 상기 출력된 제 1 클럭펄스(CLK1)는 제 1 게이트 라인에 인가되어 상기 제 1 게이트 라인을 구동시키는 제 1 스캔펄스(Vout1)로서 작용한다.
또한, 상기 제 1 기간(T1)에 출력된 상기 제 1 클럭펄스(CLK1)는 상기 제 1 스테이지(BST1)에 구비된 제 6 NMOS 트랜지스터(Tr6)의 게이트단자에도 공급된다. 이 제 1 클럭펄스(CLK1)에 응답하여, 상기 제 6 NMOS 트랜지스터(Tr6)는 턴-온된 다. 이 턴-온된 제 6 NMOS 트랜지스터(Tr6)를 통해, 상기 제 1 클럭펄스(CLK1)가 제 7 NMOS 트랜지스터(Tr7)의 게이트단자에 공급된다. 상기 제 1 기간(T1)동안 제 4 및 제 5 NMOS 트랜지스터(Tr4, Tr5)는 턴-오프상태이므로, 상기 제 7 NMOS 트랜지스터(Tr7)는 상기 제 6 NMOS 트랜지스터(Tr6)를 통해 공급되는 제 1 클럭펄스(CLK1)에 응답하여 턴-온된다. 이 턴-온된 제 7 NMOS 트랜지스터(Tr7)를 통해, 상기 제 1 클럭펄스(CLK1)가 상기 제 1 스테이지(BST1)의 제 2 노드(QB)에 공급된다. 그런데, 상기 제 2 노드(QB)에는 상기 턴-온된 제 3 NMOS 트랜지스터(Tr3)를 통해, 제 2 전압원(VSS)이 공급되고 있는 상태이다. 즉, 상기 제 1 기간(T1)동안, 상기 제 1 스테이지(BST1)의 제 2 노드(QB)는 제 1 클럭펄스(CLK1)와 제 2 전압원(VSS)을 함께 공급받는다. 이때, 상기 제 3 NMOS 트랜지스터(Tr3)의 채널폭이 상기 제 7 NMOS 트랜지스터(Tr7)의 채널폭보다 더 크게 설정되어 있으므로, 상기 제 2 노드(QB)는 상기 제 3 NMOS 트랜지스터(Tr3) 통해 공급되는 제 2 전압원(VSS)으로 유지된다.
이와 같이, 상기 제 1 기간(T1)동안에, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)는 충전상태를 나타내고, 상기 제 2 노드(QB)는 방전상태를 나타낸다. 한편, 상기 제 1 기간(T1)에, 상기 제 1 스테이지(BST1)로부터 출력된 제 1 스캔펄스(Vout1)는 제 1 게이트 라인에 공급됨과 동시에, 제 2 스테이지(BST2)에 입력된다. 구체적으로, 도 5에 도시된 바와 같이, 상기 제 1 스캔펄스(Vout1)는 상기 제 2 스테이지(BST2)에 구비된 제 1, 제 2, 및 제 4 NMOS 트랜지스터(Tr1, Tr2, Tr4)의 각 게이트단자에 공급된다. 여기서, 상기 제 2 스테이지(BST2)에 공급된 제 1 스캔펄스(Vout1)는, 상기 제 1 스테이지(BST1)에 공급된 스타트 펄스(SP)와 동일한 역할을 하는 것이다. 즉, 상기 제 2 스테이지(BST2)는, 상기 제 1 스캔펄스(Vout1)에 응답하여, 인에이블된다. 구체적으로, 상기 제 1 스캔펄스(Vout1)에 의해 상기 제 2 스테이지(BST2)의 제 1 노드(Q)가 제 1 전압원(VDD)으로 충전되고, 제 2 노드(QB)가 방전된다. 다시말하면, 상기 제 1 기간(T1)동안에 제 1 스테이지(BST1)로부터 출력된 제 1 스캔펄스(Vout1)는 제 1 게이트 라인을 구동함과 동시에, 도 6에 도시된 바와 같이, 상기 제 2 스테이지(BST2)의 제 1 노드(Q)를 충전시키고, 제 2 노드(QB)를 방전시킴으로써 상기 제 2 스테이지(BST2)를 인에이블시키는 역할을 한다.
이어서, 제 2 기간(T2)동안의 동작을 설명하면 다음과 같다.
상기 제 2 기간(T2)동안에는, 도 6에 도시된 바와 같이, 제 2 클럭펄스(CLK2)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.
따라서, 제 1 기간(T1)에 인가되었던 상기 제 1 스테이지(BST1)로부터의 제 1 스캔펄스(Vout1)가 제 2 기간(T2)에서 로우 상태로 변함에 따라, 이를 게이트단자를 통해 인가받는 상기 2 스테이지(BST2)의 제 1, 제 2, 및 제 4 NMOS 트랜지스터(Tr1, Tr2, Tr4)는 턴-오프되고, 이에 따라 상기 제 2 스테이지(BST2)의 제 1 노드(Q)는 플로팅 상태로 유지된다. 한편, 상기 제 2 스테이지(BST2)의 제 1 노드(Q)가 상기 제 1 기간(T1)동안 인가되었던 제 1 전압원(VDD)으로 계속 유지됨에 따라, 상기 제 1 노드(Q)에 게이트단자가 접속된 제 3 NMOS 트랜지스터(Tr3) 및 풀업 트랜지스터(Tru)가 모두 턴-온상태를 유지한다. 이때, 상기 제 2 스테이지(BST2)에 구비된 풀업 트랜지스터(Tru)의 소스단자에 상기 제 2 클럭펄스(CLK2)가 인가됨에 따라, 상기 제 2 스테이지(BST2)의 제 1 노드(Q)에 충전된 제 1 전압원(VDD)은 부트스트랩핑에 의해 증폭된다. 따라서, 상기 풀업 트랜지스터(Tru)의 소스단자에 인가된 제 2 클럭펄스(CLK2)는 상기 풀업 트랜지스터(Tru)의 드레인단자를 통해 안정적으로 출력된다. 이때, 도 6에 도시된 바와 같이, 상기 제 2 스테이지(BST2)로부터 출력되는 상기 제 2 클럭펄스(CLK2)는 제 2 게이트 라인에 인가되어 상기 제 2 게이트 라인을 구동시키는 제 2 스캔펄스(Vout2)로서 작용한다.
또한, 상기 제 2 기간(T2)에 출력된 상기 제 2 클럭펄스(CLK2)는 상기 제 2 스테이지(BST2)에 구비된 제 6 NMOS 트랜지스터(Tr6)의 게이트단자에도 공급된다. 이때, 상술한 제 1 기간(T1)동안의 제 1 스테이지(BST1)의 상태와 마찬가지로, 제 2 기간(T2)동안 상기 제 2 스테이지(BST2)의 제 1 노드(Q)가 충전상태를 나타내고, 제 2 노드(QB)가 방전상태를 나타낸다. 한편, 상기 제 2 스테이지(BST2)로부터 출력되는 제 2 스캔펄스(Vout2)는 상기 제 3 스테이지(BST3)에도 입력된다. 그러면, 상술한 바와 같이, 상기 제 3 스테이지(BST3)는 인에이블된다. 즉, 상기 제 2 스캔펄스(Vout2)에 응답하여, 상기 제 3 스테이지(BST3)는 자신의 제 1 노드(Q)를 충전시키고, 제 2 노드(QB)를 방전시킨다.
여기서, 상기 제 2 기간(T2)에 상기 제 2 스테이지(BST2)로부터 출력된 제 2 스캔펄스(Vout2)는 제 1 스테이지(BST1)에도 공급된다. 구체적으로, 도 5에 도시된 바와 같이, 상기 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(BST1)에 구비된 제 10 NMOS 트랜지스터(Tr10)의 게이트단자에 입력된다. 여기서, 상기 제 2 스캔펄 스(Vout2)에 의해서 상기 제 1 스테이지(BST1)의 제 10 NMOS 트랜지스터(Tr10)가 턴-온됨에 따라, 상기 제 2 전압원(VSS)이 상기 턴-온된 제 10 NMOS 트랜지스터(Tr10)를 통해 상기 제 1 스테이지(BST1)의 제 1 노드(Q)에 공급된다. 따라서, 도 6에 도시된 바와 같이, 상기 제 2 전압원(VSS)에 의해 상기 제 1 스테이지(BST1)의 제 1 노드(Q)는 방전된다. 그러면, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)에 게이트단자가 접속된 상기 제 3 NMOS 트랜지스터(Tr3) 및 풀업 트랜지스터(Tru)가 모두 턴-오프된다.
또한, 상기 제 2 기간(T2)에 출력된 제 2 클럭펄스(CLK2)는 상기 제 1 스테이지(BST1)의 제 5 및 제 9 NMOS 트랜지스터(Tr5, Tr9)를 턴-온시킨다. 그러면, 상기 턴-온된 제 5 NMOS 트랜지스터(Tr5)를 통해, 제 2 전압원(VSS)이 상기 제 1 스테이지(BST1)에 구비된 제 7 NMOS 트랜지스터(Tr7)의 게이트단자에 공급된다. 따라서, 상기 제 7 NMOS 트랜지스터(Tr7)는 턴-오프된다. 한편, 상기 턴-온된 제 9 NMOS 트랜지스터(Tr9)를 통해, 제 2 전압원(VSS)이 상기 제 1 스테이지(BST1)의 제 2 노드(QB)에 공급된다. 따라서, 상기 제 2 노드(QB)는 방전되며, 이 방전된 제 2 노드(QB)에 게이트단자가 접속된 제 8 NMOS 트랜지스터(Tr8) 및 풀다운 트랜지스터(Trd)가 모두 턴-오프된다.
요약하면, 상기 제 2 기간(T2)에 상기 제 2 스테이지(BST2)로부터 제 2 스캔펄스(Vout2)가 출력된다. 이 제 2 스캔펄스(Vout2)는 제 2 게이트 라인을 구동시키고, 상기 제 1 스테이지(BST1)를 디스에이블시키고, 제 3 스테이지(BST3)를 인에이블시킨다.
다음으로, 제 3 기간(T3)에는 상기 제 3 스테이지(BST3)가 제 1 클럭펄스(CLK1)를 제 3 스캔펄스(Vout3)로서 출력하여 제 3 게이트 라인을 구동시킨다. 이 제 3 스캔펄스(Vout3)는 제 2 스테이지(BST2)와 제 4 스테이지(BST4)에도 공급되어, 상기 제 2 스테이지(BST2)를 디스에이블시키고, 상기 제 4 스테이지(BST4)를 인에이블시킨다.
한편, 이 제 3 기간(T3)에 출력된 제 1 클럭펄스(CLK1)는 상기 제 1 스테이지(BST1)에 구비된 제 6 NMOS 트랜지스터(Tr6)의 게이트단자 및 소스단자에도 공급된다. 또한, 상기 제 1 클럭펄스(CLK1)는 상기 제 1 스테이지(BST1)에 구비된 제 7 NMOS 트랜지스터(Tr7)의 소스단자, 및 풀업 트랜지스터(Tru)의 소스단자에도 공급된다. 따라서, 상기 제 3 기간(T3)동안, 상기 제 1 스테이지(BST1)의 제 6 NMOS 트랜지스터(Tr6)가 턴-온된다. 이 턴-온된 제 6 NMOS 트랜지스터(Tr6)를 통해, 상기 제 1 클럭펄스(CLK1)가 제 7 NMOS 트랜지스터(Tr7)의 게이트단자에 공급된다. 이 제 3 기간(T3)에, 제 1 스테이지(BST1)의 제 4 및 제 5 NMOS 트랜지스터(Tr4, Tr5)는 턴-오프상태이므로, 상기 제 7 NMOS 트랜지스터(Tr7)의 게이트단자에는 상기 제 1 클럭펄스(CLK1)만이 공급된다. 따라서, 상기 제 3 기간(T3)에 상기 제 1 스테이지(BST1)의 제 7 NMOS 트랜지스터(Tr7)는 턴-온상태를 유지한다. 이 턴-온된 제 7 NMOS 트랜지스터(Tr7)를 통해, 상기 제 1 클럭펄스(CLK1)가 상기 제 1 스테이지(BST1)의 제 2 노드(QB)에 공급된다. 그러면, 상기 제 1 스테이지(BST1)의 제 2 노드(QB)가 충전되며, 이 충전된 제 2 노드(QB)에 접속된 제 1 스테이지(BST1)의 제 8 NMOS 트랜지스터(Tr8) 및 풀다운 트랜지스터(Trd)가 턴-온된다. 이 턴-온된 풀다운 트랜지스터(Trd)를 통해, 제 2 전압원(VSS)이 제 1 게이트 라인에 공급된다. 그리고, 상기 턴-온된 제 8 NMOS 트랜지스터(Tr8)를 통해, 제 2 전압원(VSS)이 상기 제 1 스테이지(BST1)의 제 1 노드(Q)에 공급된다. 이에 따라, 상기 제 3 기간(T3)에 상기 제 1 노드(Q)는 방전상태로 유지된다. 결국, 상기 제 3 기간(T3)동안, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)는 방전되고, 제 2 노드(QB)는 충전된다.
이후, 제 4 기간(T4)에는 제 4 스테이지(BST4)가 제 2 클럭펄스(CLK2)를 제 4 스캔펄스(Vout4)로서 출력한다. 이 제 4 스캔펄스(Vout4)는 제 3 스테이지(BST3)를 디스에이블시키고, 제 5 스테이지를 인에이블시킨다. 한편, 이 제 4 기간(T4)에 출력된 제 2 클럭펄스(CLK2)는 제 2 스테이지(BST2)에 공급된다. 따라서, 상술한 바와 같은 방식으로, 상기 제 2 클럭펄스(CLK2)에 응답하여, 상기 제 2 스테이지(BST2)는 자신의 제 2 노드(QB)를 제 2 클럭펄스(CLK2)로 충전시킨다.
한편, 이 제 4 기간(T4)에는 제 1 클럭펄스(CLK1)가 로우로 변화함에 따라, 상기 제 1 스테이지(BST1)의 제 6 NMOS 트랜지스터(Tr6)가 턴-오프된다. 그리고, 상기 제 4 기간(T4)에 출력된 제 2 클럭펄스(CLK2)는 상기 제 1 스테이지(BST1)의 제 5 및 제 9 NMOS 트랜지스터(Tr5, Tr9)의 각 게이트단자에 공급된다. 그러면, 상기 제 1 스테이지(BST1)의 제 5 및 제 9 NMOS 트랜지스터(Tr5, Tr9)가 턴-온된다. 이 턴-온된 제 5 NMOS 트랜지스터(Tr5)를 통해, 제 2 전압원(VSS)이 상기 제 1 스테이지(BST1)에 구비된 제 7 NMOS 트랜지스터(Tr7)의 게이트단자에 공급된다. 이때, 상기 제 4 기간(T4)에, 상기 제 1 스테이지(BST1)의 제 6 NMOS 트랜지스 터(Tr6)가 턴-오프상태이므로, 상기 제 7 NMOS 트랜지스터(Tr7)의 게이트단자는, 상기 제 5 NMOS 트랜지스터(Tr5)를 통해 공급되는 제 2 전압원(VSS)으로 유지된다. 이에 따라, 상기 제 4 기간(T4)동안, 상기 제 1 스테이지(BST1)의 제 7 NMOS 트랜지스터(Tr7)는 턴-오프된다. 그리고, 상기 제 4 기간(T4)에 턴-온된 제 1 스테이지(BST1)의 제 9 NMOS 트랜지스터(Tr9)를 통해, 제 2 전압원(VSS)이 상기 제 1 스테이지(BST1)의 제 2 노드(QB)에 공급된다. 이에 따라, 상기 제 1 스테이지(BST1)의 제 2 노드(QB)는 방전된다. 결국, 상기 제 4 기간(T4)에, 제 1 스테이지(BST1)의 제 2 노드(QB)는 방전상태를 유지한다. 물론, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)는 방전상태를 유지한다.
다음으로, 제 5 기간(T5)에는 제 5 스테이지가 제 1 클럭펄스(CLK1)를 제 5 스캔펄스로서 출력한다. 이 제 5 스캔펄스는 제 4 스테이지(BST4)를 디스에이블시키고, 제 6 스테이지를 인에이블시킨다. 한편, 이 제 5 기간(T5)에 출력된 제 1 클럭펄스(CLK1)는 다시 제 1 및 제 3 스테이지(BST1, BST3)에 공급되어, 상기 제 1 스테이지(BST1)의 제 2 노드(QB)를 충전시킴과 아울러 상기 제 3 스테이지(BST3)의 제 2 노드(QB)를 충전시킨다. 또한, 이 제 5 기간(T5)에 출력된 제 1 클럭펄스(CLK1)는 제 2 및 제 4 스테이지(BST2, BST4)에 공급되어 상기 제 2 스테이지(BST2)의 제 2 노드(QB)를 방전시킴과 아울러, 제 4 스테이지(BST4)의 제 2 노드(QB)를 방전시킨다.
이와 같은 방식으로, 한 프레임동안 제 6 스테이지 내지 더미 스테이지(BSTn+1)까지 한 번의 스캔펄스(Vout1 내지 Voutn+1)를 출력한다. 이때, 각 스테 이지(BST1 내지 BSTn+1)의 제 2 노드(QB)는, 상술한 바와 같이, 매 기간마다 교번적으로 충전 및 방전된다. 따라서, 상기 제 2 노드(QB)에 접속된 출력부의 스위칭소자, 즉 풀다운 트랜지스터(Trd)의 열화를 방지할 수 있다.
다시말하면, 각 스테이지(BST1 내지 BSTn+1)는 자신에 입력되는 클럭펄스를 스캔펄스(Vout1 내지 Voutn+1)로 출력하고, 이 스캔펄스(Vout1 내지 Voutn+1)가 출력된 이후에 자신에게 공급되는 클럭펄스(CLK1 또는 CLK2)를 자신의 제 2 노드(QB)에 계속적으로 공급한다. 따라서, 각 스테이지(BST1 내지 BSTn+1)의 제 2 노드(QB)의 전압파형은 클럭펄스(CLK1 또는 CLK2)의 파형과 동일하다. 결국, 상기와 같이 제 2 노드(QB)는 상기 클럭펄스(CLK1 또는 CLK2)가 출력될 때마다 충전되며(즉, 하이상태를 나타내며), 상기 클럭펄스(CLK1 또는 CLK2)가 출력되지 않는 기간마다 방전된다(즉, 로우상태를 나타낸다.). 이로 인해, 상기 제 2 노드(QB)에 게이트단자가 접속된 풀다운 트랜지스터(Trd)는 매 기간마다 교번적으로 턴-온 및 턴-오프되므로, 본 발명의 쉬프트 레지스터에 구성된 풀다운 트랜지스터(Trd)는 열화가 방지된다. 물론, 이 클럭펄스(CLK1 또는 CLK2)는 각 스테이지의 풀업 트랜지스터(Tru)의 소스단자에 공급되는 클럭펄스를 의미한다.
한편, 노드 제어부(300a)는 제 4 NMOS 트랜지스터(Tr4)를 구비하지 않아도 동작 가능하다.
한편, 이와 같이 구성된 본 발명의 제 1 실시예에 따른 쉬프트 레지스터에서, 각 스테이지는 다음과 같은 회로구성을 가질 수도 있다. 여기서, 제 2 스테이지(BST2)만을 예로 들어 설명하면 다음과 같다.
도 7은 도 2의 제 2 스테이지의 또 다른 회로구성을 나타낸 도면이다.
즉, 도 7에 도시된 바와 같이, 제 2 스테이지(BST2)의 노드 제어부(300a)는 제 1 내지 제 10 NMOS 트랜지스터(Tr1 내지 Tr10)로 구성된다.
도 7에 도시된 제 1 내지 제 10 NMOS 트랜지스터(Tr10)는, 이전에 설명한 도 4의 제 1 내지 제 10 NMOS 트랜지스터(Tr10)와 동일하다. 단, 도 7에 도시된 제 6 NMOS 트랜지스터(Tr6)와 도 4에 도시된 제 6 NMOS 트랜지스터(Tr6)는 서로 다르다. 즉, 도 7에 도시된 제 6 NMOS 트랜지스터(Tr6)는, 제 1 전압원(VDD)에 응답하여, 상기 제 1 전압원(VDD)을 제 7 NMOS 트랜지스터(Tr7)의 게이트단자에 공급한다. 즉, 도 4의 제 6 NMOS 트랜지스터(Tr6)는 클럭펄스를 출력하며, 도 7의 제 6 NMOS 트랜지스터(Tr6)는 제 1 전압원(VDD)을 출력한다.
한편, 도 7의 풀업 트랜지스터(Tru) 및 풀다운 트랜지스터(Trd)는, 도 4의 풀업 트랜지스터(Tru) 및 풀다운 트랜지스터(Trd)와 동일하다.
한편, 도 7에 도시된 제 1 NMOS 트랜지스터(Tr1)는, 제 1 전압원(VDD) 대신에 이전단 스테이지로부터의 스캔펄스를 공급받아, 상기 스캔펄스를 제 1 노드(Q)에 공급할 수도 있다. 이와 같은 경우, 상기 제 1 NMOS 트랜지스터(Tr1)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 스캔펄스를 제 1 노드(Q)에 충전한다. 이를 위해, 상기 제 1 NMOS 트랜지스터(Tr1)의 게이트단자 및 소스단자는 이전단 스테이지에 접속되며, 드레인단자는 상기 제 1 노드(Q)에 접속된다. 예를 들어, 제 2 스테이지(BST2)의 제 1 NMOS 트랜지스터(Tr1)의 게이트단자 및 소스단자는 제 1 스테이지에 접속되며, 드레인단자는 상기 제 1 노드(Q)에 접속된다.
또한, 제 1 스테이지(BST1)는 제 1 전압원(VDD) 대신에 타이밍 콘트롤러로부터의 스타트 펄스(SP)를 공급받아, 상기 스타트 펄스(SP)를 제 1 노드(Q)에 공급할 수도 있다. 이와 같은 경우, 상기 제 1 NMOS 트랜지스터(Tr1)는, 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 상기 스타트 펄스(SP)를 제 1 노드(Q)에 충전한다. 이를 위해, 상기 제 1 NMOS 트랜지스터(Tr1)의 게이트단자 및 소스단자는 상기 타이밍 콘트롤러에 접속되며, 드레인단자는 상기 제 1 노드(Q)에 접속된다.
한편, 노드 제어부(300a)는 제 4 NMOS 트랜지스터(Tr4)를 구비하지 않아도 동작 가능하다.
도 8은 도 7의 회로구성을 갖는 제 1 내지 제 3 스테이지를 나타낸 도면으로, 도 8에 도시된 회로의 동작은, 도 5에 도시된 회로의 동작과 동일하다.
한편, 이와 같이 구성된 본 발명의 제 1 실시예에 따른 쉬프트 레지스터에서, 각 스테이지는 다음과 같은 회로구성을 가질 수도 있다. 여기서, 제 2 스테이지(BST2)만을 예로 들어 설명하면 다음과 같다.
도 9는 도 2의 제 2 스테이지의 또 다른 회로구성을 나타낸 도면이다.
즉, 도 9에 도시된 바와 같이, 제 2 스테이지(BST2)의 노드 제어부(300a)는 제 1 내지 제 7 NMOS 트랜지스터(Tr1 내지 Tr7)로 구성된다.
제 1 NMOS 트랜지스터(Tr1)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 즉, 상기 제 2 스테이지(BST2)의 제 1 NMOS 트랜지스터(Tr1)는, 제 1 스테이지(BST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 이를 위해, 상기 제 1 NMOS 트랜지스터(Tr1)의 게이트단자는 제 1 스테이지(BST1)에 접속되며, 소스단자는 제 1 전압원(VDD)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 1 노드(Q)에 접속된다.
제 2 NMOS 트랜지스터(Tr2)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 2 스테이지(BST2)의 제 2 NMOS 트랜지스터(Tr2)는, 상기 제 1 스테이지(BST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 2 NMOS 트랜지스터(Tr2)의 게이트단자는 상기 제 1 스테이지(BST1)에 접속되며, 소스단자는 상기 제 2 노드(QB)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 3 NMOS 트랜지스터(Tr3)는, 상기 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 제 3 NMOS 트랜지스터(Tr3)의 게이트단자는 상기 제 1 노드(Q)에 접속되며, 소스단자는 상기 제 2 노드(QB)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 4 NMOS 트랜지스터(Tr4)는, 이전단 스테이지로부터 출력된 스캔펄스에 동기된 클럭펄스에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 2 스테이지(BST2)의 제 4 NMOS 트랜지스터(Tr4)는, 제 1 클럭펄스(CLK1)에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 4 NMOS 트랜지스터(Tr4)의 게이트단자는 상기 제 1 클럭펄스(CLK1)를 전송하는 클럭라인에 접속되며, 소스단자는 제 2 노드(QB)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 5 NMOS 트랜지스터(Tr5)는, 상기 제 4 NMOS 트랜지스터(Tr4)의 게이트단자에 공급되는 클럭펄스보다 한 펄스폭만큼 위상지연되어 출력되는 클럭펄스에 응답하여, 제 2 노드(QB)를 상기 클럭펄스로 충전시킨다. 즉, 제 2 스테이지(BST2)에 구비된 제 5 NMOS 트랜지스터(Tr5)는, 상기 제 1 클럭펄스(CLK1)보다 한 펄스폭만큼 위상지연되어 출력되는 제 2 클럭펄스(CLK2)에 응답하여, 상기 제 2 노드(QB)를 제 2 클럭펄스(CLK2)로 충전시킨다. 이를 위해, 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자 및 소스단자는 상기 제 2 클럭펄스(CLK2)를 전송하는 클럭라인에 공통으로 접속되며, 드레인단자는 상기 제 2 노드(QB)에 접속된다.
제 6 NMOS 트랜지스터(Tr6)는, 상기 제 2 노드(QB)에 충전된 클럭펄스에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 2 스테이지(BST2)에 구비된 제 6 NMOS 트랜지스터(Tr6)는, 상기 제 2 노드(QB)에 충전된 제 2 클럭펄스(CLK2)에 응답하여, 상기 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다.
제 7 NMOS 트랜지스터(Tr7)는, 다음단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 2 스테이지(BST2)의 제 7 NMOS 트랜지스터(Tr7)는 제 3 스테이지(BST3)로부터의 제 3 스캔펄스(Vout3)에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다.
출력부(300b)는, 상술한 바와 같이, 풀업 트랜지스터(Tru) 및 풀다운 트랜지 스터(Trd)를 포함한다.
풀업 트랜지스터(Tru)는, 상기 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 상기 제 4 NMOS 트랜지스터(Tr4)의 게이트단자에 공급되는 클럭펄스보다 한 펄스폭만큼 위상지연되어 출력되는 클럭펄스를 스캔펄스로서 출력한다. 그리고, 이 출력된 스캔펄스를 해당 게이트 라인, 이전단 스테이지, 다음단 스테이지에 공급한다. 즉, 제 2 스테이지(BST2)의 풀업 트랜지스터(Tru)는, 상기 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 2 클럭펄스(CLK2)를 제 2 스캔펄스(Vout2)로서 출력한다. 그리고, 이 제 2 스캔펄스(Vout2)를 제 2 게이트 라인, 제 1 스테이지(BST1), 및 제 3 스테이지(BST3)에 공급한다. 여기서, 상기 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(BST1)를 디스에이블시키고, 제 3 스테이지(BST3)를 인에이블시킨다. 이를 위해, 상기 풀업 트랜지스터(Tru)의 게이트단자는 상기 제 2 노드(QB)에 접속되며, 소스단자는 상기 제 2 클럭펄스(CLK2)를 전송하는 클럭라인에 접속되며, 드레인단자는 상기 제 2 게이트 라인, 제 1 스테이지(BST1), 및 제 3 스테이지(BST3)에 접속된다.
풀다운 트랜지스터(Trd)는, 상기 제 2 노드(QB)에 충전된 클럭펄스에 응답하여, 제 2 전압원(VSS)을 해당 게이트 라인, 이전단 스테이지, 및 다음단 스테이지에 공급한다. 즉, 상기 제 2 스테이지(BST2)의 풀다운 트랜지스터(Trd)는, 상기 제 2 노드(QB)에 충전된 제 2 클럭펄스(CLK2)에 응답하여, 상기 제 2 전압원(VSS)을 제 2 게이트 라인, 제 1 스테이지(BST1), 및 제 3 스테이지(BST3)에 공급한다. 이를 위해, 상기 풀다운 트랜지스터(Trd)의 게이트단자는 상기 제 2 노드(QB)에 접속 되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 2 게이트 라인, 제 1 스테이지(BST1), 및 제 3 스테이지(BST3)에 접속된다.
한편, 도 9에 도시된 제 1 NMOS 트랜지스터(Tr1)는, 제 1 전압원(VDD) 대신에 이전단 스테이지로부터의 스캔펄스를 공급받아, 상기 스캔펄스를 제 1 노드(Q)에 공급할 수도 있다. 이와 같은 경우, 상기 제 1 NMOS 트랜지스터(Tr1)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 스캔펄스를 제 1 노드(Q)에 충전한다. 이를 위해, 상기 제 1 NMOS 트랜지스터(Tr1)의 게이트단자 및 소스단자는 이전단 스테이지에 접속되며, 드레인단자는 상기 제 1 노드(Q)에 접속된다. 예를 들어, 제 2 스테이지(BST2)의 제 1 NMOS 트랜지스터(Tr1)의 게이트단자 및 소스단자는 제 1 스테이지(BST1)에 접속되며, 드레인단자는 상기 제 1 노드(Q)에 접속된다.
또한, 제 1 스테이지(BST1)는 제 1 전압원(VDD) 대신에 타이밍 콘트롤러로부터의 스타트 펄스(SP)를 공급받아, 상기 스타트 펄스(SP)를 제 1 노드(Q)에 공급할 수도 있다. 이와 같은 경우, 상기 제 1 NMOS 트랜지스터(Tr1)는, 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 상기 스타트 펄스(SP)를 제 1 노드(Q)에 충전한다. 이를 위해, 상기 제 1 NMOS 트랜지스터(Tr1)의 게이트단자 및 소스단자는 상기 타이밍 콘트롤러에 접속되며, 드레인단자는 상기 제 1 노드(Q)에 접속된다.
제 1 스테이지(BST1), 제 3 내지 제 n 스테이지(BST3 내지 BSTn), 및 더미 스테이지(BSTn+1)도 상술한 제 2 스테이지(BST2)와 동일한 구성을 갖는다.
단, 제 1 스테이지(BST1)는, 자신으로부터 이전단의 스테이지가 존재하지 않 기 때문에, 상기 제 1 스테이지(BST1)에 구비된 제 1 NMOS 트랜지스터(Tr1)는 타이밍 콘트롤러로부터의 스타트 펄스(SP)를 공급받는다. 즉, 상기 제 1 스테이지(BST1)에 구비된 제 1 NMOS 트랜지스터(Tr1)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 또한, 상기 제 1 스테이지(BST1)에 구비된 제 2 NMOS 트랜지스터(Tr2)도 타이밍 콘트롤러로부터의 스타트 펄스(SP)를 공급받는다. 즉, 상기 제 1 스테이지(BST1)에 구비된 제 2 NMOS 트랜지스터(Tr2)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다.
그리고, 상기 더미 스테이지(BSTn+1)의 다음단에는 스테이지가 존재하지 않기 때문에, 상기 더미 스테이지(BSTn+1)는 자신으로부터 출력된 제 n+1 스캔펄스를 이전단의 스테이지(즉, 제 n 스테이지(BSTn))에 공급하여 상기 제 n 스테이지(BSTn)를 디스에이블시킨다. 또한, 상기 더미 스테이지는 게이트 라인에 스캔펄스를 공급하지 않는다.
이와 같이 구성된 본 발명의 제 1 실시예에 따른 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.
도 10은 도 9의 회로구성을 갖는 제 1 내지 제 3 스테이지를 나타낸 도면이다.
먼저, 인에이블 기간(T0)동안의 동작을 설명하면 다음과 같다.
상기 인에이블 기간(T0)동안에는, 도 6에 도시된 바와 같이, 타이밍 콘트롤러로부터 출력되는 스타트 펄스(SP)만 하이 상태를 유지하고, 나머지 스타트 펄 스(SP)는 로우 상태를 유지한다
상기 타이밍 콘트롤러로부터 출력된 스타트 펄스(SP)는 제 1 스테이지(BST1)에 입력된다. 구체적으로, 도 5에 도시된 바와 같이, 상기 스타트 펄스(SP)는 상기 제 1 스테이지(BST1)에 구비된 제 1 NMOS 트랜지스터(Tr1)의 게이트단자와, 제 2 NMOS 트랜지스터(Tr2)의 게이트단자에 공급된다. 그러면, 상기 제 1 및 제 2 NMOS 트랜지스터(Tr1, Tr2)는 턴-온되며, 이때, 상기 턴-온된 제 1 NMOS 트랜지스터(Tr1)를 통해 제 1 전압원(VDD)이 제 1 노드(Q)에 인가된다. 이에 따라, 상기 제 1 노드(Q)가 충전되며, 상기 충전된 제 1 노드(Q)에 게이트단자가 접속된 풀업 트랜지스터(Tru) 및 제 3 NMOS 트랜지스터(Tr3)가 턴-온된다. 이 턴-온된 제 3 NMOS 트랜지스터(Tr3)를 통해, 제 2 전압원(VSS)이 제 2 노드(QB)에 공급된다. 또한, 상기 턴-온된 제 2 NMOS 트랜지스터(Tr2)를 통해, 제 2 전압원(VSS)이 제 2 노드(QB)에 공급된다. 이와 같이, 상기 제 2 및 제 3 NMOS 트랜지스터(Tr2, Tr3)를 통해, 제 2 전압원(VSS)이 제 2 노드(QB)에 공급됨에 따라, 상기 제 2 노드(QB)는 방전된다. 따라서, 상기 방전된 제 2 노드(QB)에 게이트단자가 접속된 풀다운 트랜지스터(Trd) 및 제 6 NMOS 트랜지스터(Tr6)가 모두 턴-오프된다.
이와 같이, 상기 인에이블 기간(T0)동안에는, 도 6에 도시된 바와 같이, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)가 제 1 전압원(VDD)으로 충전되고, 상기 제 2 노드(QB)가 제 2 전압원(VSS)으로 방전됨으로써, 상기 제 1 스테이지(BST1)가 인에이블된다.
이어서, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.
제 1 기간(T1)동안에는, 도 6에 도시된 바와 같이, 제 1 클럭펄스(CLK1)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다. 따라서, 상기 로우 상태의 스타트 펄스(SP)에 응답하여 상기 제 1 스테이지(BST1)의 제 1 및 제 2 NMOS 트랜지스터(Tr1, Tr2)가 모두 턴-오프된다. 특히, 상기 제 1 NMOS 트랜지스터(Tr1)가 턴-오프됨에 따라, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)는 플로팅 상태로 유지된다.
한편, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)가 상기 인에이블 기간(T0)동안 인가되었던 제 1 전압원(VDD)으로 계속 유지됨에 따라, 상기 제 1 노드(Q)에 게이트단자가 접속된 제 3 NMOS 트랜지스터(Tr3) 및 풀업 트랜지스터(Tru)가 모두 턴-온상태를 유지한다. 이때, 상기 턴-온된 풀업 트랜지스터(Tru)의 소스단자에 상기 제 1 클럭펄스(CLK1)가 인가됨에 따라, 도 6에 도시된 바와 같이, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)에 충전된 제 1 전압원(VDD)은 부트스트랩핑에 의해 증폭된다. 따라서, 상기 제 1 스테이지(BST1)에 구비된 풀업 트랜지스터(Tru)의 소스단자에 인가된 제 1 클럭펄스(CLK1)는 상기 풀업 트랜지스터(Tru)의 드레인단자를 통해 안정적으로 출력된다. 이때, 도 6에 도시된 바와 같이, 상기 출력된 제 1 클럭펄스(CLK1)는 제 1 게이트 라인에 인가되어 상기 제 1 게이트 라인을 구동시키는 제 1 스캔펄스(Vout1)로서 작용한다.
또한, 상기 제 1 기간(T1)에 출력된 상기 제 1 클럭펄스(CLK1)는 상기 제 1 스테이지(BST1)에 구비된 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에도 공급된다. 이 제 1 클럭펄스(CLK1)에 응답하여, 상기 제 5 NMOS 트랜지스터(Tr5)는 턴-온된 다. 이 턴-온된 제 5 NMOS 트랜지스터(Tr5)를 통해, 상기 제 1 클럭펄스(CLK1)가 상기 제 1 스테이지(BST1)의 제 2 노드(QB)에 공급된다. 그런데, 상기 제 2 노드(QB)에는 상기 턴-온된 제 3 NMOS 트랜지스터(Tr3)를 통해, 제 2 전압원(VSS)이 공급되고 있는 상태이다. 즉, 상기 제 1 기간(T1)동안, 상기 제 1 스테이지(BST1)의 제 2 노드(QB)는 제 1 클럭펄스(CLK1)와 제 2 전압원(VSS)을 함께 공급받는다. 이때, 상기 제 3 NMOS 트랜지스터(Tr3)의 채널폭이 상기 제 5 NMOS 트랜지스터(Tr5)의 채널폭보다 더 크게 설정되어 있으므로, 상기 제 2 노드(QB)는 상기 제 3 NMOS 트랜지스터(Tr3) 통해 공급되는 제 2 전압원(VSS)으로 유지된다.
이와 같이, 상기 제 1 기간(T1)동안에, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)는 충전상태를 나타내고, 상기 제 2 노드(QB)는 방전상태를 나타낸다. 한편, 상기 제 1 기간(T1)에, 상기 제 1 스테이지(BST1)로부터 출력된 제 1 스캔펄스(Vout1)는 제 1 게이트 라인에 공급됨과 동시에, 제 2 스테이지(BST2)에 입력된다. 구체적으로, 도 5에 도시된 바와 같이, 상기 제 1 스캔펄스(Vout1)는 상기 제 2 스테이지(BST2)에 구비된 제 1 및 제 2 NMOS 트랜지스터(Tr1, Tr2)의 각 게이트단자에 공급된다. 여기서, 상기 제 2 스테이지(BST2)에 공급된 제 1 스캔펄스(Vout1)는, 상기 제 1 스테이지(BST1)에 공급된 스타트 펄스(SP)와 동일한 역할을 하는 것이다. 즉, 상기 제 2 스테이지(BST2)는, 상기 제 1 스캔펄스(Vout1)에 응답하여, 인에이블된다. 구체적으로, 상기 제 1 스캔펄스(Vout1)에 의해 상기 제 2 스테이지(BST2)의 제 1 노드(Q)가 제 1 전압원(VDD)으로 충전되고, 제 2 노드(QB)가 방전된다. 다시말하면, 상기 제 1 기간(T1)동안에 제 1 스테이지(BST1)로 부터 출력된 제 1 스캔펄스(Vout1)는 제 1 게이트 라인을 구동함과 동시에, 도 6에 도시된 바와 같이, 상기 제 2 스테이지(BST2)의 제 1 노드(Q)를 충전시키고, 제 2 노드(QB)를 방전시킴으로써 상기 제 2 스테이지(BST2)를 인에이블시키는 역할을 한다.
이어서, 제 2 기간(T2)동안의 동작을 설명하면 다음과 같다.
상기 제 2 기간(T2)동안에는, 도 6에 도시된 바와 같이, 제 2 클럭펄스(CLK2)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.
따라서, 제 1 기간(T1)에 인가되었던 상기 제 1 스테이지(BST1)로부터의 제 1 스캔펄스(Vout1)가 제 2 기간(T2)에서 로우 상태로 변함에 따라, 이를 게이트단자를 통해 인가받는 상기 제 2 스테이지(BST2)의 제 1 및 제 2 NMOS 트랜지스터(Tr1, Tr2)는 턴-오프되고, 이에 따라 상기 제 2 스테이지(BST2)의 제 1 노드(Q)는 플로팅 상태로 유지된다. 한편, 상기 제 2 스테이지(BST2)의 제 1 노드(Q)가 상기 제 1 기간(T1)동안 인가되었던 제 1 전압원(VDD)으로 계속 유지됨에 따라, 상기 제 1 노드(Q)에 게이트단자가 접속된 제 3 NMOS 트랜지스터(Tr3) 및 풀업 트랜지스터(Tru)가 모두 턴-온상태를 유지한다. 이때, 상기 제 2 스테이지(BST2)에 구비된 풀업 트랜지스터(Tru)의 소스단자에 상기 제 2 클럭펄스(CLK2)가 인가됨에 따라, 상기 제 2 스테이지(BST2)의 제 1 노드(Q)에 충전된 제 1 전압원(VDD)은 부트스트랩핑에 의해 증폭된다. 따라서, 상기 풀업 트랜지스터(Tru)의 소스단자에 인가된 제 2 클럭펄스(CLK2)는 상기 풀업 트랜지스터(Tru)의 드레인단자를 통해 안정적으로 출력된다. 이때, 도 6에 도시된 바와 같이, 상기 제 2 스테이지(BST2)로부터 출 력되는 상기 제 2 클럭펄스(CLK2)는 제 2 게이트 라인에 인가되어 상기 제 2 게이트 라인을 구동시키는 제 2 스캔펄스(Vout2)로서 작용한다.
또한, 상기 제 2 기간(T2)에 출력된 상기 제 2 클럭펄스(CLK2)는 상기 제 2 스테이지(BST2)에 구비된 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에도 공급된다. 이때, 상술한 제 1 기간(T1)동안의 제 1 스테이지(BST1)의 상태와 마찬가지로, 제 2 기간(T2)동안 상기 제 2 스테이지(BST2)의 제 1 노드(Q)가 충전상태를 나타내고, 제 2 노드(QB)가 방전상태를 나타낸다. 한편, 상기 제 2 스테이지(BST2)로부터 출력되는 제 2 스캔펄스(Vout2)는 상기 제 3 스테이지(BST3)에도 입력된다. 그러면, 상술한 바와 같이, 상기 제 3 스테이지(BST3)는 인에이블된다. 즉, 상기 제 2 스캔펄스(Vout2)에 응답하여, 상기 제 3 스테이지(BST3)는 자신의 제 1 노드(Q)를 충전시키고, 제 2 노드(QB)를 방전시킨다.
여기서, 상기 제 2 기간(T2)에 상기 제 2 스테이지(BST2)로부터 출력된 제 2 스캔펄스(Vout2)는 제 1 스테이지(BST1)에도 공급된다. 구체적으로, 도 5에 도시된 바와 같이, 상기 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(BST1)에 구비된 제 7 NMOS 트랜지스터(Tr7)의 게이트단자에 입력된다. 여기서, 상기 제 2 스캔펄스(Vout2)에 의해서 상기 제 1 스테이지(BST1)의 제 7 NMOS 트랜지스터(Tr7)가 턴-온됨에 따라, 상기 제 2 전압원(VSS)이 상기 턴-온된 제 7 NMOS 트랜지스터(Tr7)를 통해 상기 제 1 스테이지(BST1)의 제 1 노드(Q)에 공급된다. 따라서, 도 6에 도시된 바와 같이, 상기 제 2 전압원(VSS)에 의해 상기 제 1 스테이지(BST1)의 제 1 노드(Q)는 방전된다. 그러면, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)에 게이트단 자가 접속된 상기 제 3 NMOS 트랜지스터(Tr3) 및 풀업 트랜지스터(Tru)가 모두 턴-오프된다.
또한, 상기 제 2 기간(T2)에 출력된 제 2 클럭펄스(CLK2)는 상기 제 1 스테이지(BST1)의 제 4 NMOS 트랜지스터(Tr4)를 턴-온시킨다. 이 턴-온된 제 9 NMOS 트랜지스터(Tr9)를 통해, 제 2 전압원(VSS)이 상기 제 1 스테이지(BST1)의 제 2 노드(QB)에 공급된다. 따라서, 상기 제 2 노드(QB)는 방전되며, 이 방전된 제 2 노드(QB)에 게이트단자가 접속된 제 6 NMOS 트랜지스터(Tr6) 및 풀다운 트랜지스터(Trd)가 모두 턴-오프된다.
요약하면, 상기 제 2 기간(T2)에는 제 2 스테이지(BST2)로부터 제 2 스캔펄스(Vout2)가 출력된다. 이 제 2 스캔펄스(Vout2)는 제 2 게이트 라인을 구동시키고, 상기 제 1 스테이지(BST1)를 디스에이블시키고, 제 3 스테이지(BST3)를 인에이블시킨다.
다음으로, 제 3 기간(T3)에는 상기 제 3 스테이지(BST3)가 제 1 클럭펄스(CLK1)를 제 3 스캔펄스(Vout3)로서 출력하여 제 3 게이트 라인을 구동시킨다. 이 제 3 스캔펄스(Vout3)는 제 2 스테이지(BST2)와 제 4 스테이지(BST4)에도 공급되어, 상기 제 2 스테이지(BST2)를 디스에이블시키고, 상기 제 4 스테이지(BST4)를 인에이블시킨다.
한편, 이 제 3 기간(T3)에 출력된 제 1 클럭펄스(CLK1)는 상기 제 1 스테이지(BST1)에 구비된 제 5 NMOS 트랜지스터(Tr5)의 게이트단자 및 소스단자에도 공급된다. 따라서, 상기 제 3 기간(T3)동안, 상기 제 1 스테이지(BST1)의 제 5 NMOS 트 랜지스터(Tr5)가 턴-온된다. 이 턴-온된 제 5 NMOS 트랜지스터(Tr5)를 통해, 상기 제 1 클럭펄스(CLK1)가 제 1 스테이지(BST1)의 제 1 노드(Q)에 공급된다. 그러면, 상기 제 1 스테이지(BST1)의 제 2 노드(QB)가 충전되며, 이 충전된 제 2 노드(QB)에 접속된 제 6 NMOS 트랜지스터(Tr6) 및 풀다운 트랜지스터(Trd)가 턴-온된다. 이 턴-온된 풀다운 트랜지스터(Trd)를 통해, 제 2 전압원(VSS)이 제 1 게이트 라인에 공급된다. 그리고, 상기 턴-온된 제 6 NMOS 트랜지스터(Tr6)를 통해, 제 2 전압원(VSS)이 제 1 스테이지(BST1)의 제 1 노드(Q)에 공급된다. 따라서, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)가 방전상태로 유지된다.
결국, 상기 제 3 기간(T3)동안, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)는 방전되고, 제 2 노드(QB)는 충전된다.
이후, 제 4 기간(T4)에는 제 4 스테이지(BST4)가 제 2 클럭펄스(CLK2)를 제 4 스캔펄스(Vout4)로서 출력한다. 이 제 4 스캔펄스(Vout4)는 제 3 스테이지(BST3)를 디스에이블시키고, 제 5 스테이지를 인에이블시킨다. 한편, 이 제 4 기간(T4)에 출력된 제 2 클럭펄스(CLK2)는 제 2 스테이지(BST2)에 공급된다. 따라서, 상술한 바와 같은 방식으로, 상기 제 2 클럭펄스(CLK2)에 응답하여, 상기 제 2 스테이지(BST2)는 자신의 제 2 노드(QB)를 제 2 클럭펄스(CLK2)로 충전시킨다.
한편, 이 제 4 기간(T4)에는 제 1 클럭펄스(CLK1)가 로우로 변화함에 따라, 상기 제 1 스테이지(BST1)의 제 5 NMOS 트랜지스터(Tr5)가 턴-오프된다. 그리고, 상기 제 4 기간(T4)에 출력된 제 2 클럭펄스(CLK2)는 상기 제 1 스테이지(BST1)의 제 4 NMOS 트랜지스터(Tr4)의 게이트단자에 공급된다. 그러면, 상기 제 1 스테이 지(BST1)의 제 4 NMOS 트랜지스터(Tr4)가 턴-온된다. 이 제 4 기간(T4)에 턴-온된 제 1 스테이지(BST1)의 제 4 NMOS 트랜지스터(Tr4)를 통해, 제 2 전압원(VSS)이 상기 제 1 스테이지(BST1)의 제 2 노드(QB)에 공급된다. 이에 따라, 상기 제 1 스테이지(BST1)의 제 2 노드(QB)는 방전된다. 결국, 상기 제 4 기간(T4)에, 제 1 스테이지(BST1)의 제 2 노드(QB)는 방전상태를 유지한다. 물론, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)는 방전상태를 유지한다.
다음으로, 제 5 기간(T5)에는 제 5 스테이지가 제 1 클럭펄스(CLK1)를 제 5 스캔펄스로서 출력한다. 이 제 5 스캔펄스는 제 4 스테이지(BST4)를 디스에이블시키고, 제 6 스테이지를 인에이블시킨다. 한편, 이 제 5 기간(T5)에 출력된 제 1 클럭펄스(CLK1)는 다시 제 1 및 제 3 스테이지(BST1, BST3)에 공급되어, 상기 제 1 스테이지(BST1)의 제 2 노드(QB)를 충전시킴과 아울러 상기 제 3 스테이지(BST3)의 제 2 노드(QB)를 충전시킨다. 또한, 이 제 5 기간(T5)에 출력된 제 1 클럭펄스(CLK1)는 제 2 및 제 4 스테이지(BST2, BST4)에 공급되어 상기 제 2 스테이지(BST2)의 제 2 노드(QB)를 방전시킴과 아울러, 제 4 스테이지(BST4)의 제 2 노드(QB)를 방전시킨다.
이와 같은 방식으로, 한 프레임동안 제 6 스테이지(BST6) 내지 더미 스테이지(BSTn+1)까지 한 번의 스캔펄스(Vout1 내지 Voutn+1)를 출력한다. 이때, 각 스테이지(BST1 내지 BSTn+1)의 제 2 노드(QB)는, 상술한 바와 같이, 매 기간마다 교번적으로 충전 및 방전된다. 따라서, 상기 제 2 노드(QB)에 접속된 출력부의 스위칭소자, 즉 풀다운 트랜지스터(Trd)의 열화를 방지할 수 있다.
다시말하면, 각 스테이지(BST1 내지 BSTn+1)는 자신에 입력되는 클럭펄스(CLK1 또는 CLK2)를 스캔펄스로 출력하고, 이 스캔펄스가 출력된 이후에 자신에게 공급되는 클럭펄스(CLK1 또는 CLK2)를 자신의 제 2 노드(QB)에 계속적으로 공급한다. 따라서, 각 스테이지(BST1 내지 BSTn+1)의 제 2 노드(QB)의 전압파형은 클럭펄스(CLK1 또는 CLK2)의 파형과 동일하다. 물론, 이 클럭펄스(CLK1 또는 CLK2)는 각 스테이지의 풀업 트랜지스터(Tru)의 소스단자에 공급되는 클럭펄스를 의미한다.
한편, 이와 같이 구성된 본 발명의 제 1 실시예에 따른 쉬프트 레지스터에서, 각 스테이지는 다음과 같은 회로구성을 가질 수도 있다. 여기서, 제 2 스테이지(BST2)만을 예로 들어 설명하면 다음과 같다.
도 11은 도 2의 제 2 스테이지의 또 다른 회로구성을 나타낸 도면이다.
즉, 도 11에 도시된 바와 같이, 제 2 스테이지(BST2)의 노드 제어부(300a)는 제 1 내지 제 12 NMOS 트랜지스터(Tr1 내지 Tr12)로 구성된다.
여기서, 도 11의 제 1 내지 제 10 NMOS 트랜지스터(Tr1 내지 Tr10)는, 도 7의 제 1 내지 제 10 NMOS 트랜지스터(Tr1 내지 Tr10)와 동일하므로, 이에 대한 설명은 생략한다.
제 11 NMOS 트랜지스터(Tr11)는, 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 2 스테이지(BST2)의 제 11 NMOS 트랜지스터(Tr11)는, 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 11 NMOS 트랜지스터(Tr11)의 게이트단자는 타이밍 콘트롤러에 접속되 며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 1 노드(Q)에 접속된다.
제 12 NMOS 트랜지스터(Tr12)는, 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여 제 7 NMOS 트랜지스터(Tr7)의 게이트단자에 공급함으로써, 상기 제 7 NMOS 트랜지스터(Tr7)를 턴-오프시킨다. 즉, 상기 제 2 스테이지(BST2)의 제 12 NMOS 트랜지스터(Tr12)는, 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여 제 7 NMOS 트랜지스터(Tr7)의 게이트단자에 공급함으로써, 상기 제 7 NMOS 트랜지스터(Tr7)를 턴-오프시킨다. 이를 위해, 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자는 제 1 노드(Q)에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 7 NMOS 트랜지스터(Tr7)의 게이트단자에 접속된다.
상기 제 12 NMOS 트랜지스터(Tr12)는 상기 풀업 NMOS 트랜지스터(Tru)가 스캔펄스를 출력하는 기간에 상기 제 7 NMOS 트랜지스터(Tr7)를 턴-오프시킴으로써, 상기 제 7 NMOS 트랜지스터(Tr7)에 의해 제 2 노드(QB)가 충전되는 것을 방지한다. 따라서, 상기 풀업 NMOS 트랜지스터(Tru)로부터 스캔펄스가 안정적으로 출력될 수 있다.
이하, 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 상세히 설명하면 다음과 같다.
도 12는 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 나타낸 도면이다.
본 발명의 제 2 실시예에 따른 쉬프트 레지스터는, 도 12에 도시된 바와 같 이, 서로 종속적으로 연결된 n개의 스테이지들(CST1 내지 CSTn) 및 하나의 더미 스테이지(CSTn+1)로 구성된다. 여기서, 각 스테이지(CST1 내지 CSTn+1)들은 두 개씩의 스캔펄스(Vout1 내지 Voutn)를 출력하며, 이때 상기 제 1 스테이지(CST1)부터 제 n 스테이지(CSTn)까지 차례로 두 개씩의 스캔펄스(Vout1 내지 Voutn)를 출력한다. 이때, 상기 더미 스테이지(CSTn+1)를 제외한 상기 스테이지들(CST1 내지 CSTn)로부터 출력된 스캔펄스들(Vout1 내지 Voutn)은 상기 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다.
즉, 먼저, 제 1 스테이지(CST1)가 두 개의 제 1 스캔펄스(Vout1)를 출력하고, 이어서 제 2 스테이지(CST2)가 두 개의 제 2 스캔펄스(Vout2)를 출력하고, 다음으로, 제 3 스테이지(CST3)가 두 개의 제 3 스캔펄스(Vout3)를 출력하고, ...., 마지막으로 제 n 스테이지(CSTn)가 두 개의 제 n 스캔펄스(Voutn)를 출력한다. 한편, 상기 제 n 스테이지(CSTn)가 두 개의 제 n 스캔펄스(Voutn)를 출력한 후, 더미 스테이지(CSTn+1)가 제 n+1 스캔펄스(Voutn+1)를 출력하는데, 이때, 상기 더미 스테이지(CSTn+1)로부터 출력된 제 n+1 스캔펄스(Voutn+1)는 게이트 라인에는 공급되지 않고, 상기 제 n 스테이지(CSTn)에만 공급된다. 여기서, 상기 각 스테이지(CST1 내지 CSTn+1)는 두 개의 스캔펄스 중 하나를 자신에 해당하는 게이트 라인에 공급하며, 나머지 하나를 다음단 스테이지와 이전단 스테이지에 공급한다. 예를 들어, 제 2 스테이지(CST2)는 두 개의 제 2 스캔펄스(Vout2)를 출력하고, 하나의 제 2 스캔펄스(Vout2)를 제 2 게이트 라인에 공급하고, 나머지 하나의 제 2 스캔펄 스(Vout2)를 제 3 스테이지(CST3)와 제 1 스테이지(CST1)에 공급한다. 한편, 상기 더미 스테이지(CSTn+1)는 두 개의 스캔펄스를 출력할 수도 있으며, 한 개의 스캔펄스를 출력할 수도 있다.
한편, 이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(CST1 내지 CSTn+1)는 제 1 전압원(VDD) 및 제 2 전압원(VSS)과, 그리고 서로 순차적인 위상차를 갖고 순환하는 제 1 및 제 2 클럭펄스(CLK1, CLK2)를 인가받는다. 여기서, 상기 제 1 전압원(VDD)은 고전위 전압원으로서 정극성의 전압원을 의미하며, 상기 제 2 전압원(VSS)은 저전윈 전압원으로서 부극성의 전압원을 의미한다.
여기서, 상기 스테이지들(CST1 내지 CSTn+1) 중 가장 상측에 위치한 제 1 스테이지(CST1)는, 상기 제 1 전압원(VDD), 제 2 전압원(VSS), 및 상기 제 1 및 제 2 클럭펄스(CLK1, CLK2) 외에도 스타트 펄스(SP)를 공급받는다.
한편, 상술한 바와 같이, 상기 제 1 및 제 2 클럭펄스(CLK1, CLK2)는 서로 한 펄스폭만큼씩 위상지연되어 출력된다. 즉, 상기 제 2 클럭펄스(CLK2)는 상기 제 1 클럭펄스(CLK1)보다 한 펄스폭만큼 위상지연되어 출력된다.
한편, 상기 스테이지들(CST1 내지 CSTn+1) 중 제 1 스테이지(CST1)에 인가되는 스타트 펄스(SP)는 상기 클럭펄스(CLK1 내지 CLK4)보다 더 앞서 출력된다. 즉, 상기 스타트 펄스(SP)는 상기 제 1 클럭펄스(CLK1)보다 한 클럭펄스폭만큼 앞서 출력된다. 또한, 상기 스타트 펄스(SP)는 한 프레임에 한 번만 출력된다. 즉 매 프레임마다 상기 스타트 펄스(SP)가 가장 먼저 출력된 후, 제 1 및 제 2 클럭펄스(CLK1, CLK2)가 차례로 출력된다.
이때, 상기 제 1 및 제 2 클럭펄스(CLK1, CLK2)는 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)가 출력된 후, 제 2 클럭펄스(CLK2)가 출력되며, 이후 다시 제 1 클럭펄스(CLK1)가 출력되고, 다시 제 2 클럭펄스(CLK2)가 출력된다.
여기서, 본 발명의 제 2 실시예에 따른 쉬프트 레지스터에 구비된 각 스테이지(CST1 내지 CSTn+1)의 구성을 좀 더 구체적으로 설명하면 다음과 같다. 여기서, 제 2 내지 제 n 스테이지(CST2 내지 CSTn), 그리고 더미 스테이지(CSTn+1)의 구성은 모두 동일하므로 제 2 스테이지(CST2)만을 대표적으로 설명하기로 한다.
도 13은 도 12의 제 2 스테이지의 상세 구성도이다.
즉, 상기 제 2 스테이지(CST2)는, 도 13에 도시된 바와 같이, 제 1 노드(Q)의 충전 및 방전, 그리고 제 2 노드(QB)의 충전 및 방전을 제어하는 노드 제어부(120a)와, 상기 제 1 및 제 2 노드(Q, QB)의 상태에 따라 제 2 스캔펄스(Vout2) 또는 제 2 전압원(VSS)을 출력하여, 이를 액정패널의 제 2 게이트 라인에 공급하는 제 1 및 제 2 출력부(120b, 120c)를 포함하여 구성된다.
또한, 상기 제 1 출력부(120b)는, 상기 제 1 노드(Q)가 충전상태 일 때 제 1 및 제 3 스테이지(CST1, CST3)에 제 2 스캔펄스(Vout2)를 공급하는 제 1 풀업 트랜지스터(Tru1)와, 상기 제 2 노드(QB)가 충전상태 일 때 상기 에 상기 제 1 및 제 3 스테이지(CST1, CST3)에 제 2 전압원(VSS)을 공급하는 제 1 풀다운 트랜지스터(Trd1)를 포함한다.
또한, 상기 제 2 출력부(120c)는, 상기 제 1 노드(Q)가 충전상태 일 때 제 2 게이트 라인에 스캔펄스 공급하는 제 2 풀업 트랜지스터(Tru2)와, 상기 제 2 노드(QB)가 충전상태 일 때 상기 제 2 게이트 라인에 제 2 전압원(VSS)을 공급하는 제 2 풀다운 트랜지스터(Trd2)를 포함한다.
여기서, 상기 제 1 노드(Q)와 제 2 노드(QB)는 서로 교번적으로 충전 및 방전되는데, 구체적으로 상기 제 1 노드(Q)가 충전된 상태일 때에는 상기 제 2 노드(QB)가 방전된 상태를 유지하며, 상기 제 2 노드(QB)가 충전된 상태일 때에는 상기 제 1 노드(Q)가 방전된 상태를 유지하게 된다. 이와 같은 제 1 노드(Q) 및 제 2 노드(QB)의 충전 및 방전 상태는 상기 노드 제어부(120a)에 구비된 다수개의 스위칭소자들(도시되지 않음)에 의해 제어된다.
나머지 제 3 내지 제 n 스테이지(CST3 내지 CSTn), 및 더미 스테이지(CSTn+1)도 상기 제 2 스테이지(CST2)와 동일한 구성을 갖는다.
여기서, 상기 제 2 스테이지(CST2)에 구비된 노드 제어부(120a), 그리고 제 1 및 제 2 출력부(120b, 120c)의 회로구성을 살펴보면 다음과 같다.
도 14는 도 13의 제 2 스테이지에 구비된 노드 제어부 및 출력부의 회로구성을 나타낸 도면이다.
상기 노드 제어부(120a)는, 도 14에 도시된 바와 같이, 제 1 내지 제 10 NMOS 트랜지스터(Tr1 내지 Tr10)로 구성되어 있다. 도 13의 노드 제어부(120a)에 구비된 제 1 내지 제 10 NMOS 트랜지스터(Tr1 내지 Tr10)는, 도 4의 노드 제어부(120a)에 구비된 제 1 내지 제 10 NMOS 트랜지스터(Tr1 내지 Tr10)와 동일하다.
상기 제 1 출력부(120b)는, 제 1 풀업 트랜지스터(Tru1)와 제 1 풀다운 트랜 지스터(Trd1)를 포함한다.
상기 제 1 풀업 트랜지스터(Tru1)는, 상기 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 공급되는 클럭펄스보다 한 펄스폭만큼 위상지연되어 출력되는 클럭펄스를 스캔펄스로서 출력한다. 그리고, 이 출력된 스캔펄스를 이전단 스테이지 및 다음단 스테이지에 공급한다. 즉, 제 2 스테이지(CST2)의 제 1 풀업 트랜지스터(Tru1)는, 상기 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 2 클럭펄스(CLK2)를 제 2 스캔펄스(Vout2)로서 출력한다. 그리고, 이 제 2 스캔펄스(Vout2)를 제 1 스테이지(SST1) 및 제 3 스테이지(CST3)에 공급한다. 여기서, 상기 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(CST1)를 디스에이블시키고, 제 3 스테이지(CST3)를 인에이블시킨다. 이를 위해, 상기 제 1 풀업 트랜지스터(Tru1)의 게이트단자는 상기 제 2 노드(QB)에 접속되며, 소스단자는 상기 제 2 클럭펄스(CLK2)를 전송하는 클럭라인에 접속되며, 드레인단자는 상기 제 1 스테이지(CST1) 및 제 3 스테이지(CST3)에 접속된다.
제 1 풀다운 트랜지스터(Trd1)는, 상기 제 2 노드(QB)에 충전된 클럭펄스에 응답하여, 제 2 전압원(VSS)을 이전단 스테이지 및 다음단 스테이지에 공급한다. 즉, 상기 제 2 스테이지의 제 1 풀다운 트랜지스터(Trd1)는, 상기 제 2 노드(QB)에 충전된 제 2 클럭펄스(CLK2)에 응답하여, 상기 제 2 전압원(VSS)을 제 1 스테이지(CST1) 및 제 3 스테이지(CST3)에 공급한다. 이를 위해, 상기 제 1 풀다운 트랜지스터(Trd1)의 게이트단자는 상기 제 2 노드(QB)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 1 스테이 지(CST1) 및 제 3 스테이지(CST3)에 접속된다.
상기 제 2 출력부(120c)는, 제 2 풀업 트랜지스터(Tru2)와 제 2 풀다운 트랜지스터(Trd2)를 포함한다.
상기 제 2 풀업 트랜지스터(Tru2)는, 상기 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 공급되는 클럭펄스보다 한 펄스폭만큼 위상지연되어 출력되는 클럭펄스를 스캔펄스로서 출력한다. 그리고, 이 출력된 스캔펄스를 해당 게이트 라인에 공급한다. 즉, 제 2 스테이지(CST2)의 제 2 풀업 트랜지스터(Tru2)는, 상기 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 2 클럭펄스(CLK2)를 제 2 스캔펄스(Vout2)로서 출력한다. 그리고, 이 제 2 스캔펄스(Vout2)를 제 2 게이트 라인에 공급한다. 여기서, 상기 제 2 스캔펄스(Vout2)는 상기 제 2 게이트 라인을 구동시킨다. 이를 위해, 상기 제 2 풀다운 트랜지스터(Trd2)의 게이트단자는 상기 제 2 노드(QB)에 접속되며, 소스단자는 상기 제 2 클럭펄스(CLK2)를 전송하는 클럭라인에 접속되며, 드레인단자는 상기 제 2 게이트 라인에 접속된다.
제 2 풀다운 트랜지스터(Trd2)는, 상기 제 2 노드(QB)에 충전된 클럭펄스에 응답하여, 제 2 전압원(VSS)을 해당 게이트 라인에 공급한다. 즉, 상기 제 2 스테이지(CST2)의 제 2 풀다운 트랜지스터(Trd2)는, 상기 제 2 노드(QB)에 충전된 제 2 클럭펄스(CLK2)에 응답하여, 상기 제 2 전압원(VSS)을 제 2 게이트 라인에 공급한다. 여기서, 상기 제 2 전압원(VSS)은 상기 제 2 게이트 라인을 비활성화시킨다. 이를 위해, 상기 제 2 풀다운 트랜지스터(Trd2)의 게이트단자는 상기 제 2 노 드(QB)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 2 게이트 라인에 접속된다.
한편, 도 14에 도시된 제 1 NMOS 트랜지스터(Tr1)는, 제 1 전압원(VDD) 대신에 이전단 스테이지로부터의 스캔펄스를 공급받아, 상기 스캔펄스를 제 1 노드(Q)에 공급할 수도 있다. 이와 같은 경우, 상기 제 1 NMOS 트랜지스터(Tr1)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 스캔펄스를 제 1 노드(Q)에 충전한다. 이를 위해, 상기 제 1 NMOS 트랜지스터(Tr1)의 게이트단자 및 소스단자는 이전단 스테이지에 접속되며, 드레인단자는 상기 제 1 노드(Q)에 접속된다. 예를 들어, 제 2 스테이지(CST2)의 제 1 NMOS 트랜지스터(Tr1)의 게이트단자 및 소스단자는 제 1 스테이지(CST1)에 접속되며, 드레인단자는 상기 제 1 노드(Q)에 접속된다.
또한, 제 1 스테이지(BST1)는 제 1 전압원(VDD) 대신에 타이밍 콘트롤러로부터의 스타트 펄스(SP)를 공급받아, 상기 스타트 펄스(SP)를 제 1 노드(Q)에 공급할 수도 있다. 이와 같은 경우, 상기 제 1 NMOS 트랜지스터(Tr1)는, 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 상기 스타트 펄스(SP)를 제 1 노드(Q)에 충전한다. 이를 위해, 상기 제 1 NMOS 트랜지스터(Tr1)의 게이트단자 및 소스단자는 상기 타이밍 콘트롤러에 접속되며, 드레인단자는 상기 제 1 노드(Q)에 접속된다.
한편, 노드 제어부(120a)는 제 4 NMOS 트랜지스터(Tr4)를 구비하지 않아도 동작 가능하다.
제 1 스테이지(CST1), 제 3 내지 제 n 스테이지(CST3 내지 CSTn), 및 더미 스테이지(CSTn+1)도 상술한 제 2 스테이지(CST2)와 동일한 구성을 갖는다.
단, 제 1 스테이지(CST1)는, 자신으로부터 이전단의 스테이지가 존재하지 않기 때문에, 상기 제 1 스테이지(CST1)에 구비된 제 1 NMOS 트랜지스터(Tr1)는 타이밍 콘트롤러로부터의 스타트 펄스(SP)를 공급받는다. 즉, 상기 제 1 스테이지(CST1)에 구비된 제 1 NMOS 트랜지스터(Tr1)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 또한, 상기 제 1 스테이지(CST1)에 구비된 제 2 NMOS 트랜지스터(Tr2)도 타이밍 콘트롤러로부터의 스타트 펄스(SP)를 공급받는다. 즉, 상기 제 1 스테이지(CST1)에 구비된 제 2 NMOS 트랜지스터(Tr2)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 또한, 상기 제 1 스테이지에 구비된 제 4 NMOS 트랜지스터(Tr4)도 타이밍 콘트롤러로부터의 스타트 펄스(SP)를 공급받는다. 즉, 상기 제 1 스테이지에 구비된 제 4 NMOS 트랜지스터(Tr4)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 상기 제 2 전압원(VSS)을 상기 제 7 NMOS 트랜지스터(Tr7)의 게이트단자에 공급한다.
그리고, 상기 더미 스테이지(CSTn+1)의 다음단에는 스테이지가 존재하지 않기 때문에, 상기 더미 스테이지(CSTn+1)는 자신으로부터 출력된 제 n+1 스캔펄스를 이전단의 스테이지(즉, 제 n 스테이지(CSTn))에 공급하여 상기 제 n 스테이지(CSTn)를 디스에이블시킨다. 또한, 상기 더미 스테이지는 게이트 라인에 스캔펄스를 공급하지 않는다.
이와 같이 구성된 회로의 동작은, 도 4에 도시된 회로의 동작과 동일하다. 단지 도 14에 도시된 회로구성을 갖는 쉬프트 레지스터의 각 스테이지(CST1 내지 CSTn+1)는 두 개씩의 스캔펄스를 출력한다. 그리고, 이 중 하나의 스캔펄스를 다음단의 스테이지 및 이전단의 스테이지에 공급하며, 나머지 하나를 해당 게이트 라인에 공급한다.
한편, 이와 같이 구성된 본 발명의 제 2 실시예에 따른 쉬프트 레지스터에서, 각 스테이지는 다음과 같은 회로구성을 가질 수도 있다. 여기서, 제 2 스테이지(CST2)만을 예로 들어 설명하면 다음과 같다.
도 15는 도 13의 제 2 스테이지의 또 다른 회로구성을 나타낸 도면이다.
즉, 도 15에 도시된 바와 같이, 제 2 스테이지(CST2)의 노드 제어부(120a)는 제 1 내지 제 10 NMOS 트랜지스터(Tr1 내지 Tr10)로 구성된다.
도 15에 도시된 제 1 내지 제 10 NMOS 트랜지스터(Tr1 내지 Tr10)는, 이전에 설명한 도 14의 제 1 내지 제 10 NMOS 트랜지스터(Tr1 내지 Tr10)와 동일하다. 그리고, 도 15에 도시된 제 1 출력부(120b) 및 제 2 출력부(120c)는, 도 14의 제 1 출력부(120b) 및 제 2 출력부(120c)와 동일하다. 단지, 도 15에 도시된 제 1 출력부(120b)는 제 1 풀업 트랜지스터(Tru1)만을 구비한다. 즉, 도 15에 도시된 제 1 출력부(120b)는 제 1 풀다운 트랜지스터(Trd1)를 구비하지 않는다. 도 15의 제 1 풀업 트랜지스터(Tru1)로부터 출력된 스캔펄스를 이전단 스테이지와 다음단 스테이지에 공급한다.
여기서, 도 15에 도시된 제 1 NMOS 트랜지스터(Tr1)는, 제 1 전압원(VDD) 대신에 이전단 스테이지로부터의 스캔펄스를 공급받아, 상기 스캔펄스를 제 1 노드(Q)에 공급할 수도 있다. 이와 같은 경우, 상기 제 1 NMOS 트랜지스터(Tr1)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 스캔펄스를 제 1 노드(Q)에 충전한다. 이를 위해, 상기 제 1 NMOS 트랜지스터(Tr1)의 게이트단자 및 소스단자는 이전단 스테이지에 접속되며, 드레인단자는 상기 제 1 노드(Q)에 접속된다. 예를 들어, 제 2 스테이지(CST2)의 제 1 NMOS 트랜지스터(Tr1)의 게이트단자 및 소스단자는 제 1 스테이지(CST1)에 접속되며, 드레인단자는 상기 제 1 노드(Q)에 접속된다.
또한, 제 1 스테이지(BST1)는 제 1 전압원(VDD) 대신에 타이밍 콘트롤러로부터의 스타트 펄스(SP)를 공급받아, 상기 스타트 펄스(SP)를 제 1 노드(Q)에 공급할 수도 있다. 이와 같은 경우, 상기 제 1 NMOS 트랜지스터(Tr1)는, 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 상기 스타트 펄스(SP)를 제 1 노드(Q)에 충전한다. 이를 위해, 상기 제 1 NMOS 트랜지스터(Tr1)의 게이트단자 및 소스단자는 상기 타이밍 콘트롤러에 접속되며, 드레인단자는 상기 제 1 노드(Q)에 접속된다.
한편, 노드 제어부(120a)는 제 4 NMOS 트랜지스터(Tr4)를 구비하지 않아도 동작 가능하다.
지금까지 설명한 본 발명의 실시예에 따른 쉬프트 레지스터는, NMOS 트랜지스터 대신에 PMOS 트랜지스터를 사용하여도 무방하다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 쉬프트 레지스터에는 다음과 같은 효과가 있다.
본 발명에 따른 쉬프트 레지스터는, 풀다운 트랜지스터의 게이트단자가 접속된 노드를 매 기간마다 교번적으로 충전/방전시켜 상기 풀다운 트랜지스터가 매 기간마다 턴-온 또는 턴-오프되도록 함으로써, 상기 풀다운 트랜지스터의 열화를 방지할 수 있다.

Claims (20)

  1. 서로 종속적으로 접속되어, 순차적으로 스캔펄스를 출력하는 다수개의 스테이지를 구비한 쉬프트 레지스터에 있어서,
    제 1 클럭펄스 및 상기 제 1 클럭펄스보다 위상지연되어 출력되는 제 2 클럭펄스를 공통으로 공급받는 각 스테이지가,
    스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 고전위 전압원으로 충전시키는 제 1 스위칭소자;
    상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드를 저전위 전압원으로 방전시키는 제 2 스위칭소자;
    상기 제 1 노드에 충전된 고전위 전압원에 응답하여, 제 2 노드를 저전위 전압원으로 방전시키는 제 3 스위칭소자;
    이전단 스테이지로부터 출력된 스캔펄스에 동기된 상기 제 1 클럭펄스에 응답하여, 제 2 노드를 저전위 전압원으로 방전시키는 제 4 스위칭소자;
    상기 제 2 클럭펄스에 응답하여, 제 2 노드를 상기 제 2 클럭펄스로 충전시키는 제 5 스위칭소자;
    상기 제 2 노드에 충전된 제 2 클럭펄스에 응답하여, 상기 제 1 노드를 저전위 전압원으로 방전시키는 제 6 스위칭소자;
    다음단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 1 노드를 저전위 전압원으로 방전시키는 제 7 스위칭소자;
    상기 제 1 노드에 충전된 고전위 전압원에 응답하여, 상기 제 2 클럭펄스를 스캔펄스로서 출력함과 아울러, 이를 이전단 스테이지 및 다음단 스테이지에 공급하는 풀업 스위칭소자; 및,
    상기 제 2 노드에 충전된 제 2 클럭펄스에 응답하여, 저전위 전압원을 출력함과 아울러, 이를 이전단 스테이지 및 다음단 스테이지에 공급하는 풀다운 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 스타트 펄스는, 상기 스테이지들 중 가장 처음에 스캔펄스를 출력하는 첫 번째 스테이지에만 공급되는 것을 특징으로 하는 쉬프트 레지스터.
  3. 서로 종속적으로 접속되어, 순차적으로 스캔펄스를 출력하는 다수개의 스테이지를 구비한 쉬프트 레지스터에 있어서,
    제 1 클럭펄스 및 상기 제 1 클럭펄스보다 위상지연되어 출력되는 제 2 클럭펄스를 공통으로 공급받는 각 스테이지가,
    스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 상기 스타트 펄스 또는 상기 스캔펄스로 충전시키는 제 1 스위칭소자;
    상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드를 저전위 전압원으로 방전시키는 제 2 스위칭소자;
    상기 제 1 노드에 충전된 스타트 펄스 또는 스캔펄스에 응답하여, 제 2 노드 를 저전위 전압원으로 방전시키는 제 3 스위칭소자;
    이전단 스테이지로부터 출력된 스캔펄스에 동기된 상기 제 1 클럭펄스에 응답하여, 제 2 노드를 저전위 전압원으로 방전시키는 제 4 스위칭소자;
    상기 제 2 클럭펄스에 응답하여, 제 2 노드를 상기 제 2 클럭펄스로 충전시키는 제 5 스위칭소자;
    상기 제 2 노드에 충전된 제 2 클럭펄스에 응답하여, 상기 제 1 노드를 저전위 전압원으로 방전시키는 제 6 스위칭소자;
    다음단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 1 노드를 저전위 전압원으로 방전시키는 제 7 스위칭소자;
    상기 제 1 노드에 충전된 고전위 전압원에 응답하여, 상기 제 2 클럭펄스를 스캔펄스로서 출력함과 아울러, 이를 이전단 스테이지, 및 다음단 스테이지에 공급하는 풀업 스위칭소자; 및,
    상기 제 2 노드에 충전된 제 2 클럭펄스에 응답하여, 저전위 전압원을 출력함과 아울러, 이를 이전단 스테이지 및 다음단 스테이지에 공급하는 풀다운 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  4. 제 3 항에 있어서,
    상기 스타트 펄스는, 상기 스테이지들 중 가장 처음에 스캔펄스를 출력하는 첫 번째 스테이지에만 공급되는 것을 특징으로 하는 쉬프트 레지스터.
  5. 서로 종속적으로 접속되어, 순차적으로 스캔펄스를 출력하는 다수개의 스테이지를 구비한 쉬프트 레지스터에 있어서,
    제 1 클럭펄스 및 상기 제 1 클럭펄스보다 위상지연되어 출력되는 제 2 클럭펄스를 공통으로 공급받는 각 스테이지가,
    스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 고전위 전압원으로 충전시키는 제 1 스위칭소자;
    상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드를 저전위 전압원으로 방전시키는 제 2 스위칭소자;
    상기 제 1 노드에 충전된 고전위 전압원에 응답하여, 제 2 노드를 저전위 전압원으로 방전시키는 제 3 스위칭소자;
    이전단 스테이지로부터 출력된 스캔펄스에 동기된 제 1 클럭펄스에 응답하여, 저전위 전압원을 출력하는 제 4 스위칭소자;
    상기 제 2 클럭펄스에 응답하여, 상기 제 2 클럭펄스를 출력하는 제 5 스위칭소자;
    상기 제 4 스위칭소자를 통해 공급되는 저전위 전압원과 상기 제 5 스위칭소자를 통해 공급되는 제 2 클럭펄스에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 노드를 상기 제 2 클럭펄스로 충전시키는 제 6 스위칭소자;
    상기 제 2 노드에 충전된 제 2 클럭펄스에 응답하여, 제 1 노드를 저전위 전압원으로 방전시키는 제 7 스위칭소자;
    상기 제 1 클럭펄스에 응답하여, 제 2 노드를 저전위 전압원으로 방전시키는 제 8 스위칭소자;
    다음단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 저전위 전압원으로 방전시키는 제 9 스위칭소자;
    상기 제 1 노드에 충전된 상기 스타트 펄스 또는 상기 스캔펄스에 응답하여, 상기 제 2 클럭펄스를 스캔펄스로서 출력함과 아울러, 이를 이전단 스테이지 및 다음단 스테이지에 공급하는 풀업 스위칭소자; 및,
    상기 제 2 노드에 충전된 제 2 클럭펄스에 응답하여, 저전위 전압원을 출력함과 아울러, 이를 이전단 스테이지 및 다음단 스테이지에 공급하는 풀다운 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  6. 제 5 항에 있어서,
    상기 스타트 펄스는, 상기 스테이지들 중 가장 처음에 스캔펄스를 출력하는 첫 번째 스테이지에만 공급되는 것을 특징으로 하는 쉬프트 레지스터.
  7. 제 5 항에 있어서,
    상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 저전위 전압원을 상기 제 6 스위칭소자의 게이트단자에 공급하는 제 10 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  8. 서로 종속적으로 접속되어, 순차적으로 스캔펄스를 출력하는 다수개의 스테 이지를 구비한 쉬프트 레지스터에 있어서,
    제 1 클럭펄스 및 상기 제 1 클럭펄스보다 위상지연되어 출력되는 제 2 클럭펄스를 공통으로 공급받는 각 스테이지가,
    스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 상기 스타트 펄스 또는 상기 스캔펄스로 충전시키는 제 1 스위칭소자;
    상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드를 저전위 전압원으로 방전시키는 제 2 스위칭소자;
    상기 제 1 노드에 충전된 상기 스타트 펄스 또는 상기 스캔펄스에 응답하여, 제 2 노드를 저전위 전압원으로 방전시키는 제 3 스위칭소자;
    이전단 스테이지로부터 출력된 스캔펄스에 동기된 제 1 클럭펄스에 응답하여, 저전위 전압원을 출력하는 제 4 스위칭소자;
    상기 제 2 클럭펄스에 응답하여, 상기 제 2 클럭펄스를 출력하는 제 5 스위칭소자;
    상기 제 4 스위칭소자를 통해 공급되는 저전위 전압원과 상기 제 5 스위칭소자를 통해 공급되는 제 2 클럭펄스에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 노드를 상기 제 2 클럭펄스로 충전시키는 제 6 스위칭소자;
    상기 제 2 노드에 충전된 제 2 클럭펄스에 응답하여, 제 1 노드를 저전위 전압원으로 방전시키는 제 7 스위칭소자;
    상기 제 1 클럭펄스에 응답하여, 제 2 노드를 저전위 전압원으로 방전시키는 제 8 스위칭소자;
    다음단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 저전위 전압원으로 방전시키는 제 9 스위칭소자;
    상기 제 1 노드에 충전된 상기 스타트 펄스 또는 상기 스캔펄스에 응답하여, 상기 제 2 클럭펄스를 스캔펄스로서 출력함과 아울러, 이를 이전단 스테이지 및 다음단 스테이지에 공급하는 풀업 스위칭소자; 및,
    상기 제 2 노드에 충전된 제 2 클럭펄스에 응답하여, 저전위 전압원을 출력함과 아울러, 이를 이전단 스테이지 및 다음단 스테이지에 공급하는 풀다운 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  9. 제 8 항에 있어서,
    상기 스타트 펄스는, 상기 스테이지들 중 가장 처음에 스캔펄스를 출력하는 첫 번째 스테이지에만 공급되는 것을 특징으로 하는 쉬프트 레지스터.
  10. 제 8 항에 있어서,
    상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 저전위 전압원을 상기 제 6 스위칭소자의 게이트단자에 공급하는 제 10 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  11. 제 8 항에 있어서,
    상기 스타트 펄스에 응답하여 상기 제 1 노드를 저전위 전압원으로 방전시키 는 제 10 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  12. 제 8 항에 있어서,
    상기 제 1 노드에 충전된 고전위 전압원에 응답하여 상기 저전위 전압원을 상기 제 6 스위칭소자의 게이트단자에 공급하는 제 10 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  13. 서로 종속적으로 접속되어, 순차적으로 스캔펄스를 출력하는 다수개의 스테이지를 구비한 쉬프트 레지스터에 있어서,
    제 1 클럭펄스 및 상기 제 1 클럭펄스보다 위상지연되어 출력되는 제 2 클럭펄스를 공통으로 공급받는 각 스테이지가,
    스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 고전위 전압원으로 충전시키는 제 1 스위칭소자;
    상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드를 저전위 전압원으로 방전시키는 제 2 스위칭소자;
    상기 제 1 노드에 충전된 고전위 전압원에 응답하여, 제 2 노드를 저전위 전압원으로 방전시키는 제 3 스위칭소자;
    이전단 스테이지로부터 출력된 스캔펄스에 동기된 제 1 클럭펄스에 응답하여, 저전위 전압원을 출력하는 제 4 스위칭소자;
    상기 제 2 클럭펄스에 응답하여, 상기 제 2 클럭펄스를 출력하는 제 5 스위 칭소자;
    상기 제 4 스위칭소자를 통해 공급되는 저전위 전압원과 상기 제 5 스위칭소자를 통해 공급되는 제 2 클럭펄스에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 노드를 상기 제 2 클럭펄스로 충전시키는 제 6 스위칭소자;
    상기 제 2 노드에 충전된 제 2 클럭펄스에 응답하여, 제 1 노드를 저전위 전압원으로 방전시키는 제 7 스위칭소자;
    상기 제 1 클럭펄스에 응답하여, 제 2 노드를 저전위 전압원으로 방전시키는 제 8 스위칭소자;
    다음단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 저전위 전압원으로 방전시키는 제 9 스위칭소자;
    상기 제 1 노드에 충전된 고전위 전압원에 응답하여, 상기 제 2 클럭펄스를 이전단 스테이지 및 다음단 스테이지에 공급하는 제 1 풀업 스위칭소자;
    상기 제 2 노드에 충전된 제 2 클럭펄스에 응답하여, 저전위 전압원을 이전단 스테이지 및 다음단 스테이지에 공급하는 제 1 풀다운 스위칭소자;
    상기 제 1 노드에 충전된 고전위 전압원에 응답하여, 상기 제 2 클럭펄스를 스캔펄스로서 출력하는 제 2 풀업 스위칭소자를 포함하여 구성된 것을 특징으로 하는 쉬프트 레지스터.
  14. 제 13 항에 있어서,
    상기 스타트 펄스는, 상기 스테이지들 중 가장 처음에 스캔펄스를 출력하는 첫 번째 스테이지에만 공급되는 것을 특징으로 하는 쉬프트 레지스터.
  15. 제 13 항에 있어서,
    상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 저전위 전압원을 상기 제 6 스위칭소자의 게이트단자에 공급하는 제 10 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  16. 제 13 항에 있어서,
    상기 제 2 노드에 충전된 제 2 클럭펄스에 응답하여, 저전위 전압원을 출력하는 제 2 풀다운 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  17. 서로 종속적으로 접속되어, 순차적으로 스캔펄스를 출력하는 다수개의 스테이지를 구비한 쉬프트 레지스터에 있어서,
    제 1 클럭펄스 및 상기 제 1 클럭펄스보다 위상지연되어 출력되는 제 2 클럭펄스를 공통으로 공급받는 각 스테이지가,
    스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 상기 스타트 펄스 또는 상기 스캔펄스로 충전시키는 제 1 스위칭소자;
    상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드를 저전위 전압원으로 방전시키는 제 2 스위칭소자;
    상기 제 1 노드에 충전된 상기 스타트 펄스 또는 상기 스캔펄스에 응답하여, 제 2 노드를 저전위 전압원으로 방전시키는 제 3 스위칭소자;
    이전단 스테이지로부터 출력된 스캔펄스에 동기된 제 1 클럭펄스에 응답하여, 저전위 전압원을 출력하는 제 4 스위칭소자;
    상기 제 2 클럭펄스에 응답하여, 상기 제 2 클럭펄스를 출력하는 제 5 스위칭소자;
    상기 제 4 스위칭소자를 통해 공급되는 저전위 전압원과 상기 제 5 스위칭소자를 통해 공급되는 제 2 클럭펄스에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 노드를 상기 제 2 클럭펄스로 충전시키는 제 6 스위칭소자;
    상기 제 2 노드에 충전된 제 2 클럭펄스에 응답하여, 제 1 노드를 저전위 전압원으로 방전시키는 제 7 스위칭소자;
    상기 제 1 클럭펄스에 응답하여, 제 2 노드를 저전위 전압원으로 방전시키는 제 8 스위칭소자;
    다음단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 저전위 전압원으로 방전시키는 제 9 스위칭소자;
    상기 제 1 노드에 충전된 상기 스타트 펄스 또는 상기 스캔펄스에 응답하여, 상기 제 2 클럭펄스를 이전단 스테이지 및 다음단 스테이지에 공급하는 제 1 풀업 스위칭소자;
    상기 제 2 노드에 충전된 제 2 클럭펄스에 응답하여, 저전위 전압원을 이전단 스테이지 및 다음단 스테이지에 공급하는 제 1 풀다운 스위칭소자;
    상기 제 1 노드에 충전된 상기 스타트 펄스 또는 상기 스캔펄스에 응답하여, 상기 제 2 클럭펄스를 스캔펄스로서 출력하는 제 2 풀업 스위칭소자를 포함하여 구성된 것을 특징으로 하는 쉬프트 레지스터.
  18. 제 17 항에 있어서,
    상기 스타트 펄스는, 상기 스테이지들 중 가장 처음에 스캔펄스를 출력하는 첫 번째 스테이지에만 공급되는 것을 특징으로 하는 쉬프트 레지스터.
  19. 제 17 항에 있어서,
    상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 저전위 전압원을 상기 제 6 스위칭소자의 게이트단자에 공급하는 제 10 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  20. 제 17 항에 있어서,
    상기 제 2 노드에 충전된 제 2 클럭펄스에 응답하여, 저전위 전압원을 출력하는 제 2 풀다운 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
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