KR20090073966A - 쉬프트 레지스터 - Google Patents

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Abstract

본 발명은 스테이지들의 출력 순서를 변경할 수 있는 쉬프트 레지스터에 관한 것으로, 순차적으로 스캔펄스를 출력하는 다수의 스테이지들을 포함하며; 각 스테이지는, 전단 스테이지로부터의 스캔펄스 및 후단 스테이지로부터의 스캔펄스에 따라 서로 상반된 전위를 갖는 순방향 전압 및 역방향 전압을 선택적으로 출력하는 스캔방향 제어부; 상기 스캔방향 제어부로부터의 출력신호에 따라 제 1 내지 제 4 노드의 신호상태를 제어하는 노드 제어부; 및, 상기 제 1 내지 제 4 노드들의 전압에 따라 순차적으로 두 개의 스캔펄스를 출력하고, 이를 자신으로부터의 전단 및 후단에 위치한 스테이지에 공급하는 출력하는 출력부를 포함함을 그 특징으로 한다.
쉬프트 레지스터, 더미 스테이지, 노드 제어부, 스캔방향 제어부

Description

쉬프트 레지스터{SHIFT REGISTER}
본 발명은 쉬프트 레지스터에 관한 것으로, 특히 스테이지들의 출력순서를 변경할 수 있는 쉬프트 레지스터에 대한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.
상기 액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다.
상기 화소전극들 각각은 스위칭소자인 박막트랜지스터(TFT; Thin Film Transistor)의 소스단자 및 드레인단자를 경유하여 상기 데이터 라인에 접속된다. 상기 박막트랜지스터는 상기 게이트 라인을 경유하여 게이트단자에 인가되는 스캔펄스에 의해 턴-온되어, 상기 데이터 라인의 데이터 신호가 상기 화소전압에 충전되도록 한다.
한편, 상기 구동회로는 상기 게이트 라인들을 구동하기 위한 게이트 드라이버와, 상기 데이터 라인들을 구동하기 위한 데이터 드라이버와, 상기 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 콘트롤러와, 액정표시장치에서 사용되는 여러 가지의 구동전압들을 공급하는 전원공급부를 구비한다.
상기 게이트 드라이버는 스캔펄스를 게이트 라인들에 순차적으로 공급하여 액정패널상의 액정셀들을 1라인분씩 순차적으로 구동한다. 여기서, 상기 게이트 드라이버는 상술한 바와 같은 스캔펄스들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비한다.
종래의 쉬프트 레지스터는 차례로 스캔펄스를 출력하는 다수의 스테이지들을 포함한다. 상기 스테이지들은 한 방향, 즉 가장 상측에 위치한 스테이지부터 가장 하측에 위치한 스테이지 순서로 스캔펄스를 출력한다. 즉, 종래의 쉬프트 레지스터는 단 한 방향으로만 스캔펄스를 출력한다. 이에 따라 종래의 쉬프트 레지스터는 다양한 모델의 액정표시장치에 사용되기에는 많은 문제점을 나타낸다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 스캔펄스의 출력순서를 제어할 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 순차적으로 스캔펄스를 출력하는 다수의 스테이지들을 포함하며; 각 스테이지는, 전단 스테이지로부터의 스캔펄스 및 후단 스테이지로부터의 스캔펄스에 따라 서로 상반된 전위를 갖는 순방향 전압 및 역방향 전압을 선택적으로 출력하는 스캔방향 제어부; 상기 스캔방향 제어부로부터의 출력신호에 따라 제 1 내지 제 4 노드의 신호상태를 제어하는 노드 제어부; 및, 상기 제 1 내지 제 4 노드들의 전압에 따라 순차적으로 두 개의 스캔펄스를 출력하고, 이를 자신으로부터의 전단 및 후단에 위치한 스테이지에 공급하는 출력하는 출력부를 포함함을 그 특징으로 한다.
본 발명에 따른 쉬프트 레지스터에는 다음과 같은 효과가 있다.
본 발명에서의 쉬프트 레지스터는 스캔방향 제어부를 통해 스테이지들의 출력순서를 변경할 수 있다. 이에 따라, 본 발명에 따른 쉬프트 레지스터는 다양한 모델의 표시장치에 적용될 수 있다.
또한, 본 발명에서는 제 3 순방향 스위칭소자와 제 3 역방향 스위칭소자가 순방향 동작과 역방향 동작시에 서로의 동작을 보완하는 역할을 함에 따라 추가 스 위칭소자 없이도 효과적으로 순방향 구동과 역방향을 구동을 행할 수 있다. 따라서, 쉬프트 레지스터의 내부 면적을 감소시킬 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 2는 순방향 구동시 도 1의 쉬프트 레지스터에 공급되는 각종 신호의 타이밍도이고, 도 3은 역방향 구동시 도 1의 쉬프트 레지스터에 공급되는 각종 신호의 타이밍도이다.
본 발명의 제 1 실시예에 따른 쉬프트 레지스터는, 도 1에 도시된 바와 같이, n개의 스테이지들 및 두 개의 더미 스테이지들(ST0, STn+1)을 포함한다. 여기서, 각 스테이지(ST1 내지 STn)는 한 프레임 기간동안 두 번의 스캔펄스를 출력한다.
각 스테이지(ST1 내지 STn)는 상기 스캔펄스를 이용하여 자신에게 접속된 게이트 라인을 구동시키고, 자신으로부터 후단에 위치한 스테이지 및 자신으로부터 전단에 위치한 스테이지의 동작을 제어한다.
상기 상단 더미 스테이지(ST0) 및 하단 더미 스테이지(STn+1)를 포함한 전체 스테이지들(ST0 내지 STn+1)을 차례로 스캔펄스(Vout0 내지 Vout2n+1)를 출력한다.
이때, 상기 전체 스테이지들(ST0 내지 STn+1)은 순방향 전압(V_F) 및 역방향 전압(V_R)의 신호상태에 따라 순방향으로 구동되거나, 또는 역방향으로 구동된다.
먼저, 순방향 구동시 상기 스테이지들(ST0 내지 STn+1)은 상기 상단 더미 스테이지(ST0)부터 하단 더미 스테이지(STn+1) 순서로 차례로 스캔펄스를 출력한다.
즉, 상기 상단 더미 스테이지(ST0)가 상단 더미 스캔펄스(Vout0)를 출력하고, 이어서 제 1 스테이지(ST1)가 제 1 및 제 2 스캔펄스(Vout1, Vout2)를 차례로 출력하고, 이어서 제 2 스테이지(ST2)가 제 3 및 제 4 스캔펄스(Vout3, Vout4)를 차례로 출력하고, 다음으로, 제 3 스테이지(ST3)가 제 5 및 제 6 스캔펄스(Vout5, Vout6)를 차례로 출력하고, ...., 다음으로 제 n 스테이지(STn)가 제 2n-3 및 제 2n 스캔펄스(Vout2n-3, Vout2n)를 차례로 출력하고, 마지막으로 하단 더미 스테이지(STn+1)가 하단 더미 스캔펄스(Vout2n+1)를 출력한다.
한편, 역방향 구동시 상기 스테이지들(ST0 내지 STn+1)은 상기 하단 더미 스테이지(STn+1)부터 상단 더미 스테이지(ST0) 순서로 차례로 스캔펄스를 출력한다.
즉, 상기 하단 더미 스테이지(STn+1)가 하단 더미 스캔펄스(Vout2n+1)를 출력하고, 이어서 제 n 스테이지(STn)가 제 2n 및 제 2n-1 스캔펄스(Vout2n, Vout2n-1)를 차례로 출력하고, 이어서 제 n-1 스테이지(STn-1)가 제 2n-2 및 제 2n-3 스캔펄스(Vout2n-2, Vout2n-3)를 차례로 출력하고, 이어서 제 n-2 스테이지가 제 2n-4 및 제 2n-5 스캔펄스를 차례로 출력하고, ..., 제 1 스테이지(ST1)가 제 2 및 제 1 스캔펄스(Vout1)를 차례로 출력하고, 마지막으로 상단 더미 스테이지(ST0)가 상단 더미 스캔펄스(Vout0)를 출력한다.
상기 상단 및 하단 더미 스테이지(ST0, STn+1)를 제외한 상기 스테이지들(ST1 내지 STn)로부터 출력된 스캔펄스(Vout1 내지 Vout2n)는 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다.
이러한 쉬프트 레지스터는 액정패널에 내장될 수 있다. 즉, 상기 액정패널은 화상을 표시하기 위한 표시부와 상기 표시부를 둘러싸는 비표시부를 갖는데, 상기 쉬프트 레지스터는 상기 비표시부에 내장된다.
이와 같이 구성된 쉬프트 레지스터에 구비된 스테이지들(ST1 내지 STn)은, 도 2 및 도 3에 도시된 바와 같이, 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 서로 다른 위상차를 갖는 두 개의 클럭펄스와, 충전용 전압과, 제 1 및 제 2 교류 전압(Vac1, Vac2)과, 순방향 전압(V_F)과, 그리고 역방향 전압(V_R)을 공급받는다.
한편, 상단 및 하단 더미 스테이지(ST0, STn+1)는, 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 어느 하나의 클럭펄스와, 스타트 펄스(Vst)와, 충전용 전압과, 방전용 전압과, 순방향 전압(V_F)과, 그리고 역방향 전압(V_R)을 공급받는다.
상기 충전용 전압 및 방전용 전압은 모두 직류 전압으로서, 상기 충전용 전압은 정극성을 나타내며, 상기 방전용 전압은 부극성을 나타낸다. 한편, 상기 방전용 전압은 접지전압이 될 수 있다.
제 1 및 제 2 교류 전압(Vac1, Vac2)은 각 스테이지(ST1 내지 STn)의 노드들 중 리세트 노드들의 충전과 방전을 제어하기 위한 신호들로서, 상기 제 1 교류 전압(Vac1) 및 제 2 교류 전압(Vac2)은 모두 교류 전압이다. 상기 제 1 교류 전압(Vac1)은 제 2 교류 전압(Vac2)에 대하여 180도 위상 반전된 형태를 갖는다. 상기 제 1 및 제 2 교류 전압(Vac1, Vac2)의 하이상태에서의 전압값은 상기 충전용 전압의 전압값과 동일 할 수도 있으며, 상기 제 1 및 제 2 교류 전압(Vac1, Vac2)의 로우 상태에서의 전압값은 상기 방전용 전압의 전압값과 동일 할 수도 있다. 제 1 및 제 2 교류 전압(Vac1, Vac2)은 p 프레임 기간을 주기로 하여 그들의 상태가 반전된다. 여기서, p는 자연수이다.
상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 각 스테이지(ST1 내지 STn)의 스캔펄스를 생성하는데 사용되는 신호들로서, 각 스테이지(ST1 내지 STn)들은 이들 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 두 개의 클럭펄스를 공급받아 두 개의 스캔펄스를 출력한다. 예를 들어, 상기 스테이지들 중 기수번째 스테이지는 제 1 및 제 2 클럭펄스(CLK1, CLK2)를 사용하여 두 개의 스캔펄스를 출력하고, 상기 스테이지들 중 우수번째 스테이지는 제 3 및 제 4 클럭펄스(CLK3, CLK4)를 사용하여 두 개의 스캔펄스를 출력한다.
본 발명에서는 서로 다른 위상차를 갖는 4종의 클럭펄스를 사용하는 예를 나타내었지만, 상기 클럭펄스의 종류는 2개 이상이면 몇 개라도 사용할 수 있다.
상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 서로 위상차를 갖고 출력된다. 상기 제 2 클럭펄스(CLK2)는 상기 제 1 클럭펄스(CLK1)보다 위상지연되어 출력되고, 상기 제 3 클럭펄스(CLK3)는 상기 제 2 클럭펄스(CLK2)보다 위상지연되어 출력되고, 상기 제 4 클럭펄스(CLK4)는 상기 제 3 클럭펄스(CLK3)보다 위상지연되어 출력되고, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)보다 위상지연되어 출력된다.
상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들은 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된다. 따라서, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)와 제 2 클럭펄스(CLK2) 사이에 해당하는 기간에서 출력된다.
상기 각 클럭펄스(CLK1 내지 CLK4)는 한 프레임 기간동안 여러 번 출력되지만, 상기 스타트 펄스(Vst)는 한 프레임 기간동안 단 한번 출력된다. 다시 말하면, 각 클럭펄스(CLK1 내지 CLK4)는 한 프레임 기간동안 주기적으로 여러 번의 액티브 상태(하이 상태)를 나타내지만, 스타트 펄스(Vst)는 한 프레임 기간동안 단 한 번의 액티브상태를 나타낸다. 이 스타트 펄스(Vst)는 한 프레임 기간 중 어떠한 클럭펄스들(CLK1 내지 CLK4)보다도 가장 먼저 출력된다.
순방향 구동시, 도 2에 도시된 바와 같이, 상기 클럭펄스들(CLK1 내지 CLK4)은 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4) 순서로 출력된다. 반면, 역방향 구동시, 도 3에 도시된 바와 같이, 상기 클럭펄스들(CLK1 내지 CLK4)은 제 4 클럭펄스(CLK4)부터 제 1 클럭펄스(CLK1) 순서로 출력된다.
본 발명에서는, 도 2 및 도 3에 도시된 바와 같이 펄스폭 구간이 중첩된 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)가 사용될 수 있다.
즉, 도 2에 도시된 바와 같이, 제 i 클럭펄스(i는 2이상의 자연수)의 펄스폭 구간 중 전반 1/2 구간이 제 i-1 클럭펄스의 펄스폭 구간 중 후반 1/2 구간과 중첩되어 있으며, 상기 제 i 클럭펄스의 펄스폭 구간 중 후반 1/2 구간이 제 i+1 클럭펄스의 펄스폭 구간 중 전반 1/2 구간과 중첩되어 있다.
또한, 즉, 도 3에 도시된 바와 같이, 제 i 클럭펄스의 펄스폭 구간 중 전반 1/2 구간이 제 i+1 클럭펄스의 펄스폭 구간 중 후반 1/2 구간과 중첩되어 있으며, 상기 제 i 클럭펄스의 펄스폭 구간 중 후반 1/2 구간이 제 i+1 클럭펄스의 펄스폭 구간 중 후반 1/2 구간과 중첩되어 있다.
예를 들어, 도 2 및 도 3에 도시된 바와 같이, 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)가 각각 2수평기간(2H; 2 Horizontal Time)에 해당하는 펄스폭 구간을 갖는다면, 인접한 클럭펄스들은 1수평기간에 해당하는 구간만큼 서로 중첩된다.
상기 충첩되는 펄스폭의 구간 길이는 상기 1/2 구간에 해당하는 길이에만 한정되지 않으며 얼마든지 조절될 수 있다.
이와 같이 중첩된 클럭펄스들(CLK1 내지 CLK4)이 사용될 경우, 도 2 및 도 3에 도시된 바와 같이, 각 스테이지(ST1 내지 STn)로부터 출력되는 스캔펄스의 펄스폭도 서로 중첩된다.
순방향 구동시, 도 2에 도시된 바와 같이, 스타트 펄스(Vst)의 출력기간과 제 1 클럭펄스(CLK1)의 출력기간 사이에는 제 1 더미 클럭펄스(DCLK1)가 출력된다. 이 제 1 더미 클럭펄스(DCLK1)는 상단 더미 스테이지(ST0)의 스캔펄스로 사용되는 신호로서, 이 제 1 더미 클럭펄스(DCLK1)는 한 프레임 기간 중 한 번만 출력된다. 이 제 1 더미 클럭펄스(DCLK1)는 상기 제 4 클럭펄스(CLK4)를 전송하는 클럭전송라인을 통해 제 4 클럭펄스(CLK4)와 같이 출력된다.
또한, 순방향 구동시, 도 2에 도시된 바와 같이, 제 4 클럭펄스(CLK4)의 출 력종료 기간과 다음 프레임 기간의 스타트 펄스(Vst)의 출력기간 사이에는 제 2 더미 클럭펄스(DCLK2)가 출력된다. 다시 말하여, 이 제 2 더미 클럭펄스(DCLK2)는 한 프레임의 블랭킹(blanking) 기간 바로 이전에 출력된다. 이 제 2 더미 클럭펄스(DCLK2)는 하단 더미 스테이지(STn+1)의 스캔펄스로서 사용되는 신호로서, 이 제 2 더미 클럭펄스(DCLK2)는 한 프레임 기간 중 한 번만 출력된다. 이 제 2 더미 클럭펄스(DCLK2)는 상기 제 1 클럭펄스(CLK1)를 전송하는 클럭전송라인을 통해 제 1 클럭펄스(CLK1)와 같이 출력된다.
역방향 구동시, 도 3에 도시된 바와 같이, 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)의 출력순서가 변경됨에 따라 스타트 펄스(Vst)의 출력기간과 제 4 클럭펄스(CLK4)의 출력기간 사이에는 제 2 더미 클럭펄스(DCLK2)가 출력된다. 이 제 2 더미 클럭펄스(DCLK2)는 하단 더미 스테이지(STn+1)의 스캔펄스로 사용되는 신호로서, 이 제 2 더미 클럭펄스(DCLK2)는 한 프레임 기간 중 한 번만 출력된다. 이 제 2 더미 클럭펄스(DCLK2)는, 상술된 바와 같이 상기 제 1 클럭펄스(CLK1)를 전송하는 클럭전송라인을 통해 제 1 클럭펄스(CLK1)와 같이 출력된다.
또한, 역방향 구동시, 도 3에 도시된 바와 같이, 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)의 출력순서가 변경됨에 따라 제 1 클럭펄스(CLK1)의 출력종료 기간과 다음 프레임 기간의 스타트 펄스(Vst)의 출력기간 사이에는 제 1 더미 클럭펄스(DCLK1)가 출력된다. 다시 말하여, 이 제 1 더미 클럭펄스(DCLK1)는 한 프레임의 블랭킹 기간 바로 이전에 출력된다. 이 제 1 더미 클럭펄스(DCLK1)는 하단 더미 스테이지(STn+1)의 스캔펄스로서 사용되는 신호로서, 이 제 2 더미 클럭펄 스(DCLK2)는 한 프레임 기간 중 한 번만 출력된다. 이 제 1 더미 클럭펄스(DCLK1)는, 상술된 바와 같이 상기 제 4 클럭펄스(CLK4)를 전송하는 클럭전송라인을 통해 제 4 클럭펄스(CLK4)와 같이 출력된다.
도 1에 도시된 상단 및 하단 더미 스테이지(ST0, STn+1), 그리고 스테이지들(ST1 내지 STn)은 상술된 특징을 갖는 각종 신호를 공급받아 동작한다.
각 스테이지(ST1 내지 STn)가 스캔펄스를 출력하기 위해서는 각 스테이지(ST1 내지 STn)의 인에이블 동작이 선행되어야 한다. 상기 스테이지가 인에이블된다는 것은, 상기 스테이지가 출력 가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 있는 상태로 세트된다는 것을 의미한다.
순방향 구동시, 각 스테이지(ST1 내지 STn)는 자신으로부터 전단에 위치한 스테이지로부터의 두 개의 스캔펄스들 중 먼저 출력된 스캔펄스를 공급받아 인에이블된다. 예를 들어, 제 j 스테이지는 제 j-1 스테이지로부터의 두 개의 스캔펄스들 중 먼저 출력된 스캔펄스에 응답하여 인에이블된다.
단, 순방향 구동시, 가장 상측에 위치한 제 1 스테이지(ST1)는 상단 더미 스테이지(ST0)로부터의 상단 더미 스캔펄스(Vout0)에 응답하여 인에이블된다. 그리고, 상단 더미 스테이지(ST0)는 스타트전송라인으로부터의 스타트 펄스(Vst)를 공급받아 인에이블된다.
반면, 역방향 구동시, 각 스테이지(ST1 내지 STn)는 자신으로부터 다음단에 위치한 스테이지로부터의 두 개의 스캔펄스들 중 먼저 출력된 스캔펄스를 공급받아 인에이블된다. 예를 들어, 제 j 스테이지는 제 j+1 스테이지로부터의 두 개의 스캔 펄스들 중 먼저 출력된 스캔펄스에 응답하여 인에이블된다.
단, 역방향 구동시, 가장 하측에 위치한 제 n 스테이지(STn)는 하단 더미 스테이지(STn+1)로부터의 하단 더미 스캔펄스(Vout2n+1)에 응답하여 인에이블된다. 그리고, 하단 더미 스테이지(STn+1)는 스타트전송라인으로부터의 스타트 펄스(Vst)를 공급받아 인에이블된다.
한편, 각 스테이지(ST1 내지 STn)는 상기 스캔펄스 출력 이후 디스에이블되는데, 상기 스테이지가 디스에이블된다는 것은, 상기 스테이지가 출력이 불가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 없는 상태로 리세트된다는 것을 의미한다.
순방향 구동시, 각 스테이지(ST1 내지 STn)는 자신으로부터 후단에 위치한 스테이지로부터의 두 개의 스캔펄스들 중 나중에 출력된 스캔펄스를 공급받아 인에이블된다. 예를 들어, 제 j 스테이지는 제 j+1 스테이지로부터의 두 개의 스캔펄스들 중 나중에 출력된 스캔펄스에 응답하여 인에이블된다.
단, 순방향 구동시, 가장 하측에 위치한 제 n 스테이지(STn)는 하단 더미 스테이지(STn+1)로부터의 하단 더미 스캔펄스(Vout2n+1)에 응답하여 디스에이블된다. 그리고, 하단 더미 스테이지(STn+1)는 스타트전송라인으로부터의 스타트 펄스(Vst)를 공급받아 디스에이블된다.
반면, 역방향 구동시, 각 스테이지(ST1 내지 STn)는 자신으로부터 전단에 위치한 스테이지로부터의 두 개의 스캔펄스들 중 나중에 출력된 스캔펄스를 공급받아 디스에이블된다. 예를 들어, 제 j 스테이지는 제 j-1 스테이지로부터의 두 개의 스 캔펄스들 중 나중에 출력된 스캔펄스에 응답하여 디스에이블된다.
단, 역방향 구동시, 가장 상측에 위치한 제 1 스테이지(ST1)는 상단 더미 스테이지(ST0)로부터의 상단 더미 스캔펄스(Vout0)에 응답하여 디스에이블된다. 그리고, 상단 더미 스테이지(STn0)는 스타트전송라인으로부터의 스타트 펄스(Vst)를 공급받아 디스에이블된다.
이와 같이 구성된 쉬프트 레지스터에서 상단 및 하단 더미 스테이지(ST0, STn+1)를 포함한 각 스테이지(ST1 내지 STn)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.
도 4는 도 1에 구비된 상단 더미 스테이지(ST0)의 구성을 나타낸 도면이다.
상단 더미 스테이지(ST0)는, 도 4에 도시된 바와 같이, 노드 제어부(NC), 출력부(OP) 및 스캔방향 제어부(SDC)를 갖는다.
노드 제어부(NC)는, 제 1 내지 제 3 스위칭소자(Tr1 내지 Tr3)를 포함한다.
제 1 스위칭소자(Tr1)는 리세트 노드(QB)의 신호상태에 따라 온/오프가 제어되며, 세트 노드와 방전용 전압(VSS)을 전송하는 방전용전원라인간에 접속된다. 이를 위해, 상기 제 1 스위칭소자(Tr1)의 게이트단자는 상기 리세트 노드에 접속되며, 드레인단자는 상기 세트 노드(Q)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.
제 2 스위칭소자(Tr2)는 충전용전원라인으로부터의 충전용 전압(VDD)에 따라 온/오프가 제어되며, 상기 충전용전원라인과 리세트 노드(QB)간에 접속된다. 이를 위해, 상기 제 2 스위칭소자(Tr2)의 게이트단자 및 드레인단자는 상기 충전용전원 라인에 접속되며, 소스단자는 상기 리세트 노드(QB)에 접속된다.
제 3 스위칭소자(Tr3)는 세트 노드(Q)의 신호상태에 따라 온/오프가 제어되며, 상기 리세트 노드와 상기 방전용전원라인간에 접속된다. 이를 위해, 상기 제 3 스위칭소자(Tr3)의 게이트단자는 상기 세트 노드(Q)에 접속되며, 드레인단자는 리세트 노드(QB)에 접속되며, 그리고 소스단자는 방전용전원라인에 접속된다.
출력부(OP)는 풀업 스위칭소자(Trpu) 및 풀다운 스위칭소자(Trpd)를 포함한다.
상기 풀업 스위칭소자(Trpu)는 세트 노드(Q)의 신호상태에 따라 온/오프가 제어되며, 클럭펄스들(CLK1 내지 CLK4)을 전송하는 클럭전송라인들 중 어느 하나와 출력단자(333)간에 접속된다. 이를 위해, 상기 풀업 스위칭소자(Trpu)의 게이트단자는 세트 노드(Q)에 접속되며, 드레인단자는 클럭전송라인들 중 어느 하나에 접속되며, 그리고 소스단자는 출력단자(333)에 접속된다. 여기서, 상기 풀업 스위칭소자(Trpu)의 드레인단자는 제 4 클럭펄스(CLK4)를 전송하는 제 4 클럭전송라인에 접속된다.
상기 스캔방향 제어부(SDC)는 순방향 스위칭소자(Tr_F) 및 역방향 스위칭소자(Tr_R)를 포함한다.
상기 순방향 스위칭소자(Tr_F)는 스타트전송라인으로부터의 스타트 펄스(Vst)에 의해 온/오프가 제어되며, 순방향 전압(V_F)을 전송하는 순방향전원라인과 세트 노드(Q)간에 접속된다. 이를 위해, 상기 순방향 스위칭소자(Tr_F)의 게이트단자는 스타트전송라인에 접속되며, 드레인단자는 순방향전원라인에 접속되며, 그리고 소스단자는 세트 노드(Q)에 접속된다.
상기 역방향 스위칭소자(Tr_R)는 제 1 스테이지(ST1)로부터의 제 1 스캔펄스(Vout1)에 따라 온/오프가 제어되며, 세트 노드(Q)와 역방향 전압(V_R)을 전송하는 역방향전원라인간에 접속된다. 이를 위해, 상기 역방향 스위칭소자(Tr_R)의 게이트단자는 제 1 스테이지(ST1)의 두 개의 출력단자들 중 어느 하나와 접속되며, 드레인단자는 세트 노드(Q)에 접속되며, 그리고 소스단자는 역방향전원라인에 접속된다.
도 5는 도 1에 구비된 하단 더미 스테이지(STn+1)의 구성을 나타낸 도면이다.
하단 더미 스테이지(STn+1)는, 도 5에 도시된 바와 같이, 노드 제어부, 출력부(OP) 및 스캔방향 제어부(SDC)를 갖는다.
노드 제어부는, 제 1 내지 제 3 스위칭소자(Tr1 내지 Tr3)를 포함한다.
제 1 스위칭소자(Tr1)는 리세트 노드(QB)의 신호상태에 따라 온/오프가 제어되며, 세트 노드(Q)와 방전용 전압(VSS)을 전송하는 방전용전원라인간에 접속된다. 이를 위해, 상기 제 1 스위칭소자(Tr1)의 게이트단자는 상기 리세트 노드(QB)에 접속되며, 드레인단자는 상기 세트 노드(Q)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.
제 2 스위칭소자(Tr2)는 충전용전원라인으로부터의 충전용 전압(VDD)에 따라 온/오프가 제어되며, 상기 충전용전원라인과 리세트 노드(QB)간에 접속된다. 이를 위해, 상기 제 2 스위칭소자(Tr2)의 게이트단자 및 드레인단자는 상기 충전용전원 라인에 접속되며, 소스단자는 상기 리세트 노드(QB)에 접속된다.
제 3 스위칭소자(Tr3)는 세트 노드(Q)의 신호상태에 따라 온/오프가 제어되며, 상기 리세트 노드(QB)와 상기 방전용전원라인간에 접속된다. 이를 위해, 상기 제 3 스위칭소자(Tr3)의 게이트단자는 상기 세트 노드(Q)에 접속되며, 드레인단자는 리세트 노드(QB)에 접속되며, 그리고 소스단자는 방전용전원라인에 접속된다.
출력부(OP)는 풀업 스위칭소자(Trpu) 및 풀다운 스위칭소자(Trpd)를 포함한다.
상기 풀업 스위칭소자(Trpu)는 세트 노드(Q)의 신호상태에 따라 온/오프가 제어되며, 클럭펄스들(CLK1 내지 CLK4)을 전송하는 클럭전송라인들 중 어느 하나와 출력단자간에 접속된다. 이를 위해, 상기 풀업 스위칭소자(Trpu)의 게이트단자는 세트 노드(Q)에 접속되며, 드레인단자는 클럭전송라인들 중 어느 하나에 접속되며, 그리고 소스단자는 출력단자(333)에 접속된다. 여기서, 상기 풀업 스위칭소자(Trpu)의 드레인단자는 제 1 클럭펄스(CLK1)를 전송하는 제 1 클럭전송라인에 접속된다.
상기 스캔방향 제어부(SDC)는 순방향 스위칭소자(Tr_F) 및 역방향 스위칭소자(Tr_R)를 포함한다.
상기 순방향 스위칭소자(Tr_F)는 제 n 스테이지(STn)로부터의 두 개의 스캔펄스들 중 어느 하나에 따라 온/오프가 제어되며, 순방향 전압(V_F)을 전송하는 순방향전원라인과 세트 노드(Q)간에 접속된다. 이를 위해, 상기 순방향 스위칭소자(Tr_F)의 게이트단자는 상기 제 n 스테이지(STn)의 두 개의 출력단자들 중 어느 하나에 접속되며, 드레인단자는 순방향전원라인에 접속되며, 그리고 소스단자는 세트 노드(Q)에 접속된다.
상기 역방향 스위칭소자(Tr_R)는 스타트전송라인으로부터의 스타트 펄스(Vst)에 따라 온/오프가 제어되며, 세트 노드(Q)와 역방향 전압(V_R)을 전송하는 역방향전원라인간에 접속된다. 이를 위해, 상기 역방향 스위칭소자(Tr_R)의 게이트단자는 스타트전송라인에 접속되며, 드레인단자는 세트 노드(Q)에 접속되며, 그리고 소스단자는 역방향전원라인에 접속된다.
도 6은 도 1에 구비된 임의의 스테이지의 구성을 나타낸 도면이다.
각 스테이지(ST1 내지 STn)는, 도 6에 도시된 바와 같이, 노드 제어부, 스캔방향 제어부(SDC) 및 출력부(OP)를 갖는다.
노드 제어부는 제 1 세트 노드(Q1), 제 2 세트 노드(Q2), 제 1 리세트 노드(QB1) 및 제 2 리세트 노드(QB2)의 신호상태를 제어한다.
제 k 스테이지의 노드 제어부는, 제 1 내지 제 15 스위칭소자(Tr1 내지 Tr15)들을 포함한다.
제 k 스테이지에 구비된 제 1 스위칭소자(Tr1)는 제 1 리세트 노드(QB1)의 신호상태에 따라 온/오프가 제어되며, 제 1 세트 노드(Q1)와 상기 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 상기 제 1 리세트 노드(QB1)에 접속되며, 드레인단자는 상기 제 1 세트 노드(Q1)에 접속되며, 그리고 소스단자는 방전용전원라인에 접속된다.
제 k 스테이지에 구비된 제 2 스위칭소자(Tr2)는 제 2 리세트 노드(QB2)의 신호상태에 따라 온/오프가 제어되며, 상기 제 1 세트 노드(Q1)와 상기 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 상기 제 2 리세트 노드(QB2)에 접속되며, 드레인단자는 제 1 세트 노드(Q1)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.
제 k 스테이지에 구비된 제 3 스위칭소자(Tr3)는 제 1 세트 노드(Q1)의 신호상태에 따라 온/오프가 제어되며, 제 1 리세트 노드(QB1)와 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 제 1 세트 노드(Q1)에 접속되며, 드레인단자는 상기 제 1 리세트 노드(QB1)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.
제 k 스테이지에 구비된 제 4 스위칭소자(Tr4)는 제 1 교류전원라인으로부터의 제 1 교류 전압(Vac1)에 따라 온/오프가 제어되며, 상기 제 1 교류전원라인과 제 1 공통 노드(CN1)간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 4 스위칭소자(Tr4)의 게이트단자 및 드레인단자는 상기 제 1 교류전원라인에 접속되며, 그리고 소스단자는 상기 제 1 공통 노드(CN1)에 접속된다.
제 k 스테이지에 구비된 제 5 스위칭소자(Tr5)는 제 1 공통 노드(CN1)의 신호상태에 따라 온/오프가 제어되며, 상기 제 1 교류전원라인과 상기 제 1 리세트 노드(QB1)간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 5 스위칭소자(Tr5)의 게이트단자는 상기 제 1 공통 노드(CN1)에 접속되며, 드레인단자는 상기 제 1 교류전원라인에 접속되며, 그리고 소스단자는 상기 제 1 리세트 노드(QB1)에 접속된다.
제 k 스테이지에 구비된 제 6 스위칭소자(Tr6)는 제 1 세트 노드(Q1)의 신호상태에 따라 온/오프가 제어되며, 제 1 공통 노드(CN1)와 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 상기 제 1 세트 노드(Q1)에 접속되며, 드레인단자는 상기 제 1 공통 노드(CN1)에 접속되며, 그리고 소스단자는 방전용전원라인에 접속된다.
제 k 스테이지에 구비된 제 7 스위칭소자(Tr7)는 제 2 세트 노드(Q2)의 신호상태에 따라 온/오프가 제어되며, 상기 제 1 공통 노드(CN1)와 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 7 스위칭소자(Tr7)의 게이트단자는 상기 제 2 세트 노드(Q2)에 접속되며, 드레인단자는 상기 제 1 공통 노드(CN1)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.
제 k 스테이지에 구비된 제 8 스위칭소자(Tr8)는 스캔방향 제어부(SDC)로부터의 출력에 따라 온/오프가 제어되며, 제 2 리세트 노드(QB2)와 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 8 스위칭소자(Tr8)의 게이트단자는 상기 스캔방향 제어부(SDC)의 출력단자에 접속되며, 드레인단자는 상기 제 2 리세트 노드(QB2)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.
제 k 스테이지에 구비된 제 9 스위칭소자(Tr9)는 제 1 리세트 노드(QB1)의 신호상태에 따라 온/오프가 제어되며, 제 2 세트 노드(Q2)와 상기 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 9 스위칭소자(Tr9)의 게이트단자는 상기 제 1 리세트 노드(QB1)에 접속되며, 드레인단자는 상기 제 2 세 트 노드(Q2)에 접속되며, 그리고 소스단자는 방전용전원라인에 접속된다.
제 k 스테이지에 구비된 제 10 스위칭소자(Tr10)는 제 2 리세트 노드(QB2)의 신호상태에 따라 온/오프가 제어되며, 상기 제 2 세트 노드(Q2)와 상기 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 10 스위칭소자(Tr10)의 게이트단자는 상기 제 2 리세트 노드(QB2)에 접속되며, 드레인단자는 제 2 세트 노드(Q2)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.
제 k 스테이지에 구비된 제 11 스위칭소자(Tr11)는 제 2 세트 노드(Q2)의 신호상태에 따라 온/오프가 제어되며, 제 2 리세트 노드(QB2)와 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 11 스위칭소자(Tr11)의 게이트단자는 상기 제 2 세트 노드(Q2)에 접속되며, 드레인단자는 상기 제 2 리세트 노드(QB2)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.
제 k 스테이지에 구비된 제 12 스위칭소자(Tr12)는 제 2 교류전원라인으로부터의 제 2 교류 전압(Vac2)에 따라 온/오프가 제어되며, 상기 제 2 교류전원라인과 제 2 공통 노드(CN2)간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 12 스위칭소자(Tr12)의 게이트단자 및 드레인단자는 상기 제 2 교류전원라인에 접속되며, 그리고 소스단자는 상기 제 2 공통 노드(CN2)에 접속된다.
제 k 스테이지에 구비된 제 13 스위칭소자(Tr13)는 제 2 공통 노드(CN2)의 신호상태에 따라 온/오프가 제어되며, 상기 제 2 교류전원라인과 상기 제 2 리세트 노드(QB2)간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 13 스위칭소 자(Tr13)의 게이트단자는 상기 제 2 공통 노드(CN2)에 접속되며, 드레인단자는 상기 제 2 교류전원라인에 접속되며, 그리고 소스단자는 상기 제 2 리세트 노드(QB2)에 접속된다.
제 k 스테이지에 구비된 제 14 스위칭소자(Tr14)는 제 2 세트 노드(Q2)의 신호상태에 따라 온/오프가 제어되며, 제 2 공통 노드(CN2)와 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 14 스위칭소자(Tr14)의 게이트단자는 상기 제 2 세트 노드(Q2)에 접속되며, 드레인단자는 상기 제 2 공통 노드(CN2)에 접속되며, 그리고 소스단자는 방전용전원라인에 접속된다.
제 k 스테이지에 구비된 제 15 스위칭소자(Tr15)는 제 1 세트 노드(Q1)의 신호상태에 따라 온/오프가 제어되며, 상기 제 2 공통 노드(CN2)와 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 15 스위칭소자(Tr15)의 게이트단자는 상기 제 1 세트 노드(Q1)에 접속되며, 드레인단자는 상기 제 2 공통 노드(CN2)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.
스캔방향 제어부(SDC)는 제 1 내지 제 3 순방향 스위칭소자(Tr_F1 내지 Tr_F3), 제 1 내지 제 3 역방향 스위칭소자(Tr_R1 내지 Tr_R3), 및 제어 스위칭소자(Tr_C)를 포함한다.
제 k 스테이지에 구비된 제 1 순방향 스위칭소자(Tr_F1)는 제 k-1 스테이지로부터의 스캔펄스들 중 먼저 출력된 스캔펄스(전단 출력)에 따라 온/오프가 제어되며, 순방향전원라인과 제 1 세트 노드(Q1)간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 1 순방향 스위칭소자(Tr_F1)의 게이트단자는 상기 제 k-1 스 테이지의 제 1 출력단자(111a)에 접속되며, 드레인단자는 순방향전원라인에 접속되며, 그리고 소스단자는 상기 제 1 세트 노드(Q1)에 접속된다.
단, 제 1 스테이지(ST1)에 구비된 제 1 순방향 스위칭소자(Tr_F1)의 게이트단자는 상단 더미 스테이지(ST0)의 출력단자에 접속된다.
제 k 스테이지에 구비된 제 1 역방향 스위칭소자(Tr_R1)는 제 k+1 스테이지로부터의 스캔펄스들 중 나중에 출력된 스캔펄스(후단 출력)에 따라 온/오프가 제어되며, 제 1 세트 노드(Q1)와 역방향전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 1 역방향 스위칭소자(Tr_R1)의 게이트단자는 제 k+1 스테이지의 제 2 출력단자(111b)에 접속되며, 드레인단자는 상기 제 1 세트 노드(Q1)에 접속되며, 그리고 소스단자는 역방향전원라인에 접속된다.
제 k 스테이지에 구비된 제 2 순방향 스위칭소자(Tr_F2)는 제 k-1 스테이지로부터의 스캔펄스들 중 먼저 출력된 스캔펄스에 따라 온/오프가 제어되며, 순방향전원라인과 제 2 세트 노드(Q2)간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 2 순방향 스위칭소자(Tr_F2)의 게이트단자는 상기 제 k-1 스테이지의 제 1 출력단자(111a)에 접속되며, 드레인단자는 순방향전원라인에 접속되며, 그리고 소스단자는 상기 제 2 세트 노드(Q2)에 접속된다.
단, 제 1 스테이지(ST1)에 구비된 제 2 순방향 스위칭소자(Tr_F2)의 게이트단자는 상단 더미 스테이지(ST0)의 출력단자에 접속된다.
제 k 스테이지에 구비된 제 2 역방향 스위칭소자(Tr_R2)는 제 k+1 스테이지로부터의 스캔펄스들 중 나중에 출력된 스캔펄스에 따라 온/오프가 제어되며, 제 2 세트 노드(Q2)와 역방향전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 1 역방향 스위칭소자(Tr_R1)의 게이트단자는 제 k+1 스테이지의 제 2 출력단자(111b)에 접속되며, 드레인단자는 상기 제 2 세트 노드(Q2)에 접속되며, 그리고 소스단자는 역방향전원라인에 접속된다.
제 k 스테이지에 구비된 제 3 순방향 스위칭소자(Tr_F3)는 제 k-1 스테이지로부터의 두 개의 스캔펄스들 중 먼저 출력된 스캔펄스에 의해 온/오프가 제어되며, 제 3 공통 노드(CN3)와 순방향전원라인간에 접속된다. 이를 위해, 상기 제 3 순방향 스위칭소자(Tr_F3)의 게이트단자는 상기 제 k-1 스테이지의 제 1 출력단자(111a)에 접속되며, 드레인단자는 제 3 공통 노드(CN3)에 접속되며, 그리고 소스단자는 상기 순방향전원라인에 접속된다.
제 k 스테이지에 구비된 제 3 역방향 스위칭소자(Tr_R3)는 제 k+1 스테이지로부터의 두 개의 스캔펄스들 중 나중에 출력된 스캔펄스에 의해 온/오프가 제어되며, 역방향전원라인과 제 3 공통 노드(CN3)간에 접속된다. 이를 위해, 상기 제 3 역방향 스위칭소자(Tr_R3)의 게이트단자는 제 k+1 스테이지의 제 2 출력단자(111b)에 접속되며, 드레인단자는 역방향전원라인에 접속되며, 그리고 소스단자는 제 3 공통 노드(CN3)에 접속된다.
제 k 스테이지에 구비된 제어 스위칭소자(Tr_C)는 제 3 공통 노드(CN3)의 신호상태에 따라 제어되며, 제 1 리세트 노드(QB1)와 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제어 스위칭소자(Tr_C)의 게이트단자는 상기 제 3 공통 노드(CN3)에 접속되며, 드레인단자는 상기 제 1 리세트 노드(QB1) 에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.
한편, 제 k 스테이지에 구비된 제 8 스위칭소자(Tr8)의 게이트단자는 상기 제 3 공통 노드(CN3)에 접속된다.
출력부(OP)는 제 1 풀업 스위칭소자(Tr1), 제 2 풀업 스위칭소자(Tr2), 제 1 및 제 2 풀업 스위칭소자(Tr1, Tr2), 그리고 제 1 내지 제 4 풀다운 스위칭소자(Trpd1 내지 Trpd4)들을 포함한다.
제 1 풀업 스위칭소자(Tr1)는 제 1 세트 노드(Q1)의 신호상태에 따라 온/오프가 제어되며, 클럭펄스들(CLK1 내지 CLK4)을 전송하는 클럭전송라인들 중 어느 하나와 제 1 출력단자(111a)간에 접속된다. 이를 위해, 상기 제 1 풀업 스위칭소자(Tr1)의 게이트단자는 제 1 세트 노드(Q1)에 접속되며, 드레인단자는 클럭전송라인들 중 어느 하나에 접속되며, 그리고 소스단자는 제 1 출력단자(111a)에 접속된다.
제 2 풀업 스위칭소자(Tr2)는 제 2 세트 노드(Q2)의 신호상태에 따라 온/오프가 제어되며, 클럭펄스들(CLK1 내지 CLK4)을 전송하는 클럭전송라인들 중 어느 하나와 제 2 출력단자(111b)간에 접속된다. 이를 위해, 상기 제 2 풀업 스위칭소자(Tr2)의 게이트단자는 제 2 세트 노드(Q2)에 접속되며, 드레인단자는 클럭전송라인들 중 어느 하나에 접속되며, 그리고 소스단자는 제 2 출력단자(111b)에 접속된다.
이때, 상기 제 1 풀업 스위칭소자(Trpu1)의 드레인단자와 제 2 풀업 스위칭소자(Trpu2)의 들인단자는 서로 다른 클럭전송라인에 접속된다.
제 1 풀다운 스위칭소자(Trpd1)는 제 1 리세트 노드(QB1)의 신호상태에 따라 온/오프가 제어되며, 제 1 출력단자(111a)와 방전용전원라인간에 접속된다. 이를 위해, 상기 제 1 풀다운 스위칭소자(Trpd1)의 게이트단자는 제 1 리세트 노드(QB1)에 접속되며, 드레인단자는 제 1 출력단자(111a)에 접속되며, 그리고 소스단자는 방전용전원라인에 접속된다.
제 2 풀다운 스위칭소자(Trpd2)는 제 2 리세트 노드(QB2)의 신호상태에 따라 온/오프가 제어되며, 제 1 출력단자(111a)와 방전용전원라인간에 접속된다. 이를 위해, 상기 제 1 풀다운 스위칭소자(Trpd1)의 게이트단자는 제 2 리세트 노드(QB2)에 접속되며, 드레인단자는 제 1 출력단자(111a)에 접속되며, 그리고 소스단자는 방전용전원라인에 접속된다.
제 3 풀다운 스위칭소자(Trpd3)는 제 1 리세트 노드(QB1)의 신호상태에 따라 온/오프가 제어되며, 제 2 출력단자(111b)와 방전용전원라인간에 접속된다. 이를 위해, 상기 제 3 풀다운 스위칭소자(Trpd3)의 게이트단자는 제 1 리세트 노드(QB1)에 접속되며, 드레인단자는 제 2 출력단자(111b)에 접속되며, 그리고 소스단자는 방전용전원라인에 접속된다.
제 4 풀다운 스위칭소자(Trpd4)는 제 2 리세트 노드(QB2)의 신호상태에 따라 온/오프가 제어되며, 제 2 출력단자(111b)와 방전용전원라인간에 접속된다. 이를 위해, 상기 제 1 풀다운 스위칭소자(Trpd1)의 게이트단자는 제 2 리세트 노드(QB2)에 접속되며, 드레인단자는 제 2 출력단자(111b)에 접속되며, 그리고 소스단자는 방전용전원라인에 접속된다.
이와 같이 구성된 쉬프트 레지스터의 동작을 설명하면 다음과 같다.
도 2, 도 4, 도 5 및 도 6을 참조하여 순방향 구동에 따른 쉬프트 레지스터의 동작을 설명하기로 한다.
순방향 구동이므로, 도 2에 도시된 바와 같이, 클럭펄스들(CLK1 내지 CLK4)은 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4) 순서로 출력되며, 순방향 전압(V_F)은 하이 상태이고, 역방향 전압(V_R)은 로우 상태이다.
먼저, 제 1 프레임 기간에서의 제 1 초기 기간(Ts)의 동작을 설명하면 다음과 같다.
상기 제 1 프레임 기간동안에는 제 1 교류 전압(Vac1)이 정극성을 나타내며, 제 2 교류 전압(Vac2)이 부극성을 나타낸다.
상기 제 1 초기 기간(Ts)동안에는, 도 2에 도시된 바와 같이, 타이밍 콘트롤러로부터 출력되는 스타트 펄스(Vst)만 하이상태를 유지하고, 나머지 클럭펄스는 로우상태를 유지한다.
상기 타이밍 콘트롤러로부터 출력된 스타트 펄스(Vst)는 상단 더미 스테이지(ST0) 및 하단 더미 스테이지(STn+1)에 공급된다.
즉, 도 4에 도시된 바와 같이, 상기 스타트 펄스(Vst)는 상기 상단 더미 스테이지(ST0)에 구비된 순방향 스위칭소자(Tr_F)의 게이트단자에 공급된다. 이에 따라, 상기 순방향 스위칭소자(Tr_F)가 턴-온되고, 이 턴-온된 순방향 스위칭소자(Tr_F)를 통해 하이 상태의 순방향 전압(V_F)이 세트 노드에 공급된다. 그러면, 상기 세트 노드(Q)가 충전되고, 이 충전된 세트 노드(Q)에 게이트단자를 통해 접속된 풀업 스위칭소자(Trpu) 및 제 3 스위칭소자(Tr3)가 턴-온된다.
상기 턴-온된 제 3 스위칭소자(Tr3)를 통해 방전용 전압(VSS)이 리세트 노드에 공급된다. 한편, 제 2 스위칭소자(Tr2)는 하이 상태의 직류전압인 충전용 전압(VDD)에 의해 항상 턴-온 상태이므로, 상기 충전용 전압(VDD)은 상기 제 2 스위칭소자(Tr2)를 통해 상기 리세트 노드(QB)에 공급된다. 따라서, 상기 리세트 노드(QB)에는 제 2 스위칭소자(Tr2)를 통해 출력된 하이 상태의 충전용 전압(VDD)과 상기 제 3 스위칭소자(Tr3)를 통해 출력된 로우 상태의 방전용 전압(VSS)이 함께 공급된다. 이때, 상기 제 3 스위칭소자(Tr3)의 사이즈 상기 제 2 스위칭소자(Tr2)의 사이즈보다 더 크게 설정되므로, 상기 리세트 노드는 상기 제 3 스위칭소자(Tr3)를 통해 공급된 로우 상태의 방전용 전압(VSS)에 의해 방전 상태로 된다. 이에 따라, 상기 방전된 리세트 노드(QB)에 게이트단자를 통해 접속된 풀다운 스위칭소자(Trpd) 및 제 1 스위칭소자(Tr1)가 턴-오프 된다.
한편, 이 제 1 초기 기간(Ts)에 제 1 스테이지(ST1)로부터의 출력은 없으므로, 상기 상단 더미 스테이지(ST0)에 구비된 역방향 스위칭소자(Tr_R)는 턴-오프 상태이다.
이와 같이 상기 제 1 초기 기간(Ts)에는 상기 상단 더미 스테이지(ST0)가 세트된다. 한편, 이 제 1 초기 기간(Ts)에 스타트 펄스(Vst)를 공급받는 하단 더미 스테이지(STn+1)는 리세트 된다. 이를 좀 더 구체적으로 설명하면 다음과 같다.
즉, 도 5에 도시된 바와 같이, 상기 스타트 펄스(Vst)는 하단 더미 스테이 지(STn+1)에 구비된 역방향 스위칭소자(Tr_R)의 게이트단자에 공급된다. 이에 따라, 상기 역방향 스위칭소자(Tr_R)가 턴-온되고, 이 턴-온된 역방향 스위칭소자(Tr_R)를 통해 로우 상태의 역방향 전압(V_R)이 세트 노드(Q)에 공급된다. 그러면, 상기 세트 노드(Q)가 방전되고, 이 방전된 세트 노드(Q)에 게이트단자를 통해 접속된 풀업 스위칭소자 및 제 3 스위칭소자(Tr3)가 턴-오프된다.
제 2 스위칭소자(Tr2)는 하이 상태의 직류전압인 충전용 전압(VDD)에 의해 항상 턴-온 상태이므로, 상기 충전용 전압(VDD)은 상기 제 2 스위칭소자(Tr2)를 통해 상기 리세트 노드(QB)에 공급된다. 그러면, 상기 리세트 노드(QB)는 충전 상태로 되며, 상기 충전된 리세트 노드(QB)에 게이트단자를 통해 접속된 풀다운 스위칭소자(Trpd) 및 제 1 스위칭소자(Tr1)가 턴-온된다.
상기 턴-온된 제 1 스위칭소자(Tr1)는 상기 세트 노드(Q)에 방전용 전압(VSS)을 공급함으로써 상기 세트 노드(Q)가 더욱 안정적으로 방전상태를 유지하도록 한다. 그리고, 상기 턴-온된 제 1 스위칭소자(Tr1)는 방전용 전압(VSS)을 출력하여 제 n 스테이지(STn)에 공급한다.
이와 같이 상기 제 1 초기 기간(Ts)에는 상기 하단 더미 스테이지(STn+1)가 리세트된다.
이어서, 제 2 초기 기간(T0)동안의 동작을 설명하면 다음과 같다.
제 2 초기 기간(T0)에는 제 1 더미 클럭펄스(DCLK1)만이 하이상태를 나타내고, 나머지 스타트 펄스(Vst) 및 모든 클럭펄스들이 로우 상태를 유지한다.
상기 제 2 초기 기간(T0)에 상기 스타트 펄스(Vst)가 로우 상태로 변하였기 때문에, 상기 상단 더미 스테이지(ST0)의 순방향 스위칭소자(Tr_F)가 턴-오프 상태로 변화하며, 이에 의해 상기 상단 더미 스테이지(ST0)의 세트 노드(Q)는 플로팅상태로 유지된다. 따라서, 제 1 초기 기간(Ts)에 상기 상단 더미 스테이지(ST0)의 세트 노드(Q)에 공급되었던 충전용 전압(VDD)은 제 2 초기 기간(T0)에도 상기 세트 노드(Q)에 그대로 유지된다.
상기 상단 더미 스테이지(ST0)의 세트 노드(Q)가 상기 제 1 초기 기간(Ts)동안 인가되었던 충전용 전압(VDD)에 의해 충전상태로 계속 유지됨에 따라, 상기 상단 더미 스테이지(ST0)의 풀업 스위칭소자(Trpu) 및 제 3 스위칭소자(Tr3)는 턴-온 상태를 유지한다. 이때, 상기 턴-온된 풀업 스위칭소자(Trpu)의 드레인단자에 상기 제 1 더미 클럭펄스(DCLK1)가 인가됨에 따라, 상기 상단 더미 스테이지(ST0)에 구비된 플로팅 상태의 세트 노드에 충전된 충전용 전압(VDD)은 부트스트랩핑에 의해 증폭된다.
따라서, 상기 상단 더미 스테이지(ST0)의 풀업 스위칭소자(Trpu)의 각 드레인단자에 인가된 제 1 더미 클럭펄스(DCLK1)는 소스단자(출력단자)를 통해 안정적으로 출력된다. 상기 풀업 스위칭소자를 통해 출력된 제 1 더미 클럭펄스(DCLK1)가 상단 더미 스캔펄스(Vout0)이다. 상기 상단 더미 스캔펄스(Vout0)는 제 1 스테이지(ST1)에 공급되어, 상기 제 1 스테이지(ST1)를 인에이블시키는 역할을 한다.
즉, 상기 상단 더미 스테이지(ST0)로부터 출력된 상단 더미 스캔펄스(Vout0)는 제 1 스테이지(ST1)에 구비된 제 1 순방향 스위칭소자(Tr_F1), 제 3 순방향 스위칭소자(Tr_F3) 및 제 2 순방향 스위칭소자(Tr_F2)의 각 게이트단자에 공급된다.
그러면, 상기 제 1 순방향 스위칭소자(Tr_F1), 제 3 순방향 스위칭소자(Tr_F3) 및 제 2 순방향 스위칭소자(Tr_F2)는 턴-온되며, 이때, 상기 턴-온된 제 1 순방향 스위칭소자(Tr_F1)를 통해 하이 상태의 순방향 전압(V_F)이 제 1 세트 노드(Q1)에 인가된다. 이에 따라, 상기 제 1 세트 노드(Q1)가 충전되며, 상기 충전된 제 1 세트 노드(Q1)에 게이트단자를 통해 접속된 제 1 풀업 스위칭소자(Tr1), 제 3 스위칭소자(Tr3), 제 6 스위칭소자(Tr6) 및 제 15 스위칭소자(Tr15)가 턴-온된다.
여기서, 상기 턴-온된 제 3 스위칭소자(Tr3)를 통해 방전용 전압(VSS)이 제 1 리세트 노드(QB1)에 공급되어 상기 제 1 리세트 노드(QB1)가 방전된다. 이에 따라 상기 제 1 리세트 노드(QB1)에 게이트단자를 통해 접속된 제 1 풀다운 스위칭소자(Trpd1), 제 1 스위칭소자(Tr1), 제 3 풀다운 스위칭소자(Trpd3) 및 제 9 스위칭소자(Tr9)가 턴-오프된다.
한편, 상기 제 1 프레임 기간동안 상기 제 1 교류 전압(Vac1)이 하이 상태로 유지되므로, 상기 제 1 교류 전압(Vac1)을 공급받는 제 4 스위칭소자(Tr4)는 제 1 프레임 기간동안 턴-온 상태를 유지한다. 이 턴-온된 제 4 스위칭소자(Tr4)를 통해 제 1 교류 전압(Vac1)이 제 1 스테이지(ST1)의 제 1 공통 노드(CN1)에 공급된다. 이때, 상기 제 1 공통 노드(CN1)에는 상기 턴-온된 제 6 스위칭소자(Tr6)를 통해 출력되는 방전용 전압(VSS)도 공급된다. 즉, 상기 제 1 공통 노드(CN1)에는 하이 상태의 제 1 교류 전압(Vac1)과 로우 상태의 방전용 전압(VSS)이 함께 공급된다.
그런데, 상기 방전용 전압(VSS)을 공급하는 제 6 스위칭소자(Tr6)의 사이즈가 상기 제 1 교류 전압(Vac1)을 공급하는 제 4 스위칭소자(Tr4)의 사이즈보다 더 크게 설정되므로, 상기 제 1 공통 노드(CN1)는 상기 방전용 전압(VSS)으로 유지된다. 한편, 이후 설명하겠지만, 이 제 1 공통 노드(CN1)에는 턴-온된 제 7 스위칭소자(Tr7)에 의해 출력된 방전용 전압(VSS)이 더 공급된다. 따라서, 상기 제 1 공통 노드(CN1)는 방전되고, 이 방전된 제 1 공통 노드(CN1)에 게이트단자를 통해 접속된 제 5 스위칭소자(Tr5)는 턴-오프된다.
한편, 이 제 2 초기 기간(T0)에 상기 턴-온된 제 2 순방향 스위칭소자(Tr_F2)를 통해 하이 상태의 순방향 전압(V_F)이 제 2 세트 노드(Q2)에 인가된다. 이에 따라, 상기 제 2 세트 노드(Q2)가 충전되며, 상기 충전된 제 2 세트 노드(Q2)에 게이트단자를 통해 접속된 제 2 풀업 스위칭소자(Tr2), 제 11 스위칭소자(Tr11), 제 14 스위칭소자(Tr14) 및 제 7 스위칭소자(Tr7)가 턴-온된다.
여기서, 상기 턴-온된 제 11 스위칭소자(Tr11)를 통해 방전용 전압(VSS)이 제 2 리세트 노드(QB2)에 공급되어 상기 제 2 리세트 노드(QB2)가 방전된다. 이에 따라 상기 제 2 리세트 노드(QB2)에 게이트단자를 통해 접속된 제 4 풀다운 스위칭소자(Trpd4), 제 10 스위칭소자(Tr10), 제 2 풀다운 스위칭소자(Trpd2) 및 제 2 스위칭소자(Tr2)가 턴-오프된다.
한편, 상기 제 1 프레임 기간동안 상기 제 2 교류 전압(Vac2)이 로우 상태로 유지되므로, 상기 제 2 교류 전압(Vac2)을 공급받는 제 12 스위칭소자(Tr12)는 제 1 프레임 기간동안 턴-오프 상태를 유지한다.
제 2 공통 노드(CN2)에는 턴-온된 제 15 스위칭소자(Tr15)에 의해 출력된 방전용 전압(VSS)이 공급된다. 따라서, 상기 제 2 공통 노드(CN2)는 방전되고, 이 방 전된 제 2 공통 노드(CN2)에 게이트단자를 통해 접속된 제 13 스위칭소자(Tr13)는 턴-오프된다.
한편, 이 제 2 초기 기간(T0)에 상기 턴-온된 제 3 순방향 스위칭소자(Tr_F3)를 통해 하이 상태의 순방향 전압(V_F)이 제 3 공통 노드(CN3)에 인가된다. 이에 따라, 상기 제 3 공통 노드(CN3)가 충전되며, 상기 충전된 제 3 공통 노드(CN3)에 게이트단자를 통해 접속된 제어 스위칭소자(Tr_C) 및 제 8 스위칭소자(Tr8)가 턴-온된다.
상기 턴-온된 제어 스위칭소자(Tr_C)는 방전용 전압(VSS)을 상기 제 1 리세트 노드(QB1)에 공급함으로써 상기 제 1 리세트 노드(QB1)를 안정적으로 방전상태로 유지시키고, 상기 턴-온된 제 8 스위칭소자(Tr8)는 방전용 전압(VSS)을 상기 제 2 리세트 노드(QB2)에 공급함으로써상기 제 2 리세트 노드(QB2)를 더욱 안정적으로 방전상태로 유지시킨다.
이와 같이, 제 2 초기기간동안 상기 제 1 스테이지(ST1)의 제 1 및 제 2 세트 노드(Q1, Q2)가 충전되고, 제 1 및 제 2 리세트 노드(QB1, QB2)가 방전되어 상기 제 1 스테이지(ST1)는 인에이블된다.
이어서, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.
이 제 1 기간(T1)에는, 도 2에 도시된 바와 같이, 제 1 클럭펄스(CLK1)만이 하이 상태를 나타내고, 스타트 펄스(Vst)를 포함한 나머지 클럭펄스들이 로우 상태를 유지한다.
상기 제 1 스테이지(ST1)의 제 1 세트 노드(Q1)가 상기 제 1 초기 기간(Ts) 동안 인가되었던 충전용 전압(VDD)에 의해 충전상태로 계속 유지됨에 따라, 상기 제 1 스테이지(ST1)의 제 1 풀업 스위칭소자(Tr1)는 턴-온 상태를 유지한다. 이때, 상기 턴-온된 제 1 풀업 스위칭소자(Tr1)의 드레인단자에 상기 제 1 클럭펄스(CLK1)가 인가됨에 따라, 상기 제 1 스테이지(ST1)의 플로팅 상태의 제 1 세트 노드(Q1)에 충전된 충전용 전압(VDD)은 부트스트랩핑에 의해 증폭된다.
따라서, 상기 제 1 스테이지(ST1)의 제 1 풀업 스위칭소자(Tr1)의 드레인단자에 인가된 제 1 클럭펄스(CLK1)는 소스단자(제 1 출력단자(111a))를 통해 안정적으로 출력된다. 여기서, 상기 제 1 풀업 스위칭소자(Tr1)를 통해 출력된 제 1 클럭펄스(CLK1)가 제 1 스캔펄스(Vout1)이다. 상기 제 1 스캔펄스(Vout1)는 제 1 게이트 라인, 제 2 스테이지(ST2), 및 상단 더미 스테이지(ST0)에 공급된다. 이에 따라, 이 제 1 기간(T1)에 제 1 게이트 라인이 구동되고, 제 2 스테이지(ST2)는 인에이블되고, 상단 더미 스테이지(ST0)는 디스에이블된다.
이 제 1 기간(T1)에서의 제 2 스테이지(ST2)의 인에이블 동작은 상술된 제 1 초기 기간(Ts)에서의 제 1 스테이지(ST1)의 인에이블 동작과 동일하다.
한편, 제 1 기간(T1)에 제 1 스테이지(ST1)로부터 출력된 제 1 스캔펄스(Vout1)는 상단 더미 스테이지(ST0)에 공급되어 상기 상단 더미 스테이지(ST0)를 디스에이블시킨다. 이 디스에이블 동작을 좀 더 구체적으로 설명하면 다음과 같다.
즉, 상기 제 1 스캔펄스(Vout1)는 상기 상단 더미 스테이지(ST0)에 구비된 역방향 스위칭소자(Tr_R)의 게이트단자에 공급된다. 그러면, 상기 역방향 스위칭소자(Tr_R)는 턴-온되고, 이 턴-온된 역방향 스위칭소자(Tr_R)를 통해 로우 상태의 역방향 전압(V_R)이 상기 상단 더미 스테이지(ST0)의 세트 노드(Q)에 공급된다. 따라서, 상기 세트 노드(Q)는 방전되고, 상기 방전된 세트 노드(Q)에 게이트단자를 통해 접속된 풀업 스위칭소자(Trpu) 및 제 3 스위칭소자(Tr3)가 턴-오프된다.
상기 상단 더미 스테이지(ST0)의 제 3 스위칭소자(Tr3)가 턴-오프됨에 따라, 상기 상단 더미 스테이지(ST0)의 리세트 노드(QB)에는 제 2 스위칭소자(Tr2)를 통해 출력되는 하이 상태의 충전용 전압(VDD)이 공급된다. 이에 따라, 상기 리세트 노드(QB)가 충전되고, 이 충전된 리세트 노드(QB)에 게이트단자를 통해 접속된 상기 상단 더미 스테이지(ST0)의 퓰다운 스위칭소자(Trpd) 및 제 1 스위칭소자(Tr1)가 턴-온된다.
상기 턴-온된 풀다운 스위칭소자(Trpu)는 방전용 전압(VSS)을 출력하여 제 1 스테이지(ST1)에 공급한다.
상기 상단 더미 스테이지(ST10)의 제 1 스위칭소자(Tr1)는 방전용 전압(VSS)을 상기 상단 더미 스테이지(ST0)의 세트 노드(Q)에 공급됨으로써, 상기 세트 노드를 더욱 안정적으로 방전상태로 유지시킨다.
이어서, 제 2 기간(T2)동안의 동작을 설명하면 다음과 같다.
이 제 2 기간(T2)에는 제 1 및 2 클럭펄스(CLK1, CLK2)만이 하이 상태를 나타내고, 스타트 펄스(Vst)를 포함한 나머지 클럭펄스들이 로우 상태를 유지한다.
상기 제 1 클럭펄스(CLK1)에 의해 상기 제 1 스테이지(ST1)에 구비된 제 1 풀업 스위칭소자(Tr1)는 완전한 형태의 제 1 스캔펄스(Vout1)를 출력한다. 이 제 2 기간(T2)에 상기 제 1 스캔펄스(Vout1)에 의해서 제 2 스테이지(ST2)는 인에이블된 다.
또한, 상기 제 2 클럭펄스(CLK2)에 의해 상기 제 1 스테이지(ST1)에 구비된 제 2 풀업 스위칭소자(Tr2)가 제 2 스캔펄스(Vout2)를 출력하기 시작한다.
즉, 제 1 스테이지(ST1)의 제 2 세트 노드(Q2)가 상기 제 1 초기 기간(Ts)동안 인가되었던 충전용 전압(VDD)에 의해 충전상태로 계속 유지됨에 따라, 상기 제 1 스테이지(ST1)의 제 2 풀업 스위칭소자(Tr2)는 턴-온 상태를 유지한다. 이때, 상기 턴-온된 제 2 풀업 스위칭소자(Tr2)의 드레인단자에 상기 제 2 클럭펄스(CLK2)가 인가됨에 따라, 상기 제 1 스테이지(ST1)의 플로팅 상태의 제 2 세트 노드(Q2)에 충전된 충전용 전압(VDD)은 부트스트랩핑에 의해 증폭된다.
따라서, 상기 제 1 스테이지(ST1)의 제 2 풀업 스위칭소자(Tr2)의 드레인단자에 인가된 제 2 클럭펄스(CLK2)는 소스단자(제 2 출력단자(111b))를 통해 안정적으로 출력된다. 여기서, 상기 제 2 풀업 스위칭소자(Tr2)를 통해 출력된 제 2 클럭펄스(CLK2)가 제 2 스캔펄스(Vout2)이다. 상기 제 2 스캔펄스(Vout2)는 제 2 게이트 라인에 공급되어 제 2 게이트 라인을 구동시킨다.
이어서, 제 3 기간(T3)동안의 동작을 설명하면 다음과 같다.
이 제 3 기간(T3)에는 제 2 및 제 3 클럭펄스(CLK3)만이 하이 상태를 나타내고, 스타트 펄스(Vst)를 포함한 나머지 클럭펄스들이 로우 상태를 유지한다.
상기 제 2 클럭펄스(CLK2)에 의해서 제 1 스테이지(ST1)에 구비된 제 2 풀업 스위칭소자(Tr2)는 완전한 형태의 제 2 스캔펄스(Vout2)를 출력하여 제 2 게이트 라인에 공급한다. 그리고, 상기 제 3 클럭펄스(CLK3)에 의해서 제 2 스테이지(ST2) 에 구비된 제 1 풀업 스위칭소자(Tr1)가 제 3 스캔펄스(Vout3)를 출력하기 시작한다.
이 제 3 기간(T3)에 상기 제 2 스테이지(ST2)로부터의 제 3 스캔펄스(Vout3)는 제 3 게이트 라인에 공급되어 상기 제 3 게이트 라인을 구동하기 시작하고, 또한 제 3 스테이지(ST3)에 공급되어 상기 제 3 스테이지(ST3)를 인에이블시킨다.
이어서, 제 4 기간(T4)동안의 동작을 설명하면 다음과 같다.
이 제 4 기간(T4)에는 제 3 및 제 4 클럭펄스(CLK3, CLK4)만이 하이 상태를 나타내고, 스타트 펄스(Vst)를 포함한 나머지 클럭펄스들이 로우 상태를 유지한다.
상기 제 3 클럭펄스(CLK3)에 의해서 제 2 스테이지(ST2)에 구비된 제 1 풀업 스위칭소자(Tr1)는 완전한 형태의 제 3 스캔펄스(Vout3)를 출력하고, 이를 상기 제 3 게이트 라인 및 제 4 스테이지(ST4)에 공급한다. 또한, 상기 제 4 클럭펄스(CLK4)에 의해서 상기 제 2 스테이지(ST2)에 구비된 제 2 풀업 스위칭소자(Tr2)는 제 4 스캔펄스(Vout4)를 출력한다. 이 제 4 스캔펄스(Vout4)는 제 4 게이트 라인에 공급되어 상기 제 4 게이트 라인을 구동하기 시작하고, 또한 제 1 스테이지(ST1)에 공급되어 제 1 스테이지(ST1)를 디스에이블시킨다.
이 제 1 스테이지(ST1)의 디스에이블 동작을 상세히 설명하면 다음과 같다.
즉, 상기 제 4 스캔펄스(Vout4)는 상기 제 1 스테이지(ST1)에 구비된 제 1 역방향 스위칭소자(Tr_R1), 제 2 역방향 스위칭소자(Tr_R2) 및 제 3 역방향 스위칭소자(Tr_R3)의 각 게이트단자에 공급된다. 그러면, 제 1 역방향 스위칭소자(Tr_R1), 제 2 역방향 스위칭소자(Tr_R2) 및 제 3 역방향 스위칭소자(Tr_R3)는 턴-온된다.
이 턴-온된 제 1 역방향 스위칭소자(Tr_R1)를 통해 로우 상태의 역방향 전압(V_R)이 상기 제 1 스테이지(ST1) 제 1 세트 노드(Q1)에 공급된다. 따라서, 상기 제 1 세트 노드(Q1)는 방전되고, 상기 방전된 제 1 세트 노드(Q1)에 게이트단자를 통해 접속된 제 1 풀업 스위칭소자(Tr1), 제 3 스위칭소자(Tr3), 제 6 스위칭소자(Tr6) 및 제 15 스위칭소자(Tr15)가 턴-오프된다.
또한, 상기 턴-온된 제 2 역방향 스위칭소자(Tr_R2)를 통해 로우 상태의 역방향 전압(V_R)이 상기 제 1 스테이지(ST1) 제 2 세트 노드(Q2)에 공급된다. 따라서, 상기 제 2 세트 노드(Q2)는 방전되고, 상기 방전된 제 2 세트 노드(Q2)에 게이트단자를 통해 접속된 제 2 풀업 스위칭소자(Tr2), 제 11 스위칭소자(Tr11), 제 14 스위칭소자(Tr14) 및 제 7 스위칭소자(Tr7)가 턴-오프된다.
또한, 상기 턴-온된 제 3 역방향 스위칭소자(Tr_R3)를 통해 로우 상태의 역방향 전압(V_R)이 상기 제 1 스테이지(ST1) 제 3 공통 노드(CN3)에 공급된다. 따라서, 상기 제 3 공통 노드(CN3)는 방전되고, 상기 방전된 제 3 공통 노드(CN3)에 게이트단자를 통해 접속된 제어 스위칭소자(Tr_C) 및 제 8 스위칭소자(Tr8)가 턴-오프된다.
상기 제 1 스테이지(ST1)의 제 6 및 제 7 스위칭소자(Tr6, Tr7)가 턴-오프됨에 따라, 상기 제 1 스테이지(ST1)의 제 1 공통 노드(CN1)에는 제 4 스위칭소자(Tr4)를 통해 출력되는 제 1 교류 전압(Vac1)이 공급된다. 이에 따라, 상기 제 1 공통 노드(CN1)가 충전되고, 이 충전된 제 1 공통 노드(CN1)에 게이트단자를 통해 접속된 제 5 스위칭소자(Tr5)가 턴-온된다.
그리고, 이 턴-온된 제 5 스위칭소자(Tr5)를 통해 상기 제 1 교류 전압(Vac1)이 상기 제 1 스테이지(ST1)의 제 1 리세트 노드(QB1)에 공급된다. 그러면, 상기 제 1 리세트 노드(QB1)가 충전되고, 이 충전된 제 1 리세트 노드(QB1)에 게이트단자를 통해 접속된 제 1 스테이지(ST1)의 제 1 풀다운 스위칭소자(Trpd1), 제 3 풀다운 스위칭소자(Trpd3), 제 1 스위칭소자(Tr1) 및 제 9 스위칭소자(Tr9)가 턴-온된다.
상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 방전용 전압(VSS)이 상기 제 1 스테이지(ST1)의 제 1 세트 노드(Q1)에 공급됨으로써, 상기 제 1 세트 노드(Q1)의 방전상태가 더욱 안정적으로 유지된다. 또한, 상기 턴-온된 제 9 스위칭소자(Tr9)를 통해 방전용 전압(VSS)이 제 1 스테이지(ST1)의 제 2 세트 노드(Q2)에 공급됨으로써, 상기 제 2 세트 노드(Q2)의 방전상태가 안정적으로 더욱 유지된다.
이와 같이, 제 4 기간(T4)동안 상기 제 1 스테이지(ST1)의 제 1 및 제 2 세트 노드(Q1, Q2)가 방전되고, 제 1 리세트 노드(QB1)가 충전되고, 그리고 제 2 리세트 노드(QB2)가 방전됨으로써 상기 제 1 스테이지(ST1)는 디스에이블된다.
이와 같이 상기 제 4 기간(T4)동안 상기 제 1 스테이지(ST1)의 제 1 풀다운 스위칭소자(Trpd1) 및 제 3 풀다운 스위칭소자(Trpd3)가 턴-온됨에 따라, 상기 제 1 풀다운 스위칭소자(Trpd1)는 제 1 출력단자(111a)를 통해 방전용 전압(VSS)을 출력하여 제 1 게이트 라인, 제 2 스테이지(ST2) 및 상단 더미 스테이지(ST0)에 공급하고, 상기 제 3 풀다운 스위칭소자(Trpd3)는 제 2 출력단자(111b)를 통해 방전용 전압(VSS)을 출력하여 제 2 게이트 라인에 공급한다.
이하 제 5 내지 하단 더미 스테이지(STn+1)들도 상술된 바와 같은 동작으로 순차적으로 구동된다.
한편, 제 2 프레임 기간에는 제 1 교류 전압(Vac1)이 부극성으로 유지되고 제 2 교류 전압(Vac2)이 정극성으로 유지되므로, 디스에이블되는 기간에 각 스테이지(ST1 내지 STn)의 제 1 리세트 노드(QB1)가 방전되고, 제 2 리세트 노드(QB2)가 충전된다. 이에 따라, 제 2 프레임 기간에는 디스에이블되는 기간에 각 스테이지(ST1 내지 STn)의 제 2 및 제 4 풀다운 스위칭소자(Trpd4)가 동작한다.
이어서, 도 3, 도 4, 도 5, 및 도 6을 참조하여 순방향 구동에 따른 쉬프트 레지스터의 동작을 설명하기로 한다.
역방향 구동이므로, 도 3에 도시된 바와 같이, 클럭펄스들은 제 4 클럭펄스(CLK4)부터 제 1 클럭펄스(CLK1) 순서로 출력되며, 순방향 전압(V_F)은 로우 상태이고, 역방향 전압(V_R)은 하이 상태이다.
먼저, 제 1 프레임 기간에서의 제 1 초기 기간(Ts)의 동작을 설명하면 다음과 같다.
상기 제 1 프레임 기간동안에는 제 1 교류 전압(Vac1)이 정극성을 나타내며, 제 2 교류 전압(Vac2)이 부극성을 나타낸다.
상기 제 1 초기 기간(Ts)동안에는, 도 3에 도시된 바와 같이, 타이밍 콘트롤러로부터 출력되는 스타트 펄스(Vst)만 하이상태를 유지하고, 나머지 클럭펄스는 로우상태를 유지한다.
상기 타이밍 콘트롤러로부터 출력된 스타트 펄스(Vst)는 상단 더미 스테이지(ST0) 및 하단 더미 스테이지(STn+1)에 공급된다.
즉, 도 4에 도시된 바와 같이, 상기 스타트 펄스(Vst)는 상기 하단 더미 스테이지(STn+1)에 구비된 순방향 스위칭소자(Tr_F)의 게이트단자에 공급된다. 이에 따라, 상기 역방향 스위칭소자(Tr_R)가 턴-온되고, 이 턴-온된 역방향 스위칭소자(Tr_R)를 통해 하이 상태의 역방향 전압(V_R)이 세트 노드(Q)에 공급된다. 그러면, 상기 세트 노드(Q)가 충전되고, 이 충전된 세트 노드(Q)에 게이트단자를 통해 접속된 풀업 스위칭소자(Trpu) 및 제 3 스위칭소자(Tr3)가 턴-온된다.
상기 턴-온된 제 3 스위칭소자(Tr3)를 통해 방전용 전압(VSS)이 리세트 노드(QB)에 공급된다. 한편, 제 2 스위칭소자(Tr2)는 하이 상태의 직류전압인 충전용 전압(VDD)에 의해 항상 턴-온 상태이므로, 상기 충전용 전압(VDD)은 상기 제 2 스위칭소자(Tr2)를 통해 상기 리세트 노드(QB)에 공급된다. 따라서, 상기 리세트 노드(QB)에는 제 2 스위칭소자(Tr2)를 통해 출력된 하이 상태의 충전용 전압(VDD)과 상기 제 3 스위칭소자(Tr3)를 통해 출력된 로우 상태의 방전용 전압(VSS)이 함께 공급된다. 이때, 상기 제 3 스위칭소자(Tr3)의 사이즈 상기 제 2 스위칭소자(Tr2)의 사이즈보다 더 크게 설정되므로, 상기 리세트 노드(QB)는 상기 제 3 스위칭소자(Tr3)를 통해 공급된 로우 상태의 방전용 전압(VSS)에 의해 방전 상태로 된다. 이에 따라, 상기 방전된 리세트 노드(QB)에 게이트단자를 통해 접속된 풀다운 스위칭소자(Trpd) 및 제 1 스위칭소자(Tr1)가 턴-오프 된다.
한편, 이 제 1 초기 기간(Ts)에 제 n 스테이지(STn)로부터의 출력은 없으므 로, 상기 상단 더미 스테이지(ST0)에 구비된 순방향 스위칭소자(Tr_F)는 턴-오프 상태이다.
이와 같이 상기 제 1 초기 기간(Ts)에는 상기 하단 더미 스테이지(STn+1)가 세트된다. 한편, 이 제 1 초기 기간(Ts)에 스타트 펄스(Vst)를 공급받는 상단 더미 스테이지(ST0)는 리세트 된다. 이를 좀 더 구체적으로 설명하면 다음과 같다.
즉, 도 4에 도시된 바와 같이, 상기 스타트 펄스(Vst)는 상단 더미 스테이지(ST0)에 구비된 순방향 스위칭소자(Tr_F)의 게이트단자에 공급된다. 이에 따라, 상기 순방향 스위칭소자(Tr_F)가 턴-온되고, 이 턴-온된 순방향 스위칭소자(Tr_F)를 통해 로우 상태의 순방향 전압(V_F)이 세트 노드(Q)에 공급된다. 그러면, 상기 세트 노드(Q)가 방전되고, 이 방전된 세트 노드(Q)에 게이트단자를 통해 접속된 풀업 스위칭소자(Trpu) 및 제 3 스위칭소자(Tr3)가 턴-오프된다.
제 2 스위칭소자(Tr2)는 하이 상태의 직류전압인 충전용 전압(VDD)에 의해 항상 턴-온 상태이므로, 상기 충전용 전압(VDD)은 상기 제 2 스위칭소자(Tr2)를 통해 상기 리세트 노드(QB)에 공급된다. 그러면, 상기 리세트 노드(QB)는 충전 상태로 되며, 상기 충전된 리세트 노드(QB)에 게이트단자를 통해 접속된 풀다운 스위칭소자(Trpd) 및 제 1 스위칭소자(Tr1)가 턴-온된다.
상기 턴-온된 제 1 스위칭소자(Tr1)는 상기 세트 노드(Q)에 방전용 전압(VSS)을 공급함으로써 상기 세트 노드(Q)가 더욱 안정적으로 방전상태를 유지하도록 한다. 그리고, 상기 턴-온된 제 1 스위칭소자(Tr1)는 방전용 전압(VSS)을 출력하여 제 1 스테이지(ST1)에 공급한다.
이와 같이 상기 제 1 초기 기간(Ts)에는 상기 상단 더미 스테이지(ST0)가 리세트된다.
이어서, 제 2 초기 기간(T0)동안의 동작을 설명하면 다음과 같다.
제 2 초기 기간(T0)에는 제 2 더미 클럭펄스(DCLK2)만이 하이상태를 나타내고, 나머지 스타트 펄스(Vst) 및 모든 클럭펄스들이 로우 상태를 유지한다.
상기 제 2 초기 기간(T0)에 상기 스타트 펄스(Vst)가 로우 상태로 변하였기 때문에, 상기 하단 더미 스테이지(STn+1)의 역방향 스위칭소자(Tr_R)가 턴-오프 상태로 변화하며, 이에 의해 상기 하단 더미 스테이지(STn+1)의 세트 노드(Q)는 플로팅상태로 유지된다. 따라서, 제 1 초기 기간(Ts)에 상기 하단 더미 스테이지(STn+1)의 세트 노드(Q)에 공급되었던 충전용 전압(VDD)은 제 2 초기 기간(T0)에도 상기 세트 노드(Q)에 그대로 유지된다.
상기 하단 더미 스테이지(STn+1)의 세트 노드(Q)가 상기 제 1 초기 기간(Ts)동안 인가되었던 충전용 전압(VDD)에 의해 충전상태로 계속 유지됨에 따라, 상기 상단 더미 스테이지(ST0)의 풀업 스위칭소자(Trpu) 및 제 3 스위칭소자(Tr3)는 턴-온 상태를 유지한다. 이때, 상기 턴-온된 풀업 스위칭소자(Trpu)의 드레인단자에 상기 제 2 더미 클럭펄스(DCLK2)가 인가됨에 따라, 상기 하단 더미 스테이지(STn+1)에 구비된 플로팅 상태의 세트 노드(Q)에 충전된 충전용 전압(VDD)은 부트스트랩핑에 의해 증폭된다.
따라서, 상기 하단 더미 스테이지(STn+1)의 풀업 스위칭소자(Trpu)의 드레인단자에 인가된 제 1 더미 클럭펄스(DCLK1)는 소스단자(출력단자)를 통해 안정적으 로 출력된다. 상기 풀업 스위칭소자(Trpu)를 통해 출력된 제 2 더미 클럭펄스(DCLK2)가 하단 더미 스캔펄스(Vout2n+1)이다. 상기 하단 더미 스캔펄스(Vout2n+1)는 제 n 스테이지(STn)에 공급되어, 상기 제 n 스테이지(STn)를 인에이블시키는 역할을 한다.
즉, 상기 하단 더미 스테이지(STn+1)로부터 출력된 하단 더미 스캔펄스(Vout2n+1)는 제 n 스테이지(STn)에 구비된 제 1 역방향 스위칭소자(Tr_R1), 제 3 역방향 스위칭소자(Tr_R3) 및 제 2 역방향 스위칭소자(Tr_R2)의 각 게이트단자에 공급된다.
그러면, 상기 제 1 역방향 스위칭소자(Tr_R1), 제 3 역방향 스위칭소자(Tr_R3) 및 제 2 역방향 스위칭소자(Tr_R2)는 턴-온되며, 이때, 상기 턴-온된 제 1 역방향 스위칭소자(Tr_R1)를 통해 하이 상태의 역방향 전압(V_R)이 제 1 세트 노드(Q1)에 인가된다. 이에 따라, 상기 제 1 세트 노드(Q1)가 충전되며, 상기 충전된 제 1 세트 노드(Q1)에 게이트단자를 통해 접속된 제 1 풀업 스위칭소자(Tr1), 제 3 스위칭소자(Tr3), 제 6 스위칭소자(Tr6) 및 제 15 스위칭소자(Tr15)가 턴-온된다.
여기서, 상기 턴-온된 제 3 스위칭소자(Tr3)를 통해 방전용 전압(VSS)이 제 1 리세트 노드(QB1)에 공급되어 상기 제 1 리세트 노드(QB1)가 방전된다. 이에 따라 상기 제 1 리세트 노드(QB1)에 게이트단자를 통해 접속된 제 1 풀다운 스위칭소자(Trpd1), 제 1 스위칭소자(Tr1), 제 3 풀다운 스위칭소자(Trpd3) 및 제 9 스위칭소자(Tr9)가 턴-오프된다.
한편, 상기 제 1 프레임 기간동안 상기 제 1 교류 전압(Vac1)이 하이 상태로 유지되므로, 상기 제 1 교류 전압(Vac1)을 공급받는 제 4 스위칭소자(Tr4)는 제 1 프레임 기간동안 턴-온 상태를 유지한다. 이 턴-온된 제 4 스위칭소자(Tr4)를 통해 제 1 교류 전압(Vac1)이 제 1 스테이지(ST1)의 제 1 공통 노드(CN1)에 공급된다. 이때, 상기 제 1 공통 노드(CN1)에는 상기 턴-온된 제 6 스위칭소자(Tr6)를 통해 출력되는 방전용 전압(VSS)도 공급된다. 즉, 상기 제 1 공통 노드(CN1)에는 하이 상태의 제 1 교류 전압(Vac1)과 로우 상태의 방전용 전압(VSS)이 함께 공급된다.
그런데, 상기 방전용 전압(VSS)을 공급하는 제 6 스위칭소자(Tr6)의 사이즈가 상기 제 1 교류 전압(Vac1)을 공급하는 제 4 스위칭소자(Tr4)의 사이즈보다 더 크게 설정되므로, 상기 제 1 공통 노드(CN1)는 상기 방전용 전압(VSS)으로 유지된다. 한편, 이후 설명하겠지만, 이 제 1 공통 노드(CN1)에는 턴-온된 제 7 스위칭소자(Tr7)에 의해 출력된 방전용 전압(VSS)이 더 공급된다. 따라서, 상기 제 1 공통 노드(CN1)는 방전되고, 이 방전된 제 1 공통 노드(CN1)에 게이트단자를 통해 접속된 제 5 스위칭소자(Tr5)는 턴-오프된다.
한편, 이 제 2 초기 기간(T0)에 상기 턴-온된 제 2 역방향 스위칭소자(Tr_R2)를 통해 하이 상태의 역방향 전압(V_R)이 제 2 세트 노드(Q2)에 인가된다. 이에 따라, 상기 제 2 세트 노드(Q2)가 충전되며, 상기 충전된 제 2 세트 노드(Q2)에 게이트단자를 통해 접속된 제 2 풀업 스위칭소자(Tr2), 제 11 스위칭소자(Tr11), 제 14 스위칭소자(Tr14) 및 제 7 스위칭소자(Tr7)가 턴-온된다.
여기서, 상기 턴-온된 제 11 스위칭소자(Tr11)를 통해 방전용 전압(VSS)이 제 2 리세트 노드(QB2)에 공급되어 상기 제 2 리세트 노드(QB2)가 방전된다. 이에 따라 상기 제 2 리세트 노드(QB2)에 게이트단자를 통해 접속된 제 4 풀다운 스위칭소자(Trpd4), 제 10 스위칭소자(Tr10), 제 2 풀다운 스위칭소자(Trpd2) 및 제 2 스위칭소자(Tr2)가 턴-오프된다.
한편, 상기 제 1 프레임 기간동안 상기 제 2 교류 전압(Vac2)이 로우 상태로 유지되므로, 상기 제 2 교류 전압(Vac2)을 공급받는 제 12 스위칭소자(Tr12)는 제 1 프레임 기간동안 턴-오프 상태를 유지한다.
제 2 공통 노드(CN2)에는 턴-온된 제 15 스위칭소자(Tr15)에 의해 출력된 방전용 전압(VSS)이 공급된다. 따라서, 상기 제 2 공통 노드(CN2)는 방전되고, 이 방전된 제 2 공통 노드(CN2)에 게이트단자를 통해 접속된 제 13 스위칭소자(Tr13)는 턴-오프된다.
한편, 이 제 2 초기 기간(T0)에 상기 턴-온된 제 3 역방향 스위칭소자(Tr_R3)를 통해 하이 상태의 역방향 전압(V_R)이 제 3 공통 노드(CN3)에 인가된다. 이에 따라, 상기 제 3 공통 노드(CN3)가 충전되며, 상기 충전된 제 3 공통 노드(CN3)에 게이트단자를 통해 접속된 제어 스위칭소자(Tr_C) 및 제 8 스위칭소자(Tr8)가 턴-온된다.
상기 턴-온된 제어 스위칭소자(Tr_C)는 방전용 전압(VSS)을 상기 제 1 리세트 노드(QB1)에 공급함으로써 상기 제 1 리세트 노드(QB1)를 안정적으로 방전상태로 유지시키고, 상기 턴-온된 제 8 스위칭소자(Tr8)는 방전용 전압(VSS)을 상기 제 2 리세트 노드(QB2)에 공급함으로써 상기 제 2 리세트 노드(QB2)를 더욱 안정적으로 방전상태로 유지시킨다.
이와 같이, 제 2 초기 기간(T0)동안 상기 제 1 스테이지(ST1)의 제 1 및 제 2 세트 노드(Q1, Q2)가 충전되고, 제 1 및 제 2 리세트 노드(QB1, QB2)가 방전되어 상기 제 1 스테이지(ST1)는 인에이블된다.
이어서, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.
이 제 1 기간(T1)에는, 도 3에 도시된 바와 같이, 제 4 클럭펄스(CLK4)만이 하이 상태를 나타내고, 스타트 펄스(Vst)를 포함한 나머지 클럭펄스들이 로우 상태를 유지한다.
상기 제 1 스테이지(ST1)의 제 2 세트 노드(Q2)가 상기 제 1 초기 기간(Ts)동안 인가되었던 충전용 전압(VDD)에 의해 충전상태로 계속 유지됨에 따라, 상기 제 1 스테이지(ST1)의 제 2 풀업 스위칭소자(Tr2)는 턴-온 상태를 유지한다. 이때, 상기 턴-온된 제 2 풀업 스위칭소자(Tr2)의 드레인단자에 상기 제 4 클럭펄스(CLK4)가 인가됨에 따라, 상기 제 1 스테이지(ST1)의 플로팅 상태의 제 2 세트 노드(Q2)에 충전된 충전용 전압(VDD)은 부트스트랩핑에 의해 증폭된다.
따라서, 상기 제 1 스테이지(ST1)의 제 2 풀업 스위칭소자(Tr2)의 드레인단자에 인가된 제 4 클럭펄스(CLK4)는 소스단자(제 2 출력단자(111b))를 통해 안정적으로 출력된다. 여기서, 상기 제 2 풀업 스위칭소자(Tr2)를 통해 출력된 제 4 클럭펄스(CLK4)가 제 m 스캔펄스이다. 상기 제 m 스캔펄스는 제 m 게이트 라인, 제 n-1 스테이지(STn-1), 및 하단 더미 스테이지(STn+1)에 공급된다. 이에 따라, 이 제 1 기간(T1)에 제 n 게이트 라인이 구동되고, 제 n-1 스테이지(STn-1)는 인에이블되고, 하단 더미 스테이지(STn+1)는 디스에이블된다.
이 제 1 기간(T1)에서의 제 n-1 스테이지(STn-1)의 인에이블 동작은 상술된 제 1 초기 기간(Ts)에서의 제 1 스테이지(ST1)의 인에이블 동작과 동일하다.
한편, 제 1 기간(T1)에 제 n 스테이지(STn)로부터 출력된 제 m 스캔펄스는 하단 더미 스테이지(STn+1)에 공급되어 상기 하단 더미 스테이지(STn+1)를 디스에이블시킨다. 이 디스에이블 동작을 좀 더 구체적으로 설명하면 다음과 같다.
즉, 상기 제 m 스캔펄스는 상기 하단 더미 스테이지(STn+1)에 구비된 순방향 스위칭소자(Tr_F)의 게이트단자에 공급된다. 그러면, 상기 순방향 스위칭소자(Tr_F)는 턴-온되고, 이 턴-온된 순방향 스위칭소자(Tr_F)를 통해 로우 상태의 순방향 전압(V_F)이 상기 하단 더미 스테이지(STn+1)의 세트 노드에 공급된다. 따라서, 상기 세트 노드(Q)는 방전되고, 상기 방전된 세트 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Trpu) 및 제 3 스위칭소자(Tr3)가 턴-오프된다.
상기 하단 더미 스테이지(STn+1)의 제 3 스위칭소자(Tr3)가 턴-오프됨에 따라, 상기 하단 더미 스테이지(STn+1)의 리세트 노드(QB)에는 제 2 스위칭소자(Tr2)를 통해 출력되는 하이 상태의 충전용 전압(VDD)이 공급된다. 이에 따라, 상기 리세트 노드(QB)가 충전되고, 이 충전된 리세트 노드(QB)에 게이트단자가 접속된 상기 하단 더미 스테이지(STn+1)의 퓰다운 스위칭소자 및 제 1 스위칭소자(Tr1)가 턴-온된다.
상기 턴-온된 풀다운 스위칭소자(Trpd)는 방전용 전압(VSS)원을 출력하여 제 n 스테이지(STn)에 공급한다.
상기 하단 더미 스테이지(STn+1)의 제 1 스위칭소자(Tr1)는 방전용 전 압(VSS)을 상기 하단 더미 스테이지(STn+1)의 세트 노드(Q)에 공급됨으로써, 상기 세트 노드(Q)를 더욱 안정적으로 방전상태로 유지시킨다.
이어서, 제 2 기간(T2)동안의 동작을 설명하면 다음과 같다.
이 제 2 기간(T2)에는 제 4 및 3 클럭펄스(CLK3, CLK4)만이 하이 상태를 나타내고, 스타트 펄스(Vst)를 포함한 나머지 클럭펄스들이 로우 상태를 유지한다.
상기 제 4 클럭펄스(CLK4)에 의해 상기 제 n 스테이지(STn)에 구비된 제 2 풀업 스위칭소자(Tr2)는 완전한 형태의 제 m 스캔펄스를 출력한다. 이 제 2 기간(T2)에 상기 제 m 스캔펄스에 의해서 제 n-1 스테이지(STn-1)는 인에이블된다.
또한, 상기 제 3 클럭펄스(CLK3)에 의해 상기 제 n 스테이지(STn)에 구비된 제 1 풀업 스위칭소자(Tr1)가 제 m-1 스캔펄스를 출력하기 시작한다.
즉, 제 n 스테이지(STn)의 제 1 세트 노드(Q1)가 상기 제 1 초기 기간(Ts)동안 인가되었던 충전용 전압(VDD)에 의해 충전상태로 계속 유지됨에 따라, 상기 제 1 스테이지(ST1)의 제 1 풀업 스위칭소자(Tr1)는 턴-온 상태를 유지한다. 이때, 상기 턴-온된 제 1 풀업 스위칭소자(Tr1)의 드레인단자에 상기 제 3 클럭펄스(CLK3)가 인가됨에 따라, 상기 제 1 스테이지(ST1)의 플로팅 상태의 제 1 세트 노드(Q1)에 충전된 충전용 전압(VDD)은 부트스트랩핑에 의해 증폭된다.
따라서, 상기 제 n 스테이지(STn)의 제 1 풀업 스위칭소자(Tr1)의 드레인단자에 인가된 제 3 클럭펄스(CLK3)는 소스단자(제 1 출력단자(111a))를 통해 안정적으로 출력된다. 여기서, 상기 제 1 풀업 스위칭소자(Tr1)를 통해 출력된 제 3 클럭 펄스(CLK3)가 제 m-1 스캔펄스이다. 상기 제 m-1 스캔펄스는 제 m-1 게이트 라인에 공급되어 제 m-1 게이트 라인을 구동시킨다.
이어서, 제 3 기간(T3)동안의 동작을 설명하면 다음과 같다.
이 제 3 기간(T3)에는 제 3 및 제 2 클럭펄스(CLK2)만이 하이 상태를 나타내고, 스타트 펄스(Vst)를 포함한 나머지 클럭펄스들이 로우 상태를 유지한다.
상기 제 3 클럭펄스(CLK3)에 의해서 제 n 스테이지(STn)에 구비된 제 1 풀업 스위칭소자(Tr1)는 완전한 형태의 제 m-1 스캔펄스를 출력하여 제 m-1 게이트 라인에 공급한다. 그리고, 상기 제 2 클럭펄스(CLK2)에 의해서 제 n-1 스테이지(STn-1)에 구비된 제 2 풀업 스위칭소자(Tr2)가 제 m-2 스캔펄스를 출력하기 시작한다.
이 제 3 기간(T3)에 상기 제 n-1 스테이지(STn-1)로부터의 제 m-2 스캔펄스는 제 m-2 게이트 라인에 공급되어 상기 제 m-2 게이트 라인을 구동하기 시작하고, 또한 제 n-2 스테이지에 공급되어 상기 제 n-2 스테이지를 인에이블시킨다.
이어서, 제 4 기간(T4)동안의 동작을 설명하면 다음과 같다.
이 제 4 기간(T4)에는 제 2 및 제 1 클럭펄스(CLK2, CLK1)만이 하이 상태를 나타내고, 스타트 펄스(Vst)를 포함한 나머지 클럭펄스들이 로우 상태를 유지한다.
상기 제 2 클럭펄스(CLK2)에 의해서 제 n-1 스테이지(STn-1)에 구비된 제 2 풀업 스위칭소자(Tr2)는 완전한 형태의 제 m-2 스캔펄스를 출력하고, 이를 상기 제 m-2 게이트 라인 및 제 n-3 스테이지에 공급한다. 또한, 상기 제 1 클럭펄스(CLK1)에 의해서 상기 제 n-1 스테이지(STn-1)에 구비된 제 1 풀업 스위칭소자(Tr1)는 제 m-3 스캔펄스를 출력한다. 이 제 m-3 스캔펄스는 제 m-3 게이트 라인에 공급되어 상기 제 m-3 게이트 라인을 구동하기 시작하고, 또한 제 n 스테이지(STn)에 공급되어 상기 제 n 스테이지(STn)를 디스에이블시킨다.
이 제 n 스테이지(STn)의 디스에이블 동작을 상세히 설명하면 다음과 같다.
즉, 상기 제 m-3 스캔펄스는 상기 제 n 스테이지(STn)에 구비된 제 1 순방향 스위칭소자(Tr_F1), 제 2 순방향 스위칭소자(Tr_F2) 및 제 3 순방향 스위칭소자(Tr_F3)의 각 게이트단자에 공급된다. 그러면, 제 1 순방향 스위칭소자(Tr_F1), 제 2 순방향 스위칭소자(Tr_F2) 및 제 3 순방향 스위칭소자(Tr_F3)는 턴-온된다.
이 턴-온된 제 1 순방향 스위칭소자(Tr_F1)를 통해 로우 상태의 순방향 전압(V_F)이 상기 제 n 스테이지(STn) 제 1 세트 노드(Q1)에 공급된다. 따라서, 상기 제 1 세트 노드(Q1)는 방전되고, 상기 방전된 제 1 세트 노드(Q1)에 게이트단자를 통해 접속된 제 1 풀업 스위칭소자(Tr1), 제 3 스위칭소자(Tr3), 제 6 스위칭소자(Tr6) 및 제 15 스위칭소자(Tr15)가 턴-오프된다.
또한, 상기 턴-온된 제 2 순방향 스위칭소자(Tr_F2)를 통해 로우 상태의 순방향 전압(V_F)이 상기 제 1 스테이지(ST1) 제 2 세트 노드(Q2)에 공급된다. 따라서, 상기 제 2 세트 노드(Q2)는 방전되고, 상기 방전된 제 2 세트 노드(Q2)에 게이트단자를 통해 접속된 제 2 풀업 스위칭소자(Tr2), 제 11 스위칭소자(Tr11), 제 14 스위칭소자(Tr14) 및 제 7 스위칭소자(Tr7)가 턴-오프된다.
또한, 상기 턴-온된 제 3 순방향 스위칭소자(Tr_F3)를 통해 로우 상태의 순방향 전압(V_F)이 상기 제 n 스테이지(STn) 제 3 공통 노드(CN3)에 공급된다. 따라서, 상기 제 3 공통 노드(CN3)는 방전되고, 상기 방전된 제 3 공통 노드(CN3)에 게 이트단자를 통해 접속된 제어 스위칭소자(Tr_C) 및 제 8 스위칭소자(Tr8)가 턴-오프된다.
상기 제 n 스테이지(STn)의 제 6 및 제 7 스위칭소자(Tr6, Tr7)가 턴-오프됨에 따라, 상기 제 n 스테이지(STn)의 제 1 공통 노드(CN1)에는 제 4 스위칭소자(Tr4)를 통해 출력되는 제 1 교류 전압(Vac1)이 공급된다. 이에 따라, 상기 제 1 공통 노드(CN1)가 충전되고, 이 충전된 제 1 공통 노드(CN1)에 게이트단자를 통해 접속된 제 5 스위칭소자(Tr5)가 턴-온된다.
그리고, 이 턴-온된 제 5 스위칭소자(Tr5)를 통해 상기 제 1 교류 전압(Vac1)이 상기 제 n 스테이지(STn)의 제 1 리세트 노드(QB1)에 공급된다. 그러면, 상기 제 1 리세트 노드(QB1)가 충전되고, 이 충전된 제 1 리세트 노드(QB1)에 게이트단자를 통해 접속된 제 n 스테이지(STn)의 제 1 풀다운 스위칭소자(Trpd1), 제 3 풀다운 스위칭소자(Trpd3), 제 1 스위칭소자(Tr1) 및 제 9 스위칭소자(Tr9)가 턴-온된다.
상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 방전용 전압(VSS)이 상기 제 n 스테이지(STn)의 제 1 세트 노드(Q1)에 공급됨으로써, 상기 제 1 세트 노드(Q1)의 방전상태가 더욱 안정적으로 유지된다. 또한, 상기 턴-온된 제 9 스위칭소자(Tr9)를 통해 방전용 전압(VSS)이 제 n 스테이지(STn)의 제 2 세트 노드(Q2)에 공급됨으로써, 상기 제 2 세트 노드(Q2)의 방전상태가 안정적으로 더욱 유지된다.
이와 같이, 제 4 기간(T4)동안 상기 제 n 스테이지(STn)의 제 1 및 제 2 세트 노드(Q2)가 방전되고, 제 1 리세트 노드(QB1)가 충전되고, 그리고 제 2 리세트 노드(QB2)가 방전됨으로써 상기 제 n 스테이지(STn)는 디스에이블된다.
이와 같이 상기 제 4 기간(T4)동안 상기 제 n 스테이지(STn)의 제 1 풀다운 스위칭소자(Trpd1) 및 제 3 풀다운 스위칭소자(Trpd3)가 턴-온됨에 따라, 상기 제 1 풀다운 스위칭소자(Trpd1)는 제 1 출력단자(111a)를 통해 방전용 전압(VSS)을 출력하여 제 m-1 게이트 라인에 공급하고, 상기 제 3 풀다운 스위칭소자(Trpd3)는 제 2 출력단자(111b)를 통해 방전용 전압(VSS)을 출력하여 제 n 게이트 라인, 제 n-1 스테이지(STn-1), 및 하단 더미 스테이지(STn+1)에 공급한다.
이하 제 5 내지 하단 더미 스테이지(STn+1)들도 상술된 바와 같은 동작으로 순차적으로 구동된다.
한편, 제 2 프레임 기간에는 제 1 교류 전압(Vac1)이 부극성으로 유지되고 제 2 교류 전압(Vac2)이 정극성으로 유지되므로, 디스에이블되는 기간에 각 스테이지(ST1 내지 STn)의 제 1 리세트 노드(QB1)가 방전되고, 제 2 리세트 노드(QB2)가 충전된다. 이에 따라, 제 2 프레임 기간에는 디스에이블되는 기간에 각 스테이지(ST1 내지 STn)의 제 2 및 제 4 풀다운 스위칭소자(Trpd4)가 동작한다.
이와 같이 본 발명에서는 스캔방향 제어부(SDC)를 통해 스테이지들의 스캔펄스 출력방향을 제어할 수 있다.
한편, 상단 및 하단 더미 스테이지(ST0, STn+1)는 상술된 제 1 내지 제 n 스테이지(ST1 내지 STn)에 구비된 회로구성을 가질 수 도 있다.
이러한 본 발명에 따른 쉬프트 레지스터는 다음과 같은 액정표시장치에 구비될 수 있다.
도 7은 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 나타낸 도면이다.
본 발명의 제 2 실시예에 따른 쉬프트 레지스터는, 도 7에 도시된 바와 같이, n개의 스테이지들(ST1 내지 STn) 및 두 개의 더미 스테이지들(ST0, STn+1)을 포함한다. 여기서, 각 스테이지(ST1 내지 STn)는 한 프레임 기간동안 두 번의 스캔펄스를 출력한다.
각 스테이지(ST1 내지 STn)는 상기 스캔펄스를 이용하여 자신에게 접속된 게이트 라인을 구동시키고, 자신으로부터 후단에 위치한 스테이지 및 자신으로부터 전단에 위치한 스테이지의 동작을 제어한다.
이 제 2 실시예에 따른 쉬프트 레지스터는 순방향 구동시에 도 2에 도시된 바와 같은 신호를 공급받으며, 역방향 구동시에 도 3에 도시된 바와 같은 신호를 공급받는다. 또한, 이 제 2 실시예에 따른 쉬프트 레지스터에 구비된 상단 더미 스테이지(ST0) 및 하단 더미 스테이지(STn+1)는 상술된 제 1 실시예에 따른 쉬프트 레지스터의 상단 더미 스테이지(ST0) 및 하단 더미 스테이지(STn+1)와 동일하다.
이 제 2 실시예에 따른 쉬프트 레지스터는 상술된 제 1 실시예의 쉬프트 레지스터와 스테이지들간의 신호를 주고받는 방식에 있어서 차이점을 나타내며, 나머지 구성은 제 1 실시예의 쉬프트 레지스터와 모두 동일하다.
그 차이점을 설명하면 다음과 같다.
먼저, 인에이블동작을 설명하면 다음과 같다.
순방향 구동시, 각 스테이지(ST1 내지 STn)는 자신으로부터 전단에 위치한 스테이지로부터의 두 개의 스캔펄스들을 공급받아 인에이블된다. 즉, 각 스테이 지(ST1 내지 STn)는 내부에 두 개의 서브 스테이지를 갖는데, 이들 두 개의 서브 스테이지들 중 먼저 스캔펄스를 출력하는 서브 스테이지는 전단 스테이지로부터의 두 개의 스캔펄스들 중 먼저 출력된 스캔펄스를 공급받아 인에이블된다. 반면, 상기 두 개의 서브 스테이지들 중 나중에 스캔펄스를 출력하는 서브 스테이지는 전단 스테이지로부터의 두 개의 스캔펄스들중 나중에 출력된 스캔펄스를 공급받아 인에이블된다. 구체적으로, 제 j 스테이지에 구비된 두 개의 서브 스테이지들 중 먼저 스캔펄스를 출력하는 하나의 서브 스테이지는 j-1 스테이지로부터의 두 개의 스캔펄스들 중 먼저 출력되는 스캔펄스를 공급받아 인에이블되며, 상기 제 j 스테이지에 구비된 두 개의 서브 스테이지들 중 나중에 스캔펄스를 출력하는 다른 하나의 서브 스테이지는 j-1 스테이지로부터의 두 개의 스캔펄스들 중 나중에 출력되는 스캔펄스를 공급받아 인에이블된다.
예를 들어, 제 3 스테이지(ST3)에 구비된 두 개의 서브 스테이지들 중 제 5 스캔펄스를 출력하는 하나의 서브 스테이지는 제 2 스테이지(ST2)로부터의 제 3 스캔펄스(Vout3)에 의해서 인에이블되며, 상기 제 3 스테이지(ST3)에 구비된 두 개의 서브 스테이지들 중 제 6 스캔펄스(Vout6)를 출력하는 나머지 하나의 서브 스테이지는 상기 제 2 스테이지(ST2)로부터의 제 4 스캔펄스(Vout4)에 의해 인에이블된다.
단, 순방향 구동시, 가장 상측에 위치한 제 1 스테이지(ST1)는 상단 더미 스테이지(ST0)로부터의 상단 더미 스캔펄스(Vout0)에 응답하여 인에이블된다. 그리고, 상단 더미 스테이지(ST0)는 스타트전송라인으로부터의 스타트 펄스(Vst)를 공 급받아 인에이블된다.
반면, 역방향 구동시, 각 스테이지(ST1 내지 STn)는 자신으로부터 후단에 위치한 스테이지로부터의 두 개의 스캔펄스들을 공급받아 인에이블된다. 즉, 각 스테이지(ST1 내지 STn)는 내부에 두 개의 서브 스테이지를 갖는데, 이들 두 개의 서브 스테이지들 중 먼저 스캔펄스를 출력하는 서브 스테이지는 후단 스테이지로부터의 두 개의 스캔펄스들 중 먼저 출력된 스캔펄스를 공급받아 인에이블된다. 반면, 상기 두 개의 서브 스테이지들 중 나중에 스캔펄스를 출력하는 서브 스테이지는 후단 스테이지로부터의 두 개의 스캔펄스들중 나중에 출력된 스캔펄스를 공급받아 인에이블된다. 구체적으로, 제 j 스테이지에 구비된 두 개의 서브 스테이지들 중 먼저 스캔펄스를 출력하는 하나의 서브 스테이지는 j+1 스테이지로부터의 두 개의 스캔펄스들 중 먼저 출력되는 스캔펄스를 공급받아 인에이블되며, 상기 제 j 스테이지에 구비된 두 개의 서브 스테이지들 중 나중에 스캔펄스를 출력하는 다른 하나의 서브 스테이지는 j+1 스테이지로부터의 두 개의 스캔펄스들 중 나중에 출력되는 스캔펄스를 공급받아 인에이블된다.
예를 들어, 제 3 스테이지(ST3)에 구비된 두 개의 서브 스테이지들 중 제 5 스캔펄스(Vout5)를 출력하는 하나의 서브 스테이지는 제 4 스테이지(ST4)로부터의 제 7 스캔펄스(Vout7)에 의해서 인에이블되며, 상기 제 3 스테이지(ST3)에 구비된 두 개의 서브 스테이지들 중 제 6 스캔펄스(Vout6)를 출력하는 나머지 하나의 서브 스테이지는 상기 제 4 스테이지(ST4)로부터의 제 8 스캔펄스(Vout8)에 의해 인에이블된다.
단, 역방향 구동시, 가장 하측에 위치한 제 n 스테이지(STn)는 하단 더미 스테이지(STn+1)로부터의 하단 더미 스캔펄스(Vout2n+1)에 응답하여 인에이블된다. 그리고, 하단 더미 스테이지(STn+1)는 스타트전송라인으로부터의 스타트 펄스(Vst)를 공급받아 인에이블된다.
이어서, 디스에이블동작을 설명하면 다음과 같다.
순방향 구동시, 각 스테이지(ST1 내지 STn)는 자신으로부터 후단에 위치한 스테이지로부터의 두 개의 스캔펄스들을 공급받아 디스에이블된다. 즉, 각 스테이지(ST1 내지 STn)는 내부에 두 개의 서브 스테이지를 갖는데, 이들 두 개의 서브 스테이지들 중 먼저 스캔펄스를 출력하는 서브 스테이지는 후단 스테이지로부터의 두 개의 스캔펄스들 중 먼저 출력된 스캔펄스를 공급받아 디스에이블된다. 반면, 상기 두 개의 서브 스테이지들 중 나중에 스캔펄스를 출력하는 서브 스테이지는 후단 스테이지로부터의 두 개의 스캔펄스들중 나중에 출력된 스캔펄스를 공급받아 디스에이블된다. 구체적으로, 제 j 스테이지에 구비된 두 개의 서브 스테이지들 중 먼저 스캔펄스를 출력하는 하나의 서브 스테이지는 j+1 스테이지로부터의 두 개의 스캔펄스들 중 먼저 출력되는 스캔펄스를 공급받아 디스에이블되며, 상기 제 j 스테이지에 구비된 두 개의 서브 스테이지들 중 나중에 스캔펄스를 출력하는 다른 하나의 서브 스테이지는 j+1 스테이지로부터의 두 개의 스캔펄스들 중 나중에 출력되는 스캔펄스를 공급받아 디스에이블된다.
예를 들어, 제 3 스테이지(ST3)에 구비된 두 개의 서브 스테이지들 중 제 5 스캔펄스(Vout5)를 출력하는 하나의 서브 스테이지는 제 4 스테이지(ST4)로부터의 제 7 스캔펄스(Vout7)에 의해서 디스에이블되며, 상기 제 3 스테이지(ST3)에 구비된 두 개의 서브 스테이지들 중 제 6 스캔펄스(Vout6)를 출력하는 나머지 하나의 서브 스테이지는 상기 제 4 스테이지(ST4)로부터의 제 8 스캔펄스(Vout8)에 의해 디스에이블된다.
단, 순방향 구동시, 가장 하측에 위치한 제 n 스테이지(STn)는 하단 더미 스테이지(STn+1)로부터의 하단 더미 스캔펄스(Vout2n+1)에 응답하여 디스에이블된다. 그리고, 하단 더미 스테이지(STn+1)는 스타트전송라인으로부터의 스타트 펄스(Vst)를 공급받아 디스에이블된다.
반면, 역방향 구동시, 각 스테이지(ST1 내지 STn)는 자신으로부터 전단에 위치한 스테이지로부터의 두 개의 스캔펄스들을 공급받아 디스에이블된다. 즉, 각 스테이지는 내부에 두 개의 서브 스테이지를 갖는데, 이들 두 개의 서브 스테이지들 중 먼저 스캔펄스를 출력하는 서브 스테이지는 전단 스테이지로부터의 두 개의 스캔펄스들 중 먼저 출력된 스캔펄스를 공급받아 디스에이블된다. 반면, 상기 두 개의 서브 스테이지들 중 나중에 스캔펄스를 출력하는 서브 스테이지는 전단 스테이지로부터의 두 개의 스캔펄스들중 나중에 출력된 스캔펄스를 공급받아 인에이블된다. 구체적으로, 제 j 스테이지에 구비된 두 개의 서브 스테이지들 중 먼저 스캔펄스를 출력하는 하나의 서브 스테이지는 j-1 스테이지로부터의 두 개의 스캔펄스들 중 먼저 출력되는 스캔펄스를 공급받아 디스에이블되며, 상기 제 j 스테이지에 구비된 두 개의 서브 스테이지들 중 나중에 스캔펄스를 출력하는 다른 하나의 서브 스테이지는 j-1 스테이지로부터의 두 개의 스캔펄스들 중 나중에 출력되는 스캔펄 스를 공급받아 디스에이블된다.
예를 들어, 제 3 스테이지(ST3)에 구비된 두 개의 서브 스테이지들 중 제 5 스캔펄스(Vout5)를 출력하는 하나의 서브 스테이지는 제 2 스테이지(ST2)로부터의 제 3 스캔펄스(Vout3)에 의해서 인에이블되며, 상기 제 3 스테이지(ST3)에 구비된 두 개의 서브 스테이지들 중 제 6 스캔펄스(Vout6)를 출력하는 나머지 하나의 서브 스테이지는 상기 제 2 스테이지(ST2)로부터의 제 4 스캔펄스(Vout4)에 의해 디스에이블된다.
단, 역방향 구동시, 가장 상측에 위치한 제 1 스테이지(ST1)는 상단 더미 스테이지(ST0)로부터의 상단 더미 스캔펄스(Vout0)에 응답하여 디스에이블된다. 그리고, 상단 더미 스테이지(STn0)는 스타트전송라인으로부터의 스타트 펄스(Vst)를 공급받아 디스에이블된다.
도 8은 도 7에 구비된 임의의 스테이지의 구성을 나타낸 도면이다.
도 8에 도시된 구조는 도 6에 도시된 구조와 거의 동일하며, 단지 제 2 순방향스위칭소자, 제 1 역방향 스위칭소자, 및 제 3 역방향 스위칭소자의 각 게이트단자에 공급되는 스캔펄스에 차이가 있다.
즉, 도 8에 도시된 구조에 따르면, 제 k 스테이지에 구비된 제 2 순방향 스위칭소자(Tr_F2)는 제 k-1 스테이지로부터의 스캔펄스들 중 나중에 출력된 스캔펄스(후단 출력)에 따라 온/오프가 제어되며, 순방향전원라인과 제 2 세트 노드(Q2)간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 2 순방향 스위칭소자(Tr_F2)의 게이트단자는 상기 제 k-1 스테이지의 제 2 출력단자(111b)에 접속되 며, 드레인단자는 순방향전원라인에 접속되며, 그리고 소스단자는 상기 제 2 세트 노드(Q2)에 접속된다.
제 k 스테이지에 구비된 제 1 역방향 스위칭소자(Tr_R1)는 제 k+1 스테이지로부터의 스캔펄스들 중 먼저 출력된 스캔펄스(전단 출력)에 따라 온/오프가 제어되며, 제 1 세트 노드(Q1)와 역방향전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 1 역방향 스위칭소자(Tr_R1)의 게이트단자는 제 k+1 스테이지의 제 1 출력단자(111a)에 접속되며, 드레인단자는 상기 제 1 세트 노드(Q1)에 접속되며, 그리고 소스단자는 역방향전원라인에 접속된다.
제 k 스테이지에 구비된 제 3 역방향 스위칭소자(Tr_R3)는 제 k+1 스테이지로부터의 두 개의 스캔펄스들 중 먼저 출력된 스캔펄스에 의해 온/오프가 제어되며, 역방향전원라인과 제 3 공통 노드(CN3)간에 접속된다. 이를 위해, 상기 제 3 역방향 스위칭소자(Tr_R3)의 게이트단자는 제 k+1 스테이지의 제 1 출력단자(111a)에 접속되며, 드레인단자는 역방향전원라인에 접속되며, 그리고 소스단자는 제 3 공통 노드(CN3)에 접속된다.
도 9는 형광램프 구동방식의 백라이트를 갖는 액정표시장치 및 발광다이오드 구동방식의 백라이트를 갖는 액정표시장치를 나타낸 도면이다.
즉, 상술된 쉬프트 레지스터(SR)는 액정패널(701)의 비표시부에 실장이 되는데, 이 액정패널(701)을 형광램프구동 방식의 백라이트를 갖는 액정표시장치와 발광다이오드 구동방식의 백라이트를 갖는 액정표시장치에 모두 적용하기 위해서는, 상기 액정패널(701)이 180도 회전해야 하는 경우가 발생한다.
예를 들어, 도 9의 (a)에 도시된 바와 같이, 형광램프 구동방식의 백라이트를 갖는 액정표시장치에 액정패널(701)을 장착할 경우, 첫 번째 게이트 라인(GL1)은 상기 액정패널(701)의 최상측에 위치하며, 마지막 번째 게이트 라인(GL2n)은 상기 액정패널(701)의 최하측에 위치한다.
그러나, 이러한 액정패널(701)을 상기 발광다이오드 구동방식의 백라이트를 갖는 액정표시장치에 상기 장착할 경우에는 두 장치간의 시스템적인 차이에 의해 상기 액정패널(701)을 180도 회전시켜야 하는 경우가 발생한다. 이와 같은 경우, 첫 번째 게이트 라인(GL1)은 상기 액정패널(701)의 최하측에 위치하며, 마지막 번째 게이트 라인(GL2n)은 상기 액정패널(701)의 최상측에 위치하게 된다.
데이터 드라이버의 데이터 출력순서를 변경하지 않는다고 가정할 때 상기 액정패널(701)의 화면에 화상이 정상적으로 표시되기 위해서는, 상기 액정패널(701)의 첫 번째 게이트 라인(GL1)이 어디에 위치하든 상기 액정패널(701)의 화면의 최상측에 위치한 게이트 라인이 첫 번째로 구동되어야 한다.
구체적으로, 도 9의 (a)에 도시된 바와 같은 액정패널(701)의 게이트 라인들을 구동하기 위해서는 상기 액정패널(701)의 최상측에 위치한 첫 번째 게이트 라인(GL1)부터 구동을 하여야 하며, 도 9의 (b)에 도시된 바와 같은 액정패널(701)의 게이트 라인들을 구동하기 위해서는 상기 액정패널(701)의 최상측에 위치한 마지막 번째 게이트 라인(GL2n)부터 구동을 하여야 한다.
본 발명에 따른 제 1 또는 제 2 쉬프트 레지스터(SR)를 사용하면, 두 가지 장치에서의 구동순서를 모두 만족시킬 수 있다.
예를 들어, 도 9의 (a)에 도시된 바와 같은 액정표시장치에서는 상기 쉬프트 레지스터(SR)를 순방향 구동모드로 동작시킴으로써, 액정패널(701)의 최상측에 위치한 첫 번째 게이트 라인(GL1)부터 구동할 수 있다.
반면, 도 9의 (b)에 도시된 바와 같은 액정표시장치에서는 상기 쉬프트 레지스터(SR)를 역방향 구동모드로 동작시킴으로써, 상기 액정패널(701)의 최하측에 위치한 마지막 번째 게이트 라인(GL2n)부터 구동할 수 있다.
한편, 미설명한 도번 D-IC는 액정패널의 데이터 라인들을 구동하기 위한 데이터 드라이버 IC(Integrated Circuit)을 나타내며, 도번 T는 상기 데이터 드라이버 IC가 실장된 TCP(Tape Carrier Package)를 나타내며, PCB는 타이밍 콘트롤러(TC)가 실장된 데이터 인쇄회로기판을 나타낸다. 상기 다수의 TCP(T)는 상기 데이터 인쇄회로기판(PCB)과 액정패널(701)간을 접속한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 제 1 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 2는 순방향 구동시 도 1의 쉬프트 레지스터에 공급되는 각종 신호의 타이밍도
도 3은 역방향 구동시 도 1의 쉬프트 레지스터에 공급되는 각종 신호의 타이밍도
도 4는 도 1에 구비된 상단 더미 스테이지의 구성을 나타낸 도면
도 5는 도 1에 구비된 하단 더미 스테이지의 구성을 나타낸 도면
도 6은 도 1에 구비된 임의의 스테이지의 구성을 나타낸 도면
도 7은 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 8은 도 7에 구비된 임의의 스테이지의 구성을 나타낸 도면
도 9는 형광램프 구동방식의 백라이트를 갖는 액정표시장치 및 발광다이오드 구동방식의 백라이트를 갖는 액정표시장치를 나타낸 도면
* 도면의 주요부에 대한 설명:
ST1 내지 Sn: 스테이지 Vout1 내지 Vout2n: 스캔펄스
ST0: 상단 더미 스테이지 STn+1: 하단 더미 스테이지
Vout0: 상단 더미 스캔펄스 Vout2n+1: 하단 더미 스캔펄스

Claims (8)

  1. 순차적으로 스캔펄스를 출력하는 다수의 스테이지들을 포함하며;
    각 스테이지는,
    전단 스테이지로부터의 스캔펄스 및 후단 스테이지로부터의 스캔펄스에 따라 서로 상반된 전위를 갖는 순방향 전압 및 역방향 전압을 선택적으로 출력하는 스캔방향 제어부;
    상기 스캔방향 제어부로부터의 출력신호에 따라 제 1 내지 제 4 노드의 신호상태를 제어하는 노드 제어부; 및,
    상기 제 1 내지 제 4 노드들의 전압에 따라 순차적으로 두 개의 스캔펄스를 출력하고, 이를 자신으로부터의 전단 및 후단에 위치한 스테이지에 공급하는 출력하는 출력부를 포함함을 특징으로 하는 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    제 k 스테이지에 구비된 노드 제어부는,
    제 1 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 제 1 세트 노드와 방전용 전압을 전송하는 방전용전원라인간에 접속된 제 1 스위칭소자;
    제 2 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 1 세트 노드와 상기 방전용전원라인간에 접속된 제 2 스위칭소자;
    상기 제 1 세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 1 리 세트 노드와 상기 방전용전원라인간에 접속된 제 3 스위칭소자;
    제 1 교류전원라인으로부터의 제 1 교류 전압에 따라 온/오프가 제어되며, 상기 제 1 교류전원라인과 제 1 공통 노드간에 접속된 제 4 스위칭소자;
    상기 제 1 공통 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 1 교류전원라인과 상기 제 1 리세트 노드간에 접속된 제 5 스위칭소자;
    상기 제 1 세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 1 공통 노드와 상기 방전용전원라인간에 접속된 제 6 스위칭소자;
    제 2 세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 1 공통 노드와 상기 방전용전원라인간에 접속된 제 7 스위칭소자.
    상기 스캔방향 제어부로부터의 출력에 따라 온/오프가 제어되며, 상기 제 2 리세트 노드와 상기 방전용전원라인간에 접속된 제 8 스위칭소자;
    상기 제 1 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 2 세트 노드와 상기 방전용전원라인간에 접속된 제 9 스위칭소자;
    상기 제 2 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 2 세트 노드와 상기 방전용전원라인간에 접속된 제 10 스위칭소자;
    상기 제 2 세트 노드의 신호상태에 따라 온/오프가 제어되며, 제 2 리세트 노드와 상기 방전용전원라인간에 접속된 제 11 스위칭소자;
    제 2 교류전원라인으로부터의 제 2 교류 전압에 따라 온/오프가 제어되며, 상기 제 2 교류전원라인과 제 2 공통 노드간에 접속된 제 12 스위칭소자;
    상기 제 2 공통 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 2 교 류전원라인과 상기 제 2 리세트 노드간에 접속된 제 13 스위칭소자;
    상기 제 2 세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 2 공통 노드와 상기 방전용전원라인간에 접속된 제 14 스위칭소자; 및,
    상기 제 1 세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 2 공통 노드와 상기 방전용전원라인간에 접속된 제 15 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  3. 제 2 항에 있어서,
    제 k 스테이지에 구비된 스캔방향 제어부는,
    제 k-1 스테이지로부터의 스캔펄스들 중 먼저 출력된 스캔펄스에 따라 온/오프가 제어되며, 상기 순방향 전압을 전송하는 순방향전원라인과 제 1 세트 노드간에 접속된 제 1 순방향 스위칭소자;
    제 k+1 스테이지로부터의 스캔펄스들 중 나중에 출력된 스캔펄스에 따라 온/오프가 제어되며, 제 1 세트 노드와 상기 역방향 전압을 전송하는 역방향전원라인간에 접속된 제 1 역방향 스위칭소자;
    제 k-1 스테이지로부터의 스캔펄스들 중 먼저 출력된 스캔펄스에 따라 온/오프가 제어되며, 상기 순방향전원라인과 제 2 세트 노드간에 접속된 제 2 순방향 스위칭소자;
    제 k+1 스테이지로부터의 스캔펄스들 중 나중에 출력된 스캔펄스에 따라 온/오프가 제어되며, 상기 제 2 세트 노드와 역방향전원라인간에 접속된 제 2 역방향 스위칭소자;
    제 k-1 스테이지로부터의 두 개의 스캔펄스들 중 먼저 출력된 스캔펄스에 의해 온/오프가 제어되며, 상기 제 3 공통 노드와 순방향전원라인간에 접속된 제 3 순방향 스위칭소자;
    제 k+1 스테이지로부터의 두 개의 스캔펄스들 중 나중에 출력된 스캔펄스에 의해 온/오프가 제어되며, 상기 역방향전원라인과 제 3 공통 노드간에 접속된 제 3 역방향 스위칭소자; 및,
    상기 제 3 공통 노드의 신호상태에 따라 제어되며, 제 1 리세트 노드와 방전용전원라인간에 접속된 제어 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  4. 제 3 항에 있어서,
    제 k 스테이지에 구비된 출력부는,
    제 1 세트 노드의 신호상태에 따라 온/오프가 제어되며, 클럭펄스들을 전송하는 클럭전송라인들 중 어느 하나와 제 1 출력단자간에 접속된 제 1 풀업 스위칭소자;
    제 2 세트 노드의 신호상태에 따라 온/오프가 제어되며, 클럭펄스들을 전송하는 클럭전송라인들 중 어느 하나와 제 2 출력단자간에 접속된 제 2 풀업 스위칭소자;
    제 1 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 제 1 출력단자와 방전용전원라인간에 접속된 제 1 풀다운 스위칭소자;
    제 2 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 제 1 출력단자와 방전용전원라인간에 접속된 제 2 풀다운 스위칭소자;
    제 1 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 제 2 출력단자와 방전용전원라인간에 접속된 제 3 풀다운 스위칭소자; 및,
    제 2 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 제 2 출력단자와 방전용전원라인간에 접속된 제 4 풀다운 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  5. 제 1 항에 있어서,
    상기 스테이지들 중 가장 상측에 위치한 첫 번째 스테이지를 세트 또는 리세트 시키기 위한 상단 더미 스캔펄스를 출력하는 상단 더미 스테이지; 및,
    상기 스테이지들 중 가장 하측에 위치한 마지막 번째 스테이지를 세트 또는 리세트 시키기 위한 하단 더미 스캔펄스를 출력하는 하단 더미 스테이지를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  6. 제 5 항에 있어서,
    상기 상단 더미 스테이지는,
    외부로부터의 스타트 펄스에 따라 서로 상반된 전위를 갖는 순방향 전압 및 역방향 전압을 선택적으로 출력하는 제 1 스캔방향 제어부; 상기 제 1 스캔방향 제 어부로부터의 출력신호에 따라 제 1 및 제 2 노드의 신호상태를 제어하는 제 1 노드 제어부; 및, 상기 제 1 및 제 2 노드들의 전압에 따라 상단 더미 스캔펄스를 출력하고, 이를 첫 번째 스테이지에 공급하는 제 1 출력부를 포함하며; 그리고,
    상기 하단 더미 스테이지는,
    외부로부터의 스타트 펄스에 따라 서로 상반된 전위를 갖는 순방향 전압 및 역방향 전압을 선택적으로 출력하는 제 2 스캔방향 제어부; 상기 제 2 스캔방향 제어부로부터의 출력신호에 따라 제 1 및 제 2 노드의 신호상태를 제어하는 제 2 노드 제어부; 및, 상기 제 1 및 제 2 노드들의 전압에 따라 하단 더미 스캔펄스를 출력하고, 이를 마지막 번째 스테이지에 공급하는 제 2 출력부를 포함함을 특징으로 하는 쉬프트 레지스터.
  7. 제 6 항에 있어서,
    상기 스테이지들은 다수의 클럭전송라인들로부터 공급되는 서로 위상차를 갖는 다수의 클럭펄스들 중 어느 두 개를 공급받아 두 개의 스캔펄스를 순차적으로 출력하며;
    상기 상단 더미 스테이지는 상기 클럭펄스들 중 어느 하나에 포함된 제 1 더미 클럭펄스를 공급받아 상단 더미 스캔펄스를 출력하며;
    상기 하단 더미 스테이지는 상기 클럭펄스들 중 다른 어느 하나에 포함된 제 2 더미 클럭펄스를 공급받아 하단 더미 스캔펄스를 출력함을 특징으로 하는 쉬프트 레지스터.
  8. 제 2 항에 있어서,
    제 k 스테이지에 구비된 스캔방향 제어부는,
    제 k-1 스테이지로부터의 스캔펄스들 중 먼저 출력된 스캔펄스에 따라 온/오프가 제어되며, 상기 순방향 전압을 전송하는 순방향전원라인과 제 1 세트 노드간에 접속된 제 1 순방향 스위칭소자;
    제 k+1 스테이지로부터의 스캔펄스들 중 먼저 출력된 스캔펄스에 따라 온/오프가 제어되며, 제 1 세트 노드와 상기 역방향 전압을 전송하는 역방향전원라인간에 접속된 제 1 역방향 스위칭소자;
    제 k-1 스테이지로부터의 스캔펄스들 중 나중에 출력된 스캔펄스에 따라 온/오프가 제어되며, 상기 순방향전원라인과 제 2 세트 노드간에 접속된 제 2 순방향 스위칭소자;
    제 k+1 스테이지로부터의 스캔펄스들 중 나중에 출력된 스캔펄스에 따라 온/오프가 제어되며, 상기 제 2 세트 노드와 역방향전원라인간에 접속된 제 2 역방향 스위칭소자;
    제 k-1 스테이지로부터의 두 개의 스캔펄스들 중 먼저 출력된 스캔펄스에 의해 온/오프가 제어되며, 상기 제 3 공통 노드와 순방향전원라인간에 접속된 제 3 순방향 스위칭소자;
    제 k+1 스테이지로부터의 두 개의 스캔펄스들 중 먼저 출력된 스캔펄스에 의해 온/오프가 제어되며, 상기 역방향전원라인과 제 3 공통 노드간에 접속된 제 3 역방향 스위칭소자; 및,
    상기 제 3 공통 노드의 신호상태에 따라 제어되며, 제 1 리세트 노드와 방전용전원라인간에 접속된 제어 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
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