JP2009163862A - シフトレジスタ - Google Patents

Abstract

【課題】ステージの出力順序を変更制御できるシフトレジスタを提供する。
【解決手段】複数のスキャンパルスを出力し、複数のゲートラインに供給する複数のステージと、第１ダミースキャンパルスを出力し、複数のステージのうち最初のステージに供給する第１ダミーステージと、第２ダミースキャンパルスを出力し、複数のステージのうち最後のステージに供給する第２ダミーステージとを含む。
【選択図】図１

Description

本発明は、シフトレジスタに係り、特に、ステージなどの出力順序を変更できるシフトレジスタに関する。

通常の液晶表示装置は、電界を用いて液晶の光透過率を調節することによって画像を表示する。このため、液晶表示装置は、画素領域がマトリクス状に配列された液晶パネルと、この液晶パネルを駆動するための駆動回路とを備える。

かかる液晶パネルには、複数本のゲートラインと複数本のデータラインが互いに交差して配列され、これらのゲートラインとデータラインとが垂直交差して定義される領域に画素領域が位置する。そして、これらの画素領域のそれぞれに電界を印加するための画素電極と共通電極が形成される。

この画素電極のそれぞれは、スイッチング素子である薄膜トランジスタ(ＴＦＴ）のソース端子及びドレン端子を経由してデータラインに接続される。この薄膜トランジスタは、ゲートラインを経由してゲート端子に印加されるスキャンパルスによってターン・オンされ、データラインのデータ信号が画素電極に充電されるようにする。

一方、駆動回路は、ゲートラインを駆動するためのゲートドライバと、データラインを駆動するためのデータドライバと、ゲートドライバとデータドライバを制御するための制御信号を供給するタイミングコントローラと、液晶表示装置で用いられる様々な駆動電圧を供給する電源供給部とを備える。

ゲートドライバは、スキャンパルスをゲートラインに順次供給し、液晶パネル上の液晶セルを１ライン分ずつ順次駆動する。ここで、ゲートドライバは、上述したようなスキャンパルスを順次出力できるようにシフトレジスタを備える。

従来のシフトレジスタは、スキャンパルスを順次出力する複数のステージを含む。これらのステージは、一方向、すなわち、最も上側に位置したステージから最も下側に位置したステージの順にスキャンパルスを出力する。すなわち、従来のシフトレジスタは、一方向にのみスキャンパルスを出力する。したがって、従来のシフトレジスタは多様なモデルの液晶表示装置に使用するには限界があった。

本発明は上記の問題点を解決するためのもので、その目的は、スキャンパルスの出力順序を変更制御できるシフトレジスタを提供することにある。

上記の目的を達成するための本発明によるシフトレジスタは、複数のスキャンパルスを複数のゲートラインに供給する複数のステージと、第１ダミースキャンパルスを複数のステージのうち最初のステージに供給する第１ダミーステージと、第２ダミースキャンパルスを複数のステージのうち最後のステージに供給する第２ダミーステージとを含む。

本発明によれば、２つのダミーステージを利用してこの2つのダミーステージ間に位置するステージの出力順序を変更することができる。これにより、本発明によるシフトレジスタは、多様なモデルの表示装置に適用されることが可能になる。

図１は、本発明の第１の実施の形態によるシフトレジスタを示す図であり、図２は、順方向駆動時に図１のシフトレジスタに供給される各種信号のタイミング図であり、図３は、逆方向駆動時に図１のシフトレジスタに供給される各種信号のタイミング図である。

本発明の第１の実施の形態によるシフトレジスタは、図１に示すように、ｎ個のステージＳＴ１〜ＳＴｎ及び２個のダミーステージＳＴ０，ＳＴｎ＋１を含む。ここで、各ステージＳＴ１〜ＳＴｎは、１フレーム期間に２回のスキャンパルスを出力する。

各ステージＳＴ１〜ＳＴｎは、スキャンパルスを用いて自身に接続されたゲートラインを駆動させ、自身の後段に位置しているステージ及び自身の前段に位置しているステージの動作を制御する。

上端ダミーステージＳＴ０及び下端ダミーステージＳＴｎ＋１を含む全体ステージＳＴ０〜ＳＴｎ＋１はスキャンパルスＶｏｕｔ０〜Ｖｏｕｔ２ｎ＋１を順次出力する。

この時、全体ステージＳＴ０〜ＳＴｎ＋１は、順方向電圧Ｖ＿Ｆ及び逆方向電圧Ｖ＿Ｒの信号状態によって順方向に駆動されたり、または、逆方向に駆動される。

まず、順方向駆動時に、ステージＳＴ０〜ＳＴｎ＋１は、上端ダミーステージＳＴ０から下端ダミーステージＳＴｎ＋１の順にスキャンパルスを順次出力する。

すなわち、上端ダミーステージＳＴ０が上端ダミースキャンパルスＶｏｕｔ０を出力し、続いて第１ステージＳＴ１が第１及び第２スキャンパルスＶｏｕｔ１，Ｖｏｕｔ２を順次出力し、続いて第２ステージＳＴ２が第３及び第４スキャンパルスＶｏｕｔ３，Ｖｏｕｔ４を順次出力し、続いて第３ステージＳＴ３が第５及び第６スキャンパルスＶｏｕｔ５，Ｖｏｕｔ６を順次出力し、・・・、続いて第ｎステージＳＴｎが第２ｎ−１及び第２ｎスキャンパルスＶｏｕｔ２ｎ−１，Ｖｏｕｔ２ｎを順次出力し、最後に下端ダミーステージＳＴｎ＋１が下端ダミースキャンパルスＶｏｕｔ２ｎ＋１を出力する。

一方、逆方向駆動時に、ステージＳＴ０〜ＳＴｎ＋１は下端ダミーステージＳＴｎ＋１から上端ダミーステージＳＴ０の順にスキャンパルスを順次出力する。

すなわち、下端ダミーステージＳＴｎ＋１が下端ダミースキャンパルスＶｏｕｔ２ｎ＋１を出力し、続いて第ｎステージＳＴｎが第２ｎ及び第２ｎ−１スキャンパルスＶｏｕｔ２ｎ，Ｖｏｕｔ２ｎ−１を順次出力し、続いて第ｎ−１ステージＳＴｎ−１が第２ｎ−２及び第２ｎ−３スキャンパルスＶｏｕｔ２ｎ−２，Ｖｏｕｔ２ｎ−３を順次出力し、続いて第ｎ−２ステージが第２ｎ−４及び第２ｎ−５スキャンパルスを順次出力し、・・・、第１ステージＳＴ１が第２及び第１スキャンパルスＶｏｕｔ２，Ｖｏｕｔ１を順次出力し、最後に上端ダミーステージＳＴ０が上端ダミースキャンパルスＶｏｕｔ０を出力する。

上端及び下端ダミーステージＳＴ０、ＳＴｎ＋１を除くステージＳＴ１〜ＳＴｎから出力されたスキャンパルスＶｏｕｔ１〜Ｖｏｕｔ２ｎは、液晶パネル（図示せず）のゲートラインに順次供給され、ゲートラインを順次スキャニングすることとなる。

このようなシフトレジスタは、液晶パネル内に組み込まれることができる。すなわち、液晶パネルは、画像を表示するための表示部と、この表示部を包囲する非表示部とを有し、シフトレジスタは非表示部内に組み込まれる。

このように構成されたシフトレジスタに備えられたステージＳＴ１〜ＳＴｎには、図２及び図３に示すように、互いに順次位相差を持って循環する第１ないし第４クロックパルスＣＬＫ１〜ＣＬＫ４のうち、相互に異なる位相差を有する２つのクロックパルスと、充電用電圧と、第１及び第２交流電圧Ｖａｃ１，Ｖａｃ２と、順方向電圧Ｖ＿Ｆと、逆方向電圧Ｖ＿Ｒとが供給される。

一方、上端及び下端ダミーステージＳＴ０，ＳＴｎ＋１には、互いに順次位相差を持って循環する第１ないし第４クロックパルスＣＬＫ１〜ＣＬＫ４のうちいずれか１つのクロックパルスと、スタートパルスＶｓｔと、充電用電圧と、放電用電圧と、順方向電圧Ｖ＿Ｆと、逆方向電圧Ｖ＿Ｒとが供給される。

ここで、充電用電圧及び放電用電圧はいずれも直流電圧で、充電用電圧は正極性を示し、放電用電圧は負極性を示す。一方、放電用電圧は接地電圧になることができる。

第１及び第２交流電圧Ｖａｃ１，Ｖａｃ２は、各ステージＳＴ１〜ＳＴｎのノードのうち、リセットノードの充電と放電を制御するための信号で、第１交流電圧Ｖａｃ１及び第２交流電圧Ｖａｃ２はいずれも交流電圧である。第１交流電圧Ｖａｃ１は、第２交流電圧Ｖａｃ２に対して１８０度位相反転された形態を有する。第１及び第２交流電圧Ｖａｃ１，Ｖａｃ２のハイ状態における電圧値は、充電用電圧の電圧値と同一であっても良く、第１及び第２交流電圧Ｖａｃ１，Ｖａｃ２のロー状態における電圧値は、放電用電圧の電圧値と同一であっても良い。第１及び第２交流電圧Ｖａｃ１，Ｖａｃ２は、ｐフレーム期間を周期にしてこれらの状態が反転される。ここで、ｐは自然数である。

第１ないし第４クロックパルスＣＬＫ１〜ＣＬＫ４は、各ステージＳＴ１〜ＳＴｎのスキャンパルスを生成するのに用いられる信号で、各ステージＳＴ１〜ＳＴｎは、これら第１ないし第４クロックパルスＣＬＫ１〜ＣＬＫ４のうち２つのクロックパルスを受け、２つのスキャンパルスを出力する。例えば、ステージのうち、奇数番目のステージは、第１及び第２クロックパルスＣＬＫ１、ＣＬＫ２を用いて２つのスキャンパルスを出力し、偶数番目のステージは、第３及び第４クロックパルスＣＬＫ３，ＣＬＫ４を用いて２つのスキャンパルスを出力する。

本発明では相互に異なる位相差を有する４種のクロックパルスを使用する例を示すが、クロックパルスの種類は２個以上であれば何個でも使用可能である。

第１ないし第４クロックパルスＣＬＫ１〜ＣＬＫ４は、互いに位相差を持って出力される。第２クロックパルスＣＬＫ２は、第１クロックパルスＣＬＫ１よりも位相遅延されて出力され、第３クロックパルスＣＬＫ３は第２クロックパルスＣＬＫ２よりも位相遅延されて出力され、第４クロックパルスＣＬＫ４は第３クロックパルスＣＬＫ３よりも位相遅延されて出力され、第１クロックパルスＣＬＫ１は第４クロックパルスＣＬＫ４よりも位相遅延されて出力される。

第１ないし第４クロックパルスＣＬＫ１〜ＣＬＫ４は順次出力され、また循環しながら出力される。すなわち、第１クロックパルスＣＬＫ１から第４クロックパルスＣＬＫ４まで順次出力された後、再び第１クロックパルスＣＬＫ１から第４クロックパルスＣＬＫ４まで順次出力される。したがって、第１クロックパルスＣＬＫ１は、第４クロックパルスＣＬＫ４と第２クロックパルスＣＬＫ２との間に該当する期間で出力される。

各クロックパルスＣＬＫ１〜ＣＬＫ４は、１フレーム期間に複数回出力されるが、スタートパルスＶｓｔは１フレーム期間に１回のみ出力される。言い換えると、各クロックパルスＣＬＫ１〜ＣＬＫ４は１フレーム期間に周期的に数回のアクティブ状態（ハイ状態）を示すが、スタートパルスＶｓｔは１フレーム期間に１回のみのアクティブ状態を示す。このスタートパルスＶｓｔは、１フレーム期間にいかなるクロックパルスＣＬＫ１〜ＣＬＫ４よりも最も早く出力される。

順方向駆動時に、図２に示すように、クロックパルスＣＬＫ１〜ＣＬＫ４は、第１クロックパルスＣＬＫ１から第４クロックパルスＣＬＫ４の順に出力される。これに対し、逆方向駆動時には、図３に示すように、クロックパルスＣＬＫ１〜ＣＬＫ４は第４クロックパルスＣＬＫ４から第１クロックパルスＣＬＫ１の順に出力される。

本発明では、図２及び図３に示すように、パルス幅区間が重なり合った第１乃至第４クロックパルスＣＬＫ１〜ＣＬＫ４が用いられることができる。

すなわち、図２に示すように、第ｉクロックパルス（ｉは２以上の自然数）のパルス幅区間のうちの前半１／２区間が第ｉ−１クロックパルスのパルス幅区間のうちの後半１／２区間と重なっており、第ｉクロックパルスのパルス幅区間のうちの後半１／２区間が、第ｉ＋１クロックパルスのパルス幅区間のうちの前半１／２区間と重なっている。

また、すなわち、図３に示すように、第ｉクロックパルスのパルス幅区間のうちの前半１／２区間が、第ｉ＋１クロックパルスのパルス幅区間のうちの後半１／２区間と重なっており、第ｉクロックパルスのパルス幅区間のうちの後半１／２区間が第ｉ−１クロックパルスのパルス幅区間のうちの前半１／２区間と重なっている。

例えば、図２及び図３に示すように、第１乃至第４クロックパルスＣＬＫ１〜ＣＬＫ４がそれぞれ２水平期間（２Ｈ）に該当するパルス幅区間を有すると、隣接したクロックパルスは１水平期間に該当する区間だけ互いに重なる。

この重なり合うパルス幅の区間長は、１／２区間に該当する長さに限定されず、様々に調節可能である。

このように重なり合うクロックパルスＣＬＫ１〜ＣＬＫ４が用いられる場合、図２及び図３に示すように、各ステージＳＴ１〜ＳＴｎから出力されるスキャンパルスのパルス幅も互いに重なる。

順方向駆動時に、図２に示すように、スタートパルスＶｓｔの出力期間と第１クロックパルスＣＬＫ１の出力期間との間には、第１ダミークロックパルスＤＣＬＫ１が出力される。この第１ダミークロックパルスＤＣＬＫ１は、上端ダミーステージＳＴ０のスキャンパルスとして用いられる信号で、この第１ダミークロックパルスＤＣＬＫ１は１フレーム期間中に１回のみ出力される。この第１ダミークロックパルスＤＣＬＫ１は、第４クロックパルスＣＬＫ４を転送するクロック転送ラインを通じて第４クロックパルスＣＬＫ４と一緒に出力される。

また、順方向駆動時に、図２に示すように、第４クロックパルスＣＬＫ４の出力期間と次のフレーム期間のスタートパルスＶｓｔの出力期間との間には、第２ダミークロックパルスＤＣＬＫ２が出力される。言い換えると、この第２ダミークロックパルスＤＣＬＫ２は、１フレームのブランキング期間の直前に出力される。この第２ダミークロックパルスＤＣＬＫ２は、下端ダミーステージＳＴｎ＋１のスキャンパルスとして用いられる信号で、１フレーム期間中に１回のみ出力される。この第２ダミークロックパルスＤＣＬＫ２は、第１クロックパルスＣＬＫ１を転送するクロック転送ラインを通じて第１クロックパルスＣＬＫ１と一緒に出力される。

逆方向駆動時に、図３に示すように、第１乃至第４クロックパルスＣＬＫ１〜ＣＬＫ４の出力順序が変更されることによってスタートパルスＶｓｔの出力期間と第４クロックパルスＣＬＫ４の出力期間との間には第２ダミークロックパルスＤＣＬＫ２が出力される。この第２ダミークロックパルスＤＣＬＫ２は、下端ダミーステージＳＴｎ＋１のスキャンパルスに用いられる信号で、１フレーム期間中に１回のみ出力される。この第２ダミークロックパルスＤＣＬＫ２は、上述のように第１クロックパルスＣＬＫ１を転送するクロック転送ラインを通じて第１クロックパルスＣＬＫ１と一緒に出力される。

また、逆方向駆動時に、図３に示すように、第１乃至第４クロックパルスＣＬＫ１〜ＣＬＫ４の出力順序が変更されることによって、第１クロックパルスＣＬＫ１の出力期間と次のフレーム期間のスタートパルスＶｓｔの出力期間との間には第１ダミークロックパルスＤＣＬＫ１が出力される。言い換えると、この第１ダミークロックパルスＤＣＬＫ１は１フレームのブランキング期間の直前に出力される。この第１ダミークロックパルスＤＣＬＫ１は、下端ダミーステージＳＴｎ０のスキャンパルスとして用いられる信号で、１フレーム期間中に１回のみ出力される。この第１ダミークロックパルスＤＣＬＫ１は、上述のように第４クロックパルスＣＬＫ４を転送するクロック転送ラインを通じて第４クロックパルスＣＬＫ４と一緒に出力される。

図１に示す上端及び下端ダミーステージＳＴ０，ＳＴｎ＋１、及びステージＳＴ１〜ＳＴｎは、上記の特徴を有する各種信号を受信して動作する。

各ステージＳＴ１〜ＳＴｎがスキャンパルスを出力するためには、各ステージＳＴ１〜ＳＴｎのイネーブル動作が先行されなければならない。ステージがイネーブルされるということは、ステージが出力可能な状態、すなわち自身に供給されるクロックパルスをスキャンパルスとして出力できる状態にセットされるということを意味する。

順方向駆動時に、各ステージＳＴ１〜ＳＴｎは、自身の前段に位置しているステージからの２つのスキャンパルスのうち、先に出力されたスキャンパルスを受けてイネーブルされる。例えば、第ｊステージは、第ｊ−１ステージからの２つのスキャンパルスのうち、先に出力されたスキャンパルスに応答してイネーブルされる。

ただし、順方向駆動時に、最も上側に位置している第１ステージＳＴ１は、上端ダミーステージＳＴ０からの上端ダミースキャンパルスＶｏｕｔ０に応答してイネーブルされる。そして、上端ダミーステージＳＴ０は、スタート転送ラインからのスタートパルスＶｓｔを受けてイネーブルされる。

一方、逆方向駆動時に、各ステージＳＴ１〜ＳＴｎは、自身の後段に位置しているステージからの２つのスキャンパルスのうち、先に出力されたスキャンパルスを受けてイネーブルされる。例えば、第ｊステージは、第ｊ＋１ステージからの２つのスキャンパルスのうち、先に出力されたスキャンパルスに応答してイネーブルされる。

ただし、逆方向駆動時に、最も下側に位置している第ｎステージＳＴｎは、下端ダミーステージＳＴｎ＋１からの下端ダミースキャンパルスＶｏｕｔ２ｎ＋１に応答してイネーブルされる。そして、下端ダミーステージＳＴｎ＋１は、スタート転送ラインからのスタートパルスＶｓｔを受けてイネーブルされる。

一方、各ステージＳＴ１〜ＳＴｎは、スキャンパルス出力以降にディセーブルされるが、ステージがディセーブルされるということは、ステージが出力が不可能な状態、すなわち自身に供給されるクロックパルスをスキャンパルスとして出力できない状態にリセットされるということを意味する。

順方向駆動時に、各ステージＳＴ１〜ＳＴｎは、自身の後段に位置しているステージからの２つのスキャンパルスのうち、後に出力されたスキャンパルスを受けてディセーブルされる。例えば、第ｊステージは、第ｊ＋１ステージからの２つのスキャンパルスのうち、後に出力されたスキャンパルスに応答してディセーブルされる。

ただし、順方向駆動時に、最も下側に位置している第ｎステージＳＴｎは、下端ダミーステージＳＴｎ＋１からの下端ダミースキャンパルスＶｏｕｔ２ｎ＋１に応答してディセーブルされる。そして、下端ダミーステージＳＴｎ＋１はスタート転送ラインからのスタートパルスＶｓｔを受けてディセーブルされる。

一方、逆方向駆動時に、各ステージＳＴ１〜ＳＴｎは自身の前段に位置しているステージからの２つのスキャンパルスのうち、後に出力されたスキャンパルスを受けてディセーブルされる。例えば、第ｊステージは第ｊ−１ステージからの２つのスキャンパルスのうち、後に出力されたスキャンパルスに応答してディセーブルされる。

ただし、逆方向駆動時に、最も上側に位置している第１ステージＳＴ１は、上端ダミーステージＳＴ０からの上端ダミースキャンパルスＶｏｕｔ０に応答してディセーブルされる。そして、上端ダミーステージＳＴ０は、スタート転送ラインからのスタートパルスＶｓｔを受けてディセーブルされる。

このように構成されたシフトレジスタにおいて、上端及び下端ダミーステージＳＴ０，ＳＴｎ＋１を含む各ステージＳＴ１〜ＳＴｎの構成についてより具体的に説明すると、下記の通りである。

図４は、図１に備えられた上端ダミーステージＳＴ０の構成を示す図である。

上端ダミーステージＳＴ０は、図４に示すように、ノード制御部ＮＣ、出力部ＯＰ及びスキャン方向制御部ＳＤＣを有する。

ノード制御部ＮＣは、第１乃至第３スイッチング素子Ｔｒ１〜Ｔｒ３を含む。第１スイッチング素子Ｔｒ１は、リセットノードＱＢの信号状態に応じてオン／オフが制御され、セットノードと放電用電圧Ｖｓｓを転送する放電用電源との間に接続される。このため、第１スイッチング素子Ｔｒ１のゲート端子はリセットノードに接続され、ドレン端子はセットノードＱに接続され、そしてソース端子は放電用電源ラインに接続される。

第２スイッチング素子Ｔｒ２は、充電用電源ラインからの充電用電圧ＶＤＤに応じてオン／オフが制御され、充電用電源ラインとリセットノードＱＢとの間に接続される。このため、第２スイッチング素子Ｔｒ２のゲート端子及びドレン端子は充電用電源ラインに接続され、ソース端子はリセットノードＱＢに接続される。

第３スイッチング素子Ｔｒ３は、セットノードＱの信号状態に応じてオン／オフが制御され、リセットノードと放電用電源ラインとの間に接続される。このため、第３スイッチング素子Ｔｒ３のゲート端子はセットノードＱに接続され、ドレン端子はリセットノードＱＢに接続され、そしてソース端子は放電用電源ラインに接続される。

出力部ＯＰは、プルアップスイッチング素子Ｔｒｐｕ及びプルダウンスイッチング素子Ｔｒｐｄを含む。

プルアップスイッチング素子Ｔｒｐｕは、セットノードＱの信号状態に応じてオン／オフが制御され、クロックパルスＣＬＫ１〜ＣＬＫ４を転送するクロック転送ラインのうちいずれか１つと出力端子３３３との間に接続される。このため、プルアップスイッチング素子Ｔｒｐｕのゲート端子はセットノードＱに接続され、ドレン端子はクロック転送ラインのうちいずれか１つに接続され、そしてソース端子は出力端子３３３に接続される。ここで、プルアップスイッチング素子Ｔｒｐｕのドレン端子は、第４クロックパルスＣＬＫ４を転送する第４クロック転送ラインに接続される。

スキャン方向制御部ＳＤＣは、順方向スイッチング素子Ｔｒ＿Ｆ及び逆方向スイッチング素子Ｔｒ＿Ｒを含む。

順方向スイッチング素子Ｔｒ＿Ｆは、スタート転送ラインからのスタートパルスＶｓｔに応じてオン／オフが制御され、順方向電圧Ｖ＿Ｆを転送する順方向電源ラインとセットノードＱとの間に接続される。このため、順方向スイッチング素子Ｔｒ＿Ｆのゲート端子はスタート転送ラインに接続され、ドレン端子は順方向電源ラインに接続され、そしてソース端子はセットノードＱに接続される。

逆方向スイッチング素子Ｔｒ＿Ｒは、第１ステージＳＴ１からの第１スキャンパルスＶｏｕｔ１に応じてオン／オフが制御され、セットノードＱと逆方向電圧Ｖ＿Ｒを転送する逆方向電源ラインとの間に接続される。このため、逆方向スイッチング素子Ｔｒ＿Ｒのゲート端子は第１ステージＳＴ１の２つの出力端子のうちいずれか１つに接続され、ドレン端子はセットノードＱに接続され、そしてソース端子は逆方向電源ラインに接続される。

図５は、図１に備えられた下端ダミーステージＳＴｎ＋１の構成を示す図である。

下端ダミーステージＳＴｎ＋１は、図５に示すように、ノード制御部ＮＣ、出力部ＯＰ及びスキャン方向制御部ＳＤＣを有する。ノード制御部は、第１乃至第３スイッチング素子Ｔｒ１〜Ｔｒ３を含む。

第１スイッチング素子Ｔｒ１は、リセットノードＱＢの信号状態に応じてオン／オフが制御され、セットノードＱと放電用電圧Ｖｓｓを転送する放電用電源ラインとの間に接続される。このため、第１スイッチング素子Ｔｒ１のゲート端子はリセットノードＱＢに接続され、ドレン端子はセットノードＱに接続され、そしてソース端子は放電用電源ラインに接続される。

第２スイッチング素子Ｔｒ２は、充電用電源ラインからの充電用電圧ＶＤＤに応じてオン／オフが制御され、充電用電源ラインとリセットノードＱＢとの間に接続される。このため、第２スイッチング素子Ｔｒ２のゲート端子及びドレン端子は充電用電源ラインに接続され、ソース端子はリセットノードＱＢに接続される。

第３スイッチング素子Ｔｒ３は、セットノードＱの信号状態に応じてオン／オフが制御され、リセットノードＱＢと放電用電源ラインとの間に接続される。このため、第３スイッチング素子Ｔｒ３のゲート端子はセットノードＱに接続され、ドレン端子はリセットノードＱＢに接続され、そしてソース端子は放電用電源ラインに接続される。

出力部ＯＰは、プルアップスイッチング素子Ｔｒｐｕ及びプルダウンスイッチング素子Ｔｒｐｄを含む。

プルアップスイッチング素子Ｔｒｐｕは、セットノードＱの信号状態に応じてオン／オフが制御され、クロックパルスＣＬＫ１〜ＣＬＫ４を転送するクロック転送ラインのうちいずれか１つと出力端子との間に接続される。このため、プルアップスイッチング素子Ｔｒｐｕのゲート端子はセットノードＱに接続され、ドレン端子はクロック転送ラインのうちいずれか１つに接続され、そしてソース端子は出力端子３３３に接続される。ここで、プルアップスイッチング素子Ｔｒｐｕのドレン端子は、第１クロックパルスＣＬＫ１を転送する第１クロック転送ラインに接続される。

スキャン方向制御部ＳＤＣは、順方向スイッチング素子Ｔｒ＿Ｆ及び逆方向スイッチング素子Ｔｒ＿Ｒを含む。

順方向スイッチング素子Ｔｒ＿Ｆは、第ｎステージＳＴｎからの２つのスキャンパルスのうちいずれか１つに応じてオン／オフが制御され、順方向電圧Ｖ＿Ｆを転送する順方向電源ラインとセットノードＱとの間に接続される。このため、順方向スイッチング素子Ｔｒ＿Ｆのゲート端子は第ｎステージＳＴｎの２つの出力端子のうちいずれか１つに接続され、ドレン端子は順方向電源ラインに接続され、そしてソース端子はセットノードＱに接続される。

逆方向スイッチング素子Ｔｒ＿Ｒはスタート転送ラインからのスタートパルスＶｓｔに応じてオン／オフが制御され、セットノードＱと逆方向電圧Ｖ＿Ｒを転送する逆方向電源ラインとの間に接続される。このため、逆方向スイッチング素子Ｔｒ＿Ｒのゲート端子はスタート転送ラインに接続され、ドレン端子はセットノードＱに接続され、そしてソース端子は逆方向電源ラインに接続される。

図６は、図１に備えられた任意のステージの構成を示す図である。

各ステージＳＴ１〜ＳＴｎは、図６に示すように、ノード制御部、スキャン方向制御部ＳＤＣ及び出力部ＯＰを有する。

ノード制御部は、第１セットノードＱ１、第２セットノードＱ２、第１リセットノードＱＢ１及び第２リセットノードＱＢ２の信号状態を制御する。

第ｋステージのノード制御部は、第１乃至第１５スイッチング素子Ｔｒ１〜Ｔｒ１５を含む。

第ｋステージに備えられた第１スイッチング素子Ｔｒ１は、第１リセットノードＱＢ１の信号状態に応じてオン／オフが制御され、第１セットノードＱ１と放電用電源ラインとの間に接続される。このため、第ｋステージに備えられた第１スイッチング素子Ｔｒ１のゲート端子は第１リセットノードＱＢ１に接続され、ドレン端子は第１セットノードＱ１に接続され、そしてソース端子は放電用電源ラインに接続される。

第ｋステージに備えられた第２スイッチング素子Ｔｒ２は、第２リセットノードＱＢ２の信号状態に応じてオン／オフが制御され、第１セットノードＱ１と放電用電源ラインとの間に接続される。このため、第ｋステージに備えられた第２スイッチング素子Ｔｒ２のゲート端子は第２リセットノードＱＢ２に接続され、ドレン端子は第１セットノードＱ１に接続され、そしてソース端子は放電用電源ラインに接続される。

第ｋステージに備えられた第３スイッチング素子Ｔｒ３は、第１セットノードＱ１の信号状態に応じてオン／オフが制御され、第１リセットノードＱＢ１と放電用電源ラインとの間に接続される。このため、第ｋステージに備えられた第３スイッチング素子Ｔｒ３のゲート端子は第１セットノードＱ１に接続され、ドレン端子は第１リセットノードＱＢ１に接続され、そしてソース端子は放電用電源ラインに接続される。

第ｋステージに備えられた第４スイッチング素子Ｔｒ４は、第１交流電源ラインからの第１交流電圧Ｖａｃ１に応じてオン／オフが制御され、第１交流電源ラインと第１共通ノードＣＮ１との間に接続される。このため、第ｋステージに備えられた第４スイッチング素子Ｔｒ４のゲート端子及びドレン端子は第１交流電源ラインに接続され、そしてソース端子は第１共通ノードＣＮ１に接続される。

第ｋステージに備えられた第５スイッチング素子Ｔｒ５は、第１共通ノードＣＮ１の信号状態に応じてオン／オフが制御され、第１交流電源ラインと第１リセットノードＱＢ１との間に接続される。このため、第ｋステージに備えられた第５スイッチング素子Ｔｒ５のゲート端子は第１共通ノードＣＮ１に接続され、ドレン端子は第１交流電源ラインに接続され、そしてソース端子は第１リセットノードＱＢ１に接続される。

第ｋステージに備えられた第６スイッチング素子Ｔｒ６は、第１セットノードＱ１の信号状態に応じてオン／オフが制御され、第１共通ノードＣＮ１と放電用電源ラインとの間に接続される。このため、第ｋステージに備えられた第６スイッチング素子Ｔｒ６のゲート端子は第１セットノードＱ１に接続され、ドレン端子は第１共通ノードＣＮ１に接続され、そしてソース端子は放電用電源ラインに接続される。

第ｋステージに備えられた第７スイッチング素子Ｔｒ７は、第２セットノードＱ２の信号状態に応じてオン／オフが制御され、第１共通ノードＣＮ１と放電用電源ラインとの間に接続される。このため、第ｋステージに備えられた第７スイッチング素子Ｔｒ７のゲート端子は第２セットノードＱ２に接続され、ドレン端子は第１共通ノードＣＮ１に接続され、そしてソース端子は放電用電源ラインに接続される。

第ｋステージに備えられた第８スイッチング素子Ｔｒ８は、スキャン方向制御部ＳＤＣからの出力に応じてオン／オフが制御され、第２リセットノードＱＢ２と放電用電源ラインとの間に接続される。このため、第ｋステージに備えられた第８スイッチング素子Ｔｒ８のゲート端子はスキャン方向制御部ＳＤＣの出力端子に接続され、ドレン端子は第２リセットノードＱＢ２に接続され、そしてソース端子は放電用電源ラインに接続される。

第ｋステージに備えられた第９スイッチング素子Ｔｒ９は、第１リセットノードＱＢ１の信号状態に応じてオン／オフが制御され、第２セットノードＱ２と放電用電源ラインとの間に接続される。このため、第ｋステージに備えられた第９スイッチング素子Ｔｒ９のゲート端子は第１リセットノードＱＢ１に接続され、ドレン端子は第２セットノードＱ２に接続され、そしてソース端子は放電用電源ラインに接続される。

第ｋステージに備えられた第１０スイッチング素子Ｔｒ１０は、第２リセットノードＱＢ２の信号状態に応じてオン／オフが制御され、第２セットノードＱ２と放電用電源ラインとの間に接続される。このため、第ｋステージに備えられた第１０スイッチング素子Ｔｒ１０のゲート端子は第２リセットノードＱＢ２に接続され、ドレン端子は第２セットノードＱ２に接続され、そしてソース端子は放電用電源ラインに接続される。

第ｋステージに備えられた第１１スイッチング素子Ｔｒ１１は、第２セットノードＱ２の信号状態に応じてオン／オフが制御され、第２リセットノードＱＢ２と放電用電源ラインとの間に接続される。このため、第ｋステージに備えられた第１１スイッチング素子Ｔｒ１１のゲート端子は第２セットノードＱ２に接続され、ドレン端子は第２リセットノードＱＢ２に接続され、そしてソース端子は放電用電源ラインに接続される。

第ｋステージに備えられた第１２スイッチング素子Ｔｒ１２は、第２交流電源ラインからの第２交流電圧Ｖａｃ２に応じてオン／オフが制御され、第２交流電源ラインと第２共通ノードＣＮ２との間に接続される。このため、第ｋステージに備えられた第１２スイッチング素子Ｔｒ１２のゲート端子及びドレン端子は第２交流電源ラインに接続され、そしてソース端子は第２共通ノードＣＮ２に接続される。

第ｋステージに備えられた第１３スイッチング素子Ｔｒ１３は、第２共通ノードＣＮ２の信号状態に応じてオン／オフが制御され、第２交流電源ラインと第２リセットノードＱＢ２との間に接続される。このため、第ｋステージに備えられた第１３スイッチング素子Ｔｒ１３のゲート端子は第２共通ノードＣＮ２に接続され、ドレン端子は第２交流電源ラインに接続され、そしてソース端子は第２リセットノードＱＢ２に接続される。

第ｋステージに備えられた第１４スイッチング素子Ｔｒ１４は、第２セットノードＱ２の信号状態に応じてオン／オフが制御され、第２共通ノードＣＮ２と放電用電源ラインとの間に接続される。このため、第ｋステージに備えられた第１４スイッチング素子Ｔｒ１４のゲート端子は第２セットノードＱ２に接続され、ドレン端子は第２共通ノードＣＮ２に接続され、そしてソース端子は放電用電源ラインに接続される。

第ｋステージに備えられた第１５スイッチング素子Ｔｒ１５は、第１セットノードＱ１の信号状態に応じてオン／オフが制御され、第２共通ノードＣＮ２と放電用電源ラインとの間に接続される。このため、第ｋステージに備えられた第１５スイッチング素子Ｔｒ１５のゲート端子は第１セットノードＱ１に接続され、ドレン端子は第２共通ノードＣＮ２に接続され、そしてソース端子は放電用電源ラインに接続される。

スキャン方向制御部ＳＤＣは、第１乃至第３順方向スイッチング素子Ｔｒ＿Ｆ１〜Ｔｒ＿Ｆ３、第１乃至第３逆方向スイッチング素子Ｔｒ＿Ｒ１〜Ｔｒ＿Ｒ３、及び制御スイッチング素子Ｔｒ＿Ｃを含む。

第ｋステージに備えられた第１順方向スイッチング素子Ｔｒ＿Ｆ１は、第ｋ−１ステージからのスキャンパルスのうち、先に出力されたスキャンパルス（前段出力）に応じてオン／オフが制御され、順方向電源ラインと第１セットノードＱ１との間に接続される。このため、第ｋステージに備えられた第１順方向スイッチング素子Ｔｒ＿Ｆ１のゲート端子は、第ｋ−１ステージの第１出力端子１１１ａに接続され、ドレン端子は順方向電源ラインに接続され、そしてソース端子は第１セットノードＱ１に接続される。ただし、第１ステージＳＴ１に備えられた第１順方向スイッチング素子Ｔｒ＿Ｆ１のゲート端子は、上端ダミーステージＳＴ０の出力端子に接続される。

第ｋステージに備えられた第１逆方向スイッチング素子Ｔｒ＿Ｒ１は、第ｋ＋１ステージからのスキャンパルスのうち、後に出力されたスキャンパルス（後段出力）に応じてオン／オフが制御され、第１セットノードＱ１と逆方向電源ラインとの間に接続される。このため、第ｋステージに備えられた第１逆方向スイッチング素子Ｔｒ＿Ｒ１のゲート端子は、第ｋ＋１ステージの第２出力端子１１１ｂに接続され、ドレン端子は第１セットノードＱ１に接続され、そしてソース端子は逆方向電源ラインに接続される。

第ｋステージに備えられた第２順方向スイッチング素子Ｔｒ＿Ｆ２は、第ｋ−１ステージからのスキャンパルスのうち、まず出力されたスキャンパルスに応じてオン／オフが制御され、順方向電源ラインと第２セットノードＱ２との間に接続される。このため、第ｋステージに備えられた第２順方向スイッチング素子Ｔｒ＿Ｆ２のゲート端子は、第ｋ−１ステージの第１出力端子１１１ａに接続され、ドレン端子は順方向電源ラインに接続され、そしてソース端子は第２セットノードＱ２に接続される。

ただし、第１ステージＳＴ１に備えられた第２順方向スイッチング素子Ｔｒ＿Ｆ２のゲート端子は、上端ダミーステージＳＴ０の出力端子に接続される。

第ｋステージに備えられた第２逆方向スイッチング素子Ｔｒ＿Ｒ２は、第ｋ＋１ステージからのスキャンパルスのうち、後に出力されたスキャンパルスに応じてオン／オフが制御され、第２セットノードＱ２と逆方向電源ラインとの間に接続される。このため、第ｋステージに備えられた 第２逆方向スイッチング素子Ｔｒ＿Ｒ２のゲート端子は、第ｋ＋１ステージの第２出力端子１１１ｂに接続され、ドレン端子は第２セットノードＱ２に接続され、そしてソース端子は逆方向電源ラインに接続される。

第ｋステージに備えられた第３順方向スイッチング素子Ｔｒ＿Ｆ３は、第ｋ−１ステージからの２つのスキャンパルスのうち、まず出力されたスキャンパルスに応じてオン／オフが制御され、第３共通ノードＣＮ３と順方向電源ラインとの間に接続される。このため、第３順方向スイッチング素子Ｔｒ＿Ｆ３のゲート端子は、第ｋ−１ステージの第１出力端子１１１ａに接続され、ドレン端子は第３共通ノードＣＮ３に接続され、そしてソース端子は順方向電源ラインに接続される。

第ｋステージに備えられた第３逆方向スイッチング素子Ｔｒ＿Ｒ３は、第ｋ＋１ステージからの２つのスキャンパルスのうち、後に出力されたスキャンパルスに応じてオン／オフが制御され、逆方向電源ラインと第３共通ノードＣＮ３との間に接続される。このため、第３逆方向スイッチング素子Ｔｒ＿Ｒ３のゲート端子は、第ｋ＋１ステージの第２出力端子１１１ｂに接続され、ドレン端子は逆方向電源ラインに接続され、そしてソース端子は第３共通ノードＣＮ３に接続される。

第ｋステージに備えられた制御スイッチング素子Ｔｒ＿Ｃは、第３共通ノードＣＮ３の信号状態に応じて制御され、第１リセットノードＱＢ１と放電用電源ラインとの間に接続される。このため、第ｋステージに備えられた制御スイッチング素子Ｔｒ＿Ｃのゲート端子は、第３共通ノードＣＮ３に接続され、ドレン端子は第１リセットノードＱＢ１に接続され、そしてソース端子は放電用電源ラインに接続される。

一方、第ｋステージに備えられた第８スイッチング素子Ｔｒ８のゲート端子は、第３共通ノードＣＮ３に接続される。

出力部ＯＰは、第１及び第２プルアップスイッチング素子Ｔｒｐｕ１，Ｔｒｐｕ２、及び第１乃至第４プルダウンスイッチング素子Ｔｒｐｄ１〜Ｔｒｐｄ４を含む。

第１プルアップスイッチング素子Ｔｒｐｄ１は、第１セットノードＱ１の信号状態に応じてオン／オフが制御され、クロックパルスＣＬＫ１〜ＣＬＫ４を転送するクロック転送ラインのうちいずれか１つと第１出力端子１１１ａとの間に接続される。このため、第１プルアップスイッチング素子Ｔｒｐｄ１のゲート端子は第１セットノードＱ１に接続され、ドレン端子はクロック転送ラインのうちいずれか１つに接続され、そしてソース端子は第１出力端子１１１ａに接続される。

第２プルアップスイッチング素子Ｔｒｐｄ２は、第２セットノードＱ２の信号状態に応じてオン／オフが制御され、クロックパルスＣＬＫ１〜ＣＬＫ４を転送するクロック転送ラインのうちいずれか１つと第２出力端子１１１ｂとの間に接続される。このため、第２プルアップスイッチング素子Ｔｒｐｄ２のゲート端子は第２セットノードＱ２に接続され、ドレン端子はクロック転送ラインのうちいずれか１つに接続され、そしてソース端子は第２出力端子１１１ｂに接続される。

この時、第１プルアップスイッチング素子Ｔｒｐｕ１のドレン端子と第２プルアップスイッチング素子Ｔｒｐｕ２のドレイン端子は相互に異なるクロック転送ラインに接続される。

第１プルダウンスイッチング素子Ｔｒｐｄ１は、第１リセットノードＱＢ１の信号状態に応じてオン／オフが制御され、第１出力端子１１１ａと放電用電源ラインとの間に接続される。このため、第１プルダウンスイッチング素子Ｔｒｐｄ１のゲート端子は第１リセットノードＱＢ１に接続され、ドレン端子は第１出力端子１１１ａに接続され、そしてソース端子は放電用電源ラインに接続される。

第２プルダウンスイッチング素子Ｔｒｐｄ２は、第２リセットノードＱＢ２の信号状態に応じてオン／オフが制御され、第１出力端子１１１ａと放電用電源ラインとの間に接続される。このため、第2プルダウンスイッチング素子Ｔｒｐｄ２のゲート端子は、第２リセットノードＱＢ２に接続され、ドレン端子は第１出力端子１１１ａに接続され、そしてソース端子は放電用電源ラインに接続される。

第３プルダウンスイッチング素子Ｔｒｐｄ３は、第１リセットノードＱＢ１の信号状態に応じてオン／オフが制御され、第２出力端子１１１ｂと放電用電源ラインとの間に接続される。このため、第３プルダウンスイッチング素子Ｔｒｐｄ３のゲート端子は第１リセットノードＱＢ１に接続され、ドレン端子は第２出力端子１１１ｂに接続され、そしてソース端子は放電用電源ラインに接続される。

第４プルダウンスイッチング素子Ｔｒｐｄ４は、第２リセットノードＱＢ２の信号状態に応じてオン／オフが制御され、第２出力端子１１１ｂと放電用電源ラインとの間に接続される。このため、第４プルダウンスイッチング素子Ｔｒｐｄ４のゲート端子は、第２リセットノードＱＢ２に接続され、ドレン端子は第２出力端子１１１ｂに接続され、そしてソース端子は放電用電源ラインに接続される。

以下、このように構成されたシフトレジスタの動作について説明する。

まず、図２、図４、図５及び図６を参照しつつ、順方向駆動によるシフトレジスタの動作について説明する。

順方向駆動であるから、図２に示すように、クロックパルスＣＬＫ１〜ＣＬＫ４は、第１クロックパルスＣＬＫ１から第４クロックパルスＣＬＫ４の順に出力され、順方向電圧Ｖ＿Ｆはハイ状態であり、逆方向電圧Ｖ＿Ｒはロー状態である。

まず、第１フレーム期間における第１初期期間Ｔｓの動作について説明すると、下記の通りである。

第１フレーム期間には第１交流電圧Ｖａｃ１が正極性を示し、第２交流電圧Ｖａｃ２が負極性を示す。

第１初期期間Ｔｓには、図２に示すように、タイミングコントローラから出力されるスタートパルスＶｓｔのみがハイ状態を維持し、残りのクロックパルスはロー状態を維持する。

タイミングコントローラから出力されたスタートパルスＶｓｔは、上端ダミーステージＳＴ０及び下端ダミーステージＳＴｎ＋１に供給される。

すなわち、図４に示すように、スタートパルスＶｓｔは、上端ダミーステージＳＴ０に備えられた順方向スイッチング素子Ｔｒ＿Ｆのゲート端子に供給される。これによって、順方向スイッチング素子Ｔｒ＿Ｆがターン・オンされ、このターン・オンされた順方向スイッチング素子Ｔｒ＿Ｆを通じてハイ状態の順方向電圧Ｖ＿Ｆがセットノードに供給される。これによって、セットノードＱが充電され、この充電されたセットノードＱにゲート端子を通じて接続されたプルアップスイッチング素子Ｔｒｐｕ及び第３スイッチング素子Ｔｒ３がターン・オンされる。

このターン・オンされた第３スイッチング素子Ｔｒ３を通じて放電用電圧Ｖｓｓがリセットノードに供給される。一方、第２スイッチング素子Ｔｒ２は、ハイ状態の直流電圧である充電用電圧ＶＤＤによって常にターン・オン状態であるから、充電用電圧ＶＤＤは、第２スイッチング素子Ｔｒ２を通じてリセットノードＱＢに供給される。したがって、リセットノードＱＢには第２スイッチング素子Ｔｒ２を通じて出力されたハイ状態の充電用電圧ＶＤＤと、第３スイッチング素子Ｔｒ３を通じて出力されたロー状態の放電用電圧Ｖｓｓが共に供給される。この時、第３スイッチング素子Ｔｒ３のサイズが第２スイッチング素子Ｔｒ２のサイズよりも大きく設定されるので、リセットノードは第３スイッチング素子Ｔｒ３を通じて供給されたロー状態の放電用電圧Ｖｓｓによって放電状態になる。これによって、放電されたリセットノードＱＢにゲート端子を通じて接続されたプルダウンスイッチング素子Ｔｒｐｄ及び第１スイッチング素子Ｔｒ１がターン・オフされる。

一方、この第１初期期間Ｔｓに第１ステージＳＴ１からの出力はないので、上端ダミーステージＳＴ０に備えられた逆方向スイッチング素子Ｔｒ＿Ｒはターン・オフ状態である。

このように、第１初期期間Ｔｓには上端ダミーステージＳＴ０がセットされる。一方、この第１初期期間ＴｓにスタートパルスＶｓｔを受ける下端ダミーステージＳＴｎ＋１はリセットされる。これについてより具体的に説明すると、下記の通りである。

すなわち、図５に示すように、スタートパルスＶｓｔは下端ダミーステージＳＴｎ＋１に備えられた逆方向スイッチング素子Ｔｒ＿Ｒのゲート端子に供給される。これによって、逆方向スイッチング素子Ｔｒ＿Ｒがターン・オンされ、このターン・オンされた逆方向スイッチング素子Ｔｒ＿Ｒを通じてロー状態の逆方向電圧Ｖ＿ＲがセットノードＱに供給される。こうすると、セットノードＱが放電され、この放電されたセットノードＱにゲート端子を通じて接続されたプルアップスイッチング素子及び第３スイッチング素子Ｔｒ３がターン・オフされる。

第２スイッチング素子Ｔｒ２は、ハイ状態の直流電圧である充電用電圧ＶＤＤによって常にターン・オン状態であるから、充電用電圧ＶＤＤは第２スイッチング素子Ｔｒ２を通じてリセットノードＱＢに供給される。こうすると、リセットノードＱＢは充電状態になり、充電されたリセットノードＱＢにゲート端子を通じて接続されたプルダウンスイッチング素子Ｔｒｐｄ及び第１スイッチング素子Ｔｒ１がターン・オンされる。

このターン・オンされた第１スイッチング素子Ｔｒ１は、セットノードＱに放電用電圧Ｖｓｓを供給することによってセットノードＱがより安定して放電状態を維持するようにする。そして、ターン・オンされた第１スイッチング素子Ｔｒ１は放電用電圧Ｖｓｓを出力して第ｎステージＳＴｎに供給する。

このように、第１初期期間Ｔｓには下端ダミーステージＳＴｎ＋１がリセットされる。

続いて、第２初期期間Ｔ０間の動作を説明すると、下記の通りである。

第２初期期間Ｔ０には、第１ダミークロックパルスＤＣＬＫ１のみがハイ状態を示し、残りのスタートパルスＶｓｔ及び全てのクロックパルスがロー状態を維持する。

第２初期期間Ｔ０にスタートパルスＶｓｔがロー状態に変わったので、上端ダミーステージＳＴ０の順方向スイッチング素子Ｔｒ＿Ｆがターン・オフ状態に変化し、これによって上端ダミーステージＳＴ０のセットノードＱはフローティング状態に維持される。したがって、第１初期期間Ｔｓに上端ダミーステージＳＴ０のセットノードＱに供給された充電用電圧ＶＤＤは、第２初期期間Ｔ０にもセットノードＱにそのまま維持される。

上端ダミーステージＳＴ０のセットノードＱが、第１初期期間Ｔｓ間に印加された充電用電圧ＶＤＤによって充電状態に維持し続けられることによって、上端ダミーステージＳＴ０のプルアップスイッチング素子Ｔｒｐｕ及び第３スイッチング素子Ｔｒ３はターン・オン状態を維持する。この時、ターン・オンされたプルアップスイッチング素子Ｔｒｐｕのドレン端子に第１ダミークロックパルスＤＣＬＫ１が印加されることによって、上端ダミーステージＳＴ０に備えられたフローティング状態のセットノードに充電された充電用電圧ＶＤＤは、ブートストラッピングによって増幅される。

したがって、上端ダミーステージＳＴ０のプルアップスイッチング素子Ｔｒｐｕの各ドレン端子に印加された第１ダミークロックパルスＤＣＬＫ１は、ソース端子出力端子を通じて安定して出力される。プルアップスイッチング素子を通じて出力された第１ダミークロックパルスＤＣＬＫ１が、上端ダミースキャンパルスＶｏｕｔ０である。上端ダミースキャンパルスＶｏｕｔ０は、第１ステージＳＴ１に供給され、第１ステージＳＴ１をイネーブルさせる役割を果たす。

すなわち、上端ダミーステージＳＴ０から出力された上端ダミースキャンパルスＶｏｕｔ０は、第１ステージＳＴ１に備えられた第１順方向スイッチング素子Ｔｒ＿Ｆ１、第３順方向スイッチング素子Ｔｒ＿Ｆ３及び第２順方向スイッチング素子Ｔｒ＿Ｆ２の各ゲート端子に供給される。

こうすると、第１順方向スイッチング素子Ｔｒ＿Ｆ１、第３順方向スイッチング素子Ｔｒ＿Ｆ３及び第２順方向スイッチング素子Ｔｒ＿Ｆ２はターン・オンされ、この時、ターン・オンされた第１順方向スイッチング素子Ｔｒ＿Ｆ１を通じてハイ状態の順方向電圧Ｖ＿Ｆが第１セットノードＱ１に印加される。これによって、第１セットノードＱ１が充電され、充電された第１セットノードＱ１にゲート端子を通じて接続された第１プルアップスイッチング素子Ｔｒｐｕ１、第３スイッチング素子Ｔｒ３、第６スイッチング素子Ｔｒ６及び第１５スイッチング素子Ｔｒ１５がターン・オンされる。

ここで、ターン・オンされた第３スイッチング素子Ｔｒ３を通じて放電用電圧Ｖｓｓが第１リセットノードＱＢ１に供給され、第１リセットノードＱＢ１が放電される。これによって、第１リセットノードＱＢ１にゲート端子を通じて接続された第１プルダウンスイッチング素子Ｔｒｐｄ１、第１スイッチング素子Ｔｒ１、第３プルダウンスイッチング素子Ｔｒｐｄ３及び第９スイッチング素子Ｔｒ９がターン・オフされる。

一方、第１フレーム期間に第１交流電圧Ｖａｃ１がハイ状態に維持されるので、第１交流電圧Ｖａｃ１を受ける第４スイッチング素子Ｔｒ４は、第１フレーム期間にターン・オン状態を維持する。このターン・オンされた第４スイッチング素子Ｔｒ４を通じて第１交流電圧Ｖａｃ１が第１ステージＳＴ１の第１共通ノードＣＮ１に供給される。この時、第１共通ノードＣＮ１には、ターン・オンされた第６スイッチング素子Ｔｒ６を通じて出力される放電用電圧Ｖｓｓも供給される。すなわち、第１共通ノードＣＮ１にはハイ状態の第１交流電圧Ｖａｃ１とロー状態の放電用電圧Ｖｓｓが共に供給される。

ところが、放電用電圧Ｖｓｓを供給する第６スイッチング素子Ｔｒ６のサイズが、第１交流電圧Ｖａｃ１を供給する第４スイッチング素子Ｔｒ４のサイズよりも大きく設定されるので、第１共通ノードＣＮ１は放電用電圧Ｖｓｓに維持される。一方、後述されるが、この第１共通ノードＣＮ１には、ターン・オンされた第７スイッチング素子Ｔｒ７によって出力された放電用電圧Ｖｓｓがさらに供給される。したがって、第１共通ノードＣＮ１は放電され、この放電された第１共通ノードＣＮ１にゲート端子を通じて接続された第５スイッチング素子Ｔｒ５はターン・オフされる。

一方、この第２初期期間Ｔ０に、ターン・オンされた第２順方向スイッチング素子Ｔｒ＿Ｆ２を通じてハイ状態の順方向電圧Ｖ＿Ｆが第２セットノードＱ２に印加される。これによって、第２セットノードＱ２が充電され、充電された第２セットノードＱ２にゲート端子を通じて接続された第２プルアップスイッチング素子Ｔｒｐｕ２、第１１スイッチング素子Ｔｒ１１、第１４スイッチング素子Ｔｒ１４及び第７スイッチング素子Ｔｒ７がターン・オンされる。

ここで、ターン・オンされた第１１スイッチング素子Ｔｒ１１を通じて放電用電圧Ｖｓｓが第２リセットノードＱＢ２に供給され、第２リセットノードＱＢ２が放電される。これによって、第２リセットノードＱＢ２にゲート端子を通じて接続された第４プルダウンスイッチング素子Ｔｒｐｄ４、第１０スイッチング素子Ｔｒ１０、第２プルダウンスイッチング素子Ｔｒｐｄ２及び第２スイッチング素子Ｔｒ２がターン・オフされる。

一方、第１フレーム期間に第２交流電圧Ｖａｃ２がロー状態に維持されるので、第２交流電圧Ｖａｃ２を受ける第１２スイッチング素子Ｔｒ１２は第１フレーム期間にターン・オフ状態を維持する。

第２共通ノードＣＮ２には、ターン・オンされた第１５スイッチング素子Ｔｒ１５によって出力された放電用電圧Ｖｓｓが供給される。したがって、第２共通ノードＣＮ２は放電され、この放電された第２共通ノードＣＮ２にゲート端子を通じて接続された第１３スイッチング素子Ｔｒ１３はターン・オフされる。

一方、この第２初期期間Ｔ０に、ターン・オンされた第３順方向スイッチング素子Ｔｒ＿Ｆ３を通じてハイ状態の順方向電圧Ｖ＿Ｆが第３共通ノードＣＮ３に印加される。これによって、第３共通ノードＣＮ３が充電され、この充電された第３共通ノードＣＮ３にゲート端子を通じて接続された制御スイッチング素子Ｔｒ＿Ｃ及び第８スイッチング素子Ｔｒ８がターン・オンされる。

このターン・オンされた制御スイッチング素子Ｔｒ＿Ｃは、放電用電圧Ｖｓｓを第１リセットノードＱＢ１に供給することによって第１リセットノードＱＢ１を安定して放電状態に維持させ、ターン・オンされた第８スイッチング素子Ｔｒ８は、放電用電圧Ｖｓｓを第２リセットノードＱＢ２に供給することによって第２リセットノードＱＢ２をより安定して放電状態に維持させる。

このように、第２初期期間に、第１ステージＳＴ１の第１及び第２セットノードＱ１，Ｑ２が充電され、第１及び第２リセットノードＱＢ１，ＱＢ２が放電され、第１ステージＳＴ１はイネーブルされる。

続いて、第１期間Ｔ１における動作について説明すると、下記の通りである。

この第１期間Ｔ１には、図２に示すように、第１クロックパルスＣＬＫ１のみがハイ状態を示し、スタートパルスＶｓｔを含む残りのクロックパルスがロー状態を維持する。

第１ステージＳＴ１の第１セットノードＱ１が、第１初期期間Ｔｓに印加された充電用電圧ＶＤＤによって充電状態に維持し続けられることによって、第１ステージＳＴ１の第１プルアップスイッチング素子Ｔｒｐｕ１はターン・オン状態を維持する。この時、ターン・オンされた第１プルアップスイッチング素子Ｔｒｐｕ１のドレン端子に第１クロックパルスＣＬＫ１が印加されることによって、第１ステージＳＴ１のフローティング状態の第１セットノードＱ１に充電された充電用電圧ＶＤＤはブートストラッピングによって増幅される。

したがって、第１ステージＳＴ１の第１プルアップスイッチング素子Ｔｒｐｕ１のドレン端子に印加された第１クロックパルスＣＬＫ１は、ソース端子（第１出力端子１１１ａ）を通じて安定して出力される。ここで、第１プルアップスイッチング素子Ｔｒｐｕ１を通じて出力された第１クロックパルスＣＬＫ１が第１スキャンパルスＶｏｕｔ１である。第１スキャンパルスＶｏｕｔ１は、第１ゲートライン、第２ステージＳＴ２、及び上端ダミーステージＳＴ０に供給される。これによって、この第１期間Ｔ１に第１ゲートラインが駆動され、第２ステージＳＴ２はイネーブルされ、上端ダミーステージＳＴ０はディセーブルされる。

この第１期間Ｔ１における第２ステージＳＴ２のイネーブル動作は、上述した第１初期期間Ｔｓにおける第１ステージＳＴ１のイネーブル動作と同一である。

一方、第１期間Ｔ１に第１ステージＳＴ１から出力された第１スキャンパルスＶｏｕｔ１は上端ダミーステージＳＴ０に供給され、上端ダミーステージＳＴ０をディセーブルさせる。このディセーブル動作をより具体的に説明すると、下記の通りである。

すなわち、第１スキャンパルスＶｏｕｔ１は、上端ダミーステージＳＴ０に備えられた逆方向スイッチング素子Ｔｒ＿Ｒのゲート端子に供給される。すると、逆方向スイッチング素子Ｔｒ＿Ｒはターン・オンされ、このターン・オンされた逆方向スイッチング素子Ｔｒ＿Ｒを通じてロー状態の逆方向電圧Ｖ＿Ｒが上端ダミーステージＳＴ０のセットノードＱに供給される。したがって、セットノードＱは放電され、この放電されたセットノードＱにゲート端子を通じて接続されたプルアップスイッチング素子Ｔｒｐｕ及び第３スイッチング素子Ｔｒ３がターン・オフされる。

上端ダミーステージＳＴ０の第３スイッチング素子Ｔｒ３がターン・オフされることによって、上端ダミーステージＳＴ０のリセットノードＱＢには第２スイッチング素子Ｔｒ２を通じて出力されるハイ状態の充電用電圧ＶＤＤが供給される。これによって、リセットノードＱＢが充電され、この充電されたリセットノードＱＢにゲート端子を通じて接続された上端ダミーステージＳＴ０のプルダウンスイッチング素子Ｔｒｐｄ及び第１スイッチング素子Ｔｒ１がターン・オンされる。

このターン・オンされたプルダウンスイッチング素子Ｔｒｐｄは放電用電圧Ｖｓｓを出力して第１ステージＳＴ１に供給する。

上端ダミーステージＳＴ０の第１スイッチング素子Ｔｒ１は放電用電圧Ｖｓｓを上端ダミーステージＳＴ０のセットノードＱに供給されることによって、セットノードをより安定して放電状態に維持させる。

続いて、第２期間Ｔ２における動作について説明すると、下記の通りである。

この第２期間Ｔ２には、第１及び２クロックパルスＣＬＫ１，ＣＬＫ２のみがハイ状態を示し、スタートパルスＶｓｔを含む残りのクロックパルスがロー状態を維持する。

第１クロックパルスＣＬＫ１によって第１ステージＳＴ１に備えられた第１プルアップスイッチング素子Ｔｒｐｕ１は完全な形態の第１スキャンパルスＶｏｕｔ１を出力する。この第２期間Ｔ２に、第１スキャンパルスＶｏｕｔ１によって第２ステージＳＴ２はイネーブルされる。

また、第２クロックパルスＣＬＫ２によって、第１ステージＳＴ１に備えられた第２プルアップスイッチング素子Ｔｒｐｕ２が第２スキャンパルスＶｏｕｔ２を出力し始める。

すなわち、第１ステージＳＴ１の第２セットノードＱ２が第１初期期間Ｔｓに印加された充電用電圧ＶＤＤによって充電状態に維持し続けられることによって、第１ステージＳＴ１の第２プルアップスイッチング素子Ｔｒｐｕ２はターン・オン状態を維持する。この時、ターン・オンされた第２プルアップスイッチング素子Ｔｒｐｕ２のドレン端子に第２クロックパルスＣＬＫ２が印加されることによって、第１ステージＳＴ１のフローティング状態の第２セットノードＱ２に充電された充電用電圧ＶＤＤはブートストラッピングによって増幅される。

したがって、第１ステージＳＴ１の第２プルアップスイッチング素子Ｔｒｐｕ２のドレン端子に印加された第２クロックパルスＣＬＫ２はソース端子（第２出力端子１１１ｂ）を通じて安定して出力される。ここで、第２プルアップスイッチング素子Ｔｒｐｕ２を通じて出力された第２クロックパルスＣＬＫ２が第２スキャンパルスＶｏｕｔ２である。第２スキャンパルスＶｏｕｔ２は第２ゲートラインに供給され、第２ゲートラインを駆動させる。

続いて、第３期間Ｔ３における動作について説明すると、下記の通りである。

この第３期間Ｔ３には第２及び第３クロックパルスＣＬＫ３のみがハイ状態を示し、スタートパルスＶｓｔを含む残りのクロックパルスがロー状態を維持する。

第２クロックパルスＣＬＫ２によって第１ステージＳＴ１に備えられた第２プルアップスイッチング素子Ｔｒｐｕ２は完全な形態の第２スキャンパルスＶｏｕｔ２を出力して第２ゲートラインに供給する。そして、第３クロックパルスＣＬＫ３によって第２ステージＳＴ２に備えられた第１プルアップスイッチング素子Ｔｒｐｕ１が第３スキャンパルスＶｏｕｔ３を出力し始める。

この第３期間Ｔ３に第２ステージＳＴ２からの第３スキャンパルスＶｏｕｔ３は、第３ゲートラインに供給されて第３ゲートラインを駆動し始め、また、第３ステージＳＴ３に供給されて第３ステージＳＴ３をイネーブルさせる。

続いて、第４期間Ｔ４における動作について説明すると、下記の通りである。

この第４期間Ｔ４には第３及び第４クロックパルスＣＬＫ３，ＣＬＫ４のみがハイ状態を示し、スタートパルスＶｓｔを含む残りのクロックパルスがロー状態を維持する。

第３クロックパルスＣＬＫ３によって第２ステージＳＴ２に備えられた第１プルアップスイッチング素子Ｔｒｕｐ１は完全な形態の第３スキャンパルスＶｏｕｔ３を出力し、これを第３ゲートライン及び第４ステージＳＴ４に供給する。また、第４クロックパルスＣＬＫ４によって第２ステージＳＴ２に備えられた第２プルアップスイッチング素子Ｔｒｕｐ２は第４スキャンパルスＶｏｕｔ４を出力する。この第４スキャンパルスＶｏｕｔ４は、第４ゲートラインに供給されて第４ゲートラインを駆動し始め、また第１ステージＳＴ１に供給されて第１ステージＳＴ１をディセーブルさせる。

この第１ステージＳＴ１のディセーブル動作について詳細に説明すると、下記の通りである。

すなわち、第４スキャンパルスＶｏｕｔ４は、第１ステージＳＴ１に備えられた第１逆方向スイッチング素子Ｔｒ＿Ｒ１、第２逆方向スイッチング素子Ｔｒ＿Ｒ２及び第３逆方向スイッチング素子Ｔｒ＿Ｒ３の各ゲート端子に供給される。これにより、第１逆方向スイッチング素子Ｔｒ＿Ｒ１、第２逆方向スイッチング素子Ｔｒ＿Ｒ２及び第３逆方向スイッチング素子Ｔｒ＿Ｒ３はターン・オンされる。

このターン・オンされた第１逆方向スイッチング素子Ｔｒ＿Ｒ１を通じてロー状態の逆方向電圧Ｖ＿Ｒが第１ステージＳＴ１の第１セットノードＱ１に供給される。したがって、第１セットノードＱ１は放電され、この放電された第１セットノードＱ１にゲート端子を通じて接続された第１プルアップスイッチング素子Ｔｒｕｐ１、第３スイッチング素子Ｔｒ３、第６スイッチング素子Ｔｒ６及び第１５スイッチング素子Ｔｒ１５がターン・オフされる。

また、このターン・オンされた第２逆方向スイッチング素子Ｔｒ＿Ｒ２を通じてロー状態の逆方向電圧Ｖ＿Ｒが第１ステージＳＴ１の第２セットノードＱ２に供給される。したがって、第２セットノードＱ２は放電され、この放電された第２セットノードＱ２にゲート端子を通じて接続された第２プルアップスイッチング素子Ｔｒｕｐ２、第１１スイッチング素子Ｔｒ１１、第１４スイッチング素子Ｔｒ１４及び第７スイッチング素子Ｔｒ７がターン・オフされる。

また、ターン・オンされた第３逆方向スイッチング素子Ｔｒ＿Ｒ３を通じてロー状態の逆方向電圧Ｖ＿Ｒが第１ステージＳＴ１の第３共通ノードＣＮ３に供給される。したがって、第３共通ノードＣＮ３は放電され、この放電された第３共通ノードＣＮ３にゲート端子を通じて接続された制御スイッチング素子Ｔｒ＿Ｃ及び第８スイッチング素子Ｔｒ８がターン・オフされる。

第１ステージＳＴ１の第６及び第７スイッチング素子Ｔｒ６，Ｔｒ７がターン・オフされることによって、第１ステージＳＴ１の第１共通ノードＣＮ１には第４スイッチング素子Ｔｒ４を通じて出力される第１交流電圧Ｖａｃ１が供給される。これにより、第１共通ノードＣＮ１が充電され、この充電された第１共通ノードＣＮ１にゲート端子を通じて接続された第５スイッチング素子Ｔｒ５がターン・オンされる。

そして、このターン・オンされた第５スイッチング素子Ｔｒ５を通じて第１交流電圧Ｖａｃ１が第１ステージＳＴ１の第１リセットノードＱＢ１に供給される。こうすると、第１リセットノードＱＢ１が充電され、この充電された第１リセットノードＱＢ１にゲート端子を通じて接続された第１ステージＳＴ１の第１プルダウンスイッチング素子Ｔｒｐｄ１、第３プルダウンスイッチング素子Ｔｒｐｄ３、第１スイッチング素子Ｔｒ１及び第９スイッチング素子Ｔｒ９がターン・オンされる。

このターン・オンされた第１スイッチング素子Ｔｒ１を通じて放電用電圧Ｖｓｓが第１ステージＳＴ１の第１セットノードＱ１に供給されることによって、第１セットノードＱ１の放電状態がより安定して維持される。また、ターン・オンされた第９スイッチング素子Ｔｒ９を通じて放電用電圧Ｖｓｓが第１ステージＳＴ１の第２セットノードＱ２に供給されることによって、第２セットノードＱ２の放電状態がより安定して維持される。

このように、第４期間Ｔ４に第１ステージＳＴ１の第１及び第２セットノードＱ１，Ｑ２が放電され、第１リセットノードＱＢ１が充電され、そして第２リセットノードＱＢ２が放電されることによって、第１ステージＳＴ１はディセーブルされる。

このように第４期間Ｔ４に第１ステージＳＴ１の第１プルダウンスイッチング素子Ｔｒｐｄ１及び第３プルダウンスイッチング素子Ｔｒｐｄ３がターン・オンされることによって、第１プルダウンスイッチング素子Ｔｒｐｄ１は第１出力端子１１１ａを通じて放電用電圧Ｖｓｓを出力し、これを第１ゲートライン、第２ステージＳＴ２及び上端ダミーステージＳＴ０に供給し、第３プルダウンスイッチング素子Ｔｒｐｄ３は第２出力端子１１１ｂを通じて放電用電圧Ｖｓｓを出力して第２ゲートラインに供給する。

以降、第５乃至下端ダミーステージＳＴｎ＋１も、上述した動作と同様に順次駆動される。

一方、第２フレーム期間には第１交流電圧Ｖａｃ１が負極性に維持され、第２交流電圧Ｖａｃ２が正極性に維持されるので、ディセーブルされる期間に各ステージＳＴ１〜ＳＴｎの第１リセットノードＱＢ１が放電され、第２リセットノードＱＢ２が充電される。これにより、第２フレーム期間には、ディセーブルされる期間に各ステージＳＴ１〜ＳＴｎの第２及び第４プルダウンスイッチング素子Ｔｒｐｄ４が動作する。

次いで、図３、図４、図５、及び図６を参照しつつ逆方向駆動によるシフトレジスタの動作について説明する。

逆方向駆動であるから、図３に示すように、クロックパルスは、第４クロックパルスＣＬＫ４から第１クロックパルスＣＬＫ１の順に出力され、順方向電圧Ｖ＿Ｆはロー状態であり、逆方向電圧Ｖ＿Ｒはハイ状態である。

まず、第１フレーム期間における第１初期期間Ｔｓの動作について説明すると、下記の通りである。

第１フレーム期間には第１交流電圧Ｖａｃ１が正極性を示し、第２交流電圧Ｖａｃ２が負極性を示す。

第１初期期間Ｔｓ間には、図３に示すように、タイミングコントローラから出力されるスタートパルスＶｓｔのみがハイ状態を維持し、残りのクロックパルスはロー状態を維持する。

タイミングコントローラから出力されたスタートパルスＶｓｔは、上端ダミーステージＳＴ０及び下端ダミーステージＳＴｎ＋１に供給される。

すなわち、図５に示すように、スタートパルスＶｓｔは、下端ダミーステージＳＴｎ＋１に備えられた逆方向スイッチング素子Ｔｒ＿Ｒのゲート端子に供給される。これにより、逆方向スイッチング素子Ｔｒ＿Ｒがターン・オンされ、このターン・オンされた逆方向スイッチング素子Ｔｒ＿Ｒを通じてハイ状態の逆方向電圧Ｖ＿ＲがセットノードＱに供給される。こうすると、セットノードＱが充電され、この充電されたセットノードＱにゲート端子を通じて接続されたプルアップスイッチング素子Ｔｒｐｕ及び第３スイッチング素子Ｔｒ３がターン・オンされる。

このターン・オンされた第３スイッチング素子Ｔｒ３を通じて放電用電圧ＶｓｓがリセットノードＱＢに供給される。一方、第２スイッチング素子Ｔｒ２はハイ状態の直流電圧である充電用電圧ＶＤＤによって常にターン・オン状態であるから、充電用電圧ＶＤＤは第２スイッチング素子Ｔｒ２を通じてリセットノードＱＢに供給される。したがって、リセットノードＱＢには第２スイッチング素子Ｔｒ２を通じて出力されたハイ状態の充電用電圧ＶＤＤと第３スイッチング素子Ｔｒ３を通じて出力されたロー状態の放電用電圧Ｖｓｓが共に供給される。この時、第３スイッチング素子Ｔｒ３のサイズが第２スイッチング素子Ｔｒ２のサイズよりも大きく設定されるので、リセットノードＱＢは第３スイッチング素子Ｔｒ３を通じて供給されたロー状態の放電用電圧Ｖｓｓによって放電状態になる。これにより、放電されたリセットノードＱＢにゲート端子を通じて接続されたプルダウンスイッチング素子Ｔｒｐｄ及び第１スイッチング素子Ｔｒ１がターン・オフされる。

一方、この第１初期期間Ｔｓに第ｎステージＳＴｎからの出力はないので、下端ダミーステージＳＴｎ＋１に備えられた順方向スイッチング素子Ｔｒ＿Ｆはターン・オフ状態である。

このように第１初期期間Ｔｓには下端ダミーステージＳＴｎ＋１がセットされる。一方、この第１初期期間ＴｓにスタートパルスＶｓｔを受ける上端ダミーステージＳＴ０はリセットされる。これについてより具体的に説明すると、下記の通りである。

すなわち、図４に示すように、スタートパルスＶｓｔは上端ダミーステージＳＴ０に備えられた順方向スイッチング素子Ｔｒ＿Ｆのゲート端子に供給される。これにより、順方向スイッチング素子Ｔｒ＿Ｆがターン・オンされ、このターン・オンされた順方向スイッチング素子Ｔｒ＿Ｆを通じてロー状態の順方向電圧Ｖ＿ＦがセットノードＱに供給される。こうすると、セットノードＱが放電され、この放電されたセットノードＱにゲート端子を通じて接続されたプルアップスイッチング素子Ｔｒｐｕ及び第３スイッチング素子Ｔｒ３がターン・オフされる。

第２スイッチング素子Ｔｒ２はハイ状態の直流電圧である充電用電圧ＶＤＤによって常にターン・オン状態であるから、充電用電圧ＶＤＤは第２スイッチング素子Ｔｒ２を通じてリセットノードＱＢに供給される。こうすると、リセットノードＱＢは充電状態になり、この充電されたリセットノードＱＢにゲート端子を通じて接続されたプルダウンスイッチング素子Ｔｒｐｄ及び第１スイッチング素子Ｔｒ１がターン・オンされる。

このターン・オンされた第１スイッチング素子Ｔｒ１はセットノードＱに放電用電圧Ｖｓｓを供給することによって、セットノードＱがより安定して放電状態を維持するようにする。そして、ターン・オンされた第１スイッチング素子Ｔｒ１は放電用電圧Ｖｓｓを出力して第１ステージＳＴ１に供給する。

このように、第１初期期間Ｔｓには上端ダミーステージＳＴ０がリセットされる。

次に、第２初期期間Ｔ０における動作について説明すると、下記の通りである。

第２初期期間Ｔ０には第２ダミークロックパルスＤＣＬＫ２のみがハイ状態を示し、残りのスタートパルスＶｓｔ及び全てのクロックパルスがロー状態を維持する。

第２初期期間Ｔ０にスタートパルスＶｓｔがロー状態に変わったので、下端ダミーステージＳＴｎ＋１の逆方向スイッチング素子Ｔｒ＿Ｒがターン・オフ状態に変化し、これによって下端ダミーステージＳＴｎ＋１のセットノードＱはフローティング状態に維持される。したがって、第１初期期間Ｔｓに下端ダミーステージＳＴｎ＋１のセットノードＱに供給された充電用電圧ＶＤＤは、第２初期期間Ｔ０にもセットノードＱにそのまま維持される。

下端ダミーステージＳＴｎ＋１のセットノードＱが第１初期期間Ｔｓに印加された充電用電圧ＶＤＤによって充電状態に維持し続けられることによって、下端ダミーステージＳＴｎ＋１のプルアップスイッチング素子Ｔｒｐｕ及び第３スイッチング素子Ｔｒ３はターン・オン状態を維持する。この時、ターン・オンされたプルアップスイッチング素子Ｔｒｐｕのドレン端子に第２ダミークロックパルスＤＣＬＫ２が印加されることによって、下端ダミーステージＳＴｎ＋１に備えられたフローティング状態のセットノードＱに充電された充電用電圧ＶＤＤはブートストラッピングによって増幅される。

したがって、下端ダミーステージＳＴｎ＋１のプルアップスイッチング素子Ｔｒｐｕのドレン端子に印加された第２ダミークロックパルスＤＣＬＫ２はソース端子（出力端子）を通じて安定して出力される。このプルアップスイッチング素子Ｔｒｐｕを通じて出力された第２ダミークロックパルスＤＣＬＫ２が下端ダミースキャンパルスＶｏｕｔ２ｎ＋１である。下端ダミースキャンパルスＶｏｕｔ２ｎ＋１は第ｎステージＳＴｎに供給され、第ｎステージＳＴｎをイネーブルさせる役割を果たす。

すなわち、下端ダミーステージＳＴｎ＋１から出力された下端ダミースキャンパルスＶｏｕｔ２ｎ＋１は、第ｎステージＳＴｎに備えられた第１逆方向スイッチング素子Ｔｒ＿Ｒ１、第３逆方向スイッチング素子Ｔｒ＿Ｒ３及び第２逆方向スイッチング素子Ｔｒ＿Ｒ２の各ゲート端子に供給される。

こうすると、第１逆方向スイッチング素子Ｔｒ＿Ｒ１、第３逆方向スイッチング素子Ｔｒ＿Ｒ３及び第２逆方向スイッチング素子Ｔｒ＿Ｒ２はターン・オンされ、この時、ターン・オンされた第１逆方向スイッチング素子Ｔｒ＿Ｒ１を通じてハイ状態の逆方向電圧Ｖ＿Ｒが第１セットノードＱ１に印加される。これにより、第１セットノードＱ１が充電され、この充電された第１セットノードＱ１にゲート端子を通じて接続された第１プルアップスイッチング素子Ｔｒｐｕ１、第３スイッチング素子Ｔｒ３、第６スイッチング素子Ｔｒ６及び第１５スイッチング素子Ｔｒ１５がターン・オンされる。

ここで、ターン・オンされた第３スイッチング素子Ｔｒ３を通じて放電用電圧Ｖｓｓが第１リセットノードＱＢ１に供給され、この第１リセットノードＱＢ１が放電される。これにより、第１リセットノードＱＢ１にゲート端子を通じて接続された第１プルダウンスイッチング素子Ｔｒｐｄ１、第１スイッチング素子Ｔｒ１、第３プルダウンスイッチング素子Ｔｒｐｄ３及び第９スイッチング素子Ｔｒ９がターン・オフされる。

一方、第１フレーム期間に第１交流電圧Ｖａｃ１がハイ状態に維持されるので、第１交流電圧Ｖａｃ１を受ける第４スイッチング素子Ｔｒ４は第１フレーム期間にターン・オン状態を維持する。このターン・オンされた第４スイッチング素子Ｔｒ４を通じて第１交流電圧Ｖａｃ１が第ｎステージＳＴｎの第１共通ノードＣＮ１に供給される。この時、第１共通ノードＣＮ１には、ターン・オンされた第６スイッチング素子Ｔｒ６を通じて出力される放電用電圧Ｖｓｓも供給される。すなわち、第１共通ノードＣＮ１にはハイ状態の第１交流電圧Ｖａｃ１とロー状態の放電用電圧Ｖｓｓが共に供給される。

ところが、放電用電圧Ｖｓｓを供給する第６スイッチング素子Ｔｒ６のサイズが、第１交流電圧Ｖａｃ１を供給する第４スイッチング素子Ｔｒ４のサイズよりも大きく設定されるので、第１共通ノードＣＮ１は放電用電圧Ｖｓｓに維持される。一方、後述されるが、この第１共通ノードＣＮ１には、ターン・オンされた第７スイッチング素子Ｔｒ７によって出力された放電用電圧Ｖｓｓがより供給される。したがって、第１共通ノードＣＮ１は放電され、この放電された第１共通ノードＣＮ１にゲート端子を通じて接続された第５スイッチング素子Ｔｒ５はターン・オフされる。

一方、この第２初期期間Ｔ０にターン・オンされた第２逆方向スイッチング素子Ｔｒ＿Ｒ２を通じてハイ状態の逆方向電圧Ｖ＿Ｒが第２セットノードＱ２に印加される。これにより、第２セットノードＱ２が充電され、この充電された第２セットノードＱ２にゲート端子を通じて接続された第２プルアップスイッチング素子Ｔｒｐｕ２、第１１スイッチング素子Ｔｒ１１、第１４スイッチング素子Ｔｒ１４及び第７スイッチング素子Ｔｒ７がターン・オンされる。

ここで、ターン・オンされた第１１スイッチング素子Ｔｒ１１を通じて放電用電圧Ｖｓｓが第２リセットノードＱＢ２に供給され、この第２リセットノードＱＢ２が放電される。これにより、第２リセットノードＱＢ２にゲート端子を通じて接続された第４プルダウンスイッチング素子Ｔｒｐｄ４、第１０スイッチング素子Ｔｒ１０、第２プルダウンスイッチング素子Ｔｒｐｄ２及び第２スイッチング素子Ｔｒ２がターン・オフされる。

一方、第１フレーム期間に第２交流電圧Ｖａｃ２がロー状態に維持されるので、第２交流電圧Ｖａｃ２を受ける第１２スイッチング素子Ｔｒ１２は第１フレーム期間にターン・オフ状態を維持する。

第２共通ノードＣＮ２には、ターン・オンされた第１５スイッチング素子Ｔｒ１５によって出力された放電用電圧Ｖｓｓが供給される。したがって、第２共通ノードＣＮ２は放電され、この放電された第２共通ノードＣＮ２にゲート端子を通じて接続された第１３スイッチング素子Ｔｒ１３はターン・オフされる。

一方、この第２初期期間Ｔ０にターン・オンされた第３逆方向スイッチング素子Ｔｒ＿Ｒ３を通じてハイ状態の逆方向電圧Ｖ＿Ｒが第３共通ノードＣＮ３に印加される。これにより、第３共通ノードＣＮ３が充電され、この充電された第３共通ノードＣＮ３にゲート端子を通じて接続された制御スイッチング素子Ｔｒ＿Ｃ及び第８スイッチング素子Ｔｒ８がターン・オンされる。

このターン・オンされた制御スイッチング素子Ｔｒ＿Ｃは、放電用電圧Ｖｓｓを第１リセットノードＱＢ１に供給することによって第１リセットノードＱＢ１を安定して放電状態に維持させ、ターン・オンされた第８スイッチング素子Ｔｒ８は、放電用電圧Ｖｓｓを第２リセットノードＱＢ２に供給することによって第２リセットノードＱＢ２をより安定して放電状態に維持させる。

このように、第２初期期間Ｔ０に第ｎステージＳＴｎの第１及び第２セットノードＱ１，Ｑ２が充電され、第１及び第２リセットノードＱＢ１，ＱＢ２が放電され、第ｎステージＳＴｎはイネーブルされる。

次に、第１期間Ｔ１における動作について説明すると、下記の通りである。

この第１期間Ｔ１には、図３に示すように、第４クロックパルスＣＬＫ４のみがハイ状態を示し、スタートパルスＶｓｔを含む残りのクロックパルスがロー状態を維持する。

第ｎステージＳＴｎの第２セットノードＱ２が第１初期期間Ｔｓに印加された充電用電圧ＶＤＤによって充電状態に維持し続けられることによって、第ｎステージＳＴｎの第２プルアップスイッチング素子Ｔｒｐｕ２はターン・オン状態を維持する。この時、ターン・オンされた第２プルアップスイッチング素子Ｔｒｐｕ２のドレン端子に第４クロックパルスＣＬＫ４が印加されることによって、第ｎステージＳＴｎのフローティング状態の第２セットノードＱ２に充電された充電用電圧ＶＤＤはブートストラッピングによって増幅される。

したがって、第ｎステージＳＴｎの第２プルアップスイッチング素子Ｔｒｐｕ２のドレン端子に印加された第４クロックパルスＣＬＫ４は、ソース端子（第２出力端子１１１ｂ）を通じて安定して出力される。ここで、第２プルアップスイッチング素子Ｔｒｐｕ２を通じて出力された第４クロックパルスＣＬＫ４が第ｍスキャンパルスである。この第ｍスキャンパルスは、第ｍゲートライン、第ｎ−１ステージＳＴｎ−１、及び下端ダミーステージＳＴｎ＋１に供給される。これにより、この第１期間Ｔ１に第ｍゲートラインが駆動され、第ｎ−１ステージＳＴｎ−１はイネーブルされ、下端ダミーステージＳＴｎ＋１はディセーブルされる。

この第１期間Ｔ１における第ｎ−１ステージＳＴｎ−１のイネーブル動作は、上述した第１初期期間Ｔｓにおける第ｎステージＳＴｎのイネーブル動作と同一である。

一方、第１期間Ｔ１に第ｎステージＳＴｎから出力された第ｍスキャンパルスは下端ダミーステージＳＴｎ＋１に供給され、この下端ダミーステージＳＴｎ＋１をディセーブルさせる。このディセーブル動作についてより具体的に説明すると、下記の通りである。

すなわち、第ｍスキャンパルスは、下端ダミーステージＳＴｎ＋１に備えられた順方向スイッチング素子Ｔｒ＿Ｆのゲート端子に供給される。こうすると、順方向スイッチング素子Ｔｒ＿Ｆはターン・オンされ、このターン・オンされた順方向スイッチング素子Ｔｒ＿Ｆを通じてロー状態の順方向電圧Ｖ＿Ｆが下端ダミーステージＳＴｎ＋１のセットノードに供給される。したがって、セットノードＱは放電され、この放電されたセットノードＱにゲート端子が接続されたプルアップスイッチング素子Ｔｒｐｕ及び第３スイッチング素子Ｔｒ３がターン・オフされる。

下端ダミーステージＳＴｎ＋１の第３スイッチング素子Ｔｒ３がターン・オフされることによって、下端ダミーステージＳＴｎ＋１のリセットノードＱＢには第２スイッチング素子Ｔｒ２を通じて出力されるハイ状態の充電用電圧ＶＤＤが供給される。これにより、リセットノードＱＢが充電され、この充電されたリセットノードＱＢにゲート端子が接続された下端ダミーステージＳＴｎ＋１のプルダウンスイッチング素子及び第１スイッチング素子Ｔｒ１がターン・オンされる。

このターン・オンされたプルダウンスイッチング素子Ｔｒｐｄは、放電用電圧Ｖｓｓを出力して第ｎステージＳＴｎに供給する。

下端ダミーステージＳＴｎ＋１の第１スイッチング素子Ｔｒ１は、放電用電圧Ｖｓｓを下端ダミーステージＳＴｎ＋１のセットノードＱに供給することによって、セットノードＱをより安定して放電状態に維持させる。

次に、第２期間Ｔ２における動作について説明すると、下記の通りである。

この第２期間Ｔ２には第４及び３クロックパルスＣＬＫ３，ＣＬＫ４のみがハイ状態を示し、スタートパルスＶｓｔを含む残りのクロックパルスがロー状態を維持する。

第４クロックパルスＣＬＫ４によって第ｎステージＳＴｎに備えられた第２プルアップスイッチング素子Ｔｒｐｕ２は完全な形態の第ｍスキャンパルスを出力する。この第２期間Ｔ２に第ｍスキャンパルスによって第ｎ−１ステージＳＴｎ−１はイネーブルされる。

また、第３クロックパルスＣＬＫ３によって第ｎステージＳＴｎに備えられた第１プルアップスイッチング素子Ｔｒｐｕ１が第ｍ−１スキャンパルスを出力し始める。

すなわち、第ｎステージＳＴｎの第１セットノードＱ１が第１初期期間Ｔｓに印加された充電用電圧ＶＤＤによって充電状態に維持し続けられることによって、第１ステージＳＴ１の第１プルアップスイッチング素子Ｔｒｐｕ１はターン・オン状態を維持する。この時、ターン・オンされた第１プルアップスイッチング素子Ｔｒｐｕ１のドレン端子に第３クロックパルスＣＬＫ３が印加されることによって、第ｎステージＳＴｎのフローティング状態の第１セットノードＱ１に充電された充電用電圧ＶＤＤはブートストラッピングによって増幅される。

したがって、第ｎステージＳＴｎの第１プルアップスイッチング素子Ｔｒｐｕ１のドレン端子に印加された第３クロックパルスＣＬＫ３は、ソース端子（第１出力端子１１１ａ）を通じて安定して出力される。ここで、第１プルアップスイッチング素子Ｔｒｐｕ１を通じて出力された第３クロックパルスＣＬＫ３が第ｍ−１スキャンパルスである。第ｍ−１スキャンパルスは第ｍ−１ゲートラインに供給され、第ｍ−１ゲートラインを駆動させる。

次に、第３期間Ｔ３における動作について説明すると、下記の通りである。

この第３期間Ｔ３には、第３及び第２クロックパルスＣＬＫ２のみがハイ状態を示し、スタートパルスＶｓｔを含む残りのクロックパルスがロー状態を維持する。

第３クロックパルスＣＬＫ３によって第ｎステージＳＴｎに備えられた第１プルアップスイッチング素子Ｔｒｐｕ１は完全な形態の第ｍ−１スキャンパルスを出力し、これを第ｍ−１ゲートラインに供給する。そして、第２クロックパルスＣＬＫ２によって第ｎ−１ステージＳＴｎ−１に備えられた第２プルアップスイッチング素子Ｔｒｐｕ２が第ｍ−２スキャンパルスを出力し始める。

この第３期間Ｔ３に、第ｎ−１ステージＳＴｎ−１からの第ｍ−２スキャンパルスは、第ｍ−２ゲートラインに供給されて第ｍ−２ゲートラインを駆動し始め、また第ｎ−２ステージに供給されて第ｎ−２ステージをイネーブルさせる。

次に、第４期間Ｔ４における動作について説明すると、下記の通りである。

この第４期間Ｔ４には第２及び第１クロックパルスＣＬＫ２，ＣＬＫ１のみがハイ状態を示し、スタートパルスＶｓｔを含む残りのクロックパルスがロー状態を維持する。

第２クロックパルスＣＬＫ２によって第ｎ−１ステージＳＴｎ−１に備えられた第２プルアップスイッチング素子Ｔｒｐｕ２は完全な形態の第ｍ−２スキャンパルスを出力し、これを第ｍ−２ゲートライン及び第ｎ−３ステージに供給する。また、第１クロックパルスＣＬＫ１によって第ｎ−１ステージＳＴｎ−１に備えられた第１プルアップスイッチング素子Ｔｒｐｕ１は第ｍ−３スキャンパルスを出力する。この第ｍ−３スキャンパルスは、第ｍ−３ゲートラインに供給されて第ｍ−３ゲートラインを駆動し始め、また第ｎステージＳＴｎに供給されて第ｎステージＳＴｎをディセーブルさせる。

この第ｎステージＳＴｎのディセーブル動作について詳細に説明すると、下記の通りである。

すなわち、第ｍ−３スキャンパルスは第ｎステージＳＴｎに備えられた第１順方向スイッチング素子Ｔｒ＿Ｆ１、第２順方向スイッチング素子Ｔｒ＿Ｆ２及び第３順方向スイッチング素子Ｔｒ＿Ｆ３の各ゲート端子に供給される。こうすると、第１順方向スイッチング素子Ｔｒ＿Ｆ１、第２順方向スイッチング素子Ｔｒ＿Ｆ２及び第３順方向スイッチング素子Ｔｒ＿Ｆ３はターン・オンされる。

このターン・オンされた第１順方向スイッチング素子Ｔｒ＿Ｆ１を通じてロー状態の順方向電圧Ｖ＿Ｆが第ｎステージＳＴｎ第１セットノードＱ１に供給される。したがって、第１セットノードＱ１は放電され、この放電された第１セットノードＱ１にゲート端子を通じて接続された第１プルアップスイッチング素子Ｔｒｐｕ１、第３スイッチング素子Ｔｒ３、第６スイッチング素子Ｔｒ６及び第１５スイッチング素子Ｔｒ１５がターン・オフされる。

また、ターン・オンされた第２順方向スイッチング素子Ｔｒ＿Ｆ２を通じてロー状態の順方向電圧Ｖ＿Ｆが第ｎステージＳＴｎの第２セットノードＱ２に供給される。したがって、第２セットノードＱ２は放電され、この放電された第２セットノードＱ２にゲート端子を通じて接続された第２プルアップスイッチング素子Ｔｒｐｕ２、第１１スイッチング素子Ｔｒ１１、第１４スイッチング素子Ｔｒ１４及び第７スイッチング素子Ｔｒ７がターン・オフされる。

また、ターン・オンされた第３順方向スイッチング素子Ｔｒ＿Ｆ３を通じてロー状態の順方向電圧Ｖ＿Ｆが第ｎステージＳＴｎの第３共通ノードＣＮ３に供給される。したがって、第３共通ノードＣＮ３は放電され、この放電された第３共通ノードＣＮ３にゲート端子を通じて接続された制御スイッチング素子Ｔｒ＿Ｃ及び第８スイッチング素子Ｔｒ８がターン・オフされる。

第ｎステージＳＴｎの第６及び第７スイッチング素子Ｔｒ６，Ｔｒ７がターン・オフされることによって、第ｎステージＳＴｎの第１共通ノードＣＮ１には第４スイッチング素子Ｔｒ４を通じて出力される第１交流電圧Ｖａｃ１が供給される。これにより、第１共通ノードＣＮ１が充電され、この充電された第１共通ノードＣＮ１にゲート端子を通じて接続された第５スイッチング素子Ｔｒ５がターン・オンされる。

そして、このターン・オンされた第５スイッチング素子Ｔｒ５を通じて第１交流電圧Ｖａｃ１が第ｎステージＳＴｎの第１リセットノードＱＢ１に供給される。こうすると、第１リセットノードＱＢ１が充電され、この充電された第１リセットノードＱＢ１にゲート端子を通じて接続された第ｎステージＳＴｎの第１プルダウンスイッチング素子Ｔｒｐｄ１、第３プルダウンスイッチング素子Ｔｒｐｄ３、第１スイッチング素子Ｔｒ１及び第９スイッチング素子Ｔｒ９がターン・オンされる。

このターン・オンされた第１スイッチング素子Ｔｒ１を通じて放電用電圧Ｖｓｓが第ｎステージＳＴｎの第１セットノードＱ１に供給されることによって、第１セットノードＱ１の放電状態がより安定して維持される。また、ターン・オンされた第９スイッチング素子Ｔｒ９を通じて放電用電圧Ｖｓｓが第ｎステージＳＴｎの第２セットノードＱ２に供給されることによって、第２セットノードＱ２の放電状態がより安定して維持される。

このように、第４期間Ｔ４に第ｎステージＳＴｎの第１及び第２セットノードＱ２が放電され、第１リセットノードＱＢ１が充電され、そして第２リセットノードＱＢ２が放電されることによって、第ｎステージＳＴｎはディセーブルされる。

このように第４期間Ｔ４に第ｎステージＳＴｎの第１プルダウンスイッチング素子Ｔｒｐｄ１及び第３プルダウンスイッチング素子Ｔｒｐｄ３がターン・オンされることによって、第１プルダウンスイッチング素子Ｔｒｐｄ１は第１出力端子１１１ａを通じて放電用電圧Ｖｓｓを出力し、これを第ｍ−１ゲートラインに供給し、第３プルダウンスイッチング素子Ｔｒｐｄ３は第２出力端子１１１ｂを通じて放電用電圧Ｖｓｓを出力し、これを第ｍゲートライン、第ｎ−１ステージＳＴｎ−１、及び下端ダミーステージＳＴｎ＋１に供給する。

以降、第ｎ−４ステージ乃至下端ダミーステージＳＴ０も上記と同一な方法で順次駆動される。

一方、第２フレーム期間には第１交流電圧Ｖａｃ１が負極性に維持され、第２交流電圧Ｖａｃ２が正極性に維持されるので、ディセーブルされる期間に各ステージＳＴ１〜ＳＴｎの第１リセットノードＱＢ１が放電され、第２リセットノードＱＢ２が充電される。これにより、第２フレーム期間にはディセーブルされる期間に各ステージＳＴ１〜ＳＴｎの第２及び第４プルダウンスイッチング素子Ｔｒｐｄ４が動作する。

このように本発明ではスキャン方向制御部ＳＤＣを通じてステージのスキャンパルス出力方向を制御することができる。

一方、上端及び下端ダミーステージＳＴ０，ＳＴｎ＋１は、上述した第１乃至第ｎステージＳＴ１〜ＳＴｎに備えられた回路構成を有しても良い。

このような本発明によるシフトレジスタは、下記のように液晶表示装置に備えられることができる。

図７は、本発明の第２の実施の形態によるシフトレジスタを示す図である。

本発明の第２の実施の形態によるシフトレジスタは、図７に示すように、ｎ個のステージＳＴ１〜ＳＴｎ及び２つのダミーステージＳＴ０，ＳＴｎ＋１を含む。ここで、各ステージＳＴ１〜ＳＴｎは１フレーム期間の間２度のスキャンパルスを出力する。

各ステージＳＴ１〜ＳＴｎは、スキャンパルスを用いて、自身に接続されたゲートラインを駆動させ、自身の後段に位置しているステージ及び自身の前段に位置しているステージの動作を制御する。

この第２の実施の形態によるシフトレジスタは、順方向駆動時には図２に示すような信号を受信し、逆方向駆動時には図３に示すような信号を受信する。また、この第２の実施の形態によるシフトレジスタに備えられた上端ダミーステージＳＴ０及び下端ダミーステージＳＴｎ＋１は、上述した第１の実施の形態によるシフトレジスタの上端ダミーステージＳＴ０及び下端ダミーステージＳＴｎ＋１と同一である。

この第２の実施の形態によるシフトレジスタは、シフトレジスタとステージ間で信号を取り交わす方式が異なる以外は、上述した第１の実施の形態によるシフトレジスタと略同様に構成される。

この相異点について説明すると、下記の通りである。

まず、イネーブル動作について説明すると、下記の通りである。

順方向駆動時に、各ステージＳＴ１〜ＳＴｎは、自身の前段に位置しているステージからの２つのスキャンパルスを受けてイネーブルされる。すなわち、各ステージＳＴ１〜ＳＴｎは内部に２つのサブステージを有するが、これら２つのサブステージのうち、先にスキャンパルスを出力するサブステージは、前段ステージからの２つのスキャンパルスのうち、先に出力されたスキャンパルスを受けてイネーブルされる。これに対し、２つのサブステージうち、後にスキャンパルスを出力するサブステージは、前段ステージからの２つのスキャンパルスのうち、後に出力されたスキャンパルスを受けてイネーブルされる。具体的に、第ｊステージに備えられた２つのサブステージのうち、まずスキャンパルスを出力する一つのサブステージは、ｊ−１ステージからの２つのスキャンパルスのうち、先に出力されるスキャンパルスを受けてイネーブルされ、第ｊステージに備えられた２つのサブステージのうち、後にスキャンパルスを出力する残り一つのサブステージは、ｊ−１ステージからの２つのスキャンパルスのうち、後に出力されるスキャンパルスを受けてイネーブルされる。

例えば、第３ステージＳＴ３に備えられた２つのサブステージのうち、第５スキャンパルスを出力する一つのサブステージは、第２ステージＳＴ２からの第３スキャンパルスＶｏｕｔ３によってイネーブルされ、第３ステージＳＴ３に備えられた２つのサブステージのうち、第６スキャンパルスＶｏｕｔ６を出力する残り一つのサブステージは、第２ステージＳＴ２からの第４スキャンパルスＶｏｕｔ４によってイネーブルされる。

ただし、順方向駆動時に、最も上側に位置している第１ステージＳＴ１は、上端ダミーステージＳＴ０からの上端ダミースキャンパルスＶｏｕｔ０に応答してイネーブルされる。そして、上端ダミーステージＳＴ０はスタート転送ラインからのスタートパルスＶｓｔを受けてイネーブルされる。

一方、逆方向駆動時に、各ステージＳＴ１〜ＳＴｎは自身の後段に位置しているステージからの２つのスキャンパルスを受けてイネーブルされる。すなわち、各ステージＳＴ１〜ＳＴｎは内部に２つのサブステージを有するが、これら２つのサブステージのうち、先にスキャンパルスを出力するサブステージは、後段ステージからの２つのスキャンパルスのうち、先に出力されたスキャンパルスを受けてイネーブルされる。これに対し、２つのサブステージのうち、後にスキャンパルスを出力するサブステージは、後段ステージからの２つのスキャンパルスのうち、後に出力されたスキャンパルスを受けてイネーブルされる。具体的に、第ｊステージに備えられた２つのサブステージのうち、先にスキャンパルスを出力する一つのサブステージは、ｊ＋１ステージからの２つのスキャンパルスのうち、先に出力されるスキャンパルスを受けてイネーブルされ、第ｊステージに備えられた２つのサブステージのうち、後にスキャンパルスを出力する残り一つのサブステージは、ｊ＋１ステージからの２つのスキャンパルスのうち、後に出力されるスキャンパルスを受けてイネーブルされる。

例えば、第３ステージＳＴ３に備えられた２つのサブステージのうち、第５スキャンパルスＶｏｕｔ５を出力する一つのサブステージは、第４ステージＳＴ４からの第７スキャンパルスＶｏｕｔ７によってイネーブルされ、第３ステージＳＴ３に備えられた２つのサブステージのうち、第６スキャンパルスＶｏｕｔ６を出力する残り一つのサブステージは、第４ステージＳＴ４からの第８スキャンパルスＶｏｕｔ８によってイネーブルされる。

ただし、逆方向駆動時に、最も下側に位置している第ｎステージＳＴｎは、下端ダミーステージＳＴｎ＋１からの下端ダミースキャンパルスＶｏｕｔ２ｎ＋１に応答してイネーブルされる。そして、下端ダミーステージＳＴｎ＋１は、スタート転送ラインからのスタートパルスＶｓｔを受けてイネーブルされる。

次に、ディセーブル動作について説明すると、下記の通りである。

順方向駆動時に、各ステージＳＴ１〜ＳＴｎは、自身の後段に位置しているステージからの２つのスキャンパルスを受けてディセーブルされる。すなわち、各ステージＳＴ１〜ＳＴｎは内部に２つのサブステージを有するが、これら２つのサブステーのうち、先にスキャンパルスを出力するサブステージは、後段ステージからの２つのスキャンパルスのうち、先に出力されたスキャンパルスを受けてディセーブルされる。これに対し、２つのサブステージのうち、後にスキャンパルスを出力するサブステージは、後段ステージからの２つのスキャンパルスのうち、後に出力されたスキャンパルスを受けてディセーブルされる。具体的に、第ｊステージに備えられた２つのサブステーのうち、先にスキャンパルスを出力する一つのサブステージは、ｊ＋１ステージからの２つのスキャンパルスのうち、先に出力されるスキャンパルスを受けてディセーブルされ、第ｊステージに備えられた２つのサブステージのうち、後にスキャンパルスを出力する残り一つのサブステージは、ｊ＋１ステージからの２つのスキャンパルスのうち、後に出力されるスキャンパルスを受けてディセーブルされる。

例えば、第３ステージＳＴ３に備えられた２つのサブステージのうち、第５スキャンパルスＶｏｕｔ５を出力する一つのサブステージは、第４ステージＳＴ４からの第７スキャンパルスＶｏｕｔ７によってディセーブルされ、第３ステージＳＴ３に備えられた２つのサブステージのうち、第６スキャンパルスＶｏｕｔ６を出力する残り一つのサブステージは、第４ステージＳＴ４からの第８スキャンパルスＶｏｕｔ８によってディセーブルされる。

ただし、順方向駆動時に、最も下側に位置している第ｎステージＳＴｎは、下端ダミーステージＳＴｎ＋１からの下端ダミースキャンパルスＶｏｕｔ２ｎ＋１に応答してディセーブルされる。そして、下端ダミーステージＳＴｎ＋１はスタート転送ラインからのスタートパルスＶｓｔを受けてディセーブルされる。

一方、逆方向駆動時に、各ステージＳＴ１〜ＳＴｎは自身の前段に位置しているステージからの２つのスキャンパルスを受けてディセーブルされる。すなわち、各ステージは、内部に２つのサブステージを有するが、これら２つのサブステーのうち、先にスキャンパルスを出力するサブステージは、前段ステージからの２つのスキャンパルスのうち、先に出力されたスキャンパルスを受けてディセーブルされる。これに対し、２つのサブステージのうち、後にスキャンパルスを出力するサブステージは、前段ステージからの２つのスキャンパルスのうち、後に出力されたスキャンパルスを受けてイネーブルされる。具体的に、第ｊステージに備えられた２つのサブステーのうち、先にスキャンパルスを出力する一つのサブステージは、ｊ−１ステージからの２つのスキャンパルスのうち、先に出力されるスキャンパルスを受けてディセーブルされ、第ｊステージに備えられた２つのサブステージのうち、後にスキャンパルスを出力する残り一つのサブステージは、ｊ−１ステージからの２つのスキャンパルスのうち、後に出力されるスキャンパルスを受けてディセーブルされる。

例えば、第３ステージＳＴ３に備えられた２つのサブステージのうち、第５スキャンパルスＶｏｕｔ５を出力する一つのサブステージは、第２ステージＳＴ２からの第３スキャンパルスＶｏｕｔ３によってディセーブルされ、第３ステージＳＴ３に備えられた２つのサブステージのうち、第６スキャンパルスＶｏｕｔ６を出力する残り一つのサブステージは、第２ステージＳＴ２からの第４スキャンパルスＶｏｕｔ４によってディセーブルされる。

ただし、逆方向駆動時に、最も上側に位置している第１ステージＳＴ１は、上端ダミーステージＳＴ０からの上端ダミースキャンパルスＶｏｕｔ０に応答してディセーブルされる。そして、上端ダミーステージＳＴ０は、スタート転送ラインからのスタートパルスＶｓｔを受けてディセーブルされる。

図８は、図７に備えられた任意のステージの構成を示す図である。

図８に示す構造は、図６に示す構造と略同一であり、ただし、第２順方向スイッチング素子、第１逆方向スイッチング素子、及び第３逆方向スイッチング素子の各ゲート端子に供給されるスキャンパルスが異なる。

すなわち、図８に示す構造によれば、第ｋステージに備えられた第２順方向スイッチング素子Ｔｒ＿Ｆ２は、第ｋ−１ステージからのスキャンパルスのうち、後に出力されたスキャンパルス（後段出力）に応じてオン／オフが制御され、順方向電源ラインと第２セットノードＱ２との間に接続される。このため、第ｋステージに備えられた第２順方向スイッチング素子Ｔｒ＿Ｆ２のゲート端子は、第ｋ−１ステージの第２出力端子１１１ｂに接続され、ドレン端子は順方向電源ラインに接続され、そしてソース端子は第２セットノードＱ２に接続される。

第ｋステージに備えられた第１逆方向スイッチング素子Ｔｒ＿Ｒ１は、第ｋ＋１ステージからのスキャンパルスのうち、先に出力されたスキャンパルス（前段出力）に応じてオン／オフが制御され、第１セットノードＱ１と逆方向電源ラインとの間に接続される。このため、第ｋステージに備えられた第１逆方向スイッチング素子Ｔｒ＿Ｒ１のゲート端子は、第ｋ＋１ステージの第１出力端子１１１ａに接続され、ドレン端子は第１セットノードＱ１に接続され、そしてソース端子は逆方向電源ラインに接続される。

第ｋステージに備えられた第３逆方向スイッチング素子Ｔｒ＿Ｒ３は、第ｋ＋１ステージからの２つのスキャンパルスのうち、先に出力されたスキャンパルスに応じてオン／オフが制御され、逆方向電源ラインと第３共通ノードＣＮ３との間に接続される。このため、第３逆方向スイッチング素子Ｔｒ＿Ｒ３のゲート端子は第ｋ＋１ステージの第１出力端子１１１ａに接続され、ドレン端子は逆方向電源ラインに接続され、そしてソース端子は第３共通ノードＣＮ３に接続される。

図９は、蛍光ランプ駆動方式のバックライトを有する液晶表示装置及び発光ダイオード駆動方式のバックライトを有する液晶表示装置を示す図である。

すなわち、上述したシフトレジスタＳＲは、液晶パネル７０１の非表示部に実装されるが、この液晶パネル７０１を蛍光ランプ駆動方式のバックライトを有する液晶表示装置と発光ダイオード駆動方式のバックライトを有する液晶表示装置の両方に適用するためには、液晶パネル７０１が１８０度回転しなければならない場合が発生する。

例えば、図９Ａに示すように、蛍光ランプ駆動方式のバックライトを有する液晶表示装置に液晶パネル７０１を装着する場合、最初のゲートラインＧＬ１は液晶パネル７０１の最上側に位置し、最後のゲートラインＧＬ２ｎは液晶パネル７０１の最下側に位置する。

しかし、このような液晶パネル７０１を発光ダイオード駆動方式のバックライトを有する液晶表示装置に装着する場合には、両装置間のシステム上の違いによって液晶パネル７０１を１８０度回転させるべき場合が発生する。このような場合、最初のゲートラインＧＬ１は液晶パネル７０１の最下側に位置し、最後のゲートラインＧＬ２ｎは液晶パネル７０１の最上側に位置することとなる。

データドライバのデータ出力順序を変更しないと仮定する場合、液晶パネル７０１の画面に画像が正常に表示されるためには、液晶パネル７０１の最初のゲートラインＧＬ１がどこに位置しようが関係なく、液晶パネル７０１の画面の最上側に位置しているゲートラインが最初に駆動されなければならない。

具体的に、図９Ａに示すような液晶パネル７０１のゲートラインを駆動するためには、液晶パネル７０１の最上側に位置している最初のゲートラインＧＬ１から駆動をし始めるべきであり、図９Ｂに示すような液晶パネル７０１のゲートラインを駆動するためには、液晶パネル７０１の最上側に位置している最後のゲートラインＧＬ２ｎから駆動をし始めるべきである。

本発明による第１または第２シフトレジスタＳＲを用いると、両装置における駆動順序をいずれも満足させることができる。

例えば、図９Ａに示すような液晶表示装置では、シフトレジスタＳＲを順方向駆動モードで動作させることによって、液晶パネル７０１の最上側に位置している最初のゲートラインＧＬ１から駆動することができる。

一方、図９Ｂに示すような液晶表示装置では、シフトレジスタＳＲを逆方向駆動モードで動作させることによって、液晶パネル７０１の最上側に位置している最後のゲートラインＧＬ２ｎから駆動することができる。

一方、説明されていない参照符号Ｄ−ＩＣは、液晶パネルのデータラインを駆動するためのデータドライバＩＣを示し、Ｔは、データドライバＩＣが実装されたＴＣＰ（Tape Carrier Package）を示し、ＰＣＢは、タイミングコントローラＴＣが実装されけたデータ印刷回路基板を示す。複数のＴＣＰ（Ｔ）は、データ印刷回路基板（ＰＣＢ）と液晶パネル７０１間を接続する。

以上で説明した本発明は上述した実施の形態及び添付の図面に限定されることはなく、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形及び変更が可能であるということは、本発明の属する技術分野における通常の知識を持つ者にとっては明白である。

本発明の第１の実施の形態によるシフトレジスタを示す図である。 順方向駆動時に図１のシフトレジスタに供給される各種信号のタイミング図である。 逆方向駆動時に図１のシフトレジスタに供給される各種信号のタイミング図である。 図１に備えられた上端ダミーステージの構成を示す図である。 図１に備えられた下端ダミーステージの構成を示す図である。 図１に備えられた任意のステージの構成を示す図である。 本発明の第２の実施の形態によるシフトレジスタを示す図である。 図７に備えられた任意のステージの構成を示す図である。 蛍光ランプ駆動方式のバックライトを有する液晶表示装置を示す図である。 発光ダイオード駆動方式のバックライトを有する液晶表示装置を示す図である。

符号の説明

ＳＴ１〜ＳＴｎ ステージ
Ｖｏｕｔ１〜Ｖｏｕｔ２ｎ スキャンパルス
ＳＴ０ 上端ダミーステージ
ＳＴｎ＋１ 下端ダミーステージ
Ｖｏｕｔ０ 上端ダミースキャンパルス
Ｖｏｕｔ２ｎ＋１ 下端ダミースキャンパルス
ＣＬＫ１〜ＣＬＫ４ クロックパルス

Claims (11)

1. 複数のスキャンパルスを複数のゲートラインに供給する複数のステージと、
   第１ダミースキャンパルスを前記複数のステージのうち最初のステージに供給する第１ダミーステージと、
   第２ダミースキャンパルスを前記複数のステージのうち最後のステージに供給する第２ダミーステージと
   を含むシフトレジスタ。
2. 前記第１ダミースキャンパルスは、順方向駆動時に前記最初のステージをセットさせると共に、逆方向駆動時に前記最初のステージをリセットさせ、
   前記第２ダミースキャンパルスは、順方向駆動時に前記最後のステージをリセットさせると共に、逆方向駆動時に前記最後のステージをセットさせる
   ことを特徴とする、請求項１に記載のシフトレジスタ。
3. 各ステージは、２つのゲートラインに接続される
   ことを特徴とする、請求項１に記載のシフトレジスタ。
4. 各ステージは、少なくとも一つのスキャンパルスを前段ステージ及び後段ステージのうちいずれか１つに供給する
   ことを特徴とする、請求項１に記載のシフトレジスタ。
5. 各ステージは、２つのスキャンパルスを前段ステージ及び後段ステージのうちいずれか１つに順次供給する
   ことを特徴とする、請求項４に記載のシフトレジスタ。
6. 各ステージは、スキャン方向制御部を含み、
   各ステージのスキャン方向制御部が、前段ステージ及び後段ステージからのスキャンパルスに応答して互いに反対の位相を有する順方向電圧及び逆方向電圧を選択的に出力することを特徴とする、請求項１に記載のシフトレジスタ。
7. 各ステージは、ノード制御部をさらに含み、
   各ステージのノード制御部は、スキャン方向制御部からの出力に応答して複数のセットノード及びリセットノードの信号状態を制御する
   ことを特徴とする、請求項５に記載のシフトレジスタ。
8. 各ステージは、出力部をさらに含み、
   各ステージの出力部は、セットノードとリセットノードの電圧に基づいて第１スキャンパルスと第２スキャンパルスを前段ステージ及び後段ステージに順次供給する
   ことを特徴とする、請求項６に記載のシフトレジスタ。
9. 前記第１ダミーステージは、
   外部からのスタートパルスに応答して互いに反対の位相を有する順方向電圧及び逆方向電圧を選択的に出力する第１スキャン方向制御部と、
   前記第１スキャン方向制御部からの出力に応答して第１ダミーステージの第１及び第２ノードの信号状態を制御する第１ノード制御部と、
   前記第１ダミーステージの第１及び第２ノードの電圧に基づいて第１ダミースキャンパルスを前記最初のステージに供給する第１出力部と
   を含む
   ことを特徴とする、請求項１に記載のシフトレジスタ。
10. 前記第２ダミーステージは、
    外部からのスタートパルスに応答して互いに反対の位相を有する順方向電圧及び逆方向電圧を選択的に出力する第２スキャン方向制御部と、
    前記第２スキャン方向制御部からの出力に応答して第２ダミーステージの第１及び第２ノードの信号状態を制御する第２ノード制御部と、
    前記第２ダミーステージの第１及び第２ノードの電圧に基づいて第２ダミースキャンパルスを出力し、これを前記最後のステージに供給する第２出力部と、
    を含む
    ことを特徴とする、請求項１に記載のシフトレジスタ。
11. 各ステージは、相互に異なる位相差を有する複数のクロックパルスのうちいずれか２つに応答してスキャンパルスを順次出力し、
    第１ダミーステージは、前記複数のクロックパルスのうちいずれか１つのクロックパルスに含まれた第１ダミークロックパルスに応答して前記第１ダミースキャンパルスを出力し、
    第２ダミーステージは、前記複数のクロックパルスのうち他のいずれか１つのクロックパルスに含まれた第２ダミークロックパルスに応答して前記第２ダミースキャンパルスを出力する
    ことを特徴とする、請求項１に記載のシフトレジスタ。

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