JP2004157508A - シフトレジスタ、該シフトレジスタを用いた液晶表示装置、及び液晶装置のスキャンライン駆動方法 - Google Patents

Abstract

【課題】大画面に適合し両方向シフト機能を有するようにする。
【解決手段】シフトレジスタは、最終ステージＳＲＣ１９２のリセットのためにダミーステージをさらに備え、ダミーステージは、最終ステージから提供されるコントローラ信号またはダミーステージから提供される出力信号に基づいてリセットされることにより、ディスプレイブランキング区間が長くなっても、消費電力を節減することができ、配線空間を節約することができる。また、両方向シフト機能を実施するためにシフトレジスタは、従属接続された複数のステージと２個のダミーステージにより構成され、２個のシフト方向選択信号が各々のステージに印加される。画面の上下反転が必要である場合、簡単な回路構成により画面の上下反転機能を具現することができる。
【選択図】 図６

Description

【０００１】
【発明の属する技術分野】
本発明は、シフトレジスタ、該シフトレジスタを備える液晶表示装置、及びこれを利用したスキャンライン駆動信号に関するものである。
【０００２】
【従来の技術】
最近、ＣＲＴ方式のディスプレイ装置に比べて、軽量、小型でありながら、フルカラー、高解像度化などの特徴を有する液晶表示装置の開発が進んでいる。
液晶表示装置は、液晶の特定の分子配列に電圧を印加して異なる分子配列へ変換させ、このような分子配列により発光する液晶セルの複屈折性、旋光性、２色性及び光散乱特性などの光学的性質の変化を視覚変化へ変換することで、液晶セルによる光の変調を利用したディスプレイである。
【０００３】
液晶表示装置は、大別すると、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）方式とＳＴＮ（Ｓｕｐｅｒ−Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）方式に分かれ、駆動方式の差異でスイッチング素子及びＴＮ液晶を利用したアクティブマトリックス（Ａｃｔｉｖｅ ｍａｔｒｉｘ）表示方式とＳＴＮ液晶を利用したパッシブマトリックス（Ｐａｓｓｉｖｅ ｍａｔｒｉｘ）表示方式がある。
この二つ方式の大きな差異は、アクティブマトリックス表示方式がＴＦＴ（薄膜トランジスタ）をスイッチとして利用して、液晶表示装置を駆動するＴＦＴ−ＬＣＤに使用される表示方式であるに対し、パッシブマトリックス表示方式がトランジスタを使用しないので、該トランジスタと関連した複雑な回路を必要としない表示方式であるという点である。
【０００４】
ＴＦＴ−ＬＣＤは、ａ−Ｓｉ ＴＦＴ ＬＣＤとｐｏｌｙ−Ｓｉ ＴＦＴ ＬＣＤに区分される。ｐｏｌｙ−Ｓｉ ＴＦＴ ＬＣＤは、消費電力が小さく、価格が高くないが、ａ−Ｓｉ ＴＦＴ ＬＣＤに比べて、ＴＦＴ製造工程が複雑であるという短所がある。したがって、ｐｏｌｙ−Ｓｉ ＴＦＴ ＬＣＤは、ＩＭＴ−２０００フォンのディスプレイのような小型ディスプレイ装置に主に適用される。
ａ−Ｓｉ ＴＦＴ ＬＣＤは、大面積化が容易であって生産性が高く、主にノートブックＰＣ、ＬＣＤモニター、ＨＤＴＶなどの大画面ディスプレイ装置に主に適用される。
【０００５】
図１は、ｐｏｌｙ−Ｓｉ ＴＦＴ ＬＣＤのＴＦＴ基板の構成を示す概略図であり、図２は、従来のａ−Ｓｉ ＬＣＤのＴＦＴ基板の構成を示す概略図である。
図１に示すように、ｐｏｌｙ−Ｓｉ ＴＦＴ ＬＣＤは、ピクセルアレイが形成されたガラス基板１０上にデータ駆動回路１２及びゲート駆動回路１４を形成し、端子部１６と集積プリント回路基板２０をフィルムケーブル１８により接続する。このような構造は、製造原価を節減し、駆動回路の一体化により電力損失を最少化することができる。
【０００６】
一方、図２に示すように、ａ−Ｓｉ ＴＦＴ ＬＣＤは、可撓性プリント回路基板上にＣＯＦ（ＣＨＩＰ ＯＮ ＦＩＬＭ）方式にデータ駆動チップ３４を形成し、可撓性プリント回路基板を通じてデータプリント回路基板３６とピクセルアレイのデータライン端子部を接続する。また、可撓性プリント回路基板上には、前述したＣＯＦ方式によりゲート駆動チップ４０を形成し、可撓性プリント回路基板を通じて、ゲートプリント回路基板４２とピクセルアレイのゲートライン端子部を接続する。
即ち、ａ−Ｓｉ ＴＦＴ ＬＣＤは、ａ−Ｓｉ 工程の長所である高い生産性を有しているが、ｐｏｌｙ−Ｓｉ ＴＦＴ ＬＣＤでの費用及び薄い（Ｓｌｉｍ）構造に比べて、不利である。
【０００７】
また、最近、ゲート電源供給部をデータプリント回路基板に実装する集積プリント回路基板技術を利用して、ゲートプリント回路基板を不要にする技術が紹介されている。
しかし、このような集積プリント回路基板を利用しても、ゲート駆動回路が形成された可撓性プリント回路基板は、そのままに使用する。したがって、複数の可撓性プリント回路基板をガラス基板に組立てる工程を実施するために、ａ−Ｓｉ ＴＦＴ ＬＣＤは、ｐｏｌｙ−Ｓｉ ＴＦＴ ＬＣＤに比べて、ＯＬＢ（ＯＵＴＥＲ ＬＥＡＤ ＢＯＮＤＩＮＧ）工程が複雑であるので、製造原価が高くなる。
【０００８】
上記した観点から、最近では、ａ−Ｓｉ ＴＦＴ ＬＣＤにおいても、ｐｏｌｙ−Ｓｉ ＴＦＴ ＬＣＤのように、ガラス基板上にデータ駆動回路及びゲート駆動回路をピクセルアレイと同時に形成することにより、組立工程の数を減少させるための技術開発が行われようとしている。
しかし、前記のようなａ−Ｓｉ ＴＦＴ ＬＣＤでＬＣＤ画面の上下反転を可能にする機能は、未だ実現されていない。
即ち、製品の応用過程でＬＣＤ画面の上下反転が必要である場合、既存のゲート駆動回路に使用されるシフトレジスタはシフト方向が固定されていることから、画面の上下反転が必要である場合にも画面上下反転をさせることができなかった。
【０００９】
【発明が解決しようとする課題】
本発明は、上気した従来例の問題点に鑑みてなされたものであり、その目的は、高精細、大画面に適合し、消費電力を節減しながらレイアウト空間を減少させるためのシフトレジスタ及び該シフトレジスタを備えた液晶表示装置を提供することにある。
本発明の別の目的は、ＬＣＤ画面の上下反転が可能であるようにするために両方向シフト機能を提供するシフトレジスタ及び該シフトレジスタを備えた液晶表示装置を提供することにある。
【００１０】
【発明を解決するための手段】
上述した目的を達成するための本発明によるシフトレジスタは、従属的に接続され、奇数番目ステージには第１クロックと、前記第１クロックの出力を除去するための第１制御信号が提供され、偶数番目ステージには前記第１クロックに位相反転された第２クロックと、前記第２クロックの出力を除去するための第２制御信号が提供され各ステージは前記第１クロックまたは前記第２クロックを第１時間遅延させてスキャンライン駆動信号に順次に出力する複数のステージと、前記複数のステージのうちの最終ステージのスキャンライン駆動信号を非活性化させるためのダミー出力信号を生成し、前記ダミー出力信号に応答して第２時間遅延させた後、前記ダミー出力信号を非活性化させるダミーステージを含む。
【００１１】
上述した目的を達成するための本発明によるシフトレジスタは、従属的に接続され、奇数番目ステージには第１クロックと、前記第１クロックの出力を除去するための第１制御信号が提供され、偶数番目ステージには前記第１クロックに位相反転された第２クロックと、前記第２クロックの出力を非活性化するための第２制御信号が提供され各ステージは前記第１クロックまたは前記第２クロックを第１時間遅延させてスキャンライン駆動信号を順次に出力する複数のステージと、 前記複数のステージのうちの最終ステージに従属接続されて前記最終ステージのスキャンライン駆動信号を非活性化させるためのダミー出力信号を生成し、前記最終ステージから提供されるコントローラ信号に応答して第２時間遅延させた後、前記ダミー出力信号を非活性化させるダミーステージを含む。
【００１２】
上述した目的を達成するための本発明による液晶表示装置は、透明基板上に形成された表示セルアレイ、データ駆動回路、ゲート駆動回路を含み、前記表示セルアレイは前記ゲート駆動回路に結合された複数のデータラインと、前記データ駆動回路に結合された複数ゲートラインを含み、各々のデータライン及びゲートラインに接続された複数のスイッチング素子を含む液晶表示装置において、前記ゲート駆動回路は従属的に接続され、奇数番目ステージには第１クロックと、前記第１クロックの出力を非活性化するための第１制御信号が提供され、偶数番目ステージには第１クロックに位相反転された第２クロックと、前記第２クロックの出力を除去するための第２制御信号が提供され各ステージは前記第１クロックまたは前記第２クロックを第１時間遅延させてゲートライン駆動信号に出力することにより、前記複数のゲートラインを順次に選択する複数のステージと、前記複数のステージのうちの最終ステージのゲートライン駆動信号を非活性化させるためのダミー出力信号を生成し、前記ダミー出力信号に応答して第２時間遅延させた後、前記ダミー出力信号を非活性化させるダミーステージを含む。
【００１３】
上述した目的を達成するための本発明による液晶表示装置は、透明基板上に形成された表示セルアレイ、データ駆動回路、ゲート駆動回路を含み、前記表示セルアレイは前記ゲート駆動回路に結合された複数のデータラインと、前記データ駆動回路に結合された複数ゲートラインを含み、各々のデータライン及びゲートラインに接続された複数のスイッチング素子を含む液晶表示装置において、前記ゲート駆動回路は、従属的に接続され、奇数番目ステージには第１クロックと、前記第１クロックの出力を除去するための第１制御信号が提供され、偶数番目ステージには第１クロックに位相反転された第２クロックと、前記第２クロックの出力を除去するための第２制御信号が提供され各ステージは前記第１クロックまたは前記第２クロックを第１時間遅延させてゲートライン駆動信号に出力することにより、前記複数のゲートラインを順次に選択する複数のステージと、前記最終ステージに従属接続され、前記最終ステージのゲートライン駆動信号を非活性化させるためのダミー出力信号を生成し、前記最終ステージから提供されるコントローラ信号に応答して前記ダミー出力信号を非活性化させるダミーステージとを含む。
【００１４】
上述した目的を達成するための本発明によるディスプレイパネルの複数のスキャンラインを駆動する方法は、ディスプレイパネルに複数のスキャンライン駆動信号を提供してスキャンラインを駆動する方法において、スキャン開始信号の入力を受けて第１スキャンライン駆動信号を発生させ、第２スキャンライン駆動信号に応答して前記第１スキャンライン駆動信号を非活性化させるステップと、直前スキャンライン駆動信号の入力を受けて第Ｎ（Ｎは２以上の自然数）スキャンライン駆動信号を発生させ、直後スキャンライン駆動信号に応答して前記第Ｎスキャンライン駆動信号を非活性化させるステップと、直前スキャンライン駆動信号により最終スキャンライン駆動信号を発生させるステップと、前記最終スキャンライン駆動信号に応答して制御信号を発生させて最終スキャンライン駆動信号を非活性化させるステップと、前記制御信号に応答して所定時間遅延後、前記制御信号を非活性化させるステップとを含む。
【００１５】
上述した目的を達成するための本発明によるディスプレイパネルの複数のスキャンラインを駆動する方法は、ディスプレイパネルに複数のスキャンライン駆動信号を提供して複数のスキャンラインを駆動する方法において、スキャン開始信号の入力を受けて第１スキャンライン駆動信号を発生させ、第２スキャンライン駆動信号に応答して前記第１スキャンライン駆動信号を非活性化させるステップと、直前スキャンライン駆動信号の入力を受けて第Ｎ（Ｎは２以上の自然数）スキャンライン駆動信号を発生させ、直後スキャンライン駆動信号に応答して前記第Ｎスキャンライン駆動信号を非活性化させるステップと、直前スキャンライン駆動信号により最終スキャンライン駆動信号を発生させるステップと、前記最終スキャンライン駆動信号に応答してダミー出力信号を発生させて最終スキャンライン駆動信号を非活性化させるステップと、前記最終スキャンライン駆動信号の第１信号レベルと実質的に同一である第２信号レベルを有する制御信号に応答して前記ダミー出力信号を非活性化させるステップとを含む。
【００１６】
上述した目的を達成するための本発明によるシフトレジスタは、第１選択信号が第１レベルである場合、順方向シフト動作を実施し、第２選択信号が前記第１レベルである場合、逆方向シフト動作を実施する第１端ステージと、第１選択信号が第１レベルである場合、順方向シフト動作を実施し、第２選択信号が前記第１レベルである場合、逆方向シフト動作を実施する複数個の中間端ステージと、第１選択信号が第１レベルである場合、順方向シフト動作を実施し、第２選択信号が前記第１レベルである場合、逆方向シフト動作を実施する最後端ステージと、前記順方向シフト動作時に前記最終ステージをリセットさせる第１ダミーステージと、前記逆方向シフト動作時に前記第１端ステージをリセットさせる第２ダミーステージとを含む。ここで、従属的に接続された複数のステージのうち、奇数番目ステージには第１クロックが提供され、偶数番目ステージには前記第１クロックと位相が反転された第２クロックが提供される。
【００１７】
上述した目的を達成するための本発明によるシフトレジスタは、従属的に接続された複数のステージのうち、奇数番目ステージには第１クロックが提供され、偶数番目ステージには前記第１クロックと位相が反転された第２クロックが提供されるシフトレジスタにおいて、第１選択信号が第１レベルである場合、順方向シフト動作を実施し、第２選択信号が前記第１レベルである場合、逆方向シフト動作を実施する第１端ステージと、第１選択信号が第１レベルである場合、スキャン開始信号の入力を受けて第１スキャンライン駆動信号を発生させ、第二端ステージから発生された第２スキャンライン駆動信号に応答して前記第１スキャンライン駆動信号を非活性化させ、第２選択信号が前記第１レベルである場合、前記第２スキャンライン駆動信号に応答して前記第１スキャンライン駆動信号を発生させ第２ダミー出力信号に応答して前記第１スキャンライン駆動信号を発生させ、第２ダミー出力信号に応答して前記第１スキャンライン駆動信号を非活性化させる第１端ステージと、前記第１選択信号が前記第１レベルである場合、直前端ステージのスキャンライン駆動信号に応答して第Ｎ（Ｎは２以上の自然数）スキャンライン駆動信号を発生させ、直後端ステージのスキャンライン駆動信号に応答して前記第Ｎスキャンライン駆動信号を非活性化させ、前記第２選択信号が前記第１レベルである場合、直後端ステージのスキャンライン駆動信号に応答して第Ｎスキャンライン駆動信号を発生させ、直前端ステージのスキャンライン駆動信号に応答して第Ｎスキャンライン駆動信号を非活性化させる複数個の中間端ステージと、前記第１選択信号が前記第１レベルである場合、直前端ステージのスキャンライン駆動信号に応答して最終スキャンライン駆動信号を発生させ、第１ダミー出力信号に応答して前記最終スキャンライン駆動信号を非活性化させ、前記第２選択信号が前記第１レベルである場合、前記スキャン開始信号に応答して前記最終スキャンライン駆動信号を発生させ、前記直前端ステージのスキャンライン駆動信号に応答して前記最終スキャンライン駆動信号を非活性化させる最終ステージと、前記第１クロック信号及び前記最終ステージから最終スキャンライン駆動信号の入力を受けて第１ダミー出力信号を発生し、前記スキャン開始信号に応答して前記第１ダミー出力信号を非活性化させる第１ダミーステージと、前記第２クロック信号及び前記第１端ステージから前記第１スキャンライン駆動信号の入力を受けて第２ダミー出力信号を発生し、前記スキャン開始信号に応答して前記第２ダミー出力信号を非活性化させる第２ダミーステージとを含む。
【００１８】
上述した目的を達成するための本発明による液晶表示装置は、透明基板上に形成された表示セルアレイ、データ駆動回路、ゲート駆動回路を含み、前記表示セルアレイは前記ゲート駆動回路に結合された複数のデータラインと、前記データ駆動回路に結合された複数ゲートラインを含み、各々のデータライン及びゲートラインに接続された複数のスイッチング素子を含み、前記ゲート駆動回路は、第１選択信号が第１レベルである場合、順方向シフト動作を実施し、第２選択信号が前記第１レベルである場合、逆方向シフト動作を実施する第１端ステージと、第１選択信号が第１レベルである場合、順方向シフト動作を実施し、第２選択信号が前記第１レベルである場合、逆方向シフト動作を実施する複数個の中間端ステージと、第１選択信号が第１レベルである場合、順方向シフト動作を実施し、第２選択信号が前記第１レベルである場合、逆方向シフト動作を実施する最後端ステージと、前記順方向シフト動作時に前記最終ステージをリセットさせる第１ダミーステージと、前記逆方向シフト動作時に前記第１端ステージをリセットさせる第２ダミーステージとを含む。ここで、従属的に接続された複数のステージのうち、奇数番目ステージには第１クロックが提供され、偶数番目ステージには前記第１クロックと位相が反転された第２クロックが提供される。
【００１９】
上述した目的を達成するための本発明による液晶表示装置は、透明基板上に形成された表示セルアレイ回路、データ駆動回路、ゲート駆動回路を含み、前記表示セルアレイ回路は複数のデータラインと複数ゲートラインを含み、各表示セル回路は対応するデータライン及びゲートライン対に接続された液晶表示装置において、前記ゲート駆動回路は、従属的に接続された複数のステージのうち、奇数番目ステージには第１クロックが提供され、偶数番目ステージには前記第１クロックと位相が反転された第２クロックが提供されるシフトレジスタにおいて、第１選択信号が第１レベルである場合、順方向シフト動作を実施し、第２選択信号が前記第１レベルである場合、逆方向シフト動作を実施する第１端ステージと、第１選択信号が第１レベルである場合、スキャン開始信号の入力を受けて第１スキャンライン駆動信号を発生させ、第二端ステージから発生された第２スキャンライン駆動信号に応答して前記第１スキャンライン駆動信号を非活性化させ、第２選択信号が前記第１レベルである場合、前記第２スキャンライン駆動信号に応答して前記第１スキャンライン駆動信号を発生させ第２ダミー出力信号に応答して前記第１スキャンライン駆動信号を発生させ、第２ダミー出力信号に応答して前記第１スキャンライン駆動信号を非活性化させる第１端ステージと、前記第１選択信号が前記第１レベルである場合、直前端ステージのスキャンライン駆動信号に応答して第Ｎ（Ｎは２以上の自然数）スキャンライン駆動信号を発生させ、直後端ステージのスキャンライン駆動信号に応答して前記第Ｎスキャンライン駆動信号を非活性化させ、前記第２選択信号が前記第１レベルである場合、直後端ステージのスキャンライン駆動信号に応答してスキャンライン駆動信号を発生させ、直前端ステージのスキャンライン駆動信号に応答して第Ｎスキャンライン駆動信号を非活性化させる複数個の中間端ステージと、前記第１選択信号が前記第１レベルである場合、直前端ステージのスキャンライン駆動信号に応答して最終スキャンライン駆動信号を発生させ、第１ダミー出力信号に応答して前記最終スキャンライン駆動信号を非活性化させ、前記第２選択信号が前記第１レベルである場合、前記スキャン開始信号に応答して前記最終スキャンライン駆動信号を発生させ、前記直前端ステージのスキャンライン駆動信号に応答して前記最終スキャンライン駆動信号を非活性化させる最終ステージと、前記第１クロック信号及び前記最終ステージから最終スキャンライン駆動信号の入力を受けて第１ダミー出力信号を発生し、前記スキャン開始信号に応答して前記第１ダミー出力信号を非活性化させる第１ダミーステージと、前記第２クロック信号及び前記第１端ステージから前記第１スキャンライン駆動信号の入力を受けて第２ダミー出力信号を発生し、前記スキャン開始信号に応答して前記第２ダミー出力信号を非活性化させる第２ダミーステージとを含む。
【００２０】
また、上述した目的を達成するための本発明による液晶表示装置は、下部透明基板と上部透明基板との間に液晶を封入した液晶表示モジュールを有する液晶表示装置において、前記下部透明基板上に形成され、複数のデータラインと複数のゲートラインを含み、複数のスイッチング素子各々が対応するデータライン及びゲートライン対に接続された表示セルアレイと、前記下部透明基板上に形成され、複数のステージ、前記複数のステージのうちの最終ステージのゲートライン駆動信号を非活性化させるための第１ダミーステージ及び第１端ステージの第１ゲートライン駆動信号を非活性化させるための第２ダミーステージを備えることにより、前記複数のゲートラインを順方向または逆方向に順次的に選択する両方向シフト動作を実施するゲート駆動回路と、 前記下部透明基板上に形成され、データ入力端子とデータライン間にドレイン及びソースが各々接続され、ゲートがブロック選択端子に共通に接続された複数の駆動トランジスタにより構成された複数のデータラインブロックと、複数のステージが従属的に接続され、第１ステージにはブロック選択開始信号が入力端子に結合され、各ステージの出力信号により前記複数のデータラインブロックを順次に選択するデータ駆動シフトレジスタを含むデータ駆動回路と、統合制御及びデータ駆動チップが実装され、前記ゲート駆動回路及びデータ駆動回路の各入力端子に制御信号及びデータ信号を提供する可撓性プリント回路基板とを含む。
【００２１】
上述した目的を達成するための本発明によるディスプレイパネルの複数のスキャンラインを両方向に駆動する両方向スキャンライン駆動方法は、第１選択信号が第１レベルである場合、順方向シフト動作を実施し、第２選択信号が前記第１レベルである場合、逆方向シフト動作を実施して第１スキャンライン駆動信号を発生させるステップと、第１選択信号が第１レベルである場合、順方向シフト動作を実施し、第２選択信号が前記第１レベルである場合、逆方向シフト動作を実施して第２乃至第（Ｎ−１）（Ｎは４以上の自然数）のスキャンライン駆動信号を発生させるステップと、第１選択信号が第１レベルである場合、順方向シフト動作を実施し、第２選択信号が前記第１レベルである場合、逆方向シフト動作を実施して第Ｎスキャンライン駆動信号を発生させるステップと、前記順方向シフト動作時に前記第Ｎスキャンラインを発生させた後、第１ダミー出力信号を発生させて前記第Ｎスキャンライン駆動信号を非活性化させるステップと、前記逆方向シフト動作時に前記第１スキャンライン駆動信号を発生させた後、第２ダミー出力信号を発生させて前記第１スキャンライン駆動信号を非活性化させるステップとを含む。
【００２２】
上述した目的を達成するための本発明によるディスプレイパネルの複数のスキャンラインを両方向に駆動する両方向スキャンライン駆動方法は、第１選択信号が第１レベルである場合、順方向シフト動作を実施するためにスキャン開始信号に応答して第１スキャンライン駆動信号を発生させ、第２スキャンライン駆動信号に応答して前記第１スキャンライン駆動信号を非活性化させ、第２選択信号が第１レベルである場合、逆方向シフト動作を実施するために前記第２スキャンライン駆動信号に応答して前記第１スキャンライン駆動信号を発生させ、第２ダミー出力信号に応答して前記第１スキャンライン駆動信号を非活性化させるステップと、前記第１選択信号が前記第１レベルである場合、順方向シフト動作を実施するために直前スキャンライン駆動信号に応答して第２乃至第（Ｎ−１）（Ｎは４以上の自然数）のスキャンライン駆動信号を発生させ、直後スキャンライン駆動信号に応答して前記第２乃至第（Ｎ−１）のスキャンライン駆動信号を非活性化させ、前記第２選択信号が前記第１レベルである場合、逆方向シフト動作を実施するために直後スキャンライン駆動信号に応答して前記第２乃至第（Ｎ−１）のスキャンライン駆動信号を非活性化させるステップと、第１選択信号が第１レベルである場合、順方向シフト動作を実施するために第（Ｎ−１）スキャンライン駆動信号に応答して第Ｎスキャンライン駆動信号を発生させ、第１ダミー出力信号に応答して前記第Ｎスキャンライン駆動信号を非活性化させ、前記第２選択信号が前記第１レベルである場合、逆方向シフト動作を実施するために前記スキャン開始信号に応答して前記第Ｎスキャンライン駆動信号を発生させ、前記第（Ｎ−１）スキャンライン駆動信号に応答して前記第Ｎスキャンライン駆動信号を非活性化させるステップと、前記順方向シフト動作時に前記第Ｎスキャンライン駆動信号に応答して第１ダミー出力信号を発生させ、前記第Ｎスキャンライン駆動信号を非活性化させるステップと、前記第１ダミー出力信号を非活性化させるステップと、前記逆方向シフト動作時に前記第１スキャンライン駆動信号に応答して第２ダミー出力信号を発生させ、前記第１スキャンライン駆動信号を非活性化させるステップと、前記第２ダミー出力信号を非活性化させるステップとを含む。
【００２３】
最終ステージをリセットするためのダミーステージのリセット信号を最終ステージから提供されるコントローラ信号またはダミーステージから提供される出力信号に基づいてリセットされるので、ディスプレイブランキング区間が長くなっても、消費電力を節減させることができ、配線空間を節約することができる。
【００２４】
【発明の実施の形態】
以下、図面を参照して、本発明の好適な一実施形態を詳細に説明する。
図３は、本発明によるａ−Ｓｉ ＴＦＴ 液晶表示装置の分解斜視図を示す。図３に示すように、液晶表示装置１００は、液晶表示パネルアセンブリ１１０、バックライトアセンブリ１２０、シャーシ１３０及びカバー１４０を含む。
【００２５】
液晶表示パネルアセンブリ１１０は、液晶表示パネル１１２、可撓性プリント回路基板１１６、集積化された制御及びデータ駆動チップ１１８を含む。液晶表示パネル１１２は、ＴＦＴ基板１１２ａとカラーフィルタ基板１１２ｂを含む。ＴＦＴ基板１１２ａには、ａ−Ｓｉ ＴＦＴ 工程により表示セルアレイ回路、データ駆動回路、ゲート駆動回路及び外部接続端子が形成される。カラーフィルタ基板１１２ｂには、カラーフィルタ及び透明共通電極が形成される。ＴＦＴ基板１１２ａとカラーフィルタ基板１１２ｂは、互いに対向され、これら間に液晶が注入された後に封入される。
【００２６】
可撓性プリント回路基板１１６に設けられた制御及びデータ駆動チップ１１８とＴＦＴ基板１１２ａの表示セルアレイに形成されたＴＦＴは、可撓性プリント回路基板１１６により電気的に接続される。可撓性プリント回路基板１１６は、データ信号、データタイミング信号、ゲートタイミング信号、及びゲート駆動電圧を、ＴＦＴ基板１１２ａのデータ駆動回路及びゲート駆動回路に提供する。
バックライトアセンブリ１２０は、ランプアセンブリ１２２、導光板１２４、光学シート１２６、反射板１２８、及びモールドフレーム１２９を含んでいる。
【００２７】
図４は、本発明によるａ−Ｓｉ ＴＦＴ ＬＣＤのＴＦＴ基板の構成を示している。図４に示すように、本発明においては、ＴＦＴ基板１１２ａ上に、表示セルアレイ１５０、データ駆動回路１６０、ゲート駆動回路１７０、データ駆動回路外部接続端子１６２、１６３、ゲート駆動回路外部接続端子１６９が、ＴＦＴ工程時に共に形成される。
表示セルアレイ１５０は、列方向に延びられたｍ個のデータライン（ＤＬ１〜ＤＬｍ）と行方向に延びられたｎ個のゲートライン（ＧＬ１〜ＧＬｎ）を含む。
本発明の一実施形態では、２インチ液晶表示パネルであり、１７６個のデータラインおよび１９２個のゲートラインを有し、５２５（＝１７６×３）×１９２の解像度を有する。
【００２８】
データラインとゲートラインの各交差点には、スイッチングトランジスタ（ＳＴ）が形成される。スイッチングトランジスタ（ＳＴｉ）のドレインはデータライン（ＤＬｉ）に接続され、ゲートはゲートライン（ＧＬｉ）に接続される。スイッチングトランジスタ（ＳＴｉ）のソースは透明画素電極（ＰＥ）に接続される。透明画素電極（ＰＥ）とカラーフィルタ基板１１２ｂに形成された透明共通電極（ＣＥ）の間に、液晶（ＬＣ）が位置することになる。
これにより、透明画素電極（ＰＥ）と透明共通電極（ＣＥ）間に印加された電圧により、液晶配列が制御されて通過される光量を制御して、各ピクセルのグレイ表示をすることになる。
【００２９】
データ駆動回路１６０は、シフトレジスタ１６４と５２８個のスイッチングトランジスタ（ＳＷＴ）を含む。５２８個のスイッチングトランジスタ（ＳＷＴ）は、６６個ずつ８個のデータラインブロック（ＢＬ１〜ＢＬ８）を形成する。
各データラインブロック（ＢＬｉ）は、６６個のデータ入力端子により構成された外部接続端子１６３に６６個の入力端子が共通に接続され、対応する６６個のデータラインに６６個の出力端子が接続される。また、シフトレジスタ１６４の８個の出力端子のうちの対応する一つの出力端子にブロック選択端子が接続される。
【００３０】
５２８個のスイッチングトランジスタ（ＳＷＴ）の各々は、対応するデータラインにソースが接続され、６６個のデータ入力端子の対応する入力端子にドレインが接続され、ブロック選択端子にゲートが接続されたａ−Ｓｉ ＴＦＴ ＭＯＳトランジスタにより構成される。
したがって、５２８個のデータラインは、６６個ずつ８個のブロックに分割され、シフトレジスタ１６４の８個のブロック選択信号により、順次に各ブロックが選択される。
【００３１】
図５は、図４のデータ駆動回路のシフトレジスタ１６４のブロック図である。シフトレジスタ１６４は、図５に示すように、３端子の外部接続端子１６２を通じて、第１クロック（ＣＫＨ）、第２クロック（ＣＫＨＢ）、ブロック選択開始信号（ＳＴＨ）が提供される。シフトレジスタ１６４の出力端子は各々、対応するデータラインブロックのブロック選択端子に接続される。
【００３２】
図５に示すように、本発明によるシフトレジスタ１６４は、９個のステージ（ＳＲＨ１〜ＳＲＨ９）が従属接続される。即ち、各ステージの出力端子（ＯＵＴ）が次段ステージの入力端子（ＩＮ）に接続される。ステージは、データラインブロックに対応する８個のステージ（ＳＲＨ１〜ＳＲＨ８）と一つのダミーステージ（ＳＲＨ９）により構成される。各ステージは、入力端子（ＩＮ）、出力端子（ＯＵＴ）、制御端子（ＣＴ）、クロック入力端子（ＣＫ）、第１電源電圧端子（ＶＳＳ）、第２電源電圧端子（ＶＤＤ）を有する。８個のステージ（ＳＲＨ１〜ＳＲＨ８）は、各データラインブロック（ＢＬ１〜ＢＬ８）のブロック選択端子にブロック選択開始信号（ＤＥ１〜ＤＥ８）を各々提供する。ブロック選択開始信号は、各ラインブロックのイネーブル信号である。
【００３３】
奇数番目ステージ（ＳＲＨ１、ＳＲＨ３、ＳＲＨ５、ＳＲＨ７、ＳＲＨ９）には、第１クロック（ＣＫＨ）が提供され、偶数番目ステージ（ＳＲＣ２、ＳＲＣ４、ＳＲＣ６、ＳＲＣ８）には、第２クロック（ＣＫＨＢ）が提供される。第１クロック（ＣＫＨ）と第２クロック（ＣＫＨＢ）は相補的な位相を有する。第１クロック（ＣＫＨ）及び第２クロック（ＣＫＨＢ）のデューティサイクルは、例えば１／６６ｍｓ以下である。
各ステージの制御端子（ＣＴ）には、次段ステージの出力信号が制御信号として入力される。これにより、制御端子（ＣＴ）に入力される制御信号は、自身の出力信号のデューティサイクル遅延された信号になる。したがって、各ステージの出力信号（ゲートライン駆動信号）が順次にアクティブ（即ち、ハイ状態）となるので、各出力信号のアクティブ区間に対応するデータラインブロックが選択され、イネーブルされることになる。
ダミーステージ（ＳＲＨ９）は、その前段のステージ（ＳＲＨ８）の制御端子（ＣＴ）に制御信号を提供するためのものである。
【００３４】
図６は、前述した図４のゲート駆動回路に利用されるシフトレジスタを説明するためのブロック図である。図６に示すように、ゲート駆動回路１７０は、一つのシフトレジスタにより構成され、該シフトレジスタは、複数のステージ（ＳＲＣ１〜ＳＲＣ１９２、ダミーステージ）の従属接続で構成される。すなわち、各ステージの出力端子（ＯＵＴ）が次段ステージの入力端子（ＩＮ）に接続される。複数のステージは、ゲートラインに対応する１９２個のステージ（ＳＲＣ１〜ＳＲＣ１９２）と一つのダミーステージを含んでいる。
各ステージは、入力端子（ＩＮ）、出力端子（ＯＵＴ）、制御端子（ＣＴ）、クロック入力端子（ＣＫＨ）、第１電源電圧端子（ＶＳＳ）、第２電源電圧端子（ＶＤＤ）を有する。
【００３５】
第１ステージ（ＳＲＣ１）の入力端子（ＩＮ）及びダミーステージには、スキャン開始信号（ＳＴＶ）が入力される。スキャン開始信号（ＳＴＶ）は、垂直同期信号（Ｖｓｙｎｃ）に同期されたパルスである。
各ステージの出力信号（ＧＯＵＴ１〜ＧＯＵＴ１９２）は、対応する各ゲートラインに接続される。奇数番目ステージ（ＳＲＣ１、ＳＲＣ３、．．．）には、第１クロック（ＣＫＶ）が提供され、偶数番目ステージ（ＳＲＣ２、ＳＲＣ４、．．．）には、第２クロック（ＣＫＶＢ）が提供される。ここで、第１クロック（ＣＫＶ）と第２クロック（ＣＫＶＢ）は相補的な位相（反対位相）を有する。また、第１クロック（ＣＫＶ）と第２クロック（ＣＫＶＢ）のデューティサイクルは、例えば、１６．６／１９２ｍｓである。したがって、データ駆動回路のシフトレジスタ１６４のクロックのデューティサイクルに比べて、ゲート駆動回路のシフトレジスタのクロックのデューティサイクルが約８倍以上になる。
【００３６】
各ステージ（ＳＲＣ１、ＳＲＣ２、ＳＲＣ３、．．．）の各制御端子（ＣＴ）には、次段ステージ（ＳＲＣ２、ＳＲＣ３、ＳＲＣ４、．．．）の出力端子（ＧＯＵＴ２、ＧＯＵＴ３、ＧＯＵＴ４）が制御信号として入力される。即ち、制御端子（ＣＴ）に入力される制御信号は、自身の出力信号のデューティサイクル遅延された信号になる。
各ステージの出力信号が順次にアクティブ（ハイ状態）となるので、各出力信号のアクティブ区間に対応する水平ラインが選択されることになる。
ダミーステージは、最終ステージ（ＳＲＣ１９２）をリセットさせる最終ステージリセット部の役割を有する。即ち、ダミーステージは最終ステージ（ＳＲＣ１９２）の出力信号を、ハイ（ＨＩＧＨ）レベルからロー（ＬＯＷ）レベルに非アクティブ化させる。
【００３７】
図７は、図６に示したシフトレジスタの各ステージの具体的な回路構成を示し、図８は、図７の回路の主要部の出力波形図を示す。
図７に示すように、シフトレジスタ１６４の各ステージは、プルアップ部１７１、プルダウン部１７２、プルアップ駆動部１７３、及びプルダウン駆動部１７４を含む。
【００３８】
プルアップ部１７１は、パワークロック入力端子（ＣＫＶ）にドレインが接続され、第３ノード（Ｎ３）にゲートが接続され、出力端子（ＧＯＵＴ［Ｎ］）にソースが接続された第１ＮＭＯＳトランジスタ（Ｍ１）により構成される。
プルダウン部１７２は出力端子（ＧＯＵＴ［Ｎ］）にドレインが接続され、第４ノード（Ｎ４）にゲートが接続され、ソースが第１電源電圧端子（ＶＳＳ）に接続された第２ＮＭＯＳトランジスタ（Ｍ２）により構成される。
【００３９】
プルアップ駆動部１７３は、キャパシタ（Ｃ）、第３〜第５トランジスタ（Ｍ３〜Ｍ５）により構成される。キャパシタ（Ｃ）は、第３ノード（Ｎ３）と出力端子（ＧＯＵＴ［Ｎ］）間に接続される。第３トランジスタ（Ｍ３）は、ドレインが第２電源電圧（ＶＯＮ）に接続され、ゲートが入力端子（ＩＮ）、即ち以前段ステージの出力信号（ＧＯＵＴ［Ｎ−１］）に接続され、ソースが第３ノード（Ｎ３）に接続される。第４トランジスタ（Ｍ４）は、ドレインが第３ノード（Ｎ３）に接続され、ゲートが第４ノード（Ｎ４）に接続され、ソースが第１電源電圧（ＶＯＦＦ）に接続される。第５トランジスタ（Ｍ５）は、ドレインが第３ノード（Ｎ３）に接続され、ゲートが第４ノード（Ｎ４）に接続され、ソースが第１電源電圧（ＶＯＦＦ）に接続される。第３トランジスタ（Ｍ３）のサイズは、第５トランジスタ（Ｍ５）のサイズより２倍程度大きく形成される。
【００４０】
プルダウン駆動部１７４は、第６及び第７トランジスタ（Ｍ６、Ｍ７）により構成される。第６トランジスタ（Ｍ６）は、ドレインとゲートが共通されて第２電源電圧（ＶＯＮ）に接続され、ソースが第４ノード（Ｎ４）に接続される。第７トランジスタ（Ｍ７）は、ドレインが第４ノード（Ｎ４）に接続され、ゲートが第３ノード（Ｎ３）に接続され、ソースが第１電源電圧（ＶＯＦＦ）に接続される。第６トランジスタ（Ｍ６）のサイズは、第７トランジスタ（Ｍ７）のサイズより１６倍程度大きく形成される。
【００４１】
図８に示すように、第１及び第２パワークロック（ＣＫＶ、ＣＫＶＢ）とスキャン開始信号（ＳＴ）がシフトレジスタに供給されると、第１ステージ（ＳＲＣ１）ではスキャン開始信号（ＳＴ）の前縁に応答して第１パワークロック（ＣＫＶ）のハイレベル区間を所定時間（Ｔｄｒ１）遅延させて、出力端子（ＯＵＴ）に出力信号（ＧＯＵＴ１）として発生する。
上述したように、アレイ基板が配置されるガラス上のシフトレジスタには、スキャン開始信号（ＳＴＶ）と共に第１及び第２パワークロック（ＣＫＶ、ＣＫＶＢ）が供給され、アレイ基板に備えられるＴＦＴのゲートを駆動するためのゲート駆動回路として動作を行う。
【００４２】
以下、図９を参照して、図７のａ−Ｓｉ ＴＦＴのゲートを駆動するためのシフトレジスタの各ステージの動作を説明する。図９は、図６のシフトレジスタから出力される駆動波形図である。
図９に示すように、前述したシフトレジスタは、入力される２Ｈを１周期とする第１パワークロック（ＣＫＶ）、または第１パワークロック（ＣＫＶ）に位相が反転する第２パワークロック（ＣＫＶＢ）のうちのいずれか一つが印加されて、複数のゲートライン駆動信号（ＧＯＵＴ１、ＧＯＵＴ２、ＧＯＵＴ３、．．．）を、ＴＦＴ−ＬＣＤゲートラインに順次に出力する。第１及び第２パワークロック（ＣＫＶ、ＣＫＶＢ）は、ａ−ＴＦＴを駆動するためにタイミングコントローラ（図示せず）の出力である０〜３Ｖ振幅の信号を、例えば、−８〜２４Ｖ振幅の信号に増幅した信号である。
【００４３】
図７に示すように、前段ステージの出力信号（ＧＯＵＴ［Ｎ−１］）は現在ステージのキャパシタ（Ｃ）を充電させることにより、現在ステージをセットさせる。また、次段ステージの出力（ＧＯＵＴ［Ｎ＋１］）は、現在ステージのキャパシタ（Ｃ）を放電させることにより、現在ステージをリセットさせる。即ち、現在ステージの出力信号を非アクティブ化させる。上記したように、第１クロック信号（ＣＫＶ）と第２クロック信号（ＣＫＶＢ）は、互いに反対の位相を有する。
【００４４】
まず、第１及び第２クロック信号（ＣＫＶ、ＣＫＶＢ）とスキャン開始信号（ＳＴＶ）が第１ステージに供給されると、スキャン開始信号（ＳＴＶ）の立ち上がりエッジに応答して、第１クロック信号（ＣＫＶ）のハイレベル区間が所定時間遅延された後、出力端子に出力信号（ＧＯＵＴ［１］）が発生される。
プルアップ駆動部１７３のキャパシタ（Ｃ）が入力端子（ＩＮ）を通じてトランジスタ（Ｍ３）のゲートに入力されたスキャン開始信号（ＳＴＶ）の立ち上がりエッジで充電され始める。キャパシタ（Ｃ）の充電電圧（Ｖｃ１）がプルアップトランジスタ（Ｍ１）ゲートソース間スレッショルド電圧以上に充電された以後にプルアップトランジスタ（Ｍ１）がターンオンされ、第１クロック信号（ＣＫＶ）のハイレベル区間が出力端子に示される。その結果、このような遅延特性が示される。
【００４５】
出力端子（ＯＵＴ）にクロック信号のハイレベル区間が示されると、この出力電圧がキャパシタ（Ｃ）にブートストラップ（ＢＯＯＴＳＴＲＡＰ）され、プルアップトランジスタ（Ｍ１）のゲート電圧がターンオン電圧（Ｖｏｎ）以上に上昇することになる。したがって、ＮＭＯＳトランジスタであるプルアップトランジスタ（Ｍ１）が完全（ＦＵＬＬ）導通状態を維持することになる。トランジスタ（Ｍ３）のサイズはトランジスタ（Ｍ４）のサイズより約２倍程度大きいために、スキャン開始信号（ＳＴＶ）によりトランジスタ（Ｍ４）がターンオンされても、トランジスタ（ＮＴ２）をターンオン状態に遷移させることができる。
【００４６】
一方、プルダウン駆動部１７４は、開始信号が入力される前には、第６トランジスタ（Ｍ６）により第３ノード（Ｎ３）が第２電源電圧（ＶＯＮ）に上昇されて、第２トランジスタ（Ｍ２）はターンオンされる。したがって、出力端子（ＯＵＴ）の出力信号の電圧が第１電源電圧（ＶＯＦＦ）の状態にある。スキャン開始信号（ＳＴＶ）が入力されると、第７トランジスタ（Ｍ７）がターンオンされて、第４ノード（Ｎ４）の電位が第１電源電圧（ＶＯＦＦ）にダウンされる。以後、第６トランジスタ（Ｍ６）がターンオン状態であっても、第７トランジスタ（Ｍ７）のサイズが第６トランジスタ（Ｍ６）のサイズより約１６倍程度大きいために、第４ノード（Ｎ４）は第１電源電圧（ＶＯＦＦ）状態に続けて維持される。したがって、プルダウントランジスタ（Ｍ２）は、ターンオン状態からターンオフ状態に遷移される。
即ち、開始信号が入力されると、プルアップトランジスタ（Ｍ１）はターンオンされ、プルダウントランジスタ（Ｍ２）はターンオフされ、出力端子には第１クロック信号（ＣＫＶ）が第２クロック信号（ＣＫＶＢ）のデューティサイクル遅延されて示される。
【００４７】
出力端子（ＯＵＴ）の出力信号の電圧がターンオフ電圧（ＶＯＦＦ＝ＶＳＳ）状態に下降されると、第７トランジスタ（Ｍ７）がターンオフされる。第６トランジスタ（Ｍ６）を通じて第４ノード（Ｎ４）に第２電源電圧（ＶＯＮ）のみ供給される状態であるので、第４ノード（Ｎ４）の電位は、第１電源電圧（ＶＯＦＦ）から第２電源電圧（ＶＯＮ）に上昇され始める。第４ノード（Ｎ４）の電位が上昇され始めると、第４トランジスタ（Ｍ４）がターンオンされ始め、これによりキャパシタ（Ｃ）の充電電圧は第４トランジスタ（Ｍ４）を通じて放電され始める。これに応じて、プルアップトランジスタ（Ｍ１）もターンオフされ始める。
【００４８】
続いて、制御端子（ＣＴ）に提供される次段ステージの出力信号ＧＯＵＴ［Ｎ＋１］がターンオン電圧に上昇することになるので、第５トランジスタ（Ｍ５）がターンオンされる。第５トランジスタ（Ｍ５）のサイズは第４トランジスタ（Ｍ４）より約２倍程度大きいために、第３ノード（Ｎ３）の電位は、第４トランジスタ（Ｍ４）のみターンオンされた場合より、さらに速く第１電源電圧（ＶＯＦＦ）にダウンされる。
また、第４ノード（Ｎ４）の電位が第２電源電圧（ＶＯＮ）に上昇されると、プルダウントランジスタ（Ｍ２）がターンオンされて、出力端子ＯＵＴはターンオン電圧（ＶＯＮ）からターンオフ電圧（ＶＯＦＦ）になる。
【００４９】
制御端子（ＣＴ）に印加される次段ステージの出力信号ＧＯＵＴ（Ｎ＋１）がローレベルに下降されて第５トランジスタ（Ｍ５）がターンオフされても、第４ノード（Ｎ４）は、第６トランジスタ（Ｍ６）を通じて第２電源電圧（ＶＯＮ）にバイアスされた状態を維持することになる。したがって、制御端子（ＣＴ）に印加される次段ステージの出力信号ＧＯＵＴ（Ｎ＋１）がローレベルに下降されて第５トランジスタ（Ｍ５）がターンオフされても、第４ノード（Ｎ４）の電位が第２電源電圧（ＶＯＮ）に維持されるので、プルダウントランジスタ（Ｍ２）がターンオフされる誤動作の恐れなしに、安定した動作が確保される。
上述したように各ステージが動作して、出力信号ＧＯＵＴ［１］〜ＧＯＵＴ［４］が、図８に示したように、順次に安定して発生される。
【００５０】
以上で説明したように、前端ステージの出力信号によりキャパシタ（Ｃ）が充電された後、プルアップ部またはプルダウン部に接続されたパワークロックがハイレベルになると、前述したパワークロック電圧がステージの出力電圧になり、上述した出力電圧により次段ステージのゲートラインに印加波形が発生されると、次段ステージ出力は放電トランジスタ（Ｍ５）を動作させてキャパシタ電圧を放電させ、シフトレジスタの一動作サイクルを終了することになる。
【００５１】
このような構造のシフトレジスタは、次段ステージの出力により現在ステージがリセットされるために、最終ステージをリセットさせるために必ず一つ以上のダミーステージが追加されなければならない。しかし、上述したダミーステージをリセットさせる手段も問題になる。
ダミーステージをリセットするために、図１０に示すように、スキャン開始信号（ＳＴＶ）をダミーステージの放電トランジスタ（Ｍ５）に接続する構造を採択することが好適である。
図１０は、図７によるシフトレジスタを説明するための図面として、特に、ＴＦＴゲート駆動ステージの最終ステージとダミーステージの配線を説明するための図面である。図１０に示すように、ダミーステージに備えられるキャパシタを放電させるトランジスタ（Ｍ５）は、第１ステージに入力されるスキャン開始信号（ＳＴＶ）により放電動作、即ちリセット動作が実施される。
【００５２】
図１１は、図７に示したステージが５個であり、縦端に１個のステージを有するシフトレジスタによるシミュレーション結果を説明するための波形図である。図１１のシミュレーション結果は、ゲートライン駆動信号を出力するステージを５個と定義し、最後の第６ステージをダミーステージに構成したシフトレジスタの出力波形を示している。勿論、最後の第６ステージの出力電圧は、ディスプレイ動作と連係されるゲートライン駆動信号ではない。
図１１に示すように、スキャン開始信号（ＳＴＶ）の立ち上がりエッジに応答して一定時間遅延された後、第１クロック信号（ＣＫＶ）がハイレベルに変更され、第１クロック（ＣＫＶ）がハイレベルに変更された後、第１ステージの出力端子に第１ゲートライン駆動信号（ＧＯＵＴ［１］）が発生されることが分かる。
【００５３】
続いて、第２、第３、第４、第５ステージの出力端子にそれぞれ、第２〜第５ゲートライン駆動信号（ＧＯＵＴ［２］、ＧＯＵＴ［３］、ＧＯＵＴ［４］及び（ＯＵＴ［５］）が順次に発生されることが確認することができる。ここで、スキャン開始信号（ＳＴＶ）は、第１ステージとダミーステージである第６ステージに入力されるので、第６ステージの出力は、次のスキャン開始信号（ＳＴＶ）が発生されてリセットされる前まで、第２クロック（ＣＫＶＢ）を出力する。
【００５４】
ところで、ダミーステージをリセットさせるとき、スキャン開始信号（ＳＴＶ）を利用すると、高精細、大画面のＴＦＴ ＬＣＤでは次の問題が発生する。
即ち、スキャン開始信号（ＳＴＶ）の配線をシフトレジスタ全体にわたって延ばさせなければならないので、レイアウト空間が損失される問題点がある。
また、スキャン開始信号（ＳＴＶ）の配線を縦に配置するために、横ラインとのオーバーラップにより寄生容量が増加し、増加された寄生容量により、信号歪みが生じる可能性が高いという問題点がある。
さらに、消費電力面でも寄生容量を充／放電させるための大きい振幅の第１クロック（ＣＫＶ）と第２クロック（ＣＫＶＢ）の消費電力増加と共に、ディスプレイブランキング時間に発生されるダミーステージの出力により消費電力が増加するという問題点がある。
【００５５】
このような問題点を解決するための構造を、以下に説明する。
図１２は本発明の一実施形態によるシフトレジスタを説明するための図面であり、図１３は、図１２によるシミュレーション結果を説明するための図面である。なお、説明の便宜のために、最終ゲートライン駆動信号である第Ｎゲートライン駆動信号（ＧＯＵＴ［Ｎ］）を出力するＮ番目ステージと、これに接続された一つのダミーステージのみを図示する。
【００５６】
図１２に示すように、本発明の一実施形態によるシフトレジスタの各ステージは、プルアップ部１７１、プルダウン部１７２、プルアップ駆動部１７３、及びプルダウン駆動部１７４を含む。図７と比較すると、プルアップ部１７１、プルダウン部１７２、プルアップ駆動部１７３、及びプルダウン駆動部１７４は同一であるので、同一の符号を付与し、その詳細な説明は省略する。
最終ステージに備えられるプルダウン駆動部１７４の出力信号は、プルダウン部１７２に印加されると共に、ダミーステージのプルアップ駆動部１７３に印加される。より詳細には、最終ステージの第６トランジスタ（Ｍ６）のソースは、ダミーステージの第５トランジスタ（Ｍ５）のゲートに接続される。
【００５７】
このような接続を通じて、動作時に最終ゲートライン駆動信号を出力するＮ番目ステージが動作されるの間にロー状態であるインバータ（Ｍ６、Ｍ７）の出力電圧が、Ｎ＋１番目出力信号によりリセットされると同時にハイ状態に遷移される。遷移されたハイ状態は、ダミーステージのプルアップ駆動部１７３に備えられて放電動作を実施する第５トランジスタ（Ｍ５）を動作させて、ダミーステージをリセットさせる。
【００５８】
図１３に示すように、ゲート駆動電圧を発生させる５個のステージの出力信号（ＧＯＵＴ［１］、ＧＯＵＴ［２］、ＧＯＵＴ［３］、ＧＯＵＴ［４］、ＧＯＵＴ［５］）は正常的に発生され、ダミーステージの出力信号ＧＯＵＴ［６］は、最終ステージをリセットさせた後、すぐに自身もリセットされる。
したがって、ディスプレイブランキング時間が長くなってもダミーステージの出力はないので、消費電力を節減することができる。即ち、図１１では、ブランキング時間の間にもダミーステージから出力されるゲートライン駆動信号が存在したが、図１３ではダミーステージから出力されるゲートライン駆動信号が存在しないので、ダミーステージの出力による消費電力を節減することができる。
【００５９】
また、スキャン開始信号（ＳＴＶ）を利用したリセットではないので、スキャン開始信号（ＳＴＶ）を提供するための別途の配線空間を節約することができ、スキャン開始信号（ＳＴＶ）との寄生容量による第１クロック（ＣＫＶ）及び第２クロック（ＣＫＶＢ）の消費電力増加問題を解決することができる。
即ち、図１０では、ダミーステージをリセットさせるために、第一ステージにスキャン開始信号（ＳＴＶ）を印加させるので、別途の配線空間を必要とし、各ステージに印加される配線とのオーバーラップを回避することができなかった。しかし、図１２によるシフトレジスタによると、最終ゲートライン駆動信号を出力するステージからダミーステージをリセットするための信号を供給することができるので、配線空間を節約することができるだけでなく、各ステージに印加される配線とのオーバーラップを回避することができる。
【００６０】
図１４は、本発明の他の実施形態によるシフトレジスタを説明するための図であり、図１５は、図１４によるシミュレーション結果を説明するための図である。なお、説明の便宜のために、最終ゲートライン駆動信号である第Ｎゲートライン駆動信号（ＧＯＵＴ［Ｎ］）を出力するＮ番目ステージと、これに接続された一つのダミーステージのみを示す。
図１４に示すように、本発明の他の実施形態によるシフトレジスタの各ステージは、プルアップ部１７１、プルダウン部１７２、プルアップ駆動部１７３、及びプルダウン駆動部１７４を含む。図７と比較すると、プルアップ部１７１、プルダウン部１７２、プルアップ駆動部１７３、及びプルダウン駆動部１７４は同一であるので、同一の符号を付与し、その詳細な説明は省略する。
【００６１】
ダミーステージに備えられるプルダウン部１７２の出力信号は、最終ステージに備えられるプルアップ駆動部１７３に印加されて最終ステージをリセットさせると共に、ダミーステージのプルアップ駆動部１７３に印加されてダミーステージをリセットさせる。
より詳細には、ダミーステージの第１トランジスタ（Ｍ１）のソースまたは第２トランジスタ（Ｍ２）のドレインが最終ステージの第５トランジスタ（Ｍ５）のゲートに接続され、また、ダミーステージの第５トランジスタ（Ｍ５）のゲートに接続される。
ダミーステージの出力信号は、ダミーステージのプルアップ駆動部１７３中の放電動作を実施する第５トランジスタ（Ｍ５）を動作させて、ダミーステージをリセットさせる。
【００６２】
図１５に示すように、ゲート駆動電圧を発生させる５個のステージの出力信号（ＧＯＵＴ［１］、ＧＯＵＴ［２］、ＧＯＵＴ［３］、ＧＯＵＴ［４］、ＧＯＵＴ［５］）が正常的に発生され、ダミーステージの出力信号ＧＯＵＴ［６］は最終ステージをリセットさせた後、すぐに自身もリセットされる。特に、図１３に示した本発明の一実施形態に係る波形図と比較すると、ダミーステージの出力レベルが低いということのみ異なり、同一の動作結果が得られることが分かる。
したがって、ディスプレイブランキング時間が長くなってもダミーステージの出力はないので、消費電力を節減することができる。即ち、図１１ではブランキング時間の間にもダミーステージから出力される信号が存在したが、図１５ではダミーステージから出力される信号が存在しないので、ダミーステージの出力による消費電力を節減することができる。
【００６３】
また、スキャン開始信号（ＳＴＶ）を利用したリセットではないので、スキャン開始信号（ＳＴＶ）を提供するための別途の配線空間を節約することができ、スキャン開始信号（ＳＴＶ）との寄生容量による第１クロック（ＣＫＶ）及び第２クロック（ＣＫＶＢ）の消費電力増加問題を解決することができる。
即ち、図１０ではダミーステージをリセットさせるために、第１ステージにスキャン開始信号（ＳＴＶ）を印加させるので、別途の配線空間を必要とし、各ステージに印加される配線とのオーバーラップを回避することができなかった。しかし、図１４によるシフトレジスタによると、ダミーステージ自身からダミーステージをリセットするための信号を供給することができるので、配線空間を節約することができるだけでなく、各ステージに印加される配線とのオーバーラップを回避することができる。
【００６４】
ところで、図６及び図７のようなａ−Ｓｉ ＴＦＴ ＬＣＤ用ゲート駆動回路を構成するシフトレジスタのみでは、出力信号ＧＯＵＴ［Ｎ］〜ＧＯＵＴ［４］のシフト方向が一方向（順方向）にのみ固定されて、逆方向にシフトさせることができない。また、順方向と逆方向に両方向シフトになるようにすることができない。即ち、図６及び図７のようなａ−Ｓｉ ＴＦＴ ＬＣＤ用ゲート駆動回路を構成するシフトレジスタのみでは、画面の上下反転が必要である場合に画面の上下反転機能を具現することができない。
以下に、画面の上下反転機能を具現するためのａ−Ｓｉ ＴＦＴ ＬＣＤ用ゲート駆動回路の具現例を説明する。
【００６５】
図１６は、本発明の望ましい他の実施形態によるａ−Ｓｉ ＴＦＴ ＬＣＤのゲート駆動回路を構成しかつ両方向シフトレジスタ機能を有するシフトレジスタのブロック図である。
図１６に示すように、図６と比較すると、ダミーステージであるダミーステージ１に加えて、ダミーステージ０が第１ステージ先端に追加される。また、シフトレジスタのシフト方向を選択するための第１選択信号（Ｖｂｕｆ）及び第２選択信号（Ｖｄｉｓ）が追加的に接続される。
ダミーステージ０は、シフトレジスタのシフト方向が逆方向になる時、第１ステージ（第１端ステージ、ＳＲ１）をリセットさせるためのダミー出力信号（第１リセット制御信号）を発生する。
【００６６】
第１選択信号（Ｖｂｕｆ）端子に第２電源電圧（ＶＯＮ）、第２選択信号（Ｖｄｉｓ）端子に第１電源電圧（ＶＯＦＦ）、ＣＫＶ端子に第１クロック信号（ＣＫＶ）、ＣＫＶＢ端子に第２クロック信号（ＣＫＶＢ）を印加すると、ＳＲ１→ＳＲ２→ＳＲ３→ＳＲ４順に各々のステージに相応するゲートラインを駆動するためのゲートライン駆動信号が生成されて順方向シフト動作を行う。
また、第１選択信号（Ｖｂｕｆ）端子に第１電源電圧（ＶＯＦＦ）、第２選択信号（Ｖｄｉｓ）端子に第２電源電圧（ＶＯＮ）、ＣＫ１に第２クロック信号（ＣＫＶＢ）、ＣＫ２に第１クロック信号（ＣＫＶ）を印加すると、ＳＲ４→ＳＲ３→ＳＲ２→ＳＲ１順に各々のステージに相応するゲートライン駆動信号が生成されて逆方向シフト動作を行う。
【００６７】
ここで、ａ−ＴＦＴの場合はＮＭＯＳを使用するので、第１及び第２選択電圧Ｖｂｕｆ、Ｖｄｉｓがハイレベルである時の電位は、第１及び第２クロック信号ＣＫＶ、ＣＫＶＢの最高電圧より大きくなければならない。また、第１選択信号と第２選択信号は互いに相補的であり、第１クロック信号（ＣＫ１）と第２クロック信号（ＣＫ２）は互いに相補的である。第１選択信号と第２選択信号に応じて第１及び第２クロックを切り換えて入力することにより、順方向シフトと逆方向シフトを具現することができ、したがって、画面上下反転が可能であるよう、ゲートラインを駆動することができる。
【００６８】
以下、順方向及び逆方向シフト動作を具体的に説明する。
図１７は、図１６のシフトレジスタのうち、中間ステージ、即ち、第２及び第３番目ステージの具体回路図を示し、図１８は、図１６のシフトレジスタのうちのダミーステージ０を示し、図１９は、図１６のシフトレジスタのうちの第１ステージ、即ち、第１ステージの具体回路図を示し、図２０は図１６のシフトレジスタのうちの最終ステージ、即ち、第４ステージの具体回路を示す。
【００６９】
図１７に示すように、第２または第３ステージは、図７の回路をそのままに利用しているが、ただし、図７の回路との差異点は、別途に第１選択信号（Ｖｂｕｆ）端子をトランジスタＭ３のドレインに接続し、第２選択信号（Ｖｄｉｓ）端子をトランジスタＭ５のソースに接続することにより、順方向及び逆方向シフト動作を可能としている。
Ｖｂｕｆがハイレベルであり、クロック（ＣＫＶ）入力端にＣＫＶが入力されると、順方向シフト動作を実施する。即ち、前段ステージ出力信号であるＧＯＵＴ（Ｎ−１）によりセット動作を実行し、次段ステージの出力信号ＧＯＵＴ（Ｎ＋１）によりリセット動作を実行する。
一方、Ｖｄｉｓがハイレベルであり、クロック（ＣＫＶ）入力端にＣＫＶＢが入力されると、逆方向シフト動作を実行する。即ち、次段ステージの出力信号ＧＯＵＴ（Ｎ＋１）によりセット動作を実行し、前段ステージの出力信号ＧＯＵＴ（Ｎ−１）によりリセット動作を実行する。なお、（Ｖｂｕｆ）と（Ｖｄｉｓ）は、相補的関係である。
【００７０】
図１９に示すように、第１ステージ回路は、図７の回路にバッファ用トランジスタＭ３、ゲート入力端にトランジスタＭ８及びＭ９が追加的に結合されたものである。
図７の回路との差異点は、ＶｂｕｆをトランジスタＭ８のゲート入力にすることにより、ＳＴＶ信号を選択するように制御し、ＶｄｉｓをトランジスタＭ９のゲート入力にすることにより、ダミーステージ０の出力信号であるＤＵＭＭＹ０を選択するように制御するという点である。
【００７１】
Ｖｂｕｆがハイレベルであり、クロック（ＣＫＶ）入力端にＣＫＶが入力されると、順方向シフト動作を実行する。即ち、ＳＴＶ信号によりセット動作を実行し、次段ステージの出力ＧＯＵＴ［２］によりリセット動作を実行する。
一方、Ｖｄｉｓがハイレベルであり、クロック（ＣＫ）入力端にＣＫＶＢになると、逆方向シフト動作を実行する。即ち、次段ステージの出力信号ＧＯＵＴ［２］によりセット動作を実行し、ダミーステージ０の出力信号であるＤＵＭＭＹ０信号によりリセット動作を実行する。ＶｂｕｆとＶｄｉｓは相補的関係である。
【００７２】
図２０に示すように、第４ステージは、図７の回路に放電用トランジスタＭ５ゲート入力端にトランジスタＭ１０、Ｍ１１が追加的に結合される。
図７の回路との差異点は第１選択信号ＶｂｕｆをトランジスタＭ１１のゲート入力にすることによりダミーステージ１の出力信号であるＤＵＭＭＹ１信号を選択するように制御し、ＶｄｉｓをトランジスタＭ１０のゲート入力にすることにより、ＳＴＶ信号を選択するように制御するという点である。
【００７３】
Ｖｂｕｆがハイレベルであり、クロック（ＣＫＶ）入力端にＣＫＶＢが入力されると、順方向シフト動作を実行する。即ち、前段ステージ出力信号ＧＯＵＴ［３］信号によりセット動作を実行し、ダミーステージの出力ＤＵＭＭＹ１信号によりリセット動作を実行する。
一方、Ｖｄｉｓがハイレベルであり、クロック（ＣＫＶ）入力端にＣＫＶＢが入力されると、逆方向シフト動作を実行する。即ち、ＳＴＶ信号によりセット動作を実行し、前段ステージの出力信号であるＧＯＵＴ［３］信号によりリセット動作を実行する。ＶｂｕｆとＶｄｉｓは相補的関係である。
【００７４】
図２１に示すように、ダミーステージ１の回路は、バッファ用トランジスタＭ３のゲートに前段ステージの出力であるＧＯＵＴ［４］を印加し、Ｍ３のドレインにはＶＯＮ端子を接続し、放電用トランジスタＭ５のゲートにはスキャン開始信号（ＳＴＶ）を印加し、ソースにはＶｏｆｆ端子を接続する。ダミーステージ１は、第１クロック信号（ＣＫＶ）が印加された場合、前段ステージの出力信号ＧＯＵＴ［４］によりセット動作を実行し、ＳＴＶ信号によりリセット動作を実行する。ダミーステージ１の役割は、最終ステージ、即ち、ここでは第４ステージのトランジスタＭ１１のドレインにダミー出力信号であるＤＵＭＭＹ１信号を出力することにより、順方向シフト動作時に最終ステージ（ＳＲＣ４）をリセットさせることである。
【００７５】
図１６のシフトレジスタのうちのダミーステージ０の具体回路図は、図１８に示すように、バッファ用トランジスタＭ３のゲートに次段ステージ、即ち、第１ステージの出力であるＧＯＵＴ［１］を印加し、Ｍ３のドレインにＶＯＮ端子を接続し、放電用トランジスタＭ５のゲートにスキャン開始信号（ＳＴＶ）を供給し、ソースにはＶｏｆｆ端子を接続する。ダミーステージ０は、クロック信号として（ＣＫＶＢ）信号が印加された場合、次段ステージの出力信号ＧＯＵＴ［１］によりセット動作を実行し、ＳＴＶ信号によりリセット動作を実行する。ダミーステージ０の役割は、第１ステージのトランジスタＭ９のドレインにＤＵＭＭＹ０信号を出力することにより、逆方向シフト動作時に第１ステージ（ＳＲ１）をリセットさせることである。ダミーステージ０は、第１ステージリセット部の役割を有する。
【００７６】
図２２は本発明によるａ−ＴＦＴゲート駆動用シフトレジスタの順方向シフト動作を示すシミュレーション結果を示し、図２３は逆方向シフト動作を示すシミュレーション結果を示す。
図２２は、２個のダミーステージと４個のステージからなる図１６のａ−ＴＦＴゲート駆動用シフトレジスタでＶｂｕｆ＝Ｖｏｎ、Ｖｄｉｓ＝Ｖｏｆｆ、ＣＫ１＝ＣＫＶ、ＣＫ２＝ＣＫＶＢを印加した場合の順方向シフト動作を示す。ここで、第１クロック信号（ＣＫＶ）と第２クロック信号（ＣＫＶＢ）は反対位相を有する。
【００７７】
図２２に示すように、スキャン開始信号（ＳＴＶ）の立ち上がりエッジから所定時間（ｔ１）遅延後、第１クロック信号（ＣＫＶ）がハイレベルになる。第１クロック信号（ＣＫＶ）がハイレベルに変更された後、第１ステージの出力端子に出力信号ＧＯＵＴ［１］が発生される。続いて、順次に第２、第３、第４ステージの出力端子に出力信号Ｇｏｕｔ［２］、Ｇｏｕｔ［３］、Ｇｏｕｔ［４］が発生され、順方向シフト動作が実行される。
【００７８】
図２３は、Ｖｂｕｆ＝Ｖｏｆｆ、Ｖｄｉｓ＝Ｖｏｎ、ＣＫ１＝ＣＫＶＢ、ＣＫ２＝ＣＫＶを印加した場合の逆方向シフト動作を示す。
図２３に示すように、スキャン開始信号（ＳＴＶ）の立ち上がりエッジに応答して所定時間（ｔ２）遅延された（ＣＫＶ）がハイレベルに変更された後、第４ステージの出力端子に出力信号ＧＯＵＴ［４］が発生される。続いて、順次に第３、第２、第１ステージの出力端子に出力信号Ｇｏｕｔ［３］、Ｇｏｕｔ［２］、Ｇｏｕｔ［１］が発生され、逆方向シフト動作が実行される。
【００７９】
図２４は、本発明の望ましい他の実施形態によるａ−Ｓｉ ＴＦＴ ＬＣＤのゲート駆動回路を構成する両方向シフト機能を有するシフトレジスタのブロック図を示す。
図２４に示すように、ダミーステージ０が第１ステージ前段に追加されるという点は図１６と同一であるが、シフトレジスタのシフト方向選択のために、Ｖｂｕｆ代わりにＶＳＥＬ１、Ｖｄｉｓ代わりにＶＳＥＬ２という、相補関係であるＶＳＥＬ１、ＶＳＥＬ２信号を、各々のステージに別途のトランジスタＭ８、Ｍ９、Ｍ１０、Ｍ１１のゲートを通じて印加する。
【００８０】
ここで、第１選択電圧ＶＳＥＬ１、ＶＳＥＬ２がハイレベルである時の電位は、第１及び第２クロック信号ＣＫ１、ＣＫ２の最高電圧より大きくなければならない。また、第１選択信号と第２選択信号は互いに相補的であり、第１クロック信号（ＣＫＶ）と第２クロック信号（ＣＫＶＢ）は互いに相補的である。第１選択信号ＶＳＥＬ１と第２選択信号ＶＳＥＬ２に相応して第１及び第２クロック信号を取り替えながら入力することにより、順方向シフトと逆方向シフトを実現することができる。
【００８１】
ＶＳＥＬ１に第２電源電圧（ＶＯＮ）、ＶＳＥＬ２に第１電源電圧（ＶＯＦＦ）、ＣＫＶに第１クロック信号（ＣＫＶ）、ＣＫＶＢに第２クロック信号（ＣＫＶＢ）を印加すると、ＳＲ１→ＳＲ２→ＳＲ３→ＳＲ４の順にゲートライン駆動信号が生成されて、順方向シフト動作が実行される。また、ＶＳＥＬ１に第１電源電圧（ＶＯＦＦ）、ＶＳＥＬ２に第２電源電圧（ＶＯＮ）、ＣＫＶに第２クロック信号（ＣＫＶＢ）、ＣＫＶＢに第１クロック信号（ＣＫＶ）を印加すると、ＳＲ４→ＳＲ３→ＳＲ２→ＳＲ１の順にゲートライン駆動信号が生成されて、逆方向シフト動作が実行される。
【００８２】
以下、順方向及び逆方向シフト動作の第２実施形態を具体的に説明する。
図２５は、図２４のシフトレジスタのうちの第２及び第３ステージの具体回路図を示し、図２６は、図２４のシフトレジスタのうちの第１ステージの具体回路図を示し、図２７は図２４のシフトレジスタのうちの第４ステージの具体回路図を示す。
各々のステージＳＲ１、ＳＲ２、ＳＲ３、ＳＲ４では、図１６の回路にＭ３のゲート入力端にＭ３のゲート入力を選択するためのトランジスタＭ８及びＭ９が追加に接続される。また、Ｍ５のゲート入力端にＭ５のゲート入力を選択するためのトランジスタＭ１０及びＭ１１が追加に接続される。ここで、シフト方向選択信号であるＶＳＥＬ１がトランジスタＭ８及びＭ１１のゲートに印加され、シフト方向選択信号であるＶＳＥＬ２がトランジスタＭ９及びＭ１９のゲートに印加される。
【００８３】
図２５に示すように、第２及び第３ステージではＶＳＥＬ１がハイレベルであると、トランジスタＭ８により前段ステージの出力Ｇｏｕｔ［Ｎ−１］が選択されてセット動作が実行され、Ｍ１１により次段ステージ出力ＧＯＵＴ［Ｎ＋１］が選択されてリセット動作が実行されることにより、順方向シフトとなる。一方、ＶＳＥＬ２がハイレベルであると、トランジスタＭ９により次段ステージの出力Ｇｏｕｔ［Ｎ＋１］が選択されてセット動作が実行され、Ｍ１０により前段ステージの出力ＧＯＵＴ［Ｎ−１］が選択されてリセット動作が実行されることにより、順方向シフトとなる。即ち、ａ−Ｓｉ ＴＦＴ ＬＣＤのゲート駆動回路を構成するシフトレジスタのシフト方向は、ＶＳＥＬ１とＶＳＥＬ２により決定される。
【００８４】
図２６に示すように、第１ステージでは、図２５の回路のトランジスタＭ８のドレインにＳＴＶ信号を印加し、トランジスタＭ１０のドレインにダミーステージ０の出力ＤＵＭＭＹ０が印加される。
即ち、ＶＳＥＬ１をトランジスタＭ８及びＭ１１のゲート入力にすることにより、ＳＴＶ及びＧｏｕｔ［２］信号を選択するように制御し、ＶＳＥＬ２をトランジスタＭ９及びＭ１０のゲート入力にすることにより、Ｇｏｕｔ［２］及びＤＵＭＭＹ０を選択するように制御する。
【００８５】
したがって、ＶＳＥＬ１がハイレベルであり、クロック（ＣＫ）入力端にＣＫＶが入力されると、順方向シフト動作を実行する。即ち、ＳＴＶ信号によりセット動作を実行し、次段ステージの出力Ｇｏｕｔ［２］によりリセット動作を実行する。
一方、ＶＳＥＬ２がハイレベルであり、クロック（ＣＫ）入力端にＣＫＶＢが入力されると、逆方向シフト動作を実行する。即ち、次段ステージの出力Ｇｏｕｔ［２］によりセット動作を実行し、ダミーステージ０の出力信号であるＤＵＭＭＹ０信号によりリセット動作を実行する。
【００８６】
図２７に示すように、第４ステージは、ＶＳＥＬ１をトランジスタＭ８及びＭ１１のゲート入力にすることにより、前段ステージ出力信号であるＧｏｕｔ［３］信号及びＤＵＭＭＹ１を選択するように制御し、ＶＳＥＬ２をトランジスタＭ９及びＭ１０のゲート入力にすることにより、ＳＴＶ及びＧｏｕｔ［３］を選択するように制御する。第４ステージはダミーステージ１の出力信号であるＤＵＭＭＹ１を利用して、逆方向シフトを行うようにする。
【００８７】
ＶＳＥＬ１がハイレベルであり、クロック（ＣＫ）入力端にＣＫＶＢが入力されると、順方向シフト動作を実行する。即ち、前段ステージの出力Ｇｏｕｔ［３］によりセット動作を実行し、ダミーステージの出力信号であるＤＵＭＭＹ１信号によりリセット動作を実行する。
一方、ＶＳＥＬ２がハイレベルであり、クロック（ＣＫ）入力端にＣＫＶＢが入力されると、逆方向シフト動作を実行する。即ち、ＳＴＶ信号によりセット動作を実施し、前段ステージの出力信号であるＧｏｕｔ［３］信号によりリセット動作を実行する。
ダミーステージ０及びダミーステージ１の回路構成は、図１８及び図２１のダミーステージ０及びダミーステージ１と同一に構成する。
【００８８】
本発明の第２実施形態によるａ−ＴＦＴゲート駆動用シフトレジスタの順方向シフト動作を示すシミュレーション結果を図２８に示し、逆方向シフト動作を示すシミュレーション結果を図２９に示した。
図２８は、２個のダミーステージと４個のステージからなった図２４のａ−ＴＦＴゲート駆動用シフトレジスタの場合であって、ＶＳＥＬ１＝Ｖｏｆｆ、ＶＳＥＬ２＝Ｖｏｎ、ＣＫＶ＝ＣＫＶ、ＣＫ２ＶＢ＝ＣＫＶＢを印加した場合の順方向シフト動作を示す。なお、第１クロック信号（ＣＫＶ）と第２クロック信号（ＣＫＶＢ）は反対位相である。
図２９は、ＶＳＥＬ１＝Ｖｏｆｆ、ＶＳＥＬ２＝Ｖｏｎ、ＣＫＶ＝ＣＫＶＢ、ＣＫＶＢ＝ＣＫＶを印加した場合の逆方向シフト動作を示す。
【００８９】
図３０〜図３３は、本発明のさらに他の実施形態による両方向シフト機能を有するシフトレジスタを説明するための図である。具体的には、両方向シフトレジスタ動作時に、ダミーステージ０またはダミーステージ１の出力が持続されることを防止するために、開始信号（ＳＴＶ）代わりに第１段または最終ステージの出力を利用して、ダミーステージ０またはダミーステージ１をリセットさせることができる。なお、図３０は、ダミーステージ０と図１９の第１ステージの配線を示し、図３１はダミーステージ０と図２６の第１ステージの配線を示す。また、図３２は、図２０の最終ステージとダミーステージ１の配線を示し、図３３は、図２７の最終ステージとダミーステージ１の配線を示す。
【００９０】
図３０または図３１に示すように、第１ステージのインバータの出力と接続された第１ステージのプルダウントランジスタ（トランジスタＭ２）のゲートを、ダミーステージのトランジスタＭ１３を通じてダミーステージ０のホールドトランジスタ（トランジスタＭ５）のゲートを接続することにより、ダミーステージ０と第１端ステージ間を接続する。
【００９１】
Ｖｂｕｆ＝Ｖｏｎ、Ｖｄｉｓ＝Ｖｏｆｆである場合、ダミーステージ０は順方向シフト動作を実行し、ダミーステージ０のトランジスタＭ１２を通じて入力される開始信号（ＳＴＶ）によりダミーステージ０はセットされ、第１ステージの出力（ＧＯＵＴ［１］）によりリセットされる。Ｖｂｕｆ＝Ｖｏｆｆであり、Ｖｄｉｓ＝Ｖｏｎである場合、ダミーステージ０は逆方向シフト動作を実行し、第１ステージの出力（ＧＯＵＴ［１］）によりセットされ、第１ステージのインバータ出力によりダミーステージ０はリセットされる。
従って、開始信号（ＳＴＶ）代わりに第１ステージの内部制御信号（インバータ出力）を利用して、逆方向シフト動作時にダミーステージ０をリセットさせてダミーステージ０の出力が持続されることを防止することができる。
【００９２】
図３２または図３３に示すように、最終ステージのインバータの出力と接続された最終ステージのプルダウントランジスタ（トランジスタＭ２）のゲートをダミーステージのトランジスタＭ１５を通じてダミーステージ１のホールドトランジスタ（トランジスタＭ５）のゲートを接続することにより、ダミーステージ１と最終ステージ間を接続する。
【００９３】
Ｖｂｕｆ＝Ｖｏｎであり、Ｖｄｉｓ＝Ｖｏｆｆである場合、ダミーステージ１は順方向シフト動作を実行し、最終ステージの出力（ＧＯＵＴ［４］）によりセットされ、最終ステージのインバータ出力によりダミーステージ１はリセットされる。Ｖｂｕｆ＝Ｖｏｆｆであり、Ｖｄｉｓ＝Ｖｏｎである場合、ダミーステージ１は逆方向シフト動作を実行し、ダミーステージ１のトランジスタＭ１４を通じて入力された開始信号（ＳＴＶ）によりセットされ、最終ステージの出力（ＧＯＵＴ［４］）によりダミーステージ１はリセットされる。
従って、開始信号（ＳＴＶ）代わりに最終ステージの内部制御信号（インバータ出力）を利用して、順方向シフト動作時にダミーステージ１をリセットさせて、ダミーステージ１の出力が持続されることを防止することができる。
【００９４】
図３４〜図３７は、本発明のさらに別の実施形態による両方向シフト機能を有するシフトレジスタを説明するための図面である。具体的には、両方向シフトレジスタ動作時にダミーステージ０またはダミーステージ１の出力が持続されることを防止するために、開始信号（ＳＴＶ）代わりにダミーステージ０またはダミーステージ１自身の出力を利用して、ダミーステージ０またはダミーステージ１をリセットさせることができる。図３４は、ダミーステージ０と図１９の第１ステージの配線を示し、図３１はダミーステージ０と図２６の第１ステージの配線を示す。また、図３２は、図２０の最終ステージとダミーステージ１の配線を示し、図３３は、図２７の最終ステージとダミーステージ１の配線を示す。
【００９５】
図３４または図３５に示すように、ダミーステージ０の出力（ＤＵＭＭＹ０）は、ダミーステージ０のトランジスタＭ１３を通じて、ダミーステージ０のホールドトランジスタ（トランジスタＭ５）のゲートと接続され、第１ステージの出力（ＧＯＵＴ［１］）は、ダミーステージ０のバッファトランジスタ（Ｍ３）のゲートに接続される。
【００９６】
Ｖｂｕｆ＝Ｖｏｎであり、Ｖｄｉｓ＝Ｖｏｆｆである場合、ダミーステージ０は順方向シフト動作を実行させ、ダミーステージ０のトランジスタＭ１２を通じて入力される開始信号（ＳＴＶ）によりダミーステージ０はセットされ、第１ステージの出力（ＧＯＵＴ［１］）によりリセットされる。Ｖｂｕｆ＝Ｖｏｆｆであり、Ｖｄｉｓ＝Ｖｏｎである場合、ダミーステージ０は逆方向シフト動作を実行させ、第１ステージの出力（ＧＯＵＴ［１］）によりセットされ、ダミーステージ０自身の出力（ＤＵＭＭＹ０）によりダミーステージ０はリセットされる。
従って、開始信号（ＳＴＶ）代わりにダミーステージ０の出力（ＤＵＭＭＹ０）により、逆方向シフト動作時にダミーステージ０をリセットさせ、ダミーステージ０の出力が持続されることを防止することができる。
【００９７】
図３６または図３７に示すように、ダミーステージ１の出力（ＤＵＭＭＹ１）は、ダミーステージ１のトランジスタＭ１５を通じてダミーステージ１のホールドトランジスタ（トランジスタＭ５）のゲートと接続され、最終ステージの出力（ＧＯＵＴ［４］）は、ダミーステージ１のバッファトランジスタＭ３のゲートに印加することにより、ダミーステージ１と最終ステージとを接続することができる。
【００９８】
Ｖｂｕｆ＝Ｖｏｎであり、Ｖｄｉｓ＝Ｖｏｆｆである場合、ダミーステージ１は順方向シフト動作を実現させ、最終ステージの出力（ＧＯＵＴ［４］）によりセットされ、最終ステージのインバータ出力によりダミーステージ１はリセットされる。Ｖｂｕｆ＝Ｖｏｆｆであり、Ｖｄｉｓ＝Ｖｏｎである場合、ダミーステージ１は逆方向シフト動作を実行させ、ダミーステージ１のトランジスタＭ１４を通じて入力された開始信号（ＳＴＶ）によりセットされ、最終ステージの出力（ＧＯＵＴ［４］）によりダミーステージ１はリセットされる。
従って、開始信号（ＳＴＶ）代わりに最終ステージの内部制御信号（インバータ出力）を利用して、順方向シフト動作時にダミーステージ１をリセットさせ、ダミーステージ１の出力が持続されることを防止することができる。
【００９９】
上記においては、液晶表示パネルのゲートラインを駆動するためのシフトレジスタについて説明したが、本発明は、有機ＥＬディスプレイパネル（ｏｒｇａｎｉｃ ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ ｄｉｓｐｌａｙ ｐａｎｅｌ）のスキャンラインを駆動する場合にも適用することができる。
【０１００】
【発明の効果】
本発明によると、複数のステージと、これらステージの最終ステージをリセットするための一つのダミーステージとを有するシフトレジスタにおいて、ダミーステージをリセットするための信号を最終ステージ、より詳細には、インバータ動作を実施するプルダウン駆動部から提供する。また、ダミーステージをリセットするための信号を、ダミーステージのダミー出力信号から提供する。したがって、ディスプレイブランキング区間が長くなっても、消費電力を節電することができ、配線空間を節約することができ、スキャン開始信号（ＳＴＶ）の配線による寄生容量による第１クロック（ＣＫＶ）及び第２クロック（ＣＫＶＢ）の消費電力増加を解決することができる。
【０１０１】
また、本発明によると、２個のダミーステージを設けて２個のシフト方向選択信号を各段のステージに印加し、シフト方向選択信号に相応して２個のクロック信号に切り換えながら入力することにより、従来の問題点すなわち、シフト方向が固定されてＴＦＴ ＬＣＤ画面の表示方向を変えることができなかった問題を解決した。これにより、ＴＦＴ ＬＣＤ画面の上下反転が必要である場合、別途の逆方向シフト動作のための追加回路なしに簡単な回路構成によりＴＦＴ ＬＣＤ画面の上下反転機能を実現することができる。
【０１０２】
以上、本発明を詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できるであろう。
【図面の簡単な説明】
【図１】ｐｏｌｙ−ＴＦＴ ＬＣＤのＴＦＴ基板の構成を示す概略図である。
【図２】従来のａ−Ｓｉ ＬＣＤのＴＦＴ基板の構成を示す概略図である。
【図３】本発明によるａ−Ｓｉ ＴＦＴ液晶表示装置の分解斜視図を示す。
【図４】本発明によるａ−Ｓｉ ＴＦＴ ＬＣＤのＴＦＴ基板の構成を示す図である。
【図５】図４のデータ駆動回路のシフトレジスタのＮ番目ステージのブロック図である。
【図６】図４のゲート駆動回路に用いられるシフトレジスタを説明するためのブロック図である。
【図７】図６に示すシフトレジスタの各ステージの具体的な構成を示す回路図である。
【図８】図７の回路の波形図である。
【図９】図６のシフトレジスタにおける駆動波形図である。
【図１０】図７のシフトレジスタのＮ番目及び（Ｎ＋１）番目のステージを説明するための図である。
【図１１】図７のシフトレジスタにおいてステージが５個であり、縦端に１個のダミーステージを有するシフトレジスタによるシミュレーション結果を説明するための波形図である。
【図１２】本発明の一実施形態によるシフトレジスタのＮ番目及び（Ｎ＋１）番目のステージを説明するための図である。
【図１３】図１２の回路におけるシミュレーション結果を説明するための図である。
【図１４】本発明の他の実施形態によるシフトレジスタのＮ番目及び（Ｎ＋１）番目のステージを説明するための図である。
【図１５】図１４の回路におけるシミュレーション結果を説明するための図である。
【図１６】本発明の望ましい他の実施形態によるａ−Ｓｉ ＴＦＴ ＬＣＤのゲート駆動回路を構成する両方向シフト機能を有するシフトレジスタのブロック図である。
【図１７】図１６のシフトレジスタの第２及び第３ステージの具体回路図である。
【図１８】図１６のシフトレジスタのダミーステージ０の具体回路図である。
【図１９】図１６のシフトレジスタの第１ステージの具体回路図である。
【図２０】図１６のシフトレジスタの第４ステージの具体回路図である。
【図２１】図１６のシフトレジスタのダミーステージ１の具体回路図である。
【図２２】図１６の各ステージの順方向シフト動作を示すシミュレーション出力波形図である。
【図２３】図１６の各ステージの逆方向シフト動作を示すシミュレーション出力波形図である。
【図２４】本発明の望ましい他の実施形態によるａ−Ｓｉ ＴＦＴ ＬＣＤのゲート駆動回路を構成する両方向シフト機能を有するシフトレジスタのブロック図である。
【図２５】図２４のシフトレジスタの第２及び第３ステージの具体回路図である。
【図２６】図２４のシフトレジスタの第１ステージの具体回路図である。
【図２７】図２４のシフトレジスタの第４ステージの具体回路図である。
【図２８】図２４の各ステージの順方向シフト動作を示すシミュレーション出力波形図である。
【図２９】図２４の各ステージの逆方向シフト動作を示すシミュレーション出力波形図である。
【図３０】本発明のさらに他の実施形態による両方向シフト機能を有するシフトレジスタを説明するための図である。
【図３１】本発明の別の実施形態による両方向シフト機能を有するシフトレジスタを説明するための図である。
【図３２】本発明の別の実施形態による両方向シフト機能を有するシフトレジスタを説明するための図である。
【図３３】本発明の他の実施形態による両方向シフト機能を有するシフトレジスタを説明するための図である。
【図３４】本発明の他の実施形態による両方向シフト機能を有するシフトレジスタを説明するための図面である。
【図３５】本発明の他の実施形態による両方向シフト機能を有するシフトレジスタを説明するための図面である。
【図３６】本発明の他の実施形態による両方向シフト機能を有するシフトレジスタを説明するための図面である。
【図３７】本発明の他の実施形態による両方向シフト機能を有するシフトレジスタを説明するための図面である。
【符号の説明】
１００ 液晶表示装置
１１０ 液晶表示パネル
１１２ 液晶表示パネル
１１６ 可撓性プリント回路基板
１１８ 制御及びデータ駆動チップ
１２０ バックライトアセンブリ
１２２ ランプアセンブリ
１２４ 導光板
１２６ 光学シート
１２８ 反射板
１２９ モールドフレーム
１３０ シャーシ
１４０ カバー
１５０ 表示セルアレイ回路
１６０ データ駆動回路
１６９ ゲート駆動回路外部接続端子部
１７０ ゲート駆動回路
１７１ プルアップ部
１７２ プルダウン部
１７３ プルアップ駆動部
１７４ プルダウン駆動部

Claims (38)

1. シフトレジスタにおいて、
   従属接続された複数のステージであって、奇数番目ステージには、第１クロックと、前記第１クロックが印加されても当該ステージが出力しないようにするための第１制御信号とが提供され、偶数番目ステージには、前記第１クロックに位相反転された第２クロックと、前記第２クロックが引火されても当該ステージが出力しないようにするための第２制御信号とが提供され、前記第１クロックまたは前記第２クロックを第１時間遅延させてスキャンライン駆動信号として順次出力する複数のステージと、
   前記複数のステージの最終ステージのスキャンライン駆動信号を非活性化させるためのダミー出力信号を生成し、前記ダミー出力信号の発生から第２時間の遅延後、前記ダミー出力信号を非活性化させるダミーステージと
   を含むことを特徴とするシフトレジスタ。
2. 請求項１記載のシフトレジスタにおいて、前記ステージはそれぞれ、
   該ステージの出力端子に、前記第１及び第２クロックのうちの対応するクロックを提供するプルアップ部と、
   前記出力端子に第１電源電圧を提供するプルダウン部と、
   前段ステージのスキャンライン駆動信号に応じて前記プルアップ部をターンオンさせ、前記第１制御信号または第２制御信号に応じて前記プルアップ部をターンオフさせるプルアップ駆動部と、
   前記前段ステージのスキャンライン駆動信号に応じて前記プルダウン部をターンオフさせ、前記第１制御信号または第２制御信号に応じて前記プルダウン部をターンオンさせるプルダウン駆動部と
   を含むことを特徴とするシフトレジスタ。
3. 請求項１記載のシフトレジスタにおいて、前記ダミーステージは、
   ダミー出力端子に前記第１及び第２クロックのうちの対応するクロックを提供するダミープルアップ部と、
   前記ダミー出力端子に前記第１制御信号を提供するダミープルダウン部と、
   最終ステージのスキャンライン駆動信号に応じて前記ダミープルアップ部をターンオンさせ、前記ダミープルアップ部を介して提供される前記第１及び第２クロックのうちの対応するクロックに応じて前記ダミープルアップ部をターンオフさせるダミープルアップ駆動部と、
   前記最終ステージのスキャンライン駆動信号に応じて前記ダミープルダウン部をターンオフさせ、前記第１制御信号または第２制御信号に応じて前記ダミープルダウン部をターンオンさせるダミープルダウン駆動部と
   を含むことを特徴とするシフトレジスタ。
4. 請求項３記載のシフトレジスタにおいて、前記ダミープルアップ駆動部は、
   前記ダミープルアップ部の第１入力ノードと前記ダミー出力端子に接続されたキャパシタと、
   ドレインが前記第１電源電圧の供給を受け、ゲートが前記最終ステージのスキャンライン駆動信号の提供を受け、ソースが前記ダミープルアップ部の第１入力ノードに接続された第１トランジスタと、
   ドレインが前記ダミープルアップ部の第１入力ノードに接続され、ゲートが前記ダミープルダウン部の第２入力ノードに接続され、ソースが前記第１電源電圧の提供を受ける第２トランジスタと、
   ドレインが前記ダミープルアップ部の第１入力ノードに接続され、ゲートが前記ダミープルアップ部の第２出力端子に接続され、ソースが前記第１電源電圧の提供を受ける第３トランジスタと
   を含むことを特徴とするシフトレジスタ。
5. シフトレジスタにおいて、
   従属接続された複数のステージであって、奇数番目ステージには、第１クロックと、前記第１クロックが印加されても当該ステージが出力しないようにするための第１制御信号とが提供され、偶数番目ステージには、前記第１クロックに位相反転された第２クロックと、前記第２クロックが印加されても当該ステージが出力しないようにするための第２制御信号とが提供され、前記第１クロックまたは前記第２クロックを第１時間遅延させてスキャンライン駆動信号として順次出力する複数のステージと、
   前記複数のステージの最終ステージに接続され、スキャンライン駆動信号を非活性化させるためのダミー出力信号を生成するダミーステージであって、前記最終ステージの制御信号に応じて前記ダミー出力信号の発生から第２時間の遅延後、前記ダミー出力信号を非活性化させるダミーステージと
   を含むことを特徴とするシフトレジスタ。
6. 請求項５記載のシフトレジスタにおいて、前記ステージはそれぞれ、
   該ステージの出力端子に、前記第１及び第２クロックのうちの対応するクロックを提供するプルアップ部と、
   前記出力端子に第１電源電圧を提供するプルダウン部と、
   前段ステージのスキャンライン駆動信号に応じて前記プルアップ部をターンオンさせ、前記第１制御信号または第２制御信号に応じて前記プルアップ部をターンオフさせるプルアップ駆動部と、
   前記前段ステージのスキャンライン駆動信号に応じて前記プルダウン部をターンオフさせ、前記第１制御信号または第２制御信号に応じて前記プルダウン部をターンオンさせるプルダウン駆動部と
   を含むことを特徴とするシフトレジスタ。
7. 請求項５記載のシフトレジスタにおいて、前記ダミーステージは、
   ダミー出力端子に前記第１及び第２クロックのうちの対応するクロックを提供するダミープルアップ部と、
   前記ダミー出力端子に前記第１制御信号を提供するダミープルダウン部と、
   最終ステージのスキャンライン駆動信号に応じて前記ダミープルアップ部をターンオンさせ、前記最終ステージの前記プルダウン駆動部がターンオフされたときに前記ダミープルアップ部をターンオフさせるダミープルアップ駆動部と、
   前記最終ステージのスキャンライン駆動信号に応じて前記ダミープルダウン部をターンオフさせ、前記第１制御信号または第２制御信号に応じて前記ダミープルダウン部をターンオンさせるダミープルダウン駆動部と
   を含むことを特徴とするシフトレジスタ。
8. 請求項７記載のシフトレジスタにおいて、前記ダミープルアップ駆動部は、
   前記ダミープルアップ部の第１入力ノードと前記ダミー出力端子に接続されたキャパシタと、
   ドレインが前記第１電源電圧の供給を受け、ゲートが前段ステージのスキャンライン駆動信号の提供を受け、ソースが前記ダミープルアップ部の第１入力ノードに接続された第１トランジスタと、
   ドレインが前記ダミープルアップ部の前記第１入力ノードに接続され、ゲートが前記ダミープルダウン部の第２入力ノードに接続され、ソースが前記第１電源電圧の提供を受ける第２トランジスタと、
   ドレインが前記ダミープルアップ部の前記第１入力ノードに接続され、ゲートが前記最終ステージの前記ダミープルダウン駆動部の第２出力端子に接続され、ソースが前記第１電源電圧の提供を受ける第３トランジスタと
   を含むことを特徴とするシフトレジスタ。
9. 透明基板上に形成された表示セルアレイ、データ駆動回路、ゲート駆動回路を含む液晶表示装置であって、前記表示セルアレイは前記ゲート駆動回路に結合された複数のデータラインと、前記データ駆動回路に結合された複数ゲートラインとを含み、各々のデータライン及びゲートラインに接続された複数のスイッチング素子を含む液晶表示装置において、前記ゲート駆動回路は、
   従属接続された複数のステージであって、奇数番目ステージには、第１クロックと、前記第１クロックが印加されても当該ステージが出力しないようにするための第１制御信号とが提供され、偶数番目ステージには、前記第１クロックに位相反転された第２クロックと、前記第２クロックが引火されても当該ステージが出力しないようにするための第２制御信号とが提供され、前記第１クロックまたは前記第２クロックを第１時間遅延させてスキャンライン駆動信号として順次出力する複数のステージと、
   前記複数のステージの最終ステージのスキャンライン駆動信号を非活性化させるためのダミー出力信号を生成し、前記ダミー出力信号の発生から第２時間の遅延後、前記ダミー出力信号を非活性化させるダミーステージと
   を含むことを特徴とする液晶表示装置。
10. 請求項９記載の液晶表示装置において、前記ステージはそれぞれ、
    該ステージの出力端子に、前記第１及び第２クロックのうちの対応するクロックを提供するプルアップ部と、
    前記出力端子に第１電源電圧を提供するプルダウン部と、
    前段ステージのスキャンライン駆動信号に応じて前記プルアップ部をターンオンさせ、前記第１制御信号または第２制御信号に応じて前記プルアップ部をターンオフさせるプルアップ駆動部と、
    前記前段ステージのスキャンライン駆動信号に応じて前記プルダウン部をターンオフさせ、前記第１制御信号または第２制御信号に応じて前記プルダウン部をターンオンさせるプルダウン駆動部と
    を含むことを特徴とする液晶表示装置。
11. 透明基板上に形成された表示セルアレイ、データ駆動回路、ゲート駆動回路を含む液晶表示装置であって、前記表示セルアレイは前記ゲート駆動回路に結合された複数のデータラインと、前記データ駆動回路に結合された複数ゲートラインを含み、各々のデータライン及びゲートラインに接続された複数のスイッチング素子を含む液晶表示装置において、前記ゲート駆動回路は、
    従属接続された複数のステージであって、奇数番目ステージには、第１クロックと、前記第１クロックが印加されても当該ステージが出力しないようにするための第１制御信号とが提供され、偶数番目ステージには、前記第１クロックに位相反転された第２クロックと、前記第２クロックが印加されても当該ステージが出力しないようにするための第２制御信号とが提供され、前記第１クロックまたは前記第２クロックを第１時間遅延させてスキャンライン駆動信号として順次出力する複数のステージと、
    前記複数のステージの最終ステージに接続され、スキャンライン駆動信号を非活性化させるためのダミー出力信号を生成するダミーステージであって、前記最終ステージの制御信号に応じて前記ダミー出力信号の発生から第２時間の遅延後、前記ダミー出力信号を非活性化させるダミーステージと
    を含むことを特徴とするシフトレジスタ。
12. 請求項１１記載の液晶表示装置において、前記ステージはそれぞれ、
    該ステージの出力端子に、前記第１及び第２クロックのうちの対応するクロックを提供するプルアップ部と、
    前記出力端子に第１電源電圧を提供するプルダウン部と、
    前段ステージのスキャンライン駆動信号に応じて前記プルアップ部をターンオンさせ、前記第１制御信号または第２制御信号に応じて前記プルアップ部をターンオフさせるプルアップ駆動部と、
    前記前段ステージのスキャンライン駆動信号に応じて前記プルダウン部をターンオフさせ、前記第１制御信号または第２制御信号に応じて前記プルダウン部をターンオンさせるプルダウン駆動部と
    を含むことを特徴とするシフトレジスタ。
13. ディスプレイパネルに複数のスキャンライン駆動信号を提供してスキャンラインを駆動する方法において、
    スキャン開始信号の入力を受けて第１スキャンライン駆動信号を発生させ、第２スキャンライン駆動信号に応答して前記第１スキャンライン駆動信号を非活性化させるステップと、
    Ｎを２以上の整数とするとき、第Ｎ−１スキャンライン駆動信号の入力を受けて第Ｎスキャンライン駆動信号を発生させ、第Ｎ＋１スキャンライン駆動信号に応じて前記第Ｎスキャンライン駆動信号を非活性化させるステップと、
    最終の直前のスキャンライン駆動信号により最終スキャンライン駆動信号を発生させるステップと、
    前記最終スキャンライン駆動信号に応じて制御信号を発生させて最終スキャンライン駆動信号を非活性化させるステップと、
    前記制御信号に応答して、所定時間遅延後に、前記制御信号を非活性化させるステップと
    を含むことを特徴とするスキャンライン駆動方法。
14. ディスプレイパネルに複数のスキャンライン駆動信号を提供して複数のスキャンラインを駆動する方法において、
    スキャン開始信号の入力を受けて第１スキャンライン駆動信号を発生させ、第２スキャンライン駆動信号に応答して前記第１スキャンライン駆動信号を非活性化させるステップと、
    Ｎを２以上の整数とするとき、第Ｎ−１スキャンライン駆動信号の入力を受けて第Ｎスキャンライン駆動信号を発生させ、第Ｎ＋１スキャンライン駆動信号に応答して前記第Ｎスキャンライン駆動信号を非活性化させるステップと、
    最終の直前のスキャンライン駆動信号により最終スキャンライン駆動信号を発生させるステップと、
    前記最終スキャンライン駆動信号に応答してダミー出力信号を発生させて最終スキャンライン駆動信号を非活性化させるステップと、
    前記最終スキャンライン駆動信号の第１信号レベルと実質的に同一である第２信号レベルを有する制御信号に応答して前記ダミー出力信号を非活性化させるステップと
    を含むことを特徴とするスキャンライン駆動方法。
15. 請求項１４記載のスキャンライン駆動方法において、前記ダミー出力信号を非活性化させるステップは、
    前記最終スキャンライン駆動信号が出力されるの間に、前記ダミー出力信号に応答して前記制御信号を前記第１信号レベルに遷移させるステップと、
    前記第１信号レベルに遷移した制御信号に応答して所定時間遅延後、前記ダミー出力信号を非活性化させるステップと
    を含むことを特徴とするスキャンライン駆動方法。
16. 従属的に接続された複数のステージのうち、奇数番目ステージには第１クロック信号が提供され、偶数番目ステージには前記第１クロック信号と位相が反転された第２クロック信号が提供されるシフトレジスタにおいて、
    第１選択信号が第１レベルである場合に順方向シフト動作を実行し、第２選択信号が前記第１レベルである場合に逆方向シフト動作を実行する第１ステージと、
    前記第１選択信号が前記第１レベルである場合に順方向シフト動作を実行し、第２選択信号が前記第１レベルである場合に逆方向シフト動作を実行する複数個の中間端ステージと、
    前記第１選択信号が第１レベルである場合に順方向シフト動作を実行し、第２選択信号が前記第１レベルである場合に逆方向シフト動作を実行する最終ステージと、
    前記順方向シフト動作時に前記最終ステージをリセットさせる第１ダミーステージと、
    前記逆方向シフト動作時に前記第１ステージをリセットさせる第２ダミーステージと
    を含み、両方向シフト機能を有することを特徴とするシフトレジスタ。
17. 請求項１６記載のシフトレジスタにおいて、前記第１選択信号は、前記第２選択信号と相補的関係であることを特徴とするシフトレジスタ。
18. 請求項１６記載のシフトレジスタにおいて、前記第１選択信号及び第２選択信号は、前記第１及び第２クロック信号の電位より高いことを特徴とするシフトレジスタ。
19. 請求項１６記載のシフトレジスタにおいて、前記第１選択信号及び第２選択信号に応じて前記第１及び第２クロック信号を変えて入力することにより、前記シフトレジスタのシフト方向が変更されることを特徴とするシフトレジスタ。
20. 請求項１６記載のシフトレジスタにおいて、前記シフトレジスタは複数のトランジスタを含み、外トランジスタは、ａ−Ｓｉ ＮＭＯＳ ＴＦＴにより構成することを特徴とするシフトレジスタ。
21. 従属的に接続された複数のステージのうち、奇数番目ステージには第１クロック信号が提供され、偶数番目ステージには前記第１クロック信号と位相が反転された第２クロック信号が提供されるシフトレジスタにおいて、
    第１選択信号が第１レベルである場合にスキャン開始信号の入力を受けて第１スキャンライン駆動信号を発生させる第１ステージであって、該第１スキャンライン駆動信号を第２ステージから発生された第２スキャンライン駆動信号に応答して非活性化させ、第２選択信号が前記第１レベルである場合に前記第２スキャンライン駆動信号に応答して前記第１スキャンライン駆動信号を発生させ、第２ダミー出力信号に応答して前記第１スキャンライン駆動信号を非活性化させる第１ステージと、
    複数個の中間ステージであって、Ｎを２以上の整数とするとき、前記第１選択信号が前記第１レベルである場合に第（Ｎ−１）ステージのスキャンライン駆動信号に応答して第Ｎスキャンライン駆動信号を発生させ、第（Ｎ＋１）ステージのスキャンライン駆動信号に応答して前記第Ｎスキャンライン駆動信号を非活性化させ、前記第２選択信号が前記第１レベルである場合、前記第（Ｎ＋１）ステージのスキャンライン駆動信号に応答して第Ｎスキャンライン駆動信号を発生させ、第（Ｎ−１）ステージのスキャンライン駆動信号に応答して第Ｎスキャンライン駆動信号を非活性化させる、複数個の中間ステージと、
    前記第１選択信号が前記第１レベルである場合、最終直前ステージのスキャンライン駆動信号に応答して最終スキャンライン駆動信号を発生させ、第１ダミー出力信号に応答して前記最終スキャンライン駆動信号を非活性化させ、前記第２選択信号が前記第１レベルである場合、前記スキャン開始信号に応答して前記最終スキャンライン駆動信号を発生させ、前記最終直前ステージのスキャンライン駆動信号に応答して前記最終スキャンライン駆動信号を非活性化させる最終ステージと、
    前記第１クロック信号及び前記最終ステージから前記最終スキャンライン駆動信号の入力を受けて第１ダミー出力信号を発生し、前記スキャン開始信号に応答して前記第１ダミー出力信号を非活性化させる第１ダミーステージと、
    前記第２クロック信号及び前記第１ステージから前記第１スキャンライン駆動信号の入力を受けて第２ダミー出力信号を発生し、前記スキャン開始信号に応答して前記第２ダミー出力信号を非活性化させる第２ダミーステージと
    を含み、両方向シフト機能を有することを特徴とするシフトレジスタ。
22. 請求項２１記載のシフトレジスタにおいて、前記第１ステージは、
    該第１ステージの出力端子に前記第１スキャンライン駆動信号を提供するプルアップトランジスタと、
    前記出力端子に第１電源電圧を提供するプルダウントランジスタと、
    前記第１選択信号が前記第１レベルである場合、第１選択トランジスタを通じて入力された前記スキャン開始信号に応じて前記プルアップトランジスタをターンオンさせ、前記第２選択信号が前記第１レベルである場合、第２選択トランジスタを通じて入力された前記第２ダミー出力信号に応答して前記プルアップトランジスタをターンオフさせる第１プルアップ駆動トランジスタと、
    前記第２選択信号が前記第１レベルである場合、第２スキャンライン駆動信号に応答して前記プルアップトランジスタをターンオンさせ、前記第１選択信号が前記第１レベルである場合、前記第２スキャンライン駆動信号に応答して前記プルアップトランジスタをターンオフさせる第２プルアップ駆動トランジスタと、
    前記スキャン開始信号または前記第２ダミー出力信号に応答して前記プルダウントランジスタをターンオフさせ、前記第２スキャンライン駆動信号に応答して前記プルダウントランジスタをターンオンさせるプルダウン駆動部と、
    前記プルアップトランジスタがターンオンされた場合にターンオフされる第３プルアップ駆動トランジスタと
    を含むことを特徴とするシフトレジスタ。
23. 請求項２１記載のシフトレジスタにおいて、前記第Ｎステージは、
    該ステージの出力端子に前記第Ｎスキャンライン駆動信号を提供するプルアップトランジスタと、
    前記出力端子に第１電源電圧を提供するプルダウントランジスタと、
    前記第１選択信号が前記第１レベルである場合、第（Ｎ−１）ステージのスキャンライン駆動信号に応答して前記プルアップトランジスタをターンオンさせ、前記第２選択信号が前記第１レベルである場合、前記第（Ｎ−１）ステージのスキャンライン駆動信号に応答して前記プルアップトランジスタをターンオフさせる第１プルアップ駆動トランジスタと、
    前記第２選択信号が前記第１レベルである場合、第（Ｎ＋１）ステージのスキャンライン駆動信号に応答して前記プルアップトランジスタをターンオンさせ、前記第１選択信号が前記第１レベルである場合、前記第（Ｎ＋１）ステージのスキャンライン駆動信号に応答して前記プルアップトランジスタをターンオフさせる第２プルアップ駆動トランジスタと、
    前記第（Ｎ−１）ステージのスキャンライン駆動信号に応答して前記プルダウントランジスタをターンオフさせ、第（Ｎ＋１）ステージのスキャンライン駆動信号の先端に応答して前記プルダウントランジスタをターンオンさせるプルダウン駆動部と、
    前記プルアップトランジスタがターンオンされた場合、ターンオフされる第３プルアップ駆動トランジスタと
    を含むことを特徴とするシフトレジスタ。
24. 請求項２１記載のシフトレジスタにおいて、前記最終ステージは、
    該ステージの出力端子に前記最終スキャンライン駆動信号を提供するプルアップトランジスタと、
    前記出力端子に第１電源電圧を提供するプルダウントランジスタと、
    前記第１選択信号が前記第１レベルである場合、前記最終直前ステージのスキャンライン駆動信号に応答して前記プルアップトランジスタをターンオンさせ、前記第２選択信号が前記第１レベルである場合、前記最終直前ステージのスキャンライン駆動信号に応答して前記プルアップトランジスタをターンオフさせる第１プルアップ駆動トランジスタと、
    前記第２選択信号が前記第１レベルである場合、第３選択トランジスタを通じて入力された前記スキャン開始信号に応答して前記プルアップトランジスタをターンオンさせ、前記第１選択信号が前記第１レベルである場合、第４選択トランジスタを通じて入力された前記第１ダミー出力信号に応答して前記プルアップトランジスタをターンオフさせる第２プルアップ駆動トランジスタと、
    前記最終直前のスキャンライン駆動信号に応答して前記プルダウントランジスタをターンオフさせ、前記第１ダミー出力信号及び前記スキャン開始信号に応答して前記プルダウントランジスタをターンオンさせるプルダウン駆動部と、
    前記プルアップトランジスタがターンオンされた場合にターンオフされる第３プルアップ駆動トランジスタと
    を含むことを特徴とするシフトレジスタ。
25. 請求項２１記載のシフトレジスタにおいて、前記第１ダミーステージは、
    該ダミーステージの出力端子を通じて前記第１ダミー出力信号を提供するプルアップトランジスタと、
    前記出力端子に第１電源電圧を提供するプルダウントランジスタと、
    前記最終ステージのスキャンライン駆動信号に応答して前記プルアップトランジスタをターンオンさせる第１プルアップ駆動トランジスタと、
    前記スキャン開始信号に応答して前記プルアップトランジスタをターンオフさせる第２プルアップ駆動トランジスタと、
    前記第１シフトトランジスタの第１スキャンライン駆動信号に応答して前記プルダウントランジスタをターンオフさせ、前記スキャン開始信号に応答して前記プルダウントランジスタをターンオンさせるプルダウン駆動部と、
    前記プルアップトランジスタがターンオンされた場合にターンオフされる第３プルアップ駆動トランジスタと
    を含むことを特徴とするシフトレジスタ。
26. 請求項２１記載のシフトレジスタにおいて、前記第２ダミーステージは、
    該ダミーステージの出力端子を通じて前記第２ダミー出力信号を提供するプルアップトランジスタと、
    前記出力端子に第１電源電圧を提供するプルダウントランジスタと、
    前記第１ステージのスキャンライン駆動信号に応答して前記プルアップトランジスタをターンオンさせる第１プルアップ駆動トランジスタと、
    前記スキャン開始信号に応答して前記プルアップトランジスタをターンオフさせる第２プルアップ駆動トランジスタと、
    前記第１シフトトランジスタのスキャンライン駆動信号に応答して前記プルダウントランジスタをターンオフさせ、前記スキャン開始信号に応答して前記プルダウントランジスタをターンオンさせるプルダウン駆動部と、
    前記プルアップトランジスタがターンオンされた場合にターンオフされる第３プルアップ駆動トランジスタと
    を含むことを特徴とするシフトレジスタ。
27. 請求項２１記載のシフトレジスタにおいて、前記第１選択信号は、前記第２選択信号と相補的関係であることを特徴とするシフトレジスタ。
28. 請求項２１記載のシフトレジスタにおいて、前記第１選択信号及び第２選択信号は、前記第１及び第２クロック信号の電位より高いことを特徴とするシフトレジスタ。
29. 請求項２１記載のシフトレジスタにおいて、前記第１選択信号及び第２選択信号に応じて前記第１及び第２クロック信号を変えて入力することにより、前記シフトレジスタのシフト方向が変更されることを特徴とするシフトレジスタ。
30. 請求項２１記載のシフトレジスタにおいて、該シフトレジスタは複数のトランジスタを含み、該トランジスタはａ−Ｓｉ ＮＭＯＳ ＴＦＴにより構成されることを特徴とするシフトレジスタ。
31. 透明基板上に形成された表示セルアレイ、データ駆動回路、ゲート駆動回路を含み、前記表示セルアレイは前記ゲート駆動回路に結合された複数のデータラインと、前記データ駆動回路に結合された複数ゲートラインを含み、各々のデータライン及びゲートラインに接続された複数のスイッチング素子を含む液晶表示装置において、前記ゲート駆動回路は、
    従属接続された第１、第２、・・・、最終ステージからなる複数のステージであって、奇数番目ステージには第１クロック信号が提供され、偶数番目ステージには前記第１クロックと位相が反転された第２クロック信号が提供され、第１選択信号が第１レベルである場合に順方向シフト動作を実行し、第２選択信号が前記第１レベルである場合に逆方向シフト動作を実行する複数のステージと、
    前記順方向シフト動作時に最終ステージをリセットさせる第１ダミーステージと、
    前記逆方向シフト動作時に前記第１ステージをリセットさせる第２ダミーステージと
    を含み、両方向シフト機能を有することを特徴とする液晶表示装置。
32. 透明基板上に形成された表示セルアレイ、データ駆動回路、ゲート駆動回路を含み、前記表示セルアレイは前記ゲート駆動回路に結合された複数のデータラインと、前記データ駆動回路に結合された複数ゲートラインを含み、各々のデータライン及びゲートラインに接続された複数のスイッチング素子を含む液晶表示装置において、前記ゲート駆動回路は、
    従属的に接続された第１、第２、・・・、第Ｎ、・・・最終ステージからなり（Ｎは２以上の整数）、奇数番目ステージには第１クロック信号が提供され、偶数番目ステージには前記第１クロック信号と位相が反転された第２クロック信号が提供される複数のステージであって、
    第１ステージは、第１選択信号が第１レベルである場合、スキャン開始信号の入力を受けて第１ゲートライン駆動信号を発生させ、第２ステージから発生された第２ゲートライン駆動信号に応答して前記第１ゲートライン駆動信号を非活性化させ、第２選択信号が前記第１レベルである場合、前記第２ゲートライン駆動信号の入力を受けて前記第１ゲートライン駆動信号を発生させ、第２ダミー出力信号に応答して前記第１ゲートライン駆動信号を非活性化させるよう構成され、
    第Ｎステージは、前記第１選択信号が前記第１レベルである場合、第（Ｎ−１）ステージのゲートライン駆動信号の入力を受けて第Ｎゲートライン駆動信号を発生させ、第Ｎ＋１ステージのゲートライン駆動信号に応答して前記第Ｎゲートライン駆動信号を非活性化させ、前記第２選択信号が前記第１レベルである場合、第（Ｎ＋１）ステージのゲートライン駆動信号の入力を受けて、第Ｎゲートライン駆動信号を発生させ、第（Ｎ−１）ステージのスキャンライン駆動信号に応答して前記第Ｎスキャンライン駆動信号を非活性化させるよう構成され、
    最終ステージは、前記第１選択信号が前記第１レベルである場合、最終直前ステージのゲートライン駆動信号により最終ゲートライン駆動信号を発生させ、第１ダミー出力信号に応答して前記最終ゲートライン駆動信号を非活性化させ、前記第２選択信号が前記第１レベルである場合、前記スキャン開始信号により前記最終ゲートライン駆動信号を発生させ、前記最終直前ステージのゲートライン駆動信号に応答して前記最終ゲートライン駆動信号を非活性化させるよう構成されている複数のステージと、
    前記第１クロック信号及び前記最終ステージからの前記最終ゲートライン駆動信号の入力を受けて第１ダミー出力信号を発生し、前記スキャン開始信号に応答して前記第１ダミー出力信号を非活性化させる第１ダミーステージと、
    前記第２クロック信号及び前記第１ステージから前記第１ゲートライン駆動信号の入力を受けて第２ダミー出力信号を発生し、前記スキャン開始信号に応答して前記第２ダミー出力信号を非活性化させる第２ダミーステージと
    を含むことを特徴とするシフトレジスタ。
33. 下部透明基板と上部透明基板との間に液晶を封入した液晶表示モジュールを有する液晶表示装置において、
    前記下部透明基板上に形成され、複数のデータラインと複数のゲートラインを含み、複数のスイッチング素子それぞれが対応するデータライン及びゲートライン対に接続された表示セルアレイと、
    前記下部透明基板上に形成され、複数のステージ、前記複数のステージのうちの最終ステージのゲートライン駆動信号を非活性化させるための第１ダミーステージ、及び、前記複数のステージのうちの第１ステージの第１ゲートライン駆動信号を非活性化させるための第２ダミーステージを備えることにより、前記複数のゲートラインを順方向または逆方向に順次的に出力する両方向シフト動作を実施するゲート駆動回路と、
    前記下部透明基板上に形成され、データ入力端子とデータライン間にドレイン及びソースが各々接続され、ゲートがブロック選択端子に共通に接続された複数の駆動トランジスタにより構成された複数のデータラインブロックと、
    複数のステージが従属接続され、その第１ステージにはブロック選択スキャン開始信号が入力端子に結合され、各ステージの出力信号により前記複数のデータラインブロックを順次に選択するデータ駆動シフトレジスタを含むデータ駆動回路と、
    制御及びデータ駆動チップが実装され、前記ゲート駆動回路及びデータ駆動回路の各入力端子に制御信号及びデータ信号を提供する可撓性プリント回路基板とを含むことを特徴とする液晶表示装置。
34. ディスプレイパネルの複数のスキャンラインを両方向に駆動するためのスキャンライン駆動方法において、
    第１選択信号が第１レベルである場合、順方向シフト動作を実行し、第２選択信号が前記第１レベルである場合、逆方向シフト動作を実行して第１スキャンライン駆動信号を発生させるステップと、
    第１選択信号が第１レベルである場合、順方向シフト動作を実行し、第２選択信号が前記第１レベルである場合、逆方向シフト動作を実行して第２〜第（Ｎ−１）（Ｎは４以上の自然数）のスキャンライン駆動信号を発生させるステップと、
    第１選択信号が第１レベルである場合、順方向シフト動作を実行し、第２選択信号が前記第１レベルである場合、逆方向シフト動作を実行して第Ｎスキャンライン駆動信号を発生させるステップと、
    前記順方向シフト動作時に前記第Ｎスキャンラインを発生させた後、第１ダミー出力信号を発生させて前記第Ｎスキャンライン駆動信号を非活性化させるステップと、
    前記逆方向シフト動作時に前記第１スキャンライン駆動信号を発生させた後、第２ダミー出力信号を発生させて前記第１スキャンライン駆動信号を非活性化させるステップと
    を含むことを特徴とするスキャンライン駆動方法。
35. 請求項３４記載のスキャンライン駆動方法において、前記第１ダミー出力信号は、スキャン開始信号に応答して非活性化されることを特徴とするスキャンライン駆動方法。
36. 請求項３４記載のスキャンライン駆動方法において、前記第１ダミー出力信号は、前記第１ダミー出力信号により所定時間遅延された後に非活性化されることを特徴とするスキャンライン駆動方法。
37. 請求項３４記載のスキャンライン駆動方法において、前記第１ダミー出力信号は、前記Ｎスキャンライン駆動信号の第１信号レベルより小さい第２信号レベルを有する制御信号に応答して非活性化されることを特徴とするスキャンライン駆動方法。
38. ディスプレイパネルの複数のスキャンラインを両方向に駆動するためのスキャンライン駆動方法において、
    第１選択信号が第１レベルである場合、順方向シフト動作を実施するためにスキャン開始信号に応答して第１スキャンライン駆動信号を発生させ、第２スキャンライン駆動信号に応答して前記第１スキャンライン駆動信号を非活性化させ、第２選択信号が第１レベルである場合、逆方向シフト動作を実行するために前記第２スキャンライン駆動信号に応答して前記第１スキャンライン駆動信号を発生させ、第２ダミー出力信号に応答して前記第１スキャンライン駆動信号を非活性化させるステップと、
    前記第１選択信号が前記第１レベルである場合、順方向シフト動作を実行するために、それぞれの直前のスキャンライン駆動信号に応答して第２〜第（Ｎ−１）（Ｎは４以上の自然数）のスキャンライン駆動信号を発生させ、それぞれの直後のスキャンライン駆動信号に応答して前記第２〜第（Ｎ−１）のスキャンライン駆動信号を非活性化させ、前記第２選択信号が前記第１レベルである場合、逆方向シフト動作を実行するために、それぞれの直後のスキャンライン駆動信号に応答して前記第２〜第（Ｎ−１）のスキャンライン駆動信号を非活性化させるステップと、
    第１選択信号が第１レベルである場合、順方向シフト動作を実行するために、第（Ｎ−１）スキャンライン駆動信号に応答して第Ｎスキャンライン駆動信号を発生させ、第１ダミー出力信号に応答して前記第Ｎスキャンライン駆動信号を非活性化させ、前記第２選択信号が前記第１レベルである場合、逆方向シフト動作を実行するために、前記スキャン開始信号に応答して前記第Ｎスキャンライン駆動信号を発生させ、前記第（Ｎ−１）スキャンライン駆動信号に応答して前記第Ｎスキャンライン駆動信号を非活性化させるステップと、
    前記順方向シフト動作時に、前記第Ｎスキャンライン駆動信号に応答して第１ダミー出力信号を発生させ、前記第Ｎスキャンライン駆動信号を非活性化させるステップと、
    前記第１ダミー出力信号を非活性化させるステップと、
    前記逆方向シフト動作時に、前記第１スキャンライン駆動信号に応答して第２ダミー出力信号を発生させ、前記第１スキャンライン駆動信号を非活性化させるステップと、
    前記第２ダミー出力信号を非活性化させるステップと
    を含むことを特徴とするスキャンライン駆動方法。

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