JP2004005904A - シフトレジスタおよびそれを用いる表示装置 - Google Patents
シフトレジスタおよびそれを用いる表示装置 Download PDFInfo
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Abstract
【解決手段】初段のフリップフロップF1が出力信号S1を出力すると前記レベルシフタ13を不能動化し、最終段のフリップフロップFnが出力信号Snを出力すると前記レベルシフタ13を能動化する動作制御回路14を設ける。したがって、前記スタートパルスSPOが、フリップフロップF2からフリップフロップFn−1までの間を転送されている間におけるレベルシフタ13の消費電力を削減することができる。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、液晶表示装置の駆動回路などに好適に使用され、比較的低電圧の入力信号に応答して動作するシフトレジスタと、それを用いる前記液晶表示装置などの表示装置とに関する。
【0002】
【従来の技術】
前記液晶表示装置の走査信号線駆動回路やデータ信号線駆動回路では、各走査信号線へ与える走査信号を作成したり、各データ信号を映像信号からサンプリングする際のタイミングを取ったりするために、シフトレジスタが広く使用されている。
【0003】
一方、電子回路の消費電力は、周波数と、負荷容量と、電圧の2乗とに比例して大きくなる。したがって、前記液晶表示装置への映像信号を生成する回路等の該液晶表示装置に接続される回路や該液晶表示装置自体では、前記消費電力を低減するために、駆動電圧が益々低く設定される傾向にある。
【0004】
しかしながら、各画素回路や走査信号線駆動回路およびデータ信号線駆動回路などのように、広い表示面積を確保するために多結晶シリコン薄膜トランジスタで形成される回路では、基板間あるいは同一基板内においても、閾値電圧の相違が数[V]程度に達することもあるので、駆動電圧にはその閾値電圧のずれの影響を吸収するようなマージンが含まれており、該駆動電圧の低減が充分に進んでいるとは言い難い。一方、前記映像信号の生成回路のように、単結晶シリコントランジスタを用いた回路では、駆動電圧は、たとえば5[V]や3.3[V]、あるいはそれ以下の値に設定されていることが多い。
【0005】
したがって、前記映像信号の生成回路のように外部の回路から表示パネルには、シフトレジスタの駆動電圧よりも低いスタートパルスが印加されることになる。その場合、シフトレジスタには、スタートパルスを昇圧するレベルシフタが設けられる。具体的には、たとえば図12のシフトレジスタ1で示すように、シフトレジスタ部2の入力側にレベルシフタ3が設けられ、前記映像信号の生成回路からの前記5[V]程度の振幅のスタートパルスSPを、シフトレジスタ部2の駆動電圧である、たとえば15[V]程度のスタートパルスSPOに昇圧し、前記シフトレジスタ部2における初段のフリップフロップf1へ入力するように構成されている。
【0006】
前記初段のフリップフロップf1は、前記映像信号の生成回路からのクロック信号CKに同期して、昇圧後のスタートパルスSPOを次段のフリップフロップf2に転送する。このような動作が、相互に直列に接続されるフリップフロップf1,f2,…,fn−1,fnで順次行われることで、各段のフリップフロップf1,f2,…,fn−1,fnから、出力信号s1,s2,…,sn−1,snとして、選択パルスが順次出力されてゆく。
【0007】
【発明が解決しようとする課題】
図13は、前記レベルシフタ3の一構成例を示すブロック図である。このレベルシフタ3は、一対のNMOSトランジスタn1,n2と、PMOSトランジスタp1,p2と、2段のインバータinv1,inv2とを備えて構成される。前記NMOSトランジスタn1,n2のゲートは相互に接続され、ドレインはPMOSトランジスタp1,p2のドレインにそれぞれ接続され、NMOSトランジスタn1のソースは接地され、また該NMOSトランジスタn1のゲートとドレインとが接続され、NMOSトランジスタn2のソースには前記スタートパルスSPが入力される。前記PMOSトランジスタp1,p2のソースには共通に前記15[V]程度のハイレベルの駆動電圧Vccが与えられ、ゲートは共に接地される。
【0008】
したがって、PMOSトランジスタp2のドレインとNMOSトランジスタn2のドレインとの接続点である出力端からは、NMOSトランジスタn2のソースに入力されたスタートパルスSPが、前記駆動電圧Vccに昇圧されて出力される。その出力は、2段のインバータinv1,inv2で増幅されて、正転出力で前記昇圧後のスタートパルスSPOとして出力される。
【0009】
上述のように構成されるレベルシフタ3において、前記NMOSトランジスタn1,n2およびPMOSトランジスタp1,p2は、電流駆動型のレベルシフト部を構成しており、スタートパルスSPが入力されるか否かに拘わらず、PMOSトランジスタp1,p2が常時ONし、これによってNMOSトランジスタn1,n2のゲートがハイレベルとなって該NMOSトランジスタn1,n2も、常時ONして、電流が流れている。したがって、前記スタートパルスSPの振幅がNMOSトランジスタn2の閾値電圧より低い場合であっても、何ら支障なく、スタートパルスSPを昇圧することができる。
【0010】
一方、入力信号のレベルによって入力スイッチング素子が導通/遮断する電圧駆動型のレベルシフタでは、前記スタートパルスSPの振幅が入力スイッチング素子の閾値電圧より低い場合は、昇圧動作を行うことができない。しかしながら、前記電流駆動型のレベルシフタは、上述のように常時電流が流れているので、消費電力が大きいという問題がある。
【0011】
本発明の目的は、省電力化のために入力信号を小振幅としても、レベルシフタによって正常に動作することができるとともに、該レベルシフタでの消費電力を削減することができるシフトレジスタおよびそれを用いる表示装置を提供することである。
【0012】
【課題を解決するための手段】
本発明のシフトレジスタは、入力された信号を複数段のフリップフロップが順次転送してゆくシフトレジスタにおいて、前記フリップフロップの駆動電圧よりも振幅が低い前記入力信号を昇圧して、初段のフリップフロップへ印加するレベルシフタと、任意のx段目のフリップフロップおよび任意のy段目(x<y)のフリップフロップの出力に応答し、前記x段目のフリップフロップが前記入力信号を転送すると前記レベルシフタを不能動化し、前記y段目のフリップフロップが前記入力信号を転送すると前記レベルシフタを能動化する動作制御手段とを含むことを特徴とする。
【0013】
上記の構成によれば、スタートパルスなどの入力信号を、クロック信号に同期して複数段のフリップフロップが順次転送してゆくシフトレジスタにおいて、レベルシフタによって前記フリップフロップの駆動電圧よりも振幅が低い前記入力信号を昇圧して入力するにあたって、動作制御手段は、前記レベルシフタを、x段目のフリップフロップが前記入力信号を転送すると不能動化し、y段目のフリップフロップが前記入力信号を転送すると能動化する。すなわち、前記入力信号が残余のx段目からy段目のフリップフロップを転送されている間はレベルシフタを不能動化し、レベルシフタに前記入力信号が入力される可能性のあるy段目から次の入力信号の周期のx段目までの期間だけ該レベルシフタを能動化する。
【0014】
したがって、省電力化のために入力信号を小振幅としても、正常に動作することができるとともに、前記x段目からy段目まで転送している期間におけるレベルシフタでの消費電力を削減することができる。
【0015】
また、本発明のシフトレジスタでは、前記x段目は初段であり、前記y段目は最終段であることを特徴とする。
【0016】
上記の構成によれば、y−x、すなわちレベルシフタを不能動化している期間が最大値となり、消費電力を最も削減することができる。
【0017】
さらにまた、本発明のシフトレジスタは、入力された信号を複数段のフリップフロップが順次転送してゆくとともに、シフト方向が切替え可能なシフトレジスタにおいて、前記フリップフロップの駆動電圧よりも振幅が低い前記入力信号を昇圧して、任意のs段目のフリップフロップへ印加するレベルシフタと、任意のx段目(但し、s≦x)のフリップフロップおよび任意のy段目(但し、x<y)のフリップフロップの出力に応答し、前記x段目のフリップフロップが前記入力信号を転送すると前記レベルシフタを不能動化し、前記y段目のフリップフロップが前記入力信号を転送すると前記レベルシフタを能動化する動作制御手段とを含むことを特徴とする。
【0018】
上記の構成によれば、スタートパルスなどの入力信号を、クロック信号に同期して複数段のフリップフロップが順次転送してゆくとともに、シフト方向が切替え可能な、いわゆる双方向シフトレジスタにおいて、レベルシフタによって前記フリップフロップの駆動電圧よりも振幅が低い前記入力信号を昇圧して入力するにあたって、動作制御手段は、前記レベルシフタを、x段目のフリップフロップが前記入力信号を転送すると不能動化し、y段目のフリップフロップが前記入力信号を転送すると能動化する。すなわち、前記入力信号が残余のx段目からy段目のフリップフロップを転送されている間はレベルシフタを不能動化し、レベルシフタに前記入力信号が入力される可能性のあるy段目から次の入力信号の周期のx段目までの期間だけ該レベルシフタを能動化する。
【0019】
ここで、前記入力信号は、任意のs段目(但し、s≦x)のフリップフロップへ入力され、したがって該s段目以降のフリップフロップからの出力が有効となり、すなわち、たとえばこれらのフリップフロップからの出力が画像表示に使用される場合には、前記s段目以降が有効表示領域となる。シフト方向が切換わると、1段目〜s−1段目であったフリップフロップは、最終段〜最終段−(s−2)段目となり、シフト動作を行う。
【0020】
したがって、省電力化のために入力信号を小振幅としても、正常に動作することができるとともに、前記x段目からy段目まで転送している期間におけるレベルシフタでの消費電力を削減することができる。
【0021】
また、本発明のシフトレジスタでは、前記x段目はs段目であり、前記y段目は最終段であることを特徴とする。
【0022】
上記の構成によれば、y−x、すなわちレベルシフタを不能動化している期間が最大値となり、消費電力を最も削減することができる。さらに、たとえば前記画像表示に使用される場合において、前記最終段〜最終段−(s−2)段目は前記有効表示領域外となるけれども、これらのフリップフロップがダミーとして機能することで、前記有効表示領域の選択を終了してから、任意のタイミングで前記レベルシフタを能動化することができる。
【0023】
さらにまた、本発明のシフトレジスタでは、前記レベルシフタは、動作中、前記入力信号が与えられる入力スイッチング素子が常時導通する電流駆動型のレベルシフト部を有することを特徴とする。
【0024】
上記の構成によれば、入力信号のレベルによって入力スイッチング素子が導通/遮断する電圧駆動型のレベルシフタとは異なり、電流駆動型のレベルシフタは、動作中、前記入力スイッチング素子は常時導通している。したがって、前記入力信号の振幅が前記入力スイッチング素子の閾値電圧より低い場合であっても、何ら支障なく、入力信号を昇圧することができる。
【0025】
一方、前述のように該電流駆動型のレベルシフタは、動作中、入力スイッチング素子が導通しているので、前記電圧駆動型のレベルシフタよりも消費電力が大きいけれども、前記動作制御手段によって、前記入力信号が入力されないときは該レベルシフタの動作を停止させることで、その消費電力を抑制し、本発明を特に好適に適用することができる。
【0026】
また、本発明のシフトレジスタは、前記動作制御手段に関連して、該動作制御手段が前記レベルシフタを不能動化するときには、前記レベルシフト部の前記入力スイッチング素子の入力に、該入力スイッチング素子が遮断するレベルの信号を与える入力制御手段をさらに備えることを特徴とする。
【0027】
上記の構成によれば、前述のように動作中は入力スイッチング素子が導通している電流駆動型のレベルシフタに対して、たとえば前記入力スイッチング素子がMOSトランジスタの場合を例にして説明すると、前記入力信号がゲートへ印加される構成では、入力制御手段が、ドレイン−ソース間が遮断されるレベルの信号を前記ゲートへ印加すれば、入力スイッチング素子を遮断することができる。また、前記入力信号がソースへ印加される構成では、入力制御手段が、たとえばドレインと略同じ電位の信号を前記ソースへ印加するなどして、入力スイッチング素子を遮断する。
【0028】
こうして、電流駆動型のレベルシフタの不能動化を実現することができるとともに、不能動化時における入力スイッチング素子の貫通電流を削減し、より低消費電力なシフトレジスタを実現することができる。
【0029】
さらにまた、本発明のシフトレジスタでは、前記レベルシフタは、前記不能動化時に、出力電圧を予め定める値に保持する出力安定部を備えていることを特徴とする。
【0030】
上記の構成によれば、レベルシフタが動作を停止している間、該レベルシフタの出力電圧が不定となると、該レベルシフタに接続されているフリップフロップの動作が不安定になる恐れがあるので、出力安定部によって該レベルシフタの出力電圧を予め定める値に保持することで、前記不定な出力電圧に起因するフリップフロップの誤動作を防止することができ、より安定したシフトレジスタを実現することができる。
【0031】
また、本発明の表示装置は、相互に交差する複数の走査信号線およびデータ信号線によって区画されて形成される各画素領域に、走査信号線駆動回路およびデータ信号線駆動回路が、前記走査信号線およびデータ信号線を介して映像信号を書込んでゆくことで表示を行うようにした表示装置において、前記走査信号線駆動回路およびデータ信号線駆動回路の少なくとも一方は、表示パネルに一体形成されるとともに、上記のシフトレジスタを備えていることを特徴とする。
【0032】
上記の構成によれば、相互に交差する複数の走査信号線およびデータ信号線によって区画されて各画素領域が形成され、前記走査信号線やデータ信号線を順に選択してゆく駆動回路を表示パネルに一体形成するようにした、いわゆるドライバモノリッシックのマトリクス表示装置において、その一体形成される走査信号線駆動回路およびデータ信号線駆動回路の少なくとも一方に、上記何れかのシフトレジスタを搭載する。
【0033】
したがって、多結晶シリコンなどで形成される前記一体形成される駆動回路は、単結晶シリコンチップで形成される外部回路に比べて移動度が低いことなどから、その動作電圧が高く、一方、前記外部回路の駆動電圧は低く、したがってこの外部回路からの信号が入力される駆動回路にはレベルシフタを搭載する必要があるので、本発明のシフトレジスタを適用することができる。
【0034】
こうして、消費電力の少ない前記ドライバモノリッシックの表示パネルを実現することができる。
【0035】
【発明の実施の形態】
本発明の実施の一形態について、図1〜図7に基づいて説明すれば、以下のとおりである。
【0036】
図1は、本発明の実施の一形態のシフトレジスタ11の電気的構成を示すブロック図である。このシフトレジスタ11では、シフトレジスタ部12の入力側にレベルシフタ13が設けられ、映像信号の生成回路からの5[V]程度の振幅のスタートパルスSPを、該シフトレジスタ部12の駆動電圧Vccである、たとえば15[V]程度のスタートパルスSPOに昇圧し、該シフトレジスタ部12における初段のフリップフロップF1へ入力するように構成されている。
【0037】
前記シフトレジスタ部12は、前記映像信号の生成回路から入力され、図示していないけれども、たとえば特開2000−339984号公報で示されるように、レベルシフタによって昇圧されるクロック信号CKに同期して、前記駆動電圧Vccで動作するn段のフリップフロップF1,F2,…,Fn−1,Fnから構成されている。前記初段のフリップフロップF1は、前記クロック信号CKに同期して、昇圧後のスタートパルスSPOを次段のフリップフロップF2に転送する。このような動作が、相互に直列に接続される以降のフリップフロップF2,F3,…,Fn−1,Fnで順次行われることで、各段のフリップフロップF1,F2,…,Fn−1,Fnから、出力信号S1,S2,…,Sn−1,Snとして、選択パルスが順次出力されてゆく。
【0038】
注目すべきは、このシフトレジスタ11では、初段のフリップフロップF1からの前記スタートパルスSPOの転送出力に応答して前記レベルシフタ13を不能動化し、最終段のフリップフロップFnからの前記スタートパルスSPOの転送出力に応答して前記レベルシフタ13を能動化するイネーブル信号ENBを出力する動作制御回路14を備えていることである。
【0039】
図2は、前記シフトレジスタ部12の一構成例を詳細に示すブロック図である。この例では、前記フリップフロップF1〜Fnは、セット・リセット・フリップフロップ(SRフリップフロップ)で構成されている。外部から入力される前記クロック信号CKは、奇数段目のフリップフロップF1,F3,…,Fn−1のクロック入力端子CKに直接与えられるとともに、インバータINVで反転された後、偶数数段目のフリップフロップF2,F4,…,Fnのクロック入力端子CKに与えられる。
【0040】
前記昇圧後のスタートパルスSPOは初段のフリップフロップF1のセット端子Sに入力され、該フリップフロップF1の出力端子Qからは出力信号S1が出力され、また次段のフリップフロップF2のセット端子Sに入力される。フリップフロップF2の出力端子Qからは出力信号S2が出力され、また次段の図示しないフリップフロップF3のセット端子Sに入力されるとともに、前段のフリップフロップF1のリセット端子Rに入力される。以降同様に、フリップフロップF3〜Fn−1の出力端子Qからは出力信号S3〜Sn−1がそれぞれ出力され、また次段のフリップフロップF4〜Fnのセット端子Sに入力されるとともに、前段のフリップフロップF2〜Fn−2のリセット端子Rに入力される。フリップフロップFnの出力端子Qからは、前記出力信号Snが出力され、また前段のフリップフロップFn−1のリセット端子Rに入力されるとともに、自段のリセット端子Rに入力される。
【0041】
したがって、図3で示すように、フリップフロップF1はスタートパルスSPがハイレベルのアクティブとなっている状態で、クロック信号CKの立上がりタイミングでセットされ、以降の各フリップフロップF2〜Fnは、クロック信号CKの半周期毎にセットされ、前記スタートパルスSPを順次転送してゆく。また、各フリップフロップF1〜Fn−1は、次段のフリップフロップF2〜Fnがセットされると、その出力でリセットされ、最終段のフリップフロップFnは、自段のセット出力を出力した直後に、該自段のセット出力でリセットされる。
【0042】
このように構成されるシフトレジスタ11の出力としては、出力信号S1〜Sn−1が有効となるが、後述する動作制御回路14によるレベルシフタ13の動作制御には、前述のように、最終段の出力信号Snが用いられる。この場合、図3で示すように、前記イネーブル信号ENBは、初段の出力信号S1が出力される時点でハイレベルの非アクティブとなり、最終段の出力信号Snが出力される時点でローレベルのアクティブとなる。
【0043】
図4は、前記動作制御回路14の一構成例を示すブロック図である。この動作制御回路14は、CMOS構成の2つの反転論理和回路NOR1,NOR2から成るセット・リセット・フリップフロップ(SRフリップフロップ)にて構成されている。前記初段のフリップフロップF1の出力信号S1は一方の反転論理和回路NOR1の一方の入力に入力され、前記最終段のフリップフロップFnの出力信号Snは他方の反転論理和回路NOR2の一方の入力に入力される。反転論理和回路NOR1,NOR2の他方の入力には、それぞれ他方の反転論理和回路NOR2,NOR1の出力がそれぞれ入力される。
【0044】
したがって、反転論理和回路NOR2の出力である前記イネーブル信号ENBは、前述のように、出力信号S1が出力された時点で、反転論理和回路NOR1の出力、すなわち反転論理和回路NOR2の他方の入力がローレベルとなり、また出力信号Snはローレベルであるので、非アクティブのハイレベルにセットされる。その後、前記出力信号S1がローレベルとなっても、該反転論理和回路NOR2のハイレベルの出力によって前記反転論理和回路NOR1の出力はローレベル、該反転論理和回路NOR2の出力はハイレベルで自己保持され、前記イネーブル信号ENBはハイレベルにセットされたままとなる。
【0045】
これに対して、出力信号Snが出力されると、反転論理和回路NOR2の出力である前記イネーブル信号ENBはアクティブのローレベルにリセットされ、これによって反転論理和回路NOR1の2つの入力が共にローレベルとなることで該反転論理和回路NOR1の出力はハイレベルとなる。その後、出力信号Snがローレベルになっても、前記反転論理和回路NOR1のハイレベルの出力によって、前記反転論理和回路NOR2の出力はローレベルで自己保持され、前記イネーブル信号ENBは、再び出力信号S1が出力されるまで、ローレベルにリセットされたままとなる。
【0046】
そして、前記レベルシフタ13は、スタートパルスSPの振幅が低い場合でも何ら支障なく昇圧できるように、図5で示す電流駆動型のレベルシフタで構成されている。図5は、前記レベルシフタ13の一構成例を示すブロック図である。このレベルシフタ13は、一対のNMOSトランジスタN1,N2と、PMOSトランジスタP1,P2と、2段のインバータINV1,INV2とを備えて構成される。前記NMOSトランジスタN1,N2のゲートは相互に接続され、ドレインはPMOSトランジスタP1,P2のドレインにそれぞれ接続され、NMOSトランジスタN1のソースは接地され、また該NMOSトランジスタN1のゲートとドレインとが接続され、NMOSトランジスタN2のソースには前記スタートパルスSPが入力され、前記PMOSトランジスタP1,P2のソースには共通に前記15[V]程度のハイレベルの駆動電圧Vccが与えられる点は、前述の図13で示すレベルシフタ3と同様である。
【0047】
前記PMOSトランジスタP2のドレインとNMOSトランジスタN2のドレインとの接続点である出力端からは、NMOSトランジスタN2のソースに入力されたスタートパルスSPが、前記駆動電圧Vccに昇圧されて出力される。その出力は、2段のインバータINV1,INV2で増幅されて、正転出力で前記昇圧後のスタートパルスSPOとして出力される。
【0048】
したがって、前記スタートパルスSPの振幅が入力スイッチング素子の閾値電圧を下回った場合、入力信号のレベルによって入力スイッチング素子が導通/遮断する電圧駆動型のレベルシフタでは動作できなくなるのに対して、動作中、入力信号が与えられる入力スイッチング素子(NMOSトランジスタN2)が常時導通する該電流駆動型のレベルシフタとすることで、何ら支障なく、前記スタートパルスSPを昇圧することができるとともに、トランジスタ特性が低い場合や、高速駆動が要求される場合にも、適用することができる。
【0049】
しかしながら、このレベルシフタ13では、前記PMOSトランジスタP1,P2のゲートには、共通に前記イネーブル信号ENBが与えられる点が、前記図13で示すレベルシフタ3と異なる。したがって、前記NMOSトランジスタN1,N2およびPMOSトランジスタP1,P2から成る電流駆動型のレベルシフト部13aにおいて、前記イネーブル信号ENBがアクティブであるローレベルの期間だけ、PMOSトランジスタP1,P2がONし、これによってNMOSトランジスタN1,N2のゲートがハイレベルとなって該NMOSトランジスタN1,N2もONして、電流が流れる。こうして、消費電力が大きい電流駆動型のレベルシフタ13の消費電力を削減することができる。
【0050】
上述の説明では、動作制御回路14は、初段のフリップフロップF1からの出力信号S1に応答してレベルシフタ13を不能動化し、最終段のフリップフロップFnからの出力信号Snに応答して前記レベルシフタ13を能動化しているけれども、任意のx段目のフリップフロップFxからの出力信号Sxに応答してレベルシフタ13を不能動化し、y段目(但し、x<y)のフリップフロップFyからの出力信号Syに応答して前記レベルシフタ13を能動化してもよい。しかしながら、前述のようにx=初段とし、y=最終段とすることで、y−x、すなわちレベルシフタ13を不能動化している期間が最大値となり、消費電力を最も削減することができる。
【0051】
上述のように構成されるシフトレジスタ11は、入力信号の振幅が駆動電圧よりも低いシフトレジスタに広く適用可能であるけれども、好適な一使用例として、画像表示装置に適用した場合について説明する。図6は、その画像表示装置21のブロック図である。この画像表示装置21は、大略的に、表示パネル22に、映像信号DATを生成する制御回路23が搭載されて構成される。前記表示パネル22は、マトリクス状に配列された画素PIXを有する表示部24と、前記各画素PIXを駆動する走査信号線駆動回路25およびデータ信号線駆動回路26とを備えて構成される。前記走査信号線駆動回路25はシフトレジスタ25aから成り、前記データ信号線駆動回路26はシフトレジスタ26aおよびサンプリング回路26bから成り、これらのシフトレジスタ25a,26aの少なくとも一方に、前記シフトレジスタ11が適用される。
【0052】
前記表示部24および両駆動回路25,26は、製造時の手間と、配線容量とを削減するために、同一基板上にモノリシック形成されている。また、より多くの画素PIXを集積し、表示面積を拡大するために、前記表示部24および駆動回路25,26は、ガラス基板上に形成された多結晶シリコン薄膜トランジスタなどから構成されている。さらに、歪み点が600℃以下の通常のガラス基板を用いても、歪み点以上のプロセスに起因するソリやタワミが発生しないように、前記多結晶シリコン薄膜トランジスタは、600℃以下のプロセス温度で製造される。
【0053】
前記表示部24は、相互に交差するm本の走査信号線GL1〜GLmおよびk本のデータ信号線DL1〜DLkによって区画されて形成される前記各画素PIXの領域に、前記走査信号線駆動回路25およびデータ信号線駆動回路26が、前記走査信号線GL1〜GLmおよびデータ信号線DL1〜DLkを介して前記制御回路23からの映像信号DATを順次書込んでゆくことで画像表示を行う。各画素PIXは、たとえば図7で示すように構成される。図7において、前記走査信号線GLおよびデータ信号線DLとともに、画素PIXには、アドレスを表す前記k以下の任意の整数iおよび前記m以下の任意の整数jが付加されている。
【0054】
各画素PIXは、ゲートが走査信号線GLへ、ソースがデータ信号線DLに接続される電界効果トランジスタ(スイッチング素子)SWと、この電界効果トランジスタSWのドレインに一方の電極が接続される画素容量Cpとを備えて構成される。前記画素容量Cpの他方の電極は、全画素PIXに共通の共通電極線に接続されている。前記画素容量Cpは、液晶容量CLと、必要に応じて付加される補助容量Csとから構成されている。
【0055】
したがって、走査信号線GLが選択されると、電界効果トランジスタSWが導通し、データ信号線DLに印加された電圧が画素容量Cpに印加される。一方、前記走査信号線GLの選択期間が終了して、電界効果トランジスタSWが遮断されている間、画素容量Cpは該遮断時の電圧を保持し続ける。ここで、液晶の透過率または反射率は、液晶容量CLに印加される電圧によって変化する。したがって、走査信号線GLを選択し、データ信号線DLへ映像信号DATに応じた電圧を印加することで、画素PIXの表示状態を、映像信号DATに合わせて変化させることができる。
【0056】
ここで、前記制御回路23からデータ信号線駆動回路26までの間、各画素PIXへの映像信号DATは時分割で伝送されており、データ信号線駆動回路26は、タイミング信号となる所定の周期のクロック信号CKSとスタートパルスSPSとに基づいたタイミングで、前記映像信号DATから、各画素PIXへの映像データを抽出する。具体的には、前記シフトレジスタ26aが、制御回路23からのクロック信号CKSに同期してスタートパルスSPSを順次シフトすることによって、所定の間隔ずつタイミングが異なる出力信号D1〜Dkを生成し、サンプリング回路26bが、その各出力信号D1〜Dkが示すタイミングで前記映像信号DATをサンプリングして、各データ信号線DL1〜DLkへ出力する。
【0057】
同様に、走査信号線駆動回路25では、前記シフトレジスタ25aが、制御回路23からのクロック信号CKGに同期してスタートパルスSPGを順次シフトすることによって、所定の間隔ずつタイミングが異なる走査信号を各走査信号線GL1〜GLmへ出力する。
【0058】
上述のように構成される画像表示装置21において、表示パネル22上に形成される表示部24および駆動回路25,26は、前述のように多結晶シリコン薄膜トランジスタなどで形成されており、その駆動電圧Vccは、たとえば前記15[V]程度に設定されているのに対して、別途集積回路チップで形成される前記制御回路23は、単結晶シリコントランジスタで形成されており、その駆動電圧は、たとえば5[V]またはそれ以下の前記駆動電圧Vccよりも低い値に設定されている。
【0059】
そして、このように表示部24および駆動回路25,26と制御回路23とは、相互に異なる基板に形成されているけれども、両者間で伝送される信号の数は、前記表示部24と駆動回路25,26との間の信号の数よりも大幅に少なく、前記映像信号DATや、各スタートパルスSPS,SPGおよび各クロックCKS,CKG程度である。また、制御回路23は、単結晶シリコントランジスタで形成されているので、充分な駆動能力を確保し易い。したがって、相互に異なる基板上に形成しても、製造時の手間や配線容量あるいは消費電力の増加は、問題とならない程度に抑えられている。
【0060】
こうして、表示パネル22にモノリッシック形成される駆動回路25,26が多結晶シリコンなどで形成され、外部回路よりも駆動電圧が高くなることで必要となるレベルシフタ13を、スタートパルスSPが入力される期間だけ能動化することで、消費電力の少ない表示パネルを実現することができる。
【0061】
本発明の実施の他の形態について、図8および図9に基づいて説明すれば、以下のとおりである。
【0062】
図8は、本発明の実施の他の形態のシフトレジスタ31の電気的構成を示すブロック図である。このシフトレジスタ31は、前述のシフトレジスタ11に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このシフトレジスタ31では、前記イネーブル信号ENBに応答して、動作制御回路14が前記レベルシフタ13を不能動化するときには、前記レベルシフト部13aの前記入力スイッチング素子の入力に、該入力スイッチング素子が遮断するレベルの信号を与える入力制御回路32を備えていることである。
【0063】
図9は、前記入力制御回路32と前述のレベルシフト部13aとの一構成例を示すブロック図である。入力制御回路32は、前記NMOSトランジスタN1,N2のゲート−ソース間に設けられるNMOSトランジスタN3から構成され、そのゲートには前記イネーブル信号ENBが与えられる。
【0064】
したがって、イネーブル信号ENBがアクティブのローレベルのときは該NMOSトランジスタN3はOFFし、レベルシフト部13aは動作する。これに対して、イネーブル信号ENBが非アクティブのハイレベルとなると、該NMOSトランジスタN3はONし、NMOSトランジスタN1,N2のゲートに接地レベルを与えることで該NMOSトランジスタN1,N2をOFFさせ、レベルシフト部13aの動作を停止することができる。
【0065】
すなわち、NMOSトランジスタN3が設けられていない場合には、前記イネーブル信号ENBが非アクティブのハイレベルとなってPMOSトランジスタP1,P2がOFFしても、MOSトランジスタP1,N1のドレイン電位およびNMOSトランジスタN1,N2のゲート電位が不安定な状態になるのに対して、このNMOSトランジスタN3を設けることで、前記MOSトランジスタP1,N1のドレイン電位およびNMOSトランジスタN1,N2のゲート電位を前記接地レベルとして、NMOSトランジスタN1,N2を確実にOFFすることができる。
【0066】
なお、レベルシフタ13の動作停止時に入力制御回路32が出力する電圧は、レベルシフタ13の入力ダイナミックレンジ外の電圧であればよいが、前述のように該レベルシフタ13が電流駆動型の場合は、入力スイッチング素子である前記NMOSトランジスタN2をOFFさせる電圧、すなわち貫通電流が流れない電圧に設定する方が、該貫通電流に起因する電力消費を削減でき、より低消費電力なシフトレジスタを実現することができる。
【0067】
こうして、電流駆動型のレベルシフタ13の不能動化を実現することができるとともに、不能動化時における入力スイッチング素子であるNMOSトランジスタN2の電流を削減することができる。
【0068】
本発明の実施のさらに他の形態について、図10および図11に基づいて説明すれば、以下のとおりである。
【0069】
図10は、本発明の実施のさらに他の形態のシフトレジスタ41の電気的構成を示すブロック図である。このシフトレジスタ41は、前述のシフトレジスタ31に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このシフトレジスタ41では、前記イネーブル信号ENBに応答して、動作制御回路14が前記レベルシフタ13を不能動化するときには、前記レベルシフト部13aの出力電圧を予め定める値に保持する出力安定回路42を備えていることである。
【0070】
図11は、前記出力安定回路42と前述の入力制御回路32およびレベルシフト部13aとの一構成例を示すブロック図である。出力安定回路42は、NMOSトランジスタN4から構成され、そのゲートには前記イネーブル信号ENBが与えられ、ソースは接地され、ドレインは前記レベルシフト部13aの出力、したがってインバータINV1の入力に接続される。
【0071】
したがって、イネーブル信号ENBがアクティブのローレベルとなると、該NMOSトランジスタN4はOFFし、レベルシフタ3によって昇圧されたスタートパルスSPOが出力される。これに対して、イネーブル信号ENBが非アクティブのハイレベルとなると、該NMOSトランジスタN4はONし、インバータINV1の入力を接地レベルとする。こうして、レベルシフタ13が動作を停止している間、該レベルシフタ13の出力電圧を予め定める値に保持し、フリップフロップF1の誤動作を防止することができ、より安定したシフトレジスタを実現することができる。
【0072】
本発明の実施の他の形態について、図14〜図18に基づいて説明すれば、以下のとおりである。
【0073】
図14は、本発明の実施の他の形態のシフトレジスタ51の電気的構成を示すブロック図である。このシフトレジスタ51において、前述のシフトレジスタ11に対応する部分には、同一の参照符号を付して、その説明を省略する。注目すべきは、このシフトレジスタ51は、シフトレジスタ部52が双方向シフトレジスタで構成されることである。シフトレジスタ部52は、n段のフリップフロップ回路H1,H2,…,Hn−1,Hnから構成されている。
【0074】
しかしながら、このシフトレジスタ部52では、切替え信号LRに応答して、そのシフト方向を切替え可能であり、後述するように出力信号S2,…,Sn−1,Snの順に選択パルスを出力してゆく方向を順方向とすると、前記切替え信号LRがハイレベルであるときは前記順方向にシフトし、前記切替え信号LRがローレベルとなると、出力信号Sn−1,Sn−2,…,S2,S1の逆方向に選択パルスを出力してゆく。前記切替え信号LRは、前記スタートパルスSPと同様に、前記画像表示装置21の制御回路23などで作成される5〔V〕程度の低振幅の信号で、前記レベルシフタ13と同様に構成されるレベルシフタ53によって、前記15〔V〕程度の振幅の切替え信号LROに昇圧された後、各フリップフロップ回路H1〜Hnに共通に入力される。
【0075】
ここで、このシフトレジスタ部52では、初段のフリップフロップ回路H1および最終段のフリップフロップ回路Hnは、ダミーであり、対応するデータ信号線DL1,DLnは、前記画像表示装置21などで、有効表示領域外に形成され、表示には寄与しない。しかし、後述するように、これらのフリップフロップ回路H1,Hnは、双方向のシフト動作においてそれぞれ前段のフリップフロップ回路をリセットする働きがある。具体的には、前記切替え信号LRがハイレベルのときは、前記順方向にシフトするので、該フリップフロップ回路Hnはシフト動作の最終段となり、その出力によって前段のフリップフロップ回路Hn−1をリセットする。一方、前記切替え信号LRがローレベルのときは、前記逆方向にシフトするので、該フリップフロップ回路H1はシフト動作の最終段となり、その出力によって前段のフリップフロップ回路H2をリセットする。前述したように、該フリップフロップ回路H1,Hnはダミーであり、それらの出力は前記画像表示装置21などの有効表示領域としては用いられないが、前記レベルシフタ13を能動化するために用いることはできる。すなわち、後述するように、これらのフリップフロップ回路H1,Hnは、レベルシフタ13を能動化するタイミングを、前記有効表示領域の選択が終了した後に行わせることも可能である。このため、H1〜Hnのn段構成のフリップフロップ回路から成るシフトレジスタ部52において、前記ダミーとなるフリップフロップ回路は、前記レベルシフタ13を能動化するタイミングに応じて任意に設定されればよい。
【0076】
しかしながら、逆方向の走査時にも同じダミーが必要となるので、初段側に設けられるそのダミーのフリップフロップ回路を除いて、前記スタートパルスSPOが入力されるフリップフロップ回路をs段目(このシフトレジスタ部52では、s=2)のHsとし、レベルシフタ13を不能動化するフリップフロップ回路を、x段目のHx(このシフトレジスタ部52では、x=2)とすると、s≦xとする必要がある。また、レベルシフタ13を能動化するフリップフロップ回路を、y段目のHy(このシフトレジスタ部52では、y=n)とすると、x<yとする必要がある。そして、好ましくは、前記のようにx=sおよびy=nとすることで、s段目〜最終n段目、すなわちレベルシフタ13を不能動化している期間が最大値となり、消費電力を最も削減することができる。
【0077】
図15は、前記シフトレジスタ部52を詳細に示すブロック図である。前記フリップフロップ回路H1〜Hnは、前記フリップフロップF1〜Fnを基本構成として、前記双方向のシフト動作を実現するために、前記セット端子Sに対して一対のアナログスイッチAS1〜ASn,BS1〜BSn(総称するときには、以下参照符AS,BSで示す)をそれぞれ備えるとともに、リセット端子Rに対しても一対のアナログスイッチAR1〜ARn,BR1〜BRn(総称するときには、以下参照符AR,BRで示す)をそれぞれ備える。また、アナログスイッチBS,BRに、前記切替え信号LROを反転した切替え信号LROBを与えるインバータINVlrが設けられる。
【0078】
前記フリップフロップF1のセット端子Sに対して、アナログスイッチAS1は前記切替え信号LROがハイレベルであるときにオンして前記セット端子Sを接地し、ローレベルであるときにはオフし、これに対してアナログスイッチBS1は前記切替え信号LROがハイレベルであるときにオフし、ローレベルであるときにはオンして前記セット端子Sを次段のフリップフロップF2の出力端子Qに接続する。
【0079】
また、このフリップフロップF1のリセット端子Rに対して、アナログスイッチAR1は前記切替え信号LROがハイレベルであるときにオンして前記リセット端子Rにハイレベルの駆動電圧Vccを与え、ローレベルであるときにはオフし、これに対してアナログスイッチBR1は前記切替え信号LROがハイレベルであるときにオフし、ローレベルであるときにはオンして前記リセット端子Rに自段の出力を与え、リセットする。
【0080】
次段のフリップフロップF2のセット端子Sに対しては、アナログスイッチAS2は前記切替え信号LROがハイレベルであるときにオンして前記セット端子Sに前記スタートパルスSPOを与え、ローレベルであるときにはオフし、これに対してアナログスイッチBS2は前記切替え信号LROがハイレベルであるときにオフし、ローレベルであるときにはオンして前記セット端子Sを次段のフリップフロップF3の出力端子Qに接続する。
【0081】
また、このフリップフロップF2のリセット端子Rに対して、アナログスイッチAR2は前記切替え信号LROがハイレベルであるときにオンして前記リセット端子Rに次段のフリップフロップF3の出力端子Qからの出力を与え、ローレベルであるときにはオフし、これに対してアナログスイッチBR2は前記切替え信号LROがハイレベルであるときにオフし、ローレベルであるときにはオンして前記リセット端子Rに前段のフリップフロップF1の出力端子Qからの出力を与え、リセットする。
【0082】
後続のフリップフロップF3〜Fn−2のセット端子Sに対しては、アナログスイッチAS3〜ASn−2は前記切替え信号LROがハイレベルであるときにオンして前記セット端子Sに前段のフリップフロップF2〜Fn−3の出力を与え、ローレベルであるときにはオフし、これに対してアナログスイッチBS3〜BSn−2は前記切替え信号LROがハイレベルであるときにオフし、ローレベルであるときにはオンして前記セット端子Sに次段のフリップフロップF4〜Fn−1の出力を与える。
【0083】
また、このフリップフロップF3〜Fn−2のリセット端子Rに対して、アナログスイッチAR3〜ARn−2は前記切替え信号LROがハイレベルであるときにオンして前記リセット端子Rに次段のフリップフロップF4〜Fn−1の出力を与え、ローレベルであるときにはオフし、これに対してアナログスイッチBR3〜BRn−2は前記切替え信号LROがハイレベルであるときにオフし、ローレベルであるときにはオンして前記リセット端子Rに前段のフリップフロップF2〜Fn−3の出力端子Qからの出力を与える。
【0084】
さらに次段のフリップフロップFn−1のセット端子Sに対しては、アナログスイッチASn−1は前記切替え信号LROがハイレベルであるときにオンして前記セット端子Sに前段のフリップフロップFn−2の出力を与え、ローレベルであるときにはオフし、これに対してアナログスイッチBSn−1は前記切替え信号LROがハイレベルであるときにオフし、ローレベルであるときにはオンして前記セット端子Sに前記スタートパルスSPOを与える。
【0085】
また、このフリップフロップFn−1のリセット端子Rに対して、アナログスイッチARn−1は前記切替え信号LROがハイレベルであるときにオンして前記リセット端子Rに次段のフリップフロップFnの出力を与え、ローレベルであるときにはオフし、これに対してアナログスイッチBRn−1は前記切替え信号LROがハイレベルであるときにオフし、ローレベルであるときにはオンして前記リセット端子Rに前段のフリップフロップFn−2の出力を与える。
【0086】
さらにまた、最終段のフリップフロップFnのセット端子Sに対しては、アナログスイッチASnは前記切替え信号LROがハイレベルであるときにオンして前記セット端子Sに前段のフリップフロップFn−1の出力を与え、ローレベルであるときにはオフし、これに対してアナログスイッチBSnは前記切替え信号LROがハイレベルであるときにオフし、ローレベルであるときにはオンして前記セット端子Sを接地する。
【0087】
また、このフリップフロップFnのリセット端子Rに対して、アナログスイッチARnは前記切替え信号LROがハイレベルであるときにオンして自段の出力を与えてリセットし、ローレベルであるときにはオフし、これに対してアナログスイッチBRnは前記切替え信号LROがハイレベルであるときにオフし、ローレベルであるときにはオンして前記リセット端子Rにハイレベルの駆動電圧Vccを与える。
【0088】
したがって、これらのアナログスイッチAS1〜ASn,AR1〜ARnと、アナログスイッチBS1〜BSn,BR1〜BRnとが、前記切替え信号LROによって相反制御されることで、前述のようにフリップフロップF2が初段、フリップフロップFnが最終段となり、クロック信号CKに同期して、前述のようにスタートパルスSPOが順次フリップフロップF2,F3,F4,…,Fnとシフトされ、出力信号S2,S3,…,Snの順に出力されてゆく場合と、フリップフロップFn−1が初段、フリップフロップF1が最終段となり、スタートパルスSPOが順次フリップフロップFn−1,Fn−2,Fn−3,…,F1とシフトされ、出力信号Sn−1,Sn−2,…,S1の順に出力されてゆく場合との双方向のシフト動作を実現することができる。
【0089】
前記フリップフロップF1,Fnのセット端子Sに対しては、必ずしも接地レベルが入力されるのではなく、該フリップフロップF1,Fnがセットされない電圧レベルであればよい。同様に、リセット端子Rには、前記駆動電圧Vccに限らず、該フリップフロップF1,Fnがリセットされる電圧レベルであればよい。
【0090】
そして、このように構成されるシフトレジスタ51において、注目すべきは、シフト動作の開始段のフリップフロップ(このシフトレジスタ51ではF2,Fn−1)の出力信号に応答して、レベルシフタ13を不能動化し、最終段のフリップフロップFn,F1の出力信号に応答して前記レベルシフタ13を能動化するイネーブル信号ENBを出力する動作制御回路54を備えていることである。この動作制御回路54には、前記切替え信号LROが入力され、シフト方向に応じて、前記イネーブル信号ENBの出力を制御する。すなわち、前記シフト動作の開始段のフリップフロップがF2であるときには、該フリップフロップF2の出力信号S2に応答して前記レベルシフタ13を不能動化し、最終段のフリップフロップFnの出力信号Snに応答して前記レベルシフタ13を能動化し、これに対して開始段のフリップフロップがFn−1であるときには、該フリップフロップFn−1の出力信号Sn−1に応答して前記レベルシフタ13を不能動化し、最終段のフリップフロップF1の出力信号S1に応答して前記レベルシフタ13を能動化する。
【0091】
図16は、前記アナログスイッチAS,AR;BS,BRの一構成例を示すブロック図である。これらのアナログスイッチAS,AR;BS,BRは、一対のNMOSトランジスタNswおよびPMOSトランジスタPsw、さらにインバータINVswから構成されている。前記切替え信号LROまたは前記インバータINVlrで反転された切替え信号LROBは、NMOSトランジスタNswのゲートに直接与えられるとともに、インバータINVswで反転された後、PMOSトランジスタPswのゲートに与えられる。したがって、前記切替え信号LRO,LROBがハイレベルのときは、両トランジスタNsw,Pswが共にオンとなり、正負両極性の入力信号INを通過させて出力信号OUTとして出力する。これに対して、前記切替え信号LRO,LROBがローレベルのときは、両トランジスタNsw,Pswが共にオフとなり、入力信号INは阻止され、出力信号OUTは出力されない。ここで、アナログスイッチAS,ARには切替え信号LROが入力され、アナログスイッチBS,BRには、反転された切替え信号LROBが入力されるので、上述のように相反動作を行うことになる。
【0092】
図17は、上述のように構成されるシフトレジスタ51の動作を説明するための波形図である。前記切替え信号LRがハイレベルのとき、同極性の昇圧後の切替え信号LROによって、前記アナログスイッチAS,ARはオンとなり、アナログスイッチBS,BRはオフとなる。これによって、スタートパルスSPがレベルシフタ13で昇圧されたスタートパルスSPOは、2段目のフリップフロップF2のセット端子Sに入力される。具体的には、スタートパルスSPOがハイレベルのアクティブとなっている状態で、クロック信号CKの立上りタイミングで該フリップフロップF2はセットされ、該フリップフロップF2の出力端子Qから出力信号S2が出力される。
【0093】
前記出力信号S2は、次段のフリップフロップF3のセット端子Sに入力され、クロック信号CKBの立上りタイミング、すなわちクロック信号CKの立下りタイミングで該フリップフロップF3はセットされ、出力端子Qから出力信号S3が出力される。出力信号S3は、同様に後段のフリップフロップF4のセット端子Sに入力されると共に、前段のフリップフロップF2のリセット端子Rに入力され、該フリップフロップF2の動作をリセットし、出力信号S2をローレベルの非アクティブとする。
【0094】
以降同様に、フリップフロップF4〜Fn−1の出力端子Qから出力信号S4〜Sn−1が出力され、それぞれ後段のフリップフロップF5〜Fnのセット端子Sに入力されると共に、それぞれ前段のフリップフロップF3〜Fn−2のリセット端子Rに入力される。さらに、フリップフロップFnの出力端子Qからは出力信号Snが出力され、前段のフリップフロップFn−1のリセット端子Rに入力されると共に、自段のリセット端子Rに入力される。
【0095】
以上のように、図17の紙面の左半分で示すように切替え信号LRがハイレベルであるときには、スタートパルスSPOが入力されるフリップフロップF2をシフト動作の開始段とし、最終段のフリップフロップFnまで、クロック信号CKの半周期毎に順次シフト動作を行ない、出力信号S2〜Snが出力される。このとき、最終段の出力信号Snは、自段から出力した直後に、該自段の出力でリセットされる。また、フリップフロップF1は、前述したように切替え信号LRがハイレベルのときはシフト動作に関与せず、常時リセットされているので、出力信号S1はローレベルのままである。
【0096】
これに対して、図17の紙面の右半分で示すように切替え信号LRがローレベルであるときには、同極性の昇圧後の切替え信号LROによって、前記アナログスイッチAS,ARはオフとなり、前記アナログスイッチBS,BRはオンとなる。これによって、スタートパルスSPがレベルシフタ13で昇圧されたスタートパルスSPOは、n−1段目のフリップフロップFn−1のセット端子Sに入力される。以降のフリップフロップFn−2〜F1の動作の詳細な説明は省略するが、このフリップフロップFn−1をシフト動作の開始段とし、最終段のフリップフロップF1まで順次シフト動作を行ない、出力信号Sn−1〜S1がクロック信号CKの半周期毎に順次出力される。このとき、最終段の出力信号S1は、前述したのと同様に、出力した直後にリセットされる。また、フリップフロップFnは、この切替え信号LRがローレベルのときはシフト動作に関与せず、常時リセットされているので、出力信号Snはローレベルのままである。
【0097】
したがって、前述のようにこのシフトレジスタ51の出力としては、出力信号S2〜Sn−1が有効となるが、後述する動作制御回路54によるレベルシフタ13の動作制御には、前述のように、最終段の出力信号SnまたはS1が用いられる。この場合、図17に示すように、前記切替え信号LRがハイレベルのときには、イネーブル信号ENBは、シフト動作の開始段のフリップフロップF2の出力信号S2が出力される時点で非アクティブのハイレベルとなり、最終段のフリップフロップFnの出力信号Snが出力される時点でアクティブのローレベルとなる。これに対して、前記切替え信号LRがローレベルのときには、イネーブル信号ENBは、シフト動作の開始段のフリップフロップFn−1の出力信号Sn−1が出力される時点で非アクティブのハイレベルとなり、最終段のフリップフロップF1の出力信号S1が出力される時点でアクティブのローレベルとなる。
【0098】
図18は、前記動作制御回路54の一構成例を示すブロック図である。この動作制御回路54は、前述のCMOS構成の2つの反転論理和回路NOR1,NOR2から成るセット・リセット・フリップフロップに、前述のアナログスイッチAS,AR;BS,BRと同様な構成のアナログスイッチA1,A2;B1,B2およびインバータINVctlを備えて構成されている。
【0099】
前記アナログスイッチA1,A2は、前述のアナログスイッチAS,ARと同様な動作を行ない、切替え信号LROがハイレベルのときにオンとなり、ローレベルのときにオフとなる。これに対して、前記アナログスイッチB1,B2は、前記切替え信号LROがインバータINVctlで反転されて与えられるので、前述のアナログスイッチBS,BRと同様な動作を行ない、切替え信号LROがローレベルのときにオンとなり、ハイレベルのときにオフとなる。
【0100】
この動作制御回路54では、図4で示す動作制御回路14の出力信号S1に代えて、反転論理和回路NOR1の一方の入力には、出力信号S2またはSn−1が入力されるようになっており、反転論理和回路NOR2の一方の入力には、出力信号SnまたはS1が入力されるようになっている。
【0101】
そして、前記切替え信号LROがハイレベルのときには、前記出力信号S2が前記アナログスイッチA1を介して前記反転論理和回路NOR1の一方の入力に入力され、前記出力信号Snが前記アナログスイッチA2を介して前記反転論理和回路NOR2の一方の入力に入力される。反転論理和回路NOR1,NOR2の他方の入力には、前述のように他方の反転論理和回路NOR2,NOR1の出力がそれぞれ入力されている。
【0102】
したがって、反転論理和回路NOR2の出力である前記イネーブル信号ENBは、前述のように出力信号S2が出力された時点で、反転論理和回路NOR1の出力、すなわち反転論理和回路NOR2の他方の入力がローレベルとなり、また出力信号Snはローレベルであるので、非アクティブのハイレベルになる。その後、前記出力信号S2がローレベルとなっても、該反転論理和回路NOR2のハイレベルの出力によって反転論理和回路NOR1の出力はローレベル、該反転論理和回路NOR2の出力、すなわち前記イネーブル信号ENBはハイレベルで保持される。
【0103】
その後、出力信号Snが出力されると、反転論理和回路NOR2の出力である前記イネーブル信号ENBはアクティブのローレベルとなり、これによって反転論理和回路NOR1の2つの入力が共にローレベルとなることで反転論理和回路NOR1の出力はハイレベルとなる。さらにその後、出力信号Snがローレベルになっても、反転論理和回路NOR1のハイレベルの出力によって、反転論理和回路NOR2の出力、すなわち前記イネーブル信号ENBは、再び前記出力信号S2が出力されるまでローレベルで保持される。
【0104】
これに対して、前記切替え信号LROがローレベルのときには、前記出力信号Sn−1が前記アナログスイッチB1を介して前記反転論理和回路NOR1の一方の入力に入力され、前記出力信号S1が前記アナログスイッチB2を介して前記反転論理和回路NOR2の一方の入力に入力される。
【0105】
したがって、反転論理和回路NOR2の出力である前記イネーブル信号ENBは、前述のように出力信号Sn−1が出力された時点で、反転論理和回路NOR1の出力、すなわち反転論理和回路NOR2の他方の入力がローレベルとなり、また出力信号S1はローレベルであるので、非アクティブのハイレベルになる。その後、前記出力信号Sn−1がローレベルとなっても、反転論理和回路NOR2のハイレベルの出力によって反転論理和回路NOR1の出力はローレベル、該反転論理和回路NOR2の出力、すなわち前記イネーブル信号ENBはハイレベルで保持される。
【0106】
その後、出力信号S1が出力されると、反転論理和回路NOR2の出力である前記イネーブル信号ENBはアクティブのローレベルとなり、これによって反転論理和回路NOR1の2つの入力が共にローレベルとなることで該反転論理和回路NOR1の出力はハイレベルとなる。さらにその後、出力信号S1がローレベルになっても、反転論理和回路NOR1のハイレベルの出力によって、反転論理和回路NOR2の出力、すなわち前記イネーブル信号ENBは、再び前記出力信号Sn−1が出力されるまでローレベルで保持される。
【0107】
このようにして、双方向のシフト動作に対しても、レベルシフタ13の動作制御を行うことができる。近年では、ビデオカメラやデジタルカメラのモニターパネルに代表されるように、画像表示部の向きに応じて表示画像の上下や左右を反転させた鏡像を表示することができる装置が実用化されており、このように表示画像を反転可能な表示装置のシフトレジスタとして、データのシフト方向が切替え可能な前記双方向シフトレジスタ51を使用することで、シフト方向を切替えるだけで前記鏡像の表示が可能となるので、映像信号を記憶する手段を省略することができる。
【0108】
この場合、前記図6で示す画像表示装置21においては、映像信号DATを生成する制御回路23からシフトレジスタ26aに、前記切替え信号LRがさらに入力され、これによって左右の反転画像の表示が可能となる。また、前記制御回路23からシフトレジスタ25aに、同様の切替え信号UDをさらに入力することで、上下の反転画像の表示が可能となる。
【0109】
本発明の実施のさらに他の形態について、図19〜図21に基づいて説明すれば、以下のとおりである。
【0110】
図19は、本発明の実施のさらに他の形態のシフトレジスタ61の電気的構成を示すブロック図である。このシフトレジスタ61は、前述のシフトレジスタ51に類似し、対応する部分には同一の参照符号または同一の参照符号に添字aを付して、その説明を省略する。注目すべきは、このシフトレジスタ61では、シフトレジスタ部62において、スタートパルスSPOが入力される初段のフリップフロップ回路が、3段目、すなわち前記s=3となるH3a,Hn−2aであるとともに、各フリップフロップ回路、たとえばH5aが、出力信号S5を出力すると、前記シフトレジスタ51では前段のフリップフロップ回路H4aをリセットしていたのに対して、このシフトレジスタ61では、前々段のフリップフロップ回路H3aをリセットすることである。
【0111】
したがって、前記動作制御回路54は、同様に構成され、同様の動作を行うけれども、前記図18において、前記アナログスイッチA1,B1に入力される出力信号が、S2,Sn−1から、S3,Sn−2に変更される。
【0112】
図20は、前記シフトレジスタ部62の一構成例を詳細に示すブロック図である。図15の構成に対応する部分には、前記同一の参照符号または同一の参照符号に添字aを付して示す。このシフトレジスタ部62では、フリップフロップF1,Fnに関する構成は前記シフトレジスタ部52と同様であるけれども、残余のフリップフロップF2〜Fn−1に関する構成が、前記シフトレジスタ部52とは異なる。
【0113】
すなわち、フリップフロップF2は、フリップフロップF1と同様に構成され、前記フリップフロップF2のセット端子Sに対して、アナログスイッチAS2は前記切替え信号LROがハイレベルであるときにオンして前記セット端子Sを接地し、ローレベルであるときにはオフし、これに対してアナログスイッチBS2は前記切替え信号LROがハイレベルであるときにオフし、ローレベルであるときにはオンして前記セット端子Sを次段のフリップフロップF3の出力端子Qに接続する。
【0114】
また、このフリップフロップF2のリセット端子Rに対して、アナログスイッチAR2は前記切替え信号LROがハイレベルであるときにオンして前記リセット端子Rにハイレベルの駆動電圧Vccを与え、ローレベルであるときにはオフし、これに対してアナログスイッチBR2は前記切替え信号LROがハイレベルであるときにオフし、ローレベルであるときにはオンして前記リセット端子Rに前段のフリップフロップF1の出力を与え、リセットする。
【0115】
次段のフリップフロップF3のセット端子Sに対しては、アナログスイッチAS3は前記切替え信号LROがハイレベルであるときにオンして前記セット端子Sに前記スタートパルスSPOを与え、ローレベルであるときにはオフし、これに対してアナログスイッチBS3は前記切替え信号LROがハイレベルであるときにオフし、ローレベルであるときにはオンして前記セット端子Sを次段のフリップフロップF4の出力端子Qに接続する。
【0116】
また、このフリップフロップF3のリセット端子Rに対して、アナログスイッチAR3は前記切替え信号LROがハイレベルであるときにオンして前記リセット端子Rに次々段のフリップフロップF5の出力端子Qからの出力を与え、ローレベルであるときにはオフし、これに対してアナログスイッチBR3は前記切替え信号LROがハイレベルであるときにオフし、ローレベルであるときにはオンして前記リセット端子Rに前々段のフリップフロップF1の出力端子Qからの出力を与え、リセットする。
【0117】
後続のフリップフロップF4〜Fn−3のセット端子Sに対しては、アナログスイッチAS4〜ASn−3は前記切替え信号LROがハイレベルであるときにオンして前記セット端子Sに前段のフリップフロップF3〜Fn−4の出力を与え、ローレベルであるときにはオフし、これに対してアナログスイッチBS4〜BSn−3は前記切替え信号LROがハイレベルであるときにオフし、ローレベルであるときにはオンして前記セット端子Sに次段のフリップフロップF5〜Fn−2の出力を与える。
【0118】
また、このフリップフロップF4〜Fn−3のリセット端子Rに対して、アナログスイッチAR4〜ARn−3は前記切替え信号LROがハイレベルであるときにオンして前記リセット端子Rに次々段のフリップフロップF6〜Fn−1の出力を与え、ローレベルであるときにはオフし、これに対してアナログスイッチBR4〜BRn−3は前記切替え信号LROがハイレベルであるときにオフし、ローレベルであるときにはオンして前記リセット端子Rに前々段のフリップフロップF2〜Fn−5の出力端子Qからの出力を与える。
【0119】
さらに次段のフリップフロップFn−2のセット端子Sに対しては、アナログスイッチASn−2は前記切替え信号LROがハイレベルであるときにオンして前記セット端子Sに前段のフリップフロップFn−3の出力を与え、ローレベルであるときにはオフし、これに対してアナログスイッチBSn−2は前記切替え信号LROがハイレベルであるときにオフし、ローレベルであるときにはオンして前記セット端子Sに前記スタートパルスSPOを与える。
【0120】
また、このフリップフロップFn−2のリセット端子Rに対して、アナログスイッチARn−2は前記切替え信号LROがハイレベルであるときにオンして前記リセット端子Rに次々段のフリップフロップFnの出力を与え、ローレベルであるときにはオフし、これに対してアナログスイッチBRn−2は前記切替え信号LROがハイレベルであるときにオフし、ローレベルであるときにはオンして前記リセット端子Rに前々段のフリップフロップFn−4の出力を与える。
【0121】
さらにまた、次段のフリップフロップFn−1は、最終段のフリップフロップFnと同様に構成され、セット端子Sに対しては、アナログスイッチASn−1は前記切替え信号LROがハイレベルであるときにオンして前記セット端子Sに前段のフリップフロップFn−2の出力を与え、ローレベルであるときにはオフし、これに対してアナログスイッチBSn−1は前記切替え信号LROがハイレベルであるときにオフし、ローレベルであるときにはオンして前記セット端子Sを接地する。
【0122】
また、このフリップフロップFn−1のリセット端子Rに対して、アナログスイッチARn−1は前記切替え信号LROがハイレベルであるときにオンして次段のフリップフロップFnの出力を与え、ローレベルであるときにはオフし、これに対してアナログスイッチBRn−1は前記切替え信号LROがハイレベルであるときにオフし、ローレベルであるときにはオンして前記リセット端子Rにハイレベルの駆動電圧Vccを与える。
【0123】
したがって、これらのアナログスイッチAS1〜ASn,AR1〜ARnと、アナログスイッチBS1〜BSn,BR1〜BRnとが、前記切替え信号LROによって相反制御されることで、前述のようにフリップフロップF3が初段、フリップフロップFnが最終段となり、図21で示すように、クロック信号CKに同期して、スタートパルスSPOが順次フリップフロップF3,F4,F5,…,Fnとシフトされ、出力信号S3,S4,…,Snの順に出力されてゆく場合と、フリップフロップFn−2が初段、フリップフロップF1が最終段となり、スタートパルスSPOが順次フリップフロップFn−2,Fn−3,Fn−4,…,F1とシフトされ、出力信号Sn−2,Sn−3,…,S1の順に出力されてゆく場合との双方向のシフト動作を実現することができる。
【0124】
また、前々段または後々段のフリップフロップの出力信号でリセットされるので、前記出力信号S3〜Sn−2のパルス幅は、クロック信号CKの1周期分、したがって前記図17に比べて、2倍とすることができる。このパルス幅は、前記2倍に限らず、前記画素PIXへの映像信号DATの書込に要する時間に対応して、3倍以上に選ばれてもよい。
【0125】
一方、切替え信号LRがハイレベルのときには、出力信号S1,S2は、フリップフロップF1,F2がリセットされた状態であるので、ローレベルのままであり、また出力信号Sn−1,Snは、フリップフロップFn−1,Fnが出力信号Snによってリセットされるので、出力パルス波形が他とは異なる。同様に、切替え信号LRがローレベルのときには、出力信号Sn,Sn−1はローレベルのままであり、出力信号S2、S1はパルス波形が他とは異なる。
【0126】
本発明の実施の他の形態について、図22に基づいて説明すれば、以下のとおりである。
【0127】
図22は、本発明の実施の他の形態のシフトレジスタ71の電気的構成を示すブロック図である。このシフトレジスタ71は、前述のシフトレジスタ31,51に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このシフトレジスタ71では、前記イネーブル信号ENBに応答して、動作制御回路54が前記レベルシフタ13を不能動化するときには、前記レベルシフト部13aの前記入力スイッチング素子の入力に、該入力スイッチング素子が遮断するレベルの信号を与える入力制御回路32を備えていることである。
【0128】
これによって、電流駆動型のレベルシフタ13の不能動化を実現することができるとともに、不能動化時における入力スイッチング素子であるNMOSトランジスタN2の電流を削減することができる。
【0129】
本発明の実施のさらに他の形態について、図23に基づいて説明すれば、以下のとおりである。
【0130】
図23は、本発明の実施のさらに他の形態のシフトレジスタ81の電気的構成を示すブロック図である。このシフトレジスタ81は、前述のシフトレジスタ41,51に類似している。したがって、このシフトレジスタ81では、前記入力制御回路32を備えるとともに、前記イネーブル信号ENBに応答して、動作制御回路54が前記レベルシフタ13を不能動化するときには、前記レベルシフト部13aの出力電圧を予め定める値に保持する出力安定回路42を備えている。
【0131】
これによって、レベルシフタ13が動作を停止している間、該レベルシフタ13の出力電圧を予め定める値に保持し、フリップフロップF2,Fn−1の誤動作を防止することができ、より安定したシフトレジスタを実現することができる。
【0132】
なお、前記シフトレジスタ71,81において、シフトレジスタ部52に代えて、前記シフトレジスタ61のシフトレジスタ部62や、s=4以上の他のシフトレジスタ部が用いられてもよいことは、言うまでもない。
【0133】
また、前述の説明では、シフトレジスタ11,31,41,51,61,71,81の適用例として、画像表示装置21を例にしているけれども、該シフトレジスタ11,31,41,51,61,71,81の駆動電圧Vccよりも低い振幅の入力信号が与えられる用途であれば、広く適用することができる。しかしながら、画像表示装置21では、解像度の向上と表示面積の拡大とが強く求められているので、該シフトレジスタ11,31,41,51,61,71,81の段数が多く、かつレベルシフタ13の駆動能力を充分に確保できないことが多いので、特に効果的である。
【0134】
【発明の効果】
本発明のシフトレジスタは、以上のように、駆動電圧よりも振幅が低い入力信号をレベルシフタによって昇圧した後、シフト動作を行うフリップフロップに入力するようにしたシフトレジスタにおいて、前記レベルシフタを、x段目のフリップフロップが前記入力信号を転送すると不能動化し、y段目(x<y)のフリップフロップが前記入力信号を転送すると能動化する動作制御手段を設ける。
【0135】
それゆえ、省電力化のために入力信号を小振幅としても、正常に動作することができるとともに、前記x段目からy段目まで転送している期間におけるレベルシフタでの消費電力を削減することができる。
【0136】
また、本発明のシフトレジスタは、以上のように、前記x段目を初段とし、前記y段目を最終段とする。
【0137】
それゆえ、y−x、すなわちレベルシフタを不能動化している期間が最大値となり、消費電力を最も削減することができる。
【0138】
さらにまた、本発明のシフトレジスタは、以上のように、双方向シフトレジスタであって、駆動電圧よりも振幅が低い入力信号をレベルシフタによって昇圧した後、シフト動作を行うフリップフロップに入力するようにしたシフトレジスタにおいて、前記入力信号は任意のs段目のフリップフロップに与えられるようにし、前記レベルシフタを、x段目(但し、s≦x)のフリップフロップが前記入力信号を転送すると不能動化し、y段目(但し、x<y)のフリップフロップが前記入力信号を転送すると能動化する動作制御手段を設ける。
【0139】
それゆえ、省電力化のために入力信号を小振幅としても、正常に動作することができるとともに、前記x段目からy段目まで転送している期間におけるレベルシフタでの消費電力を削減することができる。
【0140】
また、本発明のシフトレジスタは、以上のように、前記x段目をs段目とし、前期y段目を最終段とする。
【0141】
それゆえ、y−x、すなわちレベルシフタを不能動化している期間が最大値となり、消費電力を最も削減することができる。
【0142】
さらにまた、本発明のシフトレジスタは、以上のように、前記レベルシフタを、動作中、前記入力信号が与えられる入力スイッチング素子が常時導通する電流駆動型のレベルシフタとする。
【0143】
それゆえ、入力信号の振幅が前記入力スイッチング素子の閾値電圧より低い場合であっても、電圧駆動型のレベルシフタに比べて、何ら支障なく入力信号を昇圧することができるとともに、前記電圧駆動型のレベルシフタよりも大きい消費電力を低減することができる。
【0144】
また、本発明のシフトレジスタは、以上のように、レベルシフタを不能動化するときに、前記入力スイッチング素子の入力に、該入力スイッチング素子が遮断するレベルの信号を与える入力制御手段をさらに備える。
【0145】
それゆえ、電流駆動型のレベルシフタの不能動化を実現することができるとともに、不能動化時における入力スイッチング素子の貫通電流を削減し、より低消費電力なシフトレジスタを実現することができる。
【0146】
さらにまた、本発明のシフトレジスタは、以上のように、レベルシフタを不能動化するときに、出力電圧を予め定める値に保持する出力安定部をさらに備える。
【0147】
それゆえ、不定な出力電圧に起因するフリップフロップの誤動作を防止することができ、より安定したシフトレジスタを実現することができる。
【0148】
また、本発明の表示装置は、以上のように、いわゆるドライバモノリッシックのマトリクス表示装置において、一体形成される走査信号線駆動回路およびデータ信号線駆動回路の少なくとも一方に、上記のシフトレジスタを搭載する。
【0149】
それゆえ、消費電力の少ない前記ドライバモノリッシックの表示パネルを実現することができる。
【図面の簡単な説明】
【図1】
本発明の実施の一形態のシフトレジスタの電気的構成を示すブロック図である。
【図2】
図1で示すシフトレジスタにおけるシフトレジスタ部の一構成例を詳細に示すブロック図である。
【図3】
前記シフトレジスタの動作を説明するための波形図である。
【図4】
図1で示すシフトレジスタにおける動作制御回路の一構成例を示すブロック図である。
【図5】
本発明の電流駆動型のレベルシフタの一構成例を示すブロック図である。
【図6】
本発明のシフトレジスタが適用される画像表示装置の一例のブロック図である。
【図7】
図6で示す画像表示装置における画素の等価回路図である。
【図8】
本発明の実施の他の形態のシフトレジスタの電気的構成を示すブロック図である。
【図9】
図8で示すシフトレジスタにおける入力制御回路とレベルシフト部との一構成例を示すブロック図である。
【図10】
本発明の実施のさらに他の形態のシフトレジスタの電気的構成を示すブロック図である。
【図11】
図10で示すシフトレジスタにおける出力安定回路と入力制御回路およびレベルシフト部との一構成例を示すブロック図である。
【図12】
典型的な従来技術のシフトレジスタのブロック図である。
【図13】
図12で示すシフトレジスタにおけるレベルシフタの一構成例を示すブロック図である。
【図14】
本発明の実施の他の形態のシフトレジスタの電気的構成を示すブロック図である。
【図15】
図14で示すシフトレジスタにおいて、シフトレジスタ部を詳細に示すブロック図である。
【図16】
図15で示すシフトレジスタ部におけるアナログスイッチの一構成例を示すブロック図である。
【図17】
図14で示すシフトレジスタの動作を説明するための波形図である。
【図18】
図14で示すシフトレジスタにおける動作制御回路の一構成例を示すブロック図である。
【図19】
本発明の実施のさらに他の形態のシフトレジスタの電気的構成を示すブロック図である。
【図20】
図19で示すシフトレジスタにおけるシフトレジスタ部の一構成例を詳細に示すブロック図である。
【図21】
図19で示すシフトレジスタの動作を説明するための波形図である。
【図22】
本発明の実施のさらに他の形態のシフトレジスタの電気的構成を示すブロック図である。
【図23】
本発明の実施の他の形態のシフトレジスタの電気的構成を示すブロック図である。
【符号の説明】
11,31,41,51,61,71,81 シフトレジスタ
12,52,62 シフトレジスタ部
13,53 レベルシフタ
13a レベルシフト部
14,54 動作制御回路
21 画像表示装置
22 表示パネル
23 制御回路
24 表示部
25 走査信号線駆動回路
26 データ信号線駆動回路
25a,26a シフトレジスタ
26b サンプリング回路
32 入力制御回路
42 出力安定回路
A1,A2;B1,B2 アナログスイッチ
AS1〜ASn,BS1〜BSn アナログスイッチ
AR1〜ARn,BR1〜BRn アナログスイッチ
CL 液晶容量
Cp 画素容量
Cs 補助容量
DL1〜DLk データ信号線
F1〜Fn フリップフロップ
GL1〜GLm 走査信号線
H1,H2,…,Hn−1,Hn フリップフロップ回路
H2a〜Hn−1a フリップフロップ回路
INV インバータ
INV1,INV2 インバータ
INVctl インバータ
INVlr インバータ
INVsw インバータ
N1〜N4 NMOSトランジスタ
Nsw NMOSトランジスタ
NOR1,NOR2 反転論理和回路
P1,P2 PMOSトランジスタ
Psw PMOSトランジスタ
PIX 画素
SW 電界効果トランジスタ
Claims (8)
- 入力された信号を複数段のフリップフロップが順次転送してゆくシフトレジスタにおいて、
前記フリップフロップの駆動電圧よりも振幅が低い前記入力信号を昇圧して、初段のフリップフロップへ印加するレベルシフタと、
任意のx段目のフリップフロップおよび任意のy段目(但し、x<y)のフリップフロップの出力に応答し、前記x段目のフリップフロップが前記入力信号を転送すると前記レベルシフタを不能動化し、前記y段目のフリップフロップが前記入力信号を転送すると前記レベルシフタを能動化する動作制御手段とを含むことを特徴とするシフトレジスタ。 - 前記x段目は初段であり、前記y段目は最終段であることを特徴とする請求項1記載のシフトレジスタ。
- 入力された信号を複数段のフリップフロップが順次転送してゆくとともに、シフト方向が切替え可能なシフトレジスタにおいて、
前記フリップフロップの駆動電圧よりも振幅が低い前記入力信号を昇圧して、任意のs段目のフリップフロップへ印加するレベルシフタと、
任意のx段目(但し、s≦x)のフリップフロップおよび任意のy段目(但し、x<y)のフリップフロップの出力に応答し、前記x段目のフリップフロップが前記入力信号を転送すると前記レベルシフタを不能動化し、前記y段目のフリップフロップが前記入力信号を転送すると前記レベルシフタを能動化する動作制御手段とを含むことを特徴とするシフトレジスタ。 - 前記x段目はs段目であり、前記y段目は最終段であることを特徴とする請求項3記載のシフトレジスタ。
- 前記レベルシフタは、動作中、前記入力信号が与えられる入力スイッチング素子が常時導通する電流駆動型のレベルシフト部を有することを特徴とする請求項1〜4の何れか1項に記載のシフトレジスタ。
- 前記動作制御手段に関連して、該動作制御手段が前記レベルシフタを不能動化するときには、前記レベルシフト部の前記入力スイッチング素子の入力に、該入力スイッチング素子が遮断するレベルの信号を与える入力制御手段をさらに備えることを特徴とする請求項5記載のシフトレジスタ。
- 前記レベルシフタは、前記不能動化時に、出力電圧を予め定める値に保持する出力安定部を備えていることを特徴とする請求項1〜6の何れか1項に記載のシフトレジスタ。
- 相互に交差する複数の走査信号線およびデータ信号線によって区画されて形成される各画素領域に、走査信号線駆動回路およびデータ信号線駆動回路が、前記走査信号線およびデータ信号線を介して映像信号を書込んでゆくことで画像表示を行うようにした画像表示装置において、
前記走査信号線駆動回路およびデータ信号線駆動回路の少なくとも一方は、表示パネルに一体形成されるとともに、前記請求項1〜7の何れか1項に記載のシフトレジスタを備えていることを特徴とする表示装置。
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