JP4499110B2 - レベルシフタ回路、駆動回路、および表示装置 - Google Patents

Description

本発明は、低電圧インターフェースなどに好適に使用されるレベルシフタ回路、それを備えた駆動回路、およびそれを備えた表示装置に関するものである。

近年、小型携帯端末や携帯電話の表示装置として液晶画像表示装置が広く使用されている。これらの機器では、携帯という機能を充実させるために、低消費電力化が非常に強く要望されている。このため、液晶画像表示装置を駆動するための駆動回路の消費電力を低減することが望まれている。

液晶画像表示装置の走査信号線駆動用の走査信号線駆動回路では、駆動に用いるクロック信号の電圧が走査線駆動回路の電源電圧よりも低い場合には、それらクロック信号の電圧を電源電圧に昇圧するために、レベルシフタ回路が広く使用されている。また、近年では、ガラス基板上に画素とそれら駆動回路とを一括して作成する低温ポリシリコンドライバモノリシックパネルというものが開発されている。

しかしながら、それら低温ポリシリコンによって構成されるトランジスタの性能（閾値電圧値Ｖｔｈ、電子移動度μ）はシリコン基板上に形成される回路、すなわち一般的にＩＣと呼ばれる回路と比較すると低くなっている。特に閾値電圧値Ｖｔｈが大きくなってしまう。

このようなトランジスタを用いて、前述したレベルシフタ回路を構成する場合、従来は以下のような構成をとっていた。駆動電圧より電圧の低い２種類のクロック信号を駆動電圧に昇圧する従来例のレベルシフタ回路の回路図を図３８に、そのタイミングチャートを図３９に示す。

図３９には、２種類のクロック信号としての各クロック信号ＣＫａ・ＣＫｂを示す。各クロック信号ＣＫａ・ＣＫｂは、ハイレベル期間をアクティブ期間、ローレベル期間を非アクティブ期間とし、互いにハイレベル期間が重ならないような位相を有している。

また、Ｖｄｄ０は、駆動電圧より低いクロック信号のハイレベル期間の電圧とローレベル期間の電圧との電位差を示し、Ｖｄｄ１は、駆動電圧より低い電圧の各クロック信号ＣＫａ・ＣＫｂを駆動電圧に昇圧した各出力信号ＯＵＴａ・ＯＵＴｂのハイレベル期間の電圧とローレベル期間の電圧との電位差を示している。

図３８のレベルシフタ回路は、クロック信号ＣＫａのレベルシフトを行う第１レベルシフタＬＳａと、クロック信号ＣＫｂのレベルシフトを行う第２レベルシフタＬＳｂとを備えている。第１レベルシフタＬＳａおよび第２レベルシフタＬＳｂは、それぞれ、オフセッタ部１５１とレベルシフト部１５２とから構成されている。

図３８の第１レベルシフタＬＳａおよび第２レベルシフタＬＳｂのそれぞれのオフセッタ部１５１は、ＰチャネルＭＯＳトランジスタからなる定電流源トランジスタＰ１と、ＮチャネルＭＯＳトランジスタＮ１（以下、トランジスタＮ１と称する）とを備えている。

定電流源トランジスタＰ１のソースは駆動電源Ｖｄｄに接続され、定電流源トランジスタＰ１のゲートは電源Ｖｓｓ（クロック信号ＣＫａ・ＣＫｂのローレベル）に接続されている。定電流源トランジスタＰ１のドレインはトランジスタＮ１のドレインおよびゲートと、レベルシフト部１５２が備えるＮチャネルＭＯＳトランジスタＮ２のゲートとに接続され、トランジスタＮ１のソースは電源Ｖｓｓに接続されている。

図３８の第１レベルシフタＬＳａおよび第２レベルシフタＬＳｂのそれぞれのレベルシフト部１５２は、ＰチャネルＭＯＳトランジスタからなる定電流源トランジスタＰ２、ＮチャネルＭＯＳトランジスタＮ２（以下、トランジスタＮ２と称する）、および各インバータＩ１・Ｉ２を備えている。

定電流源トランジスタＰ２のゲートは電源Ｖｓｓに接続され、定電流源トランジスタＰ２のドレインはトランジスタＮ２のドレインおよびインバータＩ１の入力端子に接続されており、また定電流源トランジスタＰ２のソースは駆動電源Ｖｄｄに接続されている。

トランジスタＮ２のソースには、駆動電源Ｖｄｄの電圧（駆動電圧Ｖｄｄと称する）より低い電圧の２種類のクロック信号ＣＫａ・ＣＫｂのうち、第１レベルシフタＬＳａにおいてクロック信号ＣＫａが、第２レベルシフタＬＳｂにおいてクロック信号ＣＫｂが、それぞれ入力される。

インバータＩ１の出力端子はインバータＩ２の入力端子と接続され、インバータＩ２の出力端子からは、第１レベルシフタＬＳａにおいて第１レベルシフタＬＳａの出力信号ＯＵＴａが、第２レベルシフタＬＳｂにおいて第２レベルシフタＬＳｂの出力信号ＯＵＴｂが出力される。

次に、このレベルシフタ回路の動作について説明する。第１レベルシフタＬＳａおよび第２レベルシフタＬＳｂはそれぞれオフセッタ部１５１によって、トランジスタＮ２のゲートに駆動電圧Ｖｄｄと電源Ｖｓｓの電圧（電源電圧Ｖｓｓと称する）との間の電圧を、レベルシフト動作用の電圧として印加する。この電圧をオフセット電圧という。オフセット電圧は、定常状態においてトランジスタＮ１の閾値電圧値Ｖｔｈもしくは閾値電圧値Ｖｔｈより若干高めの電圧になる。

第１レベルシフタＬＳａおよび第２レベルシフタＬＳｂのそれぞれのレベルシフト部１５２においては、定電流源トランジスタＰ２を流れる定電流ｉａは定電流源トランジスタＰ２のドレインとインバータＩ１の入力端子との接続点に向かって流れ、この方向に流れる電流を正とする。

トランジスタＮ２を流れる電流ｉｂは、第１レベルシフタＬＳａおよび第２レベルシフタＬＳｂのそれぞれで駆動電圧Ｖｄｄより低い電圧の２種類のクロック信号ＣＫａ・ＣＫｂの入力端子に向かって流れ、この方向に流れる電流を正とする。定電流源トランジスタＰ２のドレインとインバータＩ１の入力端子との接続点からインバータＩ１に流入する電流をｉｃとし、この方向に流れる電流を正とする。

オフセッタ部１５１から印加されるオフセット電圧は、トランジスタＮ１とほぼ同等の性能を示すトランジスタＮ２のゲートに印加されるため、トランジスタＮ２のゲートには、トランジスタＮ２の閾値電圧値Ｖｔｈもしくは閾値電圧値Ｖｔｈより若干高めの電圧が印加される。トランジスタＮ２のソースに入力されるクロック信号ＣＫａもしくはＣＫｂの電圧の若干の変化に対応して、トランジスタＮ２を流れる電流を制御することができる。

クロック信号ＣＫａもしくはＣＫｂの電圧がローレベルの場合、トランジスタＮ２のゲート・ソース間に印加される電位差は、トランジスタＮ２の閾値電圧値Ｖｔｈもしくは閾値電圧値Ｖｔｈより若干大きくなるため、トランジスタＮ２は導通状態になる。トランジスタＮ２の導通状態では、定常電流ｉａはトランジスタＮ２のソースに入力されたクロック信号ＣＫａもしくはＣＫｂの端子の方へ流れる（貫通電流）。

また、定電流源トランジスタＰ２のドレインとインバータＩ１の入力端子との接続点からインバータＩ１に流入する方向を正とする電流ｉｃは、トランジスタＮ２のソースに入力されたクロック信号ＣＫａもしくはＣＫｂの端子の方へ流れる引き込み電流となるため負の電流となる。

そのため、インバータＩ１の中で構成されるＭＯＳトランジスタのゲートに充電されていた電荷が放電されて電位が下がり、インバータＩ１の理論反転電圧より電圧が下がると、インバータＩ２の入力端子に駆動電圧Ｖｄｄの電圧を出力する。その結果、インバータＩ２の出力信号ＯＵＴａもしくはＯＵＴｂの電圧は電源電圧Ｖｓｓ（クロック信号ＣＫａ・ＣＫｂのローレベル）になる。

次に、クロック信号ＣＫａもしくはＣＫｂの電圧がハイレベルの場合、トランジスタＮ２のゲート・ソース間に印加される電位差はトランジスタＮ２の閾値電圧値Ｖｔｈより小さくなるため、トランジスタＮ２を流れる電流ｉｂは零であるか、もしくはほとんど流れない。

そのため、定電流源トランジスタＰ２のドレインとインバータＩ１の入力端子との接続点に流れる定電流ｉａのほとんどがインバータＩ１の入力端子へ流れるため、電流ｉｃは正の電流になる。その結果、インバータＩ１の中で構成されるＭＯＳトランジスタのゲートに正の電荷が充電され、該ＭＯＳトランジスタのゲートの電圧は上昇する。

該ＭＯＳトランジスタのゲートの電圧がインバータＩ１の理論反転電圧を超えれば、インバータＩ２の入力端子に電源電圧Ｖｓｓを出力し、その結果インバータＩ２は駆動電圧Ｖｄｄを出力する。

このようにして、駆動電圧Ｖｄｄより電圧が低いクロック信号ＣＫａもしくはＣＫｂの、高い状態にある電圧を駆動電圧Ｖｄｄまで昇圧して、出力電圧ＯＵＴａもしくはＯＵＴｂとして出力する。

以上のように昇圧されたクロック信号を用いて、例えば日本国公開特許公報である特開２００１−１３５０９３号公報（公開日：２００１年５月１８日）に記載されているシフトレジスタを動作させることにより、液晶画像表示装置の走査線駆動回路を駆動することができる。

しかしながら、図３８のレベルシフタ回路を用いて、特開２００１−１３５０９３号公報に記載されているようなシフトレジスタを構成した場合、第１レベルシフタＬＳａおよび第２レベルシフタＬＳｂといった、レベルシフタ回路を構成する複数のレベルシフタが、オフセッタ部１５１の定電流源トランジスタＰ１およびトランジスタＮ１や、レベルシフト部１５２の定電流源トランジスタＰ２およびトランジスタＮ２などのトランジスタに、常時電流を流しながら動作することになる。

この場合、クロック信号が不必要な期間であっても、つまりクロック信号が非アクティブ期間であっても、上記複数のレベルシフタで電力を消費してしまうため、レベルシフタ回路が低消費電力化を妨げるという問題がある。この結果、液晶画像表示装置の消費電力が大きくなってしまい、小型携帯端末や携帯電話の電池等の電力が大きく消費される結果、それらの使用時間が短くなってしまう。

このような問題を解決する技術として、日本国公開特許公報である特開２００４−４６０８５号公報（公開日：２００４年２月１２日）には、互いにハイレベル期間が重ならない２種類のクロック信号が入力される２つのレベルシフタにおいて、一方のクロック信号がアクティブ期間の場合に、他方のクロック信号が入力されるレベルシフタの動作を停止させ、これによって一方のクロック信号の非アクティブ期間のうち、他方のクロック信号のアクティブ期間にあたる特定期間の消費電力を削減する技術が記載されている。

すなわち、特開２００４−４６０８５号公報の技術では、互いにハイレベル期間が重ならない２種類のクロック信号が入力される２つのレベルシフタに、制御用トランジスタおよび制御用配線をそれぞれ設け、一方のレベルシフタの出力信号がハイレベルであるときは他方のレベルシフタのオフセッタ部およびレベルシフト部に流れる貫通電流を阻止することにより、他方のレベルシフタのレベルシフト動作を停止させる。これによって、一方のクロック信号の非アクティブ期間のうち、他方のクロック信号のアクティブ期間にあたる特定期間について、レベルシフト動作に伴う消費電力を削減している。

しかしながら、特開２００４−４６０８５号公報の技術では、一方のクロック信号がアクティブ期間の場合に、他方のクロック信号が入力されるレベルシフタの動作を停止させることはできるものの、アクティブ期間のクロック信号が入力されるレベルシフタは動作を継続したままとなっている。すなわち、レベルシフタに入力されるクロック信号がアクティブである期間中は、そのレベルシフタは動作を継続する。

この場合、アクティブ期間のクロック信号が入力されているレベルシフタでは、オフセッタ部１５１の定電流源トランジスタＰ１およびトランジスタＮ１や、レベルシフト部１５２の定電流源トランジスタＰ２およびトランジスタＮ２などのトランジスタに、常時電流を流し続けることになる。

したがって、クロック信号がアクティブ期間である間は、そのクロック信号が入力されるレベルシフタで電力を消費してしまうため、その分だけレベルシフタ回路の低消費電力化を妨げてしまう。その結果、上記のレベルシフタ回路を備えた液晶画像表示装置等では消費電力が大きくなってしまう。また、例えば小型携帯端末や携帯電話では、電池等の電力が大きく消費されるので、使用可能時間が短くなってしまう。

また、特開２００４−４６０８５号公報の技術では、２つのレベルシフタに、互いにハイレベル期間が重ならない２種類のクロック信号がそれぞれ入力されることを前提としている。しかしながら、レベルシフタの動作を停止させるタイミングを決定するための信号としては、必ずしもこのような２種類のクロック信号を用いることが適切でない場合がある。

本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、消費電力を低減することのできるレベルシフタ回路、それを備えた駆動回路、および、それを備えた表示装置を提供することにある。

本発明のレベルシフタ回路は、上記の課題を解決するために、入力されたクロック信号のハイレベルを、所定の電源電圧のハイレベルまたはローレベルの一方のレベルに変換するとともに、上記クロック信号のローレベルを、上記電源電圧のハイレベルまたはローレベルの他方のレベルに変換するレベルシフト動作を行い、上記レベルシフト後の出力信号を出力するレベルシフタを備えたレベルシフタ回路であって、上記クロック信号の非アクティブからアクティブへの切り替えに対応するレベルシフト動作を行った後、当該クロック信号のアクティブから非アクティブへの切り替えに対応するレベルシフトを行うまでの期間のうちの特定期間に、上記レベルシフト動作を停止させるレベルシフタ制御手段と、レベルシフト動作停止中の上記出力信号のレベルを、当該レベルシフト動作停止前の状態に保持する出力制御手段と、を備えていることを特徴としている。なお、上記クロック信号のアクティブ期間は、ハイレベル期間であってもよく、あるいは、ローレベル期間であってもよい。

上記の構成によれば、上記レベルシフタ制御手段が、上記クロック信号のアクティブへの切り替えに対応するレベルシフト動作を行った後、非アクティブへの切り替えに対応するレベルシフトを行うまでの期間に、上記レベルシフタのレベルシフト動作を停止させる。そして、上記出力制御手段が、上記レベルシフト動作停止中の出力信号のレベルを、上記レベルシフト動作を停止する前の状態、すなわち上記クロック信号アクティブに対応する出力信号のレベルに保持する。

これにより、上記レベルシフタの出力信号がアクティブ期間中に、レベルシフト動作を停止することができるので、上記レベルシフタ回路の消費電力を削減できる。さらに、レベルシフト動作を停止している期間中についても、上記レベルシフタの出力信号を、レベルシフト動作停止前の状態に保持できるので、上記レベルシフタの次段に接続される回路を適切かつ安定して駆動することができる。

また、本発明のレベルシフタ回路は、上記の課題を解決するために、互いにハイレベル期間が重ならないような位相、および、互いにローレベル期間が重ならないような位相のうちいずれか一方を有する複数種類のクロック信号のハイレベルを所定の電源電圧のハイレベルおよびローレベルの一方のレベルに変換すると共に、上記クロック信号のローレベルを上記電源電圧のハイレベルおよびローレベルの他方のレベルに変換するレベルシフト動作を行い、上記レベルシフト後の出力信号を出力するレベルシフタを上記クロック信号ごとに備えたレベルシフタ回路であって、上記各レベルシフタに入力されるクロック信号がアクティブ期間であるか非アクティブ期間であるかを検出するアクティブ期間検出手段と、アクティブ期間のクロック信号が入力されているレベルシフタについて、上記クロック信号の非アクティブからアクティブへの切り替えに対応するレベルシフト動作を行った後、当該クロック信号のアクティブから非アクティブへの切り替えに対応するレベルシフトを行うまでの期間のうちの特定期間に、上記レベルシフト動作を停止させるレベルシフタ制御手段と、上記レベルシフト動作停止中のレベルシフタの出力信号のレベルを、レベルシフト動作停止前の状態に保持する出力制御手段と、を備えていることを特徴としている。なお、上記各クロック信号のアクティブ期間は、ハイレベル期間であってもよく、あるいは、ローレベル期間であってもよい。

上記の構成によれば、上記レベルシフタ制御手段が、上記アクティブのクロック信号が入力されているレベルシフタについて、上記クロック信号のアクティブへの切り替えに対応するレベルシフト動作を行った後、非アクティブへの切り替えに対応するレベルシフトを行うまでの期間に、上記レベルシフタのレベルシフト動作を停止させる。そして、上記出力制御手段が、上記レベルシフト動作停止中のレベルシフタの出力信号のレベルを、上記レベルシフト動作を停止する前の状態、すなわち上記クロック信号アクティブに対応する出力信号のレベルに保持する。

これにより、上記レベルシフタの出力信号がアクティブ期間中に、レベルシフト動作を停止することができるので、上記レベルシフタ回路の消費電力を削減できる。さらに、レベルシフト動作を停止している期間中についても、上記レベルシフタの出力信号を、レベルシフト動作停止前の状態に保持できるので、上記レベルシフタの次段に接続される回路を適切かつ安定して駆動することができる。

本発明の駆動回路は、複数の走査信号線と、複数のデータ信号線と、複数の画素とを備えた表示装置に備えられる、予め定められた周期の第１クロック信号に同期して、走査信号を上記各走査信号線へ出力する走査信号線駆動回路、または、予め定められた周期の第２クロック信号に同期して入力される上記各画素の表示状態を示す映像信号から、上記走査信号が与えられた上記走査信号線に接続された上記各画素へのデータ信号を抽出して、上記各データ信号線へ出力するデータ信号線駆動回路であって、上記したいずれかのレベルシフタ回路を備え、上記第１クロック信号または上記第２クロック信号を、上記レベルシフタ回路によってレベルシフトすることを特徴としている。

上記の構成によれば、上記第１クロック信号または上記第２クロック信号をレベルシフトするためのレベルシフト回路の消費電力を削減することができるので、駆動回路の消費電力を低減することができる。

本発明の表示装置は、上記の課題を解決するために、上記したいずれかの駆動回路を備えている。これにより、消費電力の低い表示装置を実現できる。

本発明の一実施形態にかかるレベルシフタ回路の構成を示すブロック図である。 本発明の一実施形態にかかる表示装置の構成を示すブロック図である。 本発明の一実施形態にかかるレベルシフタ回路が備えられるレベルシフタ群の構成を示すブロック図である。 本発明の一実施形態にかかる表示装置における、画素の構成を示すブロック図である。 本発明の一実施形態にかかるレベルシフタ回路のタイミングチャートである。 本発明の一実施形態にかかる表示装置に備えられるソースシフトレジスタの構成を示すブロック図である。 本発明の一実施形態にかかるレベルシフタ回路に備えられるレベルシフタ制御回路の構成を示すブロック図である。 本発明の一実施形態にかかるレベルシフタ回路に備えられるセットリセットフリップフロップの構成を示す回路図である。 本発明の一実施形態にかかるレベルシフタ回路に備えられるレベルシフタの構成例を示す回路図である。 本発明の一実施形態にかかるレベルシフタ回路に備えられるレベルシフタの他の構成例を示す回路図である。 本発明の一実施形態にかかるレベルシフタ回路において、図１０に示したレベルシフタを備えた場合のタイミングチャートである。 本発明の他の実施形態にかかるレベルシフタ回路の構成を示すブロック図である。 本発明の他の実施形態にかかるレベルシフタ回路のタイミングチャートである。 本発明の他の実施形態にかかるレベルシフタ回路に備えられるレベルシフタ制御回路の構成例を示すブロック図である。 本発明の他の実施形態にかかるレベルシフタ回路に備えられるレベルシフタ制御回路の他の構成例を示すブロック図である。 本発明の他の実施形態にかかるレベルシフタ回路において、図１５に示したレベルシフタを備えた場合のタイミングチャートである。 本発明の他の実施形態にかかるレベルシフタ回路に備えられるレベルシフタ制御回路のさらに他の構成例を示すブロック図である。 本発明の他の実施形態にかかるレベルシフタ回路において、図１７に示したレベルシフタを備えた場合のタイミングチャートである。 本発明の他の実施形態にかかるレベルシフタ回路に備えられるレベルシフタ制御回路のさらに他の構成例を示すブロック図である。 本発明の他の実施形態にかかるレベルシフタ回路において、図１９に示したレベルシフタを備えた場合のタイミングチャートである。 本発明のさらに他の実施形態にかかるレベルシフタ回路の構成を示すブロック図である。 本発明のさらに他の実施形態にかかるレベルシフタ回路に備えられるレベルシフタ制御回路の構成例を示すブロック図である。 本発明のさらに他の実施形態にかかるレベルシフタ回路のタイミングチャートである。 本発明のさらに他の実施形態にかかるレベルシフタ回路に備えられるレベルシフタ制御回路の他の構成例を示すブロック図である。 本発明のさらに他の実施形態にかかるレベルシフタ回路において、図２４に示したレベルシフタを備えた場合のタイミングチャートである。 本発明のさらに他の実施形態にかかるレベルシフタ回路に備えられるレベルシフタ制御回路のさらに他の構成例を示すブロック図である。 本発明のさらに他の実施形態にかかるレベルシフタ回路において、図２６に示したレベルシフタを備えた場合のタイミングチャートである。 本発明のさらに他の実施形態にかかるレベルシフタ回路に備えられるレベルシフタ制御回路のさらに他の構成例を示すブロック図である。 本発明のさらに他の実施形態にかかるレベルシフタ回路において、図２８に示したレベルシフタを備えた場合のタイミングチャートである。 本発明のさらに他の実施形態にかかる表示装置の構成を示すブロック図である。 本発明のさらに他の実施形態にかかる表示装置に備えられる双方向ソースシフトレジスタの構成を示すブロック図である。 本発明のさらに他の実施形態にかかるレベルシフタ回路の構成を示すブロック図である。 本発明のさらに他の実施形態にかかる表示装置の構成を示すブロック図である。 本発明のさらに他の実施形態にかかる表示装置に備えられるＳＳＤ（ソース・シェアド・ドライビング）回路の構成を示すブロック図である。 本発明のさらに他の実施形態にかかる表示装置に備えられるＳＳＤ回路におけるタイミングチャートである。 本発明のさらに他の実施形態にかかるレベルシフタ回路に備えられるレベルシフタ制御回路の構成を示すブロック図である。 本発明のさらに他の実施形態にかかるレベルシフタ回路のタイミングチャートである。 従来のレベルシフタ回路の構成を示す回路図である。 図３８のレベルシフタ回路のタイミングチャートである。

〔実施形態１〕
本発明の一実施形態にかかるレベルシフタ回路について説明する。図１は、本実施形態にかかるレベルシフタ回路１の概略構成を示す回路ブロック図である。なお、レベルシフタ回路１は、図２に示すマトリクス型液晶表示装置（表示装置）１００のマトリクス型液晶表示装置に備えられ、走査信号線駆動用のゲートドライバ（走査信号線駆動回路、駆動回路）の一部として機能するものである。

（表示装置１００）
この図に示すように、表示装置１００は、マトリクス状に配列された多数の画素ＰＩＸと、レベルシフタ群２と、前記各画素ＰＩＸを駆動するソースドライバ（データ信号線駆動回路）３およびゲートドライバ４とを備えている。なお、各画素ＰＩＸと、ソースドライバ３およびゲートドライバ４を含む周辺回路とは、製造時の手間と、配線容量とを削減するために同一基板上にモノシリックに形成されたモノリシック回路である。

レベルシフタ群（レベルシフタ回路群）２が必要な理由は下記の通りである。表示装置１００に入力される各信号ＳＣＫ，ＳＳＰ，ＩＮＩ，ＧＳＰ，ＧＣＫ１，ＧＣＫ２，ＩＮＩは、表示装置１００外部のＩＣ（集積回路）で生成されることから、これらの入力信号も、ＩＣの動作電圧と同じであることが要求される。

ＩＣの動作電圧は年々低くなっており、このままの低い電圧では、表示装置１００内部のソースドライバ３やゲートドライバ４は動作しない。このため、レベルシフタ群２は、ソースドライバ３やゲートドライバ４の動作電圧まで、入力信号の電圧を昇圧（レベルシフト）するために必要になる。

図３は、レベルシフタ群２の構成を示すブロック図である。同図においては、レベルシフタを行う信号ごとにレベルシフタＬ１，Ｌ２，Ｌ３，Ｌ４が設けられている。なお、本実施形態におけるレベルシフタ回路１は、クロック信号ＧＣＫ１またはＧＣＫ２をそれぞれレベルシフトするものとし、本実施形態では、ＧＣＫ１をレベルシフトする場合について説明する。

なお、本実施形態では、レベルシフタ回路１をゲートドライバ４の外部（レベルシフタ群２内）に設けているが、これに限らず、ゲートドライバ４の内部に設けてもよい。また、レベルシフタ回路１の詳細については後述する。

ソースドライバ３は、ソースシフトレジスタ２０およびサンプリング回路２１から成る。

各画素ＰＩＸは、相互に交差するｎ本の走査信号線ＧＬ１〜ＧＬｎおよびｍ本のデータ信号線ＳＬ１〜ＳＬｍによって区画されて成るマトリクス状の各領域にそれぞれ配置される。そして、ソースドライバ３およびゲートドライバ４が、走査信号線ＧＬ１〜ＧＬｎおよびデータ信号線ＳＬ１〜ＳＬｍを介して表示装置１００の外部から入力される映像信号ＤＡＴを各画素ＰＩＸに順次書込んでいくことで画像表示を行う。

図４は、ｊ番目の走査信号線ＧＬｊおよびｉ番目のデータ信号線ＳＬｊによって区画される領域に配置する画素ＰＩＸを示している。

この図に示すように、画素ＰＩＸは、スイッチング用トランジスタ（電界効果トランジスタ）ＳＷと、画素容量Ｃｐとからなる。画素容量Ｃｐは、液晶容量ＣＬｃと、必要に応じて付加される補助容量Ｃｓとから構成されている。

スイッチング用トランジスタＳＷは、ゲートが走査信号線ＧＬに接続され、ソースがデータ信号線ＳＬに接続され、ドレインが画素容量Ｃｐ（液晶容量ＣＬｃおよび補助容量Ｃｓ）に接続されている。なお、画素容量Ｃｐの他方の電極は、全画素ＰＩＸに共通の共通電極線に接続されている。

したがって、走査信号線ＧＬが選択されると、スイッチング用トランジスタＳＷが導通し、データ信号線ＳＬに印加された電圧が画素容量Ｃｐに印加される。一方、走査信号線ＧＬの選択期間が終了して、スイッチング用トランジスタＳＷが遮断されている間、画素容量Ｃｐは該遮断時の電圧を保持し続ける。ここで、液晶の透過率または反射率は、液晶容量ＣＬｃに印加される電圧によって変化する。したがって、走査信号線ＧＬを選択し、データ信号線ＳＬへ映像信号ＤＡＴに応じた電圧を印加することで、画素ＰＩＸの表示状態を、映像信号ＤＡＴに合わせて変化させることができる。

ここで、ソースドライバ３には、各画素ＰＩＸへの映像信号ＤＡＴが時分割で伝送されている。そして、ソースドライバ３は、タイミング信号となる、所定の周期でデューティ比が５０％の（５０％以下でも良い）クロック信号ＳＣＫとスタートパルスＳＳＰとに基づいたタイミングで、映像信号ＤＡＴから、各画素ＰＩＸへの映像データを抽出する。具体的には、ソースシフトレジスタ２０が、クロック信号ＳＣＫのオンタイミングに同期してスタートパルスＳＳＰを順次シフトすることによって、クロック信号ＳＣＫの半周期ずつタイミングが異なる出力信号Ｓ１〜Ｓｍを生成し、サンプリング回路２１が、その各出力信号Ｓ１〜Ｓｍが示すタイミングで映像信号ＤＡＴをサンプリングして、各データ信号線ＳＬ１〜ＳＬｍへ出力する。

一方、ゲートドライバ４では、クロック信号ＧＣＫ１，ＧＣＫ２の電圧が、レベルシフタ群２に備えられるレベルシフタ回路１によって、ゲートドライバ４における駆動電圧にまで昇圧されて入力される。

そして、ゲートドライバ４が、クロック信号ＧＣＫに同期してスタートパルスＧＳＰを順次シフトすることによって、所定の間隔ずつタイミングが異なる走査信号を各走査信号線ＧＬ１〜ＧＬｎへ出力する。これにより、各画素ＰＩＸに、映像信号ＤＡＴが順次書込まれ、画像表示が行われる。

図１に示したように、レベルシフタ回路１は、レベルシフタ制御回路１０、レベルシフタＬＳ１を備えている。

レベルシフタＬＳ１は、入力されたクロック信号ＧＣＫ１のハイレベルを、レベルシフタＬＳ１の次段に接続される回路（図示せず）の駆動電圧Ｖｄｄまでレベルシフトして昇圧し、出力信号ＯＵＴ１として出力する。なお、クロック信号ＧＣＫ１のハイレベルは、次段に接続される回路の駆動電圧Ｖｄｄよりも低いものとする。また、信号ＧＣＫ１のハイレベル期間は、レベルシフタＬＳ１の次段に接続される回路を動作させるアクティブ期間であり、クロック信号ＧＣＫ１のローレベル期間は、レベルシフタＬＳ１の次段に接続される回路を動作させない非アクティブ期間である。

レベルシフタ制御回路１０は、ソースドライバ３内に備えられたソースシフトレジスタ２０の出力信号Ｓｘ，Ｓｙに基づいて、レベルシフタＬＳ１の動作を制御するための制御信号ＥＮＢ１を生成する。なお、レベルシフタ回路１では、制御信号ＥＮＢ１がハイレベルの場合にレベルシフタＬＳ１のレベルシフト動作を停止させ、ローレベルの場合にレベルシフタＬＳ１をレベルシフト動作させるようになっている。

図５は、レベルシフタ回路１におけるタイミングチャートであり、このタイミングチャート中における斜線部は、レベルシフタＬＳ１がレベルシフト動作を停止した状態であることを示している。この図に示すように、レベルシフタ回路１では、ソースシフトレジスタ２０の出力信号Ｓｘがハイレベルになった後、ソースシフトレジスタ２０の出力信号Ｓｙがハイレベルになるまでの間（特定期間）、レベルシフタＬＳ１のレベルシフト動作が停止される。ここで、レベルシフタ回路１では、上記の期間について、レベルシフタＬＳ１に入力されているクロック信号ＧＣＫ１がハイレベル（アクティブ）の期間であっても、レベルシフト動作を停止する。

なお、レベルシフタ回路１では、レベルシフト動作を停止している期間中、レベルシフタＬＳ１の出力信号ＯＵＴ１を、レベルシフト動作を停止する前の状態に保持（安定化）する。すなわち、レベルシフタＬＳ１に入力されているクロック信号ＧＣＫ１がアクティブの期間中に、レベルシフタＬＳ１のレベルシフト動作を停止する場合、レベルシフトＬＳ１の出力信号ＯＵＴ１はアクティブの状態に保持される。また、レベルシフタＬＳ１に入力されているクロック信号ＧＣＫ１が非アクティブの期間中に、レベルシフタＬＳ１のレベルシフト動作を停止する場合、レベルシフトＬＳ１の出力信号ＯＵＴ１は非アクティブの状態に保持される。

（ソースシフトレジスタ２０）
図６は、ソースシフトレジスタ２０の構成を示すブロック図である。この図に示すように、ソースシフトレジスタ２０は、インバータＩ２１と、複数段のフリップフロップＦＦ１，ＦＦ２，・・・，ＦＦｍ−１，ＦＦｍとを備えている。

奇数段のフリップフロップには基準クロック信号ＳＣＫが入力され、偶数段のフリップフロップにはインバータＩ２１によって基準クロック信号ＳＣＫが反転された信号が入力される。また、初段のフリップフロップＦＦ１にはスタートパルス信号ＳＳＰが入力され、２段目以降のフリップフロップにはその前段のフリップフロップの出力信号が入力される。

これにより、基準クロック信号ＳＣＫおよびスタートパルス信号ＳＳＰによって、ソースシフトレジスタ２０のシフト動作が開始され、各段のフリップフロップＦＦ１〜ＦＦｍから出力信号Ｓ１〜Ｓｍが順次出力される。そして、この順次出力される各段の出力Ｓ１〜Ｓｍを用いて、表示装置１００に備えられた複数のデータ信号線ＳＬ１〜ＳＬｍへ映像信号ＤＡＴに応じた電圧を印加するようになっている。

また、上記各段の出力のうち、任意の２段の出力がソースシフトレジスタ２０の出力信号Ｓｘ，Ｓｙとしてレベルシフタ制御回路１０に入力される。ここで、Ｓｘの出力タイミング（Ｓｘがハイレベルになるタイミング）は、Ｓｙの出力タイミング（Ｓｙがハイレベルになるタイミング）よりも早いものとする。すなわち、ソースシフトレジスタ２０のシフト動作方向において、ＳｘはＳｙよりもシフト開始側の出力、ＳｙはＳｘよりもシフト終了側の出力であるものとする。

なお、上記したように、レベルシフタ回路１では、ソースシフトレジスタ２０の出力信号Ｓｘのハイレベルが入力された後、ソースシフトレジスタ２０の出力信号Ｓｙのハイレベルが入力されるまでの間、レベルシフタＬＳ１のレベルシフト動作を停止する。このため、ＳｘからＳｙまでの期間（ＳｘがハイレベルになってからＳｙがハイレベルになるまでの期間）をできるだけ長く取ることにより、レベルシフタを停止させる期間を長くすることができ、消費電力削減の効果を大きくできる。したがって、シフト動作を開始する初段（フリップフロップＦＦ１）の出力Ｓ１を出力信号Ｓｘとしてレベルシフタ制御回路１０に出力し、シフト動作を終了する最終段（フリップフロップＦＦｍ）の出力Ｓｍを出力信号Ｓｙとしてレベルシフタ制御回路１０に出力することが好ましい。

（レベルシフタ制御回路１０）
図７は、レベルシフタ制御回路１０の構成を示すブロック図である。この図に示すように、レベルシフタ制御回路１０は、セットリセットフリップフロップ（ＳＲ−ＦＦ）１１からなり、ＳＲ−ＦＦ１１のセット端子にはソースシフトレジスタ２０の出力信号Ｓｘがセット信号として入力され、ＳＲ−ＦＦ１１のリセット端子にはソースシフトレジスタ２０の出力信号Ｓｙがリセット信号として入力される。また、ＳＲ−ＦＦ１１には初期化信号ＩＮＩが入力される。そして、ＳＲ−ＦＦ１１の出力信号Ｑが、レベルシフタＬＳ１のレベルシフト動作を制御する制御信号ＥＮＢ１として、レベルシフタＬＳ１に出力される。

（セットリセットフリップフロップ１１）
図８は、ＳＲ−ＦＦ１１の回路図である。この図に示すように、ＳＲ−ＦＦ１１は、インバータＩ１１、ＰチャネルＭＯＳトランジスタＰＴ１１〜ＰＴ１５（以下、トランジスタＰＴ１１〜ＰＴ１５と称する）、ＮチャネルＭＯＳトランジスタＮＴ１１〜ＮＴ１６（以下、トランジスタＮＴ１１〜ＮＴ１６と称する）を備えている。

インバータＩ１１の入力端子は、ソースシフトレジスタ２０の出力信号Ｓｘの入力端子に接続されている。そして、インバータＩ１１の出力端子は、トランジスタＰＴ１２のゲート、トランジスタＮＴ１１のゲート、トランジスタＮＴ１４のゲートにそれぞれ接続されており、出力信号Ｓｘを反転した信号がこれらのトランジスタにそれぞれ入力される。

ソースシフトレジスタ２０の出力信号Ｓｙの入力端子は、トランジスタＮＴ１２のゲート、および、トランジスタＰＴ１３のゲートに接続されている。

初期化信号ＩＮＩの入力端子は、トランジスタＰＴ１１のゲート、および、トランジスタＮＴ１６のゲートに接続されている。

トランジスタＰＴ１１のソースは駆動電圧Ｖｄｄの電源ラインに接続されており、そのドレインはトランジスタＰＴ１２のソースに接続されている。

トランジスタＰＴ１２のドレインは、ＳＲ−ＦＦ１１の出力信号Ｑを出力する出力端子に接続されている。なお、この出力端子には、トランジスタＰＴ１２のドレインのほか、トランジスタＮＴ１１のドレイン、トランジスタＰＴ１４のドレイン、トランジスタＮＴ１３のドレイン、トランジスタＰＴ１５のゲート、トランジスタＮＴ１５のゲート、トランジスタＮＴ１６のドレインが接続されている。

トランジスタＮＴ１１のソースは、トランジスタＮＴ１２のドレインに接続されている。そして、トランジスタＮＴ１２のソースは、電源電圧Ｖｓｓの電源ラインに接続されている。

トランジスタＰＴ１３のソースは駆動電圧Ｖｄｄの電源ラインに接続され、そのドレインはトランジスタＰＴ１４のソースに接続されている。

トランジスタＰＴ１４のゲートはトランジスタＮＴ１３のゲート、トランジスタＰＴ１５のドレイン、トランジスタＮＴ１５のドレインに接続されている。

トランジスタＮＴ１３のソースは、トランジスタＮＴ１４のドレインに接続されている。また、トランジスタＮＴ１４のソースは電源電圧Ｖｓｓの電源ラインに接続されている。

トランジスタＰＴ１５のソースは駆動電圧Ｖｄｄの電源ラインに接続されている。また、トランジスタＮＴ１５のソースは、電源電圧Ｖｓｓの電源ラインに接続されている。また、トランジスタＮＴ１６のソースは、電源電圧Ｖｓｓの電源ラインに接続されている。

このような構成からなるＳＲ−ＦＦ１１により、初期化信号ＩＮＩがハイレベルとなった場合に、トランジスタＮＴ１６が導通し、出力信号Ｑをローレベルで安定させることができる。その後、初期化信号ＩＮＩをローレベルとすることにより、トランジスタＮＴ１６を遮断させるとともに、トランジスタＰＴ１１を導通させ、動作スタンバイ状態とできる。

そして、この動作スタンバイ状態（初期化信号ＩＮＩがローレベルの状態）において、セット信号としてソースシフトレジスタ２０の出力信号Ｓｘのハイレベルが入力された場合、トランジスタＰＴ１２が導通され、トランジスタＮＴ１１およびＮＴ１４が遮断されるので、出力信号Ｑをハイレベルにセットできる。なお、ソースシフトレジスタ２０の出力信号Ｓｙは出力信号Ｓｘよりもハイレベルとなるタイミングが遅い信号なので、ここではローレベルとなっている。

また、出力信号Ｓｘがハイレベルからローレベルに変化しても、ソースシフトレジスタ２０の出力信号ＳｙがローレベルであるのでトランジスタＰＴ１３が導通している。さらに、直前の出力信号ＱがハイレベルなのでトランジスタＮＴ１５が導通しており、トランジスタＰＴ１４が導通している。このため、出力信号Ｑは図５に示すようにハイレベルに保持される。

そして、リセット信号としてソースシフトレジスタ２０の出力信号Ｓｙのハイレベルが入力されたときに、トランジスタＰＴ１３が遮断されてトランジスタＮＴ１２が導通する結果、出力信号Ｑがローレベルにリセットされる。

その後、ソースシフトレジスタ２０の出力信号Ｓｙのローレベルが入力されても、ソースシフトレジスタ２０の出力信号ＳｘがローレベルであるのでトランジスタＮＴ１４が導通しており、直前の出力信号ＱがローレベルであるのでトランジスタＮＴ１３が導通しているので、出力信号Ｑは図５に示すようにローレベルに保持される。

これにより、ソースシフトレジスタ２０の出力信号Ｓｘのハイレベルが入力された後、ソースシフトレジスタ２０の出力信号Ｓｙのハイレベルが入力されるまでの間、ＳＲ−ＦＦ１１の出力信号Ｑがハイレベルとなるので、制御信号ＥＮＢ１はハイレベルとなる。すなわち、レベルシフタＬＳ１に入力されているクロック信号ＧＣＫ１がアクティブ期間であるか非アクティブ期間であるかにかかわらず、制御信号ＥＮＢ１がハイレベルとなり、レベルシフタＬＳ１のレベルシフト動作を停止させることができる。また、レベルシフタＬＳ１の出力信号ＯＵＴ１は、レベルシフト動作を停止させた後も、停止前の状態に保持される。

（レベルシフタＬＳ１）
図９は、レベルシフタＬＳ１の構成を示す回路図である。この図に示すように、レベルシフタＬＳ１は、ＰチャネルＭＯＳトランジスタＰＴ３１〜ＰＴ３３（以下、トランジスタＰＴ３１〜ＰＴ３３と称する）、ＮチャネルＭＯＳトランジスタＮＴ３１〜ＮＴ３５（以下、トランジスタＮＴ３１〜ＮＴ３５と称する）、インバータＩ３１〜Ｉ３３、ＮＡＮＤ回路３１、ＮＯＲ回路３２を備えている。なお、トランジスタＰＴ３３、トランジスタＮＴ３５、インバータＩ３１、ＮＡＮＤ回路３１、ＮＯＲ回路３２によって、出力制御部３０が構成されている。

レベルシフタＬＳ１では、レベルシフタ制御回路１０からの制御信号ＥＮＢ１が、トランジスタＰＴ３１のゲート、トランジスタＰＴ３２のゲート、トランジスタＮＴ３２のゲート、ＮＡＮＤ回路３１における一方の入力端子、インバータＩ３１の入力端子にそれぞれ入力されている。

トランジスタＰＴ３１のソースは駆動電圧Ｖｄｄの電源ラインに接続されており、そのドレインはトランジスタＮＴ３１のドレインおよびゲート、トランジスタＮＴ３２のドレイン、トランジスタＮＴ３３のゲートに接続されている。

トランジスタＮＴ３１のソースは電源電圧Ｖｓｓの電源ラインおよびトランジスタＮＴ３２のソースに接続されており、そのゲートは自身のドレインに接続されている。

トランジスタＮＴ３２のソースは電源電圧Ｖｓｓの電源ラインに接続されており、そのドレインはトランジスタＮＴ３１およびＮＴ３３のゲートに接続されている。

なお、駆動電圧Ｖｄｄはレベルシフト後のハイレベルの電圧であり、電源電圧Ｖｓｓはレベルシフト後のローレベルの電圧である。ただし、ここでは、クロック信号ＧＣＫ１のハイレベルの駆動電圧Ｖｄｄへの昇圧のみを行い、電源電圧Ｖｓｓはクロック信号ＧＣＫ１のローレベルの電圧に等しいものとする。

トランジスタＰＴ３２のソースは駆動電圧Ｖｄｄの電源ラインに接続されており、そのドレインは、トランジスタＮＴ３３のドレインおよびインバータＩ３２の入力端子に接続されている。

トランジスタＮＴ３３のソースはクロック信号ＧＣＫ１の入力端子に接続され、ゲートはトランジスタＮＴ３１のゲートに接続され、ドレインはインバータＩ３２の入力端子に接続されている。

トランジスタＮＴ３４のゲートは初期化信号ＩＮＩの入力端子に接続され、ソースは電源電圧Ｖｓｓの電源ラインに接続され、ドレインはインバータＩ３２の入力端子に接続されている。

ＮＡＮＤ回路３１の一方の入力端子は制御信号ＥＮＢ１の制御信号線に接続され、他方の入力端子はインバータＩ３３の出力端子に接続されている。また、ＮＡＮＤ回路３１の出力端子はトランジスタＰＴ３３のゲートに接続されている。これにより、ＮＡＮＤ回路３１の出力信号ＯＣ＿ＰがトランジスタＰＴ３３のゲートに入力されるようになっている。

トランジスタＰＴ３３のソースは駆動電圧Ｖｄｄの電源ラインに接続されており、そのドレインはインバータＩ３２の入力端子に接続されている。

インバータＩ３１の入力端子は制御信号ＥＮＢ１の制御信号線に接続されており、インバータＩ３１の出力端子は、ＮＯＲ回路３２の一方の入力端子に接続されている。

ＮＯＲ回路３２の他方の入力端子は、インバータＩ３３の出力端子に接続されている。また、ＮＯＲ回路３２の出力端子は、トランジスタＮＴ３５のゲートに接続されており、これによってＮＯＲ回路３２の出力信号ＯＣ＿ＮがトランジスタＮＴ３５のゲートに入力されるようになっている。

トランジスタＮＴ３５のソースは電源電圧Ｖｓｓの電源ラインに接続されており、そのドレインはインバータＩ３２の入力端子に接続されている。

インバータＩ３２の出力端子はインバータＩ３３の入力端子に接続されている。そして、インバータＩ３３の出力端子は、レベルシフタＬＳ１の次段に接続される回路に接続され、レベルシフタＬＳ１の出力信号ＯＵＴ１を出力する。

次に、このレベルシフタＬＳ１の動作について説明する。

まず、レベルシフタＬＳ１の初期化動作について説明する。レベルシフタＬＳ１が安定していない初期の状態において、これらを安定な状態にするために、トランジスタ（初期化用トランジスタ）ＮＴ３４のゲートにハイレベル（駆動電圧Ｖｄｄ）の初期化信号ＩＮＩを入力する。

初期化信号ＩＮＩをハイレベルにすることにより、トランジスタＮＴ３４が導通状態となる。そのため、インバータＩ３２の入力電圧は電源電圧Ｖｓｓとなり、インバータＩ３２の理論反転電圧より電圧が下がると、インバータＩ３３の入力端子に駆動電圧Ｖｄｄの電圧を出力する。その結果、インバータＩ３３の出力電圧は電源電圧Ｖｓｓ（クロック信号ＧＣＫ１のローレベル）になり、インバータＩ３３は、電源電圧Ｖｓｓを有する出力信号ＯＵＴ１を出力する。

ハイレベルの初期化信号ＩＮＩは、レベルシフタＬＳ１の出力信号ＯＵＴ１が電源電圧Ｖｓｓになるまでの期間入力され、その後の通常状態では常にローレベル（電源電圧Ｖｓｓ）を有する初期化信号ＩＮＩがトランジスタＮＴ３４のゲートに入力される。

そのため、トランジスタＮＴ３４は通常状態で非導通状態となる。また、この場合、制御信号ＥＮＢ１がローレベルの状態では、ＮＡＮＤ回路３１の出力信号ＯＣ＿ＰがハイレベルとなってトランジスタＰＴ３３が遮断状態となり、ＮＯＲ回路３２の出力信号ＯＣ＿ＮがローレベルとなってトランジスタＮＴ３５が遮断状態となるので、出力制御部３０は動作しない。これにより、レベルシフタＬＳ１が不安定な初期状態から安定した状態に移行し、レベルシフト動作状態（アクティブ状態）となる。

なお、初期化信号ＩＮＩがハイレベルである期間は、クロック信号ＧＣＫ１の入力端子にはローレベルの信号が入力される。これは、初期化信号ＩＮＩがハイレベルである期間にクロック信号ＧＣＫ１の入力端子にハイレベルの信号が入力されると、トランジスタＮＴ３３が非導通状態になり、トランジスタＰＴ３２のドレインとインバータＩ３２の入力端子との接続点からインバータＩ３２に電流ｉ’ｃが流入し、トランジスタＮＴ３４がインバータＩ３２の中で構成されるＭＯＳトランジスタのゲートに電源電圧Ｖｓｓを印加するのを妨げる可能性があるためである。

次に、レベルシフタＬＳ１におけるレベルシフト動作について説明する。レベルシフト動作状態では、制御信号ＥＮＢ１がローレベルなので、トランジスタ（定電流源トランジスタ）ＰＴ３１が導通状態となり、トランジスタＮＴ３２は遮断状態になるため、トランジスタＰＴ３１は定電流源として働く。このため、トランジスタＮＴ３１のゲートに駆動電圧Ｖｄｄと電源電圧Ｖｓｓとの間の電圧が、レベルシフト動作用の電圧として出力される。この電圧をオフセット電圧という。

オフセット電圧は定常状態においてトランジスタＮＴ３１の閾値電圧値Ｖｔｈもしくは閾値電圧値Ｖｔｈより若干高めの電圧になる。したがって、トランジスタＮＴ３１も導通状態となる。このとき、制御信号ＥＮＢ１の電圧がローレベルであるので、トランジスタ（制御用トランジスタ）ＮＴ３２は非導通状態になっている。

また、制御信号ＥＮＢ１がローレベルの場合、トランジスタ（定電流源トランジスタ）ＰＴ３２は導通状態になるため、定電流源として働く。

トランジスタＰＴ３２を流れる定電流ｉ’ａは、トランジスタＰＴ３２のドレインとインバータＩ３２の入力端子との接続点に向かって流れる（この方向に流れる電流を正とする）。トランジスタＮＴ３３を流れる電流ｉ’ｂはクロック信号ＧＣＫ１の入力端子に向かって流れる（この方向に流れる電流を正とする）。また、トランジスタＰＴ３２のドレインとインバータＩ３２の入力端子との接続点からインバータＩ３２に流入する電流をｉ’ｃとし、この方向に流れる電流を正とする。

トランジスタＮＴ３１のゲートに入力されるオフセット電圧は、トランジスタＮＴ３１とほぼ同等の性能を示すトランジスタＮＴ３３のゲートにも入力されるため、トランジスタＮＴ３３のゲートにはトランジスタＮＴ３３の閾値電圧値Ｖｔｈもしくは閾値電圧値Ｖｔｈより若干高めの電圧が印加されている。

クロック信号ＧＣＫ１の電圧はトランジスタＮＴ３３のソースに印加されるので、クロック信号ＧＣＫ１の電圧の若干の変化に対して、トランジスタＮＴ３３を流れる電流を制御することができる。

クロック信号ＧＣＫ１がローレベルの場合、トランジスタＮＴ３３のゲート・ソース間に印加される電位差はトランジスタＮＴ３３の閾値電圧値Ｖｔｈとなるか、もしくは閾値電圧値Ｖｔｈより若干大きくなるため、トランジスタＮＴ３３は導通状態になる。トランジスタＮＴ３３の導通状態では、定常電流ｉ’ａはクロック信号ＧＣＫ１の入力端子の方へ流れる（貫通電流）。

また、トランジスタＰＴ３２のドレインとインバータＩ３２の入力端子との接続点からインバータＩ３２に流入する方向を正とする電流ｉ’ｃは、クロック信号ＧＣＫ１の入力端子の方へ流れる引き込み電流となるため負の電流となる。

そのため、インバータＩ３２の中で構成されるＭＯＳトランジスタのゲートに充電されていた電荷が放電されて電位が下がり、インバータＩ３２の理論反転電圧より電圧が下がると、インバータＩ３３の入力端子に駆動電圧Ｖｄｄの電圧を出力する。その結果、インバータＩ３３の出力信号ＯＵＴ１は電源電圧Ｖｓｓ（クロック信号ＧＣＫ１のローレベル）になる。

このようなレベルシフト動作により、レベルシフタＬＳ１は、クロック信号ＧＣＫ１のローレベルを、所定の電源電圧のローレベルである電源電圧Ｖｓｓに変換する。つまり、クロック信号ＧＣＫ１のローレベル期間、すなわち非アクティブ期間におけるレベルシフト動作は、トランジスタＰＴ３１およびトランジスタＮＴ３１の直列回路（オフセッタ部）を定常電流である貫通電流ｉ１（図９参照）が流れることと、トランジスタＰＴ３２およびトランジスタＮＴ３３の直列回路（レベルシフト部）を定常電流である貫通電流ｉ２（図９参照）が流れることとにより、トランジスタＰＴ３２のドレインとトランジスタＮＴ３３のドレインとの接続点の電圧を発生させ、この電圧を用いて行っている。

一方、クロック信号ＧＣＫ１がハイレベルの場合、トランジスタＮＴ３３のゲート・ソース間に印加される電位差はトランジスタＮＴ３３の閾値電圧値Ｖｔｈより小さくなるため、トランジスタＮＴ３３を流れる電流ｉ’ｂは零であるか、もしくはほとんど流れない。

そのため、トランジスタＰＴ３２のドレインとインバータＩ３２の入力端子との接続点に流れる定電流ｉ’ａのほとんどがインバータＩ３２の入力端子へ流れるため、電流ｉ’ｃは正の電流になる。その結果、インバータＩ３２の中で構成されるＭＯＳトランジスタのゲートに正の電荷が充電され、該ＭＯＳトランジスタのゲートの電圧は上昇する。

該ＭＯＳトランジスタのゲートの電圧がインバータＩ３２の理論反転電圧を超えれば、インバータＩ３３の入力端子にＶｓｓの電圧を出力し、その結果インバータＩ３３は駆動電圧Ｖｄｄの電圧を出力する。よって、クロック信号ＧＣＫ１のハイレベルの電圧を、駆動電圧Ｖｄｄより低い電圧から駆動電圧Ｖｄｄまで昇圧して出力信号ＯＵＴ１として出力する。

このようなレベルシフト動作により、レベルシフタＬＳ１は、クロック信号ＧＣＫ１のハイレベルを、所定の電源電圧のハイレベルである駆動電圧Ｖｄｄに変換する。

次に、レベルシフタＬＳ１に入力される制御信号ＥＮＢ１がハイレベルの場合、すなわちレベルシフタＬＳ１におけるレベルシフト動作を停止させる場合について説明する。

この場合、トランジスタＰＴ３１のゲートにはハイレベルが入力されるので、トランジスタＰＴ３１は非導通状態となり、定電流源として働かない。また、トランジスタＰＴ３２についても同様に、非導通状態になるため、定電流源トランジスタＰ４は定電流源として働かない。

一方、トランジスタＮＴ３２のゲートに入力される信号はハイレベルになるのでトランジスタＮＴ３２は導通状態になり、トランジスタＮＴ３１およびトランジスタＮＴ３３のゲートに電源電圧Ｖｓｓが入力される。このため、トランジスタＮＴ３１およびトランジスタＮＴ３３は非導通状態になる。

その結果、レベルシフタＬＳ１のレベルシフト機能（レベルシフト動作）は停止状態になる。この時、トランジスタＰＴ３１およびトランジスタＮＴ３１は、共に非導通状態であるため、両トランジスタによって構成される直列回路には貫通電流ｉ１が存在しない。また、トランジスタＰＴ３２およびトランジスタＮＴ３３も共に非導通であるため、電流ｉ’ｂはほぼ零となり、トランジスタＰＴ３２およびトランジスタＮＴ３３の直列回路にも貫通電流ｉ２が存在しない。したがって、レベルシフタＬＳ１を停止状態とすることにより、電流ｉ１および電流ｉ２が流れなくなるので、消費電力を削減できる。

また、レベルシフタＬＳ１においてそれぞれ制御信号ＥＮＢ１がハイレベルとなり、レベルシフタＬＳ１がレベルシフタとしての機能を停止している場合、出力制御部３０におけるＮＡＮＤ回路３１の一方の入力端子に制御信号ＥＮＢ１のハイレベルが入力される。また、出力制御部３０におけるＮＯＲ回路３２の一方の入力端子には、制御信号ＥＮＢ１がインバータＩ３１を介して入力されるので、ローレベルが入力される。

ここで、レベルシフト動作を停止する前（制御信号ＥＮＢ１がローレベルからハイレベルに変わる前）のインバータＩ３３の出力信号ＯＵＴ１がハイレベルである場合、ＮＡＮＤ回路３１の両入力端子には、制御信号ＥＮＢ１のハイレベルと、インバータＩ３３の出力信号ＯＵＴ１のハイレベルとが入力される。したがって、ＮＡＮＤ回路３１からトランジスタＰＴ３３のゲートに出力される出力信号ＯＣ＿Ｐはローレベルとなり、トランジスタＰＴ３３は導通状態となる。

また、この場合、ＮＯＲ回路３２の両入力端子には、インバータＩ３１から出力されたローレベルの信号と、インバータＩ３３の出力信号ＯＵＴ１のハイレベルとが入力される。したがって、ＮＯＲ回路３２からトランジスタＮＴ３５のゲートに出力される出力信号ＯＣ＿Ｎはローレベルとなり、トランジスタＮＴ３５は非導通状態となる。

この結果、インバータＩ３２の入力電圧は駆動電圧Ｖｄｄとなり、インバータＩ３３の入力端子に電源電圧Ｖｓｓの電圧を出力する。これにより、インバータＩ３３の出力電圧は電源電圧Ｖｄｄになり、インバータＩ３３は駆動電圧Ｖｄｄを有する出力信号ＯＵＴ１を出力する。したがって、レベルシフタＬＳ１の出力信号ＯＵＴ１は、レベルシフト動作を停止する前の状態であるハイレベルに保持される。

一方、レベルシフト動作を停止する前のインバータＩ３３の出力信号ＯＵＴ１がローレベルである場合、ＮＡＮＤ回路３１の両入力端子には、制御信号ＥＮＢ１のハイレベルと、インバータＩ３３の出力信号ＯＵＴ１のローレベルとが入力される。したがって、ＮＡＮＤ回路３１からトランジスタＰＴ３３のゲートに出力される出力信号ＯＣ＿Ｐはハイレベルとなり、トランジスタＰＴ３３は非導通状態となる。

また、この場合、ＮＯＲ回路３２の両入力端子には、インバータＩ３１から出力されたローレベルの信号と、インバータＩ３３の出力信号ＯＵＴ１のローレベルとが入力される。したがって、ＮＯＲ回路３２からトランジスタＮＴ３５のゲートに出力される出力信号ＯＣ＿Ｎはハイレベルとなり、トランジスタＮＴ３５は導通状態となる。

この結果、インバータＩ３２の入力電圧は電源電圧Ｖｓｓとなり、インバータＩ３３の入力端子に駆動電圧Ｖｄｄの電圧を出力する。これにより、インバータＩ３３の出力電圧は電源電圧Ｖｓｓ（クロック信号ＧＣＫ１のローレベル）になり、インバータＩ３３は電源電圧Ｖｓｓを有する出力信号ＯＵＴ１を出力する。したがって、レベルシフタＬＳ１の出力信号ＯＵＴ１は、レベルシフト動作を停止する前の状態であるローレベルに保持される。

以上のように、本実施形態にかかるレベルシフタ回路１では、レベルシフタ制御回路１０に入力されるソースシフトレジスタ２０の出力信号Ｓｘがハイレベルになった後、ソースシフトレジスタ２０の出力信号Ｓｙがハイレベルになるまでの期間、レベルシフタＬＳ１のレベルシフト動作を停止させる。

これにより、消費電力に非常に大きな割合を占める、オフセッタ部およびレベルシフト部の貫通電流によるＭＯＳトランジスタのチャネル抵抗や配線抵抗での消費電力を削減することができる。

なお、レベルシフタ回路１では、レベルシフタＬＳ１に入力されるクロック信号がローレベル（非アクティブ）の場合だけでなく、ハイレベル（アクティブ）の場合についても、ソースシフトレジスタ２０の出力信号Ｓｘがハイレベルになった後、ソースシフトレジスタ２０の出力信号Ｓｙがハイレベルになるまでの期間、レベルシフタＬＳ１のレベルシフト動作を停止させるようになっている。

そして、レベルシフタ回路１は、レベルシフト動作を停止させる場合に、レベルシフタＬＳ１の出力信号ＯＵＴ１を、レベルシフト動作を停止させる前の状態に保持する出力制御部３０を備えている。つまり、レベルシフト動作を停止させた場合に、レベルシフタＬＳ１に入力されるクロック信号がローレベルであってもハイレベルであっても、レベルシフタＬＳ１の出力信号ＯＵＴ１は、レベルシフト動作を停止させる前の状態に保持される。

これにより、レベルシフタ回路１では、消費電力を大幅に削減するとともに、レベルシフタＬＳ１の次段に接続される回路を適切かつ安定して駆動することができる。

（変形例）
また、レベルシフタＬＳ１の構成は、上記した構成に限るものではなく、例えば、図１０示す構成としてよい。なお、この図では、図９に含まれる部材と同様の機能を有する部材には同じ符号を用い、その説明を省略する。

図１０に示すレベルシフタＬＳ１は、図９における出力制御部３０およびインバータＩ３２，Ｉ３３に代えて、出力制御部３０ｂおよびインバータＩ３５が用いられている。

この図に示すレベルシフタＬＳ１は、ＰチャネルＭＯＳトランジスタＰＴ３１，ＰＴ３２，ＰＴ３４〜ＰＴ３６（以下、トランジスタＰＴ３１，ＰＴ３２，ＰＴ３４〜ＰＴ３６と称する）、ＮチャネルＭＯＳトランジスタＮＴ３１〜ＮＴ３４，ＮＴ３６〜ＮＴ３８（以下、トランジスタＮＴ３１〜ＮＴ３４，ＮＴ３６〜ＮＴ３８と称する）、インバータＩ３４，Ｉ３５を備えている。なお、インバータＩ３４、トランジスタＰＴ３４〜ＰＴ３６、トランジスタＮＴ３６〜ＮＴ３８によって出力制御部３０ｂが構成されている。

このレベルシフタＬＳ１では、レベルシフタ制御回路１０からの制御信号ＥＮＢ１が、トランジスタＰＴ３１のゲート、トランジスタＰＴ３２のゲート、トランジスタＮＴ３２のゲート、インバータＩ３４の入力端子、トランジスタＮＴ３７のゲートにそれぞれ入力されている。

トランジスタＰＴ３１のソースは駆動電圧Ｖｄｄの電源ラインに接続されており、そのドレインはトランジスタＮＴ３１のドレインおよびゲート、トランジスタＮＴ３２のドレイン、トランジスタＮＴ３３のゲートに接続されている。

トランジスタＮＴ３１のソースは電源電圧Ｖｓｓの電源ラインおよびトランジスタＮＴ３２のソースに接続されており、そのゲートは自身のドレインに接続されている。

トランジスタＮＴ３２のソースは電源電圧Ｖｓｓの電源ラインに接続されており、そのドレインはトランジスタＮＴ３１およびＮＴ３３のゲートに接続されている。

トランジスタＰＴ３２のソースは駆動電圧Ｖｄｄの電源ラインに接続されており、そのドレインは、トランジスタＮＴ３３のドレイン、トランジスタＮＴ３４のドレイン、トランジスタＰＴ３５のドレイン、トランジスタＮＴ３６のドレイン、トランジスタＰＴ３６のゲート、トランジスタＮＴ３８のゲートにそれぞれ接続されている。

トランジスタＮＴ３３のソースはクロック信号ＧＣＫ１の入力端子に接続され、ゲートはトランジスタＮＴ３１のゲートに接続され、ドレインはトランジスタＮＴ３４のドレイン、トランジスタＰＴ３５のドレイン、トランジスタＮＴ３６のドレイン、トランジスタＰＴ３６のゲート、トランジスタＮＴ３８のゲートにそれぞれ接続されている。

トランジスタＮＴ３４のゲートは初期化信号ＩＮＩの入力端子に接続され、ソースは電源電圧Ｖｓｓの電源ラインに接続され、ドレインはトランジスタＰＴ３５のドレイン、トランジスタＮＴ３６のドレイン、トランジスタＰＴ３６のゲート、トランジスタＮＴ３８のゲートに接続されている。

インバータＩ３４の出力端子は、トランジスタＰＴ３４のゲートに接続されている。

トランジスタＰＴ３４のソースは駆動電圧Ｖｄｄの電源ラインに接続されており、そのドレインはトランジスタＰＴ３５のソースに接続されている。

トランジスタＰＴ３５のドレインはトランジスタＮＴ３６のドレイン、トランジスタＰＴ３６のゲート、トランジスタＮＴ３８のゲートに接続されている。また、トランジスタＰＴ３５ゲートは、トランジスタＮＴ３６のゲート、トランジスタＰＴ３６のドレイン、トランジスタＮＴ３８のドレイン、インバータＩ３５の入力端子に接続されている。

トランジスタＮＴ３６のソースはトランジスタＮＴ３７のドレインに接続されており、トランジスタＮＴ３７のソースは電源電圧Ｖｓｓの電源ラインに接続されている。

トランジスタＰＴ３６のソースは駆動電圧Ｖｄｄの電源ラインに接続されており、ドレインはトランジスタＮＴ３８のドレインおよびインバータＩ３５の入力端子に接続されている。

トランジスタＮＴ３８のソースは電源電圧Ｖｓｓの電源ラインに接続されている。

インバータＩ３５の出力端子は、レベルシフタＬＳ１の次段に接続される回路に接続され、レベルシフタＬＳ１の出力信号ＯＵＴ１を出力する。

次に、このレベルシフタＬＳ１の動作について説明する。

まず、レベルシフタＬＳ１の初期化動作について説明する。レベルシフタＬＳ１が安定していない初期の状態において、これらを安定な状態にするために、トランジスタＮＴ３４のゲートにハイレベル（駆動電圧Ｖｄｄ）の初期化信号ＩＮＩを入力する。

初期化信号ＩＮＩをハイレベルにすることにより、トランジスタＮＴ３４が導通状態となる。そのため、トランジスタＰＴ３６が導通状態、トランジスタＮＴ３８が遮断状態となるので、インバータＩ３５の入力電圧は駆動電圧Ｖｄｄとなり、電源電圧Ｖｓｓを有する出力信号ＯＵＴ１を出力する。

ハイレベルの初期化信号ＩＮＩは、レベルシフタＬＳ１の出力信号ＯＵＴ１が電源電圧Ｖｓｓになるまでの期間入力され、その後の通常状態では常にローレベル（電源電圧Ｖｓｓ）を有する初期化信号ＩＮＩがトランジスタＮＴ３４のゲートに入力される。

そのため、トランジスタＮＴ３４は通常状態で非導通状態となる。また、この場合、制御信号ＥＮＢ１がローレベルの状態では、トランジスタＰＴ３４およびトランジスタＮＴ３７は遮断状態となっている。これにより、レベルシフタＬＳ１はレベルシフト動作状態（アクティブ状態）となる。

このような初期化により、レベルシフタＬＳ１が不安定な初期状態から安定した状態に移行し、アクティブ状態となる。

なお、初期化信号ＩＮＩがハイレベルである期間は、クロック信号ＧＣＫ１の入力端子にはローレベルの信号が入力される。これは、初期化信号ＩＮＩがハイレベルである期間にクロック信号ＧＣＫ１の入力端子にハイレベルの信号が入力されると、トランジスタＮＴ３３が非導通状態になり、トランジスタＰＴ３２からトランジスタＰＴ３６およびトランジスタＮＴ３８のゲートに電流ｉ’ｃが流入し、トランジスタＮＴ３４がトランジスタＰＴ３６およびトランジスタＮＴ３８のゲートに電源電圧Ｖｓｓを印加するのを妨げる可能性があるためである。

次に、レベルシフタＬＳ１におけるレベルシフト動作について説明する。レベルシフト動作状態では、制御信号ＥＮＢ１がローレベルなので、トランジスタＰＴ３１が導通状態となり、トランジスタＮＴ３２は遮断状態になるため、トランジスタＰＴ３１は定電流源として働く。このため、トランジスタＮＴ３１のゲートに駆動電圧Ｖｄｄと電源電圧Ｖｓｓとの間の電圧が、レベルシフト動作用の電圧（オフセット電圧）として出力される。

オフセット電圧は定常状態においてトランジスタＮＴ３１の閾値電圧値Ｖｔｈもしくは閾値電圧値Ｖｔｈより若干高めの電圧になる。したがって、トランジスタＮＴ３１も導通状態となる。このとき、制御信号ＥＮＢ１の電圧がローレベルであるので、トランジスタ（制御用トランジスタ）ＮＴ３２は非導通状態になっている。

また、制御信号ＥＮＢ１がローレベルの場合、トランジスタ（定電流源トランジスタ）ＰＴ３２は導通状態になるため、定電流源として働く。

トランジスタＰＴ３２を流れる定電流ｉ’ａは、トランジスタＰＴ３２のドレインとトランジスタＰＴ３６およびトランジスタＮＴ３８のゲートとの接続点に向かって流れる（この方向に流れる電流を正とする）。トランジスタＮＴ３３を流れる電流ｉ’ｂはクロック信号ＧＣＫ１の入力端子に向かって流れる（この方向に流れる電流を正とする）。また、トランジスタＰＴ３２のドレインとトランジスタＰＴ３６およびトランジスタＮＴ３８のゲートとの接続点ＡからトランジスタＰＴ３６およびトランジスタＮＴ３８のゲートに流入する電流をｉ’ｃとし、この方向に流れる電流を正とする。

トランジスタＮＴ３１のゲートに入力されるオフセット電圧は、トランジスタＮＴ３１とほぼ同等の性能を示すトランジスタＮＴ３３のゲートにも入力されるため、トランジスタＮＴ３３のゲートにはトランジスタＮＴ３３の閾値電圧値Ｖｔｈもしくは閾値電圧値Ｖｔｈより若干高めの電圧が印加されている。

クロック信号ＧＣＫ１の電圧はトランジスタＮＴ３３のソースに印加されるので、クロック信号ＧＣＫ１の電圧の若干の変化に対して、トランジスタＮＴ３３を流れる電流を制御することができる。

クロック信号ＧＣＫ１がローレベルの場合、トランジスタＮＴ３３のゲート・ソース間に印加される電位差はトランジスタＮＴ３３の閾値電圧値Ｖｔｈとなるか、もしくは閾値電圧値Ｖｔｈより若干大きくなるため、トランジスタＮＴ３３は導通状態になる。トランジスタＮＴ３３の導通状態では、定常電流ｉ’ａはクロック信号ＧＣＫ１の入力端子の方へ流れる（貫通電流）。

また、トランジスタＰＴ３２のドレインとトランジスタＰＴ３６およびトランジスタＮＴ３８のゲートとの接続点ＡからトランジスタＰＴ３６およびトランジスタＮＴ３８のゲートに流入する電流をｉ’ｃは、クロック信号ＧＣＫ１の入力端子の方へ流れる引き込み電流となるため負の電流となる。

これにより、トランジスタＰＴ３６が導通状態となり、トランジスタＮＴ３８が遮断状態となって、インバータＩ３５の入力端子に駆動電圧Ｖｄｄが入力される。その結果、インバータＩ３５の出力信号ＯＵＴ１は電源電圧Ｖｓｓ（クロック信号ＧＣＫ１のローレベル）になる。

このようなレベルシフト動作により、レベルシフタＬＳ１は、クロック信号ＧＣＫ１のローレベルを、所定の電源電圧のローレベルである電源電圧Ｖｓｓに変換する。つまり、クロック信号ＧＣＫ１のローレベル期間、すなわち非アクティブ期間におけるレベルシフト動作は、トランジスタＰＴ３１およびトランジスタＮＴ３１の直列回路（オフセッタ部）を定常電流である貫通電流ｉ１（図１０参照）が流れることと、トランジスタＰＴ３２およびトランジスタＮＴ３３の直列回路（レベルシフト部）を定常電流である貫通電流ｉ２（図１０参照）が流れることとにより、トランジスタＰＴ３２のドレインとトランジスタＮＴ３３のドレインとの接続点の電圧を発生させ、この電圧を用いて行っている。

一方、クロック信号ＧＣＫ１がハイレベルの場合、トランジスタＮＴ３３のゲート・ソース間に印加される電位差はトランジスタＮＴ３３の閾値電圧値Ｖｔｈより小さくなるため、トランジスタＮＴ３３を流れる電流ｉ’ｂは零であるか、もしくはほとんど流れない。

そのため、トランジスタＰＴ３２のドレインとトランジスタＰＴ３６およびトランジスタＮＴ３８のゲートとの接続点Ａに流れる定電流ｉ’ａのほとんどがトランジスタＰＴ３６およびトランジスタＮＴ３８のゲートへ流れるため、電流ｉ’ｃは正の電流になる。その結果、トランジスタＰＴ３６が遮断状態、トランジスタＮＴ３８が導通状態となるので、インバータＩ３５の入力端子に電源電圧Ｖｓｓが入力される。その結果、インバータＩ３５は駆動電圧Ｖｄｄの電圧を出力する。よって、クロック信号ＧＣＫ１のハイレベルの電圧を、駆動電圧Ｖｄｄより低い電圧から駆動電圧Ｖｄｄまで昇圧して出力信号ＯＵＴ１として出力する。

このようなレベルシフト動作により、レベルシフタＬＳ１は、クロック信号ＧＣＫ１のハイレベルを、所定の電源電圧のハイレベルである駆動電圧Ｖｄｄに変換する。

次に、レベルシフタＬＳ１に入力される制御信号ＥＮＢ１がハイレベルの場合、すなわちレベルシフタＬＳ１におけるレベルシフト動作を停止させる場合について説明する。

この場合、トランジスタＰＴ３１のゲートにはハイレベルが入力されるので、トランジスタＰＴ３１は非導通状態となり、定電流源として働かない。また、トランジスタＰＴ３２についても同様に、非導通状態になるため、定電流源トランジスタＰＴ３２は定電流源として働かない。

一方、トランジスタＮＴ３２のゲートに入力される信号はハイレベルになるのでトランジスタＮＴ３２は導通状態になり、トランジスタＮＴ３１およびトランジスタＮＴ３３のゲートに電源電圧Ｖｓｓが入力される。このため、トランジスタＮＴ３１およびトランジスタＮＴ３３は非導通状態になる。

その結果、レベルシフタＬＳ１のレベルシフト機能（レベルシフト動作）は停止状態になる。この時、トランジスタＰＴ３１およびトランジスタＮＴ３１は、共に非導通状態であるため、両トランジスタによって構成される直列回路には貫通電流ｉ１が存在しない。また、トランジスタＰＴ３２およびトランジスタＮＴ３３も共に非導通であるため、電流ｉ’ｂはほぼ零となり、トランジスタＰＴ３２およびトランジスタＮＴ３３の直列回路にも貫通電流ｉ２が存在しない。したがって、レベルシフタＬＳ１を停止状態とすることにより、電流ｉ１および電流ｉ２が流れなくなるので、消費電力を削減できる。

また、レベルシフタＬＳ１においてそれぞれ制御信号ＥＮＢ１がハイレベルとなり、レベルシフタＬＳ１がレベルシフタとしての機能を停止している場合、出力制御部３０ｂにおけるインバータＩ３４はトランジスタＰＴ３４のゲートにローレベルの信号を出力する。これにより、トランジスタＰＴ３４は導通状態となる。また、トランジスタＮＴ３７のゲートにはハイレベルの信号が入力されるので、トランジスタＮＴ３７は導通状態となる。

ここで、レベルシフト動作を停止する前（制御信号ＥＮＢ１がローレベルからハイレベルに変わる前）のインバータＩ３５の出力信号ＯＵＴ１がハイレベルである場合、インバータＩ３５の入力端子に入力される信号ＯＢはローレベルとなっている（図１１参照）。このため、トランジスタＰＴ３５は導通状態となり、トランジスタＮＴ３６は遮断状態となる。その結果、トランジスタＰＴ３４およびＰＴ３５が導通状態となるので、トランジスタＰＴ３６およびトランジスタＮＴ３８のゲートには駆動電圧Ｖｄｄが入力される。したがって、トランジスタＰＴ３６が遮断状態、トランジスタＮＴ３８が導通状態となり、インバータＩ３５の入力端子に電源電圧Ｖｓｓが入力される。これにより、インバータＩ３５は駆動電圧Ｖｄｄを有する出力信号ＯＵＴ１を出力する。したがって、レベルシフタＬＳ１の出力信号ＯＵＴ１は、レベルシフト動作を停止する前の状態であるハイレベルに保持される。

一方、レベルシフト動作を停止する前のインバータＩ３５の出力信号ＯＵＴ１がローレベルである場合、インバータＩ３５の入力端子に入力される信号ＯＢはハイレベルとなっている（図１１参照）。このため、トランジスタＰＴ３５は遮断状態となり、トランジスタＮＴ３６は導通状態となる。その結果、トランジスタＮＴ３６およびＮＴ３７が導通状態となるので、トランジスタＰＴ３６およびトランジスタＮＴ３８のゲートには電源電圧Ｖｓｓが入力される。したがって、トランジスタＰＴ３６が導通状態、トランジスタＮＴ３８が遮断態となり、インバータＩ３５の入力端子に駆動電圧Ｖｄｄが入力される。これにより、インバータＩ３５は電源電圧Ｖｓｓを有する出力信号ＯＵＴ１を出力する。したがって、レベルシフタＬＳ１の出力信号ＯＵＴ１は、レベルシフト動作を停止する前の状態であるローレベルに保持される。

したがって、レベルシフタ回路１では、図１０に示したレベルシフタＬＳ１を用いる場合でも、図９に示したレベルシフタＬＳ１を用いる場合と同様の動作を行うことができる。

また、本実施形態では、ソースシフトレジスタ２０の出力信号Ｓｘがハイレベルになってから、ソースシフトレジスタ２０の出力信号Ｓｙがハイレベルになるまでの期間について、レベルシフタＬＳ１のレベルシフト動作を停止させているが、これに限るものではない。例えば、一方の信号または両方の信号がローレベルになるタイミングに基づいてレベルシフト動作の制御を行ってもよい。ソースシフトレジスタ２０の出力信号Ｓｘがハイレベルになってから、ソースシフトレジスタ２０の出力信号Ｓｙがハイレベルとなり、さらにローレベルになるまでの期間について、レベルシフト動作を停止させてもよい。

また、本実施形態では、レベルシフタＬＳ１のレベルシフト動作を制御する制御信号ＥＮＢ１を、ソースシフトレジスタ２０の出力信号ＳｘおよびＳｙに基づいて生成しているが、これに限るものではない。レベルシフト動作を停止させる期間を、クロック信号ＧＣＫ１の非アクティブからアクティブへの切り替えに対応するレベルシフト動作を行った後、当該クロック信号ＧＣＫ１のアクティブから非アクティブへの切り替えに対応するレベルシフトを行うまでの期間に、適切に設定することができる信号を用いることができる。このような信号としては、クロック信号ＧＣＫ１の周波数と同等、または、クロック信号ＧＣＫ１の周波数よりも早い周波数の信号を用いることが好ましい。

例えば、クロック信号ＧＣＫ１のアクティブ期間に入力され、入力される順序（または信号レベル（ローレベルとハイレベル）が切り替わる順序）が決まっている２種類の信号を用いて制御信号ＥＮＢ１を生成してもよい。このような信号の１つとして、例えば、ソースシフトレジスタ２０に入力されるスタートパルスＳＳＰを用いることができる。

あるいは、クロック信号ＧＣＫ１のアクティブ期間に複数回入力される（信号レベルが複数回切り替わる）１種類の信号を用いて制御信号ＥＮＢ１を生成することもできる。この場合には、例えば、上記１種類の信号の入力回数（または信号レベルが切り替わる回数）に基づいて制御信号ＥＮＢ１を生成すればよい。

また、本実施形態では、クロック信号ＣＫ１を反転させずにレベルシフトしてレベルシフタＬＳ１から出力しているが、クロック信号をレベルシフトすると共に反転したものをレベルシフタから出力させる場合もある。その場合も当然ながら、クロック信号のハイレベルまたはローレベルを電源電圧のハイレベルまたはローレベルにレベルシフトすることに該当するため、本発明の技術思想を適用することができる。

したがって、一般に、レベルシフタは、クロック信号ごとに備えられ、クロック信号のハイレベルを所定の電源電圧のハイレベルおよびローレベルの一方のレベルに変換すると共に、クロック信号のローレベルを上記電源電圧のハイレベルおよびローレベルの他方のレベルに変換するレベルシフト動作を行うものであればよい。以下の実施の形態でも同様である。

また、レベルシフタ回路１によれば、レベルシフタＬＳ１は、クロック信号ＧＣＫ１がローレベルであるときにレベルシフト動作を停止させる場合、オフセッタ部およびレベルシフト部に貫通電流を流して発生する電圧を用いることに替えて、電源電圧Ｖｓｓへのアクティブプルダウンによって発生する代替電圧を用いることにより、レベルシフト動作によるクロック信号ＧＣＫ１の変換後レベルである電源電圧Ｖｓｓに替わる非アクティブレベル（電源電圧Ｖｓｓ）を生成して出力する。

本実施形態では、上記非アクティブレベルを電源電圧Ｖｓｓとしたが、レベルシフタ回路１の次段に接続される回路が動作しないようなレベルであればよい。また、代替電圧を駆動電圧Ｖｄｄへのアクティブプルアップによって発生させても、それに合わせてインバータの段数を替えれば、非アクティブレベルを得ることができる。

このような構成では、上記貫通電流が流れる替わりに、インバータＩ３２の入力段ＭＯＳトランジスタのゲートに対する充放電電流がトランジスタＮＴ３５を流れ、これに伴う各ＭＯＳトランジスタのスイッチングにおける各ゲートの充放電電流が流れる程度であるので、消費電力を削減しながら非アクティブ期間用のレベルを常に得ることができる。

また、本実施形態では、アクティブプルアップまたはアクティブプルダウンを行うのに、トランジスタＮＴ３５のような能動素子を用いたが、これに限らず、このような能動素子に替えて大きな抵抗値を有する抵抗を用いた駆動電圧Ｖｄｄへのプルアップまたは電源電圧Ｖｓｓへのプルダウンを行うようにしても、同様の効果が得られる。

また、レベルシフタ回路１によれば、レベルシフタＬＳ１は、レベルシフト部の貫通電流が流れる回路として、ソースにクロック信号ＧＣＫ１が入力されるＭＯＳトランジスタであるトランジスタＮＴ３３を備えたスイッチングＭＯＳトランジスタ構成の昇圧部を備えている。

この昇圧部は、レベルシフタＬＳ１のレベルシフト動作中に常時電流を導通させる電流駆動型であって、クロック信号ＣＫ１のハイレベルを、より高い電源電圧のハイレベルである駆動電圧Ｖｄｄに昇圧する。

トランジスタＮＴ３３の閾値の大きさが、入力されるクロック信号ＧＣＫ１の振幅より高いような比較的特性の悪いＭＯＳトランジスタであっても、このような昇圧部を備えることにより、電源電圧のハイレベル（駆動電圧Ｖｄｄ）とローレベル（電源電圧Ｖｓｓ）との電位差よりも振幅の小さいクロック信号ＧＣＫ１を、クロック信号ＧＣＫ１のアクティブ期間にのみレベルシフトすることが可能となる。

なお、昇圧部に限らず、クロック信号のローレベルをより低い電源電圧のローレベルに降圧する降圧部をそなえている場合や、昇圧部および降圧部の両方を備えている場合にも同様のことが言える。

また、本実施形態では、ソースにクロック信号ＧＣＫ１が入力されるＭＯＳトランジスタであるトランジスタＮＴ３３を備えたスイッチングＭＯＳトランジスタ構成の昇圧部を備えた構成について説明したが、これに限るものではない。例えば、ゲートにクロック信号ＧＣＫ１が入力されるＭＯＳトランジスタを備えたスイッチングＭＯＳトランジスタ構成で、レベルシフタＬＳ１のレベルシフト動作中に常時電流を導通させる電流駆動型の、クロック信号ＧＣＫ１のハイレベルおよびローレベルの一方をクロック信号ＧＣＫ１のハイレベルより高い電源電圧のハイレベルに昇圧する昇圧部、および、クロック信号ＧＣＫ１のハイレベルおよびローレベルの他方をクロック信号ＧＣＫ１のローレベルより低い電源電圧のローレベルに降圧する降圧部の少なくとも一方を備えている構成としてもよい。

この構成によれば、ＭＯＳトランジスタの閾値の大きさが、入力されるクロック信号の振幅より高いような比較的特性の悪いＭＯＳトランジスタであっても、電流駆動型の昇圧部および降圧部の少なくとも一方を備えることにより、電源電圧のハイレベルとローレベルとの電位差よりも振幅の小さいクロック信号を、アクティブ期間のみレベルシフトすることが可能となる。

また、入力信号がＭＯＳトランジスタのゲートに入力されるため、入力信号を入力するための端子部に不要な電流の流出入阻止が可能である。

〔実施形態２〕
本発明の他の実施形態にかかるレベルシフタ回路について説明する。図１２は、本実施形態にかかるレベルシフタ回路１ｂの概略構成を示す回路ブロック図である。レベルシフタ回路１ｂは、実施形態１の図２に示した表示装置１００におけるレベルシフタ群２に備えられ、ゲートドライバ４へのクロック信号ＧＣＫ１およびＧＣＫ２をレベルシフトするものである。また、図１３は、レベルシフタ回路１ｂにおけるタイミングチャートである。なお、特に断らない限り、実施形態１で用いた部材および信号の符号と同一の符号は、同一の機能を有し、同様の変形（構成変更）が可能な部材および信号の符号として扱い、その説明を省略する。

本実施形態にかかるレベルシフタ回路１ｂは、実施形態１にかかるレベルシフタ回路１と同様、表示装置１００における走査信号線駆動用のゲートドライバの一部として機能するものである。なお、レベルシフタ回路１ｂを実装する位置は、実施形態１におけるレベルシフタ回路１と同様、ゲートドライバ４の外部であっても、内部であってもよい。

図１２に示すように、レベルシフタ回路１ｂは、レベルシフタ制御回路１０ｂ、レベルシフタＬＳ１、レベルシフタＬＳ２を備えている。なお、レベルシフタＬＳ２は、レベルシフタＬＳ１と同様の構成からなり、入力されたクロック信号ＧＣＫ２のハイレベルを、レベルシフタＬＳ２の次段に接続される回路（図示せず）の駆動電圧Ｖｄｄまでレベルシフトして昇圧し、出力信号ＯＵＴ２として出力する。ここで、クロック信号ＧＣＫ２のハイレベルは、次段に接続される回路の駆動電圧Ｖｄｄよりも低いものとする。また、レベルシフタＬＳ１，ＬＳ２は、実施形態１において図９に示した構成であってもよく、あるいは図１０に示した構成であってもよい。

なお、本実施形態において、クロック信号ＧＣＫ１，ＧＣＫ２は、互いにハイレベル期間が重ならない位相を有する２種類のクロック信号であり、各クロック信号ＧＣＫ１，ＧＣＫ２の各ハイレベル期間のデューティは（１００×０．５）％未満であるものとする。また、各クロック信号ＧＣＫ１，ＧＣＫ２のハイレベル期間は、各レベルシフタＬＳ１，ＬＳ２の次段に接続される回路を動作させるアクティブ期間であり、各クロック信号ＧＣＫ１，ＧＣＫ２のローレベル期間は、各レベルシフタＬＳ１，ＬＳ２の次段に接続される回路を動作させない非アクティブ期間である。

レベルシフタ制御回路１０ｂは、ソースドライバ３内に備えられたソースシフトレジスタ２０の出力信号Ｓｘ，Ｓｙ、および、レベルシフタＬＳ１，ＬＳ２の出力信号ＯＵＴ１，ＯＵＴ２に基づいて、レベルシフタＬＳ１，ＬＳ２の動作を制御するための制御信号ＥＮＢ１，ＥＮＢ２を生成する。

なお、レベルシフタ回路１ｂでは、制御信号ＥＮＢ１，ＥＮＢ２がハイレベルの場合にその制御信号に対応するレベルシフタＬＳ１，ＬＳ２のレベルシフト動作を停止させ、ローレベルの場合にその制御信号に対応するレベルシフタＬＳ１，ＬＳ２をレベルシフト動作させるようになっている。

図１３のタイミングチャート中における斜線部は、レベルシフタＬＳ１またはレベルシフタＬＳ２がレベルシフト動作を停止している状態であることを示している。なお、レベルシフタＬＳ１の出力信号ＯＵＴ１の波形中に示した斜線部は、レベルシフタＬＳ１のレベルシフト動作の停止期間を示している。また、レベルシフタＬＳ２の出力信号ＯＵＴ２の波形中に示した斜線部は、レベルシフタＬＳ２のレベルシフト動作の停止期間を示している。

この図に示すように、レベルシフタ回路１ｂでは、一方のレベルシフタに入力されるクロック信号がアクティブである期間中、他方のレベルシフタのレベルシフト動作が停止される。

さらに、アクティブのクロック信号が入力されているレベルシフタにおいても、ソースシフトレジスタ２０の出力信号Ｓｘがハイレベルになった後、ソースシフトレジスタ２０の出力信号Ｓｙがハイレベルになるまでの間、レベルシフト動作が停止される。なお、レベルシフト動作を停止する場合、そのレベルシフタの出力信号は、レベルシフト動作を停止する前の出力状態に保持される。

ソースシフトレジスタ２０の構成、およびその出力信号Ｓｘ，Ｓｙについては、実施形態１と同様である。

図１４は、レベルシフタ制御回路１０ｂの構成を示すブロック図である。この図に示すように、レベルシフタ制御回路１０ｂは、セットリセットフリップフロップ（ＳＲ−ＦＦ）１１、ＮＯＲ回路１２ａ、インバータ１３ａ、ＮＯＲ回路１２ｂ、インバータ１３ｂを備えている。なお、ＳＲ−ＦＦ１１の構成は実施形態１と同様である。

ＳＲ−ＦＦ１１の出力信号Ｑは、図１４に示すように、ＮＯＲ回路１２ａにおける一方の入力端子、および、ＮＯＲ回路１２ｂにおける一方の入力端子にそれぞれ入力される。

また、ＮＯＲ回路１２ａにおける他方の入力端子にはレベルシフタＬＳ２の出力信号ＯＵＴ２が入力され、ＮＯＲ回路１２ｂにおける他方の入力端子にはレベルシフタＬＳ１の出力信号ＯＵＴ１が入力される。

また、ＮＯＲ回路１２ａの出力はインバータ１３ａに入力されて反転され、制御信号ＥＮＢ１としてレベルシフタＬＳ１に出力される。さらに、ＮＯＲ回路１２ｂの出力はインバータ１３ｂに入力されて反転され、制御信号ＥＮＢ２としてレベルシフタＬＳ２に出力される。

これにより、レベルシフタＬＳ１，ＬＳ２の一方がアクティブの期間中（ＯＵＴ１，ＯＵＴ２の一方がハイレベルの期間中）は、他方のレベルシフタの制御信号を生成するためのＮＯＲ回路にハイレベルの信号が入力されるので、図１３に示したように、上記他方のレベルシフタの制御信号ＥＮＢ１またはＥＮＢ２がハイレベルとなる。つまり、ＮＯＲ回路１２ａ，１２ｂは、他方のレベルシフタのアクティブ期間（出力信号がハイレベルの期間）を検出するアクティブ期間検出手段として機能する。

また、ソースシフトレジスタ２０の出力信号Ｓｘが入力された後、ソースシフトレジスタ２０の出力信号Ｓｙが入力されるまでの間、ＳＲ−ＦＦ１１の出力信号Ｑがハイレベルとなるので、制御信号ＥＮＢ１，ＥＮＢ２は共にハイレベルとなる。すなわち、非アクティブのクロック信号が入力されているレベルシフタだけでなく、アクティブのクロック信号が入力されているレベルシフタについても、その制御信号がハイレベルとなる。

レベルシフタＬＳ２は、レベルシフタＬＳ１と同様の構成からなり、その動作も同様である。ただし、レベルシフタＬＳ２におけるトランジスタＰＴ３１，ＰＴ３２，ＮＴ３２のゲート、インバータＩ３１の入力端子、ＮＡＮＤ回路３１の一方の入力端子には、制御信ＥＮＢ１ではなく制御信号ＥＮＢ２が入力される。また、トランジスタＮＴ３３のソースには、クロック信号ＧＣＫ１ではなくクロック信号ＧＣＫ２が入力される。そして、レベルシフタＬＳ２は、出力信号ＯＵＴ２を出力する。

以上のように、レベルシフタ回路１ｂでは、各レベルシフタＬＳ１，ＬＳ２の一方がハイレベルの信号を出力している期間中、他方のレベルシフタがレベルシフト動作を停止する。したがって、入力されたクロック信号を異なるレベルに変換するレベルシフト動作が不要な他方のレベルシフタの非アクティブ期間において、消費電力に非常に大きな割合を占める、オフセッタ部およびレベルシフト部の貫通電流によるＭＯＳトランジスタのチャネル抵抗や配線抵抗での消費電力を削減することができる。その結果、レベルシフタ回路１ｂの消費電力は大幅に低減されたものとなる。

さらに、アクティブ期間のクロック信号が入力されているレベルシフタにおいても、ソースシフトレジスタ２０の出力信号Ｓｘがハイレベルになった後、ソースシフトレジスタ２０の出力信号Ｓｙがハイレベルになるまでの間、レベルシフト動作が停止される。

これにより、レベルシフタ回路１ｂにおける消費電力をさらに削減することができる。

また、レベルシフタ回路１ｂは、レベルシフト動作を停止させる場合に、レベルシフタＬＳ１，ＬＳ２の出力信号ＯＵＴ１，ＯＵＴ２を、レベルシフト動作を停止させる前の状態に保持する出力制御部３０を、レベルシフタＬＳ１，ＬＳ２にそれぞれ備えている。つまり、レベルシフト動作を停止させる場合に、レベルシフタＬＳ１，ＬＳ２に入力されるクロック信号がローレベルであってもハイレベルであっても、レベルシフタＬＳ１，ＬＳ２の出力信号ＯＵＴ１，ＯＵＴ２を、それぞれのレベルシフタにおけるレベルシフト動作を停止させる前の状態に保持する。

これにより、レベルシフタ回路１ｂでは、消費電力を大幅に削減するとともに、レベルシフタＬＳ１，ＬＳ２の次段に接続される回路を適切かつ安定して駆動することができる。

なお、本実施形態では、２種類のクロック信号ＧＣＫ１，ＧＣＫ２として、互いにハイレベル期間が重ならない位相を有する信号を用いる場合について説明したが、これに限らず、互いにローレベル期間が重ならない位相を有する２種類のクロック信号であっても、互いにハイレベル期間が重ならない位相および互いにローレベル期間が重ならない位相の両方を有する２種類のクロック信号であっても、本発明の技術思想を適用することができる。

また、本実施形態においては、各クロック信号ＧＣＫ１，ＧＣＫ２を反転させずにレベルシフトして各レベルシフタＬＳ１・ＬＳ２から出力しているが、クロック信号をレベルシフトすると共に反転したものをレベルシフタから出力させる場合もある。

その場合も当然ながら、クロック信号のハイレベルまたはローレベルを電源電圧のハイレベルまたはローレベルにレベルシフトすることに該当するため、本発明の技術思想を適用することができる。

したがって、一般に、レベルシフタは、クロック信号ごとに備えられ、クロック信号のハイレベルを所定の電源電圧のハイレベルおよびローレベルの一方のレベルに変換すると共に、クロック信号のローレベルを上記電源電圧のハイレベルおよびローレベルの他方のレベルに変換するレベルシフト動作を行うものであればよい。以下の実施の形態でも同様である。

また、レベルシフタ回路１ｂによれば、各レベルシフタＬＳ１・ＬＳ２のそれぞれは、入力されるクロック信号ＧＣＫ１，ＧＣＫ２の非アクティブ期間のうちの他方のクロック信号のアクティブ期間にあたる特定期間に、オフセッタ部およびレベルシフト部に貫通電流を流して発生する電圧を用いることに替えて、電源電圧Ｖｓｓへのアクティブプルダウンによって発生する代替電圧を用いることにより、レベルシフト動作によるクロック信号ＣＫ１・ＣＫ２の変換後レベルである電源電圧Ｖｓｓに替わる非アクティブレベル（電源電圧Ｖｓｓ）を生成して出力する。

上記非アクティブレベルはここでは電源電圧Ｖｓｓとしたが、レベルシフタ回路１ｂの次段の回路が動作しないようなレベルであればよい。また、代替電圧を駆動電圧Ｖｄｄへのアクティブプルアップによって発生させても、それに合わせてインバータの段数を替えれば、非アクティブレベルを得ることができる。

このような構成では、上記貫通電流が流れる替わりに、インバータＩ３２の入力段ＭＯＳトランジスタのゲートに対する充放電電流がトランジスタＮＴ３５を流れ、これに伴う各ＭＯＳトランジスタのスイッチングにおける各ゲートの充放電電流が流れる程度であるので、消費電力を削減しながら非アクティブ期間用のレベルを常に得ることができる。

また、アクティブプルアップまたはアクティブプルダウンを行うのに、トランジスタＮＴ３５のような能動素子を用いたが、これに限らず、このような能動素子に替えて大きな抵抗値を有する抵抗を用いた駆動電圧Ｖｄｄへのプルアップまたは電源電圧Ｖｓｓへのプルダウンを行うようにしても、同様の効果が得られる。

また、レベルシフタ回路１ｂによれば、各クロック信号ＧＣＫ１，ＧＣＫ２の互いに重ならないハイレベル期間のデューティは（１００×０．５）％未満であり、２種類の各クロック信号ＧＣＫ１，ＧＣＫ２のハイレベル期間どうしが互いに重なることはあり得ないので、必要に応じて自由に各クロック信号ＧＣＫ１，ＧＣＫ２のアクティブ期間を設定してレベルシフト動作を行うことができる。２種類のクロック信号が互いに重ならないローレベル期間を有していてそのデューティが（１００×０．５）％未満である場合にも同様のことが言える。

また、レベルシフタ回路１ｂによれば、各レベルシフタＬＳ１，ＬＳ２はそれぞれ、オフセッタ部およびレベルシフト部の貫通電流が流れる回路として、ソースにクロック信号ＧＣＫ１，ＧＣＫ２が入力されるＭＯＳトランジスタであるトランジスタＮＴ３３を備えたスイッチングＭＯＳトランジスタ構成の昇圧部を備えている。

この昇圧部は、各レベルシフタＬＳ１，ＬＳ２のレベルシフト動作中に常時電流を導通させる電流駆動型であって、各クロック信号ＣＫ１，ＣＫ２のハイレベルを、より高い電源電圧のハイレベルである駆動電圧Ｖｄｄに昇圧する。

トランジスタＮＴ３３の閾値の大きさが、入力される各クロック信号ＧＣＫ１，ＧＣＫ２の振幅より高いような比較的特性の悪いＭＯＳトランジスタであっても、このような昇圧部を備えることにより、電源電圧のハイレベル（駆動電圧Ｖｄｄ）とローレベル（電源電圧Ｖｓｓ）との電位差よりも振幅の小さい各クロック信号ＧＣＫ１，ＧＣＫ２を、各クロック信号ＧＣＫ１，ＧＣＫ２のアクティブ期間にのみレベルシフトすることが可能となる。

なお、昇圧部に限らず、クロック信号のローレベルをより低い電源電圧のローレベルに降圧する降圧部をそなえている場合や、昇圧部および降圧部の両方を備えている場合にも同様のことが言える。

また、レベルシフタ回路１ｂによれば、各クロック信号ＧＣＫ１，ＧＣＫ２の互いに重ならないハイレベル期間は、各クロック信号ＧＣＫ１，ＧＣＫ２のアクティブ期間である。そして、各レベルシフタＬＳ１，ＬＳ２では、他方のレベルシフタに入力されるクロック信号の各アクティブ期間に、各クロック信号ＧＣＫ１，ＧＣＫ２に対するレベルシフト動作を停止する。

したがって、この期間における、ソースシフトレジスタ２０の出力信号Ｓｘがハイレベルになる前、および、ソースシフトレジスタ２０の出力信号Ｓｙがハイレベルからローレベルになった後には、ハイレベルのクロック信号が入力されているレベルシフタのみがレベルシフト動作状態となる。

また、本実施形態では、一方のレベルシフタに入力されるクロック信号がアクティブである場合に他方のレベルシフタにおけるレベルシフト動作を停止させ、ソースシフトレジスタの出力信号Ｓｘが入力された後、ソースシフトレジスタ２０の出力信号Ｓｙが入力されるまでの期間、上記一方のレベルシフタのレベルシフト動作を停止させるレベルシフタ回路１ｂについて説明したが、レベルシフタ回路１ｂの構成はこれに限るものではない。

例えば、レベルシフタＬＳ１，ＬＳ２のレベルシフト動作の制御を、ソースシフトレジスタ２０の出力信号ＳｘおよびＳｙのみに基づいて行ってもよい。この場合、例えば、レベルシフタ回路１ｂにおけるレベルシフタ制御回路１０ｂの構成を、図１５に示すレベルシフタ制御回路１０ｃのように変更すればよい。すなわち、ＳＲ−ＦＦ１１の出力信号Ｑを、レベルシフタＬＳ１，ＬＳ２のレベルシフト動作を制御する制御信号ＥＮＢ１，ＥＮＢ２として各レベルシフタＬＳ１，ＬＳ２に出力すればよい。

この場合のタイミングチャートを図１６に示す。この図に示すように、レベルシフタＬＳ１，ＬＳ２では、入力されるクロック信号ＧＣＫ１，ＧＣＫ２がアクティブであるか非アクティブであるかにかかわらず、ソースシフトレジスタ２０の出力信号Ｓｘがハイレベルになった後、ソースシフトレジスタ２０の出力信号Ｓｙがハイレベルになるまでの期間について、レベルシフト動作が停止される。

また、レベルシフタＬＳ１，ＬＳ２の一方にアクティブのクロック信号が入力されている期間であって、かつ、ソースシフトレジスタ２０の出力信号Ｓｘがハイレベルになった後、ソースシフトレジスタ２０の出力信号Ｓｙがハイレベルになるまでの期間について、他方のレベルシフタのレベルシフト動作を停止する構成としてもよい。

この場合、例えば、レベルシフタ回路１ｂにおけるレベルシフタ制御回路１０ｂの構成を、図１７に示すレベルシフタ制御回路１０ｄのように変更すればよい。すなわち、レベルシフタ制御回路１０ｂにおけるＮＯＲ回路１２ａをＮＡＮＤ回路１４ａに置き換え、ＮＯＲ回路１２ｂをＮＡＮＤ回路１４ｂに置き換えればよい。

この構成では、図１８に示すように、ＳＲ−ＦＦ１１の出力信号Ｑと、レベルシフタＬＳ２の出力信号ＯＵＴ２とが、共にハイレベルの場合に、レベルシフタＬＳ１のレベルシフト動作を制御する制御信号ＥＮＢ１がハイレベルとなり、レベルシフタＬＳ１のレベルシフト動作が停止される。また、ＳＲ−ＦＦ１１の出力信号Ｑと、レベルシフタＬＳ１の出力信号ＯＵＴ１とが、共にハイレベルの場合に、レベルシフタＬＳ２のレベルシフト動作を制御する制御信号ＥＮＢ２がハイレベルとなり、レベルシフタＬＳ２のレベルシフト動作が停止される。

また、アクティブのクロック信号が入力されているレベルシフタにおける、ソースシフトレジスタ２０の出力信号Ｓｘがハイレベルになった後、ソースシフトレジスタ２０の出力信号Ｓｙがハイレベルになるまでの期間について、レベルシフト動作を停止する構成としてもよい。

この場合、図１９に示すように、図１７のレベルシフタ制御回路１０ｄにおけるＮＡＮＤ回路１４ａの各入力端子にＳＲ−ＦＦ１１の出力信号ＱとレベルシフタＬＳ１の出力信号ＯＵＴ１とを入力し、ＮＡＮＤ回路１４ｂの各入力端子にＳＲ−ＦＦ１１の出力信号ＱとレベルシフタＬＳ２の出力信号ＯＵＴ２とを入力すればよい。

この構成では、図２０に示すように、ＳＲ−ＦＦ１１の出力信号Ｑと、レベルシフタＬＳ１の出力信号ＯＵＴ１とが、共にハイレベルの場合に、レベルシフタＬＳ１のレベルシフト動作を制御する制御信号ＥＮＢ１がハイレベルとなり、レベルシフタＬＳ１のレベルシフト動作が停止される。また、ＳＲ−ＦＦ１１の出力信号Ｑと、レベルシフタＬＳ２の出力信号ＯＵＴ２とが、共にハイレベルの場合に、レベルシフタＬＳ２のレベルシフト動作を制御する制御信号ＥＮＢ２がハイレベルとなり、レベルシフタＬＳ２のレベルシフト動作が停止される。

また、本実施形態では、ソースシフトレジスタ２０の出力信号Ｓｘがハイレベルになってから、ソースシフトレジスタ２０の出力信号Ｓｙがハイレベルになるまでの期間について、レベルシフタＬＳ１のレベルシフト動作を停止させているが、これに限るものではない。例えば、信号Ｓｘ，Ｓｙがハイレベルになるタイミングに基づいてレベルシフト動作を制御する構成に限らず、一方の信号または両方の信号がローレベルになるタイミングに基づいてレベルシフト動作の制御を行ってもよい。

また、本実施形態では、レベルシフタＬＳ１のレベルシフト動作を制御する制御信号ＥＮＢ１，ＥＮＢ２を、ソースシフトレジスタ２０の出力信号ＳｘおよびＳｙに基づいて生成しているが、これに限るものではない。

例えば、クロック信号ＧＣＫ１のアクティブ期間に入力され、入力される順序（または信号レベル（ローレベルとハイレベル）が切り替わる順序）が決まっている２種類の信号を用いて制御信号ＥＮＢ１，ＥＮＢ２を生成してもよい。このような信号の１つとして、例えば、ソースシフトレジスタ２０に入力されるスタートパルスＳＳＰを用いることができる。

あるいは、クロック信号ＧＣＫ１のアクティブ期間に複数回入力される（信号レベルが複数回切り替わる）１種類の信号を用いて制御信号ＥＮＢ１を生成することもできる。この場合には、例えば、上記１種類の信号の入力回数（または信号レベルが切り替わる回数）に基づいて制御信号ＥＮＢ１を生成すればよい。

〔実施形態３〕
本発明のさらに他の実施形態について説明する。なお、特に断らない限り、実施形態１および２で用いた部材および信号の符号と同一の符号は、同一の機能を有し、同様の変形（構成変更）が可能な部材および信号の符号として扱い、その説明を省略する。

図２１は、本実施形態にかかるレベルシフタ回路１ｃの概略構成を示す回路ブロック図である。レベルシフタ回路１ｃは、例えば実施形態１の図２に示した表示装置１００におけるレベルシフタ群２に備えられ、ゲートドライバ４へのクロック信号ＧＣＫ１，ＧＣＫ２，・・・，ＧＣＫｎ（ｎは２以上の整数）をレベルシフトするものである。すなわち、実施形態２では２つのレベルシフタＬＳ１，ＬＳ２を備えたレベルシフタ回路１ｂについて説明したが、本実施形態では、この図に示すように、さらに多数（ｎ個）のレベルシフタＬＳ１，ＬＳ２，・・・，Ｌｓｎを備えたレベルシフタ回路１ｃについて説明する。なお、各レベルシフタＬＳ１，ＬＳ２，・・・，Ｌｓｎの構成は実施形態１に記載したレベルシフタＬＳ１と同様である。また、図２ではクロック信号ＧＣＫ１，ＧＣＫ２しか図示していないが、ゲートドライバ４には、ｎ個のクロック信号ＧＣＫ１，ＧＣＫ２，・・・，ＧＣＫｎが入力されるものとする。

また、ｎは２以上の整数であって、各レベルシフタＬＳ１，ＬＳ２，・・・，ＬＳｎはそれぞれ、各クロック信号ＧＣＫ１，ＧＣＫ２，・・・，ＧＣＫｎのハイレベルをレベルシフトし、次段に接続される回路の駆動電圧Ｖｄｄよりも低い電圧から、上記駆動電圧Ｖｄｄまで昇圧して各出力信号ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴｎとして出力するものである。

また、各クロック信号ＣＫ１，ＣＫ２，・・・，ＣＫｎは、互いにハイレベル期間が重ならない位相を有するｎ種類のクロック信号であり、各クロック信号ＣＫ１，ＣＫ２，・・・，ＣＫｎの各ハイレベル期間のデューティは（１００×１／ｎ）％未満であるものとする。また、各クロック信号ＧＣＫ１，ＧＣＫ２，・・・，ＧＣＫｎのハイレベル期間は、各レベルシフタＬＳ１，ＬＳ２，・・・，ＬＳｎの次段に接続される回路を動作させるアクティブ期間であり、各クロック信号のローレベル期間は、各レベルシフタの次段に接続される回路を動作させない非アクティブ期間である。

また、レベルシフタ回路１ｃを実装する位置は、実施形態１および２におけるレベルシフタ回路１および１ｂと同様、ゲートドライバ４の外部であっても、内部であってもよい。

レベルシフタ制御回路１０ｆは、ソースドライバ３内に備えられたソースシフトレジスタ２０の出力信号Ｓｘ，Ｓｙ、および、レベルシフタＬＳ１，ＬＳ２，・・・ＬＳｎの出力信号ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴｎに基づいて、レベルシフタＬＳ１，ＬＳ２，・・・ＬＳｎの動作を制御するための制御信号ＥＮＢ１，ＥＮＢ２，・・・，ＥＮＢｎを生成する。

また、レベルシフタ回路１ｃでは、制御信号ＥＮＢ１，ＥＮＢ２，・・・ＥＮＢｎがハイレベルの場合にその制御信号に対応するレベルシフタＬＳ１，ＬＳ２，・・・，ＬＳｎのレベルシフト動作を停止させ、ローレベルの場合にその制御信号に対応するレベルシフタをレベルシフト動作させるようになっている。

図２２は、レベルシフタ制御回路１０ｆの構成を示すブロック図である。この図に示すように、レベルシフタ制御回路１０ｆは、セットリセットフリップフロップ（ＳＲ−ＦＦ）１１、ＮＯＲ回路１５_１，１５_２，・・・，１５_ｎ、ＮＯＲ回路１６_１，１６_２，・・・，１６_ｎ、インバータ１７_１，１７_２，・・・，１７_ｎ、ＮＯＲ回路１８を備えている。

各ＮＯＲ回路１５_１，１５_２，・・・，１５_ｎにおける一方の入力端子には、各レベルシフタＬＳ１，ＬＳ２，・・・，ＬＳｎの出力信号ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴｎがそれぞれ入力される。これにより、各ＮＯＲ回路１５_１，１５_２，・・・，１５_ｎは、各レベルシフタＬＳ１，ＬＳ２，・・・，ＬＳｎのアクティブ期間を検出するアクティブ期間検出手段として機能する。

また、各レベルシフタＬＳ１，ＬＳ２，・・・，ＬＳｎの出力信号ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴｎは、ｎ端子のＮＯＲ回路１８における各入力端子にそれぞれ入力されている。そして、このＮＯＲ回路１８の出力信号ＳＯＵＴは、各ＮＯＲ回路１５_１，１５_２，・・・，１５_ｎにおける他方の入力端子に入力される。

各ＮＯＲ回路１５_１，１５_２，・・・，１５_ｎにおける出力端子は、各ＮＯＲ回路１６_１，１６_２，・・・，１６_ｎにおける一方の入力端子にそれぞれ接続されている。そして、各ＮＯＲ回路１６_１，１６_２，・・・，１６_ｎにおける他方の入力端子には、ＳＲ−ＦＦ１１の出力信号Ｑが入力される。

また、各ＮＯＲ回路１６_１，１６_２，・・・，１６_ｎにおける出力端子は、各インバータ１７_１，１７_２，・・・，１７_ｎの入力端子にそれぞれ接続されている。そして、各インバータ１７_１，１７_２，・・・，１７_ｎの出力端子から出力される制御信号ＥＮＢ１，ＥＮＢ２，・・・，ＥＮＢｎは、図２１に示したように、各レベルシフタＬＳ１，ＬＳ２，・・・，ＬＳｎにそれぞれ入力される。

図２３は、レベルシフタ回路１ｃにおけるタイミングチャートである。この図に示すように、レベルシフタ回路１ｃでは、上記の構成により、１つのレベルシフタに入力されるクロック信号がハイレベル（アクティブ）である期間、その他のレベルシフタのレベルシフト動作が停止される。また、アクティブのクロック信号が入力されているレベルシフタについては、ソースシフトレジスタ２０の出力信号Ｓｘがハイレベルになった後、ソースシフトレジスタ２０の出力信号Ｓｙがハイレベルになるまでの期間、レベルシフト動作が停止される。

また、各レベルシフタＬＳ１，ＬＳ２，・・・，ＬＳｎの出力信号は、実施形態１および２と同様、レベルシフト動作を停止させる場合に、レベルシフト動作停止前の状態に保持される。このため、レベルシフタ回路１ｃでは、消費電力を大幅に削減するとともに、各レベルシフタＬＳ１，ＬＳ２，・・・，ＬＳｎの次段に接続される回路を適切かつ安定して駆動することができる。

なお、本実施形態では、１つのレベルシフタに入力されるクロック信号がハイレベル（アクティブ）である期間、その他のレベルシフタのレベルシフト動作が停止され、また、アクティブのクロック信号が入力されているレベルシフタについては、ソースシフトレジスタ２０の出力信号Ｓｘがハイレベルになった後、ソースシフトレジスタ２０の出力信号Ｓｙがハイレベルになるまでの期間、レベルシフト動作が停止されるものとしたが、これに限るものではない。

例えば、各レベルシフタＬＳ１，ＬＳ２，・・・，ＬＳｎのレベルシフト動作の制御を、ソースシフトレジスタ２０の出力信号ＳｘおよびＳｙのみに基づいて行ってもよい。この場合、例えば、レベルシフタ回路１ｃにおけるレベルシフタ制御回路１０ｆの構成を、図２４に示すレベルシフタ制御回路１０ｇのように変更すればよい。

すなわち、ＳＲ−ＦＦ１１の出力信号Ｑを、各レベルシフタＬＳ１，ＬＳ２，・・・，ＬＳｎに、制御信号ＥＮＢ１，ＥＮＢ２，・・・，ＥＮＢｎとしてそれぞれ出力すればよい。

これにより、図２５に示すように、ソースシフトレジスタ２０の出力信号Ｓｘがハイレベルになった後、ソースシフトレジスタ２０の出力信号Ｓｙがハイレベルになるまでの期間について、各レベルシフタＬＳ１，ＬＳ２，・・・，ＬＳｎのレベルシフト動作を停止させることができる。

また、レベルシフタ回路１ｃにおけるレベルシフタ制御回路１０ｆの構成を、図２６に示すレベルシフタ制御回路１０ｈのように変更してもよい。

この図に示すように、レベルシフタ制御回路１０ｈは、ＳＲ−ＦＦ１１、ＮＡＮＤ回路１９_１，１９_２，・・・，１９_ｎ、インバータ１７_１，１７_２，・・・，１７_ｎを備えている。

各ＮＡＮＤ回路１９_１，１９_２，・・・，１９_ｎにおける一方の入力端子には、ＳＲ−ＦＦ１１の出力信号Ｑが入力されている。また、各ＮＡＮＤ回路１９_１，１９_２，・・・，１９_ｎにおける他方の入力端子には、各レベルシフタＬＳ１，ＬＳ２，・・・，ＬＳｎの出力信号ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴｎがそれぞれ入力されている。

そして、各ＮＡＮＤ回路１９_１，１９_２，・・・，１９_ｎの出力端子は、各インバータ１７_１，１７_２，・・・，１７_ｎの入力端子にそれぞれ接続されている。

さらに、各インバータ１７_１，１７_２，・・・，１７_ｎの出力端子から出力される制御信号ＥＮＢ１，ＥＮＢ２，・・・，ＥＮＢｎが、レベルシフタＬＳ１，ＬＳ２，・・・，ＬＳｎにそれぞれ入力される。

このような構成からなるレベルシフタ回路では、図２７のタイミングチャートに示すように、アクティブのクロック信号が入力されているレベルシフタにおいて、ソースシフトレジスタ２０の出力信号Ｓｘのハイレベルがレベルシフタ制御回路１０ｈに入力された後、ソースシフトレジスタ２０の出力信号Ｓｙのハイレベルがレベルシフタ制御回路１０ｈに入力されるまでの期間、そのレベルシフタのレベルシフト動作が停止される。

また、レベルシフタ回路１ｃにおけるレベルシフタ制御回路１０ｆの構成を、図２８に示すレベルシフタ制御回路１０ｉのように変更してもよい。

この図に示すように、レベルシフタ制御回路１０ｉは、レベルシフタ制御回路１０ｆにおけるＮＯＲ回路１６_１，１６_２，・・・，１６_ｎを、ＮＡＮＤ回路１６_１’，１６_２’，・・・，１６_ｎ’のそれぞれ置き換えた構成である。すなわち、レベルシフタ制御回路１０ｉは、ＳＲ−ＦＦ１１、ＮＯＲ回路１５_１，１５_２，・・・，１５_ｎ、ＮＡＮＤ回路１６_１’，１６_２’，・・・，１６_ｎ’、インバータ１７_１，１７_２，・・・，１７_ｎ、ＮＯＲ回路１８を備えている。

各ＮＯＲ回路１５_１，１５_２，・・・，１５_ｎにおける一方の入力端子には、各レベルシフタＬＳ１，ＬＳ２，・・・，ＬＳｎの出力信号ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴｎがそれぞれ入力される。これにより、各ＮＯＲ回路１５_１，１５_２，・・・，１５_ｎは、各レベルシフタＬＳ１，ＬＳ２，・・・，ＬＳｎのアクティブ期間を検出するアクティブ期間検出手段として機能する。

また、各レベルシフタＬＳ１，ＬＳ２，・・・，ＬＳｎの出力信号ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴｎは、ｎ端子のＮＯＲ回路１８における各入力端子にそれぞれ入力されている。そして、このＮＯＲ回路１８の出力信号ＳＯＵＴは、各ＮＯＲ回路１５_１，１５_２，・・・，１５_ｎにおける他方の入力端子に入力される。

各ＮＯＲ回路１５_１，１５_２，・・・，１５_ｎにおける出力端子は、各ＮＡＮＤ回路１６_１’，１６_２’，・・・，１６_ｎ’における一方の入力端子にそれぞれ接続されている。そして、各ＮＡＮＤ回路１６_１’，１６_２’，・・・，１６_ｎ’おける他方の入力端子には、ＳＲ−ＦＦ１１の出力信号Ｑが入力される。

また、各ＮＡＮＤ回路１６_１’，１６_２’，・・・，１６_ｎ’における出力端子は、各インバータ１７_１，１７_２，・・・，１７_ｎの入力端子にそれぞれ接続されている。そして、各インバータ１７_１，１７_２，・・・，１７_ｎの出力端子から出力される制御信号ＥＮＢ１，ＥＮＢ２，・・・，ＥＮＢｎは、各レベルシフタＬＳ１，ＬＳ２，・・・，ＬＳｎにそれぞれ入力される。

このような構成からなるレベルシフタ回路では、図２９のタイミングチャートに示すように、１つのレベルシフタにアクティブのクロック信号が入力されている期間であって、ソースシフトレジスタ２０の出力信号Ｓｘのハイレベルがレベルシフタ制御回路１０ｉに入力された後、ソースシフトレジスタ２０の出力信号Ｓｙのハイレベルがレベルシフタ制御回路１０ｉに入力されるまでの期間、他のレベルシフタのレベルシフト動作が停止される。

〔実施形態４〕
本発明のさらに他の実施形態について説明する。なお、特に断らない限り、実施形態１〜３で用いた部材および信号の符号と同一の符号は、同一の機能を有し、同様の変形（構成変更）が可能な部材および信号の符号として扱い、その説明を省略する。

上記した各実施形態では、シフト動作が特定の一方向にのみ行われるソースシフトレジスタ２０の出力信号Ｓｘ，Ｓｙを用いてレベルシフタ回路におけるレベルシフト動作を制御する構成について説明した。これに対して、本実施形態では、シフト方向が順方向および逆方向の両方向に切り替えられる双方向ソースシフトレジスタの出力信号Ｓｘ，Ｓｙを用いる構成について説明する。

なお、本実施形態では、双方向ソースシフトレジスタを実施形態１で説明したレベルシフタ回路１を用いる構成に適用する場合について説明するが、これに限らず、上記各実施形態で説明したいずれのレベルシフタ回路を用いる構成についても適用できる。

図３０は、本実施形態にかかるレベルシフタ回路とともに表示装置１００に備えられる双方向ソースシフトレジスタ（ソースシフトレジスタ）２０ｂのブロック図である。この図に示すように、双方向ソースシフトレジスタ２０ｂには、制御回路２から、スタートパルス信号ＳＳＰ、クロック信号ＳＣＫに加えて、シフト方向制御信号ＬＲ，ＬＲＢが入力される。ここで、シフト方向制御信号ＬＲＢは、シフト方向制御信号ＬＲの反転信号である。

図３１は、双方向ソースシフトレジスタ２０ｂのブロック図である。この図に示すように、双方向ソースシフトレジスタ２０ｂは、インバータＩ２１と、複数段のフリップフロップＦＦ１，ＦＦ２，・・・，ＦＦｍ−１，ＦＦｍと、スイッチＳＷ１〜ＳＷ６とを備えている。

奇数段のフリップフロップには基準クロック信号ＳＣＫが入力され、偶数段のフリップフロップにはインバータＩ２１によって基準クロック信号ＳＣＫが反転された信号が入力される。

また、初段のフリップフロップＦＦ１は、スイッチＳＷ１を介して、スタートパルス信号ＳＳＰの入力端子に接続されている。スイッチＳＷ１には、シフト方向制御信号ＬＲが入力されており、シフト方向制御信号ＬＲがハイレベル（Ｈｉｇｈ）の時に開いて、初段のフリップフロップＦＦ１にスタートパルス信号ＳＳＰが入力される。

そして、シフト方向制御信号ＬＲがハイレベルの場合には、２段目以降のフリップフロップ（フリップフロップＦＦ２，ＦＦ３，・・・，ＦＦｍ）にはその前段のフリップフロップの出力信号が入力される。

これにより、基準クロック信号ＳＣＫおよびスタートパルス信号ＳＳＰによって、ソースシフトレジスタ２０の順方向のシフト動作が開始され、各段のフリップフロップＦＦ１〜ＦＦｍから出力信号Ｓ１〜Ｓｍが順次出力される。

一方、最終段のフリップフロップＦＦｍは、スイッチＳＷ２を介して、スタートパルス信号ＳＳＰの入力端子に接続されている。スイッチＳＷ２には、シフト方向制御信号ＬＲＢが入力されており、シフト方向制御信号ＬＲＢがハイレベルの時（シフト方向制御信号ＬＲがローレベルの時）に開いて、最終段のフリップフロップＦＦｍにスタートパルス信号ＳＳＰが入力される。

そして、シフト方向制御信号ＬＲＢがハイレベルの場合には、フリップフロップＦＦｍの出力信号がフリップフロップＦＦｍ−１に入力され、以降、各フリップフロップＦＦｍ−１，・・・，ＦＦ２からの出力信号が、それぞれの前段のフリップフロップに入力される。

これにより、基準クロック信号ＳＣＫおよびスタートパルス信号ＳＳＰによって、ソースシフトレジスタ２０の逆方向のシフト動作が開始され、各段のフリップフロップＦＦｍ〜ＦＦ１から出力信号Ｓｍ〜Ｓ１が順次出力される。

また、初段のフリップフロップＦＦ１の出力端子は、スイッチＳＷ３およびＳＷ４の入力端子に接続されている。そして、スイッチＳＷ３の出力端子はレベルシフタ回路１における信号Ｓｘの入力端子に接続され、スイッチＳＷ４の出力端子はレベルシフタ回路１における信号Ｓｙの入力端子に接続されている。また、スイッチＳＷ３にはシフト方向制御信号ＬＲが入力され、スイッチＳＷ４にはシフト方向制御信号ＬＲＢが入力されている。

また、最終段のフリップフロップＦＦｍの出力端子は、スイッチＳＷ５およびＳＷ６の入力端子に接続されている。そして、スイッチＳＷ５の出力端子はレベルシフタ回路１における信号Ｓｘの入力端子に接続され、スイッチＳＷ６の出力端子はレベルシフタ回路１における信号Ｓｙの入力端子に接続されている。また、スイッチＳＷ５にはシフト方向制御信号ＬＲＢが入力され、スイッチＳＷ６にはシフト方向制御信号ＬＲが入力されている。

そして、各スイッチＳＷ３〜ＳＷ６は、入力されたシフト方向制御信号ＬＲまたはＬＲＢがハイレベルの場合に開き、ローレベル（Ｌｏｗ）のときに閉じるようになっている。

これにより、双方向ソースシフトレジスタ２０ｂのシフト動作が順方向の場合（シフト方向制御信号ＬＲがハイレベル、シフト方向制御信号ＬＲＢがローレベルの場合）に、スイッチＳＷ３およびＳＷ４が開き、スイッチＳＷ６およびＳＷ５が閉じる。その結果、シフト方向が順方向の場合には、初段のフリップフロップＦＦ１の出力信号Ｓ１がレベルシフタ回路１への出力信号Ｓｘとして出力され、最終段のフリップフロップＦＦｍの出力信号Ｓｍがレベルシフタ回路１への出力信号Ｓｙとして出力される。

一方、双方向ソースシフトレジスタ２０ｂのシフト動作が逆方向の場合（シフト方向制御信号ＬＲがローレベル、シフト方向制御信号ＬＲＢがハイレベルの場合）に、スイッチＳＷ６およびＳＷ５が開き、スイッチＳＷ３およびＳＷ４が閉じる。その結果、シフト方向が逆方向の場合には、最終段のフリップフロップＦＦｍの出力信号Ｓｍがレベルシフタ回路１への出力信号Ｓｘとして出力され、初段のフリップフロップＦＦ１の出力信号Ｓ１がレベルシフタ回路１への出力信号Ｓｙとして出力される。

これにより、出力信号ＳｘおよびＳｙがハイレベルになるタイミングは、常に出力信号Ｓｘの方が早くなる。したがって、レベルシフタ回路１において、レベルシフト動作を適切に制御することができる。

なお、上記の説明では、初段のフリップフロップＦＦ１の出力信号Ｓ１と、最終段のフリップフロップＦＦｍの出力信号Ｓｍとを用いて、レベルシフタ回路１への出力信号Ｓｘ，Ｓｙを生成する場合について説明したが、これに限るものではない。各段のフリップフロップの出力信号Ｓ１〜Ｓｍのうち、任意の２段の出力信号を用いることができる。ただし、レベルシフタ回路１へ出力する出力信号Ｓｘ，Ｓｙのハイレベルになるタイミングを、Ｓｘの方がＳｙよりも早くなるようにする必要がある。

また、上記の説明のように、初段のフリップフロップＦＦ１の出力信号Ｓ１と、最終段のフリップフロップＦＦｍの出力信号Ｓｍとを用いて、レベルシフタ回路１への出力信号Ｓｘ，Ｓｙを生成することにより、出力信号Ｓｘと出力信号Ｓｙとの間隔をより大きくできる。その結果、レベルシフタ回路１においてレベルシフト動作を停止させる期間を長くすることができるので、レベルシフタ回路１における低消費電力化の効果がより大きくなる。

〔実施形態５〕
本発明のさらに他の実施形態について説明する。なお、特に断らない限り、実施形態１〜４で用いた部材および信号の符号と同一の符号は、同一の機能を有し、同様の変形（構成変更）が可能な部材および信号の符号として扱い、その説明を省略する。

上記した各実施形態では、ソースシフトレジスタを備えた表示装置１００に本発明のレベルシフタ回路を備える構成について説明した。これに対して、本実施形態では、本発明のレベルシフタ回路をＳＳＤ（ソース・シェアド・ドライビング）回路を用いた表示装置に適用する場合について説明する。

図３２は、本実施形態にかかるレベルシフタ回路１ｄのブロック図である。また、図３３は、このレベルシフタ回路１ｄを備えたマトリクス型液晶表示装置（表示装置）２００の構成を示すブロック図である。

図３３に示すように、表示装置２００は、マトリクス状に配列された多数の画素ＰＩＸと、レベルシフタ群２と、前記各画素ＰＩＸを駆動するソースドライバ（データ信号線駆動回路）３およびゲートドライバ（走査信号線駆動回路）４とを備えて構成される。なお、各画素ＰＩＸと、ソースドライバ３およびゲートドライバ４を含む周辺回路とは、製造時の手間と、配線容量とを削減するために同一基板上にモノシリックに形成されたモノリシック回路である。

ソースドライバ３は、ＳＳＤ回路２５を備えている。レベルシフタ群２は、上記各実施形態と同様、入力される各信号をレベルシフトする複数のレベルシフタからなる。

レベルシフタ回路１ｄは、レベルシフタ群２に備えられ、クロック信号ＧＣＫ１，ＧＣＫ２のハイレベルを所定の電圧に昇圧するレベルシフトして出力するものである。なお、レベルシフタ回路１ｄは、ゲートドライバ４の外部（レベルシフタ群２内）に設けているが、これに限らず、上記各実施形態と同様、ゲートドライバ４の内部に設けてもよい。レベルシフタ回路１ｄの詳細については後述する。

ＳＳＤ回路２５は、画像表示の水平期間にスイッチを用いて複数のビデオライン（入力線）からの信号（データ信号）をビデオラインより多い本数のソースバスライン（データ信号線）に振り分けるものである。ＳＳＤ回路２５について、図３４および図３５を用いて説明する。

図３４にＳＳＤ回路２５のブロック図を示す。この図に示すように、ＳＳＤ回路２５は、スイッチ（スイッチング素子）ＳＷＲ，ＳＷＧ，ＳＷＢを１つのグループとするスイッチグループ（ＳＷグループ）を、ビデオ信号線（ビデオライン）Ｖ１〜Ｖｍ（ｍは１以上の整数とする）の本数と同数のｍ個備えている。そして、各スイッチグループには、ビデオ信号（データ信号）Ｖ１〜Ｖｍのいずれかが入力される。

各スイッチグループにおけるスイッチＳＷＲは、ＮチャネルＭＯＳトランジスタ（トランジスタ）ＮＴＲおよびＰチャネルＭＯＳトランジスタ（トランジスタ）ＰＴＲからなる。トランジスタＮＴＲおよびトランジスタＰＴＲのソースには、そのスイッチグループに対応するビデオ信号（ビデオ信号Ｖ１〜Ｖｍのいずれか）が入力される。

また、トランジスタＮＴＲのゲートには、外部からの入力信号ＡＳＷ１が、インバータＩ５１およびＩ５２を介して入力される。また、トランジスタＰＴＲのゲートには、外部からの入力信号ＡＳＷ１が、インバータＩ５３を介して入力される。

そして、トランジスタＮＴＲおよびトランジスタＰＴＲのドレインは、そのスイッチグループに対応するソースバスライン（ソースバスラインＳＬＲ１〜ＳＬＲｍのいずれか）に接続されている。

また、各スイッチグループにおけるスイッチＳＷＧは、ＮチャネルＭＯＳトランジスタ（トランジスタ）ＮＴＧおよびＰチャネルＭＯＳトランジスタ（トランジスタ）ＰＴＧからなる。トランジスタＮＴＧおよびトランジスタＰＴＧのソースには、そのスイッチグループに対応するビデオ信号（ビデオ信号Ｖ１〜Ｖｍのいずれか）が入力される。

また、トランジスタＮＴＧのゲートには、外部からの入力信号ＡＳＷ２が、インバータＩ５４およびＩ５５を介して入力される。また、トランジスタＰＴＧのゲートには、外部からの入力信号ＡＳＷ２が、インバータＩ５６を介して入力される。

そして、トランジスタＮＴＧおよびトランジスタＰＴＧのドレインは、そのスイッチグループに対応するソースバスライン（ソースバスラインＳＬＧ１〜ＳＬＧｍのいずれか）に接続されている。

また、各スイッチグループにおけるスイッチＳＷＢは、ＮチャネルＭＯＳトランジスタ（トランジスタ）ＮＴＢおよびＰチャネルＭＯＳトランジスタ（トランジスタ）ＰＴＢからなる。トランジスタＮＴＢおよびトランジスタＰＴＢのソースには、そのスイッチグループに対応するビデオ信号（ビデオ信号Ｖ１〜Ｖｍのいずれか）が入力される。

また、トランジスタＮＴＢのゲートには、外部からの入力信号ＡＳＷ３が、インバータＩ５７およびＩ５８を介して入力される。また、トランジスタＰＴＢのゲートには、外部からの入力信号ＡＳＷ３が、インバータＩ５９を介して入力される。

そして、トランジスタＮＴＢおよびトランジスタＰＴＢのドレインは、そのスイッチグループに対応するソースバスライン（ソースバスラインＳＬＢ１〜ＳＬＢｍのいずれか）に接続されている。

これにより、ＳＳＤ回路２５では、各入力信号ＡＳＷ１、ＡＳＷ２、ＡＳＷ３でそれぞれ各スイッチＳＷＲ、ＳＷＧ、ＳＷＢを制御する。これらスイッチＳＷＲ、ＳＷＧ、ＳＷＢそれぞれ１つずつを１つのグループとして、このグループに対して１本ビデオ信号がある。このビデオ信号はグループ内の各スイッチＳＷＲ，ＳＷＧ，ＳＷＢの全てに入力され、結果的に１本のビデオ信号線はスイッチＳＷＲ，ＳＷＧ，ＳＷＢを通して３本のソースバスラインに接続される。図３４の場合、ビデオ信号線Ｖ１〜Ｖｍがｍ本あるので、ソースバスラインは３ｍ本になる。

各入力信号ＡＳＷ１、ＡＳＷ２、ＡＳＷ３によって、それぞれｍ個の各スイッチＳＷＲ、ＳＷＧ、ＳＷＢを開き、各ビデオ信号線Ｖ１〜Ｖｍから各ソースバスラインＳＬＲ１〜ＳＬＲｍ、ＳＬＧ１〜ＳＬＧｍ、ＳＬＢ１〜ＳＬＢｍにビデオ信号を供給する。

具体的な動作について図３５のタイミングチャートを用いて説明する。ただし、各入力信号ＡＳＷ１、ＡＳＷ２、ＡＳＷ３の信号はハイレベルをアクティブ期間、つまり各スイッチが開く状態とする。

図３５に示すように、水平期間を時分割で三分割し、それぞれを各入力信号ＡＳＷ１、ＡＳＷ２、ＡＳＷ３の信号として割り当てる。これにより、それぞれｍ個の各スイッチＳＷＲ、ＳＷＧ、ＳＷＢが順に開き、ｍ本のビデオ信号から３ｍ本のソースバスラインにビデオ信号が供給される。ＡＳＷ１、ＡＳＷ２、ＡＳＷ３の各信号により、順にビデオ信号線とソースバスラインが接続されるが、ビデオ信号線に供給されるビデオ信号もＡＳＷ１、ＡＳＷ２、ＡＳＷ３信号のアクティブ期間に応じて時分割で三分割され、それぞれのソースバスラインに対応した所望のデータを供給する。つまり、１水平期間に１本のビデオ信号線に対して３本のソースバスラインにビデオ信号を供給する。

なお、本実施形態では水平期間を時分割で三分割した場合について述べたが、水平期間をｍ分割（ｍは２以上の整数）する場合についても同様の考え方を用いることができる。

図３２に示したように、レベルシフタ回路１ｄは、レベルシフタ制御回路１０ｊ、レベルシフタＬＳ１，ＬＳ２を備えている。また、レベルシフタ制御回路１０ｊには、ＳＳＤ回路２５への入力信号ＡＳＷ１およびＡＳＷ３が入力される。

図３６は、レベルシフタ制御回路１０ｊのブロック図である。この図に示すように、レベルシフタ制御回路１０ｊは、セットリセットフリップフロップ（ＳＲ−ＦＦ）１１、ＮＯＲ回路５１、ＮＡＮＤ回路５２ａ，５２ｂ、インバータ５３ａ，５３ｂを備えている。

ＳＲ−ＦＦ１１のセット端子には入力信号ＡＳＷ１が入力され、リセット端子には入力信号ＡＳＷ３が入力される。また、入力信号ＡＳＷ３は、ＮＯＲ回路５１の一方の入力端子にも入力される。そして、ＮＯＲ回路５１の他方の入力端子には、ＳＲ−ＦＦ１１の出力信号Ｑが入力される。

また、ＮＯＲ回路５１の出力端子は、各ＮＡＮＤ回路５２ａ，５２ｂにおける一方の入力端子に接続されている。また、各ＮＡＮＤ回路５２ａにおける他方の入力端子には、レベルシフタＬＳ２の出力信号ＯＵＴ２がインバータ５３ａを介して入力される。そして、各ＮＡＮＤ回路５２ｂにおける他方の入力端子には、レベルシフタＬＳ１の出力信号ＯＵＴ１がインバータ５３ｂを介して入力される。これにより、ＮＡＮＤ回路５２ａとインバータ５３ａ、および、ＮＡＮＤ回路５２ｂとインバータ５３ｂが、それぞれレベルシフタＬＳ２およびレベルシフタＬＳ１のアクティブ期間を検出するアクティブ期間検出回路として機能する。

そして、ＮＡＮＤ回路５２ａの出力信号は、レベルシフタＬＳ１のレベルシフト動作を制御する制御信号ＥＮＢ１としてレベルシフタＬＳ１に出力される。また、ＮＡＮＤ回路５２ｂの出力信号は、レベルシフタＬＳ２のレベルシフト動作を制御する制御信号ＥＮＢ２としてレベルシフタＬＳ２に出力される。

図３７は、レベルシフタ回路１ｄのタイミングチャートである。

レベルシフタＬＳ１の出力信号ＯＵＴ１がハイレベルの場合（クロック信号ＧＣＫ１がハイレベルの場合）、インバータ５３ｂを介してＮＡＮＤ回路５２ｂの一方の入力端子に入力される信号はローレベルとなる。このため、ＮＡＮＤ回路５２ｂから出力されるレベルシフタＬＳ２の制御信号ＥＮＢ２はハイレベルとなり、レベルシフタＬＳ２のレベルシフト動作は停止される。

一方、レベルシフタＬＳ２の出力信号ＯＵＴ２がハイレベルの場合（クロック信号ＧＣＫ２がハイレベルの場合）、インバータ５３ａを介してＮＡＮＤ回路５２ａの一方の入力端子に入力される信号はローレベルとなる。このため、ＮＡＮＤ回路５２ａから出力されるレベルシフタＬＳ１の制御信号ＥＮＢ１はハイレベルとなり、レベルシフタＬＳ１のレベルシフト動作は停止される。

また、ＳＲ−ＦＦ１１に入力される入力信号ＡＳＷ１がハイレベルになると、ＳＲ−ＦＦ１１の出力信号Ｑはハイレベルになる。このため、ＮＯＲ回路５１の出力信号はローレベルとなり、ＮＡＮＤ回路５２ａ，５２ｂから出力される制御信号ＥＮＢ１，ＥＮＢ２はハイレベルとなる。これにより、レベルシフタＬＳ１，ＬＳ２のレベルシフト動作は停止される。

また、ＳＲ−ＦＦ１１に入力される入力信号ＡＳＷ３がハイレベルになると、Ｓｒ−ＦＦ１１の出力信号Ｑはローレベルになる。ただし、入力信号ＡＳＷ３はＮＯＲ回路５１の一方の入力端子にも入力されているので、ＮＯＲ回路５１の出力信号はローレベルのままであり、ＮＡＮＤ回路５２ａ，５２ｂから出力される制御信号ＥＮＢ１，ＥＮＢ２はハイレベルに保持される。このため、入力信号ＡＳＷ３がハイレベルの状態では、レベルシフタＬＳ１，ＬＳ２のレベルシフト動作は停止したままである。

その後、入力信号ＡＳＷ３がハイレベルからローレベルに変わると、ＮＯＲ回路５１の両入力端子の入力信号がローレベルとなるので、ＮＯＲ回路５１からＮＡＮＤ回路５２ａ，５２ｂへの出力信号はハイレベルとなる。ここで、レベルシフタＬＳ１，ＬＳ２のうち、一方のレベルシフタの出力信号がハイレベルの場合には、他方のレベルシフタの制御信号を生成するＮＡＮＤ回路５２ａまたは５２ｂに、ローレベルの信号が入力されるので、この他方のレベルシフタのレベルシフト動作は停止したままとなる。また、レベルシフタＬＳ１，ＬＳ２のうち、一方のレベルシフタの出力信号がローレベルの場合には、他方のレベルシフタの制御信号を生成するＮＡＮＤ回路５２ａまたは５２ｂに、ハイレベルの信号が入力されるので、この他方のレベルシフタはレベルシフト動作状態となる。

以上のように、本実施形態にかかるレベルシフタ回路１ｄでは、レベルシフタ制御回路１０ｊが、ＳＳＤ回路２５への入力信号ＡＳＷ１がローレベルからハイレベルに変わった後、入力信号ＡＳＷ３がハイレベルになり、さらにローレベルに変わるまでの期間、レベルシフタＬＳ１，ＬＳ２のレベルシフト動作を停止させる。

これにより、消費電力に非常に大きな割合を占める、オフセッタ部およびレベルシフト部の貫通電流によるＭＯＳトランジスタのチャネル抵抗や配線抵抗での消費電力を削減することができる。

また、これにより、レベルシフタ回路１ｄでは、レベルシフタＬＳ１，ＬＳ２に入力されるクロック信号がローレベル（非アクティブ）の期間中だけでなく、ハイレベル（アクティブ）の期間中についても、ベルシフタＬＳ１，ＬＳ２のレベルシフト動作を停止させている。

さらに、レベルシフタ回路１ｄでは、レベルシフト動作を停止させる場合に、レベルシフタＬＳ１，ＬＳ２の出力信号ＯＵＴ１，ＯＵＴ２を、レベルシフト動作を停止させる前の状態に保持する。

これにより、レベルシフタ回路１では、消費電力を大幅に削減するとともに、レベルシフタＬＳ１の次段に接続される回路を適切かつ安定して駆動することができる。

また、レベルシフタ回路１ｄでは、ＳＳＤ回路２５への入力信号ＡＳＷ１がローレベルからハイレベルに変わった後、入力信号ＡＳＷ３がハイレベルからローレベルに変わるまでの期間だけでなく、一方のレベルシフタの出力信号ＯＵＴ１がハイレベルの期間について、他方のレベルシフタのレベルシフト動作を停止させる。これにより、さらに消費電力を大幅に削減することが可能となっている。

なお、レベルシフタ回路１ｄでは、ＳＳＤ回路２５への入力信号ＡＳＷ１がローレベルからハイレベルに変わった後、入力信号ＡＳＷ３がハイレベルからローレベルに変わるまでの期間について、レベルシフタＬＳ１，ＬＳ２の動作を停止させているが、これに限るものではない。

例えば、ＳＳＤ回路２５への入力信号ＡＳＷ１がローレベルからハイレベルに変わった後、入力信号ＡＳＷ３がハイレベルに変わるまでの期間について、レベルシフタＬＳ１，ＬＳ２の動作を停止させるようにしてもよい。この場合、例えば、ＳＲ−ＦＦ１１のセット端子に入力信号ＡＳＷ１、リセット端子にＡＳＷ３を入力し、ＳＲ−ＦＦ１１の出力信号をインバータによって反転させた信号を、ＮＯＲ回路５１の出力信号に代えて、ＮＡＮＤ回路５２ａ，５２ｂに入力するようにすればよい。

また、入力信号ＡＳＷ３に代えて、入力信号ＡＳＷ２を、ＳＲ−ＦＦ１１のリセット端子およびＮＯＲ回路５１の入力端子に入力するようにしてもよい。

また、レベルシフタ回路１ｄでは、一方のレベルシフタの出力信号ＯＵＴ１がハイレベルの期間について、他方のレベルシフタのレベルシフト動作を停止させているが、レベルシフタ回路１ｄの構成はこれに限るものではない。

例えば、レベルシフタＬＳ１，ＬＳ２のレベルシフト動作の制御を、ＳＳＤ回路２５への入力信号ＡＳＷ１およびＡＳＷ３のみに基づいて行ってもよい。この場合、レベルシフタ制御回路１０ｊにおけるＮＯＲ回路５１の出力信号をインバータによって反転させた信号を、レベルシフタＬＳ１，ＬＳ２のレベルシフト動作を制御する制御信号ＥＮＢ１，ＥＮＢ２として用いればよい。

また、レベルシフタＬＳ１，ＬＳ２の一方にアクティブのクロック信号が入力されている期間であって、かつ、ＳＳＤ回路２５の入力信号ＡＳＷ１がハイレベルとなった後、ＳＳＤ回路２５の入力信号ＡＳＷ３がハイレベルからローレベルに切り替わるまでの期間について、他方のレベルシフタのレベルシフト動作を停止する構成としてもよい。

また、アクティブのクロック信号が入力されているレベルシフタにおける、ＳＳＤ回路２５の入力信号ＡＳＷ１がハイレベルとなった後、ＳＳＤ回路２５の入力信号ＡＳＷ３がハイレベルからローレベルに切り替わるまでの期間について、そのレベルシフタのレベルシフト動作を停止する構成としてもよい。

また、本実施形態では、レベルシフタＬＳ１，ＬＳ２の２つのレベルシフタを備えたレベルシフタ回路１ｄにおいてＳＳＤ回路２５の入力信号を用いてレベルシフト動作を制御する構成について説明したが、これに限るものではない。例えば、上記各実施形態と同様、１つのレベルシフタを備えたレベルシフタ回路、あるいはｎ個のレベルシフタを備えたレベルシフタ回路において、ＳＳＤ回路２５の入力信号を用いてレベルシフト動作を制御するようにしてもよい。

また、ｎ個のレベルシフタを備えたレベルシフタ回路において、ＳＳＤ回路２５の入力信号を用いてレベルシフト動作を制御する場合、各レベルシフタのレベルシフト動作の制御を、ＳＳＤ回路２５への入力信号ＡＳＷ１およびＡＳＷ３のみに基づいて行ってもよい。

また、１つのレベルシフタにアクティブのクロック信号が入力されている期間であって、かつ、ＳＳＤ回路２５の入力信号ＡＳＷ１がハイレベルとなった後、ＳＳＤ回路２５の入力信号ＡＳＷ３がハイレベルからローレベルに切り替わるまでの期間について、他のレベルシフタのレベルシフト動作を停止する構成としてもよい。

また、アクティブのクロック信号が入力されているレベルシフタにおける、ＳＳＤ回路２５の入力信号ＡＳＷ１がハイレベルとなった後、ＳＳＤ回路２５の入力信号ＡＳＷ３がハイレベルからローレベルに切り替わるまでの期間について、そのレベルシフタのレベルシフト動作を停止する構成としてもよい。

また、上記の各実施形態では、本発明のレベルシフタ回路を、液晶表示装置（液晶画像表示装置）に備える場合について説明した。ここで、本発明のレベルシフタ回路が備えられる液晶表示装置としては、例えば家庭用電源などを用いて表示を行うテレビやパソコン用ディスプレイなどであってもよく、あるいは、乾電池や充電池などを用いて駆動する小型携帯端末や携帯電話、デジタルカメラ、デジタルビデオカメラ等の携帯機器に備えられるものであってもよい。特に、本発明のレベルシフタ回路を、乾電池や充電池などを用いて駆動する携帯機器に備えられた液晶画像表示装置に適用する場合、消費電力を削減することによって携帯機器の使用可能時間を延ばすことができるので、好適である。

また、上記各実施形態では、本発明のレベルシフタ回路をレベルシフタ群２に備えられ、ゲートドライバ４の一部として機能するものとしたが、これに限らず、例えばゲートドライバ４内に備えられるものであってもよい。また、本発明のレベルシフタ回路は、ソースドライバ３の一部として機能させることもできる。この場合には、レベルシフト動作を停止させる期間を決定するために用いる信号をして、クロック信号と同等の周波数、またはそれより早い周波数の信号であって、クロック信号のアクティブ期間中におけるレベルシフト動作の停止期間を適切に設定できるような信号を適宜選択すればよい。

また、上記の各実施形態では、本発明のレベルシフタ回路を、各画素ＰＩＸと周辺駆動回路とが同一基板上に形成されるモノリシック回路からなるマトリクス型液晶表示装置に適用する場合について説明したが、これに限るものではない。本発明のレベルシフタ回路はモノリシック回路ではない駆動回路に備えられてもよく、また、マトリクス型液晶表示装置以外の液晶表示装置の駆動回路に備えられてもよい。また、本発明のレベルシフタ回路は、液晶表示装置の駆動回路に限らず、クロック信号を昇圧して出力する他のあらゆる回路（装置）に適用することができる。

以上のように、本発明のレベルシフタ回路は、入力されたクロック信号のハイレベルを、所定の電源電圧のハイレベルまたはローレベルの一方のレベルに変換するとともに、上記クロック信号のローレベルを、上記電源電圧のハイレベルまたはローレベルの他方のレベルに変換するレベルシフト動作を行い、上記レベルシフト後の出力信号を出力するレベルシフタを備えたレベルシフタ回路であって、上記クロック信号の非アクティブからアクティブへの切り替えに対応するレベルシフト動作を行った後、当該クロック信号のアクティブから非アクティブへの切り替えに対応するレベルシフトを行うまでの期間のうちの特定期間に、上記レベルシフト動作を停止させるレベルシフタ制御手段と、レベルシフト動作停止中の上記出力信号のレベルを、当該レベルシフト動作停止前の状態に保持する出力制御手段と、を備えていることを特徴としている。なお、上記クロック信号のアクティブ期間は、ハイレベル期間であってもよく、あるいは、ローレベル期間であってもよい。

上記の構成によれば、上記レベルシフタ制御手段が、上記クロック信号のアクティブへの切り替えに対応するレベルシフト動作を行った後、非アクティブへの切り替えに対応するレベルシフトを行うまでの期間に、上記レベルシフタのレベルシフト動作を停止させる。そして、上記出力制御手段が、上記レベルシフト動作停止中の出力信号のレベルを、上記レベルシフト動作を停止する前の状態、すなわち上記クロック信号アクティブに対応する出力信号のレベルに保持する。

これにより、上記レベルシフタの出力信号がアクティブ期間中に、レベルシフト動作を停止することができるので、上記レベルシフタ回路の消費電力を削減できる。さらに、レベルシフト動作を停止している期間中についても、上記レベルシフタの出力信号を、レベルシフト動作停止前の状態に保持できるので、上記レベルシフタの次段に接続される回路を適切かつ安定して駆動することができる。

また、上記レベルシフタ制御手段は、上記特定期間に加えて、上記クロック信号の非アクティブ期間中の所定期間に、上記レベルシフト動作を停止させる構成としてもよい。

上記の構成によれば、上記レベルシフタ制御手段は、上記特定期間だけでなく、上記クロック信号の非アクティブ期間中の所定期間についても、上記レベルシフト動作を停止させる。これにより、上記レベルシフタのレベルシフト動作を停止させる期間をより長くすることができ、消費電力をさらに削減することができる。

また、この場合にも、上記出力制御手段が、レベルシフト動作停止中の出力信号のレベルをレベルシフト動作停止前の状態に保持する。すなわち、上記特定期間、すなわち上記クロック信号のアクティブ期間にレベルシフト動作を停止する場合には、上記レベルシフタの出力信号を上記クロック信号のアクティブに対応するレベルに保持する。また、上記所定期間、すなわち上記クロック信号の非アクティブ期間にレベルシフト動作を停止する場合には、上記レベルシフタの出力信号を上記クロック信号の非アクティブに対応するレベルに保持する。したがって、消費電力を効果的に削減でき、かつ、上記レベルシフタの次段に接続される回路を適切かつ安定して駆動することができる。

また、本発明のレベルシフタ回路は、互いにハイレベル期間が重ならないような位相、および、互いにローレベル期間が重ならないような位相のうちいずれか一方を有する複数種類のクロック信号のハイレベルを所定の電源電圧のハイレベルおよびローレベルの一方のレベルに変換すると共に、上記クロック信号のローレベルを上記電源電圧のハイレベルおよびローレベルの他方のレベルに変換するレベルシフト動作を行い、上記レベルシフト後の出力信号を出力するレベルシフタを上記クロック信号ごとに備えたレベルシフタ回路であって、上記各レベルシフタに入力されるクロック信号がアクティブ期間であるか非アクティブ期間であるかを検出するアクティブ期間検出手段と、アクティブ期間のクロック信号が入力されているレベルシフタについて、上記クロック信号の非アクティブからアクティブへの切り替えに対応するレベルシフト動作を行った後、当該クロック信号のアクティブから非アクティブへの切り替えに対応するレベルシフトを行うまでの期間のうちの特定期間に、上記レベルシフト動作を停止させるレベルシフタ制御手段と、上記レベルシフト動作停止中のレベルシフタの出力信号のレベルを、レベルシフト動作停止前の状態に保持する出力制御手段と、を備えていることを特徴としている。なお、上記各クロック信号のアクティブ期間は、ハイレベル期間であってもよく、あるいは、ローレベル期間であってもよい。

上記の構成によれば、上記レベルシフタ制御手段が、上記アクティブのクロック信号が入力されているレベルシフタについて、上記クロック信号のアクティブへの切り替えに対応するレベルシフト動作を行った後、非アクティブへの切り替えに対応するレベルシフトを行うまでの期間に、上記レベルシフタのレベルシフト動作を停止させる。そして、上記出力制御手段が、上記レベルシフト動作停止中のレベルシフタの出力信号のレベルを、上記レベルシフト動作を停止する前の状態、すなわち上記クロック信号アクティブに対応する出力信号のレベルに保持する。

これにより、上記レベルシフタの出力信号がアクティブ期間中に、レベルシフト動作を停止することができるので、上記レベルシフタ回路の消費電力を削減できる。さらに、レベルシフト動作を停止している期間中についても、上記レベルシフタの出力信号を、レベルシフト動作停止前の状態に保持できるので、上記レベルシフタの次段に接続される回路を適切かつ安定して駆動することができる。

また、上記レベルシフタ制御手段は、上記アクティブ期間のクロック信号が入力されているレベルシフタとは異なる他のレベルシフタについて、上記特定期間に、上記レベルシフト動作を停止させる構成としてもよい。

上記の構成によれば、上記レベルシフタ制御手段は、アクティブ期間のクロック信号が入力されているレベルシフタにおける上記特定期間だけでなく、そのレベルシフタと異なる他のレベルシフタについても、上記特定期間中にレベルシフト動作を停止させる。これにより、上記各レベルシフタのレベルシフト動作を停止させる期間をより長くすることができ、消費電力をさらに削減することができる。

また、この場合にも、上記出力制御手段が、レベルシフト動作停止中の出力信号のレベルをレベルシフト動作停止前の状態に保持する。すなわち、アクティブ期間のクロック信号が入力されているレベルシフタのレベルシフト動作を停止する場合には、そのレベルシフタの出力信号をクロック信号のアクティブに対応するレベルに保持する。また、上記各クロック信号は、互いにハイレベル期間が重ならないような位相、および、互いにローレベル期間が重ならないような位相のうちいずれか一方を有するので、アクティブ期間のクロック信号が入力されているレベルシフタとは異なる他のレベルシフタについては、非アクティブ期間のクロック信号が入力されている。したがって、上記他のレベルシフタについては、その出力信号を上記クロック信号の非アクティブに対応するレベルに保持する。

これにより、消費電力を効果的に削減でき、かつ、上記レベルシフタの次段に接続される回路を適切かつ安定して駆動することができる。

また、上記レベルシフタ制御手段は、上記各レベルシフタのいずれかにアクティブ期間のクロック信号が入力されている期間、他のレベルシフタのレベルシフト動作を停止させる構成としてもよい。

ここで、上記各クロック信号は、互いにハイレベル期間が重ならないような位相、および、互いにローレベル期間が重ならないような位相のうちいずれか一方を有するので、アクティブ期間のクロック信号が入力されているレベルシフタとは異なる他のレベルシフタについては、非アクティブ期間のクロック信号が入力されている。このため、レベルシフト動作を停止させる場合には、非アクティブ期間のクロック信号に対応する出力信号を保持すればよい。

上記の構成によれば、アクティブ期間のクロック信号が入力されているレベルシフタについては上記特定期間にレベルシフト動作を停止する一方、他のレベルシフタについては、上記特定期間よりも長い、上記レベルシフタに入力されるクロック信号のアクティブ期間について、レベルシフト動作を停止させることができる。したがって、レベルシフト動作をより長い期間停止させることができるので、より大きな消費電力の低減効果が得られる。

また、上記レベルシフト制御手段は、上記アクティブ期間のクロック信号が入力されているレベルシフタにおける特定期間を、他のレベルシフタの出力信号を用いて決定する構成としてもよい。上記の構成によれば、レベルシフト制御手段が、上記アクティブ期間のクロック信号が入力されているレベルシフタにおける特定期間を、他のレベルシフタの出力によって決定するようになっているので、上記各レベルシフタのいずれかにアクティブ期間のクロック信号が入力されている期間、他のレベルシフタのレベルシフト動作を停止させることができる。

また、上記各クロック信号の互いに重ならない上記ハイレベル期間または上記ローレベル期間のデューティは、上記クロック信号の種類をｎ種類とすると、（１００×１／ｎ）％未満であってもよい。

上記の構成によれば、複数種類のクロック信号のハイレベル期間どうしまたはローレベル期間どうしが互いに重なることはあり得ないので、必要に応じて自由にアクティブ期間を設定してレベルシフト動作を行うことができる。

また、上記出力制御手段は、上記レベルシフト動作を停止する場合に、上記電源電圧へのプルアップまたはプルダウンによって発生する代替電圧を用いることにより、上記レベルシフト動作停止中の上記出力信号のレベルを、当該レベルシフト動作停止前の状態に保持する構成としてもよい。

上記の構成によれば、上記レベルシフト動作を停止する場合に、レベルシフト動作によるクロック信号の変換後レベルの出力信号に代えて、代替電圧を用いた出力信号を生成して出力する。これにより、レベルシフト動作の停止によって消費電力を削減するとともに、出力信号のレベルをレベルシフト動作停止前の状態に保持することができるので、上記レベルシフタの次段に接続される回路を適切かつ安定して駆動することができる。

また、上記レベルシフタは、上記レベルシフタの所定回路に所定の定常電流を流して発生する所定電圧を用いることにより、上記レベルシフト動作を行うものであり、上記レベルシフタ制御手段は、上記所定回路に上記定常電流が流れるのを阻止して上記レベルシフト動作を停止させる構成としてもよい。

上記の構成によれば、上記レベルシフト動作を停止させることにより、上記定常電流が流れることによる電力消費を削減できる。

また、上記レベルシフタは上記所定回路として、ソースに上記クロック信号が入力されるＭＯＳトランジスタを備えたスイッチングＭＯＳトランジスタ構成で、上記レベルシフタの上記レベルシフト動作中に常時電流を導通させる電流駆動型の、上記クロック信号のハイレベルおよびローレベルの一方を上記クロック信号のハイレベルより高い上記電源電圧のハイレベルに昇圧する昇圧部、および、上記クロック信号のハイレベルおよびローレベルの他方を上記クロック信号のローレベルより低い上記電源電圧のローレベルに降圧する降圧部の少なくとも一方を備えている構成としてもよい。

上記の構成によれば、例えば、ＭＯＳトランジスタの閾値の大きさが、入力されるクロック信号の振幅より高いような比較的特性の悪いＭＯＳトランジスタであっても、電流駆動型の昇圧部および降圧部の少なくとも一方を備えることにより、電源電圧のハイレベルとローレベルとの電位差よりも振幅の小さいクロック信号を、アクティブ期間のみレベルシフトすることが可能となる。

また、上記レベルシフタは上記所定回路として、ゲートに上記クロック信号が入力されるＭＯＳトランジスタを備えたスイッチングＭＯＳトランジスタ構成で、上記レベルシフタの上記レベルシフト動作中に常時電流を導通させる電流駆動型の、上記クロック信号のハイレベルおよびローレベルの一方を上記クロック信号のハイレベルより高い上記電源電圧のハイレベルに昇圧する昇圧部、および、上記クロック信号のハイレベルおよびローレベルの他方を上記クロック信号のローレベルより低い上記電源電圧のローレベルに降圧する降圧部の少なくとも一方を備えている構成としてもよい。

上記の構成によれば、例えば、ＭＯＳトランジスタの閾値の大きさが、入力されるクロック信号の振幅より高いような比較的特性の悪いＭＯＳトランジスタであっても、電流駆動型の昇圧部および降圧部の少なくとも一方を備えることにより、電源電圧のハイレベルとローレベルとの電位差よりも振幅の小さいクロック信号を、アクティブ期間のみレベルシフトすることが可能となる。

また、入力信号がＭＯＳトランジスタのゲートに入力されるため、入力信号を入力するための端子部に不要な電流の流出入阻止が可能である。

また、上記レベルシフト制御手段は、上記各クロック信号の周波数と同等、または、上記各クロック信号の周波数よりも早い周波数の信号を用いて、上記特定期間を決定する構成としてもよい。

上記の構成によれば、上記特定期間を、上記クロック信号の非アクティブからアクティブへの切り替えに対応するレベルシフト動作を行った後、当該クロック信号のアクティブから非アクティブへの切り替えに対応するレベルシフトを行うまでの期間に、適切に設定することができる。

また、この場合、上記レベルシフト制御手段は、特定の順序で信号レベルが変化する２種類の信号を用いて、上記特定期間を決定する構成としてもよい。

本発明の駆動回路は、複数の走査信号線と、複数のデータ信号線と、複数の画素とを備えた表示装置に備えられる、予め定められた周期の第１クロック信号に同期して、走査信号を上記各走査信号線へ出力する走査信号線駆動回路、または、予め定められた周期の第２クロック信号に同期して入力される上記各画素の表示状態を示す映像信号から、上記走査信号が与えられた上記走査信号線に接続された上記各画素へのデータ信号を抽出して、上記各データ信号線へ出力するデータ信号線駆動回路であって、上記したいずれかのレベルシフタ回路を備え、上記第１クロック信号または上記第２クロック信号を、上記レベルシフタ回路によってレベルシフトすることを特徴としている。

上記の構成によれば、上記第１クロック信号または上記第２クロック信号をレベルシフトするためのレベルシフト回路の消費電力を削減することができるので、駆動回路の消費電力を低減することができる。

また、本発明の駆動回路は、上記走査信号を上記各走査信号線へ出力する走査信号線駆動回路であって、上記レベルシフタ制御回路は、上記特定期間を、上記データ信号線駆動回路からの出力信号に基づいて決定する構成としてもよい。

上記の構成によれば、上記したいずれかのレベルシフタ回路を備えた、予め定められた周期の第１クロック信号に同期して走査信号を上記各走査信号線へ出力する走査信号線駆動回路において、上記レベルシフタ制御回路が、上記特定期間を、上記データ信号線駆動回路からの出力信号に基づいて決定する。これにより、上記レベルシフタ回路におけるレベルシフト動作の停止期間を適切に設定することができ、上記レベルシフタ回路および駆動回路における消費電力を低減できる。

また、上記レベルシフタ制御回路は、上記データ信号線駆動回路に備えられる、上記抽出した各データ信号を出力するデータ信号線を順次選択するための選択手段からの出力信号のうち、最初のデータ信号線を選択する出力信号と、最後のデータ信号線を選択する出力信号とに基づいて、上記特定期間を決定する構成としてもよい。

上記の構成によれば、上記レベルシフタ回路におけるレベルシフト動作の停止期間を、より長く取ることができる。したがって、上記レベルシフタ回路および駆動回路における消費電力をより効果的に削減できる。

また、上記レベルシフタ制御回路は、上記データ信号線駆動回路に備えられる、上記抽出した各データ信号を出力するデータ信号線を順次選択するための選択手段であって、上記データ信号線を順次選択する方向を２方向に切り替える選択手段からの出力信号のうち、最初のデータ信号線を選択する出力信号と、最後のデータ信号線を選択する出力信号とに基づいて、上記特定期間を決定する構成であってもよい。

上記の構成によれば、上記選択手段がデータ信号線を選択する方向を２方向に切り替える双方向選択手段の場合でも、上記レベルシフタ回路におけるレベルシフト動作の停止期間を、適切に設定することができ、上記レベルシフタ回路および駆動回路における消費電力を効果的に削減できる。

また、上記レベルシフタ制御回路は、上記データ信号線駆動回路に備えられる、複数のデータ信号のそれぞれを、当該各データ信号の入力線の数より多いデータ信号線に順次振り分ける振分手段からの出力信号のうち、上記振り分けられる各データ信号の最初のデータ信号線への出力信号と、最後のデータ信号線への出力信号とに基づいて、上記特定期間を決定する構成としてもよい。

上記の構成によれば、上記レベルシフタ回路におけるレベルシフト動作の停止期間を、より長く取ることができる。したがって、上記レベルシフタ回路および駆動回路における消費電力をより効果的に削減できる。

本発明の表示装置は、上記したいずれかの駆動回路を備えている。これにより、消費電力の低い表示装置を実現できる。

また、本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明は、クロック信号の電圧を昇圧するためのレベルシフタ回路に適用できる。また、本発明のレベルシフタ回路は、消費電力を低減することができるので、表示装置の駆動回路、特に小型携帯端末や携帯電話等の携帯機器に備えられる表示装置の駆動回路に好適である。

Claims (14)

1. 互いにハイレベル期間が重ならないような位相、および、互いにローレベル期間が重ならないような位相のうちいずれか一方を有する複数種類のクロック信号のハイレベルを所定の電源電圧のハイレベルおよびローレベルの一方のレベルに変換すると共に、上記クロック信号のローレベルを上記電源電圧のハイレベルおよびローレベルの他方のレベルに変換するレベルシフト動作を行い、上記レベルシフト動作後の出力信号を出力するレベルシフタ回路であって、
   上記レベルシフト動作を行うレベルシフタを上記クロック信号毎に備え、
   上記ハイレベル期間および上記ローレベル期間のうち上記各クロック信号間で互いに重ならない期間は当該レベルシフタ回路の次段に備えられる回路を動作させるアクティブ期間であり、
   特定の順序で信号レベルが変化する２種類の信号を用いて特定期間を決定する特定期間決定手段と、
   上記特定期間に上記各レベルシフタのレベルシフト動作を停止させるレベルシフタ制御手段と、
   レベルシフト動作停止中の上記各レベルシフタの出力信号のレベルをレベルシフト動作停止前の状態に保持する出力制御手段とを備えており、
   上記特定期間決定手段は、アクティブ期間のクロック信号が入力されているレベルシフタにおいて上記クロック信号の非アクティブからアクティブへの切り替えに対応するレベルシフト動作を行った後、当該クロック信号のアクティブから非アクティブへの切り替えに対応するレベルシフトを行うまでの期間のうちの少なくとも一部の期間を上記各レベルシフタについて共通の上記特定期間とすることを特徴とするレベルシフタ回路。
2. 上記各クロック信号の互いに重ならない上記ハイレベル期間または上記ローレベル期間のデューティは、上記クロック信号の種類をｎ種類とすると、（１００×１／ｎ）％未満であることを特徴とする請求項１に記載のレベルシフタ回路。
3. 上記出力制御手段は、
   上記レベルシフト動作を停止する場合に、上記電源電圧へのプルアップまたはプルダウンによって発生する代替電圧を用いることにより、上記レベルシフト動作停止中の上記出力信号のレベルを、当該レベルシフト動作停止前の状態に保持することを特徴とする請求項１または２に記載のレベルシフタ回路。
4. 上記レベルシフタは、上記レベルシフタの所定回路に所定の定常電流を流して発生する所定電圧を用いることにより、上記レベルシフト動作を行うものであり、
   上記レベルシフタ制御手段は、上記所定回路に上記定常電流が流れるのを阻止して上記レベルシフト動作を停止させることを特徴とする請求項１から３のいずれか１項に記載のレベルシフタ回路。
5. 上記レベルシフタは上記所定回路として、
   ソースに上記クロック信号が入力されるＭＯＳトランジスタを備えたスイッチングＭＯＳトランジスタ構成で、上記レベルシフタの上記レベルシフト動作中に常時電流を導通させる電流駆動型の、上記クロック信号のハイレベルおよびローレベルの一方を上記クロック信号のハイレベルより高い上記電源電圧のハイレベルに昇圧する昇圧部、および、上記クロック信号のハイレベルおよびローレベルの他方を上記クロック信号のローレベルより低い上記電源電圧のローレベルに降圧する降圧部の少なくとも一方を備えていることを特徴とする請求項４に記載のレベルシフタ回路。
6. 上記レベルシフタは上記所定回路として、
   ゲートに上記クロック信号が入力されるＭＯＳトランジスタを備えたスイッチングＭＯＳトランジスタ構成で、上記レベルシフタの上記レベルシフト動作中に常時電流を導通させる電流駆動型の、上記クロック信号のハイレベルおよびローレベルの一方を上記クロック信号のハイレベルより高い上記電源電圧のハイレベルに昇圧する昇圧部、および、上記クロック信号のハイレベルおよびローレベルの他方を上記クロック信号のローレベルより低い上記電源電圧のローレベルに降圧する降圧部の少なくとも一方を備えていることを特徴とする請求項４に記載のレベルシフタ回路。
7. 上記レベルシフタ制御手段は、
   上記各クロック信号の周波数と同等、または、上記各クロック信号の周波数よりも早い周波数の信号を用いて、上記特定期間を決定することを特徴とする請求項１から６のいずれか１項に記載のレベルシフタ回路。
8. 上記レベルシフタ制御手段は、
   特定の順序で信号レベルが変化する２種類の信号を用いて、上記特定期間を決定することを特徴とする請求項７に記載のレベルシフタ回路。
9. 複数の走査信号線と、複数のデータ信号線と、複数の画素とを備えた表示装置に備えられる、予め定められた周期の第１クロック信号に同期して、走査信号を上記各走査信号線へ出力する走査信号線駆動回路、または、予め定められた周期の第２クロック信号に同期して入力される上記各画素の表示状態を示す映像信号から、上記走査信号が与えられた上記走査信号線に接続された上記各画素へのデータ信号を抽出して、上記各データ信号線へ出力するデータ信号線駆動回路であって、
   請求項１から８のいずれか１項に記載のレベルシフタ回路を備え、上記第１クロック信号または上記第２クロック信号を、上記レベルシフタ回路によってレベルシフトすることを特徴とする駆動回路。
10. 上記走査信号を上記各走査信号線へ出力する走査信号線駆動回路であって、
    上記特定期間決定手段は、上記特定期間を、上記データ信号線駆動回路からの出力信号に基づいて決定することを特徴とする請求項９に記載の駆動回路。
11. 上記レベルシフタ制御手段は、
    上記データ信号線駆動回路に備えられる、上記抽出した各データ信号を出力するデータ信号線を順次選択するための選択手段からの出力信号のうち、最初のデータ信号線を選択する出力信号と、最後のデータ信号線を選択する出力信号とに基づいて、上記特定期間を決定することを特徴とする請求項１０に記載の駆動回路。
12. 上記レベルシフタ制御手段は、
    上記データ信号線駆動回路に備えられる、上記抽出した各データ信号を出力するデータ信号線を順次選択するための選択手段であって、上記データ信号線を順次選択する方向を２方向に切り替える双方向選択手段からの出力信号のうち、最初のデータ信号線を選択する出力信号と、最後のデータ信号線を選択する出力信号とに基づいて、上記特定期間を決定することを特徴とする請求項１１に記載の駆動回路。
13. 上記レベルシフタ制御手段は、
    上記データ信号線駆動回路に備えられる、複数のデータ信号のそれぞれを、当該各データ信号の入力線の数より多いデータ信号線に順次振り分ける振分手段からの出力信号のうち、
    上記振り分けられる各データ信号の最初のデータ信号線への出力信号と、最後のデータ信号線への出力信号とに基づいて、上記特定期間を決定することを特徴とする請求項１０に記載の駆動回路。
14. 請求項９から１３のいずれか１項に記載の駆動回路を備えてなる表示装置。

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