明 細 書
レベルシフタ回路、駆動回路、および表示装置
技術分野
[0001] 本発明は、低電圧インターフェースなどに好適に使用されるレベルシフタ回路、そ れを備えた駆動回路、およびそれを備えた表示装置に関するものである。
背景技術
[0002] 近年、小型携帯端末や携帯電話の表示装置として液晶画像表示装置が広く使用 されている。これらの機器では、携帯という機能を充実させるために、低消費電力化 が非常に強く要望されている。このため、液晶画像表示装置を駆動するための駆動 回路の消費電力を低減することが望まれている。
[0003] 液晶画像表示装置の走査信号線駆動用の走査信号線駆動回路では、駆動に用 V、るクロック信号の電圧が走査線駆動回路の電源電圧よりも低 、場合には、それらク ロック信号の電圧を電源電圧に昇圧するために、レベルシフタ回路が広く使用されて いる。また、近年では、ガラス基板上に画素とそれら駆動回路とを一括して作成する 低温ポリシリコンドライバモノリシックパネルというものが開発されている。
[0004] し力しながら、それら低温ポリシリコンによって構成されるトランジスタの性能(閾値 電圧値 Vth、電子移動度; z )はシリコン基板上に形成される回路、すなわち一般的に ICと呼ばれる回路と比較すると低くなつている。特に閾値電圧値 Vthが大きくなつて しまう。
[0005] このようなトランジスタを用いて、前述したレベルシフタ回路を構成する場合、従来 は以下のような構成をとつて 、た。駆動電圧より電圧の低 、2種類のクロック信号を駆 動電圧に昇圧する従来例のレベルシフタ回路の回路図を図 38に、そのタイミングチ ヤートを図 39に示す。
[0006] 図 39には、 2種類のクロック信号としての各クロック信号 CKa'CKbを示す。各クロッ ク信号 CKa'CKbは、ハイレベル期間をアクティブ期間、ローレベル期間を非ァクテ イブ期間とし、互いにハイレベル期間が重ならな 、ような位相を有して 、る。
[0007] また、 VddOは、駆動電圧より低いクロック信号のハイレベル期間の電圧とローレべ
ル期間の電圧との電位差を示し、 Vddlは、駆動電圧より低い電圧の各クロック信号 CKa · CKbを駆動電圧に昇圧した各出力信号 OUTa · OUTbのハイレベル期間の 電圧とローレベル期間の電圧との電位差を示している。
[0008] 図 38のレベルシフタ回路は、クロック信号 CKaのレベルシフトを行う第 1レベルシフ タ LSaと、クロック信号 CKbのレベルシフトを行う第 2レベルシフタ LSbとを備えて!/、る 。第 1レベルシフタ LSaおよび第 2レベルシフタ LSbは、それぞれ、オフセッタ部 151 とレベルシフト部 152と力 ら構成されて!、る。
[0009] 図 38の第 1レベルシフタ LSaおよび第 2レベルシフタ LSbのそれぞれのオフセッタ 部 151は、 Pチャネル MOSトランジスタからなる定電流源トランジスタ P1と、 Nチヤネ ル MOSトランジスタ N1 (以下、トランジスタ N1と称する)とを備えている。
[0010] 定電流源トランジスタ P1のソースは駆動電源 Vddに接続され、定電流源トランジス タ P1のゲートは電源 Vss (クロック信号 CKa 'CKbのローレベル)に接続されている。 シフト部 152が備える Nチャネル MOSトランジスタ N2のゲートとに接続され、トランジ スタ N 1のソースは電源 Vssに接続されて!、る。
[0011] 図 38の第 1レベルシフタ LSaおよび第 2レベルシフタ LSbのそれぞれのレベルシフ ト部 152は、 Pチャネル MOSトランジスタからなる定電流源トランジスタ P2、 Nチヤネ ル MOSトランジスタ N2 (以下、トランジスタ N2と称する)、および各インバータ II ·Ι2 を備えている。
[0012] 定電流源トランジスタ Ρ2のゲートは電源 Vssに接続され、定電流源トランジスタ P2 のドレインはトランジスタ N2のドレインおよびインバータ IIの入力端子に接続されて おり、また定電流源トランジスタ P2のソースは駆動電源 Vddに接続されて ヽる。
[0013] トランジスタ N2のソースには、駆動電源 Vddの電圧(駆動電圧 Vddと称する)より低 い電圧の 2種類のクロック信号 CKa 'CKbのうち、第 1レベルシフタ LSaにおいてクロ ック信号 CKaが、第 2レベルシフタ LSbにおいてクロック信号 CKb力 それぞれ入力 される。
[0014] インバータ IIの出力端子はインバータ 12の入力端子と接続され、インバータ 12の出 力端子からは、第 1レベルシフタ LSaにおいて第 1レベルシフタ LSaの出力信号 OU
Taが、第 2レベルシフタ LSbにおいて第 2レベルシフタ LSbの出力信号 OUTbが出 力される。
[0015] 次に、このレベルシフタ回路の動作について説明する。第 1レベルシフタ LSaおよ び第 2レベルシフタ LSbはそれぞれオフセッタ部 151によって、トランジスタ N2のゲ ートに駆動電圧 Vddと電源 Vssの電圧(電源電圧 Vssと称する)との間の電圧を、レ ベルシフト動作用の電圧として印加する。この電圧をオフセット電圧という。オフセット 電圧は、定常状態においてトランジスタ N1の閾値電圧値 Vthもしくは閾値電圧値 Vt hより若干高めの電圧になる。
[0016] 第 1レベルシフタ LSaおよび第 2レベルシフタ LSbのそれぞれのレベルシフト部 152 にお!/、ては、定電流源トランジスタ P2を流れる定電流 iaは定電流源トランジスタ P2の ドレインとインバータ IIの入力端子との接続点に向かって流れ、この方向に流れる電 流を正とする。
[0017] トランジスタ N2を流れる電流 ibは、第 1レベルシフタ LSaおよび第 2レベルシフタ LS bのそれぞれで駆動電圧 Vddより低い電圧の 2種類のクロック信号 CKa'CKbの入力 端子に向力つて流れ、この方向に流れる電流を正とする。定電流源トランジスタ P2の ドレインとインバータ IIの入力端子との接続点からインバータ IIに流入する電流を ic とし、この方向に流れる電流を正とする。
[0018] オフセッタ部 151から印加されるオフセット電圧は、トランジスタ N1とほぼ同等の性 能を示すトランジスタ N2のゲートに印加されるため、トランジスタ N2のゲートには、ト ランジスタ N2の閾値電圧値 Vthもしくは閾値電圧値 Vthより若干高めの電圧が印加 される。トランジスタ N2のソースに入力されるクロック信号 CKaもしくは CKbの電圧の 若干の変化に対応して、トランジスタ N2を流れる電流を制御することができる。
[0019] クロック信号 CKaもしくは CKbの電圧がローレベルの場合、トランジスタ N2のゲート •ソース間に印加される電位差は、トランジスタ N2の閾値電圧値 Vthもしくは閾値電 圧値 Vthより若干大きくなるため、トランジスタ N2は導通状態になる。トランジスタ N2 の導通状態では、定常電流 iaはトランジスタ N2のソースに入力されたクロック信号 C Kaもしくは CKbの端子の方へ流れる(貫通電流)。
[0020] また、定電流源トランジスタ P2のドレインとインバータ IIの入力端子との接続点から
インバータ IIに流入する方向を正とする電流 icは、トランジスタ N2のソースに入力さ れたクロック信号 CKaもしくは CKbの端子の方へ流れる弓 Iき込み電流となるため負の 電流となる。
[0021] そのため、インバータ IIの中で構成される MOSトランジスタのゲートに充電されて いた電荷が放電されて電位が下がり、インバータ IIの理論反転電圧より電圧が下が ると、インバータ 12の入力端子に駆動電圧 Vddの電圧を出力する。その結果、インバ ータ 12の出力信号 OUTaもしくは OUTbの電圧は電源電圧 Vss (クロック信号 CKa' CKbのローレベル)になる。
[0022] 次に、クロック信号 CKaもしくは CKbの電圧がハイレベルの場合、トランジスタ N2の ゲート ·ソース間に印加される電位差はトランジスタ N2の閾値電圧値 Vthより小さくな るため、トランジスタ N2を流れる電流 ibは零である力、もしくはほとんど流れない。
[0023] そのため、定電流源トランジスタ P2のドレインとインバータ IIの入力端子との接続点 に流れる定電流 iaのほとんどがインバータ IIの入力端子へ流れるため、電流 icは正 の電流になる。その結果、インバータ IIの中で構成される MOSトランジスタのゲート に正の電荷が充電され、該 MOSトランジスタのゲートの電圧は上昇する。
[0024] 該 MOSトランジスタのゲートの電圧がインバータ IIの理論反転電圧を超えれば、ィ ンバータ 12の入力端子に電源電圧 Vssを出力し、その結果インバータ 12は駆動電圧 Vddを出力する。
[0025] このようにして、駆動電圧 Vddより電圧が低いクロック信号 CKaもしくは CKbの、高 い状態にある電圧を駆動電圧 Vddまで昇圧して、出力電圧 OUTaもしくは OUTbと して出力する。
[0026] 以上のように昇圧されたクロック信号を用いて、例えば日本国公開特許公報である 特開 2001— 135093号公報 (公開日: 2001年 5月 18日)に記載されて 、るシフトレ ジスタを動作させることにより、液晶画像表示装置の走査線駆動回路を駆動すること ができる。
[0027] しかしながら、図 38のレベルシフタ回路を用いて、特開 2001— 135093号公報に 記載されて 、るようなシフトレジスタを構成した場合、第 1レベルシフタ LSaおよび第 2 レベルシフタ LSbといった、レベルシフタ回路を構成する複数のレベルシフタが、ォ
フセッタ部 151の定電流源トランジスタ P 1およびトランジスタ N 1や、レベルシフト部 1 52の定電流源トランジスタ P2およびトランジスタ N2などのトランジスタに、常時電流 を流しながら動作することになる。
[0028] この場合、クロック信号が不必要な期間であっても、つまりクロック信号が非ァクティ ブ期間であっても、上記複数のレベルシフタで電力を消費してしまうため、レベルシ フタ回路が低消費電力化を妨げるという問題がある。この結果、液晶画像表示装置 の消費電力が大きくなつてしまい、小型携帯端末や携帯電話の電池等の電力が大き く消費される結果、それらの使用時間が短くなつてしまう。
[0029] このような問題を解決する技術として、 日本国公開特許公報である特開 2004— 46 085号公報(公開日: 2004年 2月 12日)には、互いにハイレベル期間が重ならな ヽ 2 種類のクロック信号が入力される 2つのレベルシフタにおいて、一方のクロック信号が アクティブ期間の場合に、他方のクロック信号が入力されるレベルシフタの動作を停 止させ、これによつて一方のクロック信号の非アクティブ期間のうち、他方のクロック信 号のアクティブ期間にあたる特定期間の消費電力を削減する技術が記載されている
[0030] すなわち、特開 2004— 46085号公報の技術では、互いにハイレベル期間が重な らない 2種類のクロック信号が入力される 2つのレベルシフタに、制御用トランジスタお よび制御用配線をそれぞれ設け、一方のレベルシフタの出力信号力 Sハイレベルであ るときは他方のレベルシフタのオフセッタ部およびレベルシフト部に流れる貫通電流 を阻止することにより、他方のレベルシフタのレベルシフト動作を停止させる。これに よって、一方のクロック信号の非アクティブ期間のうち、他方のクロック信号のァクティ ブ期間にあたる特定期間について、レベルシフト動作に伴う消費電力を削減している
[0031] しかしながら、特開 2004— 46085号公報の技術では、一方のクロック信号がァク ティブ期間の場合に、他方のクロック信号が入力されるレベルシフタの動作を停止さ せることはできるものの、アクティブ期間のクロック信号が入力されるレベルシフタは動 作を継続したままとなっている。すなわち、レベルシフタに入力されるクロック信号が アクティブである期間中は、そのレベルシフタは動作を継続する。
[0032] この場合、アクティブ期間のクロック信号が入力されているレベルシフタでは、オフ セッタ部 151の定電流源トランジスタ P 1およびトランジスタ N 1や、レベルシフト部 152 の定電流源トランジスタ P2およびトランジスタ N2などのトランジスタに、常時電流を流 し続けること〖こなる。
[0033] したがって、クロック信号がアクティブ期間である間は、そのクロック信号が入力され るレベルシフタで電力を消費してしまうため、その分だけレベルシフタ回路の低消費 電力化を妨げてしまう。その結果、上記のレベルシフタ回路を備えた液晶画像表示 装置等では消費電力が大きくなつてしまう。また、例えば小型携帯端末や携帯電話 では、電池等の電力が大きく消費されるので、使用可能時間が短くなつてしまう。
[0034] また、特開 2004— 46085号公報の技術では、 2つのレベルシフタに、互いにハイ レベル期間が重ならない 2種類のクロック信号がそれぞれ入力されることを前提として いる。し力しながら、レベルシフタの動作を停止させるタイミングを決定するための信 号としては、必ずしもこのような 2種類のクロック信号を用いることが適切でない場合が ある。
発明の開示
[0035] 本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、消費電力を 低減することのできるレベルシフタ回路、それを備えた駆動回路、および、それを備 えた表示装置を提供することにある。
[0036] 本発明のレベルシフタ回路は、上記の課題を解決するために、入力されたクロック 信号のハイレベルを、所定の電源電圧のハイレベルまたはローレベルの一方のレべ ルに変換するとともに、上記クロック信号のローレベルを、上記電源電圧のハイレべ ルまたはローレベルの他方のレベルに変換するレベルシフト動作を行 、、上記レべ ルシフト後の出力信号を出力するレベルシフタを備えたレベルシフタ回路であって、 上記クロック信号の非アクティブ力 アクティブへの切り替えに対応するレベルシフト 動作を行った後、当該クロック信号のアクティブ力 非アクティブへの切り替えに対応 するレベルシフトを行うまでの期間のうちの特定期間に、上記レベルシフト動作を停 止させるレベルシフタ制御手段と、レベルシフト動作停止中の上記出力信号のレべ ルを、当該レベルシフト動作停止前の状態に保持する出力制御手段と、を備えてい
ることを特徴としている。なお、上記クロック信号のアクティブ期間は、ハイレベル期間 であってもよぐあるいは、ローレベル期間であってもよい。
[0037] 上記の構成によれば、上記レベルシフタ制御手段が、上記クロック信号のァクティ ブへの切り替えに対応するレベルシフト動作を行った後、非アクティブへの切り替え に対応するレベルシフトを行うまでの期間に、上記レベルシフタのレベルシフト動作 を停止させる。そして、上記出力制御手段が、上記レベルシフト動作停止中の出力 信号のレベルを、上記レベルシフト動作を停止する前の状態、すなわち上記クロック 信号アクティブに対応する出力信号のレベルに保持する。
[0038] これにより、上記レベルシフタの出力信号がアクティブ期間中に、レベルシフト動作 を停止することができるので、上記レベルシフタ回路の消費電力を削減できる。さらに 、レベルシフト動作を停止している期間中についても、上記レベルシフタの出力信号 を、レベルシフト動作停止前の状態に保持できるので、上記レベルシフタの次段に接 続される回路を適切かつ安定して駆動することができる。
[0039] また、本発明のレベルシフタ回路は、上記の課題を解決するために、互いにハイレ ベル期間が重ならないような位相、および、互いにローレベル期間が重ならないよう な位相のうちいずれか一方を有する複数種類のクロック信号のハイレベルを所定の 電源電圧のハイレベルおよびローレベルの一方のレベルに変換すると共に、上記ク ロック信号のローレベルを上記電源電圧のハイレベルおよびローレベルの他方のレ ベルに変換するレベルシフト動作を行い、上記レベルシフト後の出力信号を出力す るレベルシフタを上記クロック信号ごとに備えたレベルシフタ回路であって、上記各レ ベルシフタに入力されるクロック信号がアクティブ期間であるか非アクティブ期間であ るかを検出するアクティブ期間検出手段と、アクティブ期間のクロック信号が入力され て!、るレベルシフタにっ 、て、上記クロック信号の非アクティブからアクティブへの切 り替えに対応するレベルシフト動作を行った後、当該クロック信号のアクティブ力ゝら非 アクティブへの切り替えに対応するレベルシフトを行うまでの期間のうちの特定期間 に、上記レベルシフト動作を停止させるレベルシフタ制御手段と、上記レベルシフト 動作停止中のレベルシフタの出力信号のレベルを、レベルシフト動作停止前の状態 に保持する出力制御手段と、を備えていることを特徴としている。なお、上記各クロッ
ク信号のアクティブ期間は、ハイレベル期間であってもよぐあるいは、ローレベル期 間であってもよい。
[0040] 上記の構成によれば、上記レベルシフタ制御手段が、上記アクティブのクロック信 号が入力されているレベルシフタについて、上記クロック信号のアクティブへの切り替 えに対応するレベルシフト動作を行った後、非アクティブへの切り替えに対応するレ ベルシフトを行うまでの期間に、上記レベルシフタのレベルシフト動作を停止させる。 そして、上記出力制御手段が、上記レベルシフト動作停止中のレベルシフタの出力 信号のレベルを、上記レベルシフト動作を停止する前の状態、すなわち上記クロック 信号アクティブに対応する出力信号のレベルに保持する。
[0041] これにより、上記レベルシフタの出力信号がアクティブ期間中に、レベルシフト動作 を停止することができるので、上記レベルシフタ回路の消費電力を削減できる。さらに 、レベルシフト動作を停止している期間中についても、上記レベルシフタの出力信号 を、レベルシフト動作停止前の状態に保持できるので、上記レベルシフタの次段に接 続される回路を適切かつ安定して駆動することができる。
[0042] 本発明の駆動回路は、複数の走査信号線と、複数のデータ信号線と、複数の画素 とを備えた表示装置に備えられる、予め定められた周期の第 1クロック信号に同期し て、走査信号を上記各走査信号線へ出力する走査信号線駆動回路、または、予め 定められた周期の第 2クロック信号に同期して入力される上記各画素の表示状態を 示す映像信号から、上記走査信号が与えられた上記走査信号線に接続された上記 各画素へのデータ信号を抽出して、上記各データ信号線へ出力するデータ信号線 駆動回路であって、上記したいずれかのレベルシフタ回路を備え、上記第 1クロック 信号または上記第 2クロック信号を、上記レベルシフタ回路によってレベルシフトする ことを特徴としている。
[0043] 上記の構成によれば、上記第 1クロック信号または上記第 2クロック信号をレベルシ フトするためのレベルシフト回路の消費電力を削減することができるので、駆動回路 の消費電力を低減することができる。
[0044] 本発明の表示装置は、上記の課題を解決するために、上記した!/、ずれかの駆動回 路を備えている。これにより、消費電力の低い表示装置を実現できる。
図面の簡単な説明
[図 1]本発明の一実施形態に力かるレベルシフタ回路の構成を示すブロック図である
[図 2]本発明の一実施形態に力かる表示装置の構成を示すブロック図である。
[図 3]本発明の一実施形態に力かるレベルシフタ回路が備えられるレベルシフタ群の 構成を示すブロック図である。
[図 4]本発明の一実施形態に力かる表示装置における、画素の構成を示すブロック 図である。
[図 5]本発明の一実施形態に力かるレベルシフタ回路のタイミングチャートである。
[図 6]本発明の一実施形態に力かる表示装置に備えられるソースシフトレジスタの構 成を示すブロック図である。
[図 7]本発明の一実施形態にカゝかるレベルシフタ回路に備えられるレベルシフタ制御 回路の構成を示すブロック図である。
[図 8]本発明の一実施形態に力かるレベルシフタ回路に備えられるセットリセットフリツ プフロップの構成を示す回路図である。
[図 9]本発明の一実施形態にカゝかるレベルシフタ回路に備えられるレベルシフタの構 成例を示す回路図である。
[図 10]本発明の一実施形態にカゝかるレベルシフタ回路に備えられるレベルシフタの 他の構成例を示す回路図である。
[図 11]本発明の一実施形態に力かるレベルシフタ回路において、図 10に示したレべ ルシフタを備えた場合のタイミングチャートである。
[図 12]本発明の他の実施形態に力かるレベルシフタ回路の構成を示すブロック図で ある。
[図 13]本発明の他の実施形態に力かるレベルシフタ回路のタイミングチャートである
[図 14]本発明の他の実施形態に力かるレベルシフタ回路に備えられるレベルシフタ 制御回路の構成例を示すブロック図である。
[図 15]本発明の他の実施形態に力かるレベルシフタ回路に備えられるレベルシフタ
制御回路の他の構成例を示すブロック図である。
[図 16]本発明の他の実施形態に力かるレベルシフタ回路において、図 15に示したレ ベルシフタを備えた場合のタイミングチャートである。
[図 17]本発明の他の実施形態に力かるレベルシフタ回路に備えられるレベルシフタ 制御回路のさらに他の構成例を示すブロック図である。
[図 18]本発明の他の実施形態に力かるレベルシフタ回路において、図 17に示したレ ベルシフタを備えた場合のタイミングチャートである。
[図 19]本発明の他の実施形態にカゝかるレベルシフタ回路に備えられるレベルシフタ 制御回路のさらに他の構成例を示すブロック図である。
[図 20]本発明の他の実施形態に力かるレベルシフタ回路において、図 19に示したレ ベルシフタを備えた場合のタイミングチャートである。
[図 21]本発明のさらに他の実施形態にカゝかるレベルシフタ回路の構成を示すブロッ ク図である。
[図 22]本発明のさらに他の実施形態にカゝかるレベルシフタ回路に備えられるレベル シフタ制御回路の構成例を示すブロック図である。
[図 23]本発明のさらに他の実施形態に力かるレベルシフタ回路のタイミングチャート である。
[図 24]本発明のさらに他の実施形態にカゝかるレベルシフタ回路に備えられるレベル シフタ制御回路の他の構成例を示すブロック図である。
[図 25]本発明のさらに他の実施形態に力かるレベルシフタ回路において、図 24に示 したレベルシフタを備えた場合のタイミングチャートである。
[図 26]本発明のさらに他の実施形態にカゝかるレベルシフタ回路に備えられるレベル シフタ制御回路のさらに他の構成例を示すブロック図である。
[図 27]本発明のさらに他の実施形態に力かるレベルシフタ回路において、図 26に示 したレベルシフタを備えた場合のタイミングチャートである。
[図 28]本発明のさらに他の実施形態にカゝかるレベルシフタ回路に備えられるレベル シフタ制御回路のさらに他の構成例を示すブロック図である。
[図 29]本発明のさらに他の実施形態に力かるレベルシフタ回路において、図 28に示
したレベルシフタを備えた場合のタイミングチャートである。
[図 30]本発明のさらに他の実施形態に力かる表示装置の構成を示すブロック図であ る。
[図 31]本発明のさらに他の実施形態に力かる表示装置に備えられる双方向ソースシ フトレジスタの構成を示すブロック図である。
[図 32]本発明のさらに他の実施形態に力かるレベルシフタ回路の構成を示すブロッ ク図である。
[図 33]本発明のさらに他の実施形態に力かる表示装置の構成を示すブロック図であ る。
[図 34]本発明のさらに他の実施形態に力かる表示装置に備えられる SSD (ソース'シ ェアド ·ドライビング)回路の構成を示すブロック図である。
[図 35]本発明のさらに他の実施形態に力かる表示装置に備えられる SSD回路にお けるタイミングチャートである。
[図 36]本発明のさらに他の実施形態に力かるレベルシフタ回路に備えられるレベル シフタ制御回路の構成を示すブロック図である。
[図 37]本発明のさらに他の実施形態に力かるレベルシフタ回路のタイミングチャート である。
[図 38]従来のレベルシフタ回路の構成を示す回路図である。
[図 39]図 38のレベルシフタ回路のタイミングチャートである。
発明を実施するための最良の形態
[0046] 〔実施形態 1〕
本発明の一実施形態に力かるレベルシフタ回路について説明する。図 1は、本実 施形態に力かるレベルシフタ回路 1の概略構成を示す回路ブロック図である。なお、 レベルシフタ回路 1は、図 2に示すマトリクス型液晶表示装置 (表示装置) 100のマトリ タス型液晶表示装置に備えられ、走査信号線駆動用のゲートドライバ (走査信号線 駆動回路、駆動回路)の一部として機能するものである。
[0047] (表示装置 100)
この図に示すように、表示装置 100は、マトリクス状に配列された多数の画素 PIXと
、レベルシフタ群 2と、前記各画素 PIXを駆動するソースドライバ (データ信号線駆動 回路) 3およびゲートドライバ 4とを備えている。なお、各画素 PIXと、ソースドライバ 3 およびゲートドライバ 4を含む周辺回路とは、製造時の手間と、配線容量とを削減す るために同一基板上にモノシリックに形成されたモノリシック回路である。
[0048] レベルシフタ群(レベルシフタ回路群) 2が必要な理由は下記の通りである。表示装 置 100に入力される各信号 SCK, SSP, INI, GSP, GCK1, GCK2, INIは、表示 装置 100外部の IC (集積回路)で生成されることから、これらの入力信号も、 ICの動 作電圧と同じであることが要求される。
[0049] ICの動作電圧は年々低くなつており、このままの低い電圧では、表示装置 100内 部のソースドライバ 3やゲートドライバ 4は動作しない。このため、レベルシフタ群 2は、 ソースドライノく 3やゲートドライバ 4の動作電圧まで、入力信号の電圧を昇圧(レベル シフト)するために必要になる。
[0050] 図 3は、レベルシフタ群 2の構成を示すブロック図である。同図においては、レベル シフタを行う信号ごとにレベルシフタ LI, L2, L3, L4が設けられている。なお、本実 施形態におけるレベルシフタ回路 1は、クロック信号 GCK1または GCK2をそれぞれ レベルシフトするものとし、本実施形態では、 GCK1をレベルシフトする場合について 説明する。
[0051] なお、本実施形態では、レベルシフタ回路 1をゲートドライノ の外部(レベルシフタ 群 2内)に設けているが、これに限らず、ゲートドライバ 4の内部に設けてもよい。また 、レベルシフタ回路 1の詳細については後述する。
[0052] ソースドライバ 3は、ソースシフトレジスタ 20およびサンプリング回路 21から成る。
[0053] 各画素 PIXは、相互に交差する n本の走査信号線 GLl〜GLnおよび m本のデータ 信号線 SLl〜SLmによって区画されて成るマトリクス状の各領域にそれぞれ配置さ れる。そして、ソースドライバ 3およびゲートドライノく 4力 走査信号線 GLl〜GLnおよ びデータ信号線 SL 1〜SLmを介して表示装置 100の外部から入力される映像信号 DATを各画素 PIXに順次書込んでいくことで画像表示を行う。
[0054] 図 4は、 j番目の走査信号線 GLjおよび i番目のデータ信号線 SLjによって区画され る領域に配置する画素 PIXを示して ヽる。
[0055] この図に示すように、画素 PIXは、スイッチング用トランジスタ(電界効果トランジスタ ) SWと、画素容量 Cpとからなる。画素容量 Cpは、液晶容量 CLcと、必要に応じて付 加される補助容量 Csとから構成されて 、る。
[0056] スイッチング用トランジスタ SWは、ゲートが走査信号線 GLに接続され、ソースがデ ータ信号線 SLに接続され、ドレインが画素容量 Cp (液晶容量 CLcおよび補助容量 Cs)に接続されている。なお、画素容量 Cpの他方の電極は、全画素 PIXに共通の共 通電極線に接続されて!ヽる。
[0057] したがって、走査信号線 GLが選択されると、スイッチング用トランジスタ SWが導通 し、データ信号線 SLに印加された電圧が画素容量 Cpに印加される。一方、走査信 号線 GLの選択期間が終了して、スイッチング用トランジスタ SWが遮断されている間 、画素容量 Cpは該遮断時の電圧を保持し続ける。ここで、液晶の透過率または反射 率は、液晶容量 CLcに印加される電圧によって変化する。したがって、走査信号線 G Lを選択し、データ信号線 SLへ映像信号 DATに応じた電圧を印加することで、画素 PIXの表示状態を、映像信号 DATに合わせて変化させることができる。
[0058] ここで、ソースドライバ 3には、各画素 PIXへの映像信号 DATが時分割で伝送され ている。そして、ソースドライバ 3は、タイミング信号となる、所定の周期でデューティ比 力 0%の(50%以下でも良い)クロック信号 SCKとスタートパルス SSPとに基づいた タイミングで、映像信号 DATから、各画素 PIXへの映像データを抽出する。具体的 には、ソースシフトレジスタ 20が、クロック信号 SCKのオンタイミングに同期してスター トパルス SSPを順次シフトすることによって、クロック信号 SCKの半周期ずつタイミン グが異なる出力信号 Sl〜Smを生成し、サンプリング回路 21が、その各出力信号 S1 〜Smが示すタイミングで映像信号 DATをサンプリングして、各データ信号線 SL1〜 SLmへ出力する。
[0059] 一方、ゲートドライバ 4では、クロック信号 GCK1, GCK2の電圧が、レベルシフタ群 2に備えられるレベルシフタ回路 1によって、ゲートドライバ 4における駆動電圧にまで 昇圧されて入力される。
[0060] そして、ゲートドライノく 4力 クロック信号 GCKに同期してスタートパルス GSPを順次 シフトすることによって、所定の間隔ずつタイミングが異なる走査信号を各走査信号
線 GLl〜GLnへ出力する。これにより、各画素 PIXに、映像信号 DATが順次書込ま れ、画像表示が行われる。
[0061] 図 1に示したように、レベルシフタ回路 1は、レベルシフタ制御回路 10、レベルシフ タ LSIを備えている。
[0062] レベルシフタ LSIは、入力されたクロック信号 GCK1のハイレベルを、レベルシフタ LSIの次段に接続される回路(図示せず)の駆動電圧 Vddまでレベルシフトして昇圧 し、出力信号 OUT1として出力する。なお、クロック信号 GCK1のノ、ィレベルは、次 段に接続される回路の駆動電圧 Vddよりも低いものとする。また、信号 GCK1のノ、ィ レベル期間は、レベルシフタ LS 1の次段に接続される回路を動作させるアクティブ期 間であり、クロック信号 GCK1のローレベル期間は、レベルシフタ LSIの次段に接続 される回路を動作させない非アクティブ期間である。
[0063] レベルシフタ制御回路 10は、ソースドライバ 3内に備えられたソースシフトレジスタ 2 0の出力信号 Sx, Syに基づいて、レベルシフタ LSIの動作を制御するための制御信 号 ENB1を生成する。なお、レベルシフタ回路 1では、制御信号 ENB1がハイレベル の場合にレベルシフタ LSIのレベルシフト動作を停止させ、ローレベルの場合にレべ ルシフタ LSIをレベルシフト動作させるようになって 、る。
[0064] 図 5は、レベルシフタ回路 1におけるタイミングチャートであり、このタイミングチャート 中における斜線部は、レベルシフタ LSIがレベルシフト動作を停止した状態であるこ とを示している。この図に示すように、レベルシフタ回路 1では、ソースシフトレジスタ 2 0の出力信号 Sxがハイレベルになった後、ソースシフトレジスタ 20の出力信号 Syが ハイレベルになるまでの間(特定期間)、レベルシフタ LSIのレベルシフト動作が停止 される。ここで、レベルシフタ回路 1では、上記の期間について、レベルシフタ LSIに 入力されているクロック信号 GCK1がハイレベル(アクティブ)の期間であっても、レべ ルシフト動作を停止する。
[0065] なお、レベルシフタ回路 1では、レベルシフト動作を停止している期間中、レベルシ フタ LSIの出力信号 OUT1を、レベルシフト動作を停止する前の状態に保持 (安定 ィ匕)する。すなわち、レベルシフタ LSIに入力されているクロック信号 GCK1がァクテ イブの期間中に、レベルシフタ LSIのレベルシフト動作を停止する場合、レベルシフ
ト LSIの出力信号 OUT1はアクティブの状態に保持される。また、レベルシフタ LSI に入力されて 、るクロック信号 GCK1が非アクティブの期間中に、レベルシフタ LS 1 のレベルシフト動作を停止する場合、レベルシフト LSIの出力信号 OUT1は非ァク ティブの状態に保持される。
[0066] (ソースシフトレジスタ 20)
図 6は、ソースシフトレジスタ 20の構成を示すブロック図である。この図に示すように 、ソースシフトレジスタ 20は、インバータ 121と、複数段のフリップフロップ FF1, FF2, · · · , FFm- 1, FFmとを備えている。
[0067] 奇数段のフリップフロップには基準クロック信号 SCKが入力され、偶数段のフリップ フロップにはインバータ 121によって基準クロック信号 SCKが反転された信号が入力 される。また、初段のフリップフロップ FF1にはスタートパルス信号 SSPが入力され、 2 段目以降のフリップフロップにはその前段のフリップフロップの出力信号が入力され る。
[0068] これにより、基準クロック信号 SCKおよびスタートパルス信号 SSPによって、ソース シフトレジスタ 20のシフト動作が開始され、各段のフリップフロップ FFl〜FFmから出 力信号 Sl〜Smが順次出力される。そして、この順次出力される各段の出力 S1〜S mを用いて、表示装置 100に備えられた複数のデータ信号線 SLl〜SLmへ映像信 号 DATに応じた電圧を印加するようになって 、る。
[0069] また、上記各段の出力のうち、任意の 2段の出力がソースシフトレジスタ 20の出力 信号 Sx, Syとしてレベルシフタ制御回路 10に入力される。ここで、 Sxの出力タイミン グ(Sxがハイレベルになるタイミング)は、 Syの出力タイミング(Syがハイレベルになる タイミング)よりも早いものとする。すなわち、ソースシフトレジスタ 20のシフト動作方向 において、 Sxは Syよりもシフト開始側の出力、 Syは Sxよりもシフト終了側の出力であ るちのとする。
[0070] なお、上記したように、レベルシフタ回路 1では、ソースシフトレジスタ 20の出力信号 Sxのハイレベルが入力された後、ソースシフトレジスタ 20の出力信号 Syのハイレべ ルが入力されるまでの間、レベルシフタ LSIのレベルシフト動作を停止する。このた め、 Sx力ら Syまでの期間(Sxがハイレベルになつてから Syがハイレベルになるまで
の期間)をできるだけ長く取ることにより、レベルシフタを停止させる期間を長くするこ とができ、消費電力削減の効果を大きくできる。したがって、シフト動作を開始する初 段 (フリップフロップ FF1)の出力 S1を出力信号 Sxとしてレベルシフタ制御回路 10に 出力し、シフト動作を終了する最終段 (フリップフロップ FFm)の出力 Smを出力信号 Syとしてレベルシフタ制御回路 10に出力することが好ましい。
[0071] (レベルシフタ制御回路 10)
図 7は、レベルシフタ制御回路 10の構成を示すブロック図である。この図に示すよう に、レベルシフタ制御回路 10は、セットリセットフリップフロップ(SR—FF) 11からなり 、 SR—FF11のセット端子にはソースシフトレジスタ 20の出力信号 Sxがセット信号と して入力され、 SR— FF11のリセット端子にはソースシフトレジスタ 20の出力信号 Sy 力 Sリセット信号として入力される。また、 SR— FF11には初期化信号 INIが入力される 。そして、 31^—??11の出カ信号<3が、レベルシフタ LSIのレベルシフト動作を制御 する制御信号 ENB 1として、レベルシフタ LS 1に出力される。
[0072] (セットリセットフリップフロップ 11)
図 8は、 SR— FF11の回路図である。この図に示すように、 SR— FF11は、インバ ータ 111、 Pチャネル MOSトランジスタ PT11〜PT15 (以下、トランジスタ ΡΤ11〜ΡΤ 15と称する)、 Νチャネル MOSトランジスタ ΝΤ11〜ΝΤ16 (以下、トランジスタ NT11 〜ΝΤ16と称する)を備えて!/ヽる。
[0073] インバータ 111の入力端子は、ソースシフトレジスタ 20の出力信号 Sxの入力端子に 接続されている。そして、インバータ 111の出力端子は、トランジスタ PT12のゲート、 トランジスタ NT11のゲート、トランジスタ NT14のゲートにそれぞれ接続されており、 出力信号 Sxを反転した信号がこれらのトランジスタにそれぞれ入力される。
[0074] ソースシフトレジスタ 20の出力信号 Syの入力端子は、トランジスタ NT12のゲート、 および、トランジスタ PT13のゲートに接続されている。
[0075] 初期化信号 INIの入力端子は、トランジスタ PT11のゲート、および、トランジスタ N T16のゲートに接続されている。
[0076] トランジスタ PT11のソースは駆動電圧 Vddの電源ラインに接続されており、そのド レインはトランジスタ PT12のソースに接続されている。
[0077] トランジスタ PTl 2のドレインは、 SR— FF11の出力信号 Qを出力する出力端子に 接続されている。なお、この出力端子には、トランジスタ PT12のドレインのほか、トラ ンジスタ NT11のドレイン、トランジスタ PT14のドレイン、トランジスタ NT13のドレイン 、トランジスタ PT15のゲート、トランジスタ NT15のゲート、トランジスタ NT16のドレイ ンが接続されている。
[0078] トランジスタ NT11のソースは、トランジスタ NT12のドレインに接続されている。そし て、トランジスタ NT12のソースは、電源電圧 Vssの電源ラインに接続されている。
[0079] トランジスタ PT13のソースは駆動電圧 Vddの電源ラインに接続され、そのドレイン はトランジスタ PT14のソースに接続されて!、る。
[0080] トランジスタ PT14のゲートはトランジスタ NT13のゲート、トランジスタ PT15のドレイ ン、トランジスタ NT15のドレインに接続されている。
[0081] トランジスタ NT13のソースは、トランジスタ NT14のドレインに接続されている。また 、トランジスタ NT14のソースは電源電圧 Vssの電源ラインに接続されて!、る。
[0082] トランジスタ PT15のソースは駆動電圧 Vddの電源ラインに接続されている。また、ト ランジスタ NT15のソースは、電源電圧 Vssの電源ラインに接続されている。また、トラ ンジスタ NT16のソースは、電源電圧 Vssの電源ラインに接続されて!、る。
[0083] このような構成からなる SR—FF11により、初期化信号 INIがノヽィレベルとなった場 合に、トランジスタ NT16が導通し、出力信号 Qをローレベルで安定させることができ る。その後、初期化信号 INIをローレベルとすることにより、トランジスタ NT16を遮断 させるとともに、トランジスタ PT11を導通させ、動作スタンバイ状態とできる。
[0084] そして、この動作スタンバイ状態(初期化信号 INIがローレベルの状態)にお 、て、 セット信号としてソースシフトレジスタ 20の出力信号 Sxのハイレベルが入力された場 合、トランジスタ PT12が導通され、トランジスタ NT11および NT14が遮断されるので 、出力信号 Qをノヽィレベルにセットできる。なお、ソースシフトレジスタ 20の出力信号 Syは出力信号 Sxよりもノ、ィレベルとなるタイミングが遅い信号なので、ここではローレ ベルとなっている。
[0085] また、出力信号 Sxがハイレベルからローレベルに変化しても、ソースシフトレジスタ 20の出力信号 Syがローレベルであるのでトランジスタ PT13が導通している。さらに
、直前の出力信号 Qがハイレベルなのでトランジスタ NT15が導通しており、トランジ スタ PT14が導通している。このため、出力信号 Qは図 5に示すようにハイレベルに保 持される。
[0086] そして、リセット信号としてソースシフトレジスタ 20の出力信号 Syのハイレベルが入 力されたときに、トランジスタ PT13が遮断されてトランジスタ NT12が導通する結果、 出力信号 Qがローレベルにリセットされる。
[0087] その後、ソースシフトレジスタ 20の出力信号 Syのローレベルが入力されても、ソー スシフトレジスタ 20の出力信号 Sxがローレベルであるのでトランジスタ NT14が導通 しており、直前の出力信号 Qがローレベルであるのでトランジスタ NT13が導通してい るので、出力信号 Qは図 5に示すようにローレベルに保持される。
[0088] これにより、ソースシフトレジスタ 20の出力信号 Sxのハイレベルが入力された後、ソ ースシフトレジスタ 20の出力信号 Syのハイレベルが入力されるまでの間、 SR— FF 1 1の出力信号 Qがハイレベルとなるので、制御信号 ENB1はハイレベルとなる。すな わち、レベルシフタ LSIに入力されているクロック信号 GCK1がアクティブ期間である か非アクティブ期間であるかにかかわらず、制御信号 ENB1がハイレベルとなり、レ ベルシフタ LSIのレベルシフト動作を停止させることができる。また、レベルシフタ LS 1の出力信号 OUT1は、レベルシフト動作を停止させた後も、停止前の状態に保持さ れる。
[0089] (レベルシフタ LSI)
図 9は、レベルシフタ LSIの構成を示す回路図である。この図に示すように、レベル シフタ LSIは、 Pチャネル MOSトランジスタ PT31〜PT33 (以下、トランジスタ PT31 〜ΡΤ33と称する)、 Νチャネル MOSトランジスタ ΝΤ31〜ΝΤ35 (以下、トランジスタ ΝΤ31〜ΝΤ35と称する)、インバータ I31〜I33、 NAND回路 31、 NOR回路 32を 備えている。なお、トランジスタ PT33、トランジスタ ΝΤ35、インバータ 131、 NAND回 路 31、 NOR回路 32によって、出力制御部 30が構成されている。
[0090] レベルシフタ LSIでは、レベルシフタ制御回路 10からの制御信号 ENB1が、トラン ジスタ PT31のゲート、トランジスタ PT32のゲート、トランジスタ NT32のゲート、 NAN D回路 31における一方の入力端子、インバータ 131の入力端子にそれぞれ入力され
ている。
[0091] トランジスタ PT31のソースは駆動電圧 Vddの電源ラインに接続されており、そのド レインはトランジスタ NT31のドレインおよびゲート、トランジスタ NT32のドレイン、トラ ンジスタ NT33のゲートに接続されている。
[0092] トランジスタ NT31のソースは電源電圧 Vssの電源ラインおよびトランジスタ NT32 のソースに接続されており、そのゲートは自身のドレインに接続されている。
[0093] トランジスタ NT32のソースは電源電圧 Vssの電源ラインに接続されており、そのド レインはトランジスタ NT31および NT33のゲートに接続されている。
[0094] なお、駆動電圧 Vddはレベルシフト後のハイレベルの電圧であり、電源電圧 Vssは レベルシフト後のローレベルの電圧である。ただし、ここでは、クロック信号 GCK1の ハイレベルの駆動電圧 Vddへの昇圧のみを行!、、電源電圧 Vssはクロック信号 GCK
1のローレベルの電圧に等しいものとする。
[0095] トランジスタ PT32のソースは駆動電圧 Vddの電源ラインに接続されており、そのド レインは、トランジスタ NT33のドレインおよびインバータ 132の入力端子に接続され ている。
[0096] トランジスタ NT33のソースはクロック信号 GCK1の入力端子に接続され、ゲートは トランジスタ NT31のゲートに接続され、ドレインはインバータ 132の入力端子に接続 されている。
[0097] トランジスタ NT34のゲートは初期化信号 INIの入力端子に接続され、ソースは電 源電圧 Vssの電源ラインに接続され、ドレインはインバータ 132の入力端子に接続さ れている。
[0098] NAND回路 31の一方の入力端子は制御信号 ENB1の制御信号線に接続され、 他方の入力端子はインバータ 133の出力端子に接続されている。また、 NAND回路 31の出力端子はトランジスタ PT33のゲートに接続されている。これにより、 NAND 回路 31の出力信号 OC—Pがトランジスタ PT33のゲートに入力されるようになってい る。
[0099] トランジスタ PT33のソースは駆動電圧 Vddの電源ラインに接続されており、そのド レインはインバータ 132の入力端子に接続されて 、る。
[0100] インバータ 131の入力端子は制御信号 ENB1の制御信号線に接続されており、イン バータ 131の出力端子は、 NOR回路 32の一方の入力端子に接続されている。
[0101] NOR回路 32の他方の入力端子は、インバータ 133の出力端子に接続されている。
また、 NOR回路 32の出力端子は、トランジスタ NT35のゲートに接続されており、こ れによって NOR回路 32の出力信号 OC—Nがトランジスタ NT35のゲートに入力さ れるようになっている。
[0102] トランジスタ NT35のソースは電源電圧 Vssの電源ラインに接続されており、そのド レインはインバータ 132の入力端子に接続されて 、る。
[0103] インバータ 132の出力端子はインバータ 133の入力端子に接続されている。そして、 インバータ 133の出力端子は、レベルシフタ LSIの次段に接続される回路に接続さ れ、レベルシフタ LSIの出力信号 OUT1を出力する。
[0104] 次に、このレベルシフタ LSIの動作について説明する。
[0105] まず、レベルシフタ LSIの初期化動作について説明する。レベルシフタ LSIが安定 していない初期の状態において、これらを安定な状態にするために、トランジスタ (初 期化用トランジスタ) NT34のゲートにハイレベル(駆動電圧 Vdd)の初期化信号 INI を入力する。
[0106] 初期化信号 INIをノヽィレベルにすることにより、トランジスタ NT34が導通状態となる 。そのため、インバータ 132の入力電圧は電源電圧 Vssとなり、インバータ 132の理論 反転電圧より電圧が下がると、インバータ 133の入力端子に駆動電圧 Vddの電圧を 出力する。その結果、インバータ 133の出力電圧は電源電圧 Vss (クロック信号 GCK 1のローレベル)〖こなり、インバータ 133は、電源電圧 Vssを有する出力信号 OUT1を 出力する。
[0107] ハイレベルの初期化信号 INIは、レベルシフタ LSIの出力信号 OUT1が電源電圧 Vssになるまでの期間入力され、その後の通常状態では常にローレベル (電源電圧 Vss)を有する初期化信号 INIがトランジスタ NT34のゲートに入力される。
[0108] そのため、トランジスタ NT34は通常状態で非導通状態となる。また、この場合、制 御信号 ENB1がローレベルの状態では、 NAND回路 31の出力信号 OC— Pがハイ レベルとなってトランジスタ PT33が遮断状態となり、 NOR回路 32の出力信号 OC
Nがローレベルとなってトランジスタ NT35が遮断状態となるので、出力制御部 30は 動作しない。これにより、レベルシフタ LS Iが不安定な初期状態から安定した状態に 移行し、レベルシフト動作状態 (アクティブ状態)となる。
[0109] なお、初期化信号 INIがノヽィレベルである期間は、クロック信号 GCK1の入力端子 にはローレベルの信号が入力される。これは、初期化信号 INIがノヽィレベルである期 間にクロック信号 GCK1の入力端子にハイレベルの信号が入力されると、トランジスタ NT33が非導通状態になり、トランジスタ PT32のドレインとインバータ 132の入力端 子との接続点力もインバータ 132に電流 i' cが流入し、トランジスタ NT34がインバータ 132の中で構成される MOSトランジスタのゲートに電源電圧 Vssを印加するのを妨げ る可能 ¾があるためである。
[0110] 次に、レベルシフタ LS Iにおけるレベルシフト動作について説明する。レベルシフト 動作状態では、制御信号 ENB1がローレベルなので、トランジスタ(定電流源トランジ スタ) PT31が導通状態となり、トランジスタ NT32は遮断状態になるため、トランジス タ PT31は定電流源として働く。このため、トランジスタ NT31のゲートに駆動電圧 Vd dと電源電圧 Vssとの間の電圧が、レベルシフト動作用の電圧として出力される。この 電圧を才フセット電圧と 、う。
[0111] オフセット電圧は定常状態においてトランジスタ NT31の閾値電圧値 Vthもしくは閾 値電圧値 Vthより若干高めの電圧になる。したがって、トランジスタ NT31も導通状態 となる。このとき、制御信号 ENB1の電圧がローレベルであるので、トランジスタ(制御 用トランジスタ) NT32は非導通状態になって 、る。
[0112] また、制御信号 ENB1がローレベルの場合、トランジスタ(定電流源トランジスタ) PT 32は導通状態になるため、定電流源として働く。
[0113] トランジスタ PT32を流れる定電流 i, aは、トランジスタ PT32のドレインとインバータ I 32の入力端子との接続点に向力つて流れる(この方向に流れる電流を正とする)。ト ランジスタ NT33を流れる電流 i' bはクロック信号 GCK1の入力端子に向かって流れ る(この方向に流れる電流を正とする)。また、トランジスタ PT32のドレインとインバー タ 132の入力端子との接続点からインバータ 132に流入する電流を i' cとし、この方向 に流れる電流を正とする。
[0114] トランジスタ NT31のゲートに入力されるオフセット電圧は、トランジスタ NT31とほぼ 同等の性能を示すトランジスタ NT33のゲートにも入力されるため、トランジスタ NT3 3のゲートにはトランジスタ NT33の閾値電圧値 Vthもしくは閾値電圧値 Vthより若干 高めの電圧が印加されて!、る。
[0115] クロック信号 GCK1の電圧はトランジスタ NT33のソースに印加されるので、クロック 信号 GCK1の電圧の若干の変化に対して、トランジスタ NT33を流れる電流を制御 することができる。
[0116] クロック信号 GCK1がローレベルの場合、トランジスタ NT33のゲート'ソース間に印 カロされる電位差はトランジスタ NT33の閾値電圧値 Vthとなるカゝ、もしくは閾値電圧値 Vthより若干大きくなるため、トランジスタ NT33は導通状態になる。トランジスタ NT3 3の導通状態では、定常電流 i' aはクロック信号 GCK1の入力端子の方へ流れる(貫 通電流)。
[0117] また、トランジスタ PT32のドレインとインバータ 132の入力端子との接続点からイン バータ 132に流入する方向を正とする電流 i' cは、クロック信号 GCK1の入力端子の 方へ流れる引き込み電流となるため負の電流となる。
[0118] そのため、インバータ 132の中で構成される MOSトランジスタのゲートに充電されて いた電荷が放電されて電位が下がり、インバータ 132の理論反転電圧より電圧が下が ると、インバータ 133の入力端子に駆動電圧 Vddの電圧を出力する。その結果、イン バータ 133の出力信号 OUT1は電源電圧 Vss (クロック信号 GCK1のローレベル)に なる。
[0119] このようなレベルシフト動作により、レベルシフタ LSIは、クロック信号 GCK1のロー レベルを、所定の電源電圧のローレベルである電源電圧 Vssに変換する。つまり、ク ロック信号 GCK1のローレベル期間、すなわち非アクティブ期間におけるレベルシフ ト動作は、トランジスタ PT31およびトランジスタ NT31の直列回路 (オフセッタ部)を定 常電流である貫通電流 il (図 9参照)が流れることと、トランジスタ PT32およびトラン ジスタ NT33の直列回路(レベルシフト部)を定常電流である貫通電流 i2 (図 9参照) 接続点の電圧を発生させ、この電圧を用いて行っている。
[0120] 一方、クロック信号 GCK1がハイレベルの場合、トランジスタ NT33のゲート'ソース 間に印加される電位差はトランジスタ NT33の閾値電圧値 Vthより小さくなるため、ト ランジスタ NT33を流れる電流 i' bは零である力 もしくはほとんど流れない。
[0121] そのため、トランジスタ PT32のドレインとインバータ 132の入力端子との接続点に流 れる定電流 i' aのほとんどがインバータ 132の入力端子へ流れるため、電流 i' cは正の 電流になる。その結果、インバータ 132の中で構成される MOSトランジスタのゲートに 正の電荷が充電され、該 MOSトランジスタのゲートの電圧は上昇する。
[0122] 該 MOSトランジスタのゲートの電圧がインバータ 132の理論反転電圧を超えれば、 インバータ 133の入力端子に Vssの電圧を出力し、その結果インバータ 133は駆動電 圧 Vddの電圧を出力する。よって、クロック信号 GCK1のハイレベルの電圧を、駆動 電圧 Vddより低い電圧カゝら駆動電圧 Vddまで昇圧して出力信号 OUT1として出力す る。
[0123] このようなレベルシフト動作により、レベルシフタ LSIは、クロック信号 GCK1のハイ レベルを、所定の電源電圧のハイレベルである駆動電圧 Vddに変換する。
[0124] 次に、レベルシフタ LSIに入力される制御信号 ENB1がハイレベルの場合、すなわ ちレベルシフタ LSIにおけるレベルシフト動作を停止させる場合について説明する。
[0125] この場合、トランジスタ PT31のゲートにはハイレベルが入力されるので、トランジス タ PT31は非導通状態となり、定電流源として働かない。また、トランジスタ PT32につ いても同様に、非導通状態になるため、定電流源トランジスタ P4は定電流源として働 かない。
[0126] 一方、トランジスタ NT32のゲートに入力される信号はハイレベルになるのでトラン ジスタ NT32は導通状態になり、トランジスタ NT31およびトランジスタ NT33のゲート に電源電圧 Vssが入力される。このため、トランジスタ NT31およびトランジスタ NT33 は非導通状態になる。
[0127] その結果、レベルシフタ LSIのレベルシフト機能(レベルシフト動作)は停止状態に なる。この時、トランジスタ PT31およびトランジスタ NT31は、共に非導通状態である ため、両トランジスタによって構成される直列回路には貫通電流 ilが存在しない。ま た、トランジスタ PT32およびトランジスタ NT33も共に非導通であるため、電流 i' bは
ほぼ零となり、トランジスタ PT32およびトランジスタ NT33の直列回路にも貫通電流 i 2が存在しない。したがって、レベルシフタ LSIを停止状態とすることにより、電流 il および電流 i2が流れなくなるので、消費電力を削減できる。
[0128] また、レベルシフタ LSIにおいてそれぞれ制御信号 ENB1がハイレベルとなり、レ ベルシフタ LSIがレベルシフタとしての機能を停止している場合、出力制御部 30に おける NAND回路 31の一方の入力端子に制御信号 ENB1のハイレベルが入力さ れる。また、出力制御部 30における NOR回路 32の一方の入力端子には、制御信号 ENB1がインバータ 131を介して入力されるので、ローレベルが入力される。
[0129] ここで、レベルシフト動作を停止する前(制御信号 ENB1がローレベルからハイレべ ルに変わる前)のインバータ 133の出力信号 OUT1がハイレベルである場合、 NAN D回路 31の両入力端子には、制御信号 ENB1のハイレベルと、インバータ 133の出 力信号 OUT1のハイレベルとが入力される。したがって、 NAND回路 31からトランジ スタ PT33のゲートに出力される出力信号 OC—Pはローレベルとなり、トランジスタ P T33は導通状態となる。
[0130] また、この場合、 NOR回路 32の両入力端子には、インバータ 131から出力された口 一レベルの信号と、インバータ 133の出力信号 OUT1のハイレベルとが入力される。 したがって、 NOR回路 32からトランジスタ NT35のゲートに出力される出力信号 OC —Nはローレベルとなり、トランジスタ NT35は非導通状態となる。
[0131] この結果、インバータ 132の入力電圧は駆動電圧 Vddとなり、インバータ 133の入力 端子に電源電圧 Vssの電圧を出力する。これにより、インバータ 133の出力電圧は電 源電圧 Vddになり、インバータ 133は駆動電圧 Vddを有する出力信号 OUT1を出力 する。したがって、レベルシフタ LSIの出力信号 OUT1は、レベルシフト動作を停止 する前の状態であるハイレベルに保持される。
[0132] 一方、レベルシフト動作を停止する前のインバータ 133の出力信号 OUT1がローレ ベルである場合、 NAND回路 31の両入力端子には、制御信号 ENB1のハイレベル と、インバータ 133の出力信号 OUT1のローレベルとが入力される。したがって、 NA ND回路 31からトランジスタ PT33のゲートに出力される出力信号 OC—Pはハイレべ ルとなり、トランジスタ PT33は非導通状態となる。
[0133] また、この場合、 NOR回路 32の両入力端子には、インバータ 131から出力された口 一レベルの信号と、インバータ 133の出力信号 OUT1のローレベルとが入力される。 したがって、 NOR回路 32からトランジスタ NT35のゲートに出力される出力信号 OC —Nはハイレベルとなり、トランジスタ NT35は導通状態となる。
[0134] この結果、インバータ 132の入力電圧は電源電圧 Vssとなり、インバータ 133の入力 端子に駆動電圧 Vddの電圧を出力する。これにより、インバータ 133の出力電圧は電 源電圧 Vss (クロック信号 GCK1のローレベル)〖こなり、インバータ 133は電源電圧 Vs sを有する出力信号 OUT1を出力する。したがって、レベルシフタ LSIの出力信号 O UT1は、レベルシフト動作を停止する前の状態であるローレベルに保持される。
[0135] 以上のように、本実施形態に力かるレベルシフタ回路 1では、レベルシフタ制御回 路 10に入力されるソースシフトレジスタ 20の出力信号 Sxがハイレベルになった後、 ソースシフトレジスタ 20の出力信号 Syがハイレベルになるまでの期間、レベルシフタ LSIのレベルシフト動作を停止させる。
[0136] これにより、消費電力に非常に大きな割合を占める、オフセッタ部およびレベルシフ ト部の貫通電流による MOSトランジスタのチャネル抵抗や配線抵抗での消費電力を 肖 IJ減することがでさる。
[0137] なお、レベルシフタ回路 1では、レベルシフタ LSIに入力されるクロック信号がロー レベル (非アクティブ)の場合だけでなく、ハイレベル (アクティブ)の場合にっ 、ても、 ソースシフトレジスタ 20の出力信号 Sxがハイレベルになった後、ソースシフトレジスタ 20の出力信号 Syがハイレベルになるまでの期間、レベルシフタ LSIのレベルシフト 動作を停止させるようになって!/、る。
[0138] そして、レベルシフタ回路 1は、レベルシフト動作を停止させる場合に、レベルシフ タ LSIの出力信号 OUT1を、レベルシフト動作を停止させる前の状態に保持する出 力制御部 30を備えている。つまり、レベルシフト動作を停止させた場合に、レベルシ フタ LSIに入力されるクロック信号がローレベルであってもハイレベルであっても、レ ベルシフタ LSIの出力信号 OUT1は、レベルシフト動作を停止させる前の状態に保 持される。
[0139] これにより、レベルシフタ回路 1では、消費電力を大幅に削減するとともに、レベル
シフタ LSIの次段に接続される回路を適切かつ安定して駆動することができる。
[0140] (変形例)
また、レベルシフタ LSIの構成は、上記した構成に限るものではなぐ例えば、図 1 0示す構成としてよい。なお、この図では、図 9に含まれる部材と同様の機能を有する 部材には同じ符号を用い、その説明を省略する。
[0141] 図 10に示すレベルシフタ LSIは、図 9における出力制御部 30およびインバータ 13 2, 133に代えて、出力制御部 30bおよびインバータ 135が用いられている。
[0142] この図に示すレベルシフタ LSIは、 Pチャネル MOSトランジスタ PT31, PT32, PT 34〜PT36 (以下、トランジスタ PT31, ΡΤ32, ΡΤ34〜ΡΤ36と称する)、 Νチャネル MOSトランジスタ ΝΤ31〜ΝΤ34, ΝΤ36〜ΝΤ38 (以下、トランジスタ ΝΤ31〜ΝΤ3 4, ΝΤ36〜ΝΤ38と称する)、インバータ 134, 135を備えている。なお、インバータ 13 4、トランジスタ ΡΤ34〜ΡΤ36、トランジスタ ΝΤ36〜ΝΤ38によって出力制御部 30b が構成されている。
[0143] このレベルシフタ LSIでは、レベルシフタ制御回路 10からの制御信号 ENB1が、ト ランジスタ PT31のゲート、トランジスタ PT32のゲート、トランジスタ NT32のゲート、ィ ンバータ 134の入力端子、トランジスタ NT37のゲートにそれぞれ入力されて!、る。
[0144] トランジスタ PT31のソースは駆動電圧 Vddの電源ラインに接続されており、そのド レインはトランジスタ NT31のドレインおよびゲート、トランジスタ NT32のドレイン、トラ ンジスタ NT33のゲートに接続されている。
[0145] トランジスタ NT31のソースは電源電圧 Vssの電源ラインおよびトランジスタ NT32 のソースに接続されており、そのゲートは自身のドレインに接続されている。
[0146] トランジスタ NT32のソースは電源電圧 Vssの電源ラインに接続されており、そのド レインはトランジスタ NT31および NT33のゲートに接続されている。
[0147] トランジスタ PT32のソースは駆動電圧 Vddの電源ラインに接続されており、そのド レインは、トランジスタ NT33のドレイン、トランジスタ NT34のドレイン、トランジスタ PT 35のドレイン、トランジスタ NT36のドレイン、トランジスタ PT36のゲート、トランジスタ NT38のゲートにそれぞれ接続されている。
[0148] トランジスタ NT33のソースはクロック信号 GCK1の入力端子に接続され、ゲートは
トランジスタ NT31のゲートに接続され、ドレインはトランジスタ NT34のドレイン、トラ ンジスタ PT35のドレイン、トランジスタ NT36のドレイン、トランジスタ PT36のゲート、 トランジスタ NT38のゲートにそれぞれ接続されている。
[0149] トランジスタ NT34のゲートは初期化信号 INIの入力端子に接続され、ソースは電 源電圧 Vssの電源ラインに接続され、ドレインはトランジスタ PT35のドレイン、トランジ スタ NT36のドレイン、トランジスタ PT36のゲート、トランジスタ NT38のゲートに接続 されている。
[0150] インバータ 134の出力端子は、トランジスタ PT34のゲートに接続されている。
[0151] トランジスタ PT34のソースは駆動電圧 Vddの電源ラインに接続されており、そのド レインはトランジスタ PT35のソースに接続されて!、る。 ート、トランジスタ NT38のゲートに接続されている。また、トランジスタ PT35ゲートは
、トランジスタ NT36のゲート、トランジスタ PT36のドレイン、トランジスタ NT38のドレ イン、インバータ 135の入力端子に接続されている。
[0153] トランジスタ NT36のソースはトランジスタ NT37のドレインに接続されており、トラン ジスタ NT37のソースは電源電圧 Vssの電源ラインに接続されている。
[0154] トランジスタ PT36のソースは駆動電圧 Vddの電源ラインに接続されており、ドレイン はトランジスタ NT38のドレインおよびインバータ 135の入力端子に接続されている。
[0155] トランジスタ NT38のソースは電源電圧 Vssの電源ラインに接続されて!、る。
[0156] インバータ 135の出力端子は、レベルシフタ LSIの次段に接続される回路に接続さ れ、レベルシフタ LSIの出力信号 OUT1を出力する。
[0157] 次に、このレベルシフタ LSIの動作について説明する。
[0158] まず、レベルシフタ LSIの初期化動作について説明する。レベルシフタ LSIが安定 していない初期の状態において、これらを安定な状態にするために、トランジスタ NT 34のゲートにハイレベル(駆動電圧 Vdd)の初期化信号 INIを入力する。
[0159] 初期化信号 INIをノヽィレベルにすることにより、トランジスタ NT34が導通状態となる 。そのため、トランジスタ PT36が導通状態、トランジスタ NT38が遮断状態となるので 、インバータ 135の入力電圧は駆動電圧 Vddとなり、電源電圧 Vssを有する出力信号
OUT1を出力する。
[0160] ハイレベルの初期化信号 INIは、レベルシフタ LSIの出力信号 OUT1が電源電圧 Vssになるまでの期間入力され、その後の通常状態では常にローレベル (電源電圧 Vss)を有する初期化信号 INIがトランジスタ NT34のゲートに入力される。
[0161] そのため、トランジスタ NT34は通常状態で非導通状態となる。また、この場合、制 御信号 ENB1がローレベルの状態では、トランジスタ PT34およびトランジスタ NT37 は遮断状態となっている。これにより、レベルシフタ LSIはレベルシフト動作状態 (ァ クティブ状態)となる。
[0162] このような初期化により、レベルシフタ LSIが不安定な初期状態力 安定した状態 に移行し、アクティブ状態となる。
[0163] なお、初期化信号 INIがノヽィレベルである期間は、クロック信号 GCK1の入力端子 にはローレベルの信号が入力される。これは、初期化信号 INIがノヽィレベルである期 間にクロック信号 GCK1の入力端子にハイレベルの信号が入力されると、トランジスタ NT33が非導通状態になり、トランジスタ PT32からトランジスタ PT36およびトランジ スタ NT38のゲートに電流 i, cが流入し、トランジスタ NT34がトランジスタ PT36およ びトランジスタ NT38のゲートに電源電圧 Vssを印加するのを妨げる可能性があるた めである。
[0164] 次に、レベルシフタ LSIにおけるレベルシフト動作について説明する。レベルシフト 動作状態では、制御信号 ENB1がローレベルなので、トランジスタ PT31が導通状態 となり、トランジスタ NT32は遮断状態になるため、トランジスタ PT31は定電流源とし て働く。このため、トランジスタ NT31のゲートに駆動電圧 Vddと電源電圧 Vssとの間 の電圧が、レベルシフト動作用の電圧 (オフセット電圧)として出力される。
[0165] オフセット電圧は定常状態においてトランジスタ NT31の閾値電圧値 Vthもしくは閾 値電圧値 Vthより若干高めの電圧になる。したがって、トランジスタ NT31も導通状態 となる。このとき、制御信号 ENB1の電圧がローレベルであるので、トランジスタ(制御 用トランジスタ) NT32は非導通状態になって 、る。
[0166] また、制御信号 ENB1がローレベルの場合、トランジスタ(定電流源トランジスタ) PT 32は導通状態になるため、定電流源として働く。
[0167] トランジスタ PT32を流れる定電流 i,aは、トランジスタ PT32のドレインとトランジスタ PT36およびトランジスタ NT38のゲートとの接続点に向かって流れる(この方向に流 れる電流を正とする)。トランジスタ NT33を流れる電流 i' bはクロック信号 GCK1の入 力端子に向力つて流れる(この方向に流れる電流を正とする)。また、トランジスタ PT トランジスタ PT36およびトランジスタ NT38のゲートに流入する電流を i,cとし、この方 向に流れる電流を正とする。
[0168] トランジスタ NT31のゲートに入力されるオフセット電圧は、トランジスタ NT31とほぼ 同等の性能を示すトランジスタ NT33のゲートにも入力されるため、トランジスタ NT3
3のゲートにはトランジスタ NT33の閾値電圧値 Vthもしくは閾値電圧値 Vthより若干 高めの電圧が印加されて!、る。
[0169] クロック信号 GCK1の電圧はトランジスタ NT33のソースに印加されるので、クロック 信号 GCK1の電圧の若干の変化に対して、トランジスタ NT33を流れる電流を制御 することができる。
[0170] クロック信号 GCK1がローレベルの場合、トランジスタ NT33のゲート'ソース間に印 カロされる電位差はトランジスタ NT33の閾値電圧値 Vthとなるカゝ、もしくは閾値電圧値 Vthより若干大きくなるため、トランジスタ NT33は導通状態になる。トランジスタ NT3 3の導通状態では、定常電流 i' aはクロック信号 GCK1の入力端子の方へ流れる(貫 通電流)。 ートとの接続点 Aからトランジスタ PT36およびトランジスタ NT38のゲートに流入する 電流お ' cは、クロック信号 GCK1の入力端子の方へ流れる弓 Iき込み電流となるため 負の電流となる。
[0172] これにより、トランジスタ PT36が導通状態となり、トランジスタ NT38が遮断状態とな つて、インバータ 135の入力端子に駆動電圧 Vddが入力される。その結果、インバー タ 135の出力信号 OUT1は電源電圧 Vss (クロック信号 GCK1のローレベル)になる。
[0173] このようなレベルシフト動作により、レベルシフタ LSIは、クロック信号 GCK1のロー レベルを、所定の電源電圧のローレベルである電源電圧 Vssに変換する。つまり、ク
ロック信号 GCK1のローレベル期間、すなわち非アクティブ期間におけるレベルシフ ト動作は、トランジスタ PT31およびトランジスタ NT31の直列回路 (オフセッタ部)を定 常電流である貫通電流 il (図 10参照)が流れることと、トランジスタ PT32およびトラン ジスタ NT33の直列回路(レベルシフト部)を定常電流である貫通電流 i2 (図 10参照 接続点の電圧を発生させ、この電圧を用いて行っている。
[0174] 一方、クロック信号 GCK1がハイレベルの場合、トランジスタ NT33のゲート'ソース 間に印加される電位差はトランジスタ NT33の閾値電圧値 Vthより小さくなるため、ト ランジスタ NT33を流れる電流 i' bは零である力 もしくはほとんど流れない。 のゲートとの接続点 Aに流れる定電流 i' aのほとんどがトランジスタ PT36およびトラン ジスタ NT38のゲートへ流れるため、電流 i' cは正の電流になる。その結果、トランジ スタ PT36が遮断状態、トランジスタ NT38が導通状態となるので、インバータ 135の 入力端子に電源電圧 Vssが入力される。その結果、インバータ 135は駆動電圧 Vdd の電圧を出力する。よって、クロック信号 GCK1のハイレベルの電圧を、駆動電圧 Vd dより低い電圧力も駆動電圧 Vddまで昇圧して出力信号 OUT1として出力する。
[0176] このようなレベルシフト動作により、レベルシフタ LSIは、クロック信号 GCK1のハイ レベルを、所定の電源電圧のハイレベルである駆動電圧 Vddに変換する。
[0177] 次に、レベルシフタ LSIに入力される制御信号 ENB1がハイレベルの場合、すなわ ちレベルシフタ LSIにおけるレベルシフト動作を停止させる場合について説明する。
[0178] この場合、トランジスタ PT31のゲートにはハイレベルが入力されるので、トランジス タ PT31は非導通状態となり、定電流源として働かない。また、トランジスタ PT32につ いても同様に、非導通状態になるため、定電流源トランジスタ PT32は定電流源とし て働かない。
[0179] 一方、トランジスタ NT32のゲートに入力される信号はハイレベルになるのでトラン ジスタ NT32は導通状態になり、トランジスタ NT31およびトランジスタ NT33のゲート に電源電圧 Vssが入力される。このため、トランジスタ NT31およびトランジスタ NT33 は非導通状態になる。
[0180] その結果、レベルシフタ LSIのレベルシフト機能(レベルシフト動作)は停止状態に なる。この時、トランジスタ PT31およびトランジスタ NT31は、共に非導通状態である ため、両トランジスタによって構成される直列回路には貫通電流 ilが存在しない。ま た、トランジスタ PT32およびトランジスタ NT33も共に非導通であるため、電流 i' bは ほぼ零となり、トランジスタ PT32およびトランジスタ NT33の直列回路にも貫通電流 i 2が存在しない。したがって、レベルシフタ LSIを停止状態とすることにより、電流 il および電流 i2が流れなくなるので、消費電力を削減できる。
[0181] また、レベルシフタ LSIにおいてそれぞれ制御信号 ENB1がハイレベルとなり、レ ベルシフタ LSIがレベルシフタとしての機能を停止している場合、出力制御部 30bに おけるインバータ 134はトランジスタ PT34のゲートにローレベルの信号を出力する。 これ〖こより、トランジスタ PT34は導通状態となる。また、トランジスタ NT37のゲートに はハイレベルの信号が入力されるので、トランジスタ NT37は導通状態となる。
[0182] ここで、レベルシフト動作を停止する前(制御信号 ENB1がローレベルからハイレべ ルに変わる前)のインバータ 135の出力信号 OUT1がハイレベルである場合、インバ ータ 135の入力端子に入力される信号 OBはローレベルとなって 、る(図 11参照)。こ のため、トランジスタ PT35は導通状態となり、トランジスタ NT36は遮断状態となる。 その結果、トランジスタ PT34および PT35が導通状態となるので、トランジスタ PT36 およびトランジスタ NT38のゲートには駆動電圧 Vddが入力される。したがって、トラ ンジスタ PT36が遮断状態、トランジスタ NT38が導通状態となり、インバータ 135の入 力端子に電源電圧 Vssが入力される。これにより、インバータ 135は駆動電圧 Vddを 有する出力信号 OUT1を出力する。したがって、レベルシフタ LSIの出力信号 OUT 1は、レベルシフト動作を停止する前の状態であるハイレベルに保持される。
[0183] 一方、レベルシフト動作を停止する前のインバータ 135の出力信号 OUT1がローレ ベルである場合、インバータ 135の入力端子に入力される信号 OBはハイレベルとな つている(図 11参照)。このため、トランジスタ PT35は遮断状態となり、トランジスタ N T36は導通状態となる。その結果、トランジスタ NT36および NT37が導通状態とな るので、トランジスタ PT36およびトランジスタ NT38のゲートには電源電圧 Vssが入 力される。したがって、トランジスタ PT36が導通状態、トランジスタ NT38が遮断態と
なり、インバータ 135の入力端子に駆動電圧 Vddが入力される。これにより、インバー タ 135は電源電圧 Vssを有する出力信号 OUT1を出力する。したがって、レベルシフ タ LSIの出力信号 OUT1は、レベルシフト動作を停止する前の状態であるローレべ ルに保持される。
[0184] したがって、レベルシフタ回路 1では、図 10に示したレベルシフタ LSIを用いる場 合でも、図 9に示したレベルシフタ LS 1を用 V、る場合と同様の動作を行うことができる
[0185] また、本実施形態では、ソースシフトレジスタ 20の出力信号 Sxがハイレベルになつ てから、ソースシフトレジスタ 20の出力信号 Syがハイレベルになるまでの期間につい て、レベルシフタ LSIのレベルシフト動作を停止させている力 これに限るものではな い。例えば、一方の信号または両方の信号がローレベルになるタイミングに基づいて レベルシフト動作の制御を行ってもよい。ソースシフトレジスタ 20の出力信号 Sxがハ ィレベルになつてから、ソースシフトレジスタ 20の出力信号 Syがハイレベルとなり、さ らにローレベルになるまでの期間について、レベルシフト動作を停止させてもよい。
[0186] また、本実施形態では、レベルシフタ LSIのレベルシフト動作を制御する制御信号 ENB1を、ソースシフトレジスタ 20の出力信号 Sxおよび Syに基づいて生成している 力 これに限るものではない。レベルシフト動作を停止させる期間を、クロック信号 GC K1の非アクティブ力 アクティブへの切り替えに対応するレベルシフト動作を行った 後、当該クロック信号 GCK 1のアクティブ力 非アクティブへの切り替えに対応するレ ベルシフトを行うまでの期間に、適切に設定することができる信号を用いることができ る。このような信号としては、クロック信号 GCK1の周波数と同等、または、クロック信 号 GCK1の周波数よりも早 、周波数の信号を用いることが好ま 、。
[0187] 例えば、クロック信号 GCK1のアクティブ期間に入力され、入力される順序 (または 信号レベル(ローレベルとハイレベル)が切り替わる順序)が決まって 、る 2種類の信 号を用いて制御信号 ENB1を生成してもよい。このような信号の 1つとして、例えば、 ソースシフトレジスタ 20に入力されるスタートパルス SSPを用いることができる。
[0188] あるいは、クロック信号 GCK1のアクティブ期間に複数回入力される(信号レベルが 複数回切り替わる) 1種類の信号を用いて制御信号 ENB1を生成することもできる。こ
の場合には、例えば、上記 1種類の信号の入力回数 (または信号レベルが切り替わる 回数)に基づ!、て制御信号 ENB1を生成すればょ 、。
[0189] また、本実施形態では、クロック信号 CK1を反転させずにレベルシフトしてレベルシ フタ LSIから出力している力 クロック信号をレベルシフトすると共に反転したものをレ ベルシフタから出力させる場合もある。その場合も当然ながら、クロック信号のハイレ ベルまたはローレベルを電源電圧のハイレベルまたはローレベルにレベルシフトする ことに該当するため、本発明の技術思想を適用することができる。
[0190] したがって、一般に、レベルシフタは、クロック信号ごとに備えられ、クロック信号の ハイレベルを所定の電源電圧のハイレベルおよびローレベルの一方のレベルに変換 すると共に、クロック信号のローレベルを上記電源電圧のハイレベルおよびローレべ ルの他方のレベルに変換するレベルシフト動作を行うものであればょ 、。以下の実施 の形態でも同様である。
[0191] また、レベルシフタ回路 1によれば、レベルシフタ LSIは、クロック信号 GCK1力 S口 一レベルであるときにレベルシフト動作を停止させる場合、オフセッタ部およびレベル シフト部に貫通電流を流して発生する電圧を用いることに替えて、電源電圧 Vssへの アクティブプルダウンによって発生する代替電圧を用いることにより、レベルシフト動 作によるクロック信号 GCK1の変換後レベルである電源電圧 Vssに替わる非ァクティ ブレベル (電源電圧 Vss)を生成して出力する。
[0192] 本実施形態では、上記非アクティブレベルを電源電圧 Vssとした力 レベルシフタ 回路 1の次段に接続される回路が動作しないようなレベルであればよい。また、代替 電圧を駆動電圧 Vddへのアクティブプルアップによって発生させても、それに合わせ てインバータの段数を替えれば、非アクティブレベルを得ることができる。
[0193] このような構成では、上記貫通電流が流れる替わりに、インバータ 132の入力段 MO Sトランジスタのゲートに対する充放電電流がトランジスタ NT35を流れ、これに伴う各 MOSトランジスタのスイッチングにおける各ゲートの充放電電流が流れる程度である ので、消費電力を削減しながら非アクティブ期間用のレベルを常に得ることができる。
[0194] また、本実施形態では、アクティブプルアップまたはアクティブプルダウンを行うの に、トランジスタ NT35のような能動素子を用いたが、これに限らず、このような能動素
子に替えて大きな抵抗値を有する抵抗を用いた駆動電圧 Vddへのプルアップまたは 電源電圧 Vssへのプルダウンを行うようにしても、同様の効果が得られる。
[0195] また、レベルシフタ回路 1によれば、レベルシフタ LSIは、レベルシフト部の貫通電 流が流れる回路として、ソースにクロック信号 GCK1が入力される MOSトランジスタで あるトランジスタ NT33を備えたスイッチング MOSトランジスタ構成の昇圧部を備えて いる。
[0196] この昇圧部は、レベルシフタ LSIのレベルシフト動作中に常時電流を導通させる電 流駆動型であって、クロック信号 CK1のハイレベルを、より高い電源電圧のハイレべ ルである駆動電圧 Vddに昇圧する。
[0197] トランジスタ NT33の閾値の大きさ力 入力されるクロック信号 GCK1の振幅より高 いような比較的特性の悪い MOSトランジスタであっても、このような昇圧部を備えるこ とにより、電源電圧のハイレベル(駆動電圧 Vdd)とローレベル(電源電圧 Vss)との電 位差よりも振幅の小さいクロック信号 GCK1を、クロック信号 GCK1のアクティブ期間 にのみレベルシフトすることが可能となる。
[0198] なお、昇圧部に限らず、クロック信号のローレベルをより低い電源電圧のローレベル に降圧する降圧部をそなえている場合や、昇圧部および降圧部の両方を備えている 場合にも同様のことが言える。
[0199] また、本実施形態では、ソースにクロック信号 GCK1が入力される MOSトランジスタ であるトランジスタ NT33を備えたスイッチング MOSトランジスタ構成の昇圧部を備え た構成について説明した力 これに限るものではない。例えば、ゲートにクロック信号 GCK1が入力される MOSトランジスタを備えたスイッチング MOSトランジスタ構成で 、レベルシフタ LSIのレベルシフト動作中に常時電流を導通させる電流駆動型の、ク ロック信号 GCK1のハイレベルおよびローレベルの一方をクロック信号 GCK1のハイ レベルより高い電源電圧のハイレベルに昇圧する昇圧部、および、クロック信号 GCK 1のハイレベルおよびローレベルの他方をクロック信号 GCK1のローレベルより低い 電源電圧のローレベルに降圧する降圧部の少なくとも一方を備えている構成としても よい。
[0200] この構成によれば、 MOSトランジスタの閾値の大きさ力 入力されるクロック信号の
振幅より高いような比較的特性の悪 ヽ MOSトランジスタであつても、電流駆動型の昇 圧部および降圧部の少なくとも一方を備えることにより、電源電圧のハイレベルとロー レベルとの電位差よりも振幅の小さ 、クロック信号を、アクティブ期間のみレベルシフ トすることが可能となる。
[0201] また、入力信号が MOSトランジスタのゲートに入力されるため、入力信号を入力す るための端子部に不要な電流の流出入阻止が可能である。
[0202] 〔実施形態 2〕
本発明の他の実施形態に力かるレベルシフタ回路について説明する。図 12は、本 実施形態に力かるレベルシフタ回路 lbの概略構成を示す回路ブロック図である。レ ベルシフタ回路 lbは、実施形態 1の図 2に示した表示装置 100におけるレベルシフ タ群 2に備えられ、ゲートドライノ へのクロック信号 GCK1および GCK2をレベルシ フトするものである。また、図 13は、レベルシフタ回路 lbにおけるタイミングチャートで ある。なお、特に断らない限り、実施形態 1で用いた部材および信号の符号と同一の 符号は、同一の機能を有し、同様の変形 (構成変更)が可能な部材および信号の符 号として扱い、その説明を省略する。
[0203] 本実施形態に力かるレベルシフタ回路 lbは、実施形態 1にかかるレベルシフタ回 路 1と同様、表示装置 100における走査信号線駆動用のゲートドライバの一部として 機能するものである。なお、レベルシフタ回路 lbを実装する位置は、実施形態 1にお けるレベルシフタ回路 1と同様、ゲートドライバ 4の外部であっても、内部であってもよ い。
[0204] 図 12に示すように、レベルシフタ回路 lbは、レベルシフタ制御回路 10b、レベルシ フタ LS1、レベルシフタ LS 2を備えている。なお、レベルシフタ LS2は、レベルシフタ LSIと同様の構成からなり、入力されたクロック信号 GCK2のハイレベルを、レベルシ フタ LS2の次段に接続される回路(図示せず)の駆動電圧 Vddまでレベルシフトして 昇圧し、出力信号 OUT2として出力する。ここで、クロック信号 GCK2のハイレベルは 、次段に接続される回路の駆動電圧 Vddよりも低いものとする。また、レベルシフタ L SI, LS2は、実施形態 1において図 9に示した構成であってもよぐあるいは図 10に 示した構成であってもよ ヽ。
[0205] なお、本実施形態において、クロック信号 GCK1, GCK2は、互いにハイレベル期 間が重ならない位相を有する 2種類のクロック信号であり、各クロック信号 GCK1, G CK2の各ハイレベル期間のデューティは(100 X 0. 5) %未満であるものとする。また 、各クロック信号 GCK1, GCK2のハイレベル期間は、各レベルシフタ LSI, LS2の 次段に接続される回路を動作させるアクティブ期間であり、各クロック信号 GCK1, G CK2のローレベル期間は、各レベルシフタ LSI, LS2の次段に接続される回路を動 作させない非アクティブ期間である。
[0206] レベルシフタ制御回路 10bは、ソースドライバ 3内に備えられたソースシフトレジスタ 20の出力信号 Sx, Sy、および、レベルシフタ LSI, LS2の出力信号 OUT1, OUT 2に基づいて、レベルシフタ LSI, LS2の動作を制御するための制御信号 ENB1, E NB2を生成する。
[0207] なお、レベルシフタ回路 lbでは、制御信号 ENB1, ENB2がハイレベルの場合に その制御信号に対応するレベルシフタ LSI, LS2のレベルシフト動作を停止させ、口 一レベルの場合にその制御信号に対応するレベルシフタ LSI, LS2をレベルシフト 動作させるようになつている。
[0208] 図 13のタイミングチャート中における斜線部は、レベルシフタ LSIまたはレベルシ フタ LS2がレベルシフト動作を停止している状態であることを示している。なお、レべ ルシフタ LS 1の出力信号 OUT1の波形中に示した斜線部は、レベルシフタ LS 1のレ ベルシフト動作の停止期間を示している。また、レベルシフタ LS2の出力信号 OUT2 の波形中に示した斜線部は、レベルシフタ LS2のレベルシフト動作の停止期間を示 している。
[0209] この図に示すように、レベルシフタ回路 lbでは、一方のレベルシフタに入力されるク ロック信号がアクティブである期間中、他方のレベルシフタのレベルシフト動作が停 止される。
[0210] さらに、アクティブのクロック信号が入力されているレベルシフタにおいても、ソース シフトレジスタ 20の出力信号 Sxがハイレベルになった後、ソースシフトレジスタ 20の 出力信号 Syがハイレベルになるまでの間、レベルシフト動作が停止される。なお、レ ベルシフト動作を停止する場合、そのレベルシフタの出力信号は、レベルシフト動作
を停止する前の出力状態に保持される。
[0211] ソースシフトレジスタ 20の構成、およびその出力信号 Sx, Syについては、実施形 態 1と同様である。
[0212] 図 14は、レベルシフタ制御回路 10bの構成を示すブロック図である。この図に示す ように、レベルシフタ制御回路 10bは、セットリセットフリップフロップ(SR— FF) 11、 N OR回路 12a、インバータ 13a、 NOR回路 12b、インバータ 13bを備えている。なお、 SR— FF11の構成は実施形態 1と同様である。
[0213] SR— FF11の出力信号 Qは、図 14に示すように、 NOR回路 12aにおける一方の 入力端子、および、 NOR回路 12bにおける一方の入力端子にそれぞれ入力される。
[0214] また、 NOR回路 12aにおける他方の入力端子にはレベルシフタ LS2の出力信号 O UT2が入力され、 NOR回路 12bにおける他方の入力端子にはレベルシフタ LSIの 出力信号 OUT1が入力される。
[0215] また、 NOR回路 12aの出力はインバータ 13aに入力されて反転され、制御信号 EN B1としてレベルシフタ LSIに出力される。さらに、 NOR回路 12bの出力はインバータ 13bに入力されて反転され、制御信号 ENB2としてレベルシフタ LS2に出力される。
[0216] これにより、レべノレシフタ LSI, LS2の一方がアクティブの期間中(OUT1, OUT2 の一方がハイレベルの期間中)は、他方のレベルシフタの制御信号を生成するため の NOR回路にハイレベルの信号が入力されるので、図 13に示したように、上記他方 のレベルシフタの制御信号 ENB1または ENB2がハイレベルとなる。つまり、 NOR回 路 12a, 12bは、他方のレベルシフタのアクティブ期間(出力信号がハイレベルの期 間)を検出するアクティブ期間検出手段として機能する。
[0217] また、ソースシフトレジスタ 20の出力信号 Sxが入力された後、ソースシフトレジスタ 2 0の出力信号 Syが入力されるまでの間、 SR— FF11の出力信号 Qがハイレベルとな るので、制御信号 ENBl, ENB2は共にハイレベルとなる。すなわち、非アクティブの クロック信号が入力されているレベルシフタだけでなぐアクティブのクロック信号が入 力されて!、るレベルシフタについても、その制御信号がハイレベルとなる。
[0218] レベルシフタ LS2は、レベルシフタ LSIと同様の構成からなり、その動作も同様で ある。ただし、レベルシフタ LS2におけるトランジスタ PT31, PT32, NT32のゲート、
インバータ 131の入力端子、 NAND回路 31の一方の入力端子には、制御信 ENB1 ではなく制御信号 ENB2が入力される。また、トランジスタ NT33のソースには、クロッ ク信号 GCK1ではなくクロック信号 GCK2が入力される。そして、レベルシフタ LS2は 、出力信号 OUT2を出力する。
[0219] 以上のように、レベルシフタ回路 lbでは、各レベルシフタ LSI, LS2の一方がハイ レベルの信号を出力している期間中、他方のレベルシフタがレベルシフト動作を停止 する。したがって、入力されたクロック信号を異なるレベルに変換するレベルシフト動 作が不要な他方のレベルシフタの非アクティブ期間において、消費電力に非常に大 きな割合を占める、オフセッタ部およびレベルシフト部の貫通電流による MOSトラン ジスタのチャネル抵抗や配線抵抗での消費電力を削減することができる。その結果、 レベルシフタ回路 lbの消費電力は大幅に低減されたものとなる。
[0220] さらに、アクティブ期間のクロック信号が入力されているレベルシフタにおいても、ソ ースシフトレジスタ 20の出力信号 Sxがハイレベルになった後、ソースシフトレジスタ 2 0の出力信号 Syがハイレベルになるまでの間、レベルシフト動作が停止される。
[0221] これにより、レベルシフタ回路 lbにおける消費電力をさらに削減することができる。
[0222] また、レベルシフタ回路 lbは、レベルシフト動作を停止させる場合に、レベルシフタ LSI, LS2の出力信号 OUT1, OUT2を、レベルシフト動作を停止させる前の状態 に保持する出力制御部 30を、レベルシフタ LSI, LS2にそれぞれ備えている。つまり 、レベルシフト動作を停止させる場合に、レベルシフタ LSI, LS2に入力されるクロッ ク信号がローレベルであってもハイレベルであっても、レベルシフタ LSI, LS2の出 力信号 OUT1, OUT2を、それぞれのレベルシフタにおけるレベルシフト動作を停 止させる前の状態に保持する。
[0223] これにより、レベルシフタ回路 lbでは、消費電力を大幅に削減するとともに、レベル シフタ LS 1 , LS 2の次段に接続される回路を適切かつ安定して駆動することができる
[0224] なお、本実施形態では、 2種類のクロック信号 GCK1, GCK2として、互いにハイレ ベル期間が重ならない位相を有する信号を用いる場合について説明したが、これに 限らず、互いにローレベル期間が重ならな 、位相を有する 2種類のクロック信号であ
つても、互いにハイレベル期間が重ならない位相および互いにローレベル期間が重 ならな 、位相の両方を有する 2種類のクロック信号であっても、本発明の技術思想を 適用することができる。
[0225] また、本実施形態においては、各クロック信号 GCK1, GCK2を反転させずにレべ ルシフトして各レベルシフタ LSI 'LS2から出力している力 クロック信号をレベルシ フトすると共に反転したものをレベルシフタから出力させる場合もある。
[0226] その場合も当然ながら、クロック信号のハイレベルまたはローレベルを電源電圧の ハイレベルまたはローレベルにレベルシフトすることに該当するため、本発明の技術 思想を適用することができる。
[0227] したがって、一般に、レベルシフタは、クロック信号ごとに備えられ、クロック信号の ハイレベルを所定の電源電圧のハイレベルおよびローレベルの一方のレベルに変換 すると共に、クロック信号のローレベルを上記電源電圧のハイレベルおよびローレべ ルの他方のレベルに変換するレベルシフト動作を行うものであればょ 、。以下の実施 の形態でも同様である。
[0228] また、レベルシフタ回路 lbによれば、各レベルシフタ LSI 'LS2のそれぞれは、入 力されるクロック信号 GCK1, GCK2の非アクティブ期間のうちの他方のクロック信号 のアクティブ期間にあたる特定期間に、オフセッタ部およびレベルシフト部に貫通電 流を流して発生する電圧を用いることに替えて、電源電圧 Vssへのアクティブブルダ ゥンによって発生する代替電圧を用いることにより、レベルシフト動作によるクロック信 号 CK1.CK2の変換後レベルである電源電圧 Vssに替わる非アクティブレベル(電 源電圧 Vss)を生成して出力する。
[0229] 上記非アクティブレベルはここでは電源電圧 Vssとした力 レベルシフタ回路 lbの 次段の回路が動作しないようなレベルであればよい。また、代替電圧を駆動電圧 Vd dへのアクティブプルアップによって発生させても、それに合わせてインバータの段数 を替えれば、非アクティブレベルを得ることができる。
[0230] このような構成では、上記貫通電流が流れる替わりに、インバータ 132の入力段 MO Sトランジスタのゲートに対する充放電電流がトランジスタ NT35を流れ、これに伴う各 MOSトランジスタのスイッチングにおける各ゲートの充放電電流が流れる程度である
ので、消費電力を削減しながら非アクティブ期間用のレベルを常に得ることができる。
[0231] また、アクティブプルアップまたはアクティブプルダウンを行うのに、トランジスタ NT 35のような能動素子を用いたが、これに限らず、このような能動素子に替えて大きな 抵抗値を有する抵抗を用いた駆動電圧 Vddへのプルアップまたは電源電圧 Vssへ のプルダウンを行うようにしても、同様の効果が得られる。
[0232] また、レベルシフタ回路 lbによれば、各クロック信号 GCKl, GCK2の互いに重な らないハイレベル期間のデューティは(100 X 0. 5) %未満であり、 2種類の各クロック 信号 GCKl, GCK2のハイレベル期間どうしが互いに重なることはあり得ないので、 必要に応じて自由に各クロック信号 GCKl, GCK2のアクティブ期間を設定してレべ ルシフト動作を行うことができる。 2種類のクロック信号が互いに重ならないローレベル 期間を有していてそのデューティが(100 X 0. 5) %未満である場合にも同様のこと が言える。
[0233] また、レベルシフタ回路 lbによれば、各レベルシフタ LSI, LS2はそれぞれ、オフ セッタ部およびレベルシフト部の貫通電流が流れる回路として、ソースにクロック信号 GCKl, GCK2が入力される MOSトランジスタであるトランジスタ NT33を備えたスィ ツチング MOSトランジスタ構成の昇圧部を備えて 、る。
[0234] この昇圧部は、各レベルシフタ LSI, LS2のレベルシフト動作中に常時電流を導通 させる電流駆動型であって、各クロック信号 CK1, CK2のハイレベルを、より高い電 源電圧のハイレベルである駆動電圧 Vddに昇圧する。
[0235] トランジスタ NT33の閾値の大きさが、入力される各クロック信号 GCKl, GCK2の 振幅より高いような比較的特性の悪い MOSトランジスタであっても、このような昇圧部 を備えることにより、電源電圧のハイレベル(駆動電圧 Vdd)とローレベル(電源電圧 Vss)との電位差よりも振幅の小さい各クロック信号 GCKl, GCK2を、各クロック信号 GCKl, GCK2のアクティブ期間にのみレベルシフトすることが可能となる。
[0236] なお、昇圧部に限らず、クロック信号のローレベルをより低い電源電圧のローレベル に降圧する降圧部をそなえている場合や、昇圧部および降圧部の両方を備えている 場合にも同様のことが言える。
[0237] また、レベルシフタ回路 lbによれば、各クロック信号 GCKl, GCK2の互いに重な
らないハイレベル期間は、各クロック信号 GCK1, GCK2のアクティブ期間である。そ して、各レベルシフタ LSI, LS2では、他方のレベルシフタに入力されるクロック信号 の各アクティブ期間に、各クロック信号 GCK1, GCK2に対するレベルシフト動作を 停止する。
[0238] したがって、この期間における、ソースシフトレジスタ 20の出力信号 Sxがハイレベル になる前、および、ソースシフトレジスタ 20の出力信号 Syがハイレベルからローレべ ルになった後には、ハイレベルのクロック信号が入力されているレベルシフタのみが レベルシフト動作状態となる。
[0239] また、本実施形態では、一方のレベルシフタに入力されるクロック信号がアクティブ である場合に他方のレベルシフタにおけるレベルシフト動作を停止させ、ソースシフト レジスタの出力信号 Sxが入力された後、ソースシフトレジスタ 20の出力信号 Syが入 力されるまでの期間、上記一方のレベルシフタのレベルシフト動作を停止させるレべ ルシフタ回路 lbについて説明した力 レベルシフタ回路 lbの構成はこれに限るもの ではない。
[0240] 例えば、レベルシフタ LSI, LS2のレベルシフト動作の制御を、ソースシフトレジス タ 20の出力信号 Sxおよび Syのみに基づいて行ってもよい。この場合、例えば、レべ ルシフタ回路 lbにおけるレベルシフタ制御回路 10bの構成を、図 15に示すレベルシ フタ制御回路 10cのように変更すればよい。すなわち、 SR— FF11の出力信号 Qを、 レベルシフタ LSI, LS2のレベルシフト動作を制御する制御信号 ENB1, ENB2とし て各レベルシフタ LSI, LS2に出力すればよい。
[0241] この場合のタイミングチャートを図 16に示す。この図に示すように、レベルシフタ LS 1, LS2では、入力されるクロック信号 GCK1, GCK2がアクティブであるか非ァクティ ブであるかにかかわらず、ソースシフトレジスタ 20の出力信号 Sxがハイレベルになつ た後、ソースシフトレジスタ 20の出力信号 Syがハイレベルになるまでの期間について 、レベルシフト動作が停止される。
[0242] また、レベルシフタ LSI, LS2の一方にアクティブのクロック信号が入力されている 期間であって、かつ、ソースシフトレジスタ 20の出力信号 Sxがハイレベルになった後 、ソースシフトレジスタ 20の出力信号 Syがハイレベルになるまでの期間について、他
方のレベルシフタのレベルシフト動作を停止する構成としてもよい。
[0243] この場合、例えば、レベルシフタ回路 lbにおけるレベルシフタ制御回路 10bの構成 を、図 17に示すレベルシフタ制御回路 lOdのように変更すればよい。すなわち、レべ ルシフタ制御回路 10bにおける NOR回路 12aを NAND回路 14aに置き換え、 NOR 回路 12bを NAND回路 14bに置き換えればよ!/、。
[0244] この構成では、図 18に示すように、 SR— FF11の出力信号 Qと、レベルシフタ LS2 の出力信号 OUT2とが、共にハイレベルの場合に、レベルシフタ LSIのレベルシフト 動作を制御する制御信号 ENB1がハイレベルとなり、レベルシフタ LSIのレベルシフ ト動作が停止される。また、 SR— FF11の出力信号 Qと、レベルシフタ LSIの出力信 号 OUT1と力 共にハイレベルの場合に、レベルシフタ LS2のレベルシフト動作を制 御する制御信号 ENB2がハイレベルとなり、レベルシフタ LS2のレベルシフト動作が 停止される。
[0245] また、アクティブのクロック信号が入力されているレベルシフタにおける、ソースシフ トレジスタ 20の出力信号 Sxがハイレベルになった後、ソースシフトレジスタ 20の出力 信号 Syがハイレベルになるまでの期間について、レベルシフト動作を停止する構成 としてちよい。
[0246] この場合、図 19に示すように、図 17のレベルシフタ制御回路 10dにおける NAND 回路 14aの各入力端子に SR— FF11の出力信号 Qとレベルシフタ LSIの出力信号 OUT1とを入力し、 NAND回路 14bの各入力端子に SR— FF11の出力信号 Qとレ ベルシフタ LS2の出力信号 OUT2とを入力すればよ!、。
[0247] この構成では、図 20に示すように、 SR— FF11の出力信号 Qと、レベルシフタ LSI の出力信号 OUT1とが、共にハイレベルの場合に、レベルシフタ LSIのレベルシフト 動作を制御する制御信号 ENB1がハイレベルとなり、レベルシフタ LSIのレベルシフ ト動作が停止される。また、 SR— FF11の出力信号 Qと、レベルシフタ LS2の出力信 号 OUT2と力 共にハイレベルの場合に、レベルシフタ LS2のレベルシフト動作を制 御する制御信号 ENB2がハイレベルとなり、レベルシフタ LS2のレベルシフト動作が 停止される。
[0248] また、本実施形態では、ソースシフトレジスタ 20の出力信号 Sxがハイレベルになつ
てから、ソースシフトレジスタ 20の出力信号 Syがハイレベルになるまでの期間につい て、レベルシフタ LSIのレベルシフト動作を停止させている力 これに限るものではな い。例えば、信号 Sx, Syがハイレベルになるタイミングに基づいてレベルシフト動作 を制御する構成に限らず、一方の信号または両方の信号がローレベルになるタイミン グに基づ 、てレベルシフト動作の制御を行ってもよ 、。
[0249] また、本実施形態では、レベルシフタ LSIのレベルシフト動作を制御する制御信号 ENB1, ENB2を、ソースシフトレジスタ 20の出力信号 Sxおよび Syに基づいて生成 しているが、これに限るものではない。
[0250] 例えば、クロック信号 GCK1のアクティブ期間に入力され、入力される順序 (または 信号レベル(ローレベルとハイレベル)が切り替わる順序)が決まって 、る 2種類の信 号を用いて制御信号 ENB1, ENB2を生成してもよい。このような信号の 1つとして、 例えば、ソースシフトレジスタ 20に入力されるスタートパルス SSPを用いることができ る。
[0251] あるいは、クロック信号 GCK1のアクティブ期間に複数回入力される(信号レベルが 複数回切り替わる) 1種類の信号を用いて制御信号 ENB1を生成することもできる。こ の場合には、例えば、上記 1種類の信号の入力回数 (または信号レベルが切り替わる 回数)に基づ!、て制御信号 ENB1を生成すればょ 、。
[0252] 〔実施形態 3〕
本発明のさらに他の実施形態について説明する。なお、特に断らない限り、実施形 態 1および 2で用いた部材および信号の符号と同一の符号は、同一の機能を有し、 同様の変形 (構成変更)が可能な部材および信号の符号として扱い、その説明を省 略する。
[0253] 図 21は、本実施形態に力かるレベルシフタ回路 lcの概略構成を示す回路ブロック 図である。レベルシフタ回路 lcは、例えば実施形態 1の図 2に示した表示装置 100に おけるレベルシフタ群 2に備えられ、ゲートドライバ 4へのクロック信号 GCK1, GCK2 , · · · , GCKn (nは 2以上の整数)をレベルシフトするものである。すなわち、実施形 態 2では 2つのレベルシフタ LSI, LS2を備えたレベルシフタ回路 lbについて説明し た力 本実施形態では、この図に示すように、さらに多数 (n個)のレベルシフタ LSI,
LS2, · · ·, Lsnを備えたレベルシフタ回路 lcについて説明する。なお、各レベルシ フタ LSI, LS2, ···, Lsnの構成は実施形態 1に記載したレベルシフタ LSIと同様 である。また、図 2ではクロック信号 GCK1, GCK2しか図示していないが、ゲートドラ ィバ 4には、 n個のクロック信号 GCK1, GCK2, ···, GCKnが入力されるものとする
[0254] また、 nは 2以上の整数であって、各レベルシフタ LSI, LS2, · · ·, LSnはそれぞ れ、各クロック信号 GCK1, GCK2, · · ·, GCKnのハイレベルをレベルシフトし、次 段に接続される回路の駆動電圧 Vddよりも低 ヽ電圧から、上記駆動電圧 Vddまで昇 圧して各出力信号 OUT1, OUT2, ···, OUTnとして出力するものである。
[0255] また、各クロック信号 CK1, CK2, · · ·, CKnは、互いにハイレベル期間が重ならな い位相を有する n種類のクロック信号であり、各クロック信号 CK1, CK2, ···, CKn の各ハイレベル期間のデューティは(100 X lZn)%未満であるものとする。また、各 クロック信号 GCK1, GCK2, ···, GCKnのハイレベル期間は、各レベルシフタ LSI , LS2, ···, LSnの次段に接続される回路を動作させるアクティブ期間であり、各ク ロック信号のローレベル期間は、各レベルシフタの次段に接続される回路を動作させ な 、非アクティブ期間である。
[0256] また、レベルシフタ回路 lcを実装する位置は、実施形態 1および 2におけるレベル シフタ回路 1および lbと同様、ゲートドライバ 4の外部であっても、内部であってもよい
[0257] レベルシフタ制御回路 10fは、ソースドライバ 3内に備えられたソースシフトレジスタ 20の出力信号 Sx, Sy、および、レベルシフタ LSI, LS2, ·· 'LSnの出力信号 OUT 1, OUT2, ···, OUTnに基づいて、レベルシフタ LSI, LS2, ·· 'LSnの動作を制 御するための制御信号 ENB1, ENB2, ···, ENBnを生成する。
[0258] また、レベルシフタ回路 lcでは、制御信号 ENB1, ENB2, · · ·ΕΝΒηがハイレべ ルの場合にその制御信号に対応するレベルシフタ LSI, LS2, ···, LSnのレベルシ フト動作を停止させ、ローレベルの場合にその制御信号に対応するレベルシフタをレ ベルシフト動作させるようになって!/、る。
[0259] 図 22は、レベルシフタ制御回路 10fの構成を示すブロック図である。この図に示す
ように、レベルシフタ制御回路 lOfは、セットリセットフリップフロップ(SR—FF) 11、 N OR回路 15 , 15 , · · ·, 15、 NOR回路 16 , 16 , · · ·, 16、インバータ 17 , 17 ,
1 2 n 1 2 n 1 2
···, 17、 NOR回路 18を備えている。
[0260] 各 NOR回路 15 , 15 , ···, 15における一方の入力端子には、各レベルシフタ L
1 2 n
SI, LS2, ···, LSnの出力信号 OUT1, OUT2, ···, OUTnがそれぞれ入力され る。これにより、各 NOR回路 15 , 15 , ···, 15は、各レベルシフタ LSI, LS2, ···
1 2 n
, LSnのアクティブ期間を検出するアクティブ期間検出手段として機能する。
[0261] また、各レベルシフタ LSI, LS2, ···, LSnの出力信号 OUT1, OUT2, ···, O UTnは、 η端子の NOR回路 18における各入力端子にそれぞれ入力されている。そ して、この NOR回路 18の出力信号 SOUTは、各 NOR回路 15 , 15 , ···, 15に
1 2 n おける他方の入力端子に入力される。
[0262] 各 NOR回路 15 , 15 , ···, 15における出力端子は、各 NOR回路 16 , 16 , ··
1 2 n 1 2
·, 16における一方の入力端子にそれぞれ接続されている。そして、各 NOR回路 1 6 , 16 , ···, 16における他方の入力端子には、 SR—FF11の出力信号 Qが入力
1 2 n
される。
[0263] また、各 NOR回路 16 , 16 , ···, 16における出力端子は、各インバータ 17 , 17
, ···, 17の入力端子にそれぞれ接続されている。そして、各インバータ 17 , 17 ,
2 n 1 2
···, 17の出力端子から出力される制御信号 ENB1, ENB2, ···, ENBnは、図 2 1に示したよう〖こ、各レベルシフタ LSI, LS2, · · ·, LSnにそれぞれ入力される。
[0264] 図 23は、レベルシフタ回路 lcにおけるタイミングチャートである。この図に示すよう に、レベルシフタ回路 lcでは、上記の構成により、 1つのレベルシフタに入力されるク ロック信号がハイレベル(アクティブ)である期間、その他のレベルシフタのレベルシフ ト動作が停止される。また、アクティブのクロック信号が入力されているレベルシフタに ついては、ソースシフトレジスタ 20の出力信号 Sxがハイレベルになった後、ソースシ フトレジスタ 20の出力信号 Syがハイレベルになるまでの期間、レベルシフト動作が停 止される。
[0265] また、各レベルシフタ LSI, LS2, · · ·, LSnの出力信号は、実施形態 1および 2と 同様、レベルシフト動作を停止させる場合に、レベルシフト動作停止前の状態に保持
される。このため、レベルシフタ回路 lcでは、消費電力を大幅に削減するとともに、各 レベルシフタ LSI, LS2, ···, LSnの次段に接続される回路を適切かつ安定して駆 動することができる。
[0266] なお、本実施形態では、 1つのレベルシフタに入力されるクロック信号がハイレベル
(アクティブ)である期間、その他のレベルシフタのレベルシフト動作が停止され、また 、アクティブのクロック信号が入力されているレベルシフタについては、ソースシフトレ ジスタ 20の出力信号 Sxがハイレベルになった後、ソースシフトレジスタ 20の出力信 号 Syがハイレベルになるまでの期間、レベルシフト動作が停止されるものとした力 こ れに限るものではない。
[0267] 例えば、各レベルシフタ LSI, LS2, · · ·, LSnのレベルシフト動作の制御を、ソー スシフトレジスタ 20の出力信号 Sxおよび Syのみに基づいて行ってもよい。この場合 、例えば、レベルシフタ回路 lcにおけるレベルシフタ制御回路 10fの構成を、図 24 に示すレベルシフタ制御回路 10gのように変更すればよ!、。
[0268] すなわち、 SR— FF11の出力信号 Qを、各レベルシフタ LSI, LS2, · · ·, LSnに、 制御信号 ENB1, ENB2, ···, ENBnとしてそれぞれ出力すればよい。
[0269] これにより、図 25に示すように、ソースシフトレジスタ 20の出力信号 Sxがハイレベル になった後、ソースシフトレジスタ 20の出力信号 Syがハイレベルになるまでの期間に ついて、各レベルシフタ LSI, LS2, ···, LSnのレベルシフト動作を停止させること ができる。
[0270] また、レベルシフタ回路 lcにおけるレベルシフタ制御回路 10fの構成を、図 26に示 すレベルシフタ制御回路 10hのように変更してもよ!/、。
[0271] この図に示すように、レベルシフタ制御回路 10hは、 SR— FF11、 NAND回路 19
, 19 , ···, 19、インバータ 17 , 17 , ···, 17を備えている。
2 n 1 2 n
[0272] 各 NAND回路 19 , 19 , ···, 19における一方の入力端子には、 SR—FF11の
1 2 n
出力信号 Qが入力されている。また、各 NAND回路 19 , 19 , ···, 19における他
1 2 n 方の入力端子には、各レベルシフタ LSI, LS2, ···, LSnの出力信号 OUT1, OU T2, ···, OUTnがそれぞれ入力されている。
[0273] そして、各 NAND回路 19 , 19 , ···, 19の出力端子は、各インバータ 17 , 17
, ···, 17^入力端子にそれぞれ接続されている。
[0274] さらに、各インバータ 17 , 17 , ···, 17の出力端子から出力される制御信号 ΕΝΒ
1 2 η
1, ΕΝΒ2, ···, ΕΝΒηが、レべノレシフタ LSI, LS2, ···, LSnにそれぞれ入力され る。
[0275] このような構成からなるレベルシフタ回路では、図 27のタイミングチャートに示すよう に、アクティブのクロック信号が入力されているレベルシフタにおいて、ソースシフトレ ジスタ 20の出力信号 Sxのハイレベルがレベルシフタ制御回路 10hに入力された後、 ソースシフトレジスタ 20の出力信号 Syのハイレベルがレベルシフタ制御回路 10hに 入力されるまでの期間、そのレベルシフタのレベルシフト動作が停止される。
[0276] また、レベルシフタ回路 lcにおけるレベルシフタ制御回路 10fの構成を、図 28に示 すレベルシフタ制御回路 10iのように変更してもよ!/、。
[0277] この図に示すように、レベルシフタ制御回路 10iは、レベルシフタ制御回路 10fにお ける NOR回路 16 , 16 , ···, 16を、 NAND回路 16 ', 16 ', ···, 16,のそれぞ
1 2 n 1 2 n れ置き換えた構成である。すなわち、レベルシフタ制御回路 10iは、 SR— FF11、 N OR回路 15 , 15 , ···, 15、 NAND回路 16,, 16,, ···, 16,、インバータ 17 ,
1 2 n 1 2 n 1
17 , ···, 17、 NOR回路 18を備えている。
2 n
[0278] 各 NOR回路 15 , 15 , ···, 15における一方の入力端子には、各レベルシフタ L
1 2 n
SI, LS2, ···, LSnの出力信号 OUTl, OUT2, ···, OUTnがそれぞれ入力され る。これにより、各 NOR回路 15 , 15 , ···, 15は、各レベルシフタ LSI, LS2, ···
1 2 n
, LSnのアクティブ期間を検出するアクティブ期間検出手段として機能する。
[0279] また、各レベルシフタ LSI, LS2, ···, LSnの出力信号 OUTl, OUT2, ···, O UTnは、 η端子の NOR回路 18における各入力端子にそれぞれ入力されている。そ して、この NOR回路 18の出力信号 SOUTは、各 NOR回路 15 , 15 , ···, 15に
1 2 n おける他方の入力端子に入力される。
[0280] 各 NOR回路 15 , 15 , ···, 15における出力端子は、各 NAND回路 16 ', 16,
1 2 n 1 2
, ···, 16,における一方の入力端子にそれぞれ接続されている。そして、各 NAND 回路 16 ', 16 ', ···, 16,における他方の入力端子には、 SR— FF11の出力信
1 2 n
号 Qが入力される。
[0281] また、各 NAND回路 16 ' , 16 ' , · · · , 16,における出力端子は、各インバータ 1
1 2 η
7 , 17 , · · · , 17の入力端子にそれぞれ接続されている。そして、各インバータ 17 , 17 , · · · , 17の出力端子から出力される制御信号 ENB1, ΕΝΒ2, · · · , ΕΝΒη
2 η
は、各レベルシフタ LSI, LS2, · · · , LSnにそれぞれ入力される。
[0282] このような構成からなるレベルシフタ回路では、図 29のタイミングチャートに示すよう に、 1つのレベルシフタにアクティブのクロック信号が入力されている期間であって、ソ ースシフトレジスタ 20の出力信号 Sxのハイレベルがレベルシフタ制御回路 10iに入 力された後、ソースシフトレジスタ 20の出力信号 Syのハイレベルがレベルシフタ制御 回路 10iに入力されるまでの期間、他のレベルシフタのレベルシフト動作が停止され る。
[0283] 〔実施形態 4〕
本発明のさらに他の実施形態について説明する。なお、特に断らない限り、実施形 態 1〜3で用いた部材および信号の符号と同一の符号は、同一の機能を有し、同様 の変形 (構成変更)が可能な部材および信号の符号として扱い、その説明を省略す る。
[0284] 上記した各実施形態では、シフト動作が特定の一方向にのみ行われるソースシフト レジスタ 20の出力信号 Sx, Syを用いてレベルシフタ回路におけるレベルシフト動作 を制御する構成について説明した。これに対して、本実施形態では、シフト方向が順 方向および逆方向の両方向に切り替えられる双方向ソースシフトレジスタの出力信号 Sx, Syを用いる構成について説明する。
[0285] なお、本実施形態では、双方向ソースシフトレジスタを実施形態 1で説明したレべ ルシフタ回路 1を用いる構成に適用する場合について説明するが、これに限らず、上 記各実施形態で説明した 、ずれのレベルシフタ回路を用いる構成にっ 、ても適用で きる。
[0286] 図 30は、本実施形態に力かるレベルシフタ回路とともに表示装置 100に備えられる 双方向ソースシフトレジスタ(ソースシフトレジスタ) 20bのブロック図である。この図に 示すように、双方向ソースシフトレジスタ 20bには、制御回路 2から、スタートパルス信 号 SSP、クロック信号 SCKにカ卩えて、シフト方向制御信号 LR, LRBが入力される。こ
こで、シフト方向制御信号 LRBは、シフト方向制御信号 LRの反転信号である。
[0287] 図 31は、双方向ソースシフトレジスタ 20bのブロック図である。この図に示すように、 双方向ソースシフトレジスタ 20bは、インバータ 121と、複数段のフリップフロップ FF1
, FF2, · · · , FFm- 1, FFmと、スィッチ SW1〜SW6とを備えている。
[0288] 奇数段のフリップフロップには基準クロック信号 SCKが入力され、偶数段のフリップ フロップにはインバータ 121によって基準クロック信号 SCKが反転された信号が入力 される。
[0289] また、初段のフリップフロップ FF1は、スィッチ SW1を介して、スタートパルス信号 S SPの入力端子に接続されている。スィッチ SW1には、シフト方向制御信号 LRが入 力されており、シフト方向制御信号 LRがハイレベル (High)の時に開いて、初段のフ リップフロップ FF1にスタートパルス信号 SSPが入力される。
[0290] そして、シフト方向制御信号 LRがハイレベルの場合には、 2段目以降のフリップフ ロップ(フリップフロップ FF2, FF3, · · · , FFm)にはその前段のフリップフロップの出 力信号が入力される。
[0291] これにより、基準クロック信号 SCKおよびスタートパルス信号 SSPによって、ソース シフトレジスタ 20の順方向のシフト動作が開始され、各段のフリップフロップ FF1〜F Fmから出力信号 SI〜Smが順次出力される。
[0292] 一方、最終段のフリップフロップ FFmは、スィッチ SW2を介して、スタートパルス信 号 SSPの入力端子に接続されている。スィッチ SW2には、シフト方向制御信号 LRB が入力されており、シフト方向制御信号 LRBがハイレベルの時 (シフト方向制御信号 LRがローレベルの時)に開いて、最終段のフリップフロップ FFmにスタートパルス信 号 SSPが入力される。
[0293] そして、シフト方向制御信号 LRBがハイレベルの場合には、フリップフロップ FFm の出力信号がフリップフロップ FFm— 1に入力され、以降、各フリップフロップ FFm— 1, · · · , FF2からの出力信号が、それぞれの前段のフリップフロップに入力される。
[0294] これにより、基準クロック信号 SCKおよびスタートパルス信号 SSPによって、ソース シフトレジスタ 20の逆方向のシフト動作が開始され、各段のフリップフロップ FFm〜F F1から出力信号 Sn!〜 SIが順次出力される。
[0295] また、初段のフリップフロップ FF1の出力端子は、スィッチ SW3および SW4の入力 端子に接続されている。そして、スィッチ SW3の出力端子はレベルシフタ回路 1にお ける信号 Sxの入力端子に接続され、スィッチ SW4の出力端子はレベルシフタ回路 1 における信号 Syの入力端子に接続されている。また、スィッチ SW3にはシフト方向 制御信号 LRが入力され、スィッチ SW4にはシフト方向制御信号 LRBが入力されて いる。
[0296] また、最終段のフリップフロップ FFmの出力端子は、スィッチ SW5および SW6の入 力端子に接続されている。そして、スィッチ SW5の出力端子はレベルシフタ回路 1に おける信号 Sxの入力端子に接続され、スィッチ SW6の出力端子はレベルシフタ回 路 1における信号 Syの入力端子に接続されている。また、スィッチ SW5にはシフト方 向制御信号 LRBが入力され、スィッチ SW6にはシフト方向制御信号 LRが入力され ている。
[0297] そして、各スィッチ SW3〜SW6は、入力されたシフト方向制御信号 LRまたは LRB がハイレベルの場合に開き、ローレベル (Low)のときに閉じるようになって!/、る。
[0298] これにより、双方向ソースシフトレジスタ 20bのシフト動作が順方向の場合(シフト方 向制御信号 LRがハイレベル、シフト方向制御信号 LRBがローレベルの場合)に、ス イッチ SW3および SW4が開き、スィッチ SW6および SW5が閉じる。その結果、シフト 方向が順方向の場合には、初段のフリップフロップ FF1の出力信号 S1がレベルシフ タ回路 1への出力信号 Sxとして出力され、最終段のフリップフロップ FFmの出力信 号 Smがレベルシフタ回路 1への出力信号 Syとして出力される。
[0299] 一方、双方向ソースシフトレジスタ 20bのシフト動作が逆方向の場合 (シフト方向制 御信号 LRがローレベル、シフト方向制御信号 LRBがハイレベルの場合)に、スィッチ SW6および SW5が開き、スィッチ SW3および SW4が閉じる。その結果、シフト方向 が逆方向の場合には、最終段のフリップフロップ FFmの出力信号 Smがレベルシフタ 回路 1への出力信号 Sxとして出力され、初段のフリップフロップ FF1の出力信号 S1 力 Sレベルシフタ回路 1への出力信号 Syとして出力される。
[0300] これにより、出力信号 Sxおよび Syがハイレベルになるタイミングは、常に出力信号 Sxの方力 S早くなる。したがって、レベルシフタ回路 1において、レベルシフト動作を適
切に制御することができる。
[0301] なお、上記の説明では、初段のフリップフロップ FF1の出力信号 S1と、最終段のフ リップフロップ FFmの出力信号 Smとを用いて、レベルシフタ回路 1への出力信号 Sx , Syを生成する場合について説明した力 これに限るものではない。各段のフリップ フロップの出力信号 Sl〜Smのうち、任意の 2段の出力信号を用いることができる。た だし、レベルシフタ回路 1へ出力する出力信号 Sx, Syのハイレベルになるタイミング を、 Sxの方が Syよりも早くなるようにする必要がある。
[0302] また、上記の説明のように、初段のフリップフロップ FF1の出力信号 S1と、最終段の フリップフロップ FFmの出力信号 Smとを用いて、レベルシフタ回路 1への出力信号 S X, Syを生成することにより、出力信号 Sxと出力信号 Syとの間隔をより大きくできる。 その結果、レベルシフタ回路 1においてレベルシフト動作を停止させる期間を長くす ることができるので、レベルシフタ回路 1における低消費電力化の効果がより大きくな る。
[0303] 〔実施形態 5〕
本発明のさらに他の実施形態について説明する。なお、特に断らない限り、実施形 態 1〜4で用いた部材および信号の符号と同一の符号は、同一の機能を有し、同様 の変形 (構成変更)が可能な部材および信号の符号として扱い、その説明を省略す る。
[0304] 上記した各実施形態では、ソースシフトレジスタを備えた表示装置 100に本発明の レベルシフタ回路を備える構成について説明した。これに対して、本実施形態では、 本発明のレベルシフタ回路を SSD (ソース ·シェアド 'ドライビング)回路を用いた表示 装置に適用する場合について説明する。
[0305] 図 32は、本実施形態に力かるレベルシフタ回路 Idのブロック図である。また、図 33 は、このレベルシフタ回路 Idを備えたマトリクス型液晶表示装置 (表示装置) 200の 構成を示すブロック図である。
[0306] 図 33に示すように、表示装置 200は、マトリクス状に配列された多数の画素 PIXと、 レベルシフタ群 2と、前記各画素 PIXを駆動するソースドライバ (データ信号線駆動回 路) 3およびゲートドライバ(走査信号線駆動回路) 4とを備えて構成される。なお、各
画素 PIXと、ソースドライバ 3およびゲートドライバ 4を含む周辺回路とは、製造時の手 間と、配線容量とを削減するために同一基板上にモノシリックに形成されたモノリシッ ク回路である。
[0307] ソースドライバ 3は、 SSD回路 25を備えている。レベルシフタ群 2は、上記各実施形 態と同様、入力される各信号をレベルシフトする複数のレベルシフタカ なる。
[0308] レベルシフタ回路 Idは、レベルシフタ群 2に備えられ、クロック信号 GCK1, GCK2 のハイレベルを所定の電圧に昇圧するレベルシフトして出力するものである。なお、 レベルシフタ回路 Idは、ゲートドライノ の外部(レベルシフタ群 2内)に設けているが 、これに限らず、上記各実施形態と同様、ゲートドライバ 4の内部に設けてもよい。レ ベルシフタ回路 Idの詳細については後述する。
[0309] SSD回路 25は、画像表示の水平期間にスィッチを用いて複数のビデオライン (入 力線)からの信号 (データ信号)をビデオラインより多 ヽ本数のソースノ スライン (デー タ信号線)に振り分けるものである。 SSD回路 25について、図 34および図 35を用い て説明する。
[0310] 図 34に SSD回路 25のブロック図を示す。この図に示すように、 SSD回路 25は、ス イッチ(スイッチング素子) SWR, SWG, SWBを 1つのグループとするスィッチグルー プ(SWグループ)を、ビデオ信号線(ビデオライン) VI〜Vm (mは 1以上の整数とす る)の本数と同数の m個備えている。そして、各スィッチグループには、ビデオ信号( データ信号) VI〜Vmのいずれかが入力される。
[0311] 各スィッチグループにおけるスィッチ SWRは、 Nチャネル MOSトランジスタ(トラン スタ NTRおよびトランジスタ PTRのソースには、そのスィッチグループに対応するビ デォ信号 (ビデオ信号 Vl〜Vmの 、ずれか)が入力される。
[0312] また、トランジスタ NTRのゲートには、外部からの入力信号 ASW1が、インバータ 15
1および 152を介して入力される。また、トランジスタ PTRのゲートには、外部からの入 力信号 ASW1が、インバータ 153を介して入力される。
[0313] そして、トランジスタ NTRおよびトランジスタ PTRのドレインは、そのスィッチグノレー プに対応するソースバスライン(ソースバスライン SLRl〜SLRmの!、ずれか)に接続
されている。
[0314] また、各スィッチグループにおけるスィッチ SWGは、 Nチャネル MOSトランジスタ( ランジスタ NTGおよびトランジスタ PTGのソースには、そのスィッチグループに対応 するビデオ信号 (ビデオ信号 Vl〜Vmの 、ずれか)が入力される。
[0315] また、トランジスタ NTGのゲートには、外部からの入力信号 ASW2力 インバータ 15
4および 155を介して入力される。また、トランジスタ PTGのゲートには、外部からの入 力信号 ASW2が、インバータ 156を介して入力される。
[0316] そして、トランジスタ NTGおよびトランジスタ PTGのドレインは、そのスィッチグルー プに対応するソースバスライン(ソースバスライン SLGl〜SLGmの!、ずれ力)に接続 されている。
[0317] また、各スィッチグループにおけるスィッチ SWBは、 Nチャネル MOSトランジスタ(ト ンジスタ NTBおよびトランジスタ PTBのソースには、そのスィッチグループに対応す るビデオ信号 (ビデオ信号 Vl〜Vmの 、ずれか)が入力される。
[0318] また、トランジスタ NTBのゲートには、外部からの入力信号 ASW3力 インバータ 15
7および 158を介して入力される。また、トランジスタ PTBのゲートには、外部からの入 力信号 ASW3が、インバータ 159を介して入力される。
[0319] そして、トランジスタ NTBおよびトランジスタ PTBのドレインは、そのスィッチグノレー プに対応するソースバスライン(ソースバスライン SLBl〜SLBmのいずれ力)に接続 されている。
[0320] これ〖こより、 SSD回路 25では、各入力信号 ASW1、 ASW2、 ASW3でそれぞれ各 スィッチ SWR、 SWG、 SWBを制御する。これらスィッチ SWR、 SWG、 SWBそれぞ れ 1つずつを 1つのグループとして、このグループに対して 1本ビデオ信号がある。こ のビデオ信号はグループ内の各スィッチ SWR, SWG, SWBの全てに入力され、結 果的に 1本のビデオ信号線はスィッチ SWR, SWG, SWBを通して 3本のソースバス ラインに接続される。図 34の場合、ビデオ信号線 Vl〜Vmが m本あるので、ソースバ スラインは 3m本になる。
[0321] 各入力信号 ASW1、 ASW2、 ASW3によって、それぞれ m個の各スィッチ SWR、 SWG、 SWBを開き、各ビデオ信号線 Vl〜Vmから各ソースバスライン SLR1〜SLR m、 SLGl〜SLGm、 SLBl〜SLBmにビデオ信号を供給する。
[0322] 具体的な動作について図 35のタイミングチャートを用いて説明する。ただし、各入 力信号 ASW1、 ASW2、 ASW3の信号はハイレベルをアクティブ期間、つまり各スィ ツチが開く状態とする。
[0323] 図 35に示すように、水平期間を時分割で三分割し、それぞれを各入力信号 ASW1 、 ASW2、 ASW3の信号として割り当てる。これにより、それぞれ m個の各スィッチ S WR、 SWG、 SWBが順に開き、 m本のビデオ信号から 3m本のソースバスラインにビ デォ信号が供給される。 ASW1、 ASW2、 ASW3の各信号により、順にビデオ信号 線とソースバスラインが接続される力 ビデオ信号線に供給されるビデオ信号も ASW 1、 ASW2、 ASW3信号のアクティブ期間に応じて時分割で三分割され、それぞれ のソースノ スラインに対応した所望のデータを供給する。つまり、 1水平期間に 1本の ビデオ信号線に対して 3本のソースバスラインにビデオ信号を供給する。
[0324] なお、本実施形態では水平期間を時分割で三分割した場合について述べたが、水 平期間を m分割 (mは 2以上の整数)する場合についても同様の考え方を用いること ができる。
[0325] 図 32に示したように、レベルシフタ回路 Idは、レベルシフタ制御回路 10j、レベル シフタ LSI, LS2を備えている。また、レベルシフタ制御回路 10jには、 SSD回路 25 への入力信号 ASW1および ASW3が入力される。
[0326] 図 36は、レベルシフタ制御回路 10jのブロック図である。この図に示すように、レべ ルシフタ制御回路 10jは、セットリセットフリップフロップ(SR—FF) 11、 NOR回路 51
、NAND回路 52a, 52b、インバータ 53a, 53bを備えている。
[0327] SR— FF11のセット端子には入力信号 ASW1が入力され、リセット端子には入力 信号 ASW3が入力される。また、入力信号 ASW3は、 NOR回路 51の一方の入力端 子にも入力される。そして、 NOR回路 51の他方の入力端子には、 SR— FF11の出 力信号 Qが入力される。
[0328] また、 NOR回路 51の出力端子は、各 NAND回路 52a, 52bにおける一方の入力
端子に接続されている。また、各 NAND回路 52aにおける他方の入力端子には、レ ベルシフタ LS2の出力信号 OUT2がインバータ 53aを介して入力される。そして、各 NAND回路 52bにおける他方の入力端子には、レベルシフタ LSIの出力信号 OU T1がインバータ 53bを介して入力される。これにより、 NAND回路 52aとインバータ 5 3a、および、 NAND回路 52bとインバータ 53bが、それぞれレベルシフタ LS 2および レベルシフタ LS 1のアクティブ期間を検出するアクティブ期間検出回路として機能す る。
[0329] そして、 NAND回路 52aの出力信号は、レベルシフタ LSIのレベルシフト動作を制 御する制御信号 ENB1としてレベルシフタ LSIに出力される。また、 NAND回路 52 bの出力信号は、レベルシフタ LS2のレベルシフト動作を制御する制御信号 ENB2と してレベルシフタ LS 2に出力される。
[0330] 図 37は、レベルシフタ回路 Idのタイミングチャートである。
[0331] レベルシフタ LSIの出力信号 OUT1がハイレベルの場合(クロック信号 GCK1がハ ィレベルの場合)、インバータ 53bを介して NAND回路 52bの一方の入力端子に入 力される信号はローレベルとなる。このため、 NAND回路 52bから出力されるレベル シフタ LS2の制御信号 ENB2はハイレベルとなり、レベルシフタ LS2のレベルシフト 動作は停止される。
[0332] 一方、レベルシフタ LS2の出力信号 OUT2がハイレベルの場合(クロック信号 GC K2がハイレベルの場合)、インバータ 53aを介して NAND回路 52aの一方の入力端 子に入力される信号はローレベルとなる。このため、 NAND回路 52aから出力される レベルシフタ LSIの制御信号 ENB1はハイレベルとなり、レベルシフタ LSIのレベル シフト動作は停止される。
[0333] また、 SR— FF11に入力される入力信号 ASW1がハイレベルになると、 SR-FF1 1の出力信号 Qはハイレベルになる。このため、 NOR回路 51の出力信号はローレべ ルとなり、 NAND回路 52a, 52bから出力される制御信号 ENB1, ENB2はハイレべ ルとなる。これにより、レベルシフタ LSI, LS2のレベルシフト動作は停止される。
[0334] また、 SR—FF11に入力される入力信号 ASW3がハイレベルになると、 Sr—FFl l の出力信号 Qはローレベルになる。ただし、入力信号 ASW3は NOR回路 51の一方
の入力端子にも入力されているので、 NOR回路 51の出力信号はローレベルのまま であり、 NAND回路 52a, 52bから出力される制御信号 ENBl, ENB2はハイレベル に保持される。このため、入力信号 ASW3がハイレベルの状態では、レベルシフタ L SI, LS2のレベルシフト動作は停止したままである。
[0335] その後、入力信号 ASW3がハイレベルからローレベルに変わると、 NOR回路 51の 両入力端子の入力信号がローレベルとなるので、 NOR回路 51から NAND回路 52a , 52bへの出力信号はハイレベルとなる。ここで、レベルシフタ LSI, LS2のうち、一 方のレベルシフタの出力信号がハイレベルの場合には、他方のレベルシフタの制御 信号を生成する NAND回路 52aまたは 52bに、ローレベルの信号が入力されるので 、この他方のレベルシフタのレベルシフト動作は停止したままとなる。また、レベルシ フタ LSI, LS2のうち、一方のレベルシフタの出力信号がローレベルの場合には、他 方のレベルシフタの制御信号を生成する NAND回路 52aまたは 52bに、ハイレベル の信号が入力されるので、この他方のレベルシフタはレベルシフト動作状態となる。
[0336] 以上のように、本実施形態に力かるレベルシフタ回路 Idでは、レベルシフタ制御回 路 10jが、 SSD回路 25への入力信号 ASW1がローレベルからハイレベルに変わつ た後、入力信号 ASW3がハイレベルになり、さらにローレベルに変わるまでの期間、 レベルシフタ LSI, LS2のレベルシフト動作を停止させる。
[0337] これにより、消費電力に非常に大きな割合を占める、オフセッタ部およびレベルシフ ト部の貫通電流による MOSトランジスタのチャネル抵抗や配線抵抗での消費電力を 肖 IJ減することがでさる。
[0338] また、これにより、レベルシフタ回路 Idでは、レベルシフタ LSI, LS2に入力される クロック信号がローレベル(非アクティブ)の期間中だけでなぐハイレベル(アクティブ )の期間中についても、ベルシフタ LSI, LS2のレベルシフト動作を停止させている。
[0339] さらに、レベルシフタ回路 Idでは、レベルシフト動作を停止させる場合に、レベルシ フタ LSI, LS2の出力信号 OUTl, OUT2を、レベルシフト動作を停止させる前の状 態に保持する。
[0340] これにより、レベルシフタ回路 1では、消費電力を大幅に削減するとともに、レベル シフタ LSIの次段に接続される回路を適切かつ安定して駆動することができる。
[0341] また、レベルシフタ回路 Idでは、 SSD回路 25への入力信号 ASW1がローレベル からハイレベルに変わった後、入力信号 ASW3がハイレベルからローレベルに変わ るまでの期間だけでなぐ一方のレベルシフタの出力信号 OUT1がハイレベルの期 間について、他方のレベルシフタのレベルシフト動作を停止させる。これにより、さら に消費電力を大幅に削減することが可能となっている。
[0342] なお、レベルシフタ回路 Idでは、 SSD回路 25への入力信号 ASW1がローレベル からハイレベルに変わった後、入力信号 ASW3がハイレベルからローレベルに変わ るまでの期間について、レベルシフタ LSI, LS2の動作を停止させている力 これに 限るものではない。
[0343] 例えば、 SSD回路 25への入力信号 ASW1がローレベルからハイレベルに変わつ た後、入力信号 ASW3がハイレベルに変わるまでの期間について、レベルシフタ LS 1, LS2の動作を停止させるようにしてもよい。この場合、例えば、 SR— FF11のセッ ト端子に入力信号 ASW1、リセット端子に ASW3を入力し、 SR—FF11の出力信号 をインバータによって反転させた信号を、 NOR回路 51の出力信号に代えて、 NAN D回路 52a, 52b【こ人力するよう【こすれ ί よ!ヽ。
[0344] また、入力信号 ASW3に代えて、入力信号 ASW2を、 SR— FF11のリセット端子 および NOR回路 51の入力端子に入力するようにしてもよい。
[0345] また、レベルシフタ回路 Idでは、一方のレベルシフタの出力信号 OUT1がハイレ ベルの期間について、他方のレベルシフタのレベルシフト動作を停止させているが、 レベルシフタ回路 Idの構成はこれに限るものではない。
[0346] 例えば、レベルシフタ LSI, LS2のレベルシフト動作の制御を、 SSD回路 25への 入力信号 ASW1および ASW3のみに基づいて行ってもよい。この場合、レベルシフ タ制御回路 10jにおける NOR回路 51の出力信号をインバータによって反転させた 信号を、レベルシフタ LSI, LS2のレベルシフト動作を制御する制御信号 ENB1, E NB2として用いればよい。
[0347] また、レベルシフタ LSI, LS2の一方にアクティブのクロック信号が入力されている 期間であって、かつ、 SSD回路 25の入力信号 ASW1がハイレベルとなった後、 SS D回路 25の入力信号 ASW3がハイレベルからローレベルに切り替わるまでの期間に
っ 、て、他方のレベルシフタのレベルシフト動作を停止する構成としてもょ 、。
[0348] また、アクティブのクロック信号が入力されているレベルシフタにおける、 SSD回路 25の入力信号 ASW1がハイレベルとなった後、 SSD回路 25の入力信号 ASW3力 S ハイレベルからローレベルに切り替わるまでの期間について、そのレベルシフタのレ ベルシフト動作を停止する構成としてもょ 、。
[0349] また、本実施形態では、レベルシフタ LSI, LS2の 2つのレベルシフタを備えたレべ ルシフタ回路 Idにおいて SSD回路 25の入力信号を用いてレベルシフト動作を制御 する構成について説明したが、これに限るものではない。例えば、上記各実施形態と 同様、 1つのレベルシフタを備えたレベルシフタ回路、あるいは n個のレベルシフタを 備えたレベルシフタ回路において、 SSD回路 25の入力信号を用いてレベルシフト動 作を制御するようにしてもょ 、。
[0350] また、 n個のレベルシフタを備えたレベルシフタ回路において、 SSD回路 25の入力 信号を用いてレベルシフト動作を制御する場合、各レベルシフタのレベルシフト動作 の制御を、 SSD回路 25への入力信号 ASW1および ASW3のみに基づいて行って ちょい。
[0351] また、 1つのレベルシフタにアクティブのクロック信号が入力されている期間であって 、かつ、 SSD回路 25の入力信号 ASW1がハイレベルとなった後、 SSD回路 25の入 力信号 ASW3がハイレベルからローレベルに切り替わるまでの期間について、他の レベルシフタのレベルシフト動作を停止する構成としてもよい。
[0352] また、アクティブのクロック信号が入力されているレベルシフタにおける、 SSD回路 25の入力信号 ASW1がハイレベルとなった後、 SSD回路 25の入力信号 ASW3力 S ハイレベルからローレベルに切り替わるまでの期間について、そのレベルシフタのレ ベルシフト動作を停止する構成としてもょ 、。
[0353] また、上記の各実施形態では、本発明のレベルシフタ回路を、液晶表示装置 (液晶 画像表示装置)に備える場合について説明した。ここで、本発明のレベルシフタ回路 が備えられる液晶表示装置としては、例えば家庭用電源などを用いて表示を行うテ レビやパソコン用ディスプレイなどであってもよぐあるいは、乾電池や充電池などを 用いて駆動する小型携帯端末や携帯電話、デジタルカメラ、デジタルビデオカメラ等
の携帯機器に備えられるものであってもよい。特に、本発明のレベルシフタ回路を、 乾電池や充電池などを用いて駆動する携帯機器に備えられた液晶画像表示装置に 適用する場合、消費電力を削減することによって携帯機器の使用可能時間を延ばす ことができるので、好適である。
[0354] また、上記各実施形態では、本発明のレベルシフタ回路をレベルシフタ群 2に備え られ、ゲートドライバ 4の一部として機能するものとしたが、これに限らず、例えばゲー トドライバ 4内に備えられるものであってもよい。また、本発明のレベルシフタ回路は、 ソースドライバ 3の一部として機能させることもできる。この場合には、レベルシフト動 作を停止させる期間を決定するために用いる信号をして、クロック信号と同等の周波 数、またはそれより早い周波数の信号であって、クロック信号のアクティブ期間中にお けるレベルシフト動作の停止期間を適切に設定できるような信号を適宜選択すれば よい。
[0355] また、上記の各実施形態では、本発明のレベルシフタ回路を、各画素 PIXと周辺駆 動回路とが同一基板上に形成されるモノリシック回路力もなるマトリクス型液晶表示装 置に適用する場合について説明した力 これに限るものではない。本発明のレベル シフタ回路はモノリシック回路ではない駆動回路に備えられてもよぐまた、マトリクス 型液晶表示装置以外の液晶表示装置の駆動回路に備えられてもよい。また、本発明 のレベルシフタ回路は、液晶表示装置の駆動回路に限らず、クロック信号を昇圧して 出力する他のあらゆる回路 (装置)に適用することができる。
[0356] 以上のように、本発明のレベルシフタ回路は、入力されたクロック信号のハイレベル を、所定の電源電圧のハイレベルまたはローレベルの一方のレベルに変換するととも に、上記クロック信号のローレベルを、上記電源電圧のハイレベルまたはローレベル の他方のレベルに変換するレベルシフト動作を行い、上記レベルシフト後の出力信 号を出力するレベルシフタを備えたレベルシフタ回路であって、上記クロック信号の 非アクティブ力 アクティブへの切り替えに対応するレベルシフト動作を行った後、当 該クロック信号のアクティブ力 非アクティブへの切り替えに対応するレベルシフトを 行うまでの期間のうちの特定期間に、上記レベルシフト動作を停止させるレベルシフ タ制御手段と、レベルシフト動作停止中の上記出力信号のレベルを、当該レベルシ
フト動作停止前の状態に保持する出力制御手段と、を備えていることを特徴としてい る。なお、上記クロック信号のアクティブ期間は、ハイレベル期間であってもよぐある いは、ローレベル期間であってもよい。
[0357] 上記の構成によれば、上記レベルシフタ制御手段が、上記クロック信号のァクティ ブへの切り替えに対応するレベルシフト動作を行った後、非アクティブへの切り替え に対応するレベルシフトを行うまでの期間に、上記レベルシフタのレベルシフト動作 を停止させる。そして、上記出力制御手段が、上記レベルシフト動作停止中の出力 信号のレベルを、上記レベルシフト動作を停止する前の状態、すなわち上記クロック 信号アクティブに対応する出力信号のレベルに保持する。
[0358] これにより、上記レベルシフタの出力信号がアクティブ期間中に、レベルシフト動作 を停止することができるので、上記レベルシフタ回路の消費電力を削減できる。さらに 、レベルシフト動作を停止している期間中についても、上記レベルシフタの出力信号 を、レベルシフト動作停止前の状態に保持できるので、上記レベルシフタの次段に接 続される回路を適切かつ安定して駆動することができる。
[0359] また、上記レベルシフタ制御手段は、上記特定期間に加えて、上記クロック信号の 非アクティブ期間中の所定期間に、上記レベルシフト動作を停止させる構成としても よい。
[0360] 上記の構成によれば、上記レベルシフタ制御手段は、上記特定期間だけでなぐ 上記クロック信号の非アクティブ期間中の所定期間についても、上記レベルシフト動 作を停止させる。これにより、上記レベルシフタのレベルシフト動作を停止させる期間 をより長くすることができ、消費電力をさらに削減することができる。
[0361] また、この場合にも、上記出力制御手段が、レベルシフト動作停止中の出力信号の レベルをレベルシフト動作停止前の状態に保持する。すなわち、上記特定期間、す なわち上記クロック信号のアクティブ期間にレベルシフト動作を停止する場合には、 上記レベルシフタの出力信号を上記クロック信号のアクティブに対応するレベルに保 持する。また、上記所定期間、すなわち上記クロック信号の非アクティブ期間にレべ ルシフト動作を停止する場合には、上記レベルシフタの出力信号を上記クロック信号 の非アクティブに対応するレベルに保持する。したがって、消費電力を効果的に削減
でき、かつ、上記レベルシフタの次段に接続される回路を適切かつ安定して駆動す ることがでさる。
[0362] また、本発明のレベルシフタ回路は、互いにハイレベル期間が重ならないような位 相、および、互いにローレベル期間が重ならないような位相のうちいずれか一方を有 する複数種類のクロック信号のハイレベルを所定の電源電圧のハイレベルおよび口 一レベルの一方のレベルに変換すると共に、上記クロック信号のローレベルを上記 電源電圧のハイレベルおよびローレベルの他方のレベルに変換するレベルシフト動 作を行い、上記レベルシフト後の出力信号を出力するレベルシフタを上記クロック信 号ごとに備えたレベルシフタ回路であって、上記各レベルシフタに入力されるクロック 信号がアクティブ期間であるか非アクティブ期間であるかを検出するアクティブ期間 検出手段と、アクティブ期間のクロック信号が入力されているレベルシフタについて、 上記クロック信号の非アクティブ力 アクティブへの切り替えに対応するレベルシフト 動作を行った後、当該クロック信号のアクティブ力 非アクティブへの切り替えに対応 するレベルシフトを行うまでの期間のうちの特定期間に、上記レベルシフト動作を停 止させるレベルシフタ制御手段と、上記レベルシフト動作停止中のレベルシフタの出 力信号のレベルを、レベルシフト動作停止前の状態に保持する出力制御手段と、を 備えていることを特徴としている。なお、上記各クロック信号のアクティブ期間は、ハイ レベル期間であってもよぐあるいは、ローレベル期間であってもよい。
[0363] 上記の構成によれば、上記レベルシフタ制御手段が、上記アクティブのクロック信 号が入力されているレベルシフタについて、上記クロック信号のアクティブへの切り替 えに対応するレベルシフト動作を行った後、非アクティブへの切り替えに対応するレ ベルシフトを行うまでの期間に、上記レベルシフタのレベルシフト動作を停止させる。 そして、上記出力制御手段が、上記レベルシフト動作停止中のレベルシフタの出力 信号のレベルを、上記レベルシフト動作を停止する前の状態、すなわち上記クロック 信号アクティブに対応する出力信号のレベルに保持する。
[0364] これにより、上記レベルシフタの出力信号がアクティブ期間中に、レベルシフト動作 を停止することができるので、上記レベルシフタ回路の消費電力を削減できる。さらに 、レベルシフト動作を停止している期間中についても、上記レベルシフタの出力信号
を、レベルシフト動作停止前の状態に保持できるので、上記レベルシフタの次段に接 続される回路を適切かつ安定して駆動することができる。
[0365] また、上記レベルシフタ制御手段は、上記アクティブ期間のクロック信号が入力され ているレベルシフタとは異なる他のレベルシフタについて、上記特定期間に、上記レ ベルシフト動作を停止させる構成としてもよ 、。
[0366] 上記の構成によれば、上記レベルシフタ制御手段は、アクティブ期間のクロック信 号が入力されて 、るレベルシフタにおける上記特定期間だけでなぐそのレベルシフ タと異なる他のレベルシフタにっ 、ても、上記特定期間中にレベルシフト動作を停止 させる。これにより、上記各レベルシフタのレベルシフト動作を停止させる期間をより 長くすることができ、消費電力をさらに削減することができる。
[0367] また、この場合にも、上記出力制御手段が、レベルシフト動作停止中の出力信号の レベルをレベルシフト動作停止前の状態に保持する。すなわち、アクティブ期間のク ロック信号が入力されているレベルシフタのレベルシフト動作を停止する場合には、 そのレベルシフタの出力信号をクロック信号のアクティブに対応するレベルに保持す る。また、上記各クロック信号は、互いにハイレベル期間が重ならないような位相、お よび、互いにローレベル期間が重ならな 、ような位相のうち 、ずれか一方を有するの で、アクティブ期間のクロック信号が入力されているレベルシフタとは異なる他のレべ ルシフタについては、非アクティブ期間のクロック信号が入力されている。したがって 、上記他のレベルシフタについては、その出力信号を上記クロック信号の非ァクティ ブに対応するレベルに保持する。
[0368] これにより、消費電力を効果的に削減でき、かつ、上記レベルシフタの次段に接続 される回路を適切かつ安定して駆動することができる。
[0369] また、上記レベルシフタ制御手段は、上記各レベルシフタのいずれかにアクティブ 期間のクロック信号が入力されている期間、他のレベルシフタのレベルシフト動作を 停止させる構成としてもよい。
[0370] ここで、上記各クロック信号は、互いにノ、ィレベル期間が重ならな 、ような位相、お よび、互いにローレベル期間が重ならな 、ような位相のうち 、ずれか一方を有するの で、アクティブ期間のクロック信号が入力されているレベルシフタとは異なる他のレべ
ルシフタについては、非アクティブ期間のクロック信号が入力されている。このため、 レベルシフト動作を停止させる場合には、非アクティブ期間のクロック信号に対応す る出力信号を保持すればよ!ヽ。
[0371] 上記の構成によれば、アクティブ期間のクロック信号が入力されているレベルシフタ については上記特定期間にレベルシフト動作を停止する一方、他のレベルシフタに ついては、上記特定期間よりも長い、上記レベルシフタに入力されるクロック信号のァ クティブ期間について、レベルシフト動作を停止させることができる。したがって、レべ ルシフト動作をより長い期間停止させることができるので、より大きな消費電力の低減 効果が得られる。
[0372] また、上記レベルシフト制御手段は、上記アクティブ期間のクロック信号が入力され ているレベルシフタにおける特定期間を、他のレベルシフタの出力信号を用いて決 定する構成としてもよい。上記の構成によれば、レベルシフト制御手段力 上記ァク ティブ期間のクロック信号が入力されているレベルシフタにおける特定期間を、他の レベルシフタの出力によって決定するようになっているので、上記各レベルシフタの いずれかにアクティブ期間のクロック信号が入力されている期間、他のレベルシフタ のレベルシフト動作を停止させることができる。
[0373] また、上記各クロック信号の互いに重ならない上記ハイレベル期間または上記ロー レベル期間のデューティは、上記クロック信号の種類を n種類とすると、 (100 X l/n ) %未満であってもよい。
[0374] 上記の構成によれば、複数種類のクロック信号のハイレベル期間どうしまたはロー レベル期間どうしが互いに重なることはあり得ないので、必要に応じて自由にァクティ ブ期間を設定してレベルシフト動作を行うことができる。
[0375] また、上記出力制御手段は、上記レベルシフト動作を停止する場合に、上記電源 電圧へのプルアップまたはプルダウンによって発生する代替電圧を用いることにより 、上記レベルシフト動作停止中の上記出力信号のレベルを、当該レベルシフト動作 停止前の状態に保持する構成としてもよい。
[0376] 上記の構成によれば、上記レベルシフト動作を停止する場合に、レベルシフト動作 によるクロック信号の変換後レベルの出力信号に代えて、代替電圧を用いた出力信
号を生成して出力する。これにより、レベルシフト動作の停止によって消費電力を削 減するとともに、出力信号のレベルをレベルシフト動作停止前の状態に保持すること ができるので、上記レベルシフタの次段に接続される回路を適切かつ安定して駆動 することができる。
[0377] また、上記レベルシフタは、上記レベルシフタの所定回路に所定の定常電流を流し て発生する所定電圧を用いることにより、上記レベルシフト動作を行うものであり、上 記レベルシフタ制御手段は、上記所定回路に上記定常電流が流れるのを阻止して 上記レベルシフト動作を停止させる構成としてもよ 、。
[0378] 上記の構成によれば、上記レベルシフト動作を停止させることにより、上記定常電 流が流れることによる電力消費を削減できる。
[0379] また、上記レベルシフタは上記所定回路として、ソースに上記クロック信号が入力さ れる MOSトランジスタを備えたスイッチング MOSトランジスタ構成で、上記レベルシ フタの上記レベルシフト動作中に常時電流を導通させる電流駆動型の、上記クロック 信号のハイレベルおよびローレベルの一方を上記クロック信号のハイレベルより高い 上記電源電圧のハイレベルに昇圧する昇圧部、および、上記クロック信号のハイレべ ルおよびローレベルの他方を上記クロック信号のローレベルより低い上記電源電圧 のローレベルに降圧する降圧部の少なくとも一方を備えている構成としてもよい。
[0380] 上記の構成によれば、例えば、 MOSトランジスタの閾値の大きさ力 入力されるクロ ック信号の振幅より高いような比較的特性の悪い MOSトランジスタであっても、電流 駆動型の昇圧部および降圧部の少なくとも一方を備えることにより、電源電圧のノ、ィ レベルとローレベルとの電位差よりも振幅の小さいクロック信号を、アクティブ期間の みレベルシフトすることが可能となる。
[0381] また、上記レベルシフタは上記所定回路として、ゲートに上記クロック信号が入力さ れる MOSトランジスタを備えたスイッチング MOSトランジスタ構成で、上記レベルシ フタの上記レベルシフト動作中に常時電流を導通させる電流駆動型の、上記クロック 信号のハイレベルおよびローレベルの一方を上記クロック信号のハイレベルより高い 上記電源電圧のハイレベルに昇圧する昇圧部、および、上記クロック信号のハイレべ ルおよびローレベルの他方を上記クロック信号のローレベルより低い上記電源電圧
のローレベルに降圧する降圧部の少なくとも一方を備えている構成としてもよい。
[0382] 上記の構成によれば、例えば、 MOSトランジスタの閾値の大きさ力 入力されるクロ ック信号の振幅より高いような比較的特性の悪い MOSトランジスタであっても、電流 駆動型の昇圧部および降圧部の少なくとも一方を備えることにより、電源電圧のノ、ィ レベルとローレベルとの電位差よりも振幅の小さいクロック信号を、アクティブ期間の みレベルシフトすることが可能となる。
[0383] また、入力信号が MOSトランジスタのゲートに入力されるため、入力信号を入力す るための端子部に不要な電流の流出入阻止が可能である。
[0384] また、上記レベルシフト制御手段は、上記各クロック信号の周波数と同等、または、 上記各クロック信号の周波数よりも早い周波数の信号を用いて、上記特定期間を決 定する構成としてもよい。
[0385] 上記の構成によれば、上記特定期間を、上記クロック信号の非アクティブ力 ァクテ イブへの切り替えに対応するレベルシフト動作を行った後、当該クロック信号のァクテ イブ力 非アクティブへの切り替えに対応するレベルシフトを行うまでの期間に、適切 に設定することができる。
[0386] また、この場合、上記レベルシフト制御手段は、特定の順序で信号レベルが変化す る 2種類の信号を用いて、上記特定期間を決定する構成としてもよい。
[0387] 本発明の駆動回路は、複数の走査信号線と、複数のデータ信号線と、複数の画素 とを備えた表示装置に備えられる、予め定められた周期の第 1クロック信号に同期し て、走査信号を上記各走査信号線へ出力する走査信号線駆動回路、または、予め 定められた周期の第 2クロック信号に同期して入力される上記各画素の表示状態を 示す映像信号から、上記走査信号が与えられた上記走査信号線に接続された上記 各画素へのデータ信号を抽出して、上記各データ信号線へ出力するデータ信号線 駆動回路であって、上記したいずれかのレベルシフタ回路を備え、上記第 1クロック 信号または上記第 2クロック信号を、上記レベルシフタ回路によってレベルシフトする ことを特徴としている。
[0388] 上記の構成によれば、上記第 1クロック信号または上記第 2クロック信号をレベルシ フトするためのレベルシフト回路の消費電力を削減することができるので、駆動回路
の消費電力を低減することができる。
[0389] また、本発明の駆動回路は、上記走査信号を上記各走査信号線へ出力する走査 信号線駆動回路であって、上記レベルシフタ制御回路は、上記特定期間を、上記デ ータ信号線駆動回路力もの出力信号に基づ 、て決定する構成としてもょ 、。
[0390] 上記の構成によれば、上記したいずれかのレベルシフタ回路を備えた、予め定めら れた周期の第 1クロック信号に同期して走査信号を上記各走査信号線へ出力する走 查信号線駆動回路において、上記レベルシフタ制御回路が、上記特定期間を、上記 データ信号線駆動回路力もの出力信号に基づいて決定する。これにより、上記レべ ルシフタ回路におけるレベルシフト動作の停止期間を適切に設定することができ、上 記レベルシフタ回路および駆動回路における消費電力を低減できる。
[0391] また、上記レベルシフタ制御回路は、上記データ信号線駆動回路に備えられる、上 記抽出した各データ信号を出力するデータ信号線を順次選択するための選択手段 力 の出力信号のうち、最初のデータ信号線を選択する出力信号と、最後のデータ 信号線を選択する出力信号とに基づいて、上記特定期間を決定する構成としてもよ い。
[0392] 上記の構成によれば、上記レベルシフタ回路におけるレベルシフト動作の停止期 間を、より長く取ることができる。したがって、上記レベルシフタ回路および駆動回路 における消費電力をより効果的に削減できる。
[0393] また、上記レベルシフタ制御回路は、上記データ信号線駆動回路に備えられる、上 記抽出した各データ信号を出力するデータ信号線を順次選択するための選択手段 であって、上記データ信号線を順次選択する方向を 2方向に切り替える選択手段か らの出力信号のうち、最初のデータ信号線を選択する出力信号と、最後のデータ信 号線を選択する出力信号とに基づいて、上記特定期間を決定する構成であってもよ い。
[0394] 上記の構成によれば、上記選択手段がデータ信号線を選択する方向を 2方向に切 り替える双方向選択手段の場合でも、上記レベルシフタ回路におけるレベルシフト動 作の停止期間を、適切に設定することができ、上記レベルシフタ回路および駆動回 路における消費電力を効果的に削減できる。
[0395] また、上記レベルシフタ制御回路は、上記データ信号線駆動回路に備えられる、複 数のデータ信号のそれぞれを、当該各データ信号の入力線の数より多!、データ信号 線に順次振り分ける振分手段力 の出力信号のうち、上記振り分けられる各データ 信号の最初のデータ信号線への出力信号と、最後のデータ信号線への出力信号と に基づ!/ヽて、上記特定期間を決定する構成としてもょ ヽ。
[0396] 上記の構成によれば、上記レベルシフタ回路におけるレベルシフト動作の停止期 間を、より長く取ることができる。したがって、上記レベルシフタ回路および駆動回路 における消費電力をより効果的に削減できる。
[0397] 本発明の表示装置は、上記したいずれかの駆動回路を備えている。これにより、消 費電力の低い表示装置を実現できる。
[0398] また、本発明は上述した各実施形態に限定されるものではなぐ請求項に示した範 囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を 適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。 産業上の利用の可能性
[0399] 本発明は、クロック信号の電圧を昇圧するためのレベルシフタ回路に適用できる。
また、本発明のレベルシフタ回路は、消費電力を低減することができるので、表示装 置の駆動回路、特に小型携帯端末や携帯電話等の携帯機器に備えられる表示装置 の駆動回路に好適である。