WO2011105229A1 - シフトレジスタ、信号線駆動回路、液晶表示装置 - Google Patents

シフトレジスタ、信号線駆動回路、液晶表示装置 Download PDF

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WO2011105229A1
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terminal
input
output
signal
switch
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PCT/JP2011/052919
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成 古田
村上　祐一郎
佐々木　寧
尚宏 山口
業天　誠二郎
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シャープ株式会社
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only

Definitions

  • the present invention relates to a shift register capable of switching a shift direction.
  • FIG. 31 shows a conventional configuration of a gate driver capable of switching the scanning direction.
  • the gate driver includes an INITB (inverted initialization signal) line, a GCK1B (first inverted gate clock) line, a GCK2B (second inverted gate clock) line, a UD (shift direction signal) line, and a UDB (inverted shift direction signal) line.
  • a shift register 100 composed of unit circuits of the first to m-th stages (m is an integer of 2 or more) (conventional shift register). Note that INITB (inverted initialization signal) is “Low” in the active state.
  • the flip-flop fn in the unit circuit Cn of the n-th stage (n is an integer of 2 or more), the flip-flop fn, the two analog switches SWn ⁇ swn, the inverter IBn, and the drive which is a connection terminal of the scanning signal line. And terminal Un.
  • the flip-flop fn includes A to D terminals and XY terminals on the input side, and a Q terminal (output terminal) and a QB terminal (inverted output terminal) on the output side.
  • Each of the analog switches SWn and SWn is a CMOS type composed of one P-channel transistor and one N-channel transistor, and includes a P terminal that is a gate terminal of the P-channel transistor, an N terminal that is a gate terminal of the N-channel transistor, and Two conduction terminals are provided.
  • the Q terminal of the flip-flop fn, the N terminal of the analog switch SWn, and the P terminal of the analog switch swn are connected, and the QB terminal of the flip-flop fn, the P terminal of the analog switch SWn, and the analog switch swn N terminal is connected, one conduction terminal of the analog switch SWn, one conduction terminal of the analog switch swn, and the input terminal of the inverter IBn are connected, the output terminal of the inverter IBn and the drive terminal Un are connected, and analog The other conduction terminal of the switch swn and the INITB line are connected, and the other conduction terminal of the analog switch SWn and the GCK2B line are connected.
  • the A terminal of the flip-flop fn is connected to the drive terminal Un-1 of the previous stage Cn-1, and the B terminal of the flip-flop fn is connected to the input terminal of the inverter IBn-1 of the previous stage Cn-1.
  • the C terminal is connected to the drive terminal Un + 1 of the subsequent stage Cn + 1
  • the D terminal of the flip-flop fn is connected to the input terminal of the inverter IBn + 1 of the subsequent stage Cn-1
  • the X terminal of the flip-flop fn is connected to the UD line.
  • the Y terminal of the flip-flop fn is connected to the UDB line.
  • FIG. 32 shows a specific circuit configuration of the flip-flop fn.
  • the flip-flop fn includes four analog switches 71 to 74 (each having the same configuration as the analog switch SWn), a P-channel transistor 78, an N-channel transistor 79, two inverters 75.
  • the B terminal is connected to the gate terminal of the transistor 78 via the analog switch 71
  • the D terminal is connected to the gate terminal of the transistor 78 via the analog switch 72
  • the A terminal is connected to the analog switch 73.
  • the C terminal is connected to the gate terminal of the transistor 79 via the analog switch 74, the N terminal of the analog switch 71, the P terminal of the analog switch 72, and the P terminal of the analog switch 73.
  • FIG. 33 is a timing chart showing the operation of the gate driver of FIG. 33, since UD is “High” (hereinafter abbreviated as “H”) and UDB is “Low” (hereinafter abbreviated as “L”), analog switches 72 and 73 are OFF and analog switches 71 and 74 are ON.
  • On-1 is “H” and On + 1 is “L” at t0
  • the B terminal is “L” and the C terminal is also “L”
  • the latch circuit is updated, and the Q terminal is “H”. ",
  • the QB terminal becomes” L ".
  • the analog switch SWn is turned on and the analog switch swn is turned off.
  • an inverted signal (GCK2) of GCK2B is output to On. That is, On rises at t2 to “H” and falls at t3 to “L”.
  • the conventional shift register has a large number of elements, which hinders downsizing and cost reduction.
  • An object of the present invention is to reduce the number of shift register elements that can be switched in the shift direction, and to achieve downsizing and cost reduction.
  • the shift register includes a plurality of unit circuits including flip-flops, and the shift direction is switched by first and second shift direction signals.
  • Each unit circuit is a synchronization signal based on the output of the flip-flop.
  • the flip-flop is provided with first and second switches, and a latch circuit that latches the input signal and outputs it as an output of the flip-flop.
  • the first shift direction signal is input to the latch circuit via the first switch
  • the second shift direction signal is input to the latch circuit via the second switch.
  • the first output signal is input to the control terminal of the first switch and the second output signal is input to the control terminal of the second switch. It is a configuration but that is input.
  • FIG. 1 is a circuit diagram showing a configuration of a gate driver according to a first exemplary embodiment
  • FIG. 3 is a circuit diagram showing a configuration (first stage) of the gate driver according to the first exemplary embodiment
  • FIG. 3 is a circuit diagram showing a configuration (last stage) of the gate driver according to the first exemplary embodiment
  • FIG. 2 is a circuit diagram showing a configuration of a flip-flop in the gate driver shown in FIG. 1.
  • 3 is a timing chart showing the operation of the gate driver shown in FIG. 1 (during forward shift).
  • 2 is a timing chart showing an operation (during reverse shift) of the gate driver shown in FIG.
  • FIG. 1 is a circuit diagram showing a configuration of a gate driver according to a first exemplary embodiment
  • FIG. 3 is a circuit diagram showing a configuration (first stage) of the gate driver according to the first exemplary embodiment
  • FIG. 3 is a circuit diagram showing a configuration (last stage) of the gate driver according to the first exemplary embodiment
  • FIG. 2 is
  • FIG. 3 is a circuit diagram showing another configuration (first stage) of the gate driver according to the first exemplary embodiment
  • FIG. 6 is a circuit diagram showing another configuration (final stage) of the gate driver according to the first exemplary embodiment
  • 10 is a timing chart showing an operation (during forward shift) of a gate driver including the flip-flop shown in FIGS.
  • FIG. 6 is a circuit diagram showing still another configuration (first stage) of the gate driver according to the first exemplary embodiment
  • FIG. 6 is a circuit diagram showing still another configuration (final stage) of the gate driver according to the first exemplary embodiment
  • 13 is a timing chart showing an operation (during forward shift) of a gate driver including the flip-flop shown in FIGS. It is a modification of the flip-flop shown in FIG.
  • FIG. 6 is a further modification of the flip-flop shown in FIG. 5.
  • 16 is a timing chart showing the operation of the gate driver including the flip-flop shown in FIG. 15 (when all the ON operations are performed and the forward shift is performed).
  • FIG. 3 is a circuit diagram showing a configuration of a gate driver according to a second exemplary embodiment;
  • FIG. 6 is a circuit diagram showing a configuration (first stage) of a gate driver according to a second exemplary embodiment;
  • FIG. 6 is a circuit diagram showing a configuration (last stage) of a gate driver according to a second exemplary embodiment;
  • FIG. 18 is a circuit diagram showing a configuration of a flip-flop in the gate driver shown in FIG. 17.
  • FIG. 3 is a circuit diagram showing a configuration of a gate driver according to a second exemplary embodiment
  • FIG. 6 is a circuit diagram showing a configuration (first stage) of a gate driver according to a second exemplary embodiment
  • FIG. 6 is a circuit diagram showing a configuration (last stage
  • FIG. 6 is a circuit diagram showing another configuration (first stage) of the gate driver according to the second exemplary embodiment;
  • FIG. 6 is a circuit diagram showing another configuration (final stage) of the gate driver according to the second exemplary embodiment;
  • FIG. 10 is a circuit diagram showing still another configuration (first stage) of the gate driver according to the second exemplary embodiment;
  • FIG. 10 is a circuit diagram showing still another configuration (final stage) of the gate driver according to the second exemplary embodiment;
  • It is a modification of the flip-flop shown in FIG. 21 is a further modification of the flip-flop shown in FIG. 20.
  • 27 is a timing chart showing an operation (during forward shift) of a gate driver including the flip-flop shown in FIG. 21 is a further modification of the flip-flop shown in FIG. 20.
  • FIG. 28 is a timing chart showing an operation (during forward shift) of the gate driver including the flip-flop shown in FIG. 27. It is an implementation example of an inverter. It is a circuit diagram which shows the structure of the conventional gate driver.
  • FIG. 32 is a circuit diagram showing a configuration of a flip-flop in the gate driver shown in FIG. 31. 32 is a timing chart showing an operation (during forward shift) of the gate driver shown in FIG. 31.
  • FIG. 32 is a timing chart showing the operation of the gate driver shown in FIG. 31 (during reverse shift).
  • FIGS. 1 to 30 The embodiment of the present invention will be described with reference to FIGS. 1 to 30 as follows.
  • FIG. 1 is a block diagram showing the configuration of the present liquid crystal display device 1.
  • the liquid crystal display device 1 includes a source driver 11, a gate driver 12, a liquid crystal panel 13, and a display control circuit 14.
  • the liquid crystal panel 13 is provided with scanning signal lines (Gn ⁇ 1 / Gn / Gm), data signal lines (Si / Sk), and storage capacitor wirings (Csn ⁇ 1 / Csn / Csm). The direction can be switched, and each scanning signal line is driven.
  • the source driver 11 drives each data signal line.
  • the display control circuit 14 controls the source driver 11 and the gate driver 12.
  • FIG. 2 is a circuit diagram showing a configuration of the gate driver 12 (present gate driver) of FIG.
  • the gate driver includes an INITB (inverted initialization signal) line, a GCK1B (first inverted gate clock, synchronization signal) line, a GCK2B (second inverted gate clock, synchronization signal) line, A UD (shift direction signal) line, a UDB (inverted shift direction signal) line, and a shift register 10 composed of a first stage (first stage unit circuit C1) to m-th stage (end stage unit circuit Cm) (this shift) register).
  • INITB inverted initialization signal
  • GCK1B first inverted gate clock, synchronization signal
  • GCK2B second inverted gate clock, synchronization signal
  • a UD shift direction signal
  • UDB inverted shift direction signal
  • a shift register 10 composed of a first stage (first stage unit circuit C1) to m-th stage (end stage unit circuit Cm) (this shift) register).
  • GCK1B first inverted gate clock
  • GCK2B second inverted gate clock
  • INITB inverted initialization signal
  • UD shift direction signal
  • UDB inverted shift direction signal
  • the unit circuit Cn in the n-th stage includes a flip-flop Fn, two analog switches SWn and swn, an inverter IBn, and a drive terminal Un (scanning signal line Gn of the liquid crystal panel). Connection node).
  • the flip-flop Fn includes A to D terminals and XY terminals on the input side, and a Q terminal (output terminal) and a QB terminal (inverted output terminal) on the output side.
  • Each of the analog switches SWn and SWn is connected to one conduction terminal of the P-channel transistor and one conduction terminal of the N-channel transistor, and to the other conduction terminal of the P-channel transistor and the other conduction terminal of the N-channel transistor.
  • the connected analog switch includes a P terminal that is a gate terminal of a P-channel transistor, an N terminal that is a gate terminal of an N-channel transistor, and two conduction terminals serving as a current path.
  • n is an integer of 2 to m ⁇ 1
  • the Q terminal of the flip-flop Fn, the N terminal of the analog switch SWn, and the P terminal of the analog switch swn are connected, and the QB terminal of the flip-flop Fn
  • the P terminal of the analog switch SWn and the N terminal of the analog switch swn are connected, one conductive terminal of the analog switch SWn, one conductive terminal of the analog switch swn, and the input terminal of the inverter IBn are connected, and the output of the inverter IBn
  • the terminal and the drive terminal Un are connected, the other conduction terminal of the analog switch swn is connected to the INITB line, and the other conduction terminal of the analog switch SWn is connected to the GCK2B line (when n is an even number).
  • the A terminal of the flip-flop Fn is connected to the drive terminal Un-1 of the previous stage Cn-1, and the B terminal of the flip-flop Fn is connected to the input terminal of the inverter IBn-1 of the previous stage Cn-1.
  • the C terminal of Fn is connected to the drive terminal Un + 1 of the subsequent stage Cn + 1
  • the D terminal of the flip-flop Fn is connected to the input terminal of the inverter IBn + 1 of the subsequent stage Cn-1
  • the X terminal of the flip-flop Fn is connected to the UD line.
  • the Y terminal of the flip-flop Fn is connected to the UDB line.
  • the A terminal of the flip-flop F1 is connected to the GSP (gate start pulse) line, and the B terminal of the flip-flop F1 is GSPB (inverted gate).
  • the other connections are the same as C2 to Cm-1.
  • the C terminal of the flip-flop Fm is connected to the GSP (gate start pulse) line, and the D terminal of the flip-flop Fm is GSPB (inverted gate start).
  • the other connection relationships are the same as those of the unit circuits C2 to Cm-1.
  • FIG. 5 shows a specific circuit configuration of the flip-flop Fn (n is an integer of 1 to m).
  • the flip-flop Fn includes analog switches 11 and 12 (each having the same configuration as the analog switch SWn) and inverters 21 and 22, and the B terminal is connected to the P terminal of the analog switch 11.
  • the A terminal is connected to the N terminal of the analog switch 11, the D terminal is connected to the P terminal of the analog switch 12, the C terminal is connected to the N terminal of the analog switch 12, and the X terminal is an inverter through the analog switch 11.
  • the Y terminal is connected to the input terminal of the inverter 21 via the analog switch 12.
  • the output terminal of the inverter 21 is connected to the input terminal of the inverter 22, and the output terminal of the inverter 22 is connected to the input terminal of the inverter 21. That is, the latch circuit LC is configured such that the output of the inverter 21 is fed back to the input of the inverter 21 via the inverter 22.
  • the unit circuit Cn of the shift register 10 captures INITB (inverted initialization signal) when the output of the flip-flop Fn (signal of the Q / QB terminal) is inactive, while it is an odd stage when it is active.
  • the GCK1B is taken in, and the GCK2B is taken in the even-numbered stage to generate its own output signal On and supplied to the scanning signal line Gn of the liquid crystal panel from the drive terminal Un, and the UD (shift direction signal) is the analog switch 11.
  • the UDB inverted shift direction signal
  • FIG. 6 is a timing chart showing the operation of the gate driver during forward shift (first stage ⁇ end stage).
  • the high state of each signal is abbreviated as “H”, and the low state is abbreviated as “L”.
  • UD is “H”
  • UDB is “L”.
  • the output signal On-1 in the previous stage becomes active “H” in the order of the output signal On + 1 of the previous stage ⁇ the output signal On + 1 of the subsequent stage, thereby enabling the forward shift.
  • FIG. 7 is a timing chart showing the operation of the gate driver during reverse shift (from the last stage to the first stage). At the time of reverse shift, UD is “L” and UDB is “H”.
  • GSP and GSPB become active before the start of the shift period, whereby the latch circuit LC of the last stage Cm (shift start stage) is updated, and the Q terminal of Fm is “H” and the QB terminal is “L”.
  • Analog switch SWm is ON and analog switch swm is OFF.
  • the output signal On + 1 in the subsequent stage becomes active “H” in the order of the output signal On-1 of the own stage ⁇ the output signal On-1 of the preceding stage, and the reverse shift is possible.
  • the first unit circuit C1 shown in FIG. 3 can be configured as shown in FIG. 8, and the last unit circuit Cm shown in FIG. 4 can be configured as shown in FIG. That is, in the unit circuit C1, the inverter iB1 and the NAND A1 are added, one input terminal of the NAND circuit A1 is connected to the input terminal of the inverter IB1 of the own stage C1, and the other input terminal of the NAND circuit A1 is Connected to the GSPB (inverted gate start pulse) line, the output terminal of the NAND circuit A1 is connected to the A terminal of the flip-flop F1, and the A terminal and B terminal of the flip-flop F1 are connected via the inverter iB1. is there.
  • GSPB inverted gate start pulse
  • an inverter iBm and a NAND Am are added, one input terminal of the NAND circuit Am is connected to an input terminal of the inverter IBm of the own stage Cm, and the other input terminal of the NAND circuit Am is Connected to the GSPB (inverted gate start pulse) line, the output terminal of the NAND circuit Am is connected to the C terminal of the flip-flop Fm, and the C terminal and D terminal of the flip-flop Fm are connected via the inverter iBm. is there.
  • GSPB inverted gate start pulse
  • the latch circuit of the flip-flop Fm is updated so that the Q terminal is “H” and the QB terminal is “L”. Since the analog switch SWm is ON and the analog switch swm is OFF, this state is maintained thereafter (even after the output signal Om ⁇ 1 becomes “L”), and the drive terminal Um of the last stage Cm is connected to the drive terminal Um.
  • An inverted signal (GCK2) of GCK2B is output.
  • GCK2B is “H”
  • the output of the NAND Am is “L” (since both inputs are “H”), so the latch circuit is not updated.
  • GSP shift start signal
  • GSPB inverted shift
  • the first stage unit circuit C1 shown in FIG. 8 can be modified as shown in FIG. 11, and the last stage unit circuit Cm shown in FIG. 9 can be modified as shown in FIG. That is, in FIG. 11, compared with the configuration of FIG. 8, an inverter ib1 and a NAND a1 are added, and the connection destination of the Q / QB terminals of the flip-flop F1 is changed. Specifically, one input terminal of the NAND circuit a1 is connected to the input terminal of the inverter IB1 of the own stage C1, the other input terminal of the NAND circuit a1 is connected to the QB terminal of the flip-flop F1, and the NAND circuit a1.
  • one input terminal of the NAND circuit am is connected to the input terminal of the inverter IBm of the own stage Cm, the other input terminal of the NAND circuit am is connected to the QB terminal of the flip-flop F1, and the NAND circuit am Are connected to the input terminal of the inverter ibm, the P terminal of the analog switch SWm, and the N terminal of the analog switch swm, and the output terminal of the inverter ibm is connected to the N terminal of the analog switch SWm and the P terminal of the analog switch swm. It is a connected configuration. Note that the Q terminal of the flip-flop Fm is closed.
  • the latch circuit is updated so that the Q terminal becomes “H” and the QB terminal becomes “L” (the output of the NAND a1 is “H”, the output of the inverter ib1 is “L”, the analog switch SW1 is ON, the analog Since the switch sw1 is OFF), this state is maintained until the latch circuit LC is next updated (even after GSPB returns to “H” and the analog switch 11 is turned OFF). That is, the output signal O1 rises at tp and becomes “H”, and returns at tq and becomes “L”.
  • the latch circuit LC of the flip-flop Fn of FIG. 5 can be modified as shown in FIG. That is, the output terminal of the inverter 22 and the input terminal of the inverter 21 of the latch circuit LC shown in FIG. 5 are connected not directly but via the analog switches 13 and 14, and the P terminal of the analog switch 13 is connected to the A terminal.
  • the N terminal of the switch 13 is connected to the B terminal
  • the P terminal of the analog switch 14 is connected to the C terminal
  • the N terminal of the analog switch 14 is connected to the D terminal.
  • the flip-flop Fn shown in FIG. 5 can be modified as shown in FIG. That is, the output terminal of the inverter 21 of the latch circuit LC shown in FIG. 5 and the input terminal of the inverter 22 are connected via the analog switch 13 instead of directly, and the output terminal of the inverter 22 of the latch circuit LC shown in FIG.
  • the input terminal of the inverter 21 is connected not directly but via the analog switch 14, and the Y terminal of the flip-flop Fn shown in FIG. 5 is connected to the inverter 22 via the analog switch 12 (not the input terminal of the inverter 21). Connect to the input terminal.
  • UD from the X terminal
  • UDB from the Y terminal
  • UD and UDB are set to the same signal (“H” for forward shift and “L” for reverse shift) during the shift period.
  • both the analog switches 11 and 12 are turned on, that is, the output signal On-1 of the preceding stage and the output signal On + 1 of the succeeding stage are simultaneously activated “H”.
  • all scanning signal lines are simultaneously selected by setting the output signals of all stages to active “H” before the shift starts ( This is suitable when it is necessary to turn on all of the signals.
  • FIG. 16 is a timing chart showing the operation of the gate driver having the flip-flop Fn of FIG. 15 at the time of forward shift (first stage ⁇ last stage).
  • the INITB signal is set to active “L” and UD is set to “L” (UDB remains “H”), and then the INITB signal is set to inactive “H” at tb (UD).
  • the UD “L” is input to the latch circuits LC of all the flip-flops so that the Q terminal of each flip-flop is set to “L” and the shift register is initialized. It can be performed.
  • FIG. 17 is a circuit diagram showing another configuration of the gate driver 12 (present gate driver) of FIG.
  • the gate driver includes an INITB (inverted initialization signal) line, a GCK1B (first inverted gate clock) line, a GCK2B (second inverted gate clock) line, and a UD (shift direction signal).
  • a shift register 10a including a first stage (first stage unit circuit C1) to m-th stage (end stage unit circuit Cm) (this shift register).
  • GCK1B first inverted gate clock
  • GCK2B second inverted gate clock
  • INITB inverted initialization signal
  • UD shift direction signal
  • UDB inverted shift direction signal
  • the unit circuit Cn in the n-th stage includes a flip-flop Fn, two analog switches SWn and swn, an inverter IBn, and a drive terminal Un (scanning signal line Gn of the liquid crystal panel). Connection node).
  • the flip-flop Fn includes an A / C terminal and an XY terminal on the input side, and a Q terminal (output terminal) and a QB terminal (inverted output terminal) on the output side.
  • n is an integer of 2 to m ⁇ 1
  • the Q terminal of the flip-flop Fn, the N terminal of the analog switch SWn, and the P terminal of the analog switch swn are connected, and the QB terminal of the flip-flop Fn
  • the P terminal of the analog switch SWn and the N terminal of the analog switch swn are connected, one conductive terminal of the analog switch SWn, one conductive terminal of the analog switch swn, and the input terminal of the inverter IBn are connected, and the output of the inverter IBn
  • the terminal and the drive terminal Un are connected, the other conduction terminal of the analog switch swn is connected to the INITB line, and the other conduction terminal of the analog switch SWn is connected to the GCK2B line (when n is an even number).
  • the A terminal of the flip-flop Fn is connected to the drive terminal Un-1 of the preceding stage Cn-1, the C terminal of the flip-flop Fn is connected to the drive terminal Un + 1 of the subsequent stage Cn + 1, and the X terminal of the flip-flop Fn is Connected to the UD line, the Y terminal of the flip-flop Fn is connected to the UDB line.
  • the A terminal of the flip-flop F1 is connected to the GSP (gate start pulse) line, and the other connection relationships are C2 to Cm ⁇ . Same as 1.
  • the C terminal of the flip-flop Fm is connected to the GSP (gate start pulse) line, and the other connection relationships are unit circuits C2 to Cm. Same as -1.
  • FIG. 20 shows a specific circuit configuration of the flip-flop Fn (n is an integer of 1 to m).
  • the flip-flop Fn includes analog switches 11 to 14 and inverters 21, 22, 31, and 32, and the A terminal is connected to the N terminal of the analog switch 11 and the P terminal of the analog switch 13.
  • the inverter 31 is connected to the P terminal of the analog switch 11 and the N terminal of the analog switch 13, and the C terminal is connected to the N terminal of the analog switch 12 and the P terminal of the analog switch 14.
  • the inverter 32 is connected to the P terminal of the analog switch 12 and the N terminal of the analog switch 14, the X terminal is connected to the input terminal of the inverter 21 via the analog switch 11, and the Y terminal is connected to the analog switch 12.
  • the latch circuit LC is configured such that the output of the inverter 21 is fed back to the input of the inverter 21 via the inverter 22 when the analog switches 13 and 14 are ON.
  • the unit circuit Cn of the shift register 10a captures INITB (inverted initialization signal) when the output of the flip-flop Fn (signal of the Q / QB terminal) is inactive, while it is an odd stage when it is active.
  • the GCK1B is taken in, and the GCK2B is taken in the even-numbered stage to generate its own output signal On and supplied to the scanning signal line Gn of the liquid crystal panel from the drive terminal Un, and the UD (shift direction signal) is the analog switch 11.
  • the UDB inverted shift direction signal
  • the inverted signal of INITB “H” is output to the drive terminal Un of the own stage, and the output signal On of the own stage becomes “L” after t4.
  • GSP and GSPB become active before the start of the shift period, whereby the latch circuit LC of the last stage Cm (shift start stage) is updated, and the Q terminal of Fm is “H” and the QB terminal is “L”.
  • Analog switch SWm is ON and analog switch swm is OFF).
  • each signal line (INITB line, GCK1B line, GCK2B line, UD line, UDB line) and the shift register can be reduced as compared with the gate driver in FIG.
  • the analog switch 11 or 12 when the analog switch 11 or 12 is ON and UD or UDB is input to the latch circuit LC, the analog switch 13 or 14 is OFF and no feedback is applied.
  • the analog switches 13 and 14 are turned ON to provide feedback.
  • the first stage unit circuit C1 shown in FIG. 18 can be configured as shown in FIG. 21, and the last stage unit circuit Cm shown in FIG. 19 can be configured as shown in FIG. That is, in the unit circuit C1, the inverter iB1 and the NAND A1 are added, one input terminal of the NAND circuit A1 is connected to the input terminal of the inverter IB1 of the own stage C1, and the other input terminal of the NAND circuit A1 is It is connected to the GSPB (inverted gate start pulse) line, and the output terminal of the NAND circuit A1 is connected to the A terminal of the flip-flop F1.
  • GSPB inverted gate start pulse
  • an inverter iBm and a NAND Am are added, one input terminal of the NAND circuit Am is connected to an input terminal of the inverter IBm of the own stage Cm, and the other input terminal of the NAND circuit Am is This is connected to the GSPB (inverted gate start pulse) line, and the output terminal of the NAND circuit Am is connected to the C terminal of the flip-flop Fm.
  • GSPB inverted gate start pulse
  • the latch circuit of the flip-flop Fm is updated so that the Q terminal is “H” and the QB terminal is “L”. Since the analog switch SWm is ON and the analog switch swm is OFF, this state is maintained thereafter (even after the output signal Om ⁇ 1 becomes “L”), and the drive terminal Um of the last stage Cm is connected to the drive terminal Um.
  • An inverted signal (GCK2) of GCK2B is output.
  • GCK2B is “H”
  • the output of the NAND Am is “L” (since both inputs are “H”), so the latch circuit is not updated.
  • GSP shift start signal
  • GSPB inverted shift
  • the first stage unit circuit C1 shown in FIG. 21 can be modified as shown in FIG. 23, and the last stage unit circuit Cm shown in FIG. 22 can be modified as shown in FIG. That is, in FIG. 23, compared with the configuration of FIG. 21, an inverter ib1 and a NAND a1 are added, and the connection destination of the Q / QB terminal of the flip-flop F1 is changed. Specifically, one input terminal of the NAND circuit a1 is connected to the input terminal of the inverter IB1 of the own stage C1, the other input terminal of the NAND circuit a1 is connected to the QB terminal of the flip-flop F1, and the NAND circuit a1.
  • one input terminal of the NAND circuit am is connected to the input terminal of the inverter IBm of the own stage Cm, the other input terminal of the NAND circuit am is connected to the QB terminal of the flip-flop F1, and the NAND circuit am Are connected to the input terminal of the inverter ibm, the P terminal of the analog switch SWm, and the N terminal of the analog switch swm, and the output terminal of the inverter ibm is connected to the N terminal of the analog switch SWm and the P terminal of the analog switch swm. It is a connected configuration. Note that the Q terminal of the flip-flop Fm is closed.
  • the latch circuit is updated so that the Q terminal becomes “H” and the QB terminal becomes “L” (the output of the NAND a1 is “H”, the output of the inverter ib1 is “L”, the analog switch SW1 is ON, the analog Since the switch sw1 is OFF), this state is maintained until the latch circuit LC is next updated (even after GSPB returns to “H” and the analog switch 11 is turned OFF). That is, the output signal O1 rises at tp and becomes “H”, and returns at tq and becomes “L”.
  • the flip-flop Fn of FIG. 25 includes analog switches 11 to 14 and inverters 21, 22, 31, and 32.
  • the A terminal is connected to the N terminal of the analog switch 11 and the P terminal of the analog switch 13
  • the inverter 31 is connected to the P terminal of the analog switch 11 and the N terminal of the analog switch 13
  • the C terminal is connected to the N terminal of the analog switch 12 and the P terminal of the analog switch 14.
  • the X terminal is connected to the input terminal of the inverter 21 through the analog switch 11, and the Y terminal is input to the inverter 22 through the analog switch 12. Connected to the terminal.
  • the output terminal of the inverter 21 is connected to the input terminal of the inverter 22 through the analog switch 14, and the output terminal of the inverter 22 is connected to the input terminal of the inverter 21 through the analog switch 13. That is, the latch circuit LC is configured such that the output of the inverter 21 is fed back to the input of the inverter 21 via the inverter 22 when the analog switches 13 and 14 are ON. In this way, when the analog switch 11 or 12 is ON and UD or UDB is input to the latch circuit LC, the analog switch 13 or 14 is OFF and no feedback is applied, and both the analog switches 11 and 12 are connected. When the UD and UDB are not input to the latch circuit LC in the OFF state, the analog switches 13 and 14 are turned ON and feedback is applied.
  • UD from the X terminal
  • UDB from the Y terminal
  • UD and UDB are set to the same signal (“H” for forward shift and “L” for reverse shift) during the shift period.
  • both the analog switches 11 and 12 are turned on, that is, the output signal On-1 at the previous stage and the output signal On + 1 at the rear stage are simultaneously active “H”.
  • all scanning signal lines are simultaneously selected by setting the output signals of all stages to active “H” before the shift starts ( This is suitable when it is necessary to turn on all of the signals.
  • the INITB signal is set to active “L” and UD is set to “L” (UDB remains “H”), and then the INITB signal is set to inactive “H” at tb (UD).
  • the UD “L” is input to the latch circuits LC of all the flip-flops so that the Q terminal of each flip-flop is set to “L” and the shift register is initialized. It can be performed.
  • the analog switches 11 and 12 of the flip-flop Fn shown in FIG. 20 are N-channel transistors 31 and 32, and the analog switches 13 and 14 are P-channel transistors 33 and 34, respectively, as shown in FIG. It can also be configured.
  • the analog switches 11 and 12 of the flip-flop Fn shown in FIG. 25 are N-channel transistors 31 and 32, respectively, and the analog switches 13 and 14 are P-channel transistors 33 and 34, respectively, and are configured as shown in FIG. You can also.
  • FIG. 27 shows the operation of the gate driver having the flip-flops at each stage of the shift register as shown in FIG. 26, and FIG. 29 shows the operation of the gate driver having the flip-flops at each stage of the shift register as shown in FIG.
  • the Q terminal of the flip-flop is set to “H (High-side power supply voltage). ) ”Instead of“ High side power supply voltage ⁇ Threshold voltage of N-channel transistor 31 ”.
  • the Q terminal becomes “H (High-side power supply voltage)”.
  • the inverter used in each embodiment has, for example, a circuit as shown in FIG. 30, that is, one conduction terminal of a P-channel transistor, one conduction terminal of an N-channel transistor, and an output terminal OUT are connected.
  • the other conduction terminal of the channel transistor is connected to the high-side power supply, and the other conduction terminal of the N-channel transistor is connected to the low-side power supply.
  • the control terminal of the P-channel transistor, the control terminal of the N-channel transistor, and the input terminal IN Can be realized by a circuit in which and are connected.
  • the shift register includes a plurality of unit circuits including flip-flops, and the shift direction is switched by first and second shift direction signals.
  • Each unit circuit is a synchronization signal based on the output of the flip-flop.
  • the flip-flop is provided with first and second switches, and a latch circuit that latches the input signal and outputs it as an output of the flip-flop.
  • the first shift direction signal is input to the latch circuit via the first switch
  • the second shift direction signal is input to the latch circuit via the second switch.
  • the first output signal is input to the control terminal of the first switch and the second output signal is input to the control terminal of the second switch. It is a configuration but that is input.
  • the latch circuit includes first and second inverters, the first inverter is connected between the two output terminals of the flip-flop, and the first shift direction signal is transmitted through the first switch.
  • the second shift direction signal is input to the first inverter via the second switch, the output terminal of the first inverter is connected to the input terminal of the second inverter, and the output terminal of the second inverter is It can also be set as the structure connected to the input terminal of the 1st inverter.
  • the latch circuit includes first and second inverters, a third switch that is turned off when the first switch is turned on, and a fourth switch that is turned off when the second switch is turned on.
  • a first inverter is connected between the two output terminals of the flip-flop, the first shift direction signal is input to the first inverter via the first switch, and the second shift direction signal is input via the second switch.
  • Input to the first inverter, the output terminal of the first inverter is connected to the input terminal of the second inverter, and the output terminal of the second inverter is connected to the input terminal of the first inverter via the third and fourth switches. It can also be set as the structure.
  • the latch circuit includes first and second inverters, a third switch that is turned off when the first switch is turned on, and a fourth switch that is turned off when the second switch is turned on.
  • a first inverter is connected between the two output terminals of the flip-flop, the first shift direction signal is input to the first inverter via the first switch, and the second shift direction signal is input via the second switch.
  • the output terminal of the first inverter is connected to the input terminal of the second inverter via the fourth switch, and the output terminal of the second inverter is connected to the input terminal of the first inverter via the third switch. It can also be set as the structure connected to.
  • each unit circuit may be configured to capture an initialization signal when the flip-flop output is inactive, and to capture a clock signal (synchronization signal) when the flip-flop output is active.
  • This shift register can be configured such that at initialization, the output signal of the flip-flop is fixed to inactive, and output signals other than the first and last stages are active.
  • the unit circuit of the first stage includes a logic circuit to which the scanning start signal and the captured signal are input, and the output of the logic circuit is input to the control terminal of the first switch,
  • the unit circuit may include a logic circuit to which the scan start signal and the captured signal are input, and the output of the logic circuit may be input to the control terminal of the second switch.
  • each of the first and second switches is connected to one conduction terminal of the P-channel transistor and one conduction terminal of the N-channel transistor, and to the other conduction terminal of the P-channel transistor and the N-channel transistor.
  • the analog switch is connected to the other conduction terminal, and the output signal of the previous stage is input to one control terminal of the first switch, and the inverted signal of the output signal of the previous stage is input to the other control terminal.
  • the output signal of the subsequent stage can be input to one control terminal of the second switch, and the inverted signal of the output signal of the subsequent stage can be input to the other control terminal.
  • This signal line driver circuit includes the shift register.
  • the present liquid crystal display device includes the signal line driving circuit.
  • the present invention is not limited to the above-described embodiments, and those obtained by appropriately modifying the above-described embodiments based on common general technical knowledge and combinations thereof are also included in the embodiments of the present invention.
  • the shift register of the present invention is suitable for a liquid crystal display device, for example.

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Abstract

　フリップフロップを含む単位回路を複数段備え、各単位回路はフリップフロップの出力に基づいて同期信号を取り込むことで自段の出力信号を生成し、上記フリップフロップには、第１および第２スイッチ（１１・１２）と、入力された信号をラッチしてフリップフロップの出力とするラッチ回路（ＬＣ）とが設けられるとともに、第１シフト方向信号（ＵＤ）が第１スイッチ（１１）を介してラッチ回路（ＬＣ）に入力され、かつ第２シフト方向信号（ＵＤＢ）が第２スイッチ（１２）を介してラッチ回路（ＬＣ）に入力され、初段および末段以外の各単位回路においては、第１スイッチの制御端子に前段の出力信号が入力されるとともに、第２スイッチの制御端子に後段の出力信号が入力される構成とする。これにより、シフトレジスタの素子数を減らし、小型化、低コスト化を実現することができる。

Description

シフトレジスタ、信号線駆動回路、液晶表示装置
　本発明は、シフト方向の切り替えが可能なシフトレジスタに関する。
　図３１は、走査方向の切り替えが可能なゲートドライバの従来の構成である。該ゲートドライバは、ＩＮＩＴＢ（反転初期化信号）ライン、ＧＣＫ１Ｂ（第１反転ゲートクロック）ライン、ＧＣＫ２Ｂ（第２反転ゲートクロック）ライン、ＵＤ（シフト方向信号）ライン、ＵＤＢ（反転シフト方向信号）ライン、および第１～第ｍ段（ｍは２以上の整数）の単位回路からなるシフトレジスタ１００を備える（従来のシフトレジスタ）。なお、ＩＮＩＴＢ（反転初期化信号）はアクティブ状態で「Ｌｏｗ」となる。
　ここで、例えば第ｎ段（ｎは２以上の整数）の単位回路Ｃｎには、フリップフロップｆｎと、２つのアナログスイッチＳＷｎ・ｓｗｎと、インバータＩＢｎと、走査信号線との接続端子である駆動端子Ｕｎとが含まれる。フリップフロップｆｎは、入力側のＡ～Ｄ端子およびＸ・Ｙ端子と、出力側となるＱ端子（出力端子）およびＱＢ端子（反転出力端子）とを備える。アナログスイッチＳＷｎ・ＳＷｎはそれぞれ、１つのＰチャネルトランジスタと１つのＮチャネルトランジスタとからなるＣＭＯＳ型であり、Ｐチャネルトランジスタのゲート端子であるＰ端子、Ｎチャネルトランジスタのゲート端子であるＮ端子、および２つの導通端子を備える。
　さらに、単位回路Ｃｎでは、フリップフロップｆｎのＱ端子とアナログスイッチＳＷｎのＮ端子とアナログスイッチｓｗｎのＰ端子とが接続され、フリップフロップｆｎのＱＢ端子とアナログスイッチＳＷｎのＰ端子とアナログスイッチｓｗｎのＮ端子とが接続され、アナログスイッチＳＷｎの一方の導通端子とアナログスイッチｓｗｎの一方の導通端子とインバータＩＢｎの入力端子とが接続され、インバータＩＢｎの出力端子と駆動端子Ｕｎとが接続され、アナログスイッチｓｗｎの他方の導通端子とＩＮＩＴＢラインとが接続され、アナログスイッチＳＷｎの他方の導通端子とＧＣＫ２Ｂラインとが接続されている。
　フリップフロップｆｎのＡ端子は、前段Ｃｎ－１の駆動端子Ｕｎ－１に接続され、フリップフロップｆｎのＢ端子は、前段Ｃｎ－１のインバータＩＢｎ－１の入力端子に接続され、フリップフロップｆｎのＣ端子は、後段Ｃｎ＋１の駆動端子Ｕｎ＋１に接続され、フリップフロップｆｎのＤ端子は、後段Ｃｎ－１のインバータＩＢｎ＋１の入力端子に接続され、フリップフロップｆｎのＸ端子は、ＵＤラインに接続され、フリップフロップｆｎのＹ端子は、ＵＤＢラインに接続されている。
　図３２に、フリップフロップｆｎの具体的回路構成を示す。同図に示されるように、フリップフロップｆｎは、４つのアナログスイッチ７１～７４（それぞれが上記アナログスイッチＳＷｎと同構成）と、Ｐチャネルトランジスタ７８と、Ｎチャネルトランジスタ７９と、２つのインバータ７５・７６とを備え、Ｂ端子がアナログスイッチ７１を介してトランジスタ７８のゲート端子に接続されるとともに、Ｄ端子がアナログスイッチ７２を介してトランジスタ７８のゲート端子に接続され、Ａ端子がアナログスイッチ７３を介してトランジスタ７９のゲート端子に接続されるとともに、Ｃ端子がアナログスイッチ７４を介してトランジスタ７９のゲート端子に接続され、アナログスイッチ７１のＮ端子とアナログスイッチ７２のＰ端子とアナログスイッチ７３のＰ端子とアナログスイッチ７４のＮ端子とＸ端子とが接続され、アナログスイッチ７１のＰ端子とアナログスイッチ７４のＰ端子とＹ端子とが接続され、トランジスタ７８のソース端子が高電位側電源ＶＤＤに接続され、トランジスタ７９のソース端子が低電位側電源ＶＳＳに接続されている。また、トランジスタ７８のドレイン端子とトランジスタ７９のドレイン端子とインバータ７５の入力端子とインバータ７６の出力端子とＱ端子とが接続され、インバータ７５の出力端子とインバータ７６の入力端子とＱＢ端子とが接続されており、インバータ７５・７６によってラッチ回路が構成されている。
　図３３は、図３１のゲートドライバの動作を示すタイミングチャートである。図３３では、ＵＤが「Ｈｉｇｈ」（以下「Ｈ」と略記）、ＵＤＢが「Ｌｏｗ」（以下「Ｌ」と略記）であるため、アナログスイッチ７２・７３がＯＦＦでアナログスイッチ７１・７４がＯＮとなっており、ｔ０で、Ｏｎ－１が「Ｈ」でＯｎ＋１が「Ｌ」になると、Ｂ端子が「Ｌ」でＣ端子も「Ｌ」となり、ラッチ回路が更新されてＱ端子が「Ｈ」でＱＢ端子が「Ｌ」となる。これにより、アナログスイッチＳＷｎがＯＮでアナログスイッチｓｗｎがＯＦＦとなり、これ以後ＯｎにはＧＣＫ２Ｂの反転信号（ＧＣＫ２）が出力される。すなわち、Ｏｎは、ｔ２で立ち上がって「Ｈ」となり、ｔ３で立ち下がって「Ｌ」となる。
　ｔ４で、Ｏｎ－１が「Ｌ」でＯｎ＋１が「Ｈ」になると、Ｂ端子が「Ｈ」でＣ端子も「Ｈ」となり、ラッチ回路が更新されてＱ端子が「Ｌ」でＱＢ端子が「Ｈ」となる。これにより、アナログスイッチＳＷｎがＯＦＦでアナログスイッチｓｗｎがＯＮとなり、これ以後ＯｎにはＩＮＩＴＢの反転信号が出力される。すなわち、Ｏｎは、ｔ４以降「Ｌ」となる。このように、図３３ではＯｎ－１→Ｏｎ→Ｏｎ＋１の順でアクティブ「Ｈ」となり、順方向走査が可能となる。なお図３４では、ＵＤが「Ｌ」、ＵＤＢが「Ｈ」であるため、Ｏｎ＋１→Ｏｎ→Ｏｎ－１の順でアクティブ「Ｈ」となり、逆方向走査が可能となる。
ＷＯ２００６／０４０９０４号公報（２００６年４月２０日公開） 特開２００１－１３５０９３号公報（２００１年５月１８日公開）
　しかしながら、上記従来のシフトレジスタは素子数が多く、小型化、低コスト化の妨げになっていた。
　本発明の目的は、シフト方向の切り替えが可能なシフトレジスタの素子数を減らし、小型化、低コスト化を実現する点にある。
　本シフトレジスタは、フリップフロップを含む単位回路を複数段備え、第１および第２シフト方向信号によってシフト方向が切り替えられるシフトレジスタであって、各単位回路は、フリップフロップの出力に基づいて同期信号を取り込むことで自段の出力信号を生成し、上記フリップフロップには、第１および第２スイッチと、入力された信号をラッチしてフリップフロップの出力とするラッチ回路とが設けられるとともに、上記第１シフト方向信号が第１スイッチを介して上記ラッチ回路に入力され、かつ上記第２シフト方向信号が第２スイッチを介して該ラッチ回路に入力され、初段および末段以外の各単位回路においては、第１スイッチの制御端子に前段の出力信号が入力されるとともに、第２スイッチの制御端子に後段の出力信号が入力される構成である。
　本シフトレジスタでは、順方向シフト時には、前段のアクティブ化によって第１シフト方向信号がラッチ回路に入力されると、以後、後段のアクティブ化によって第２シフト方向信号がラッチ回路に入力されるまで、フリップフロップの出力がアクティブ化される。また、逆方向シフト時には、後段のアクティブ化によって第２シフト方向信号がラッチ回路に入力されると、以後、前段のアクティブ化によって第１シフト方向信号がラッチ回路に入力されるまで、フリップフロップの出力がアクティブ化される。
　このように、本構成によれば、従来よりも少ない素子で、シフト方向の切り替えが可能なシフトレジスタを実現することができる。これにより、双方向シフトレジスタの小型化、低コスト化を実現することができる。
　本発明によれば、シフト方向の切り替えが可能なシフトレジスタの素子数を減らし、小型化、低コスト化を実現することができる。
本実施の形態にかかる液晶表示装置の構成を示す回路ブロック図である。 実施の形態１にかかるゲートドライバの構成を示す回路図である。 実施の形態１にかかるゲートドライバの構成（初段）を示す回路図である。 実施の形態１にかかるゲートドライバの構成（末段）を示す回路図である。 図１に示すゲートドライバ内のフリップフロップの構成を示す回路図である。 図１に示すゲートドライバの動作（順方向シフト時）を示すタイミングチャートである。 図１に示すゲートドライバの動作（逆方向シフト時）を示すタイミングチャートである。 実施の形態１にかかるゲートドライバの別構成（初段）を示す回路図である。 実施の形態１にかかるゲートドライバの別構成（末段）を示す回路図である。 図８・９に示すフリップフロップを備えたゲートドライバの動作（順方向シフト時）を示すタイミングチャートである。 実施の形態１にかかるゲートドライバのさらなる別構成（初段）を示す回路図である。 実施の形態１にかかるゲートドライバのさらなる別構成（末段）を示す回路図である。 図１１・１２に示すフリップフロップを備えたゲートドライバの動作（順方向シフト時）を示すタイミングチャートである。 図５に示すフリップフロップの変形例である。 図５に示すフリップフロップのさらなる変形例である。 図１５に示すフリップフロップを備えたゲートドライバの動作（全ＯＮ実施、順方向シフト時）を示すタイミングチャートである。 実施の形態２にかかるゲートドライバの構成を示す回路図である。 実施の形態２にかかるゲートドライバの構成（初段）を示す回路図である。 実施の形態２にかかるゲートドライバの構成（末段）を示す回路図である。 図１７に示すゲートドライバ内のフリップフロップの構成を示す回路図である。 実施の形態２にかかるゲートドライバの別構成（初段）を示す回路図である。 実施の形態２にかかるゲートドライバの別構成（末段）を示す回路図である。 実施の形態２にかかるゲートドライバのさらなる別構成（初段）を示す回路図である。 実施の形態２にかかるゲートドライバのさらなる別構成（末段）を示す回路図である。 図２０に示すフリップフロップの変形例である。 図２０に示すフリップフロップのさらなる変形例である。 図２６に示すフリップフロップを備えたゲートドライバの動作（順方向シフト時）を示すタイミングチャートである。 図２０に示すフリップフロップのさらなる変形例である。 図２７に示すフリップフロップを備えたゲートドライバの動作（順方向シフト時）を示すタイミングチャートである。 インバータの実現例である。 従来のゲートドライバの構成を示す回路図である。 図３１に示すゲートドライバ内のフリップフロップの構成を示す回路図である。 図３１に示すゲートドライバの動作（順方向シフト時）を示すタイミングチャートである。 図３１に示すゲートドライバの動作（逆方向シフト時）を示すタイミングチャートである。
　　本発明の実施の形態を、図１～３０を用いて説明すれば、以下のとおりである。
　〔実施の形態１〕
　図１は、本液晶表示装置１の構成を示すブロック図である。同図に示すように、本液晶表示装置１は、ソースドライバ１１、ゲートドライバ１２、液晶パネル１３、および表示制御回路１４を備える。液晶パネル１３には、走査信号線（Ｇｎ－１・Ｇｎ・Ｇｍ）、データ信号線（Ｓｉ・Ｓｋ）、および保持容量配線（Ｃｓｎ－１・Ｃｓｎ・Ｃｓｍ）が設けられ、ゲートドライバ１２は走査方向の切り替えが可能であり、各走査信号線を駆動する。ソースドライバ１１は各データ信号線を駆動する。また、表示制御回路１４はソースドライバ１１およびゲートドライバ１２を制御する。
　図２は、図１のゲートドライバ１２（本ゲートドライバ）の構成を示す回路図である。図２に示すように、本ゲートドライバは、ＩＮＩＴＢ（反転初期化信号）ラインと、ＧＣＫ１Ｂ（第１反転ゲートクロック、同期信号）ラインと、ＧＣＫ２Ｂ（第２反転ゲートクロック、同期信号）ラインと、ＵＤ（シフト方向信号）ラインと、ＵＤＢ（反転シフト方向信号）ラインと、第１段（初段　単位回路Ｃ１）～第ｍ段（末段　単位回路Ｃｍ）からなるシフトレジスタ１０とを備える（本シフトレジスタ）。
　なお、ＧＣＫ１Ｂ（第１反転ゲートクロック）およびＧＣＫ２Ｂ（第２反転ゲートクロック）は、互いにアクティブ期間（Ｌｏｗ期間）が重ならない２つのクロック信号である。また、ＩＮＩＴＢ（反転初期化信号）は、初期化時に「Ｌｏｗ（アクティブ）」となり、それ以外は「Ｈｉｇｈ」となる信号である。また、ＵＤ（シフト方向信号）は順方向シフト時に「Ｈｉｇｈ」、逆方向シフト時に「Ｌｏｗ」となる信号であり、ＵＤＢ（反転シフト方向信号）は逆方向シフト時に「Ｈｉｇｈ」、順方向シフト時に「Ｌｏｗ」となる信号である。
　第ｎ段（ｎは１～ｍの整数）の単位回路Ｃｎには、フリップフロップＦｎと、２つのアナログスイッチＳＷｎ・ｓｗｎと、インバータＩＢｎと、駆動端子Ｕｎ（液晶パネルの走査信号線Ｇｎとの接続ノード）とが含まれる。
　フリップフロップＦｎは、入力側のＡ～Ｄ端子およびＸ・Ｙ端子と、出力側となるＱ端子（出力端子）およびＱＢ端子（反転出力端子）とを備える。アナログスイッチＳＷｎ・ＳＷｎはそれぞれ、Ｐチャネルトランジスタの一方の導通端子とＮチャネルトランジスタの一方の導通端子とが接続されるとともにＰチャネルトランジスタの他方の導通端子とＮチャネルトランジスタの他方の導通端子とが接続されたアナログスイッチであり、Ｐチャネルトランジスタのゲート端子であるＰ端子、Ｎチャネルトランジスタのゲート端子であるＮ端子、および電流経路となる２つの導通端子を備える。
　単位回路Ｃｎでは、ｎが２～ｍ－１の整数であるとき、フリップフロップＦｎのＱ端子とアナログスイッチＳＷｎのＮ端子とアナログスイッチｓｗｎのＰ端子とが接続され、フリップフロップＦｎのＱＢ端子とアナログスイッチＳＷｎのＰ端子とアナログスイッチｓｗｎのＮ端子とが接続され、アナログスイッチＳＷｎの一方の導通端子とアナログスイッチｓｗｎの一方の導通端子とインバータＩＢｎの入力端子とが接続され、インバータＩＢｎの出力端子と駆動端子Ｕｎとが接続され、アナログスイッチｓｗｎの他方の導通端子とＩＮＩＴＢラインとが接続され、アナログスイッチＳＷｎの他方の導通端子がＧＣＫ２Ｂラインに接続される（ｎが偶数の場合）。また、フリップフロップＦｎのＡ端子は、前段Ｃｎ－１の駆動端子Ｕｎ－１に接続され、フリップフロップＦｎのＢ端子は、前段Ｃｎ－１のインバータＩＢｎ－１の入力端子に接続され、フリップフロップＦｎのＣ端子は、後段Ｃｎ＋１の駆動端子Ｕｎ＋１に接続され、フリップフロップＦｎのＤ端子は、後段Ｃｎ－１のインバータＩＢｎ＋１の入力端子に接続され、フリップフロップＦｎのＸ端子は、ＵＤラインに接続され、フリップフロップＦｎのＹ端子は、ＵＤＢラインに接続されている。
　また、初段の単位回路Ｃ１（ｎ＝１）では、図３に示すように、フリップフロップＦ１のＡ端子がＧＳＰ（ゲートスタートパルス）ラインに接続され、フリップフロップＦ１のＢ端子がＧＳＰＢ（反転ゲートスタートパルス）ラインに接続されており、他の接続関係はＣ２～Ｃｍ－１と同じである。末段の単位回路Ｃｍ（ｎ＝ｍ）では、図４に示すように、フリップフロップＦｍのＣ端子がＧＳＰ（ゲートスタートパルス）ラインに接続され、フリップフロップＦｍのＤ端子がＧＳＰＢ（反転ゲートスタートパルス）ラインに接続されており、他の接続関係は単位回路Ｃ２～Ｃｍ－１と同じである。
　図５に、フリップフロップＦｎ（ｎは１～ｍの整数）の具体的回路構成を示す。同図に示されるように、フリップフロップＦｎは、アナログスイッチ１１・１２（それぞれがアナログスイッチＳＷｎと同構成）と、インバータ２１・２２とを備え、Ｂ端子がアナログスイッチ１１のＰ端子に接続され、Ａ端子がアナログスイッチ１１のＮ端子に接続され、Ｄ端子がアナログスイッチ１２のＰ端子に接続され、Ｃ端子がアナログスイッチ１２のＮ端子に接続され、Ｘ端子がアナログスイッチ１１を介してインバータ２１の入力端子に接続され、Ｙ端子がアナログスイッチ１２を介してインバータ２１の入力端子に接続されている。インバータ２１の出力端子はインバータ２２の入力端子に接続され、インバータ２２の出力端子がインバータ２１の入力端子に接続される。すなわち、ラッチ回路ＬＣは、インバータ２１の出力がインバータ２２を介してインバータ２１の入力にフィードバックされる構成である。
　このように、本シフトレジスタ１０の単位回路Ｃｎは、フリップフロップＦｎの出力（Ｑ・ＱＢ端子の信号）が非アクティブのときにＩＮＩＴＢ（反転初期化信号）を取り込む一方、アクティブのときに奇数段ではＧＣＫ１Ｂ、偶数段ではＧＣＫ２Ｂを取り込んで自段の出力信号Ｏｎを生成し、これを駆動端子Ｕｎから液晶パネルの走査信号線Ｇｎに供給する構成であり、ＵＤ（シフト方向信号）がアナログスイッチ１１を介してラッチ回路ＬＣに入力され、ＵＤＢ（反転シフト方向信号）がアナログスイッチ１２を介してラッチ回路ＬＣに入力され、初段および末段以外のフリップフロップ（Ｆ２～Ｆｍ－１）においては、アナログスイッチ１１のＮ端子に前段Ｃｎ－１の出力信号Ｏｎ－１が入力されるとともに、アナログスイッチ１２のＮ端子に後段Ｃｎ＋１の出力信号Ｏｎ＋１が入力される。
　図６は、本ゲートドライバの順方向シフト時（初段→末段）の動作を示すタイミングチャートである。なお、各信号のＨｉｇｈの状態を「Ｈ」、Ｌｏｗの状態を「Ｌ」と略記する。順方向シフト時には、ＵＤが「Ｈ」、ＵＤＢが「Ｌ」となっている。
　ｔ０で前段の出力信号Ｏｎ－１が「Ｈ」になると、後段の出力信号Ｏｎ＋１は「Ｌ」であるため、フリップフロップＦｎのＡ端子が「Ｈ」、Ｂ端子が「Ｌ」、Ｃ端子が「Ｌ」、Ｄ端子が「Ｈ」となり、フリップフロップＦｎのアナログスイッチ１１がＯＮでアナログスイッチ１２がＯＦＦとなる。これにより、Ｘ端子からＵＤの「Ｈ」がラッチ回路ＬＣに入力され、ラッチ回路が更新されてＱ端子が「Ｈ」でＱＢ端子が「Ｌ」（＝アナログスイッチＳＷｎがＯＮでアナログスイッチｓｗｎがＯＦＦ）となり、ｔ０以降（出力信号Ｏｎ－１が立ち下がってアナログスイッチ１１がＯＦＦした後も）次にラッチ回路ＬＣが更新されるまでこの状態が維持される。すなわち、自段の駆動端子ＵｎにはＧＣＫ２Ｂの反転信号（ＧＣＫ２）が出力され、自段の出力信号Ｏｎは、ｔ２で立ち上がって「Ｈ」となり、ｔ３で立ち下がって「Ｌ」となる。
　ｔ４で後段の出力信号Ｏｎ＋１が「Ｈ」になると、前段の出力信号Ｏｎ－１は「Ｌ」であるため、フリップフロップＦｎのＡ端子が「Ｌ」、Ｂ端子が「Ｈ」、Ｃ端子が「Ｈ」、Ｄ端子が「Ｌ」となり、フリップフロップＦｎのアナログスイッチ１１がＯＦＦでアナログスイッチ１２がＯＮとなる。これにより、Ｙ端子からＵＤＢの「Ｌ」がラッチ回路ＬＣに入力され、ラッチ回路が更新されてＱ端子が「Ｌ」でＱＢ端子が「Ｈ」（＝アナログスイッチＳＷｎがＯＦＦでアナログスイッチｓｗｎがＯＮ）となり、ｔ４以降（出力信号Ｏｎ＋１が立ち下がってアナログスイッチ１２がＯＦＦした後も）次にラッチ回路ＬＣが更新されるまでこの状態が維持される。すなわち、自段の駆動端子ＵｎにはＩＮＩＴＢ「Ｈ」の反転信号が出力され、自段の出力信号Ｏｎはｔ４以降「Ｌ」となる。なお、ＧＳＰ・ＧＳＰＢは、シフト期間の開始前にアクティブとなり、これによって、初段Ｃ１（シフト開始段）のラッチ回路ＬＣが更新され、Ｆ１のＱ端子が「Ｈ」でＱＢ端子が「Ｌ」（＝アナログスイッチＳＷ１がＯＮでアナログスイッチｓｗ１がＯＦＦ）となる。また、ＧＳＰ・ＧＳＰＢは、シフト期間の終了後にもアクティブとなり、これによって、末段Ｃｍ（シフト終了段）のラッチ回路ＬＣが更新され、ＦｍのＱ端子が「Ｌ」でＱＢ端子が「Ｈ」（＝アナログスイッチＳＷｍがＯＦＦでアナログスイッチｓｗｍがＯＮ）となる。
　このように、図６では前段の出力信号Ｏｎ－１→自段の出力信号Ｏｎ→後段の出力信号Ｏｎ＋１の順でアクティブ「Ｈ」となり、順方向シフトが可能となる。
　図７は、本ゲートドライバの逆方向シフト時（末段→初段）の動作を示すタイミングチャートである。逆方向シフト時には、ＵＤが「Ｌ」、ＵＤＢが「Ｈ」となっている。
　ｔ０で後段の出力信号Ｏｎ＋１が「Ｈ」になると、前段の出力信号Ｏｎ－１は「Ｌ」であるため、フリップフロップＦｎのＡ端子が「Ｌ」、Ｂ端子が「Ｈ」、Ｃ端子が「Ｈ」、Ｄ端子が「Ｌ」となり、フリップフロップＦｎのアナログスイッチ１１がＯＦＦでアナログスイッチ１２がＯＮとなる。これにより、Ｙ端子からＵＤＢの「Ｈ」がラッチ回路ＬＣに入力され、ラッチ回路が更新されてＱ端子が「Ｈ」でＱＢ端子が「Ｌ」（＝アナログスイッチＳＷｎがＯＮでアナログスイッチｓｗｎがＯＦＦ）となり、ｔ０以降（出力信号Ｏｎ＋１が立ち下がってアナログスイッチ１２がＯＦＦした後も）次にラッチ回路ＬＣが更新されるまでこの状態が維持される。すなわち、自段の駆動端子ＵｎにはＧＣＫ２Ｂの反転信号（ＧＣＫ２）が出力され、自段の出力信号Ｏｎは、ｔ２で立ち上がって「Ｈ」となり、ｔ３で立ち下がって「Ｌ」となる。
　ｔ４で前段の出力信号Ｏｎ－１が「Ｈ」になると、後段の出力信号Ｏｎ＋１は「Ｌ」であるため、フリップフロップＦｎのＡ端子が「Ｈ」、Ｂ端子が「Ｌ」、Ｃ端子が「Ｌ」、Ｄ端子が「Ｈ」となり、フリップフロップＦｎのアナログスイッチ１１がＯＮでアナログスイッチ１２がＯＦＦとなる。これにより、Ｘ端子からＵＤの「Ｌ」がラッチ回路ＬＣに入力され、ラッチ回路が更新されてＱ端子が「Ｌ」でＱＢ端子が「Ｈ」（＝アナログスイッチＳＷｎがＯＦＦでアナログスイッチｓｗｎがＯＮ）となり、ｔ４以降（出力信号Ｏｎ－１が立ち下がってアナログスイッチ１１がＯＦＦした後も）次にラッチ回路ＬＣが更新されるまでこの状態が維持される。すなわち、自段の駆動端子ＵｎにはＩＮＩＴＢ「Ｈ」の反転信号が出力され、自段の出力信号Ｏｎはｔ４以降「Ｌ」となる。なお、ＧＳＰ・ＧＳＰＢは、シフト期間の開始前にアクティブとなり、これによって、末段Ｃｍ（シフト開始段）のラッチ回路ＬＣが更新され、ＦｍのＱ端子が「Ｈ」でＱＢ端子が「Ｌ」（＝アナログスイッチＳＷｍがＯＮでアナログスイッチｓｗｍがＯＦＦ）となる。また、ＧＳＰ・ＧＳＰＢは、シフト期間の修了後にもアクティブとなり、これによって、初段Ｃ１（シフト終了段）のラッチ回路ＬＣが更新され、Ｆ１のＱ端子が「Ｌ」でＱＢ端子が「Ｈ」（＝アナログスイッチＳＷ１がＯＦＦでアナログスイッチｓｗ１がＯＮ）となる。
　このように、図７では後段の出力信号Ｏｎ＋１→自段の出力信号Ｏｎ→前段の出力信号Ｏｎ－１の順でアクティブ「Ｈ」となり、逆方向シフトが可能となる。
　本シフトレジスタ１０によれば、従来（図３１・３２参照）よりもフリップフロップ内の素子数を削減することができるため、小型、低コストの双方向シフトレジスタを実現することができる。
　図３で示した初段の単位回路Ｃ１を図８のように、図４で示した末段の単位回路Ｃｍを図９のように構成することもできる。すなわち、単位回路Ｃ１では、インバータｉＢ１とナンドＡ１とが追加され、ナンド回路Ａ１の一方の入力端子が、自段Ｃ１のインバータＩＢ１の入力端子に接続され、ナンド回路Ａ１の他方の入力端子が、ＧＳＰＢ（反転ゲートスタートパルス）ラインに接続され、ナンド回路Ａ１の出力端子がフリップフロップＦ１のＡ端子に接続され、フリップフロップＦ１のＡ端子とＢ端子とがインバータｉＢ１を介して接続された構成である。また、単位回路Ｃｍでは、インバータｉＢｍとナンドＡｍとが追加され、ナンド回路Ａｍの一方の入力端子が、自段ＣｍのインバータＩＢｍの入力端子に接続され、ナンド回路Ａｍの他方の入力端子が、ＧＳＰＢ（反転ゲートスタートパルス）ラインに接続され、ナンド回路Ａｍの出力端子がフリップフロップＦｍのＣ端子に接続され、フリップフロップＦｍのＣ端子とＤ端子とがインバータｉＢｍを介して接続された構成である。
　図８・９の構成では、図１０に示すように、順方向シフト開始前にＧＳＰＢがアクティブ（「Ｌ」）になると、初段Ｃ１のナンドＡ１の出力が「Ｌ」から「Ｈ」となる。すなわち、フリップフロップＦ１のＡ端子が「Ｈ」、Ｂ端子が「Ｌ」、Ｃ端子が「Ｌ」、Ｄ端子が「Ｈ」となり、フリップフロップＦ１のアナログスイッチ１１がＯＮでアナログスイッチ１２がＯＦＦとなる。これにより、Ｘ端子からＵＤの「Ｈ」がラッチ回路ＬＣに入力され、ラッチ回路が更新されてＱ端子が「Ｈ」でＱＢ端子が「Ｌ」（アナログスイッチＳＷ１がＯＮでアナログスイッチｓｗ１がＯＦＦ）となり、以後（ＧＳＰＢが「Ｈ」に戻ってアナログスイッチ１１がＯＦＦした後も）次にラッチ回路ＬＣが更新されるまでこの状態が維持される。すなわち、出力信号Ｏ１は、ｔｐで立ち上がって「Ｈ」となり、ｔｑで立ち下がって「Ｌ」となる。
　また、ｔｘで末段Ｃｍの前段であるＣｍ－１の出力信号Ｏｍ－１が「Ｈ」になると、フリップフロップＦｍのラッチ回路が更新されてＱ端子が「Ｈ」でＱＢ端子が「Ｌ」（＝アナログスイッチＳＷｍがＯＮでアナログスイッチｓｗｍがＯＦＦ）となるため、以後（出力信号Ｏｍ－１が「Ｌ」になった後も）この状態が維持され、末段Ｃｍの駆動端子ＵｍにはＧＣＫ２Ｂの反転信号（ＧＣＫ２）が出力される。ここで、ＧＣＫ２Ｂが「Ｈ」の期間はナンドＡｍの出力は「Ｌ」（２つの入力はともに「Ｈ」なので）であるため、ラッチ回路は更新されない。そして、ｔｙでＧＣＫ２Ｂが「Ｈ」から「Ｌ」になると、末段Ｃｍの出力信号Ｏｍは一旦「Ｈ」となるが、これに伴ってナンドＡｍの出力が「Ｈ」となると、フリップフロップＦｍのアナログスイッチ１１がＯＦＦでアナログスイッチ１２がＯＦＦとなる。これにより、Ｙ端子からＵＤＢの「Ｌ」がラッチ回路ＬＣに入力され、ラッチ回路が更新されてＱ端子が「Ｌ」でＱＢ端子が「Ｈ」（＝アナログスイッチＳＷｍがＯＦＦでアナログスイッチｓｗｍがＯＮ）となるため、ｔｙから所定時間経過後のｔｚで、末段Ｃｍの出力信号Ｏｍは「Ｌ」にリセットされる。逆方向シフトの場合も同様である。
　図８・９の構成では、図１０に示すように、シフト終了段（順方向シフト時には末段、逆方向シフト時には初段）で自己リセットがかかるため、ＧＳＰ（シフト開始信号）・ＧＳＰＢ（反転シフト開始信号）は、シフト期間開始前にのみアクティブとすれば済む。
　図８で示した初段の単位回路Ｃ１を図１１のように、図９で示した末段の単位回路Ｃｍを図１２のように変形することもできる。すなわち、図１１では、図８の構成と比較して、インバータｉｂ１とナンドａ１とが追加され、フリップフロップＦ１のＱ・ＱＢ端子の接続先が変更されている。具体的には、ナンド回路ａ１の一方の入力端子が、自段Ｃ１のインバータＩＢ１の入力端子に接続され、ナンド回路ａ１の他方の入力端子がフリップフロップＦ１のＱＢ端子に接続され、ナンド回路ａ１の出力端子が、インバータｉｂ１の入力端子とアナログスイッチＳＷ１のＰ端子とアナログスイッチｓｗ１のＮ端子とに接続され、インバータｉｂ１の出力端子がアナログスイッチＳＷ１のＮ端子とアナログスイッチｓｗ１のＰ端子とに接続された構成である。なお、フリップフロップＦ１のＱ端子はクローズされている。同様に、図１２では、図９の構成と比較して、インバータｉｂｍとナンドａｍとが追加され、フリップフロップＦｍのＱ・ＱＢ端子の接続先が変更されている。具体的には、ナンド回路ａｍの一方の入力端子が、自段ＣｍのインバータＩＢｍの入力端子に接続され、ナンド回路ａｍの他方の入力端子がフリップフロップＦ１のＱＢ端子に接続され、ナンド回路ａｍの出力端子が、インバータｉｂｍの入力端子とアナログスイッチＳＷｍのＰ端子とアナログスイッチｓｗｍのＮ端子とに接続され、インバータｉｂｍの出力端子がアナログスイッチＳＷｍのＮ端子とアナログスイッチｓｗｍのＰ端子とに接続された構成である。なお、フリップフロップＦｍのＱ端子はクローズされている。
　図１１・１２の構成では、図１３に示すように、順方向シフト開始前にＧＳＰＢがアクティブ（「Ｌ」）になると、初段Ｃ１のナンドＡ１の出力が「Ｌ」から「Ｈ」となる。すなわち、フリップフロップＦ１のＡ端子が「Ｈ」、Ｂ端子が「Ｌ」、Ｃ端子が「Ｌ」、Ｄ端子が「Ｈ」となり、フリップフロップＦ１のアナログスイッチ１１がＯＮでアナログスイッチ１２がＯＦＦとなる。これにより、ラッチ回路が更新されてＱ端子が「Ｈ」でＱＢ端子が「Ｌ」となる（ナンドａ１の出力が「Ｈ」、インバータｉｂ１の出力が「Ｌ」、アナログスイッチＳＷ１がＯＮ、アナログスイッチｓｗ１がＯＦＦ）ため、以後（ＧＳＰＢが「Ｈ」に戻ってアナログスイッチ１１がＯＦＦした後も）次にラッチ回路ＬＣが更新されるまでこの状態が維持される。すなわち、出力信号Ｏ１は、ｔｐで立ち上がって「Ｈ」となり、ｔｑで戻って「Ｌ」となる。
　また、ｔｘで末段Ｃｍの前段であるＣｍ－１の出力信号Ｏｍ－１が「Ｈ」になると、フリップフロップＦｍのラッチ回路が更新されてＱ端子が「Ｈ」でＱＢ端子が「Ｌ」（ナンドａｍの出力が「Ｈ」、インバータｉｂｍの出力が「Ｌ」、アナログスイッチＳＷｍがＯＮ、アナログスイッチｓｗｍがＯＦＦ）となるため、以後（出力信号Ｏｍ－１が「Ｌ」になった後も）この状態が維持され、末段Ｃｍの駆動端子ＵｍにはＧＣＫ２Ｂの反転信号（ＧＣＫ２）が出力される。ここで、ＧＣＫ２Ｂが「Ｈ」の期間はナンドＡｍの出力は「Ｌ」（２つの入力はともに「Ｈ」なので）であるため、ラッチ回路は更新されない。そして、ｔｙでＧＣＫ２Ｂが「Ｈ」から「Ｌ」になると、末段Ｃｍの出力信号Ｏｍは「Ｈ」となり、ナンドＡｍの出力は「Ｈ」で、フリップフロップＦ１のアナログスイッチ１２がＯＮとなるため、ラッチ回路が更新されてＱ端子が「Ｌ」でＱＢ端子が「Ｈ」（ナンドａｍの出力が「Ｈ」、インバータｉｂｍの出力が「Ｌ」、アナログスイッチＳＷｍがＯＮ、アナログスイッチｓｗｍがＯＦＦ）となる。そして、ｔｚで、ＧＣＫ２Ｂが「Ｌ」から「Ｈ」になると、ナンドａｍの出力が「Ｌ」となるため、アナログスイッチＳＷｍがＯＦＦ、アナログスイッチｓｗｍがＯＮ）となる。これにより、末段Ｃｍの出力信号Ｏｍは「Ｌ」にリセットされる。逆方向シフトの場合も同様である。
　図１１・１２の構成では、図１３に示すように、シフト終了段（順方向シフト時には末段、逆方向シフト時には初段）で自己リセットをかけ、かつシフト終了段の出力信号のパルス幅を他段と揃えることが可能となる。
　本実施の形態では、図５のフリップフロップＦｎのラッチ回路ＬＣを、図１４のように変形することもできる。すなわち、図５に示すラッチ回路ＬＣのインバータ２２の出力端子とインバータ２１の入力端子とを、直接ではなくアナログスイッチ１３・１４を介して接続し、アナログスイッチ１３のＰ端子をＡ端子に、アナログスイッチ１３のＮ端子をＢ端子に、アナログスイッチ１４のＰ端子をＣ端子に、アナログスイッチ１４のＮ端子をＤ端子に接続する。こうすれば、アナログスイッチ１１または１２がＯＮでラッチ回路ＬＣにＵＤまたはＵＤＢの入力がなされているときには、アナログスイッチ１３または１４がＯＦＦとなってフィードバックがかからず、アナログスイッチ１１および１２がともにＯＦＦでラッチ回路ＬＣにＵＤおよびＵＤＢの入力がなされていないときには、アナログスイッチ１３および１４がＯＮとなってフィードバックがかかるようにすることができる。
　さらに、図５に示すフリップフロップＦｎを、図１５のように変形することもできる。すなわち、図５に示すラッチ回路ＬＣのインバータ２１の出力端子とインバータ２２の入力端子とを、直接ではなくアナログスイッチ１３を介して接続し、図５に示すラッチ回路ＬＣのインバータ２２の出力端子とインバータ２１の入力端子とを、直接ではなくアナログスイッチ１４を介して接続し、図５に示すフリップフロップＦｎのＹ端子を、アナログスイッチ１２を介して（インバータ２１の入力端子ではなく）インバータ２２の入力端子に接続し、アナログスイッチ１３のＰ端子をＡ端子に、アナログスイッチ１３のＮ端子をＢ端子に、アナログスイッチ１４のＰ端子をＣ端子に、アナログスイッチ１４のＮ端子をＤ端子に接続する。こうすれば、アナログスイッチ１１または１２がＯＮでラッチ回路ＬＣにＵＤまたはＵＤＢの入力がなされているときには、アナログスイッチ１３または１４がＯＦＦとなってフィードバックがかからず、アナログスイッチ１１および１２がともにＯＦＦでラッチ回路ＬＣにＵＤおよびＵＤＢの入力がなされていないときには、アナログスイッチ１３および１４がＯＮとなってフィードバックがかかり、アナログスイッチ１１および１２がともにＯＮのときには、アナログスイッチ１３および１４がともにＯＦＦとなって、ラッチ回路ＬＣのインバータ２１に（Ｘ端子からの）ＵＤが入力されるとともに、インバータ２２に（Ｙ端子からの）ＵＤＢが入力され、かつフィードバックがかからないようにすることができる。なお、図１５のフリップフロップＦｎを備えたゲートドライバでは、シフト期間においてＵＤおよびＵＤＢを同信号（順方向シフトのときはともに「Ｈ」、逆方向シフトのときはともに「Ｌ」）とする。
　各段（単位回路）に図１５のフリップフロップＦｎを備えたシフトレジスタは、アナログスイッチ１１および１２をともにＯＮ、すなわち、前段の出力信号Ｏｎ－１および後段の出力信号Ｏｎ＋１を同時にアクティブ「Ｈ」としても、自段のフリップフロップＦｎ内でのＸ・Ｙ端子間の短絡といった問題が生じないため、シフト開始前に全段の出力信号をアクティブ「Ｈ」にして全走査信号線を同時選択（いわゆる全ＯＮする）必要がある場合に好適である。
　　図１６は、図１５のフリップフロップＦｎを備えたゲートドライバの順方向シフト時（初段→末段）の動作を示すタイミングチャートである。
　まず、シフト開始開始前のｔａに、ＩＮＩＴＢ信号をアクティブ「Ｌ」とするとともにＵＤを「Ｌ」とし（ＵＤＢは「Ｈ」のまま）、その後ｔｂでＩＮＩＴＢ信号を非アクティブ「Ｈ」とし（ＵＤは「Ｌ」のまま、ＵＤＢは「Ｈ」のまま）、さらにその後のｔｃ（シフト開始開始前）で、ＵＤを「Ｈ」（ＵＤＢは「Ｈ」のまま）にする（順方向シフトの場合）。こうすれば、全ＯＮ動作を確実に行うとともに、全段のフリップフロップのラッチ回路ＬＣにＵＤ「Ｌ」を入力することで、各フリップフロップのＱ端子を「Ｌ」とし、シフトレジスタの初期化を行うことができる。
　また、ｔ０で前段の出力信号Ｏｎ－１が「Ｈ」になると、後段の出力信号Ｏｎ＋１は「Ｌ」であるため、フリップフロップＦｎのＡ端子が「Ｈ」、Ｂ端子が「Ｌ」、Ｃ端子が「Ｌ」、Ｄ端子が「Ｈ」となり、フリップフロップＦｎのアナログスイッチ１１がＯＮでアナログスイッチ１２がＯＦＦとなる。これにより、Ｘ端子からＵＤの「Ｈ」がインバータ２１（図１５参照）に入力され、ラッチ回路が更新されてＱ端子が「Ｈ」でＱＢ端子が「Ｌ」（＝アナログスイッチＳＷｎがＯＮでアナログスイッチｓｗｎがＯＦＦ）となり、ｔ０以降（出力信号Ｏｎ－１が立ち下がってアナログスイッチ１１がＯＦＦした後も）次にラッチ回路ＬＣが更新されるまでこの状態が維持される。すなわち、自段の駆動端子ＵｎにはＧＣＫ２Ｂの反転信号（ＧＣＫ２）が出力され、自段の出力信号Ｏｎは、ｔ２で立ち上がって「Ｈ」となり、ｔ３で立ち下がって「Ｌ」となる。
　ｔ４で後段の出力信号Ｏｎ＋１が「Ｈ」になると、前段の出力信号Ｏｎ－１は「Ｌ」であるため、フリップフロップＦｎのＡ端子が「Ｌ」、Ｂ端子が「Ｈ」、Ｃ端子が「Ｈ」、Ｄ端子が「Ｌ」となり、フリップフロップＦｎのアナログスイッチ１１がＯＦＦでアナログスイッチ１２がＯＮとなる。これにより、Ｙ端子からＵＤＢの「Ｈ」がインバータ２２（図１５参照）に入力され、ラッチ回路が更新されてＱ端子が「Ｌ」でＱＢ端子が「Ｈ」（＝アナログスイッチＳＷｎがＯＦＦでアナログスイッチｓｗｎがＯＮ）となり、ｔ４以降（出力信号Ｏｎ＋１が立ち下がってアナログスイッチ１２がＯＦＦした後も）次にラッチ回路ＬＣが更新されるまでこの状態が維持される。すなわち、自段の駆動端子ＵｎにはＩＮＩＴＢ「Ｈ」の反転信号が出力され、自段の出力信号Ｏｎはｔ４以降「Ｌ」となる。
　〔実施の形態２〕
　図１７は、図１のゲートドライバ１２（本ゲートドライバ）の他の構成を示す回路図である。図１７に示すように、本ゲートドライバは、ＩＮＩＴＢ（反転初期化信号）ラインと、ＧＣＫ１Ｂ（第１反転ゲートクロック）ラインと、ＧＣＫ２Ｂ（第２反転ゲートクロック）ラインと、ＵＤ（シフト方向信号）ラインと、ＵＤＢ（反転シフト方向信号）ラインと、第１段（初段　単位回路Ｃ１）～第ｍ段（末段　単位回路Ｃｍ）からなるシフトレジスタ１０ａとを備える（本シフトレジスタ）。
　なお、ＧＣＫ１Ｂ（第１反転ゲートクロック）およびＧＣＫ２Ｂ（第２反転ゲートクロック）は、互いにアクティブ期間（Ｌｏｗ期間）が重ならない２つのクロック信号である。また、ＩＮＩＴＢ（反転初期化信号）は、初期化時に「Ｌｏｗ（アクティブ）」となり、それ以外は「Ｈｉｇｈ」となる信号である。また、ＵＤ（シフト方向信号）は順方向シフト時に「Ｈｉｇｈ」、逆方向シフト時に「Ｌｏｗ」となる信号であり、ＵＤＢ（反転シフト方向信号）は逆方向シフト時に「Ｈｉｇｈ」、順方向シフト時に「Ｌｏｗ」となる信号である。
　第ｎ段（ｎは１～ｍの整数）の単位回路Ｃｎには、フリップフロップＦｎと、２つのアナログスイッチＳＷｎ・ｓｗｎと、インバータＩＢｎと、駆動端子Ｕｎ（液晶パネルの走査信号線Ｇｎとの接続ノード）とが含まれる。
　フリップフロップＦｎは、入力側のＡ・Ｃ端子およびＸ・Ｙ端子と、出力側となるＱ端子（出力端子）およびＱＢ端子（反転出力端子）とを備える。
　単位回路Ｃｎでは、ｎが２～ｍ－１の整数であるとき、フリップフロップＦｎのＱ端子とアナログスイッチＳＷｎのＮ端子とアナログスイッチｓｗｎのＰ端子とが接続され、フリップフロップＦｎのＱＢ端子とアナログスイッチＳＷｎのＰ端子とアナログスイッチｓｗｎのＮ端子とが接続され、アナログスイッチＳＷｎの一方の導通端子とアナログスイッチｓｗｎの一方の導通端子とインバータＩＢｎの入力端子とが接続され、インバータＩＢｎの出力端子と駆動端子Ｕｎとが接続され、アナログスイッチｓｗｎの他方の導通端子とＩＮＩＴＢラインとが接続され、アナログスイッチＳＷｎの他方の導通端子がＧＣＫ２Ｂラインに接続される（ｎが偶数の場合）。また、フリップフロップＦｎのＡ端子は、前段Ｃｎ－１の駆動端子Ｕｎ－１に接続され、フリップフロップＦｎのＣ端子は、後段Ｃｎ＋１の駆動端子Ｕｎ＋１に接続され、フリップフロップＦｎのＸ端子は、ＵＤラインに接続され、フリップフロップＦｎのＹ端子は、ＵＤＢラインに接続されている。
　また、初段の単位回路Ｃ１（ｎ＝１）では、図１８に示すように、フリップフロップＦ１のＡ端子がＧＳＰ（ゲートスタートパルス）ラインに接続されており、他の接続関係はＣ２～Ｃｍ－１と同じである。末段の単位回路Ｃｍ（ｎ＝ｍ）では、図１９に示すように、フリップフロップＦｍのＣ端子がＧＳＰ（ゲートスタートパルス）ラインに接続されており、他の接続関係は単位回路Ｃ２～Ｃｍ－１と同じである。
　図２０に、フリップフロップＦｎ（ｎは１～ｍの整数）の具体的回路構成を示す。同図に示されるように、フリップフロップＦｎは、アナログスイッチ１１～１４と、インバータ２１・２２・３１・３２とを備え、Ａ端子が、アナログスイッチ１１のＮ端子およびアナログスイッチ１３のＰ端子に接続されるとともに、インバータ３１を介して、アナログスイッチ１１のＰ端子およびアナログスイッチ１３のＮ端子に接続され、Ｃ端子が、アナログスイッチ１２のＮ端子およびアナログスイッチ１４のＰ端子に接続されるとともに、インバータ３２を介して、アナログスイッチ１２のＰ端子およびアナログスイッチ１４のＮ端子に接続され、Ｘ端子がアナログスイッチ１１を介してインバータ２１の入力端子に接続され、Ｙ端子がアナログスイッチ１２を介してインバータ２１の入力端子に接続されている。インバータ２１の出力端子はインバータ２２の入力端子に接続され、インバータ２２の出力端子が、アナログスイッチ１３およびアナログスイッチ１４を介してインバータ２１の入力端子に接続される。すなわち、ラッチ回路ＬＣは、アナログスイッチ１３・１４がＯＮのときに、インバータ２１の出力がインバータ２２を介してインバータ２１の入力にフィードバックされる構成である。
　このように、本シフトレジスタ１０ａの単位回路Ｃｎは、フリップフロップＦｎの出力（Ｑ・ＱＢ端子の信号）が非アクティブのときにＩＮＩＴＢ（反転初期化信号）を取り込む一方、アクティブのときに奇数段ではＧＣＫ１Ｂ、偶数段ではＧＣＫ２Ｂを取り込んで自段の出力信号Ｏｎを生成し、これを駆動端子Ｕｎから液晶パネルの走査信号線Ｇｎに供給する構成であり、ＵＤ（シフト方向信号）がアナログスイッチ１１を介してラッチ回路ＬＣに入力され、ＵＤＢ（反転シフト方向信号）がアナログスイッチ１２を介してラッチ回路ＬＣに入力され、初段および末段以外のフリップフロップ（Ｆ２～Ｆｍ－１）においては、アナログスイッチ１１のＮ端子に前段Ｃｎ－１の出力信号Ｏｎ－１が入力されるとともに、アナログスイッチ１２のＮ端子に後段Ｃｎ＋１の出力信号Ｏｎ＋１が入力される。
　図１７のゲートドライバの順方向シフト時（初段→末段）の動作は、図６で示したとおりである。
　ｔ０で前段の出力信号Ｏｎ－１が「Ｈ」になると、後段の出力信号Ｏｎ＋１は「Ｌ」であるため、フリップフロップＦｎのＡ端子が「Ｈ」、Ｃ端子が「Ｌ」となり、フリップフロップＦｎのアナログスイッチ１１がＯＮでアナログスイッチ１２がＯＦＦとなる。これにより、Ｘ端子からＵＤの「Ｈ」がラッチ回路ＬＣに入力され、ラッチ回路が更新されてＱ端子が「Ｈ」でＱＢ端子が「Ｌ」（＝アナログスイッチＳＷｎがＯＮでアナログスイッチｓｗｎがＯＦＦ）となり、ｔ０以降（出力信号Ｏｎ－１が立ち下がってアナログスイッチ１１がＯＦＦした後も）次にラッチ回路ＬＣが更新されるまでこの状態が維持される。すなわち、自段の駆動端子ＵｎにはＧＣＫ２Ｂの反転信号（ＧＣＫ２）が出力され、自段の出力信号Ｏｎは、ｔ２で立ち上がって「Ｈ」となり、ｔ３で立ち下がって「Ｌ」となる。
　ｔ４で後段の出力信号Ｏｎ＋１が「Ｈ」になると、前段の出力信号Ｏｎ－１は「Ｌ」であるため、フリップフロップＦｎのＡ端子が「Ｌ」、Ｃ端子が「Ｈ」となり、フリップフロップＦｎのアナログスイッチ１１がＯＦＦでアナログスイッチ１２がＯＮとなる。これにより、Ｙ端子からＵＤＢの「Ｌ」がラッチ回路ＬＣに入力され、ラッチ回路が更新されてＱ端子が「Ｌ」でＱＢ端子が「Ｈ」（＝アナログスイッチＳＷｎがＯＦＦでアナログスイッチｓｗｎがＯＮ）となり、ｔ４以降（出力信号Ｏｎ＋１が立ち下がってアナログスイッチ１２がＯＦＦした後も）次にラッチ回路ＬＣが更新されるまでこの状態が維持される。すなわち、自段の駆動端子ＵｎにはＩＮＩＴＢ「Ｈ」の反転信号が出力され、自段の出力信号Ｏｎはｔ４以降「Ｌ」となる。
　なお、ＧＳＰ・ＧＳＰＢは、シフト期間の開始前にアクティブとなり、これによって、初段Ｃ１（シフト開始段）のラッチ回路ＬＣが更新され、Ｆ１のＱ端子が「Ｈ」でＱＢ端子が「Ｌ」（＝アナログスイッチＳＷ１がＯＮでアナログスイッチｓｗ１がＯＦＦ）となる。また、ＧＳＰ・ＧＳＰＢは、シフト期間の終了後にもアクティブとなり、これによって、末段Ｃｍ（シフト終了段）のラッチ回路ＬＣが更新され、ＦｍのＱ端子が「Ｌ」でＱＢ端子が「Ｈ」（＝アナログスイッチＳＷｍがＯＦＦでアナログスイッチｓｗｍがＯＮ）となる。
　図１７のゲートドライバの逆方向シフト時（末段→初段）の動作は、図７で示したとおりである。
　ｔ０で後段の出力信号Ｏｎ＋１が「Ｈ」になると、前段の出力信号Ｏｎ－１は「Ｌ」であるため、フリップフロップＦｎのＡ端子が「Ｌ」、Ｃ端子が「Ｈ」となり、フリップフロップＦｎのアナログスイッチ１１がＯＦＦでアナログスイッチ１２がＯＮとなる。これにより、Ｙ端子からＵＤＢの「Ｈ」がラッチ回路ＬＣに入力され、ラッチ回路が更新されてＱ端子が「Ｈ」でＱＢ端子が「Ｌ」（＝アナログスイッチＳＷｎがＯＮでアナログスイッチｓｗｎがＯＦＦ）となり、ｔ０以降（出力信号Ｏｎ＋１が立ち下がってアナログスイッチ１２がＯＦＦした後も）次にラッチ回路ＬＣが更新されるまでこの状態が維持される。すなわち、自段の駆動端子ＵｎにはＧＣＫ２Ｂの反転信号（ＧＣＫ２）が出力され、自段の出力信号Ｏｎは、ｔ２で立ち上がって「Ｈ」となり、ｔ３で立ち下がって「Ｌ」となる。
　ｔ４で前段の出力信号Ｏｎ－１が「Ｈ」になると、後段の出力信号Ｏｎ＋１は「Ｌ」であるため、フリップフロップＦｎのＡ端子が「Ｈ」、Ｃ端子が「Ｌ」となり、フリップフロップＦｎのアナログスイッチ１１がＯＮでアナログスイッチ１２がＯＦＦとなる。これにより、Ｘ端子からＵＤの「Ｌ」がラッチ回路ＬＣに入力され、ラッチ回路が更新されてＱ端子が「Ｌ」でＱＢ端子が「Ｈ」（＝アナログスイッチＳＷｎがＯＦＦでアナログスイッチｓｗｎがＯＮ）となり、ｔ４以降（出力信号Ｏｎ－１が立ち下がってアナログスイッチ１１がＯＦＦした後も）次にラッチ回路ＬＣが更新されるまでこの状態が維持される。すなわち、自段の駆動端子ＵｎにはＩＮＩＴＢ「Ｈ」の反転信号が出力され、自段の出力信号Ｏｎはｔ４以降「Ｌ」となる。なお、ＧＳＰ・ＧＳＰＢは、シフト期間の開始前にアクティブとなり、これによって、末段Ｃｍ（シフト開始段）のラッチ回路ＬＣが更新され、ＦｍのＱ端子が「Ｈ」でＱＢ端子が「Ｌ」（＝アナログスイッチＳＷｍがＯＮでアナログスイッチｓｗｍがＯＦＦ）となる。また、ＧＳＰ・ＧＳＰＢは、シフト期間の修了後にもアクティブとなり、これによって、初段Ｃ１（シフト終了段）のラッチ回路ＬＣが更新され、Ｆ１のＱ端子が「Ｌ」でＱＢ端子が「Ｈ」（＝アナログスイッチＳＷ１がＯＦＦでアナログスイッチｓｗ１がＯＮ）となる。
　図１７のゲートドライバでは、図２のゲートドライバと比較して、各信号ライン（ＩＮＩＴＢライン、ＧＣＫ１Ｂライン、ＧＣＫ２Ｂライン、ＵＤライン、ＵＤＢライン）とシフトレジスタとの接続配線を削減することができる。また、各段のフリップフロップでは、アナログスイッチ１１または１２がＯＮでラッチ回路ＬＣにＵＤまたはＵＤＢの入力がなされているときには、アナログスイッチ１３または１４がＯＦＦとなってフィードバックがかからず、アナログスイッチ１１および１２がともにＯＦＦでラッチ回路ＬＣにＵＤおよびＵＤＢの入力がなされていないときには、アナログスイッチ１３および１４がＯＮとなってフィードバックがかかるようになっている。
　図１８で示した初段の単位回路Ｃ１を図２１のように、図１９で示した末段の単位回路Ｃｍを図２２のように構成することもできる。すなわち、単位回路Ｃ１では、インバータｉＢ１とナンドＡ１とが追加され、ナンド回路Ａ１の一方の入力端子が、自段Ｃ１のインバータＩＢ１の入力端子に接続され、ナンド回路Ａ１の他方の入力端子が、ＧＳＰＢ（反転ゲートスタートパルス）ラインに接続され、ナンド回路Ａ１の出力端子がフリップフロップＦ１のＡ端子に接続された構成である。また、単位回路Ｃｍでは、インバータｉＢｍとナンドＡｍとが追加され、ナンド回路Ａｍの一方の入力端子が、自段ＣｍのインバータＩＢｍの入力端子に接続され、ナンド回路Ａｍの他方の入力端子が、ＧＳＰＢ（反転ゲートスタートパルス）ラインに接続され、ナンド回路Ａｍの出力端子がフリップフロップＦｍのＣ端子に接続された構成である。
　図２１・２２の構成では、図１０で示したとおり、順方向シフト開始前にＧＳＰＢがアクティブ（「Ｌ」）になると、初段Ｃ１のナンドＡ１の出力が「Ｌ」から「Ｈ」となる。すなわち、フリップフロップＦ１のＡ端子が「Ｈ」、Ｃ端子が「Ｌ」となり、フリップフロップＦ１のアナログスイッチ１１がＯＮでアナログスイッチ１２がＯＦＦとなる。これにより、Ｘ端子からＵＤの「Ｈ」がラッチ回路ＬＣに入力され、ラッチ回路が更新されてＱ端子が「Ｈ」でＱＢ端子が「Ｌ」（アナログスイッチＳＷ１がＯＮでアナログスイッチｓｗ１がＯＦＦ）となり、以後（ＧＳＰＢが「Ｈ」に戻ってアナログスイッチ１１がＯＦＦした後も）次にラッチ回路ＬＣが更新されるまでこの状態が維持される。すなわち、出力信号Ｏ１は、ｔｐで立ち上がって「Ｈ」となり、ｔｑで立ち下がって「Ｌ」となる。
　また、ｔｘで末段Ｃｍの前段であるＣｍ－１の出力信号Ｏｍ－１が「Ｈ」になると、フリップフロップＦｍのラッチ回路が更新されてＱ端子が「Ｈ」でＱＢ端子が「Ｌ」（＝アナログスイッチＳＷｍがＯＮでアナログスイッチｓｗｍがＯＦＦ）となるため、以後（出力信号Ｏｍ－１が「Ｌ」になった後も）この状態が維持され、末段Ｃｍの駆動端子ＵｍにはＧＣＫ２Ｂの反転信号（ＧＣＫ２）が出力される。ここで、ＧＣＫ２Ｂが「Ｈ」の期間はナンドＡｍの出力は「Ｌ」（２つの入力はともに「Ｈ」なので）であるため、ラッチ回路は更新されない。そして、ｔｙでＧＣＫ２Ｂが「Ｈ」から「Ｌ」になると、末段Ｃｍの出力信号Ｏｍは一旦「Ｈ」となるが、これに伴ってナンドＡｍの出力が「Ｈ」となると、フリップフロップＦｍのアナログスイッチ１１がＯＦＦでアナログスイッチ１２がＯＦＦとなる。これにより、Ｙ端子からＵＤＢの「Ｌ」がラッチ回路ＬＣに入力され、ラッチ回路が更新されてＱ端子が「Ｌ」でＱＢ端子が「Ｈ」（＝アナログスイッチＳＷｍがＯＦＦでアナログスイッチｓｗｍがＯＮ）となるため、ｔｙから所定時間経過後のｔｚで、末段Ｃｍの出力信号Ｏｍは「Ｌ」にリセットされる。逆方向シフトの場合も同様である。
　図２１・２２の構成では、図１０に示すように、シフト終了段（順方向シフト時には末段、逆方向シフト時には初段）で自己リセットがかかるため、ＧＳＰ（シフト開始信号）・ＧＳＰＢ（反転シフト開始信号）は、シフト期間開始前にのみアクティブとすれば済む。
　図２１で示した初段の単位回路Ｃ１を図２３のように、図２２で示した末段の単位回路Ｃｍを図２４のように変形することもできる。すなわち、図２３では、図２１の構成と比較して、インバータｉｂ１とナンドａ１とが追加され、フリップフロップＦ１のＱ・ＱＢ端子の接続先が変更されている。具体的には、ナンド回路ａ１の一方の入力端子が、自段Ｃ１のインバータＩＢ１の入力端子に接続され、ナンド回路ａ１の他方の入力端子がフリップフロップＦ１のＱＢ端子に接続され、ナンド回路ａ１の出力端子が、インバータｉｂ１の入力端子とアナログスイッチＳＷ１のＰ端子とアナログスイッチｓｗ１のＮ端子とに接続され、インバータｉｂ１の出力端子がアナログスイッチＳＷ１のＮ端子とアナログスイッチｓｗ１のＰ端子とに接続された構成である。なお、フリップフロップＦ１のＱ端子はクローズされている。同様に、図２４では、図２２の構成と比較して、インバータｉｂｍとナンドａｍとが追加され、フリップフロップＦｍのＱ・ＱＢ端子の接続先が変更されている。具体的には、ナンド回路ａｍの一方の入力端子が、自段ＣｍのインバータＩＢｍの入力端子に接続され、ナンド回路ａｍの他方の入力端子がフリップフロップＦ１のＱＢ端子に接続され、ナンド回路ａｍの出力端子が、インバータｉｂｍの入力端子とアナログスイッチＳＷｍのＰ端子とアナログスイッチｓｗｍのＮ端子とに接続され、インバータｉｂｍの出力端子がアナログスイッチＳＷｍのＮ端子とアナログスイッチｓｗｍのＰ端子とに接続された構成である。なお、フリップフロップＦｍのＱ端子はクローズされている。
　図２３・２４の構成では、図１３に示すように、順方向シフト開始前にＧＳＰＢがアクティブ（「Ｌ」）になると、初段Ｃ１のナンドＡ１の出力が「Ｌ」から「Ｈ」となる。すなわち、フリップフロップＦ１のＡ端子が「Ｈ」、Ｃ端子が「Ｌ」となり、フリップフロップＦ１のアナログスイッチ１１がＯＮでアナログスイッチ１２がＯＦＦとなる。これにより、ラッチ回路が更新されてＱ端子が「Ｈ」でＱＢ端子が「Ｌ」となる（ナンドａ１の出力が「Ｈ」、インバータｉｂ１の出力が「Ｌ」、アナログスイッチＳＷ１がＯＮ、アナログスイッチｓｗ１がＯＦＦ）ため、以後（ＧＳＰＢが「Ｈ」に戻ってアナログスイッチ１１がＯＦＦした後も）次にラッチ回路ＬＣが更新されるまでこの状態が維持される。すなわち、出力信号Ｏ１は、ｔｐで立ち上がって「Ｈ」となり、ｔｑで戻って「Ｌ」となる。
　また、ｔｘで末段Ｃｍの前段であるＣｍ－１の出力信号Ｏｍ－１が「Ｈ」になると、フリップフロップＦｍのラッチ回路が更新されてＱ端子が「Ｈ」でＱＢ端子が「Ｌ」（ナンドａｍの出力が「Ｈ」、インバータｉｂｍの出力が「Ｌ」、アナログスイッチＳＷｍがＯＮ、アナログスイッチｓｗｍがＯＦＦ）となるため、以後（出力信号Ｏｍ－１が「Ｌ」になった後も）この状態が維持され、末段Ｃｍの駆動端子ＵｍにはＧＣＫ２Ｂの反転信号（ＧＣＫ２）が出力される。ここで、ＧＣＫ２Ｂが「Ｈ」の期間はナンドＡｍの出力は「Ｌ」（２つの入力はともに「Ｈ」なので）であるため、ラッチ回路は更新されない。そして、ｔｙでＧＣＫ２Ｂが「Ｈ」から「Ｌ」になると、末段Ｃｍの出力信号Ｏｍは「Ｈ」となり、ナンドＡｍの出力は「Ｈ」で、フリップフロップＦ１のアナログスイッチ１２がＯＮとなるため、ラッチ回路が更新されてＱ端子が「Ｌ」でＱＢ端子が「Ｈ」（ナンドａｍの出力が「Ｈ」、インバータｉｂｍの出力が「Ｌ」、アナログスイッチＳＷｍがＯＮ、アナログスイッチｓｗｍがＯＦＦ）となる。そして、ｔｚで、ＧＣＫ２Ｂが「Ｌ」から「Ｈ」になると、ナンドａｍの出力が「Ｌ」となるため、アナログスイッチＳＷｍがＯＦＦ、アナログスイッチｓｗｍがＯＮ）となる。これにより、末段Ｃｍの出力信号Ｏｍは「Ｌ」にリセットされる。逆方向シフトの場合も同様である。
　図２３・２４の構成では、図１３に示すように、シフト終了段（順方向シフト時には末段、逆方向シフト時には初段）で自己リセットをかけ、かつシフト終了段の出力信号のパルス幅を他段と揃えることが可能となる。
　本シフトレジスタでは、各段のフリップフロップを図２５のように構成することもできる。図２５のフリップフロップＦｎは、アナログスイッチ１１～１４と、インバータ２１・２２・３１・３２とを備え、Ａ端子が、アナログスイッチ１１のＮ端子およびアナログスイッチ１３のＰ端子に接続されるとともに、インバータ３１を介して、アナログスイッチ１１のＰ端子およびアナログスイッチ１３のＮ端子に接続され、Ｃ端子が、アナログスイッチ１２のＮ端子およびアナログスイッチ１４のＰ端子に接続されるとともに、インバータ３２を介して、アナログスイッチ１２のＰ端子およびアナログスイッチ１４のＮ端子に接続され、Ｘ端子がアナログスイッチ１１を介してインバータ２１の入力端子に接続され、Ｙ端子がアナログスイッチ１２を介してインバータ２２の入力端子に接続されている。インバータ２１の出力端子はアナログスイッチ１４を介してインバータ２２の入力端子に接続され、インバータ２２の出力端子が、アナログスイッチ１３を介してインバータ２１の入力端子に接続される。すなわち、ラッチ回路ＬＣは、アナログスイッチ１３・１４がＯＮのときに、インバータ２１の出力がインバータ２２を介してインバータ２１の入力にフィードバックされる構成である。こうすれば、アナログスイッチ１１または１２がＯＮでラッチ回路ＬＣにＵＤまたはＵＤＢの入力がなされているときには、アナログスイッチ１３または１４がＯＦＦとなってフィードバックがかからず、アナログスイッチ１１および１２がともにＯＦＦでラッチ回路ＬＣにＵＤおよびＵＤＢの入力がなされていないときには、アナログスイッチ１３および１４がＯＮとなってフィードバックがかかり、アナログスイッチ１１および１２がともにＯＮのときには、アナログスイッチ１３および１４がともにＯＦＦとなって、ラッチ回路ＬＣのインバータ２１に（Ｘ端子からの）ＵＤが入力されるとともに、インバータ２２に（Ｙ端子からの）ＵＤＢが入力され、かつフィードバックがかからないようにすることができる。なお、図２５のフリップフロップＦｎを備えたゲートドライバでは、シフト期間においてＵＤおよびＵＤＢを同信号（順方向シフトのときはともに「Ｈ」、逆方向シフトのときはともに「Ｌ」）とする。
　各段（単位回路）に図２５のフリップフロップＦｎを備えたシフトレジスタは、アナログスイッチ１１および１２をともにＯＮ、すなわち、前段の出力信号Ｏｎ－１および後段の出力信号Ｏｎ＋１を同時にアクティブ「Ｈ」としても、自段のフリップフロップＦｎ内でのＸ・Ｙ端子間の短絡といった問題が生じないため、シフト開始前に全段の出力信号をアクティブ「Ｈ」にして全走査信号線を同時選択（いわゆる全ＯＮする）必要がある場合に好適である。
　図２５のフリップフロップＦｎを備えたゲートドライバの順方向シフト時（初段→末段）の動作は、図１６に示したとおりである。
　まず、シフト開始開始前のｔａに、ＩＮＩＴＢ信号をアクティブ「Ｌ」とするとともにＵＤを「Ｌ」とし（ＵＤＢは「Ｈ」のまま）、その後ｔｂでＩＮＩＴＢ信号を非アクティブ「Ｈ」とし（ＵＤは「Ｌ」のまま、ＵＤＢは「Ｈ」のまま）、さらにその後のｔｃ（シフト開始開始前）で、ＵＤを「Ｈ」（ＵＤＢは「Ｈ」のまま）にする（順方向シフトの場合）。こうすれば、全ＯＮ動作を確実に行うとともに、全段のフリップフロップのラッチ回路ＬＣにＵＤ「Ｌ」を入力することで、各フリップフロップのＱ端子を「Ｌ」とし、シフトレジスタの初期化を行うことができる。
　また、ｔ０で前段の出力信号Ｏｎ－１が「Ｈ」になると、後段の出力信号Ｏｎ＋１は「Ｌ」であるため、フリップフロップＦｎのＡ端子が「Ｈ」、Ｃ端子が「Ｌ」となり、フリップフロップＦｎのアナログスイッチ１１がＯＮでアナログスイッチ１２がＯＦＦとなる。これにより、Ｘ端子からＵＤの「Ｈ」がインバータ２１（図２５参照）に入力され、ラッチ回路が更新されてＱ端子が「Ｈ」でＱＢ端子が「Ｌ」（＝アナログスイッチＳＷｎがＯＮでアナログスイッチｓｗｎがＯＦＦ）となり、ｔ０以降（出力信号Ｏｎ－１が立ち下がってアナログスイッチ１１がＯＦＦした後も）次にラッチ回路ＬＣが更新されるまでこの状態が維持される。すなわち、自段の駆動端子ＵｎにはＧＣＫ２Ｂの反転信号（ＧＣＫ２）が出力され、自段の出力信号Ｏｎは、ｔ２で立ち上がって「Ｈ」となり、ｔ３で立ち下がって「Ｌ」となる。
　ｔ４で後段の出力信号Ｏｎ＋１が「Ｈ」になると、前段の出力信号Ｏｎ－１は「Ｌ」であるため、フリップフロップＦｎのＡ端子が「Ｌ」、Ｃ端子が「Ｈ」となり、フリップフロップＦｎのアナログスイッチ１１がＯＦＦでアナログスイッチ１２がＯＮとなる。これにより、Ｙ端子からＵＤＢの「Ｈ」がインバータ２２（図２５参照）に入力され、ラッチ回路が更新されてＱ端子が「Ｌ」でＱＢ端子が「Ｈ」（＝アナログスイッチＳＷｎがＯＦＦでアナログスイッチｓｗｎがＯＮ）となり、ｔ４以降（出力信号Ｏｎ＋１が立ち下がってアナログスイッチ１２がＯＦＦした後も）次にラッチ回路ＬＣが更新されるまでこの状態が維持される。すなわち、自段の駆動端子ＵｎにはＩＮＩＴＢ「Ｈ」の反転信号が出力され、自段の出力信号Ｏｎはｔ４以降「Ｌ」となる。
　〔各実施の形態について〕
　本シフトレジスタでは、図２０に示すフリップフロップＦｎのアナログスイッチ１１・１２それぞれをＮチャネルトランジスタ３１・３２とするとともに、アナログスイッチ１３・１４それぞれをＰチャネルトランジスタ３３・３４とし、図２６のような構成することもできる。また、図２５に示すフリップフロップＦｎのアナログスイッチ１１・１２それぞれをＮチャネルトランジスタ３１・３２とするとともに、アナログスイッチ１３・１４それぞれをＰチャネルトランジスタ３３・３４とし、図２８のような構成することもできる。
　シフトレジスタの各段のフリップフロップを図２６の構成としたゲートドライバの動作を図２７に、シフトレジスタの各段のフリップフロップを図２８の構成としたゲートドライバの動作を図２９に示す。図２７・２９に示すように、図２６・２８の構成では、ｔ０～ｔ１（フリップフロップの出力がアクティブ化したとき）の期間に、フリップフロップのＱ端子が、「Ｈ（Ｈｉｇｈ側の電源電圧）」ではなく、「Ｈｉｇｈ側の電源電圧－Ｎチャネルトランジスタ３１の閾値電圧」となる。なお、ｔ１でラッチ回路ＬＣにフィードバックがかかると、Ｑ端子は「Ｈ（Ｈｉｇｈ側の電源電圧）」となる。したがって、例えば、ＧＣＫ１Ｂ・ＧＣＫ２Ｂの振幅がＵＤ・ＵＤＢよりも十分に大きい場合等、フリップフロップのラッチ回路が更新されたときにその出力（Ｑ端子の電位）が閾値落ちしても問題ない場合には、図２６・２８の構成をとることが可能であり、フリップフロップの素子数をさらに削減することができる。
　なお、各実施の形態で用いられるインバータは、例えば、図３０のような回路、すなわち、Ｐチャネルトランジスタの一方の導通端子とＮチャネルトランジスタの一方の導通端子と出力端子ＯＵＴとが接続され、Ｐチャネルトランジスタの他方の導通端子がＨｉｇｈ側電源に接続されるとともに、Ｎチャネルトランジスタの他方の導通端子がＬｏｗ側電源に接続され、Ｐチャネルトランジスタの制御端子とＮチャネルトランジスタの制御端子と入力端子ＩＮとが接続された回路にて実現することができる。
　本シフトレジスタは、フリップフロップを含む単位回路を複数段備え、第１および第２シフト方向信号によってシフト方向が切り替えられるシフトレジスタであって、各単位回路は、フリップフロップの出力に基づいて同期信号を取り込むことで自段の出力信号を生成し、上記フリップフロップには、第１および第２スイッチと、入力された信号をラッチしてフリップフロップの出力とするラッチ回路とが設けられるとともに、上記第１シフト方向信号が第１スイッチを介して上記ラッチ回路に入力され、かつ上記第２シフト方向信号が第２スイッチを介して該ラッチ回路に入力され、初段および末段以外の各単位回路においては、第１スイッチの制御端子に前段の出力信号が入力されるとともに、第２スイッチの制御端子に後段の出力信号が入力される構成である。
　本シフトレジスタでは、順方向シフト時には、前段のアクティブ化によって第１シフト方向信号がラッチ回路に入力されると、以後、後段のアクティブ化によって第２シフト方向信号がラッチ回路に入力されるまで、フリップフロップの出力がアクティブ化される。また、逆方向シフト時には、後段のアクティブ化によって第２シフト方向信号がラッチ回路に入力されると、以後、前段のアクティブ化によって第１シフト方向信号がラッチ回路に入力されるまで、フリップフロップの出力がアクティブ化される。
　このように、本構成によれば、従来よりも少ない素子で、シフト方向の切り替えが可能なシフトレジスタを実現することができる。これにより、双方向シフトレジスタの小型化、低コスト化を実現することができる。
　本シフトレジスタでは、上記ラッチ回路は第１および第２インバータを含み、上記フリップフロップの２つの出力端子間に第１インバータが接続され、上記第１シフト方向信号が第１スイッチを介して第１インバータに入力されるとともに、第２シフト方向信号が第２スイッチを介して第１インバータに入力され、第１インバータの出力端子が第２インバータの入力端子に接続され、第２インバータの出力端子が第１インバータの入力端子に接続されている構成とすることもできる。
　本シフトレジスタでは、上記ラッチ回路は、第１および第２インバータと第１スイッチがＯＮのときにＯＦＦになる第３スイッチと第２スイッチがＯＮのときにＯＦＦになる第４スイッチとを含み、上記フリップフロップの２つの出力端子間に第１インバータが接続され、上記第１シフト方向信号が第１スイッチを介して第１インバータに入力されるとともに、第２シフト方向信号が第２スイッチを介して第１インバータに入力され、第１インバータの出力端子が第２インバータの入力端子に接続され、第２インバータの出力端子が第３および第４スイッチを介して第１インバータの入力端子に接続されている構成とすることもできる。
　本シフトレジスタでは、上記ラッチ回路は、第１および第２インバータと第１スイッチがＯＮのときにＯＦＦになる第３スイッチと第２スイッチがＯＮのときにＯＦＦになる第４スイッチとを含み、上記フリップフロップの２つの出力端子間に第１インバータが接続され、上記第１シフト方向信号が第１スイッチを介して第１インバータに入力されるとともに、第２シフト方向信号が第２スイッチを介して第２インバータに入力され、第１インバータの出力端子が第４スイッチを介して第２インバータの入力端子に接続され、第２インバータの出力端子が第３スイッチを介して第１インバータの入力端子に接続されている構成とすることもできる。
　本シフトレジスタでは、各単位回路は、フリップフロップの出力が非アクティブのときに初期化用信号を取り込み、フリップフロップの出力がアクティブのときにクロック信号（同期信号）を取り込む構成とすることもできる。
　本シフトレジスタでは、初期化時には、フリップフロップの出力が非アクティブに固定されつつ、初段および末段以外の出力信号がアクティブとされる構成とすることもできる。
　本シフトレジスタでは、初段の単位回路には走査開始信号と取り込んだ信号とが入力される論理回路が含まれるともに、該論理回路の出力が上記第１スイッチの制御端子に入力され、末段の単位回路にも上記走査開始信号と取り込んだ信号とが入力される論理回路が含まれるともに、該論理回路の出力が上記第２スイッチの制御端子に入力される構成とすることもできる。
　本シフトレジスタでは、第１および第２スイッチはそれぞれ、Ｐチャネルトランジスタの一方の導通端子とＮチャネルトランジスタの一方の導通端子とが接続されるとともにＰチャネルトランジスタの他方の導通端子とＮチャネルトランジスタの他方の導通端子とが接続されたアナログスイッチであり、第１スイッチの一方の制御端子には前段の出力信号が入力されるとともに、他方の制御端子には前段の出力信号の反転信号が入力され、第２スイッチの一方の制御端子には後段の出力信号が入力されるとともに、他方の制御端子には後段の出力信号の反転信号が入力される構成とすることもできる。
　本信号線駆動回路は、上記シフトレジスタを備える。また、本液晶表示装置は、上記信号線駆動回路を備える。
　本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。
　本発明のシフトレジスタは、例えば、液晶表示装置に好適である。
　１　液晶表示装置
　１０　シフトレジスタ
　１１　ソースドライバ
　１２　ゲートドライバ（信号線駆動回路）
　Ｃｎ　単位回路（ｎ段）
　Ｆｎ　フリップフロップ
　Ｏｎ　ｎ段の出力信号
　Ｇｎ　走査信号線
　ＳＷｎ　ｓｗｎ　アナログスイッチ
　ＩＮＩＴＢ　反転初期化信号
　ＵＤ　シフト方向信号
　ＵＤＢ　反転シフト方向信号
　ＧＣＫ１Ｂ　第１反転クロック信号（同期信号）
　ＧＣＫ２Ｂ　第２反転クロック信号（同期信号）

Claims (10)

  1. 　フリップフロップを含む単位回路を複数段備え、第１および第２シフト方向信号によってシフト方向が切り替えられるシフトレジスタであって、
    　各単位回路は、フリップフロップの出力に基づいて同期信号を取り込むことで自段の出力信号を生成し、
    　上記フリップフロップには、第１および第２スイッチと、入力された信号をラッチしてフリップフロップの出力とするラッチ回路とが設けられるとともに、上記第１シフト方向信号が第１スイッチを介して上記ラッチ回路に入力され、かつ上記第２シフト方向信号が第２スイッチを介して該ラッチ回路に入力され、
    　初段および末段以外の各単位回路においては、第１スイッチの制御端子に前段の出力信号が入力されるとともに、第２スイッチの制御端子に後段の出力信号が入力されるシフトレジスタ。
  2. 　上記ラッチ回路は第１および第２インバータを含み、
    　上記フリップフロップの２つの出力端子間に第１インバータが接続され、
    　上記第１シフト方向信号が第１スイッチを介して第１インバータに入力されるとともに、第２シフト方向信号が第２スイッチを介して第１インバータに入力され、
    　第１インバータの出力端子が第２インバータの入力端子に接続され、第２インバータの出力端子が第１インバータの入力端子に接続されている請求項１記載のシフトレジスタ。
  3. 　上記ラッチ回路は、第１および第２インバータと第１スイッチがＯＮのときにＯＦＦになる第３スイッチと第２スイッチがＯＮのときにＯＦＦになる第４スイッチとを含み、
    　上記フリップフロップの２つの出力端子間に第１インバータが接続され、
    　上記第１シフト方向信号が第１スイッチを介して第１インバータに入力されるとともに、第２シフト方向信号が第２スイッチを介して第１インバータに入力され、
    　第１インバータの出力端子が第２インバータの入力端子に接続され、第２インバータの出力端子が第３および第４スイッチを介して第１インバータの入力端子に接続されている請求項１記載のシフトレジスタ。
  4. 　上記ラッチ回路は、第１および第２インバータと第１スイッチがＯＮのときにＯＦＦになる第３スイッチと第２スイッチがＯＮのときにＯＦＦになる第４スイッチとを含み、
    　上記フリップフロップの２つの出力端子間に第１インバータが接続され、
    　上記第１シフト方向信号が第１スイッチを介して第１インバータに入力されるとともに、第２シフト方向信号が第２スイッチを介して第２インバータに入力され、
    　第１インバータの出力端子が第４スイッチを介して第２インバータの入力端子に接続され、第２インバータの出力端子が第３スイッチを介して第１インバータの入力端子に接続されている請求項１記載のシフトレジスタ。
  5. 　各単位回路は、フリップフロップの出力が非アクティブのときに初期化用信号を取り込み、フリップフロップの出力がアクティブのときにクロック信号を取り込む請求項１記載のシフトレジスタ。
  6. 　初期化時には、フリップフロップの出力が非アクティブに固定されつつ、初段および末段以外の出力信号がアクティブとされる請求項５記載のシフトレジスタ。
  7. 　初段の単位回路には走査開始信号と取り込んだ信号とが入力される論理回路が含まれるともに、該論理回路の出力が上記第１スイッチの制御端子に入力され、
    　末段の単位回路にも上記走査開始信号と取り込んだ信号とが入力される論理回路が含まれるともに、該論理回路の出力が上記第２スイッチの制御端子に入力される請求項１記載のシフトレジスタ。
  8. 　第１および第２スイッチはそれぞれ、Ｐチャネルトランジスタの一方の導通端子とＮチャネルトランジスタの一方の導通端子とが接続されるとともにＰチャネルトランジスタの他方の導通端子とＮチャネルトランジスタの他方の導通端子とが接続されたアナログスイッチであり、
    　第１スイッチの一方の制御端子には前段の出力信号が入力されるとともに、他方の制御端子には前段の出力信号の反転信号が入力され、
    　第２スイッチの一方の制御端子には後段の出力信号が入力されるとともに、他方の制御端子には後段の出力信号の反転信号が入力される請求項１記載のシフトレジスタ。
  9. 　請求項１～８のいずれか１項に記載のシフトレジスタを備えた信号線駆動回路。
  10. 　請求項９記載の信号線駆動回路を備えた液晶表示装置。
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