JP2005228459A - パルス信号生成方法、シフト回路、および表示装置 - Google Patents

Abstract

【課題】液晶表示装置を駆動するためのシフト回路において、素子数を低減して狭額縁化を図る。
【解決手段】入力パルス信号の入出力を制御するトランスファーゲート回路５０、トランスファーゲート回路５０を経由して入力されるパルス信号を一定期間保持するラッチ回路６０、およびラッチ回路６０から出力されるパルス信号を駆動クロックとして出力する出力回路７０を相補性回路技術を用いて形成しておく。出力回路７０を駆動するクロックパルスＣＫ２とは位相の異なるクロックパルスＣＫ１をトランスファーゲート回路５０の入力側に入力する。出力回路７０には、入力パルス信号の入出力を制御するトランスファーゲート回路をなすトランジスタｐ４，ｎ４を設け、出力回路７０を駆動するクロックパルスＣＫ２を、このトランスファーゲート回路の入力側に入力する。これにより、駆動クロックのインアクティブな期間の信号を生成する。
【選択図】図４

Description

本発明は、パルス信号を生成する方法、並びにこの方法を利用したシフト回路および表示装置に関する。

液晶表示装置などの表示デバイスを駆動する場合には、デバイスの応答速度に応じた表示駆動回路が用いられる。

たとえば、液晶表示駆動回路では、時々刻々と送られてくる画像信号をそのまま各画素に与えるのではなく、１水平走査期間内に各画素に対応してサンプリングした画像信号電圧をその水平走査期間中保持し、次の水平走査期間の先頭あるいはその途中の適当な時期に各画素に一斉に出力する。そして、各画素に対する画像信号電圧の出力を開始したら、液晶の応答時間を充分に上回る時間だけその出力電圧(画像信号電圧)を保持しておく。

このためには、パルス信号を順次転送するシフト回路や、パルス信号を一定期間保持するラッチ回路や、必要に応じてパルス信号を遅延させる遅延回路などが使用される（たとえば特許文献１〜３を参照）。

特開平５−１２２０２１号公報 特開平７−１３５２７号公報 特開２００２−１６４７７１号公報

図１４は、従来のシフトレジスタ回路を駆動回路に適用した液晶表示装置の一構成例を示す図である。図示するように、液晶表示装置１は、画素表示部１０、垂直駆動回路（Ｖドライバ）２０、および水平駆動回路（Ｈドライバ）３０を備えている。

垂直駆動回路２０は、レベルシフタ（Ｌ／Ｓ）２２、シフトレジスタ（Ｓ／Ｒ）２４、およびバッファ（Buffer）２６を有している。水平駆動回路３０は、シフトレジスタ（Ｓ／Ｒ）３３、バッファ（Buffer）３６、および水平方向制御スイッチ（Ｈsw）３８を有している。

これから分かるように、従来の液晶表示装置１は、シフトレジスタ回路を垂直駆動回路２０と水平駆動回路３０の双方に使用している。ただし、水平系のシフトレジスタ３３は、レベルシフト機能が付いたものを使用している。

液晶表示装置１には、外部入力パルスとして、リセットパルスｒｓｔ、クロックパルスＣＫ、およびイネーブルパルスＥＮＢが、垂直系および水平系のそれぞれについて入力されるようになっている。各信号の前に参照符号Ｈ，Ｖを付して示す。液晶表示装置１は、クロックパルスＣＫの逆相信号ｘＣＫをパネル内の回路で生成するようにしている。

図１５〜図１８は、従来のシフトレジスタ２４を説明する図である。図１５はその基本的な回路図であるが、ここでは、垂直駆動回路２０を構成するシフトレジスタ２４の基本シフトレジスタ４２を４段分（それぞれに参照符号-1，-2，-3，-4を付して示す）示している。ｘＣＫの入力パルスは液晶表示装置（パネル）内の回路で生成する。

図１５に示すように、基本シフトレジスタ４２は、ＣＫｉｎ、ｘＣＫｉｎ、ＥＮＢ、ＩＮ、ＯＵＴ、ｎｅｘｔの端子を備えており、ＣＫ、ＥＮＢ、ＳＴの３個の外部入力パルスを必要としている。

イネーブルパルスＥＮＢは、転送パルスのオーバーラップ分を取り除くために使用される。このオーバーラップ分を取り除くためには、ＮＡＮＤ回路を使用する。

また、垂直駆動回路２０用の基本シフトレジスタ４２としては、上下反転時の外部入力パルスの関係から、ｖｓｒ１，ｖｓｒ２の２種類を必要とする。

第１の基本シフトレジスタ４２（ｖｓｒ１）の詳細構成を図１６に示し、第２の基本シフトレジスタ４２（ｖｓｒ２）の詳細構成を図１７に示す。また、第１および第２の基本シフトレジスタの動作を図１８に示すタイミングチャートで表す。

何れも、シフトレジスタ回路（Ｓ／Ｒ）と、リセット回路（ｒｓｔ）と、出力回路と、ＮＡＮＤ回路とを有して構成される。

ここで、図１６に示すように、第１の基本シフトレジスタ４２（ｖｓｒ１）では、ＮｃｈのＭＯＳトランジスタを８個、ＰｃｈのＭＯＳトランジスタを９個必要としている。また、図１７に示すように、第２の基本シフトレジスタ４２（ｖｓｒ２）では、ＮｃｈのＭＯＳトランジスタを１２個、ＰｃｈのＭＯＳトランジスタを１１個必要としている。

また、図から分かるように、何れも、転送パルスのオーバーラップ分を取り除くために、Ｎｃｈのトランジスタｎ６，ｎ７，ｎ８およびＰｃｈのトランジスタｐ６，ｐ７，ｐ８を有してなり、イネーブルパルスＥＮＢで制御されるＮＡＮＤ回路が設けられている。

このように、従来の液晶表示装置の垂直駆動回路はレベルシフタ、シフトレジスタ、ゲートバッファなどから成り、また水平駆動回路は、水平方向制御スイッチ、バッファ、レベルシト機能付シフトレジスタなどから構成されるが、回路のレイアウト面積の削減には限界があり、パネルの狭額縁化の妨げになっていた。特に、転送パルスのオーバーラップ分を取り除くための構成に多くの素子を必要としていた。

本発明は、上記事情に鑑みてなされたものであり、現行回路に比べて回路に使用するトランジスタ数を削減可能な基本シフトレジスタを提案することで、狭額縁化を図ることのできる仕組みを提供することを目的とする。

本発明に係るパルス信号生成方法は、入力パルス信号に対応する駆動クロックを生成する方法であって、駆動クロックを生成するシフト回路を駆動するためのクロックパルスの一部を駆動クロックのアクティブ期間の信号として用いることとした。

また、本発明に係るシフト回路は、上記本発明に係るパルス信号生成方法を利用したシフト回路であって、シフト回路を駆動するクロックパルスの一部を駆動クロックのアクティブ期間の信号として用いることとした。

たとえば、入力パルス信号と、位相の異なる第１のクロックパルスおよび第２のクロックパルスとを利用することで、第１のクロックパルスおよび第２のクロックパルスの何れか一方の一部を駆動クロックのアクティブ期間の信号として用いる。

また、入力パルス信号の入出力を制御するトランスファーゲート回路、トランスファーゲート回路を経由して入力されるパルス信号を一定期間保持するラッチ回路、およびラッチ回路から出力されるパルス信号を駆動クロックとして出力する出力回路を相補性回路技術を用いて形成しておき、出力回路を駆動するクロックパルスとは位相の異なる第１のクロックパルスをトランスファーゲート回路の入力側に入力することで、駆動クロックのアクティブ期間の信号を生成するようにするとよい。

またこの場合、出力回路には、入力パルス信号の入出力を制御するトランスファーゲート回路を設け、出力回路を駆動する第２のクロックパルスを、トランスファーゲート回路の入力側に入力することで、駆動クロックのアクティブ期間の信号を生成するとよい。

またこの場合、出力回路の出力側を所定の電位に保持することで、駆動クロックのインアクティブな期間の信号を生成するようにするとよい。

また、このようなシフト回路を縦続接続する場合には、ラッチ回路から出力されるパルス信号を直接に、もしくはこのパルス信号を所定段数のバッファを経由して、次段の入力パルス信号として出力するようにするとよい。

また、ラッチ回路と出力回路との間に、ラッチ回路から出力されるパルス信号を所定時間だけ遅延させる遅延回路を設けることで、転送や出力の時間的マージンを後方にずらすようにするのがよい。こうすることで、水平駆動回路などの比較的高速に動作する回路用のシフト回路としての適用が容易になる。

なお、このようなシフト回路は、駆動パルス用のものに限らず、シフト回路を縦続接続することで、入力パルス信号に対応するクロック信号を順次後段へ出力する場合のみに使用されるものであってもよい。この場合、入力パルス信号の入出力を制御するトランスファーゲート回路とトランスファーゲート回路を経由して入力されるパルス信号を一定期間保持するラッチ回路とを相補性回路技術を用いて形成しておくとよい。

また、本発明に係る表示装置は、上記本発明に係るパルス信号生成方法を利用した表示装置であって、入力パルス信号に対応する駆動クロックを前記駆動回路に出力するシフト回路を備えるものとし、このシフト回路を駆動するクロックパルスの一部を駆動クロックのアクティブ期間の信号として用いるようにした。

なお、この表示装置が備えるシフト回路は、上述した本発明に係るシフト回路の多様な変形構成を同様に適用することができる。

本発明に依れば、駆動クロックを生成するシフト回路を駆動するためのクロックパルスの一部を駆動クロックのアクティブ期間の信号として用いることとした。このため、従来構成に比べて、シフト回路を構成するトランジスタ素子数の削減が可能となった。これにより、シフト回路を表示装置に適用する場合、パネル上に占める駆動回路の面積を削減することができ、結果として、狭額縁化が可能になった。

以下、図面を参照して本発明の実施形態について詳細に説明する。

＜＜液晶表示装置の概要＞＞
図１は、本発明に係るシフトレジスタ回路の一実施形態を駆動回路に適用した液晶表示装置の一実施形態の概要を示す図である。

図示するように、液晶表示装置１は、画素表示部１０、垂直駆動回路（Ｖドライバ）２０、および水平駆動回路（Ｈドライバ）３０を備えている。

垂直駆動回路２０は、レベルシフタ（Ｌ／Ｓ）２２、シフトレジスタ（Ｓ／Ｒ）２４、およびバッファ（Buffer）２６を有している。水平駆動回路３０は、レベルシフタ（Ｌ／Ｓ）３２、シフトレジスタ（Ｓ／Ｒ）３４、バッファ（Buffer）３６、および水平方向制御スイッチ（Ｈsw）３８を有している。全ての回路はガラス基板などの絶縁基板上に相補性回路技術を用いて、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor ）で構成されている。ＣＭＯＳを構成する個々のトランジスタは、ＴＦＴ（Thin Film Transistor；薄膜トランジスタ）素子構造としておく。

これから分かるように、液晶表示装置１は、本発明に係る新規なシフトレジスタ回路を垂直駆動回路２０と水平駆動回路３０の双方に利用することができる。この本発明に係る新規なシフトレジスタ回路の詳細については後で説明する。なお、従来の液晶表示装置１とは異なり、水平系は、レベルシフト機能が付いたシフトレジスタ３３に代えて、レベルシフタ３２とシフトレジスタ３４とを使用している点に特徴を有する。

液晶表示装置１には、外部入力パルスとして、スタートパルスＳＴ、第１クロックパルスＣＫ１、および第２クロックパルスＣＫ２が、垂直系および水平系のそれぞれについて入力されるようになっている。各信号の前に参照符号Ｈ，Ｖを付して示す。

液晶表示装置１は、クロックパルスＣＫ１，ＣＫ２の逆相クロックパルスｘＣＫ１，ｘＣＫ２をパネル内の回路で生成するようにしている。

第１クロックパルスＣＫ１と第２クロックパルスＣＫ２は、ともにデューティが５０％以下、たとえばハイ期間が全周期の１／３程度のパルスを使用する。また、第１クロックパルスＣＫ１と第２クロックパルスＣＫ２とは、一方のハイ期間が他方のロー期間に収まるように、位相がずれたものを使用する（詳細は後述する）。

＜＜シフトレジスタの構成例；第１実施形態＞＞
図２は、本発明に係るシフトレジスタ回路４０（シフトレジスタ２４、シフトレジスタ３４）の第１実施形態を示す回路ブロック図である。図示した例では、シフトレジスタの基本要素（以下基本シフトレジスタ４２ともいう）を４段分（それぞれに参照符号-1，-2，-3，-4を付して示す）示している。

図２に示すように、各基本シフトレジスタ４０は、入力側に、前段からの出力信号ｎｅｘｔを取り込むシフトパルス入力端子ＩＮと、３つのクロック入力端子ＣＫinＡ，ｘＣＫinＡ，ＣＫinＢとを有する。初段の入力端子ＩＮにはスタートパルスＳＴを入力パルスｉ１として入力する。

シフトレジスタ回路４０は、多段接続された基本シフトレジスタ４２に対して、２個のクロックパルスＣＫ１，ＣＫ２を、各基本シフトレジスタ４２のクロック入力端子ＣＫinＡ，ＣＫinＢに、交互に入力する。

そして、このクロックパルスＣＫ１，ＣＫ２を交互に選択して、シフトパルスＯＵＴ（それぞれに参照符号１，２，３，４を付して示す）として出力する。たとえば、ｎｅｘｔ＝ＣＫ２＝Ｈｉｇｈのとき、ＯＵＴ１＝Ｈｉｇｈになる。

図３は、図２に示したシフトレジスタ回路４０の動作を説明するタイミングチャートである。参照のため、図２に示したシフトレジスタ回路４０も合わせて示しておく。

図示するように、クロックパルスＣＫ１，ＣＫ２と前段からの出力信号ｎｅｘｔに基づき、各段の基本シフトレジスタ４２の出力端子ＯＵＴにシフトパルスが適切な時間間隔で出力される様子が示されている。

クロックパルスＣＫ２＝Ｈｉｇｈ、ｎｅｘｔ１＝Ｈｉｇｈのとき、１段目の基本シフトレジスタ４２-1の出力端子ＯＵＴ１にはＨｉｇｈが、すなわち、シフトパルスが出力される。

次に、クロックパルスＣＫ１＝Ｈｉｇｈ、ｎｅｘｔ２＝Ｈｉｇｈのとき、２段目の基本シフトレジスタ４２-2の出力端子ＯＵＴ２にＨｉｇｈのシフトパルスが出力される。

以下同様にして、クロックパルスＣＫ２＝Ｈｉｇｈ、ｎｅｘｔ３＝Ｈｉｇｈのとき、３段目の基本シフトレジスタ４２-3の出力端子ＯＵＴ３にＨｉｇｈのシフトパルスが出力され、クロックパルスＣＫ１＝Ｈｉｇｈ、ｎｅｘｔ４＝Ｈｉｇｈのとき、４段目の基本シフトレジスタ４２-4の出力端子ＯＵＴ４にＨｉｇｈのシフトパルスが出力される。

＜第１実施形態の基本シフトレジスタの詳細回路図；第１例＞
図４は、第１実施形態のシフトレジスタ回路４０に用いられる基本シフトレジスタ４２の詳細を示す第１例の回路図（図４（Ａ））と、その動作を説明するタイミングチャート（図４（Ｂ））である。

基本シフトレジスタ４２は、図４（Ａ）に示すように、トランスファーゲート回路５０、ラッチ回路６０、出力回路７０、およびその他の周辺素子を有している。なお、後段のシフトパルス入力端子ＩＮへの出力信号ｎｅｘｔ用に、出力バッファ回路８０も有している。

全ての回路素子は、ＣＭＯＳ技術を採用して構成されている。また、素子数を減らし、回路面積の削減を目的としており、クロックパルスＣＫ１，ＣＫ２そのものをシフトパルスとして用いることができるように、入力されるクロックパルスＣＫ１，ＣＫ２は予め電源電圧までレベルシフトしておく。位相の異なるシフトレジスタ回路４０を駆動する第１および第２の２つのクロックパルスＣＫ１，ＣＫ２のブランキング期間を利用して、これらクロックパルスの一部を次段の転送クロックやドライブ用のパルス信号（ゲートパルス）のアクティブ期間の信号として用いるように回路制御を行なうことで、転送パルスのオーバーラップ分を取り除くためのＮＡＮＤ回路を削減するようにしている。以下具体的に説明する。

図４（Ｂ）に示すように、第１クロックパルスＣＫ１と第２クロックパルスＣＫ２としては、たとえばハイ期間が全周期の１／３程度のデューティ５０％以下のパルスを使用するとともに、一方のハイ期間が他方のロー期間に収まるように位相がずれたものを使用する。このとき、クロックパルスＣＫ２の立下りエッジ（ｔ１６）とクロックパルスＣＫ１の立上りエッジ（ｔ２０）との間に所定分のマージン期間を設ける。

こうすることで、従来回路で、転送パルスのオーバーラップ分を取り除くために、イネーブルパルスＥＮＢに基づき動作するＮＡＮＤ回路を不要にしている。このような構成とすることは、基本シフトレジスタ４２の素子数を低減する上で効果が高い。

図４（Ａ）に示す基本シフトレジスタ４２は、図２に示したシフトレジスタ回路４０の奇数（１，３，…）段目に対応するものとして示しており、トランスファーゲート回路５０のクロック入力端子ＣＫinＡにはクロックパルスＣＫ１が入力され、クロック入力端子ｘＣＫinＡにはその逆相クロックパルスｘＣＫ１が入力され、出力回路７０のクロック入力端子ＣＫinＢにはクロックパルスＣＫ２が入力される形態で示している。

図２に示したシフトレジスタ回路４０の偶数（２，４，…）段目に対応させるには、トランスファーゲート回路５０のクロック入力端子ＣＫinＡにはクロックパルスＣＫ２が入力され、クロック入力端子ｘＣＫinＡにはその逆相クロックパルスｘＣＫ２が入力され、出力回路７０のクロック入力端子ＣＫinＢにはクロックパルスＣＫ１が入力されるように取り扱えばよい。

トランスファーゲート回路５０は、Ｎｃｈ（ｃｈ；チャネル）のトランジスタｎ１とＰｃｈのトランジスタｐ１とからなるＣＭＯＳスイッチで構成されている。トランジスタｎ１のゲート（制御入力端子）がクロック入力端子ＣＫinＡに対応し、トランジスタｐ１のゲートがクロック入力端子ｘＣＫinＡに対応する。トランジスタｎ１，ｐ１からなるＣＭＯＳスイッチの入力には、前段からの転送パルスｎｅｘｔが入力パルスＩＮとして与えられる。

トランジスタｎ１，ｐ１からなるＣＭＯＳスイッチは、ＣＫｉｎＡ＝ＨｉｇｈかつｘＣＫｉｎＡ＝Ｌｏｗのときにオンすることにより、入力パルスＩＮの状態をラッチ回路６０に取り込む。このＣＭＯＳスイッチとしては、トランジスタｎ１，ｐ１のどちらか一方のみのＮｃｈ型ＭＯＳトランジスタやＰｃｈ型ＭＯＳトランジスタによるスイッチでもよいが、その場合、閾値電圧Ｖｔｈの問題があるため、本実施形態では、ｎ１，ｐ１の両方を利用したＣＭＯＳスイッチを採用した。

トランスファーゲート回路５０の出力端（以下ゲート出力点という）Ａには、リセットスイッチとしてのＮｃｈのトランジスタｎ６のドレインが接続されている。このトランジスタｎ６のソースは基準電源ＶＳＳと接続され、ゲートにはリセットパルスｒｓｔが入力されるようになっている。リセットパルスｒｓｔは、通常駆動時にはＬｏｗとする。

ラッチ回路６０は、Ｎｃｈのトランジスタｎ２，ｎ３とＰｃｈのトランジスタｐ２，ｐ３とを有している。トランジスタｐ２，ｎ２の接続構成とトランジスタｐ３，ｎ３の接続構成とは対称となっている。具体的には、トランジスタｐ２，ｐ３のソースは電源ＶＤＤに接続され、トランジスタｎ２，ｎ３のソースは基準電源ＶＳＳに接続されている。

そして、トランジスタｐ２とトランジスタｎ２とは、ゲート同士およびドレイン同士がそれぞれ接続されることによって第１のＣＭＯＳインバータを構成し、トランジスタｐ３とトランジスタｎ３とは、ゲート同士およびドレイン同士がそれぞれ接続されることによって第２のＣＭＯＳインバータを構成している。

第１のＣＭＯＳインバータの入力端、即ちトランジスタｐ２，ｎ２のゲートと、第２のＣＭＯＳインバータの出力端、即ちトランジスタｐ３，ｎ３のドレインとが接続されるとともに、この接続点がトランスファーゲート回路５０のゲート出力点Ａと接続されている。また、第２のＣＭＯＳインバータの入力端、即ちトランジスタｐ３，ｎ３のゲートと、第１のＣＭＯＳインバータの出力端、即ちトランジスタｐ２，ｎ２のドレインとが接続されるとともに、この接続点がラッチ回路６０の逆相の出力端（以下ラッチ逆相出力点という）Ｂとされている。

なお、ラッチ回路６０のゲート出力点Ａとの接続点は、ラッチ回路６０の正相の出力端（以下ラッチ正相出力点という）Ｃとしても機能する。

このような構成のラッチ回路６０は、正帰還が掛かるように構成されており、トランスファーゲート回路５０がオンして、ラッチ回路６０の入力側であるトランジスタｐ２，ｎ２のゲートに入力パルスＩＮの状態を取り込むと、トランスファーゲート回路５０がオフしても、その時点における入力パルスＩＮの状態を維持する。つまりラッチ動作をする。

また、ラッチ回路６０の入力側にトランスファーゲート回路５０を設けたことで、ラッチ回路６０がパルス信号を保持する期間、入力側の影響をほぼ完全に遮断することができ、電圧の保持性能を改善できる。

トランスファーゲート回路５０は、クロック入力端子ＣＫinＡ／ｘＣＫinＡがＨｉｇｈ／Ｌｏｗのときにオンするので、クロック入力端子ＣＫinＡ／ｘＣＫinＡがＨｉｇｈ／Ｌｏｗの期間に入力パルスＩＮの状態に変化がなければ、結果としては、クロック入力端子ＣＫinＡ／ｘＣＫinＡの立上りエッジ／立下りエッジに同期して入力パルスＩＮの状態が取り込まれ、入力パルスＩＮに対して同極性の状態がラッチ正相出力点Ｃに、また逆極性の状態がラッチ逆相出力点Ｂに保持される。

出力回路７０は、Ｎｃｈのトランジスタｎ４とＰｃｈのトランジスタｐ４からなるＣＭＯＳスイッチ、およびＮｃｈのトランジスタｎ５を備えて構成されている。トランジスタｎ４，ｐ４からなるＣＭＯＳスイッチは、入力側にクロックパルスＣＫ２が入力され、出力側が、基本シフトレジスタ４２の出力端子ＯＵＴとして使用されるようになっている。

トランジスタｎ５は、ゲートがトランジスタｐ４のゲートすなわちラッチ逆相出力点Ｂと接続され、ソースが基準電源ＶＳＳと接続され、ドレインがＣＭＯＳスイッチの出力と接続されている。このトランジスタｎ５は、出力回路７０の出力側を所定の電位に保持することで、出力回路７０から出力される駆動クロックのインアクティブな期間の信号を生成する切替回路として機能する。

トランジスタｎ４，ｐ４からなるＣＭＯＳスイッチは、トランスファーゲート回路として機能する。このＣＭＯＳスイッチは、クロックパルスＣＫ２が入力側に入力され、ラッチ回路６０の出力状態の元で、クロックパルスＣＫ２を出力端子ＯＵＴに出力する。具体的には、ゲート出力点Ａ＝Ｈｉｇｈすなわちラッチ正相出力点Ｃ＝Ｈｉｇｈかつラッチ逆相出力点Ｂ＝Ｌｏｗのときにオンすることにより、クロックパルスＣＫ２の状態を出力端子ＯＵＴに出力する。

つまり、ラッチ逆相出力点ＢがＬｏｗの期間にはオンし、クロックパルスＣＫ２の状態）を出力端子ＯＵＴに出力し、ＣＭＯＳスイッチがオフするラッチ逆相出力点ＢがＨｉｇｈの期間には、トランジスタｎ５をオンさせて、出力端子ＯＵＴをインアクティブな状態であるＬｏｗに固定するようにしている。

なお、ＣＭＯＳスイッチとしては、トランジスタｎ４，ｐ４のどちらか一方のみのＮｃｈ型ＭＯＳトランジスタやＰｃｈ型ＭＯＳトランジスタによるスイッチでもよいが、その場合、閾値電圧Ｖｔｈの問題があるため、本実施形態では、ｎ４，ｐ４の両方を利用したＣＭＯＳスイッチを採用した。

出力バッファ回路８０は、偶数段（図では２段）のインバータ８２，８４を有しており、ゲート出力点Ａすなわちラッチ正相出力点Ｃの状態を転送パルスｎｅｘｔとして次段に出力するようにしている。偶数段のインバータとしたのは、ラッチ正相出力点Ｃの状態を次段の基本シフトレジスタ４２に対しての転送パルスｎｅｘｔに利用するためである。

なお、出力バッファ回路８０は、第１実施形態における基本シフトレジスタ４２にとっての必須の構成要素ではなく、素子数低減のためには取り外して、ラッチ正相出力点Ｃの状態を直接に転送パルスｎｅｘｔとして次段に出力するようにしてもよい。

また、ラッチ逆相出力点Ｂの状態を次段の基本シフトレジスタ４２に対しての転送パルスｎｅｘｔとして利用することもでき、この場合には、ｎｅｘｔ端子の手前のインバータを奇数段にすればよい（後述する図６を参照）。

この第１実施形態の第１例の基本シフトレジスタ４２に依れば、後述するように（図１３参照）、図１５に示した従来のシフトレジスタ２４と比較すると、トランジスタ数を大幅に低減でき、狭額縁化が可能である。

このような第１例の構成の基本シフトレジスタ４２の動作としては、図４（Ｂ）に示すように、クロックパルスＣＫ１がＨｉｇｈで、前段からの入力パルスＩＮがＨｉｇｈのとき、トランスファーゲート回路５０のゲート出力点Ａの電位はＨｉｇｈになり、次のクロックパルスＣＫ１がＨｉｇｈで、前段からの入力パルスＩＮがＬｏｗになると、ゲート出力点Ａの電位はＬｏｗになる。

すなわち、ゲート出力点Ａの電位は前段からの入力パルスＩＮが時間的にずれた形で与えられる。ゲート出力点Ａのパルスに対してラッチ回路６０によりラッチを掛けると、ラッチ回路６０のラッチ逆相出力点Ｂの電位は、ゲート出力点Ａと同じタイミングの逆相のパルス波形のようになる。

ゲート出力点Ａ，Ｂ両方のパルスを出力回路７０のＣＭＯＳスイッチの対応するゲートに印加する。具体的には、ゲート出力点ＡはＮｃｈのトランジスタｎ４のゲートに、またラッチ逆相出力点ＢはＰｃｈのトランジスタｐ４のゲートにそれぞれ接続している。

よって、ゲート出力点ＡがＬｏｗすなわちラッチ逆相出力点ＢがＨｉｇｈのとき、出力回路７０のトランジスタｎ５がオンするので、出力端子ＯＵＴには基準電圧Ｖｓｓが出力される。また、ゲート出力点ＡがＨｉｇｈのときには、トランジスタｎ４，ｐ４はオン、トランジスタｎ５はオフになり、出力端子ＯＵＴにはクロックパルスＣＫ２の１個分が出力端子ＯＵＴに出力される。

上記の構成並びに動作の説明から分かるように、図４に示した基本シフトレジスタ４２は、以下の特徴点を有する。すなわち先ず、ＣＭＯＳのトランジスタｐ１，ｎ１でスイッチとして構成されたトランスファーゲート回路５０により、出力回路７０のトランジスタｐ４，ｎ４で構成されたＣＭＯＳスイッチのオン期間を与えるＡ，Ｂ電位、すなわちラッチ回路６０のラッチ逆相出力点Ｂおよびラッチ正相出力点Ｃの電位を制御する。

また、ラッチ回路６０は、トランスファーゲート回路５０の出力をラッチして状態を保持し、Ａ・Ｂ電位、すなわちラッチ逆相出力点Ｂおよびラッチ正相出力点Ｃの電位を確定する。そして、このラッチ回路６０の出力を用いて、出力回路７０のトランジスタｐ４，ｎ４で構成されたＣＭＯＳスイッチを開閉して、出力端子ＯＵＴに、クロックパルスＣＫ２を出す役割を果たしている。

Ａ電位すなわちラッチ正相出力点Ｃの電位は、次段の基本シフトレジスタ４２に対しての転送パルスｎｅｘｔにも利用される。この場合、ｎｅｘｔ手前のインバータバッファを偶数段にする。

また、出力回路７０のトランジスタｎ４，ｐ４からなるＣＭＯＳスイッチにより、図４（Ｂ）にて、太い実線で示すように、出力信号ＯＵＴとしては、クロックパルスＣＫ２の１つのパルスのみを選択して出力する。この選択されたパルスを、液晶表示装置１における垂直駆動回路２０のバッファ２６や水平駆動回路３０のバッファ３６に対するゲート波形として利用する。

＜第１実施形態の基本シフトレジスタの詳細回路図；第２例＞
図５は、第１実施形態のシフトレジスタ回路４０に用いられる基本シフトレジスタ４２の詳細を示す第２例の回路図（図５（Ａ））と、その動作を説明するタイミングチャート（図５（Ｂ））である。

この第２例は、ラッチ回路６０Ａの構成を特徴とする。すなわち、本例に係るラッチ回路６０Ａにおいては、第１のＣＭＯＳインバータを構成するトランジスタｐ２，ｎ２のゲート（トランスファーゲート回路５０のゲート出力点Ａ）と、第２のＣＭＯＳインバータを構成するトランジスタｐ３，ｎ３のドレイン（ラッチ正相出力点Ｃ）との間に、スイッチ回路ＳＷを接続した構成を採っている。

スイッチ回路ＳＷは、Ｎｃｈのトランジスタｎ７とＰｃｈのトランジスタｐ７とを並列接続してなるＣＭＯＳスイッチによって構成され、クロックパルスＣＫ１をトランジスタｐ７のゲート入力とし、逆相クロックパルスｘＣＫ１をトランジスタｎ７のゲート入力としている。

なお、スイッチ回路ＳＷとしては、トランジスタｎ７，ｐ７のどちらか一方のみのＮｃｈ型ＭＯＳトランジスタやＰｃｈ型ＭＯＳトランジスタによるスイッチ回路でもよいが、その場合、閾値電圧Ｖｔｈの問題があるため、本実施形態では、ｎ７，ｐ７の両方を利用したＣＭＯＳスイッチを採用した。以下、スイッチ回路ＳＷをＣＭＯＳスイッチＳＷという。

ＣＭＯＳスイッチＳＷが無い場合、即ち第１例のラッチ回路６０の場合、トランスファーゲート回路５０のゲート出力点Ａの電位がＬｏｗ→Ｈｉｇｈ（または、Ｈｉｇｈ→Ｌｏｗ）に切り替わる動作において、トランスファーゲート回路５０からの出力電圧と、第２のＣＭＯＳインバータ（ｐ３，ｎ３）からの出力電圧とが、ゲート出力点Ａにおいて衝突することになる。

このとき、トランスファーゲート回路５０の出力電圧の方が強くなるようにトランジスタサイズを調節している。しかし、閾値電圧Ｖｔｈや移動度μ等のトランジスタ特性のバラツキがあると、各回路部分のバランスが崩れ、全体としての動作が不安定になることが懸念される。

このトランジスタ特性のバラツキに伴う不具合を解消するためにされたのが第２例のラッチ回路６０Ａである。このラッチ回路６０Ａでは、トランスファーゲート回路５０がオンのときには、ＣＭＯＳスイッチＳＷをオフとすることで、第１のＣＭＯＳインバータの入力端（ｐ２，ｎ２のゲート）と、第２のＣＭＯＳインバータの出力端（ｐ３，ｎ３のドレイン）との間の電気的接続が切り離される。

これにより、トランスファーゲート回路５０からの出力電圧と、第２のＣＭＯＳインバータ（ｐ３，ｎ３）からの出力電圧とのゲート出力点Ａにおける衝突を防ぐことができるため、トランスファーゲート回路５０のゲート出力点Ａとラッチ回路６０Ａのラッチ逆相出力点Ｂの電位をスムーズに切り替えることができる。

また、トランスファーゲート回路５０がオフのときには、ＣＭＯＳスイッチＳＷをオンとすることで、第１のＣＭＯＳインバータの入力端（ｐ２，ｎ２のゲート）と、第２のＣＭＯＳインバータの出力端（ｐ３，ｎ３のドレイン）との間が電気的に導通状態になる。これにより、本ラッチ回路６０Ａが動作し、電位を保持することができる。すなわち、出力電圧の衝突がなくなることで、安定した回路動作が得られる。

このように、ラッチ回路６０Ａにおいて、第１のＣＭＯＳインバータの入力端（ｐ２，ｎ２のゲート）と、第２のＣＭＯＳインバータの出力端（ｐ３，ｎ３のドレインとの間にＣＭＯＳスイッチＳＷを接続し、トランスファーゲート回路５０がオンのときに当該ＣＭＯＳスイッチＳＷをオフとすることで、トランスファーゲート回路５０からの出力電圧と第２のＣＭＯＳインバータからの出力電圧とが衝突する個所をなくすことができるため、回路動作の安定性が実現できる。

また、ＣＭＯＳスイッチＳＷにより、第１のＣＭＯＳインバータの入力端（ｐ２，ｎ２のゲート）と、第２のＣＭＯＳインバータの出力端（ｐ３，ｎ３のドレイン）との間の配線を電気的に分断することで、入力ＩＮからみた容量が減ることになり、入力パルスＩＮに対する負荷を軽減できるため、当該容量の減少も安定動作に寄与する。

＜第１実施形態の基本シフトレジスタの詳細回路図；第３例＞
図６は、第１実施形態のシフトレジスタ回路４０に用いられる基本シフトレジスタ４２の詳細を示す第３例の回路図（図６（Ａ））と、その動作を説明するタイミングチャート（図６（Ｂ））である。

この第３例は、ラッチ逆相出力点Ｂの状態を次段の基本シフトレジスタ４２に対しての転送パルスｎｅｘｔとして利用するようにした点に特徴を有する。

この第３例の構成においても、基本シフトレジスタ４２は、図６（Ａ）に示すように、トランスファーゲート回路５０、ラッチ回路６０、出力回路７０、およびその他の周辺素子を有している。なお、後段のシフトパルス入力端子ＩＮへの出力信号ｎｅｘｔ用に、出力バッファ回路８０も有しているが、ｎｅｘｔ端子の手前のインバータを奇数段にしてラッチ逆相出力点Ｂからの信号を次段へ伝達するようにしている。

この第１実施形態の第３例の基本シフトレジスタ４２においても、図１５に示した従来のシフトレジスタ２４と比較すると、トランジスタ数を大幅に低減でき、狭額縁化が可能である。

このような第３例の構成の基本シフトレジスタ４２の動作としては、トランスファーゲート回路５０、ラッチ回路６０、および出力回路７０は第１例と同じであるから、図６（Ｂ）に示すように、第１例と同じ動作をする。すなわち先ず、ＣＭＯＳのトランジスタｐ１，ｎ１でスイッチとして構成されたトランスファーゲート回路５０により、出力回路７０のトランジスタｐ４，ｎ４で構成されたＣＭＯＳスイッチのオン期間を与えるＡ，Ｂ電位、すなわちラッチ回路６０のラッチ逆相出力点Ｂおよびラッチ正相出力点Ｃの電位を制御する。

また、ラッチ回路６０は、トランスファーゲート回路５０の出力をラッチして状態を保持し、Ａ・Ｂ電位、すなわちラッチ逆相出力点Ｂおよびラッチ正相出力点Ｃの電位を確定する。そして、このラッチ回路６０の出力を用いて、出力回路７０のトランジスタｐ４，ｎ４で構成されたＣＭＯＳスイッチを開閉して、出力端子ＯＵＴに、クロックパルスＣＫ２を出す役割を果たしている。

ラッチ逆相出力点Ｂの電位は、次段の基本シフトレジスタ４２に対しての転送パルスｎ
ｅｘｔにも利用される。このようにＢ電位を転送に利用する場合は、図４に示した第１例
の場合とは異なり、ｎｅｘｔ手前のインバータバッファを奇数段にする。

また、出力回路７０のトランジスタｎ４，ｐ４からなるＣＭＯＳスイッチにより、図６（Ｂ）にて、太い実線で示すように、出力信号ＯＵＴとしては、クロックパルスＣＫ２の１つのパルスのみを選択して出力する。この選択されたパルスを、液晶表示装置１における垂直駆動回路２０のバッファ２６や水平駆動回路３０のバッファ３６に対するゲート波形として利用する。

＜遅延対策＞
ところで、図４、図５および図６で示した第１実施形態のシフトレジスタ回路４０に用いられる基本シフトレジスタ４２では、タイミングチャートで示されるように、ゲート出力点Ａの電位がＨｉｇｈのときだけ、出力回路７０の出力端子ＯＵＴにクロックパルスが出力されるが、そのクロックパルスの後方における時間的なマージンが問題となる。

図７は、この遅延マージンの問題を説明するタイミングチャートである。図７に示すタイミングチャートにおいて、次段への出力であるゲート出力点Ａのパルス波形（Ａ／ｎｅｘｔ）に示すように、前側の時間マージンは長く、後側の時間マージンは短い。このため、このマージンが問題になる場合がある。

垂直駆動回路２０に使用する場合は、イネーブル（enable）期間が長いので、この時間マージンが短い点はそれほど問題にならないが、水平駆動回路３０に使用する場合には、出力回路７０の出力端子ＯＵＴのパルス自体がたとえば１３０ｎｓ程度しかなく、後側のイネーブル（enable）期間が２０ｎｓと短かくなる。したがって、周波数が速く、たとえばクロック遅延や回路内のパルス遅延などがあると、後側の時間マージンはさらに厳しい方向になる。

したがって、基本シフトレジスタ４２は、垂直駆動回路２０および水平駆動回路３０の何れにも適用可能であるが、特に水平駆動回路３０のような高周波型の回路に適用する場合には、何らかの遅延対策を用いた方が良い。以下、この遅延対策について、第２実施形態として説明する。

なお、この第３例においても、第１例に係るラッチ回路６０に代えて、第２例に係るラッチ回路６０Ａを用いることができる。

＜＜シフトレジスタの構成例；第２実施形態＞＞
図８は、本発明に係るシフトレジスタ回路４０（シフトレジスタ２４、シフトレジスタ３４）の第２実施形態を示す回路ブロック図と、その動作を説明するタイミングチャートである。図示した例では、基本シフトレジスタ４２を４段分（それぞれに参照符号-1，-2，-3，-4を付して示す）示している。

図８に示すように、各基本シフトレジスタ４０やその接続関係は、図２に示した第１実施形態と同様であるが、その動作タイミングが、図３に示した第１実施形態とは異なる。具体的には、遅延を利用してｎｅｘｔパルスの前のマージンを短くし、後の期間を長くして、前後のマージンを等しくするようにしている点に特徴を有する。

＜第２実施形態の基本シフトレジスタの詳細回路図；第１例＞
図９は、第２実施形態のシフトレジスタ回路４０に用いられる基本シフトレジスタ４２の詳細を示す第１例の回路図（図９（Ａ））と、その動作を説明するタイミングチャート（図９（Ｂ））である。図８で示された後側の時間マージンの問題を解決し、均等マージンを持つようにするための遅延回路９０を、ラッチ回路６０と出力回路７０との間に設けている点に特徴を有する。

具体的には、図９（Ａ）に示すように、前後のマージンが均等になるように、ラッチ回路６０と出力回路７０の間に、それぞれインバータバッファを奇数段持つ（図ではインバータバッファ９２，９６の各１段）を有する遅延回路９０を設けている。

インバータバッファ９２は、ラッチ回路６０側のラッチ正相出力点Ｃと、トランジスタｐ４，ｎ５のゲート接続点Ｂ'との間に設けられている。また、インバータバッファ９６は、ラッチ回路６０側のラッチ逆相出力点Ｂと、トランジスタｎ４のゲート入力点Ａ'との間に設けられている。

ゲート入力点Ａ'の状態は、ゲート出力点Ａやラッチ正相出力点Ｃの状態と実質的に同じである。また、ゲート接続点Ｂ'の状態は、ラッチ逆相出力点Ｂの状態と実質的に同じである。ここで“実質的に同じ”と言ったのは、ゲート遅延分を無視した場合を意味している。

出力バッファ回路８０は、第１実施形態と同様に偶数段（図では２段）のインバータ８２，８４を有しており、ゲート入力点Ａ'の状態を転送パルスｎｅｘｔとして次段に出力するようにしている。偶数段のインバータとしたのは、実質的に、ラッチ正相出力点Ｃの状態を次段の基本シフトレジスタ４２に対しての転送パルスｎｅｘｔに利用するためである。

なお、第１実施形態と同様に、出力バッファ回路８０は、第２実施形態における基本シフトレジスタ４２にとっての必須の構成要素ではなく、素子数低減のためには取り外して、ラッチ正相出力点Ｃの状態を直接に転送パルスｎｅｘｔとして次段に出力するようにしてもよい。

また、ラッチ逆相出力点Ｂと実質的に等しいゲート接続点Ｂ'の状態を次段の基本シフトレジスタ４２に対しての転送パルスｎｅｘｔとして利用することもでき、この場合には、ｎｅｘｔ端子の手前のインバータを奇数段にすればよい。

また、遅延回路９０内のインバータバッファ９２やインバータバッファ９４を偶数段接続の構成としつつ、ゲート出力点Ａと実質的に等しいインバータバッファの出力側の状態を次段の基本シフトレジスタ４２に対しての転送パルスｎｅｘｔとして利用することもできる（後述する図１０を参照）

この第２実施形態の第１例の基本シフトレジスタ４２においても、図１５に示した従来のシフトレジスタ２４と比較すると、トランジスタ数を低減でき、狭額縁化が可能である。

また、この第２実施形態の第１例の基本シフトレジスタ４２に依れば、出力回路７０のＣＭＯＳスイッチ（ｐ４／ｎ４）に入る前に、遅延回路９０を入れることにより、タイミングを少し遅らせることができる。

たとえば図９（Ｂ）に示すように、ゲート接続点Ｂ'の逆相パルスもゲート入力点Ａ'と同じタイミングとなる。ゲート入力点Ａ'およびゲート接続点Ｂ'のパルスにおいて前側の時間マージンは減るが、その分、後側の時間マージンが増え、前後でほぼ均等なマージン持たせることができる。これにより、水平駆動回路３０に適用させた場合、第１実施形態とは異なり、周波数が速く、たとえばクロック遅延や回路内のパルス遅延などがある場合でも、それに対しての後側の時間マージンに余裕を持つことができる。何らの不都合なく、第２実施形態の基本シフトレジスタ４２を水平駆動回路３０に適用することができる。

このような第２実施形態の第１例の構成の基本シフトレジスタ４２の動作としては、トランスファーゲート回路５０、ラッチ回路６０、および出力回路７０は第１実施形態と同じであるから、図９（Ｂ）に示すように、時間マージン分を除いて、概ね第１実施形態と同じ動作をする。

すなわち先ず、ＣＭＯＳのトランジスタｐ１，ｎ１でスイッチとして構成されたトランスファーゲート回路５０により、出力回路７０のトランジスタｐ４，ｎ４で構成されたＣＭＯＳスイッチのオン期間を与えるＡ'，Ｂ'電位、すなわちラッチ回路６０のラッチ逆相出力点Ｂおよびラッチ正相出力点Ｃの電位を制御する。

また、ラッチ回路６０は、トランスファーゲート回路５０の出力をラッチして状態を保持し、Ａ・Ｂ電位、すなわちラッチ逆相出力点Ｂおよびラッチ正相出力点Ｃの電位を確定する。そして、このラッチ回路６０の出力を用いて、出力回路７０のトランジスタｐ４，ｎ４で構成されたＣＭＯＳスイッチを開閉して、出力端子ＯＵＴに、クロックパルスＣＫ２を出す役割を果たしている。

ゲート入力点Ａ'の電位は、次段の基本シフトレジスタ４２に対しての転送パルスｎｅｘｔにも利用される。このようにゲート入力点Ａ'の電位を転送に利用する場合は、ｎｅｘｔ手前のインバータバッファを偶数段にする。なお、ゲート接続点Ｂ'の電位を、次段の基本シフトレジスタ４２に対しての転送パルスｎｅｘｔに利用することもできるが、この場合には、ｎｅｘｔ手前のインバータバッファを奇数段にする。

また、出力回路７０のトランジスタｎ４，ｐ４からなるＣＭＯＳスイッチにより、図６（Ｂ）にて、太い実線で示すように、出力信号ＯＵＴとしては、クロックパルスＣＫ２の１つのパルスのみを選択して出力する。この選択されたパルスを、液晶表示装置１における垂直駆動回路２０のバッファ２６や水平駆動回路３０のバッファ３６に対するゲート波形として利用する。

ここで、第２実施形態においては、遅延回路９０を用いることにより、クロックに対するｎｅｘｔパルスの後側の時間マージンの拡大を図る。遅延回路９０のバッファ能力によっては、ｎｅｘｔ直前のバッファを外すこともできる。

＜第２実施形態の基本シフトレジスタの詳細回路図；第２例＞
図１０は、第２実施形態のシフトレジスタ回路４０に用いられる基本シフトレジスタ４２の詳細を示す第２例の回路図（図１０（Ａ））と、その動作を説明するタイミングチャート（図１０（Ｂ））である。

この第２例は、遅延回路９０内のインバータバッファを偶数段接続の構成としつつ、ゲート出力点Ａと実質的に等しいインバータバッファの出力側の状態を次段の基本シフトレジスタ４２に対しての転送パルスｎｅｘｔとして利用するようにした点に特徴を有する。

図では、ラッチ回路６０側のラッチ正相出力点Ｃと、トランジスタｎ４のゲート入力点Ａ'との間にインバータバッファ９２，９４の縦続接続を設けている。また、ラッチ回路６０側のラッチ逆相出力点Ｂと、トランジスタｐ４，ｎ５のゲート接続点Ｂ'との間にインバータバッファ９６，９８の縦続接続を設けている。

縦続接続されたインバータバッファ９２，９４の出力点Ａ'の状態は、ゲート出力点Ａやラッチ正相出力点Ｃの状態と実質的に同じである。縦続接続されたインバータバッファ９６，９８の出力点Ｂ'の状態は、ラッチ逆相出力点Ｂの状態と実質的に同じである。ここで“実質的に同じ”と言ったのは、ゲート遅延分を無視した場合を意味している。

この第２例の構成においても、基本シフトレジスタ４２は、図１０（Ａ）に示すように、トランスファーゲート回路５０、ラッチ回路６０、出力回路７０、およびその他の周辺素子を有している。なお、後段のシフトパルス入力端子ＩＮへの出力信号ｎｅｘｔ用に、出力バッファ回路８０も有しているが、ｎｅｘｔ端子の手前のインバータを偶数段にしてゲート入力点Ａ'からの信号を次段へ伝達するようにしている。

この第２実施形態の第２例の基本シフトレジスタ４２においても、図１５に示した従来のシフトレジスタ２４と比較すると、トランジスタ数を低減でき、狭額縁化が可能である。

このような第２例の構成の基本シフトレジスタ４２の動作としては、上述した第１実施形態の第２例と第２実施形態の第１例の説明を組み合わせることで、容易に推測がつくことであるので、説明を割愛する。

＜第２実施形態の基本シフトレジスタの詳細回路図；第３例＞
図１１は、第２実施形態のシフトレジスタ回路４０に用いられる基本シフトレジスタ４２の詳細を示す第３例の回路図（図１１（Ａ））と、その動作を説明するタイミングチャート（図１１（Ｂ））である。

この第３例は、第２実施形態の第１例の基本シフトレジスタ４２に対して、出力回路７０から出力されるクロックパルスのロジック極性を逆にした点に特徴を有する。具体的には、ロジック極性を逆にするため、先ず、クロックパルスＣＫ２の代わりに反転パルスｘＣＫ２を使用する。

また、トランスファーゲート回路５０のゲート出力点Ａには、リセットスイッチとしてのＮｃｈのトランジスタｎ６に代えて、リセットスイッチとしてのＰｃｈのトランジスタｐ６を設ける。このトランジスタｐ６は、ドレインがゲート出力点Ａに接続され、ソースは電源ＶＤＤと接続され、ゲートにはリセットパルスｒｓｔが入力されるようになっている。リセットパルスｒｓｔは、通常駆動時にはＨｉｇｈとする。

出力バッファ回路８０は、先にも述べたように、第２実施形態における基本シフトレジスタ４２にとっての必須の構成要素ではなく、この第３例では、素子数低減のために取り外して、ゲート出力点Ａやラッチ正相出力点Ｃと等価なゲート入力点Ａ'の状態を直接に転送パルスｎｅｘｔとして次段に出力するようにしている。

出力回路７０は、Ｎｃｈのトランジスタｎ５とＰｃｈのトランジスタｐ５からなるＣＭＯＳスイッチ、およびＰｃｈのトランジスタｐ４を備えて構成されている。トランジスタｎ５，ｐ５からなるＣＭＯＳスイッチは、入力側に反転クロックパルスｘＣＫ２が入力され、その出力が、基本シフトレジスタ４２の出力端子ＯＵＴとして使用されるようになっている。

トランジスタｐ４は、ゲートがトランジスタｎ５のゲートすなわちラッチ逆相出力点Ｂと実質的に等しいゲート入力点Ｂ'と接続され、ソースが電源ＶＤＤと接続され、ドレインがＣＭＯＳスイッチの出力と接続されている。

トランジスタｎ５，ｐ５からなるＣＭＯＳスイッチは、反転クロックパルスｘＣＫ２が入力され、ラッチ回路６０の出力状態の元で、反転クロックパルスｘＣＫ２を出力端子ＯＵＴに出力する。具体的には、ＣＭＯＳスイッチは、ゲート入力点Ａ'＝Ｌｏｗかつゲート接続点Ｂ'＝Ｈｉｇｈのときにオンすることにより、反転クロックパルスｘＣＫ２の状態を出力端子ＯＵＴに出力する。また、トランジスタｐ４を利用して、ＣＭＯＳスイッチがオフするラッチ逆相出力点ＢがＬｏｗの期間には、トランジスタｎ４をオンさせて、出力端子ＯＵＴをインアクティブな状態であるＨｉｇｈに固定するようにしている。

なお、ＣＭＯＳスイッチとしては、トランジスタｎ５，ｐ５のどちらか一方のみのＮｃｈ型ＭＯＳトランジスタやＰｃｈ型ＭＯＳトランジスタによるスイッチでもよいが、その場合、閾値電圧Ｖｔｈの問題があるため、本実施形態では、ｎ５，ｐ５の両方を利用したＣＭＯＳスイッチを採用した。

＜第２実施形態の基本シフトレジスタの詳細回路図；第４例＞
図１２は、第２実施形態のシフトレジスタ回路４０に用いられる基本シフトレジスタ４２の詳細を示す第４例の回路図（図１２（Ａ））と、その動作を説明するタイミングチャート（図１２（Ｂ））である。

この第４例は、第２実施形態の第２例の基本シフトレジスタ４２に対して、出力回路７０から出力されるクロックパルスのロジック極性を逆にした点に特徴を有する。遅延回路９０は偶数段のインバータバッファを必要とし、ゲート入力点Ｂ'の電位はトランジスタｐ４，ｎ５のゲートに、また ゲート入力点Ａ'の電位がｎｅｘｔパルスとして使用されるようにしている。

このような第４例の構成の基本シフトレジスタ４２の動作としては、上述した第２実施形態の第２例と第３例の説明を組み合わせることで、容易に推測がつくことであるので、説明を割愛する。

なお、第２実施携帯の第１例〜第４例においても、ラッチ回路６０に代えて、第１実施形態の第２例に係るラッチ回路６０Ａを用いることができる。

＜従来例との比較＞
図１３は、図４に示した第１実施形態の基本シフトレジスタ４２および図９に示した第２実施形態の基本シフトレジスタ４２と、図１５に示した従来のシフトレジスタ２４との比較を説明する図である。それぞれの表の下には、シフトレジスタの構成が示されている。

ここで、図１３（Ａ）は従来のシフトレジスタ２４の構成の場合を示し、図１３（Ｂ）は、図４に示した基本シフトレジスタ４２および図９に示した基本シフトレジスタ４４の構成の場合を示す。それぞれ各２段分のトランジスタ総数と、そのチャネル型を示している。

なお、図９における出力バッファ回路８０分の素子数は割愛して示している。また、従来型シフトレジスタおよび上記実施形態で示したシフトレジスタは、何れもリセット入力端子が存在するが、シフト動作上はリセット動作は本質的なものではなく、それぞれのリセット動作にも相違点はないので、図１３では省略して示している。

図１３（Ａ）に示す従来のシフトレジスタ２４では、ＮＭＯＳ（Ｎｃｈ型ＭＯＳトランジスタ）、ＰＭＯＳ（Ｐｃｈ型ＭＯＳトランジスタ）が、それぞれ２０個で、計４０個使用されている。これに対して、図１３（Ｂ）に示す第１実施形態の基本シフトレジスタ４２では、ＮＭＯＳが１６個、ＰＭＯＳは１２個で、計２８個と済むようになり、素子数の比較では、約３０％削減されていることが分かる。

また、図９に示した遅延を利用する基本シフトレジスタ４４の場合には、ＮＭＯＳが１６個、ＰＭＯＳは１２個、計２８個で、同様に素子数で約３０％削減される。

従来の１つのシフトレジスタは、ＣＫｉｎ、ｘＣＫｉｎ、ＥＮＢ、ＩＮ、ＯＵＴ、ｎｅｘｔの端子を備えており、ＣＫ、ＥＮＢ、ＳＴの３個の外部入力パルスを必要としていた。ｘＣＫｉｎはパネル内の回路で生成していた。

これに対し、上記実施形態によるシフトレジスタでは、第１および第２実施形態の何れも、ＩＮ、ＣＫｉｎＡ、ｘＣＫｉｎＡ、ＣＫｉｎＢ、ｎｅｘｔ、ＯＵＴの端子を備えており、ＣＫ１、ＣＫ２、ＳＴの３個の外部入力パルスを必要としている。ｘＣＫ１、ｘＣＫ２はパネル内部で生成している。

第１および第２実施形態の何れも、全ての回路はＣＭＯＳで構成されている。位相の異なるシフト回路を駆動する第１および第２の２つのクロックパルスＣＫ１，ＣＫ２のブランキング期間を利用して、これらクロックパルスの一部を次段の転送クロックやドライブ用のパルス信号（ゲートパルス）のアクティブ期間の信号として用いるように回路制御を行なうようにしたので、転送パルスのオーバーラップ分を取り除くためにイネーブルパルスＥＮＢで制御されるＮＡＮＤ回路を設ける必要がなく、従来型に比べて、トランジスタ数を少なくすることができ、狭額縁化が可能である。

また、必要とする外部入力パルスの数は従来構成と同様に３個で同じであるから、本実施形態のシフトレジスタ回路４０を液晶表示装置に適用する上でのハードウェア的な障害もない。

以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。

また、上記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。

たとえば、上記実施形態で説明したシフトレジスタ回路４０やその基本要素である基本シフトレジスタ４２あるいはＴＦＴ素子構造は、液晶表示装置への適用に限らず、有機ＥＬ（Electro luminescence；エレクトロルミネセンス）など、その他の表示デバイスにも使用することができる。これら表示デバイスは、たとえばＰＤＡ（Personal Digital Assistant；携帯情報端末）や携帯電話、あるいはノート型のパーソナルコンピュータなどに装備される。

本発明に係るシフトレジスタ回路の一実施形態を駆動回路に適用した液晶表示装置の一実施形態の概要を示す図である。 本発明に係るシフトレジスタ回路の第１実施形態を示す回路ブロック図である。 図２に示したシフトレジスタ回路の動作を説明するタイミングチャートである。 第１実施形態のシフトレジスタ回路に用いられる基本シフトレジスタの詳細を示す第１例の回路図と、その動作を説明するタイミングチャートである。 第１実施形態のシフトレジスタ回路に用いられる基本シフトレジスタの詳細を示す第２例の回路図と、その動作を説明するタイミングチャートである。 第１実施形態のシフトレジスタ回路に用いられる基本シフトレジスタの詳細を示す第３例の回路図と、その動作を説明するタイミングチャートである。 遅延マージンの問題を説明するタイミングチャートである。 本発明に係るシフトレジスタ回路の第２実施形態を示す回路ブロック図と、その動作を説明するタイミングチャートである。 第２実施形態のシフトレジスタ回路に用いられる基本シフトレジスタの詳細を示す第１例の回路図と、その動作を説明するタイミングチャートある。 第２実施形態のシフトレジスタ回路に用いられる基本シフトレジスタの詳細を示す第２例の回路図と、その動作を説明するタイミングチャートである。 第２実施形態のシフトレジスタ回路に用いられる基本シフトレジスタの詳細を示す第３例の回路図と、その動作を説明するタイミングチャートである。 第２実施形態のシフトレジスタ回路に用いられる基本シフトレジスタの詳細を示す第４例の回路図と、その動作を説明するタイミングチャートである。 第１実施形態の基本シフトレジスタおよび第２実施形態の基本シフトレジスタと、従来のシフトレジスタとの比較を説明する図である。 従来のシフトレジスタ回路を駆動回路に適用した液晶表示装置の一構成例を示す図である。 従来のシフトレジスタを説明する基本回路図である。 従来のシフトレジスタを構成する第１の基本シフトレジスタの詳細構成を示す回路図である。 従来のシフトレジスタを構成する第２の基本シフトレジスタの詳細構成を示す回路図である。 従来のシフトレジスタを構成する第１および第２の基本シフトレジスタの動作を示すタイミングチャートである。

符号の説明

１…液晶表示装置、１０…画素表示部、２０…垂直駆動回路、２２…レベルシフタ、２４…シフトレジスタ、２６…バッファ、３０…水平駆動回路、３２…レベルシフタ、３３…シフトレジスタ、３４…シフトレジスタ、３６…バッファ、３８…水平方向制御スイッチ、４０…シフトレジスタ回路、４２…基本シフトレジスタ、４４…基本シフトレジスタ、５０…トランスファーゲート回路、６０，６０Ａ…ラッチ回路、７０…出力回路、８０…出力バッファ回路、８２…インバータ、８４…インバータ、９０…遅延回路

Claims (12)

1. 入力パルス信号に対応する駆動クロックを出力するシフト回路であって、
   当該シフト回路を駆動するクロックパルスの一部を前記駆動クロックのアクティブ期間の信号として用いる
   ことを特徴とするシフト回路。
2. 前記入力パルス信号と、位相の異なる第１のクロックパルスおよび第２のクロックパルスとを利用することで、前記第１のクロックパルスおよび第２のクロックパルスの何れか一方の一部を前記駆動クロックのアクティブ期間の信号として用いる
   ことを特徴とする請求項１に記載のシフト回路。
3. 相補性回路技術で形成された、前記入力パルス信号の入出力を制御するトランスファーゲート回路、前記トランスファーゲート回路を経由して入力されるパルス信号を一定期間保持するラッチ回路、および該ラッチ回路から出力されるパルス信号を前記駆動クロックとして出力する出力回路を有しており、
   前記出力回路を駆動するクロックパルスとは位相の異なる第１のクロックパルスを前記トランスファーゲート回路の入力側に入力することで、前記駆動クロックのアクティブ期間の信号を生成する
   ことを特徴とする請求項２に記載のシフト回路。
4. 前記出力回路は、
   前記入力パルス信号の入出力を制御するトランスファーゲート回路を有し、
   前記出力回路を駆動する第２のクロックパルスを、前記トランスファーゲート回路の入力側に入力することで、前記駆動クロックのアクティブ期間の信号を生成する
   ことを特徴とする請求項３に記載のシフト回路。
5. 前記出力回路の出力側を所定の電位に保持することで、前記駆動クロックのインアクティブな期間の信号を生成する切替回路
   を備えたことを特徴とする請求項３に記載のシフト回路。
6. 前記ラッチ回路は、
   入力端に前記トランスファーゲート回路を経由して入力されるパルス信号が与えられる第１のインバータと、
   前記第１のインバータの入力端に出力端が、前記第１のインバータの出力端に入力端がそれぞれ接続された第２のインバータと、
   前記第１のインバータの入力端と前記第２のインバータの出力端との間に接続され、前記トランスファーゲート回路がオンのときオフとなるスイッチ回路とを有する
   ことを特徴とする請求項３に記載のシフト回路。
7. 前記ラッチ回路から出力されるパルス信号を直接に、もしくはこのパルス信号を所定段数のバッファを経由して、次段の入力パルス信号として出力する
   ことを特徴とする請求項３に記載のシフト回路。
8. 前記ラッチ回路と前記出力回路との間に、前記ラッチ回路から出力されるパルス信号を所定時間だけ遅延させる遅延回路を
   をさらに備えたことを特徴とする請求項３に記載のシフト回路。
9. 入力パルス信号に対応するクロック信号を出力するシフト回路であって、
   相補性回路技術で形成された、前記入力パルス信号の入出力を制御するトランスファーゲート回路および前記トランスファーゲート回路を経由して入力されるパルス信号を一定期間保持するラッチ回路
   を備えていることを特徴とするシフト回路。
10. 前記ラッチ回路は、
    入力端に前記トランスファーゲート回路を経由して入力されるパルス信号が与えられる第１のインバータと、
    前記第１のインバータの入力端に出力端が、前記第１のインバータの出力端に入力端がそれぞれ接続された第２のインバータと、
    前記第１のインバータの入力端と前記第２のインバータの出力端との間に接続され、前記トランスファーゲート回路がオンのときオフとなるスイッチ回路とを有する
    ことを特徴とする請求項９に記載のシフト回路。
11. 列状に配列された画素および当該画素のそれぞれに接続された駆動回路を有する表示部を有し、前記駆動回路の制御端子に走査信号を印加して前記駆動回路を駆動制御する表示装置であって、
    入力パルス信号に対応する駆動クロックを前記駆動回路に出力するシフト回路を備え、
    前記シフト回路を駆動するクロックパルスの一部を前記駆動クロックのアクティブ期間の信号として用いる
    ことを特徴とする表示装置。
12. 入力パルス信号に対応する駆動クロックを生成するパルス信号生成方法であって、
    前記駆動クロックを生成するシフト回路を駆動するためのクロックパルスの一部を前記駆動クロックのアクティブ期間の信号として用いる
    ことを特徴とするパルス信号生成方法。
    

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