KR100856632B1

KR100856632B1 - 표시 장치

Info

Publication number: KR100856632B1
Application number: KR1020070012704A
Authority: KR
Inventors: 다까유끼 나까오; 히데오 사또; 마사히로 마끼; 도시오 미야자와
Original assignee: 가부시키가이샤 히타치 디스프레이즈
Priority date: 2006-02-07
Filing date: 2007-02-07
Publication date: 2008-09-03
Also published as: CN101017656B; JP4993917B2; CN101017656A; TWI357058B; KR20070080585A; TW200746025A; JP2007212559A; US20070194973A1; US7800575B2

Abstract

간단한 CMOS 회로로 구성되는 CMOS 시프트 레지스터 회로를 갖는 구동 회로를 포함한 표시 장치를 제공한다. 구동 회로가, 시프트 레지스터 회로를 갖고, 시프트 레지스터 회로는, 다단으로 종속 접속되는 n(n≥2)개의 기본 회로를 갖고, 상기 기본 회로는, 제1 전극에 클럭이 인가되는 제1 도전형의 제1 트랜지스터와, 제1 전극에 제2 전원 전압이 인가되고, 제1 도전형과는 도전형이 다른 제2 도전형의 제2 트랜지스터와, 제2 전극이 상기 제2 트랜지스터의 제2 전극에 접속되고, 제1 전극에 상기 제2 전원 전압과는 다른 제1 전원 전압이 인가되는 제1 도전형의 제3 트랜지스터를 갖고, 상기 제1 트랜지스터의 제2 전극이 상기 제3 트랜지스터의 제어 전극에 접속되고, 상기 제1 트랜지스터의 제어 전극, 및 상기 제2 트랜지스터의 제어 전극에 입력 신호가 인가되고, 상기 제3 트랜지스터의 상기 제2 전극의 전압이 주사 회로 출력으로 된다.

구동 회로, 주사, 진폭, 클럭, 임계값

Description

표시 장치{DISPLAY DEVICE}

도 1은 본 발명의 실시예의 액티브 매트릭스형 액정 표시 장치의 등가 회로를 나타내는 회로도.

도 2는 본 발명의 실시예의 CMOS 시프트 레지스터 회로의 기본 회로를 설명하기 위한 회로도.

도 3은 도 2에 도시한 기본 회로에 입력되는 클럭(CLK) 및 입력 신호(IN)의 타이밍을 설명하기 위한 도면.

도 4는 본 발명의 실시예의 주사 회로를 나타내는 도면.

도 5는 도 2에 도시한 기본 회로의 변형예를 나타내는 회로도.

도 6은 도 2에 도시한 기본 회로의 변형예를 나타내는 회로도.

도 7은 도 5, 도 6의 변형예를 모두 도입한 기본 회로를 나타내는 회로도.

도 8은 모든 기능을 갖춘 주사 회로의 회로 구성을 나타내는 회로도.

도 9는 도 8에 도시한 주사 회로의 타임 차트를 나타내는 도면.

도 10은 본 발명의 실시예의 CMOS 시프트 레지스터 회로의 출력의 타이밍을 설명하기 위한 도면.

도 11은 본 발명의 실시예에서, CMOS 시프트 레지스터 회로의 출력에 로우 레벨-로우 레벨의 기간을 설정하기 위한 간이한 회로 구성을 나타내는 회로도.

도 12는 본 발명의 실시예에서, CMOS 시프트 레지스터 회로의 출력에 로우 레벨-로우 레벨의 기간을 설정하는 위한 다른 회로 구성을 나타내는 회로도.

도 13은 종래의 주사 회로의 회로 구성을 나타내는 블록도.

도 14는 종래의 CMOS 시프트 레지스터 회로의 단위 회로를 나타내는 회로도.

도 15는 도 14에 도시한 단위 회로의 실제의 회로 구성을 나타내는 회로도.

도 16은 도 13에 도시한 레벨 시프트 회로의 일례의 회로 구성을 나타내는 회로도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 시프트 레지스터 회로

11, 12 : 레벨 시프트 회로

X1, X2, …, Xn : 게이트선

Y1, Y2, …, Ym : 드레인선

S1, S2, …, Sm : 스위치 소자

XDV : 수직 구동 회로

YDV : 수평 구동 회로

DATA : 영상 신호선

COM : 공통 전극

PM, NM, Tnm, Tr0∼Tr8, TrA∼TrC : 트랜지스터

RS, OS : 노드

Cnm, Cs1∼Cs3 : 용량 소자

INV1, INV3 : 클럭드 인버터

INV, INV2, INV4 : 인버터

AND : AND 회로

NAND : NAND 회로

S/R : 기본 회로

본 발명은, 표시 장치에 관한 것으로, 특히, CMOS 회로로 구성되는 CMOS 시프트 레지스터 회로를 갖는 구동 회로를 포함하는 표시 장치에 관한 것이다.

일반적으로, 박막 트랜지스터(TFT;Thin Film Transistor)를 능동 소자로서 사용하는 액티브 매트릭스 액정 표시 장치에서는, 주사선에 선택 주사 전압을 순차 인가하기 위해서 주사 회로가 사용된다.

도 13은, 종래의 주사 회로의 회로 구성을 나타내는 블록도이며, 동도면에서, 10은 시프트 레지스터 회로, 11은 레벨 시프트 회로이다.

도 13에 도시한 시프트 레지스터 회로(10)로서, CMOS(Complementary Metal 0xide Semiconductor) 회로로 구성되는 CMOS 시프트 레지스터 회로, 혹은, nMOS 단 채널 트랜지스터로 구성되는 nMOS 단채널 시프트 레지스터 회로가 알려져 있다.

도 14는, 종래의 CMOS 시프트 레지스터 회로의 단위 회로를 나타내는 회로도이며, 일본 특개2000-227784호 공보, 일본 특개평10-199284호 공보에 기재되어 있 는 회로 구성이다.

도 14에 도시한 단위 회로는, 입력 신호(IN)를 반전하는 클럭드 인버터(INV1)와, 입력 신호(IN)의 반전 신호를 재반전하는 인버터(INV2)와, 입력 신호(IN)의 재반전 신호를 인버터(INV2)의 입력에 귀환하는 클럭드 인버터(INV3)를 갖는다.

그리고, 인버터(INV2)의 출력이, 전송 출력(TRN)으로 된다. 또한, 입력 신호(IN)와, 전송 출력(TRN)은, NAND 회로(NAND)에 입력된다. NAND 회로(NAND)의 출력 신호는, 인버터(INV4)로 반전되어 주사 회로 출력(OT)으로 된다.

여기에서, 홀수단째의 단위 회로에서의 클럭드 인버터(INV1)는, 클럭(CLK)이 하이(High) 레벨(반전 클럭(CLKB)이 로우(Low) 레벨)일 때에, 입력 신호를 반전하고, 동일 단의 단위 회로에서의 클럭드 인버터(INV3)는, 클럭(CLK)이 로우 레벨(반전 클럭(CLKB)이 하이 레벨)일 때에, 입력 신호를 반전하는 것이다.

한편, 짝수단째의 단위 회로의 클럭드 인버터(INV1, INV3)에서, 입력 신호를 반전하는 클럭의 관계는, 홀수단째의 것과 교체한 관계에 있다.

또한, nMOS 단채널 트랜지스터로 구성되는 nMOS 단채널 시프트 레지스터 회로에 대해서는, 일본 특개2002-215118호 공보에 기재가 있다.

도 15는, 도 14에 도시한 단위 회로의 실제의 회로 구성을 나타내는 회로도이다. 도 15의 IN(S)이, 도 14의 입력 신호(IN)에 상당하고, 도 15의 OT(S)가, 도 14의 주사 회로 출력(OT)에 상당한다.

도 13에 도시한 바와 같이, 종래의 주사 회로에서는, 레벨 시프트 회로(11) 를, 시프트 레지스터 회로(10)와는 별도로, 라인마다 설치하고 있다. 또한, 도 16은, 도 13에 도시한 레벨 시프트 회로(11)의 일례의 회로 구성을 나타내는 회로도이다.

도 16에 도시한 레벨 변환 회로는, 소위 크로스 타입의 레벨 변환 회로로서, 저전압 신호의 신호(IN(L))와, 반전 신호(INB(L))를 입력받아, 고전압 신호의 신호(OT(L), OTB(L))를 출력한다. 또한, 도 16의 IN(L)이, 도 15의 주사 회로 출력(OT(S))에 상당한다.

최근, 디지털 스틸 카메라나 휴대 전화 등에 사용되는 액티브 매트릭스 액정 표시 장치는, 보다 고정밀화가 진행되고 있다.

이 고정밀화에 수반하여, 종래의 주사 회로에서는, 도 15, 도 16에 도시한 바와 같이, 트랜지스터 소자수가 많아(시프트 레지스터 회로(10)의 단위 회로에서 16, 레벨 시프트 회로(11)의 단위 회로에서 6), 대응이 어렵다고 하는 문제점이 있었다.

또한, 도 15의 p형 MOS 트랜지스터(PM1, PM2), 및 n형 MOS 트랜지스터(NM1, NM2)는, 클럭(CLK) 및 반전 클럭(CLKB)이 전송되는 클럭 버스에, 게이트가 직접 접속되는 구성이기 때문에, 클럭 버스의 부하가 증대하여, 소비 전력이 증대한다고 하는 문제점도 있었다.

또한, 도 15의 p형 MOS 트랜지스터(PM1, PM2), 및 n형 MOS 트랜지스터(NM1, NM2)는, 클럭마다 동작하므로, 트랜지스터의 열화가 현저하여, 고속 동작 시의 신 뢰성에 문제점이 있었다.

한편, 최근, 저전압화, 저소비 전력화가 요구되고 있으며, 가장 전력을 소비하는 클럭의 진폭을 낮출 필요성이 있지만, 종래의 회로 구성에서는 곤란하다고 하는 문제점도 있었다.

또한, 예를 들면, 상술한 일본 특개2002-215118호 공보에 기재되어 있는 nMOS 단채널 시프트 레지스터 회로에서는, 저입력 용량, 고신뢰성을 실현하고 있지만, 저전압화, 고속 구동이 어렵다고 하는 문제점이 있었다.

본 발명은, 상기 종래 기술의 문제점을 해결하기 위해서 이루어진 것으로, 본 발명의 목적은, 간단한 CMOS 회로로 구성되는 CMOS 시프트 레지스터 회로를 갖는 구동 회로를 포함한 표시 장치를 제공하는 것에 있다.

본 발명의 상기 및 그 밖의 목적과 신규 특징은, 본 명세서의 기술 및 첨부 도면에 의해 명확히 한다.

본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 하기와 같다.

복수의 화소와, 상기 복수의 화소를 구동하는 구동 회로를 포함하고, 상기 구동 회로는, 시프트 레지스터 회로를 갖고, 상기 시프트 레지스터 회로는, 다단으로 종속 접속되는 n(n≥2)개의 기본 회로를 갖고, 상기 기본 회로는, 제1 전극에 클럭이 인가되는 제1 도전형의 제1 트랜지스터와, 제1 전극에 제2 전원 전압이 인가되고, 제1 도전형과는 도전형이 다른 제2 도전형의 제2 트랜지스터와, 제2 전극 이 상기 제2 트랜지스터의 제2 전극에 접속되고, 제1 전극에 상기 제2 전원 전압과는 다른 제1 전원 전압이 인가되는 제1 도전형의 제3 트랜지스터를 갖고, 상기 제1 트랜지스터의 제2 전극이 상기 제3 트랜지스터의 제어 전극에 접속되고, 상기 제1 트랜지스터의 제어 전극, 및 상기 제2 트랜지스터의 제어 전극에 입력 신호가 인가되고, 상기 제3 트랜지스터의 상기 제2 전극의 전압이 주사 회로 출력으로 된다.

본원에 있어서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 하기와 같다.

본 발명에 따르면, 간단한 CMOS 회로로 구성되는 CMOS 시프트 레지스터 회로를 갖는 구동 회로를 포함한 표시 장치를 제공하는 것이 가능하게 된다.

<실시예>

이하, 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.

또한, 실시예를 설명하기 위한 전도면에 있어서, 동일 기능을 갖는 것은 동일 부호를 병기하고, 그 반복 설명은 생략한다.

도 1은, 본 발명의 실시예의 액티브 매트릭스형 액정 표시 장치의 등가 회로를 나타내는 회로도이다.

도 1에 도시한 바와 같이, 본 실시예의 액티브 매트릭스형 액정 표시 장치는, 액정을 개재하여 서로 대향 배치되는 한 쌍의 기판의 한 쪽의 기판의 액정측의 면에, x 방향으로 연장되는 n개의 주사선(X1, X2, …, Xn)과, y 방향으로 연장되는 m개의 영상선(Y1, Y2, …, Ym)을 갖는다.

주사선(게이트선이라고도 함)과 영상선(드레인선이라고도 함)으로 둘러싸인 영역이 화소 영역이며, 1개의 화소 영역에는, 게이트가 주사선에, 드레인(또는, 소스)이 영상선에, 및 소스(또는, 드레인)가 화소 전극에 접속되는 박막 트랜지스터(Tnm)가 설치된다.

또한, 화소 전극에 대향하여 공통 전극(커먼 전극, 대향 전극이라고도 함)(COM)이 배치되므로, 화소 전극과 공통 전극(COM) 사이에는 액정 용량(Cnm)이 설치된다. 화소 전극과 공통 전극(COM) 사이에 발생하는 전계에 의해, 액정(LC)이 구동된다. 또한, 공통 전극(ITO)은, 화소 전극이 형성된 기판과 동일 기판에 형성되어 있어도 되고, 다른 기판에 형성되어 있어도 된다. 또한, 별도로, 보유 용량선과 화소 전극 사이에 보유 용량이 설치된다.

각 주사선(X1, X2, …, Xn)은, 수직 구동 회로(XDV)에 접속되고, 수직 구동 회로(XDV)에 의해, 게이트 신호를, X1로부터 Xn의 주사선을 향해서 순차적으로 공급(순방향 주사라고 함)하거나, 혹은, Xn으로부터 X1의 주사선을 향해서 순차적으로 공급(역방향 주사라고 함)한다.

각 영상선(Y1, Y2, …, Ym)은, 스위치 소자(S1, S2, …, Sm)의 드레인(또는, 소스)에 접속된다.

스위치 소자(S1, S2, …, Sm)의 소스(또는, 드레인)는, 영상 신호선(DATA)에, 게이트는 수평 구동 회로(YDV)에 접속된다.

수평 구동 회로(YDV)에 의해, S1로부터 Sm의 스위치 소자를 향해서 순차적으로 주사(순방향 주사라고 함)하거나, 혹은, Sm으로부터 S1의 스위치 소자를 향해서 순차적으로 주사(역방향 주사라고 함)한다.

도 2는, 본 발명의 실시예의 CMOS 시프트 레지스터 회로의 기본 회로를 설명하기 위한 회로도이며, 도 1에 도시한 수직 구동 회로(XDV) 또는 수평 구동 회로(YDV)에 적용되는 CMOS 시프트 레지스터 회로의 기본 회로를 설명하기 위한 회로도이다.

본 실시예의 CMOS 시프트 레지스터 회로는, 도 2에 도시한 p형 MOS 트랜지스터(Tr2, Tr4, Tr6)와, n형 MOS 트랜지스터(Tr0, Tr1, Tr3, Tr5)의 7개의 트랜지스터로 이루어지는 회로를 기본 회로로 한다.

이들 7개의 트랜지스터(Tr0∼Tr6)는, 반도체층으로서 폴리실리콘을 이용한 박막 트랜지스터로 구성된다.

또한, 도 1 중의 수직 구동 회로(XDV), 수평 구동 회로(YDV)는, 액정 표시 패널 내의 회로이며, 이들 회로는, 7개의 트랜지스터(Tr0∼Tr6)와 마찬가지로, 반도체층으로서 폴리실리콘을 이용한 박막 트랜지스터로 구성되고, 이들 박막 트랜지스터는, 화소의 박막 트랜지스터(Tnm) 등과 동시에 형성된다.

도 2에서, 제2 전원 전압(VDDH)이 하이 레벨(이하, H 레벨이라고 함), 제1 전원 전압(VSS)이 로우 레벨(이하, L 레벨이라고 함)로 된다.

p형 MOS 트랜지스터(Tr2)의 드레인과, n형 MOS 트랜지스터(Tr1)의 드레인이 접속되고, p형 MOS 트랜지스터(Tr2)의 소스는 제2 전원 전압(VDDH)에, n형 MOS 트랜지스터(Tr1)의 소스는 제1 전원 전압(VSS)에 접속된다.

마찬가지로, p형 MOS 트랜지스터(Tr4)의 드레인과, n형 MOS 트랜지스터(Tr3)의 드레인이 접속되고, p형 MOS 트랜지스터(Tr4)의 소스는 제2 전원 전압(VDDH)에, n형 MOS 트랜지스터(Tr3)의 소스는 제1 전원 전압(VSS)에 접속된다.

또한, p형 MOS 트랜지스터(Tr6)의 드레인과, n형 MOS 트랜지스터(Tr5)의 드레인이 접속되고, p형 MOS 트랜지스터(Tr6)의 소스는 제2 전원 전압(VDDH)에, n형 MOS 트랜지스터(Tr5)의 소스는 제1 전원 전압(VSS)에 접속된다.

n형 MOS 트랜지스터(Tr0)의 소스에는, 클럭(CLK)이 인가되고, n형 MOS 트랜지스터(Tr0)의 드레인은, n형 MOS 트랜지스터(Tr1)의 게이트에 접속된다.

n형 MOS 트랜지스터(Tr0)의 게이트와, n형 MOS 트랜지스터(Tr5)의 게이트에는, 입력 신호(IN)가 인가된다. 또한, 입력 신호(IN)는, p형 MOS 트랜지스터(Tr2)의 게이트에도 인가된다.

n형 MOS 트랜지스터(Tr5)의 드레인(혹은, p형 MOS 트랜지스터(Tr6)의 드레인)은, n형 MOS 트랜지스터(Tr3)의 게이트에 접속된다.

n형 MOS 트랜지스터(Tr1)의 드레인(혹은, p형 MOS 트랜지스터(Tr2)의 드레인)은, p형 MOS 트랜지스터(Tr4)의 게이트에 접속되고, n형 MOS 트랜지스터(Tr1)의 드레인 전압이 주사 회로 출력(OTB)으로 된다.

n형 MOS 트랜지스터(Tr3)의 드레인(혹은, p형 MOS 트랜지스터(Tr4)의 드레인) 전압이 전송 출력(TRN)으로 된다. 또한, p형 MOS 트랜지스터(Tr6)의 게이트에는, 리세트 신호(RST)가 인가된다.

정상 상태에서는, 입력 신호(IN)는 L 레벨, 리세트 신호(RST)는 H 레벨이다. 또한, 노드(OT)는 플로팅에서 L 레벨, 노드(RS)는 플로팅에서 H 레벨로 한다. 이 때, 주사 회로 출력(OTB)은 H 레벨, 전송 출력(TRN)은 L 레벨로 된다.

이 정상 상태에서, 트랜지스터(Tr0, Tr1, Tr4, Tr5, Tr6)는 오프이고, 트랜지스터(Tr2, Tr3)가 온이다.

도 2에 도시한 기본 회로에는, 도 3에 도시한 바와 같은 타이밍의 클럭(CLK) 및 입력 신호(IN)가 입력된다.

도 3의 (1)→(2)의 타이밍에서, 입력 신호(IN)가 L 레벨로부터 H 레벨로 되면, 트랜지스터(Tr0)와, 트랜지스터(Tr5)가 온으로 되고, 트랜지스터(Tr2)가 오프로 된다.

도 3의 (2)의 타이밍에서는, 클럭(CLK)은 L 레벨이므로, 노드(OT)의 전위는 L 레벨인채 변화되지 않고, 주사 회로 출력(OTB)은 플로팅으로 되고, H 레벨을 유지한다.

또한, 트랜지스터(Tr5)가 온으로 되므로, 노드(RS)는 L 레벨로 되고, 트랜지스터(Tr3)가 오프로 된다. 트랜지스터(Tr3)와, 트랜지스터(Tr4)는 오프이므로, 전송 출력(TRN)은 플로팅으로 되고, L 레벨을 유지한다.

도 3의 (3)의 타이밍에서, 클럭(CLK)이 L 레벨로부터 H 레벨로 되면, 노드(OT)의 전위가 H 레벨로 되고, 트랜지스터(Tr1)가 온으로 된다. 따라서, 주사 회로 출력(OTB)은 L 레벨로 되며, 그에 수반하여, 트랜지스터(Tr4)가 온으로 되고, 전송 출력(TRN)이 H 레벨로 된다.

도 3의 (4)의 타이밍에서, 입력 신호(IN)와 클럭(CLK)이 H 레벨로부터 L 레벨로 되면, 트랜지스터(Tr0, Tr1, Tr5)가 오프, 트랜지스터(Tr2)가 온으로 되고, 노드(OT)를 L 레벨 유지 상태로 하고, 주사 회로 출력(OTB)을 H 레벨로 한다. 또 한, 트랜지스터(Tr4)는 오프로 되고, 전송 출력(TRN)은 H 레벨인채 유지 상태로 된다.

도 3의 (5)의 타이밍에서, 리세트 신호(RST)가 H 레벨로부터 L 레벨로 되면, 트랜지스터(Tr6)가 온으로 되고, 노드(RS)가 H 레벨로 되며, 그에 수반하여, 트랜지스터(Tr3)가 온으로 되고, 전송 출력(TRN)이 L 레벨로 된다.

도 3의 (6)의 타이밍에서, 리세트 신호(RST)가 L 레벨로부터 H 레벨로 되면, 트랜지스터(Tr6)가 오프로 되고, 노드(RS)는 플로팅으로 되고, H 레벨을 유지하고, 다시 정상 상태로 된다.

이상이 기본 회로의 기본적 동작이며, 전송 출력(TRN)으로서, 입력 신호(IN)를 1클럭분 시프트시켜서 전송함과 함께, 입력 신호(IN)의 타이밍에서 클럭(CLK)을 래치하여 출력할 수 있다.

도 4에 도시한 바와 같이, 상술한 기본 회로(S/R)를 n개 다단으로 접속하고, 홀수번째 기본 회로(S/R)의 CLK 단자와, 짝수번째 기본 회로(S/R)의 CLK 단자에, 서로 역상의 클럭(CLK1, CLK2)을 입력함으로써, 클럭을 순차적으로 전송하고, 주사 회로(시프트 레지스터 회로)로서의 기능을 얻을 수 있다.

도 2에 도시한 기본 회로에서, 입력 신호(IN)가 L 레벨로부터 H 레벨로 절환될 때, 클럭(CLK)이 H 레벨의 상태에서 입력 신호(IN)가 상승하면, 서로 다른 타이밍에서 주사 회로 출력(OTB)을 L 레벨로 할 가능성이 있다.

또한, 입력 신호(IN)가 H 레벨로부터 L 레벨로 절환될 때, 클럭(CLK)이 H 레벨의 상태에서 입력 신호(IN)가 하강하면, 노드(OT)가 H 레벨로 유지 상태로 되고, 트랜지스터(Tr2)와 트랜지스터(Tr1)를 통하여, 제2 전원 전압(VDDH)과 제1 전원 전압(VSS)이 접속되어 관통 전류가 흐른다. 따라서, 입력 신호(IN)의 상승, 및 하강은, 모두 클럭(CLK)의 하강에 대하여 지연시킬 필요가 있다.

도 4에 도시한 바와 같이, 입력 신호(IN)는 전단의 전송 출력(TRN)이다. 전송 출력(TRN)은, 클럭(CLK)에서 트랜지스터(Tr1)를 온한 후, 트랜지스터(Tr4)를 온함으로써 H 레벨로 된다. 또한, 리세트 신호(RST)에 다음 다음 단의 주사 회로 출력(OTB)이 입력되고, 트랜지스터(Tr3)를 온함으로써, 전송 출력(TRN)은 L 레벨로 된다.

즉, 입력 신호(IN)(전단의 전송 출력(TRN))가 L 레벨로부터 H 레벨로 되는 타이밍과, H 레벨로부터 L 레벨로 되는 타이밍은, 모두 클럭(CLK)의 절환 타이밍에 대하여 트랜지스터의 동작분 지연한다.

따라서, 상술한 클럭(CLK)의 하강에 대하여, 입력 신호(IN)의 상승, 및 하강을 모두 지연시킨다고 하는 조건은 만족한다고 생각된다. 단, 초단의 입력 신호(IN)인 스타트 신호(FLM)에 대해서는 지연시키는 등의 조정이 필요하다고 생각된다.

도 15의 회로 구성의 경우, p형 MOS 트랜지스터(PM1, PM2), 및 n형 MOS 트랜지스터(NM1, NM2)는, 클럭(CLK) 및 반전 클럭(CLKB)이 전송되는 클럭 버스에, 게이트가 직접 접속되어 있다. 즉, 도 15에 도시한 회로 구성의 경우, 클럭 버스에 접속되어 있는 모든 트랜지스터의 게이트 용량이 입력 클럭의 부하 용량으로 된다.

한편, 도 2에 도시한 본 실시예의 기본 회로에서는, 클럭(CLK)이 전송되는 클럭 버스에 접속되는 것은, 트랜지스터(Tr0)의 드레인(또는, 소스)이므로, 입력 클럭의 부하 용량은, 액티브한 단 이외는 게이트 오프 용량으로 되고, 부하 용량으로되는 게이트 용량은 매우 적다.

일반적으로, 보다 고부하의 배선을 안정 구동하기 위해서는, 정상 전류를 늘릴 필요가 있기 때문에 소비 전력이 증가하지만, 본 실시예의 기본 회로 구성으로 함으로써, 클럭 버스 부하를 저감할 수 있어, 클럭 버스를 충방전하기 위한 소비 전력의 저감, 및 클럭 버스를 구동하는 회로의 부하를 저감하는 것에 의한 소비 전력의 저감이 가능하게 된다.

또한, 도 15에 도시한 회로 구성의 경우, 클럭 버스에 게이트가 접속되는 트랜지스터(PM1, PM2, NM1, NM2)는, 클럭(CLK)의 주기에서 스위칭 동작한다. 클럭(CLK)의 주기는, 주사 회로(시프트 레지스터 회로)의 동작 주기에 비하여 수 배 빠르기 때문에, 그 밖의 트랜지스터가 1회 동작하는 동안에 수 배 동작하게 된다.

도 2에 도시한 본 실시예의 기본 회로에서는, 모든 트랜지스터가, 주사 회로의 동작 주기에서 동작하기 때문에, 도 15에 도시한 회로 구성에 비하여, 신뢰성을 향상시키는 것이 가능하게 된다.

도 15에 도시한 회로 구성에서는, 전송부 및 NAND 회로(NAND) 등에서 시리즈 접속의 트랜지스터가 존재한다. 통상, 트랜지스터를 시리즈 접속하면, 싱글 트랜지스터에 비하여 온 저항이 상승하여, 구동 능력이 저감한다.

도 2에 도시한 본 실시예의 기본 회로에서는, NAND 회로를 필요로 하지 않고, 시리즈 접속되는 트랜지스터가 존재하지 않기 때문에, 고속 동작(굳이, 저전압 화)이 가능하다.

일반적으로, 인버터 등에서는, 전위가 절환되는 상태 천이 시에는 관통 전류가 흐른다. 이는 소비 전력의 증가의 원인으로 된다.

도 2에 도시한 본 실시예의 기본 회로에서는, 트랜지스터(Tr1)와 트랜지스터(Tr2), 트랜지스터(Tr3)와 트랜지스터(Tr4), 트랜지스터(Tr5)와 트랜지스터(Tr6)가, 각각 관통 전류가 흐르는 경로로서 생각된다.

그러나, 도 2에 도시한 본 실시예의 기본 회로에서는, 동시에 온, 오프가 절환되는 천이 상태는 존재하지 않고, 반드시 1클럭 내지 동작 지연분 어긋나서 트랜지스터가 절환되기 때문에, 관통 전류는 거의 흐르지 않아, 소비 전력 저감에 효과가 있다.

도 2에 도시한 본 실시예의 기본 회로에서, 클럭(CLK)은, 트랜지스터(Tr0)를 통하여, n형 MOS 트랜지스터의 트랜지스터(Tr1)에만 접속되어 있으며, 트랜지스터(Tr1)를 온, 또는, 오프하는 역할을 한다.

즉, 클럭(CLK)의 H 레벨은, 트랜지스터(Tr1)를 온하면 되고, p형 MOS 트랜지스터에는 접속되어 있지 않기 때문에, 제2 전원 전압(VDDH)과는 별도의 H 레벨의 전위를 설정하는 것이 가능하다.

클럭(CLK)의 진폭을 Vck(>0), 제2 전원 전압(VDDH)과 제1 전원 전압(VSS)과의 전위차를 Vh(>0)로 하면, Vck≥Vthn, Vh≥2×Vthn을 만족하면 된다. 단, Vthn(>0)은, 트랜지스터(Tr1)의 임계값 전압으로 한다.

상술한 설명은, 저진폭의 클럭(CLK)의 H 레벨 전위를, 직접 더 높은 VDDH의 전위로 승압 가능한 것, 즉 Vck<Vh가 가능하다는 것을 나타내고 있으며, 즉 본 실시예의 기본 회로는, 레벨 시프트 기능을 갖추고 있게 된다.

일반적으로, 전원 전압을 높임으로써 트랜지스터의 동작 성능, 회로 구동 능력이 향상한다.

도 15의 구성에서는, 제2 전원 전압(VDDH)과 클럭(CLK)의 H 레벨, 또는, 제1 전원 전압(VSS)과 클럭(CLK)의 L 레벨은 기본적으로 각각 동전위로 할 필요가 있다. 그 때문에, 전원 전압을 높이면 클럭(CLK)의 진폭도 증폭시키게 된다.

용량의 충방전에 있어서의 소비 전력은, 전압의 제곱에 비례하기 때문에, 클럭(CLK)의 진폭의 증폭, 즉 전원 전압의 상승은 소비 전력의 증대로 연결된다.

시프트 레지스터 회로에서, 주로 전력을 소비하는 것은, 클럭 버스 용량의 충방전이지만, 도 2에 도시한 본 실시예의 기본 회로에서는, 클럭(CLK)의 진폭을 증폭시키지 않고, 시프트 레지스터 회로의 전원 전압을 높일 수 있으며, 또한 높은 전압에서의 충방전은 기본 회로 1단분이므로 매우 근소하여, 소비 전력의 상승을 억제하는 것이 가능하다.

시프트 레지스터 회로에서, 클럭(CLK)의 진폭의 증폭에 수반하는 소비 전력의 증대를 방지하여, 출력 전압을 상승시키기 위해서는, 도 13에 도시한 바와 같이 별도 레벨 시프터 회로를 설치하는 것이 일반적이었다.

이에 대하여, 도 2에 도시한 본 실시예의 기본 회로에서는, H 레벨측의 레벨 시프터 회로를 생략하는 것이 가능하며, 트랜지스터의 소자수, 및, 동작에 수반하는 소비 전류를 삭감하는 것이 가능하다.

도 4에 도시한 바와 같이, 리세트 신호(RST)에는 다음 다음 단의 출력이 입력된다. 따라서, 주사 회로의 최후의 2단은 리세트 신호(RST)에 입력되는 신호가 존재하지 않는다. 즉, 노드(RS)가 H 레벨로 되지 않기 때문에, 전송 출력(TRN)은 H 레벨 그대로이다.

최종단에 대해서는, 전송 출력(TRN)에 접속되는 회로가 존재하지 않으므로, 트랜지스터(Tr3∼6)는 불필요하고, 제거해도 문제없으며, 리세트 신호(RST)도 불필요하다.

그러나, 최종단보다 1단 전에 대해서는, 리세트 신호(RST)에 리세트 신호가 입력되지 않은 경우, 전송 출력(TRN), 즉 최종단의 입력 신호(IN)가 H 레벨 그대로로, 클럭(CLK)이 계속해서 공급된다.

이 경우, 최종단의 주사 회로 출력(OTB)은 트랜지스터(Tr2)가 온하지 않기 때문에 L 레벨 그대로이며, 최종단보다 2단 전의 리세트 신호(RST)에 L 레벨이 계속 입력된다.

그러나, 노드(RS)는 정상 상태에서 H 레벨이므로, 최종단을 주사 회로 출력에 이용하지 않고, 더미 단으로서 취급하면 문제는 없다.

최종단의 1단 전의 리세트 신호(RST)에는 스타트 신호의 반전 신호(FLMB)를 입력함으로써, 입력 시에 노드(RS)를 H 레벨로 하고, 정상 상태로 할 수 있다. 물론, 별도 리세트 클럭을 설정하여, 입력해도 문제없다.

주사 회로 출력(OTB)이 출력되는 출력 노드에, 큰 부하를 접속한 경우, 출력 노드의 상승, 하강 지연이 증대하는 것이 생각된다.

도 2에 도시한 본 실시예의 기본 회로에서는, 트랜지스터(Tr1)에 의한 출력 노드의 하강이, 동작 성능을 크게 좌우하므로, 출력 노드의 부하 증대는, 시프트 레지스터 회로의 동작 성능의 저하로 이어진다고 생각된다.

따라서, 트랜지스터(Tr1)의 트랜지스터 성능을 높이는 것이나, 출력 노드의 부하를 저감시키기 위해서, 도 2에 도시한 바와 같이 인버터(INV) 등의 버퍼를 설치하는 것이 유효하게 된다.

노드(OT) 및 노드(RS)는 플로팅 노드이며, 정상 상태에서 각각 L 레벨과 H 레벨이지만, 초기 상태(전원 투입 시)에서는 일정하지 않다.

따라서, 도 5에 도시한 바와 같이, 소스에 제1 전원 전압(VSS)이 인가되고, 드레인이 트랜지스터(Tr1)의 게이트에 접속되고, 게이트가 트랜지스터(Tr3)의 게이트에 접속되는 n형 MOS 트랜지스터(Tr7)와, 소스에 제2 전원 전압(VDDH)이 인가되고, 드레인이 트랜지스터(Tr6)의 드레인에 접속되는 p형 MOS 트랜지스터(Tr8)를 설치하고, 트랜지스터(Tr7)의 게이트를 노드(RS)에, 트랜지스터(Tr8)의 게이트에 초기화 클럭(FRST)을 인가함으로써, 초기화 클럭(FRST)이 L 레벨이며, 노드(RS)를 정상 상태의 H 레벨로 리세트함과 함께, 노드(OT)를 정상 상태의 L 레벨로 할 수 있다.

또한, 초기화 클럭(FRST)에 주사 회로의 스타트 신호의 반전 신호인 FLMB를 이용하면, 스타트 신호의 입력과 동시에 초기화가 가능하다. 단, 트랜지스터(Tr8)에서, 1단째의 및 2단째는, 반전 스타트 신호(FLMB)가 L 레벨인 동안에, 노드(RS)를 L 레벨로 절환하기 위해서 제외한다.

노드(OT)는, 입력 신호(IN)가 H 레벨로부터 L 레벨로 될 때, 트랜지스터(Tr0)의 게이트 용량에 의한 용량 커플링에 의해, L 레벨보다 낮은 전위에서 유지 상태로 된다고 생각되지만, 보유 전위가 정상 상태에 있어서 트랜지스터(Tr1)의 임계값 전압보다 높아지면, 트랜지스터(Tr2)와, 트랜지스터(Tr1)를 통해서 관통 전류가 흐르게 된다. 따라서, 회로의 안정성 향상에 트랜지스터(Tr7)의 설치는 유효하다.

또한, 최종단은, 입력 신호(IN)가 H 레벨로 된 후, 전단의 리세트 신호(RST)에, 반전 스타트 신호(FLMB) 등의 리세트 클럭이 입력될 때까지, 노드(OT)에 클럭(CLK)을 계속해서 공급되지만, 리세트 클럭의 타이밍에 의해, 클럭(CLK)의 H 레벨을 노드(OT)에 공급된 그대로, 입력 신호(IN)가 L 레벨로 될 가능성이 있으며, 이 경우, 상술한 바와 같이 관통 전류가 흐른다.

따라서, 관통 전류를 방지하기 위해서, 리세트 클럭의 타이밍 조정이나, 최종단에 클럭(CLK)을 래치한 후는, 클럭(CLK)을 L 레벨로 하거나, 혹은, 상술한 트랜지스터(Tr7)를 설치하는 등이 필요하게 된다.

정상 상태에서, 노드(RS)는 플로팅이며, H 레벨을 유지한다. 그러나, 트랜지스터의 오프 전류 등의 리크 전류가 존재하는 경우, H 레벨을 유지할 수 없게 된다.

노드(RS)에서, 주된 리크 패스로서, 트랜지스터(Tr5)를 통한 제1 전원 전압(VSS)에의 패스가 생각되고, 노드(RS)의 전위가 트랜지스터(Tr3)의 임계값 전압보다 낮아진 경우, 오동작할 가능성이 있다.

따라서, 예를 들면, 도 6과 같이, 노드(RS)에 보유 용량(Cs1)을 추가함으로써, 안정화할 수 있다. 물론, 보유 용량(Cs1)의 접속처는, 제2 전원 전압(VDDH)이나, 기타 안정 전위라도 문제없다.

또한, 주된 리크 패스인 트랜지스터(Tr5)의 리크 전류를 줄이기 위해서, 트랜지스터(Tr5)의 채널 길이를 길게 하고, 채널 폭을 짧게 하는 등도 물론 유효하다.

노드(OT)는, 정상 상태에 있어서 플로팅이며, 용량 커플링의 영향을 받기 쉽기 때문에, 노드(OT)에 있어서도, 노드(RS)와 마찬가지로 보유 용량(Cs2)을 설치함으로써, 안정성을 높일 수 있다.

노드(OT)가 L 레벨로부터 H 레벨로 절환될 때, 입력 신호(IN)의 입력 노드(전송 출력(TRN)의 출력 노드)는, 플로팅이며 H 레벨이다. 따라서, 용량 커플링에 의해, 입력 신호(IN)의 입력 노드가, H 레벨보다 높아지는 것이 생각된다.

이 전위의 상승은, 입력 신호(IN)의 부하 용량(트랜지스터(Tr2)의 게이트 용량 등)과, 트랜지스터(Tr1)의 게이트 용량의 비율, 및, 클럭(CLK)의 진폭으로 정해진다. 이 효과를 이용함으로써, 트랜지스터(Tr0)는 보다 높은 게이트 전위를 얻을 수 있어, 효과적으로 노드(OT)에 클럭(CLK)을 공급할 수 있다.

따라서, 도 6의 보유 용량(Cs3)을 설치함으로써, 그 효과를 보다 높일 수 있다고 생각되며, Vck와, Vh의 전위차가 작은 경우에 유효하다.

그러나, 상술된 바와 같이, 노드(OT)는, 입력 신호(IN)의 전위의 절환의 영향을 받기 쉬워, 보유 용량(Cs3)을 설치하는 것은 그 영향도 증가한다고 하는 것으 로 되므로, 입력 신호(IN)가 H 레벨로 되는 경우에, 용량 커플링에 의해 노드(OT)의 전위가, 트랜지스터(Tr1)의 임계값 전압을 초과하지 않도록, 보유 용량(Cs2) 등에 의해 조정할 필요가 있다.

도 7에, 상술한 기능을 모두 구비한 기본 회로의 회로 구성을 나타낸다.

최종단의 입력 신호(IN)의 입력 노드는, 전단의 리세트 신호(RST)에 리세트 클럭이 입력될 때까지, 플로팅이며 H 레벨이다. 여기에서, 입력 신호(IN)의 입력 노드의 전위가, H 레벨로부터 트랜지스터(Tr2)의 임계값 전압 이하까지 강하하면, 노드(OT)가 H 레벨로 되었을 때에 관통 전류가 흐른다.

따라서, 상술한 바와 같이, 최종단에서 클럭(CLK)을 래치한 후는 클럭(CLK)을 L 레벨로 하거나, 혹은, 최종단의 입력 신호(IN)의 입력 노드에 보유 용량을 설치하는 것이 유효하다.

도 8에, 상술한 기능을 갖춘 주사 회로의 회로 구성을, 또한 도 9에 그 타이밍차트를 나타낸다.

또한, 모든 n형 MOS 트랜지스터를 p형 MOS 트랜지스터로, p형 MOS 트랜지스터를 n형 MOS 트랜지스터로 하고, 제2 전원 전압(VDDH)과 제1 전원 전압(VSS)을 교체하고, 또한 입력 신호의 논리를 교체함으로써, 반전 논리로 동작하는 주사 회로로 된다.

도 4의 주사 회로는, 클럭(CLK)의 H 레벨을 보다 높은 전위로 승압하여 출력으로 하는 구성이며, 상술한 바와 같이, 논리를 교체한 경우에는 클럭(CLK)의 L 레벨을 보다 낮은 전위로 강압하여 출력하는 구성으로 된다.

도 2에 도시한 본 실시예의 기본 회로, 및 도 15에 도시한 기본 회로에서는, 도 10의 SRout(n-1)∼SRout(n+1)에 나타낸 바와 같이, 시프트 레지스터 회로의 출력은, 각각 상승과 하강이 동일 타이밍에서 행해진다. 실제의 회로에서는, 동작 지연이 발생하고, 각각 H 레벨-H 레벨로 될 가능성이 생각된다.

그 때문에, 도 2에 도시한 본 실시예의 기본 회로, 및 도 15에 도시한 기본 회로를 사용하는 수직 주사 회로(XDV)에서는, 상술한 바와 같은 경우에, 순간적으로 게이트선이 2라인 동시 선택되어, 이미 기입한 화소의 전위에 영향을 미치게 하는 것이 생각되어, 바람직하지 않다.

통상, 상술한 현상을 피하기 위해서, 도 10의 SRout(n-1)'∼SRout(n+1)'과 같이, 시프트 레지스터 회로의 출력에, L 레벨-L 레벨의 기간을 설정하면 된다.

이를 위한 간이한 구성으로서는, 시프트 레지스터 회로의 출력(SRout)과, 도 10의 BLANK와 같은 파형 보정 클럭(본원의 제3 클럭)과의 논리곱을 취하는 것이 간이하다.

이 파형 보정 클럭(BLANK)은, 시프트 레지스터 회로의 출력 기간(도 10의 T) 내에 차지하는 L 레벨 기간이 50% 이하의 클럭이다.

그러나, 본 실시예의 기본 회로에서, 시프트 레지스터 회로의 출력(SRout)의 진폭이, 파형 보정 클럭(BLANK)의 진폭보다 큰 경우, 예를 들면, 시프트 레지스터 회로의 출력 10Vpp에 대하여, 파형 보정 클럭(BLANK)이 5Vpp인 경우에는, 도 11에 도시한 바와 같이, 레벨 시프트 회로(12)를 설치하고, 파형 보정 클럭(BLANK)을 레벨 시프트할 필요가 있다.

여기에서, 도 10에 도시한 바와 같이, L 레벨-L 레벨의 기간을 설정하는 경우에 한정하지만, 도 12의 회로를 이용함으로써, 시프트 레지스터 회로의 출력(SRout)의 진폭이 클럭(CLK)의 진폭보다 큰 경우에도, 낮은 클럭(CLK)의 입력 진폭에서도, L 레벨-L 레벨을 설정한 높은 진폭의 출력을 얻는 것이 가능하다.

도 12에 도시한 회로는, 제2 전원 전압(VDDH)과 제1 전원 전압(VSS) 사이에, p형 MOS 트랜지스터(TrA)와, n형 MOS 트랜지스터(TrB), n형 MOS 트랜지스터(TrC)를 직렬로 접속한 것이다. 여기에서, 트랜지스터(TrA)와, 트랜지스터(TrB)는, CMOS 인버터를 구성하고, 시프트 레지스터 회로의 출력(SRout)이 인가된다.

또한, 트랜지스터(TrC)의 게이트에는, 파형 보정 클럭(BLANK)이 인가된다. 또한, 도 11, 도 12에서, INV는 인버터이다.

여기에서, 파형 보정 클럭(BLANK)의 진폭을 Vck3, 제2 전원 전압(VDDH)과 제1 전원 전압(VSS) 사이의 전위차를 Vh로 하면, Vck3≥Vthn, Vh≥2×Vthn을 만족하면 된다. 즉, Vck3<Vh가 가능하게 된다. 단, Vthn(>0)은, 트랜지스터(TrC)의 임계값 전압으로 한다.

도 12에 도시한 회로에서, 파형 보정 클럭(BLANK)이 L 레벨인 기간, 도 12의 노드(SRoutB')는, H 레벨로서 유지 상태로 되지만, 도 10에 도시한 바와 같이, 시프트 레지스터 회로의 출력(SRout)의 상승과, 파형 보정 클럭(BLANK)의 하강이 동일 타이밍이며, 순간적으로 도 12에 도시한 트랜지스터(TrB, TrC)가 모두 온하여, 유지 레벨이 강하할 가능성이 있다.

단, 외부로부터의 파형 보정 클럭(BLANK)에 대하여, 내부 회로 출력인 시프 트 레지스터 회로의 출력(SRout)은, 실제로는 내부 회로 동작 지연에 의해 절환되는 타이밍이 약간 늦어, 문제없는 것이 생각되지만, 파형 보정 클럭(BLANK)을 주사 회로의 출력(SRout)보다 먼저 L 레벨로 함으로써, 보다 안전하게 절환할 수 있다.

이와 같이, 도 12에 도시한 회로는, 한정적인 이용법으로 되지만, 간이하고 소수의 트랜지스터 소자로 구성할 수 있어, 도 11에 도시한 회로와 같이, 높은 진폭의 클럭을 필요로 하지 않기 때문에, 저소비 전력화에도 효과가 있다.

또한, 도 12에 도시한 회로에서, 모든 n형 MOS 트랜지스터를 p형 MOS 트랜지스터로, 모든 p형 MOS 트랜지스터를 n형 MOS 트랜지스터로 하고, 파형 보정 클럭(BLANK)의 논리를 교체함으로써, 반전 논리로 동작시키는 것이 가능하다.

또한, 상술한 설명에서는, 트랜지스터로서, MOS(Metal Oxide Semiconductor)형 TFT를 사용한 경우에 대하여 설명했지만, MIS(Metal Insulator Semiconductor)FET 등도 사용 가능하다.

또한, 상술한 설명에서는, 수직 구동 회로(XDV), 및 수평 구동 회로(YDV)를, 표시 패널에 내장(표시 패널의 기판 상에 일체로 형성)한 경우에 대하여 설명하고 있지만, 본 발명은 이에 한정되는 것은 아니고, 수직 구동 회로(XDV), 및 수평 구동 회로(YDV) 자체, 혹은 일부 기능을 반도체 칩을 이용하여 구성해도 된다.

또한, 상술한 설명에서는, 본 발명을 액정 표시 장치에 적용한 실시예에 대해서 설명했지만, 본 발명은 이에 한정되는 것은 아니고, 예를 들면, 유기 EL 소자 등을 사용하는 EL 표시 장치에도 적용 가능한 것은 물론이다.

이상, 본 발명자에 의해 이루어진 발명을, 상기 실시예에 기초하여 구체적으 로 설명했지만, 본 발명은, 상기 실시예에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지 변경 가능한 것은 물론이다.

Claims

복수의 화소와,

상기 복수의 화소를 구동하는 구동 회로를 포함하고,

상기 구동 회로는, 시프트 레지스터 회로를 갖고,

상기 시프트 레지스터 회로는, 다단으로 종속 접속되는 n(n≥2)개의 기본 회로를 갖고,

상기 기본 회로는, 제1 전극에 클럭이 인가되는 제1 도전형의 제1 트랜지스터와,

제1 전극에 제2 전원 전압이 인가되고, 제1 도전형과는 도전형이 다른 제2 도전형의 제2 트랜지스터와,

제2 전극이 상기 제2 트랜지스터의 제2 전극에 접속되고, 제1 전극에 상기 제2 전원 전압과는 다른 제1 전원 전압이 인가되는 제1 도전형의 제3 트랜지스터를 갖고,

상기 제1 트랜지스터의 제2 전극이 상기 제3 트랜지스터의 제어 전극에 접속되고,

상기 제1 트랜지스터의 제어 전극, 및 상기 제2 트랜지스터의 제어 전극에 입력 신호가 인가되고,

상기 제3 트랜지스터의 상기 제2 전극의 전압이 주사 회로 출력으로 되는 표시 장치.
제1항에 있어서,

상기 기본 회로는, 제1 전극에 상기 제2 전원 전압이 인가되고, 제어 전극이 상기 제3 트랜지스터의 제2 전극에 접속되는 제2 도전형의 제4 트랜지스터와,

제2 전극이 상기 제4 트랜지스터의 제2 전극에 접속되고, 제1 전극에 상기 제1 전원 전압이 인가되는 제1 도전형의 제5 트랜지스터와,

제1 전극에 상기 제2 전원 전압이 인가되고, 제2 전극이 상기 제5 트랜지스터의 제어 전극에 접속되는 제2 도전형의 제6 트랜지스터와,

제2 전극이 상기 제6 트랜지스터의 제2 전극에 접속되고, 제1 전극에 상기 제1 전원 전압이 인가되는 제1 도전형의 제7 트랜지스터를 갖고,

상기 제5 트랜지스터의 제2 전극의 전압이 전송 출력으로 되고,

상기 제6 트랜지스터의 제어 전극에 리세트 신호가 인가되고,

상기 제7 트랜지스터의 제어 전극에 상기 입력 신호가 인가되는 것을 특징으로 하는 표시 장치.
제2항에 있어서,

상기 기본 회로는, 제1 전극에 상기 제2 전원 전압이 인가되고, 제2 전극이 상기 제6 트랜지스터의 상기 제2 전극에 접속되는 제2 도전형의 제8 트랜지스터를 갖고,

상기 제8 트랜지스터의 제어 전극에는, 스타트 신호의 반전 신호가 인가되는 것을 특징으로 하는 표시 장치.
제2항에 있어서,

상기 기본 회로는, 제1 전극에 상기 제1 전원 전압이 인가됨과 함께, 제2 전극이 상기 제3 트랜지스터의 상기 제어 전극에 접속되고, 제어 전극이 상기 제5 트랜지스터의 제어 전극에 접속되는 제1 도전형의 제9 트랜지스터를 갖는 것을 특징으로 하는 표시 장치.
제2항에 있어서,

상기 기본 회로는, 일단이 상기 제5 트랜지스터의 상기 제어 전극에 접속되고, 타단에 상기 제1 전원 전압이 인가되는 제1 용량 소자를 갖는 것을 특징으로 하는 표시 장치.
제2항에 있어서,

상기 기본 회로는, 일단이 상기 제3 트랜지스터의 상기 제어 전극에 접속되고, 타단에 상기 제1 전원 전압이 인가되는 제2 용량 소자를 갖는 것을 특징으로 하는 표시 장치.
제2항에 있어서,

상기 기본 회로는, 일단이 상기 제5 트랜지스터의 상기 제어 전극에 접속되고, 타단에 상기 제2 전원 전압이 인가되는 제1 용량 소자를 갖는 것을 특징으로 하는 표시 장치.
제1항에 있어서,

상기 기본 회로는, 상기 제1 트랜지스터의 상기 제어 전극과, 상기 제1 트랜지스터의 상기 제2 전극 사이에 접속되는 제3 용량 소자를 갖는 것을 특징으로 하는 표시 장치.
제1항에 있어서,

상기 기본 회로는, 상기 제3 트랜지스터의 상기 제2 전극에 접속되는 버퍼 회로를 갖고,

상기 버퍼 회로의 출력이 상기 주사 회로 출력으로 되는 것을 특징으로 하는 표시 장치.
제9항에 있어서,

상기 버퍼 회로는, 종속 접속되는 인버터인 것을 특징으로 하는 표시 장치.
제1항에 있어서,

상기 제1 트랜지스터에 인가되는 클럭의 진폭을 Vck, 상기 제1 전원 전압과 상기 제2 전원 전압 사이의 전위차를 Vh로 할 때, Vck<Vh를 만족하는 것을 특징으로 하는 표시 장치.
제1항에 있어서,

상기 제1 트랜지스터에 인가되는 클럭의 진폭을 Vck, 상기 제3 트랜지스터의 임계값 전압의 절대값을 ｜Vth｜로 할 때, Vck≥｜Vth｜를 만족하는 것을 특징으로 하는 표시 장치.
제1항에 있어서,

상기 n개의 기본 회로 중 홀수단째의 기본 회로의 상기 제1 트랜지스터의 상기 제1 전극에 제1 클럭이 공급되고,

상기 n개의 기본 회로 중 짝수단째의 기본 회로의 상기 제1 트랜지스터의 상기 제1 전극에 제2 클럭이 공급되고,

상기 제1 클럭과 상기 제2 클럭은, 동일 주기에서, 위상이 상이한 것을 특징으로 하는 표시 장치.
제13항에 있어서,

상기 n개의 기본 회로 중 m(2≤m≤n)단째의 기본 회로의 상기 입력 신호로서, (m-1)단째의 기본 회로의 전송 출력이 입력되고,

상기 m단째의 기본 회로의 리세트 신호로서, (m+2)단째의 기본 회로의 상기 주사 회로 출력이 입력되는 것을 특징으로 하는 표시 장치.
제14항에 있어서,

상기 n개의 기본 회로 중 1단째의 기본 회로의 상기 입력 신호로서, 스타트 신호가 입력되는 것을 특징으로 하는 표시 장치.
제13항에 있어서,

상기 n개의 기본 회로 중 (n-1)단째, 및 n단째의 기본 회로의 리세트 신호로서, 스타트 신호의 반전 신호가 입력되는 것을 특징으로 하는 표시 장치.
제13항에 있어서,

상기 n개의 기본 회로 중 n단째의 기본 회로는, 더미 단으로서 사용되고, 시프트 동작에 기여하지 않는 것을 특징으로 하는 표시 장치.
제1항에 있어서,

상기 기본 회로는, 제1 전극에 상기 제1 전원 전압이 인가되는 제1 도전형의 제11 트랜지스터와,

제1 전극이 상기 제11 트랜지스터의 제2 전극에 접속되고, 제2 전극이 출력 단자에 접속되는 제1 도전형의 제12 트랜지스터와,

제1 전극에 상기 제2 전원 전압이 인가되고, 제2 전극이 상기 출력 단자에 접속되는 제2 도전형의 제13 트랜지스터를 갖고,

상기 제12 트랜지스터와 상기 제13 트랜지스터의 제어 전극에, 상기 주사 회로 출력이 인가되고,

상기 제11 트랜지스터의 제어 전극에 제3 클럭이 인가되고,

상기 제3 클럭에 기초하여, 상기 제11 트랜지스터가 온으로 되는 기간은, 상기 주사 회로 출력의 출력 기간보다 짧은 것을 특징으로 하는 표시 장치.
제18항에 있어서,

상기 제3 클럭의 진폭을 Vck3, 상기 제1 전원 전압과 상기 제2 전원 전압 사이의 전위차를 Vh로 할 때, Vck3<Vh를 만족하는 것을 특징으로 하는 표시 장치.
제18항에 있어서,

상기 제3 클럭의 진폭을 Vck3, 상기 제11 트랜지스터의 임계값 전압의 절대값을 ｜Vth｜로 할 때, Vck3≥｜Vth｜를 만족하는 것을 특징으로 하는 표시 장치.