JP2007212559A - 表示装置 - Google Patents

Abstract

【課題】簡単なＣＭＯＳ回路で構成されるＣＭＯＳシフトレジスタ回路を有する駆動回路を備えた表示装置を提供する。
【解決手段】駆動回路が、シフトレジスタ回路を有し、シフトレジスタ回路は、多段に縦続接続されるｎ（ｎ≧２）個の基本回路を有し、前記基本回路は、第１電極にクロックが印加される第１導電型の第１のトランジスタと、第１電極に第２の電源電圧が印加され、第１導電型とは導電型が異なる第２導電型の第２のトランジスタと、第２電極が前記第２のトランジスタの第２電極に接続され、第１電極に前記第２の電源電圧とは異なる第１の電源電圧が印加される第１導電型の第３のトランジスタとを有し、前記第１のトランジスタの第２電極が前記第３のトランジスタの制御電極に接続され、前記第１のトランジスタの制御電極、および前記第２のトランジスタの制御電極に入力信号が印加され、前記第３のトランジスタの前記第２電極の電圧が走査回路出力となる。
【選択図】図２

Description

本発明は、表示装置に係り、特に、ＣＭＯＳ回路で構成されるＣＭＯＳシフトレジスタ回路を有する駆動回路を備える表示装置に関する。

一般に、薄膜トランジスタ（ＴＦＴ；Thin Film Transistor；）をアクティブ素子として使用するアクティブマトリクス液晶表示装置では、走査線に選択走査電圧を順次印加するために走査回路が使用される。
図１３は、従来の走査回路の回路構成を示すブロック図であり、同図において、１０はシフトレジスタ回路、１１はレベルシフト回路である。
図１３に示すシフトレジスタ回路１０として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路で構成されるＣＭＯＳシフトレジスタ回路（下記、特許文献１、特許文献２参照）、あるいは、ｎＭＯＳ単チャネルトランジスタで構成されるｎＭＯＳ単チャネルシフトレジスタ回路（下記、特許文献３参照）が知られている。
図１４は、従来のＣＭＯＳシフトレジスタ回路の単位回路を示す回路図であり、前述の特許文献１、特許文献２に記載されている回路構成である。
図１４に示す単位回路は、入力信号（ＩＮ）を反転するクロックドインバータ（ＩＮＶ１）と、入力信号（ＩＮ）の反転信号を再反転するインバータ（ＩＮＶ２）と、入力信号（ＩＮ）の再反転信号をインバータ（ＩＮＶ２）の入力に帰還するクロックドインバータ（ＩＮＶ３）とを有する。
そして、インバータ（ＩＮＶ２）の出力が、転送出力（ＴＲＮ）となる。また、入力信号（ＩＮ）と、転送出力（ＴＲＮ）とは、ナンド回路（ＮＡＮＤ）に入力される。ナンド回路（ＮＡＮＤ）の出力信号は、インバータ（ＩＮＶ４）で反転されて走査回路出力（ＯＴ）となる。
ここで、奇数段目の単位回路におけるクロックドインバータ（ＩＮＶ１）は、クロック（ＣＬＫ）がＨｉｇｈレベル（反転クロック（ＣＬＫＢ）がＬｏｗレベル）であるときに、入力信号を反転し、同段の単位回路におけるクロックドインバータ（ＩＮＶ３）は、クロック（ＣＬＫ）がＬｏｗレベル（反転クロック（ＣＬＫＢ）がＨｉｇｈレベル）であるときに、入力信号を反転するものである。
一方、偶数段目の単位回路のクロックドインバータ（ＩＮＶ１，ＩＮＶ３）において、入力信号を反転するクロックの関係は、奇数段目のものと入れ替わった関係にある。

なお、本願発明に関連する先行技術文献としては以下のものがある。
特開２０００−２２７７８４号公報 特開平１０−１９９２８４号公報 特開２００２−２１５１１８号公報

図１５は、図１４に示す単位回路の実際の回路構成を示す回路図である。図１５のＩＮ（Ｓ）が、図１４の入力信号（ＩＮ）に相当し、図１５のＯＴ（Ｓ）が、図１４の走査回路出力（ＯＴ）に相当する。
図１３に示すように、従来の走査回路では、レベルシフト回路１１を、シフトレジスタ回路１０とは別途に、ライン毎に設けている。また、図１６は、図１３に示すレベルシフト回路１１の一例の回路構成を示す回路図である。
図１６に示すレベル変換回路は、いわゆるクロスタイプのレベル変換回路であり、低電圧信号の信号（ＩＮ（Ｌ））と、反転信号（ＩＮＢ（Ｌ））を入力し、高電圧信号の信号（ＯＴ（Ｌ），ＯＴＢ（Ｌ））を出力する。なお、図１６のＩＮ（Ｌ）が、図１５の走査回路出力（ＯＴ（Ｓ））に相当する。
近年、デジタルスチルカメラや携帯電話等に使用されるアクティブマトリクス液晶表示装置は、より高精細化が進んでいる。
この高精細化に伴い、従来の走査回路では、図１５、図１６に示すように、トランジスタ素子数が多く（シフトレジスタ回路１０の単位回路で１６、レベルシフト回路１１の単位回路で６）、対応が難しいという問題点があった。
また、図１５のｐ型ＭＯＳトランジスタ（ＰＭ１，ＰＭ２）、およびｎ型ＭＯＳトランジスタ（ＮＭ１，ＮＭ２）は、クロック（ＣＬＫ）および反転クロック（ＣＬＫＢ）が伝送されるクロックバスに、ゲートが直接接続される構成であるため、クロックバスの負荷が増大し、消費電力が増大するという問題点もあった。
また、図１５のｐ型ＭＯＳトランジスタ（ＰＭ１，ＰＭ２）、およびｎ型ＭＯＳトランジスタ（ＮＭ１，ＮＭ２）は、クロック毎に動作するので、トランジスタの劣化が著しく、高速動作時の信頼性に問題点があった。
一方、近年、低電圧化、低消費電力化が求められており、最も電力を消費するクロックの振幅を下げる必要性があるが、従来の回路構成では困難であるという問題点もあった。
また、例えば、前述の特許文献３に記載されているｎＭＯＳ単チャネルシフトレジスタ回路では、低入力容量、高信頼性を実現しているが、低電圧化、高速駆動が難しいという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、簡単なＣＭＯＳ回路で構成されるＣＭＯＳシフトレジスタ回路を有する駆動回路を備えた表示装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数の画素と、前記複数の画素を駆動する駆動回路とを備え、前記駆動回路は、シフトレジスタ回路を有し、前記シフトレジスタ回路は、多段に縦続接続されるｎ（ｎ≧２）個の基本回路を有し、前記基本回路は、第１電極にクロックが印加される第１導電型の第１のトランジスタと、第１電極に第２の電源電圧が印加され、第１導電型とは導電型が異なる第２導電型の第２のトランジスタと、第２電極が前記第２のトランジスタの第２電極に接続され、第１電極に前記第２の電源電圧とは異なる第１の電源電圧が印加される第１導電型の第３のトランジスタとを有し、前記第１のトランジスタの第２電極が前記第３のトランジスタの制御電極に接続され、前記第１のトランジスタの制御電極、および前記第２のトランジスタの制御電極に入力信号が印加され、前記第３のトランジスタの前記第２電極の電圧が走査回路出力となる。

（２）（１）において、前記基本回路は、第１電極に前記第２の電源電圧が印加され、制御電極が前記第３のトランジスタの第２電極に接続される第２導電型の第４のトランジスタと、第２電極が前記第４のトランジスタの第２電極に接続され、第１電極に前記第１の電源電圧が印加される第１導電型の第５のトランジスタと、第１電極に前記第２の電源電圧が印加され、第２電極が前記第５のトランジスタの制御電極に接続される第２導電型の第６のトランジスタと、第２電極が前記第６のトランジスタの第２電極に接続され、第１電極に前記第１の電源電圧が印加される第１導電型の第７のトランジスタとを有し、前記第５のトランジスタの第２電極の電圧が転送出力となり、前記第６のトランジスタの制御電極にリセット信号が印加され、前記第７のトランジスタの制御電極に前記入力信号が印加される。

（３）（２）において、前記基本回路は、第１電極に前記第２の電源電圧が印加され、第２電極が前記第６のトランジスタの前記第２電極に接続される第２導電型の第８のトランジスタを有し、前記第８のトランジスタの制御電極には、スタート信号の反転信号が印加される。
（４）（２）または（３）において、前記基本回路は、第１電極に前記第１の電源電圧が印加されるとともに、第２電極が前記第３のトランジスタの前記制御電極に接続され、制御電極が前記第５のトランジスタの制御電極に接続される第１導電型の第９のトランジスタを有する。
（５）（２）ないし（４）の何れかにおいて、前記基本回路は、一端が前記第５のトランジスタの前記制御電極に接続され、他端に所定の電圧が印加される第１の容量素子を有する。
（６）（２）ないし（５）の何れかにおいて、前記基本回路は、一端が前記第３のトランジスタの前記制御電極に接続され、他端に所定の電圧が印加される第２の容量素子を有する。
（７）（５）または（６）において、前記所定の電圧は、前記第１の電源電圧、あるいは、前記第２の電源電圧である。

（８）（１）ないし（７）の何れかにおいて、前記基本回路は、前記第１のトランジスタの前記制御電極と、前記第１のトランジスタの前記第２電極との間に接続される第３の容量素子を有する。
（９）（１）ないし（８）の何れかにおいて、前記基本回路は、前記第３のトランジスタの前記第２電極に接続されるバッファ回路を有し、前記バッファ回路の出力が前記走査回路出力となる。
（１０）（９）において、前記バッファ回路は、縦続接続されるインバータである。
（１１）（１）ないし（１０）の何れかにおいて、前記クロックの振幅をＶｃｋ、前記第１の電源電圧と前記第２の電源電圧との間の電位差をＶｈとするとき、Ｖｃｋ＜Ｖｈを満足する。
（１２）（１）ないし（１１）の何れかにおいて、前記クロックの振幅をＶｃｋ、前記第３のトランジスタのしきい値電圧の絶対値を｜Ｖｔｈ｜とするとき、Ｖｃｋ≧｜Ｖｔｈ｜を満足する。

（１３）（１）ないし（１２）の何れかにおいて、前記ｎ個の基本回路のうち奇数段目の基本回路の前記第１のトランジスタの前記第１電極に第１のクロックが供給され、前記ｎ個の基本回路のうち偶数段目の基本回路の前記第１のトランジスタの前記第１電極に第２のクロックが供給され、前記第１のクロックと前記第２のクロックとは、同一周期で、位相が異なっている。
（１４）（１３）において、前記ｎ個の基本回路のうちｍ（２≦ｍ≦ｎ）段目の基本回路の前記入力信号として、（ｍ−１）段目の基本回路の前記転送出力が入力され、前記ｍ段目の基本回路の前記リセット信号として、（ｍ＋２）段目の基本回路の前記走査回路出力が入力される。
（１５）（１４）において、前記ｎ個の基本回路のうち１段目の基本回路の前記入力信号として、スタート信号が入力される。
（１６）（１３）ないし（１５）の何れかにおいて、前記ｎ個の基本回路のうち（ｎ−１）段目、およびｎ段目の基本回路の前記リセット信号として、スタート信号の反転信号が入力される。
（１７）（１３）ないし（１６）の何れかにおいて、前記ｎ個の基本回路のうちｎ段目の基本回路は、ダミー段として使用され、シフト動作に寄与しない。

（１８）（１）ないし（１７）の何れかにおいて、前記基本回路は、第１電極に前記第１の電源電圧が印加される第１導電型の第１１のトランジスタと、第１電極が前記第１１のトランジスタの第２電極に接続され、第２電極が出力端子に接続される第１導電型の第１２のトランジスタと、第１電極に前記第２の電源電圧が印加され、第２電極が前記出力端子に接続される第２導電型の第１３のトランジスタとを有し、前記第１２のトランジスタと前記第１３のトランジスタの制御電極に、前記走査回路出力が印加され、前記第１１のトランジスタの制御電極に第３のクロックが印加され、前記第３のクロックに基づき、前記第１１のトランジスタがオンとなる期間は、前記走査回路出力の出力期間内で、前記走査回路出力の出力期間よりも短い。
（１９）（１８）において、前記第３のクロックの振幅をＶｃｋ３、前記第１の電源電圧と前記第２の電源電圧との間の電位差をＶｈとするとき、Ｖｃｋ３＜Ｖｈを満足する。
（２０）（１８）または（１９）において、前記第３のクロックの振幅をＶｃｋ３、前記第１１のトランジスタのしきい値電圧の絶対値を｜Ｖｔｈ｜とするとき、Ｖｃｋ３≧｜Ｖｔｈ｜を満足する。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、簡単なＣＭＯＳ回路で構成されるＣＭＯＳシフトレジスタ回路を有する駆動回路を備えた表示装置を提供することが可能となる。

以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施例のアクティブマトリクス型液晶表示装置の等価回路を示す回路図である。
図１に示すように、本実施例のアクティブマトリクス型液晶表示装置は、液晶を介して互いに対向配置される一対の基板の一方の基板の液晶側の面に、ｘ方向に延びるｎ本の走査線（Ｘ１，Ｘ２，．．．，Ｘｎ）と、ｙ方向に延びるｍ本の映像線（Ｙ１，Ｙ２，．．．，Ｙｍ）とを有する。
走査線（ゲート線ともいう）と映像線（ドレイン線ともいう）とで囲まれた領域が画素領域であり、１つの画素領域には、ゲートが走査線に、ドレイン（または、ソース）が映像線に、およびソース（または、ドレイン）が画素電極に接続される薄膜トランジスタ（Ｔｎｍ）が設けられる。
また、画素電極に対向して共通電極（コモン電極、対向電極ともいう）（ＣＯＭ）が配置されるので、画素電極と共通電極（ＣＯＭ）との間には液晶容量（Ｃｎｍ）が設けられる。画素電極と共通電極（ＣＯＭ）との間に発生する電界によって、液晶（ＬＣ）が駆動される。尚、共通電極（ＩＴＯ）は、画素電極が形成された基板と同じ基板に形成されていても良いし、異なる基板に形成されていても良い。なお、別途、保持容量線と画素電極との間に保持容量が設けられる。

各走査線（Ｘ１，Ｘ２，．．．，Ｘｎ）は、垂直駆動回路（ＸＤＶ）に接続され、垂直駆動回路（ＸＤＶ）により、ゲート信号を、Ｘ１からＸｎの走査線に向かって順次供給する（順方向走査とする）か、あるいは、ＸｎからＸ１の走査線に向かって順次供給する（逆方向走査とする）。
各映像線（Ｙ１，Ｙ２，．．．，Ｙｍ）は、スイッチ素子（Ｓ１，Ｓ２，．．．，Ｓｍ）のドレイン（または、ソース）に接続される。
スイッチ素子（Ｓ１，Ｓ２，．．．，Ｓｍ）のソース（または、ドレイン）は、映像信号線（ＤＡＴＡ）に、ゲートは水平駆動回路（ＹＤＶ）に接続される。
水平駆動回路（ＹＤＶ）により、Ｓ１からＳｍのスイッチ素子に向かって順次走査（順方向走査とする）するか、あるいは、ＳｍからＳ１のスイッチ素子に向かって順次走査（逆方向走査とする）する。

図２は、本発明の実施例のＣＭＯＳシフトレジスタ回路の基本回路を説明するための回路図であり、図１に示す垂直駆動回路（ＸＤＶ）または水平駆動回路（ＹＤＶ）に適用されるＣＭＯＳシフトレジスタ回路の基本回路を説明するための回路図である。
本実施例のＣＭＯＳシフトレジスタ回路は、図２に示すｐ型ＭＯＳトランジスタ（Ｔｒ２，Ｔｒ４，Ｔｒ６）と、ｎ型ＭＯＳトランジスタ（Ｔｒ０，Ｔｒ１，Ｔｒ３，Ｔｒ５）との７つのトランジスタからなる回路を基本回路とする。
これら７つのトランジスタ（Ｔｒ０〜Ｔｒ６）は、半導体層としてポリシリコンを用いた薄膜トランジスタで構成される。
また、図１中の垂直駆動回路（ＸＤＶ）、水平駆動回路（ＹＤＶ）は、液晶表示パネル内の回路であり、これらの回路は、７つのトランジスタ（Ｔｒ０〜Ｔｒ６）と同様、半導体層としてポリシリコンを用いた薄膜トランジスタで構成され、これらの薄膜トランジスタは、画素の薄膜トランジスタ（Ｔｎｍ）等と同時に形成される。

図２において、第２の電源電圧（ＶＤＤＨ）がＨｉｇｈレベル（以下、Ｈレベルという）、第１の電源電圧（ＶＳＳ）がＬｏｗレベル（以下、Ｌレベルという）とされる。
ｐ型ＭＯＳトランジスタ（Ｔｒ２）のドレインと、ｎ型ＭＯＳトランジスタ（Ｔｒ１）のドレインとが接続され、ｐ型ＭＯＳトランジスタ（Ｔｒ２）のソースは第２の電源電圧（ＶＤＤＨ）に、ｎ型ＭＯＳトランジスタ（Ｔｒ１）のソースは第１の電源電圧（ＶＳＳ）に接続される。
同様に、ｐ型ＭＯＳトランジスタ（Ｔｒ４）のドレインと、ｎ型ＭＯＳトランジスタ（Ｔｒ３）のドレインとが接続され、ｐ型ＭＯＳトランジスタ（Ｔｒ４）のソースは第２の電源電圧（ＶＤＤＨ）に、ｎ型ＭＯＳトランジスタ（Ｔｒ３）のソースは第１の電源電圧（ＶＳＳ）に接続される。
また、ｐ型ＭＯＳトランジスタ（Ｔｒ６）のドレインと、ｎ型ＭＯＳトランジスタ（Ｔｒ５）のドレインとが接続され、ｐ型ＭＯＳトランジスタ（Ｔｒ６）のソースは第２の電源電圧（ＶＤＤＨ）に、ｎ型ＭＯＳトランジスタ（Ｔｒ５）のソースは第１の電源電圧（ＶＳＳ）に接続される。

ｎ型ＭＯＳトランジスタ（Ｔｒ０）のソースには、クロック（ＣＬＫ）が印加され、ｎ型ＭＯＳトランジスタ（Ｔｒ０）のドレインは、ｎ型ＭＯＳトランジスタ（Ｔｒ１）のゲートに接続される。
ｎ型ＭＯＳトランジスタ（Ｔｒ０）のゲートと、ｎ型ＭＯＳトランジスタ（Ｔｒ５）のゲートには、入力信号（ＩＮ）が印加される。また、入力信号（ＩＮ）は、ｐ型ＭＯＳトランジスタ（Ｔｒ２）のゲートにも印加される。
ｎ型ＭＯＳトランジスタ（Ｔｒ５）のドレイン（あるいは、ｐ型ＭＯＳトランジスタ（Ｔｒ６）のドレイン）は、ｎ型ＭＯＳトランジスタ（Ｔｒ３）のゲートに接続される。
ｎ型ＭＯＳトランジスタ（Ｔｒ１）のドレイン（あるいは、ｐ型ＭＯＳトランジスタ（Ｔｒ２）のドレイン）は、ｐ型ＭＯＳトランジスタ（Ｔｒ４）のゲートに接続され、ｎ型ＭＯＳトランジスタ（Ｔｒ１）のドレイン電圧が走査回路出力（ＯＴＢ）となる。
ｎ型ＭＯＳトランジスタ（Ｔｒ３）のドレイン（あるいは、ｐ型ＭＯＳトランジスタ（Ｔｒ４）のドレイン）電圧が転送出力（ＴＲＮ）となる。また、ｐ型ＭＯＳトランジスタ（Ｔｒ６）のゲートには、リセット信号（ＲＳＴ）が印加される。

定常状態では、入力信号（ＩＮ）はＬレベル、リセット信号（ＲＳＴ）はＨレベルである。また、ノード（ＯＴ）はフローティングでＬレベル、ノード（ＲＳ）はフローティングでＨレベルとする。このとき、走査回路出力（ＯＴＢ）はＨレベル、転送出力（ＴＲＮ）はＬレベルとなる。
この定常状態において、トランジスタ（Ｔｒ０，Ｔｒ１，Ｔｒ４，Ｔｒ５，Ｔｒ６）はオフで、トランジスタ（Ｔｒ２，Ｔｒ３）がオンである。
図２に示す基本回路には、図３に示すようなタイミングのクロック（ＣＬＫ）及び入力信号（ＩＮ）が入力される。
図３の（１）→（２）のタイミングにおいて、入力信号（ＩＮ）がＬレベルからＨレベルとなると、トランジスタ（Ｔｒ０）と、トランジスタ（Ｔｒ５）がオンとなり、トランジスタ（Ｔｒ２）がオフとなる。
図３の（２）のタイミングでは、クロック（ＣＬＫ）はＬレベルであるので、ノード（ＯＴ）の電位はＬレベルのまま変化せず、走査回路出力（ＯＴＢ）はフローティングとなり、Ｈレベルを保持する。
また、トランジスタ（Ｔｒ５）がオンとなるので、ノード（ＲＳ）はＬレベルとなり、トランジスタ（Ｔｒ３）がオフとなる。トランジスタ（Ｔｒ３）と、トランジスタ（Ｔｒ４）はオフであるので、転送出力（ＴＲＮ）はフローティングとなり、Ｌレベルを保持する。

図３の（３）のタイミングにおいて、クロック（ＣＬＫ）がＬレベルからＨレベルになると、ノード（ＯＴ）の電位がＨレベルとなり、トランジスタ（Ｔｒ１）がオンとなる。したがって、走査回路出力（ＯＴＢ）はＬレベルになり、それに伴い、トランジスタ（Ｔｒ４）がオンとなり、転送出力（ＴＲＮ）がＨレベルとなる。
図３の（４）のタイミングにおいて、入力信号（ＩＮ）とクロック（ＣＬＫ）がＨレベルからＬレベルになると、トランジスタ（Ｔｒ０，Ｔｒ１，Ｔｒ５）がオフ、トランジスタ（Ｔｒ２）がオンとなり、ノード（ＯＴ）をＬレベル保持状態とし、走査回路出力（ＯＴＢ）をＨレベルとする。また、トランジスタ（Ｔｒ４）はオフとなり、転送出力（ＴＲＮ）はＨレベルのまま保持状態となる。
図３の（５）のタイミングにおいて、リセット信号（ＲＳＴ）がＨレベルからＬレベルになると、トランジスタ（Ｔｒ６）がオンとなり、ノード（ＲＳ）がＨレベルとなり、それに伴い、トランジスタ（Ｔｒ３）がオンとなり、転送出力（ＴＲＮ）がＬレベルとなる。
図３の（６）のタイミングにおいて、リセット信号（ＲＳＴ）がＬレベルからＨレベルとなると、トランジスタ（Ｔｒ６）がオフとなり、ノード（ＲＳ）はフローティングとなり、Ｈレベルを保持し、再び定常状態となる。

以上が基本回路の基本的動作であり、転送出力（ＴＲＮ）として、入力信号（ＩＮ）を１クロック分シフトさせて転送すると共に、入力信号（ＩＮ）のタイミングでクロック（ＣＬＫ）をラッチして出力することができる。
図４に示すように、前述した基本回路（Ｓ／Ｒ）をｎ個多段に接続し、奇数番目の基本回路（Ｓ／Ｒ）のＣＬＫ端子と、偶数番目の基本回路（Ｓ／Ｒ）のＣＬＫ端子に、互いに逆相のクロック（ＣＬＫ１，ＣＬＫ２）を入力することで、クロックを順次転送し、走査回路（シフトレジスタ回路）としての機能を得ることができる。
図２に示す基本回路において、入力信号（ＩＮ）がＬレベルからＨレベルに切り替わる際、クロック（ＣＬＫ）がＨレベルの状態で入力信号（ＩＮ）が立ち上がると、異なるタイミングで走査回路出力（ＯＴＢ）をＬレベルとしてしまう可能性がある。
また、入力信号（ＩＮ）がＨレベルからＬレベルに切り替わる際、クロック（ＣＬＫ）がＨレベルの状態で入力信号（ＩＮ）が立ち下がると、ノード（ＯＴ）がＨレベルにて保持状態となり、トランジスタ（Ｔｒ２）とトランジスタ（Ｔｒ１）を介して、第２の電源電圧（ＶＤＤＨ）と第１の電源電圧（ＶＳＳ）とが接続され貫通電流が流れる。そこで、入力信号（ＩＮ）の立ち上がり、および、立ち下がりは、共にクロック（ＣＬＫ）の立ち下がりに対して遅延させる必要がある。

図４に示すように、入力信号（ＩＮ）は前段の転送出力（ＴＲＮ）である。転送出力（ＴＲＮ）は、クロック（ＣＬＫ）でトランジスタ（Ｔｒ１）をオンした後、トランジスタ（Ｔｒ４）をオンすることによってＨレベルとなる。また、リセット信号（ＲＳＴ）に次々段の走査回路出力（ＯＴＢ）が入力され、トランジスタ（Ｔｒ３）をオンすることで、転送出力（ＴＲＮ）はＬレベルとなる。
つまり、入力信号（ＩＮ）（前段の転送出力（ＴＲＮ））がＬレベルからＨレベルになるタイミングと、ＨレベルからＬレベルとなるタイミングは、共にクロック（ＣＬＫ）の切り替わりタイミングに対してトランジスタの動作分遅延する。
したがって、前述したクロック（ＣＬＫ）の立ち下がりに対して、入力信号（ＩＮ）の立ち上がり、および、立ち下がりを共に遅延させるという条件は満足すると考えられる。ただし、初段の入力信号（ＩＮ）であるスタート信号（ＦＬＭ）については遅延させる等の調整が必要であると考えられる。

図１５の回路構成の場合、ｐ型ＭＯＳトランジスタ（ＰＭ１，ＰＭ２）、およびｎ型ＭＯＳトランジスタ（ＮＭ１，ＮＭ２）は、クロック（ＣＬＫ）および反転クロック（ＣＬＫＢ）が伝送されるクロックバスに、ゲートが直接接続されている。つまり、図１５に示す回路構成の場合、クロックバスに接続されている全てのトランジスタのゲート容量が入力クロックの負荷容量となる。
一方、図２に示す本実施例の基本回路では、クロック（ＣＬＫ）が伝送されるクロックバスに接続されるのは、トランジスタ（Ｔｒ０）のドレイン（または、ソース）であるため、入力クロックの負荷容量は、アクティブな段以外はゲートオフ容量となり、負荷容量となるゲート容量は非常に少ない。
一般的に、より高負荷の配線を安定駆動するには、定常電流を増やす必要があるため消費電力が増えるが、本実施例の基本回路構成とすることで、クロックバス負荷を低減することができ、クロックバスを充放電するための消費電力の低減、およびクロックバスを駆動する回路の負荷を低減することによる消費電力の低減が可能となる。

また、図１５に示す回路構成の場合、クロックバスにゲートが接続されるトランジスタ（ＰＭ１，ＰＭ２，ＮＭ１，ＮＭ２）は、クロック（ＣＬＫ）の周期でスイッチング動作する。クロック（ＣＬＫ）の周期は、走査回路（シフトレジスタ回路）の動作周期に比べ数倍早いため、その他のトランジスタが１回動作する間に数倍動作することになる。
図２に示す本実施例の基本回路では、全てのトランジスタが、走査回路の動作周期で動作するため、図１５に示す回路構成に比して、信頼性を向上させることが可能となる。
図１５に示す回路構成では、転送部およびナンド回路（ＮＡＮＤ）等でシリーズ接続のトランジスタが存在する。通常、トランジスタをシリーズ接続すると、シングルトランジスタに比べオン抵抗が上昇し、駆動能力が低減する。
図２に示す本実施例の基本回路では、ＮＡＮＤ回路を必要とせず、シリーズ接続されるトランジスタが存在しないため、高速動作（しいては、低電圧化）が可能である。
一般的に、インバータなどでは、電位が切り替わる状態遷移時には貫通電流が流れる。これは消費電力の増加の原因となる。
図２に示す本実施例の基本回路においては、トランジスタ（Ｔｒ１）とトランジスタ（Ｔｒ２）、トランジスタ（Ｔｒ３）とトランジスタ（Ｔｒ４）、トランジスタ（Ｔｒ５）とトランジスタ（Ｔｒ６）が、それぞれ貫通電流の流れる経路として考えられる。
しかしながら、図２に示す本実施例の基本回路では、同時にオン、オフの切り替わる遷移状態は存在せず、必ず１クロックないし動作遅延分ずれてトランジスタが切り替わるため、貫通電流はほとんど流れず、消費電力低減に効果がある。

図２に示す本実施例の基本回路において、クロック（ＣＬＫ）は、トランジスタ（Ｔｒ０）を介して、ｎ型ＭＯＳトランジスタのトランジスタ（Ｔｒ１）にのみ接続されており、トランジスタ（Ｔｒ１）をオン、または、オフする役割を果たす。
つまり、クロック（ＣＬＫ）のＨレベルは、トランジスタ（Ｔｒ１）をオンすればよく、ｐ型ＭＯＳトランジスタには接続されていないため、第２の電源電圧（ＶＤＤＨ）とは別のＨレベルの電位を設定することが可能である。
クロック（ＣＬＫ）の振幅をＶｃｋ（＞０）、第２の電源電圧（ＶＤＤＨ）と第１の電源電圧（ＶＳＳ）との電位差をＶｈ（＞０）とすると、Ｖｃｋ≧Ｖｔｈｎ、Ｖｈ≧２×Ｖｔｈｎを満たせばよい。ただし、Ｖｔｈｎ（＞０）は、トランジスタ（Ｔｒ１）のしきい値電圧とする。
前述の説明は、低振幅のクロック（ＣＬＫ）のＨレベル電位を、直接さらに高いＶＤＤＨの電位に昇圧可能なこと、即ち、Ｖｃｋ＜Ｖｈが可能であることを示しており、つまり本実施例の基本回路は、レベルシフト機能を備えていることになる。

一般的に、電源電圧を上げることでトランジスタの動作性能、回路駆動能力が向上する。
図１５の構成においては、第２の電源電圧（ＶＤＤＨ）とクロック（ＣＬＫ）のＨレベル、または、第１の電源電圧（ＶＳＳ）とクロック（ＣＬＫ）のＬレベルは基本的にそれぞれ同電位とする必要がある。そのため、電源電圧を上げるとクロック（ＣＬＫ）の振幅も増幅させることとなる。
容量の充放電における消費電力は、電圧の二乗に比例するため、クロック（ＣＬＫ）の振幅の増幅、即ち、電源電圧の上昇は消費電力の増大につながる。
シフトレジスタ回路において、主に電力を消費するのは、クロックバス容量の充放電であるが、図２に示す本実施例の基本回路では、クロック（ＣＬＫ）の振幅を増幅させることなく、シフトレジスタ回路の電源電圧を上げることができ、しかも、高い電圧での充放電は基本回路１段分のため非常にわずかであり、消費電力の上昇を抑制することが可能である。
シフトレジスタ回路において、クロック（ＣＬＫ）の振幅の増幅に伴う消費電力の増大を防ぎ、出力電圧を上昇させるには、図１３に示すように、別途レベルシフタ回路を設けるのが一般的であった。
これに対して、図２に示す本実施例の基本回路では、Ｈレベル側のレベルシフタ回路を省略することが可能であり、トランジスタの素子数、および、動作に伴う消費電流を削減することが可能である。

図４に示すように、リセット信号（ＲＳＴ）には次々段の出力が入力される。したがって、走査回路の最後の２段はリセット信号（ＲＳＴ）に入力される信号が存在しない。つまり、ノード（ＲＳ）がＨレベルとならないため、転送出力（ＴＲＮ）はＨレベルのままである。
最終段については、転送出力（ＴＲＮ）に接続される回路が存在しないので、トランジスタ（Ｔｒ３〜６）は不要であり、取り除いても問題なく、リセット信号（ＲＳＴ）も不要である。
しかし、最終段より１段前については、リセット信号（ＲＳＴ）にリセット信号が入力されない場合、転送出力（ＴＲＮ）、つまり最終段の入力信号（ＩＮ）がＨレベルのままで、クロック（ＣＬＫ）が取り込みつづけられる。
この場合、最終段の走査回路出力（ＯＴＢ）はトランジスタ（Ｔｒ２）がオンしないためＬレベルのままであり、最終段より２段前のリセット信号（ＲＳＴ）にＬレベルが入力されつづける。
しかし、ノード（ＲＳ）は定常状態でＨレベルであるので、最終段を走査回路出力に利用せず、ダミー段として扱えば問題はない。
最終段の１段前のリセット信号（ＲＳＴ）にはスタート信号の反転信号（ＦＬＭＢ）を入力することで、入力時にノード（ＲＳ）をＨレベルとし、定常状態とすることができる。もちろん、別途リセットクロックを設け、入力しても問題ない。

走査回路出力（ＯＴＢ）が出力される出力ノードに、大きな負荷を接続した場合、出力ノードの立ち上がり、立ち下がり遅延が増大することが考えられる。
図２に示す本実施例の基本回路では、トランジスタ（Ｔｒ１）による出力ノードの立ち下がりが、動作性能を大きく左右することから、出力ノードの負荷増大は、シフトレジスタ回路の動作性能の低下につながると考えられる。
そこで、トランジスタ（Ｔｒ１）のトランジスタ性能を上げることや、出力ノードの負荷を低減させるため、図２に示すようにインバータ（ＩＮＶ）等のバッファを設けることが有効となる。
ノード（ＯＴ）およびノード（ＲＳ）はフローティングノードであり、定常状態でそれぞれＬレベルとＨレベルであるが、初期状態（電源投入時）においては不定である。
そこで、図５に示すように、ソースに第１の電源電圧（ＶＳＳ）が印加され、ドレインがトランジスタ（Ｔｒ１）のゲートに接続され、ゲートがトランジスタ（Ｔｒ３）のゲートに接続されるｎ型ＭＯＳトランジスタ（Ｔｒ７）と、ソースに第２の電源電圧（ＶＤＤＨ）が印加され、ドレインがトランジスタ（Ｔｒ６）のドレインに接続されるｐ型ＭＯＳトランジスタ（Ｔｒ８）を設け、トランジスタ（Ｔｒ７）のゲートをノード（ＲＳ）に、トランジスタ（Ｔｒ８）のゲートに初期化クロック（ＦＲＳＴ）を印加することで、初期化クロック（ＦＲＳＴ）がＬレベルで、ノード（ＲＳ）を定常状態のＨレベルにリセットすると共に、ノード（ＯＴ）を定常状態のＬレベルにすることができる。
また、初期化クロック（ＦＲＳＴ）に走査回路のスタート信号の反転信号であるＦＬＭＢを用いると、スタート信号の入力と同時に初期化が可能である。ただし、トランジスタ（Ｔｒ８）において、１段目及び２段目は、反転スタート信号（ＦＬＭＢ）がＬレベルの間に、ノード（ＲＳ）をＬレベルに切り替えるため除く。

ノード（ＯＴ）は、入力信号（ＩＮ）がＨレベルからＬレベルとなるとき、トランジスタ（Ｔｒ０）のゲート容量による容量カップリングにより、Ｌレベルより低い電位にて保持状態になると考えられるが、保持電位が定常状態においてトランジスタ（Ｔｒ１）のしきい値電圧より高くなると、トランジスタ（Ｔｒ２）と、トランジスタ（Ｔｒ１）を介して貫通電流が流れてしまう。したがって、回路の安定性向上にトランジスタ（Ｔｒ７）の設置は有効である。
また、最終段は、入力信号（ＩＮ）がＨレベルとなった後、前段のリセット信号（ＲＳＴ）に、反転スタート信号（ＦＬＭＢ）等のリセットクロックが入力されるまで、ノード（ＯＴ）にクロック（ＣＬＫ）を取り込みつづけるが、リセットクロックのタイミングにより、クロック（ＣＬＫ）のＨレベルをノード（ＯＴ）に取り込んだまま、入力信号（ＩＮ）がＬレベルとなる可能性があり、この場合、前述した通り貫通電流が流れる。
そこで、貫通電流を防ぐため、リセットクロックのタイミング調整や、最終段にクロック（ＣＬＫ）をラッチした後は、クロック（ＣＬＫ）をＬレベルとする、あるいは、前述のトランジスタ（Ｔｒ７）を設置する等が必要になる。

定常状態において、ノード（ＲＳ）はフローティングであり、Ｈレベル保持をする。しかしながら、トランジスタのオフ電流等のリーク電流が存在する場合、Ｈレベルを保持することができなくなる。
ノード（ＲＳ）において、主なリークパスとして、トランジスタ（Ｔｒ５）を介した第１の電源電圧（ＶＳＳ）へのパスが考えられ、ノード（ＲＳ）の電位がトランジスタ（Ｔｒ３）のしきい値電圧より低くなった場合、誤動作する可能性がある。
そこで、例えば、図６のように、ノード（ＲＳ）に保持容量（Ｃｓ１）を追加することで、安定化することができる。もちろん、保持容量（Ｃｓ１）の接続先は、第２の電源電圧（ＶＤＤＨ）や、その他安定電位でも問題ない。
また、主なリークパスであるトランジスタ（Ｔｒ５）のリーク電流を減らすため、トランジスタ（Ｔｒ５）のチャネル長を長くする、チャネル幅を短くする等ももちろん有効である。
ノード（ＯＴ）は、定常状態においてフローティングであり、容量カップリングの影響を受けやすいため、ノード（ＯＴ）においても、ノード（ＲＳ）と同様に保持容量（Ｃｓ２）を設けることで、安定性を高めることができる。

ノード（ＯＴ）がＬレベルからＨレベルに切り替わるとき、入力信号（ＩＮ）の入力ノード（転送出力（ＴＲＮ）の出力ノード）は、フローティングでＨレベルである。したがって、容量カップリングにより、入力信号（ＩＮ）の入力ノードが、Ｈレベルより高くなることが考えられる。
この電位の上昇は、入力信号（ＩＮ）の負荷容量（トランジスタ（Ｔｒ２）のゲート容量など）と、トランジスタ（Ｔｒ１）のゲート容量の比、および、クロック（ＣＬＫ）の振幅で決まる。この効果を利用することで、トランジスタ（Ｔｒ０）はより高いゲート電位を得ることができ、効果的にノード（ＯＴ）にクロック（ＣＬＫ）を取り込むことができる。
そこで、図６中の保持容量（Ｃｓ３）を設けることで、その効果をより高めることができると考えられ、Ｖｃｋと、Ｖｈの電位差が小さい場合に有効である。
しかしながら、前述したとおり、ノード（ＯＴ）は、入力信号（ＩＮ）の電位の切り替わりの影響を受けやすく、保持容量（Ｃｓ３）を設けることはその影響も増すということになるため、入力信号（ＩＮ）がＨレベルになる場合に、容量カップリングによりノード（ＯＴ）の電位が、トランジスタ（Ｔｒ１）のしきい値電圧を超えないように、保持容量（Ｃｓ２）等により調整する必要がある。
図７に、前述した機能を全て備えた基本回路の回路構成を示す。

最終段の入力信号（ＩＮ）の入力ノードは、前段のリセット信号（ＲＳＴ）にリセットクロックが入力されるまで、フローティングでＨレベルである。ここで、入力信号（ＩＮ）の入力ノードの電位が、Ｈレベルからトランジスタ（Ｔｒ２）のしきい値電圧以下まで降下すると、ノード（ＯＴ）がＨレベルとなったときに貫通電流が流れてしまう。
そこで、前述したように、最終段にてクロック（ＣＬＫ）をラッチした後はクロック（ＣＬＫ）をＬレベルとするか、あるいは、最終段の入力信号（ＩＮ）の入力ノードに保持容量を設けることが有効である。
図８に、前述した機能を備えた走査回路の回路構成を、また、図９にそのタイミングチャートを示す。
なお、全てのｎ型ＭＯＳトランジスタをｐ型ＭＯＳトランジスタに、ｐ型ＭＯＳトランジスタをｎ型ＭＯＳトランジスタにし、第２の電源電圧（ＶＤＤＨ）と第１の電源電圧（ＶＳＳ）を入れ替え、さらに、入力信号の論理を入れ替えることで、反転論理で動作する走査回路となる。
図４の走査回路は、クロック（ＣＬＫ）のＨレベルをより高い電位に昇圧して出力とする構成であり、前述のように、論理を入れ替えた場合はクロック（ＣＬＫ）のＬレベルをより低い電位に降圧して出力する構成となる。

図２に示す本実施例の基本回路、および図１５に示す基本回路では、図１０のＳＲｏｕｔ（ｎ−１）〜ＳＲｏｕｔ（ｎ＋１）に示すように、シフトレジスタ回路の出力は、それぞれ立ち上がりと立ち下がりが同タイミングに行なわれる。実際の回路においては、動作遅延が発生し、それぞれＨレベル−Ｈレベルとなる可能性が考えられる。
そのため、図２に示す本実施例の基本回路、および図１５に示す基本回路を使用する垂直走査回路（ＸＤＶ）では、前述したような場合に、瞬間的にゲート線が２ライン同時選択され、すでに書き込んだ画素の電位に影響を及ぼすことが考えられ、好ましくない。
通常、前述の現象を避けるため、図１０のＳＲｏｕｔ（ｎ−１）’〜ＳＲｏｕｔ（ｎ＋１）’のように、シフトレジスタ回路の出力に、Ｌレベル−Ｌレベルの期間を設ければよい。
このための簡易な構成としては、シフトレジスタ回路の出力（ＳＲｏｕｔ）と、図１０のＢＬＡＮＫのような波形補正クロック（本願の第３のクロック）との論理積をとることが簡易である。
この波形補正クロック（ＢＬＡＮＫ）は、シフトレジスタ回路の出力期間（図１０のＴ）内に占めるＬレベル期間が５０％以下のクロックである。
しかしながら、本実施例の基本回路において、シフトレジスタ回路の出力（ＳＲｏｕｔ）の振幅が、波形補正クロック（ＢＬＡＮＫ）の振幅より大きい場合、例えば、シフトレジスタ回路の出力１０Ｖｐｐに対し、波形補正クロック（ＢＬＡＮＫ）が５Ｖｐｐの場合には、図１１に示すように、レベルシフト回路１２を設け、波形補正クロック（ＢＬＡＮＫ）をレベルシフトする必要がある。

ここで、図１０に示すように、Ｌレベル−Ｌレベルの期間を設ける場合に限るが、図１２の回路を用いることで、シフトレジスタ回路の出力（ＳＲｏｕｔ）の振幅がクロック（ＣＬＫ）の振幅より大きい場合においても、低いクロック（ＣＬＫ）の入力振幅においても、Ｌレベル−Ｌレベルを設けた高い振幅の出力を得ることが可能である。
図１２に示す回路は、第２の電源電圧（ＶＤＤＨ）と第１の電源電圧（ＶＳＳ）との間に、ｐ型ＭＯＳトランジスタ（ＴｒＡ）と、ｎ型ＭＯＳトランジスタ（ＴｒＢ）、ｎ型ＭＯＳトランジスタ（ＴｒＣ）とを直列に接続したものである。ここで、トランジスタ（ＴｒＡ）と、トランジスタ（ＴｒＢ）とは、ＣＭＯＳインバータを構成し、シフトレジスタ回路の出力（ＳＲｏｕｔ）が印加される。
また、トランジスタ（ＴｒＣ）のゲートには、波形補正クロック（ＢＬＡＮＫ）が印加される。なお、図１１、図１２において、ＩＮＶはインバータである。
ここで、波形補正クロック（ＢＬＡＮＫ）の振幅をＶｃｋ３、第２の電源電圧（ＶＤＤＨ）と第１の電源電圧（ＶＳＳ）との間の電位差をＶｈとすると、Ｖｃｋ３≧Ｖｔｈｎ、Ｖｈ≧２×Ｖｔｈｎを満たせばよい。即ち、Ｖｃｋ３＜Ｖｈが可能となる。ただし、Ｖｔｈｎ（＞０）は、トランジスタ（ＴｒＣ）のしきい値電圧とする。

図１２に示す回路において、波形補正クロック（ＢＬＡＮＫ）がＬレベルの期間、図１２のノード（ＳＲｏｕｔＢ’）は、Ｈレベルにて保持状態となるが、図１０に示すように、シフトレジスタ回路の出力（ＳＲｏｕｔ）の立ち上がりと、波形補正クロック（ＢＬＡＮＫ）の立ち下がりが同タイミングであり、瞬間的に図１２に示すトランジスタ（ＴｒＢ，ＴｒＣ）が共にオンしてしまい、保持レベルが降下する可能性がある。
ただし、外部からの波形補正クロック（ＢＬＡＮＫ）に対し、内部回路出力であるシフトレジスタ回路の出力（ＳＲｏｕｔ）は、実際には内部回路動作遅延により切り替わるタイミングが若干遅く、問題ないことが考えられるが、波形補正クロック（ＢＬＡＮＫ）を走査回路の出力（ＳＲｏｕｔ）より先にＬレベルとすることで、より安全に切り替えることができる。
このように、図１２に示す回路は、限定的な利用法になるが、簡易かつ少数のトランジスタ素子で構成することができ、図１１に示す回路のように、高い振幅のクロックを必要としないため、低消費電力化にも効果がある。
なお、図１２に示す回路において、全てのｎ型ＭＯＳトランジスタをｐ型ＭＯＳトランジスタに、全てのｐ型ＭＯＳトランジスタをｎ型ＭＯＳトランジスタにし、波形補正クロック（ＢＬＡＮＫ）の論理を入れ替えることで、反転論理で動作させることが可能である。

また、前述の説明では、トランジスタとして、ＭＯＳ（Metal Oxide Semiconductor）型のＴＦＴを使用した場合について説明したが、ＭＩＳ（Metal Insulator Semiconductor）ＦＥＴ等も使用可能である。
また、前述の説明では、垂直駆動回路（ＸＤＶ）、および水平駆動回路（ＹＤＶ）を、表示パネルに内蔵（表示パネルの基板上に一体に形成）した場合について説明しているが、本発明はこれに限定されるものではなく、垂直駆動回路（ＸＤＶ）、および水平駆動回路（ＹＤＶ）自体、あるいは一部の機能を半導体チップを用いて構成しても良い。
さらに、前述の説明では、本発明を液晶表示装置に適用した実施例について説明したが、本発明はこれに限定されるものではなく、例えば、有機ＥＬ素子などを使用するＥＬ表示装置にも適用可能であることはいうまでもない
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

本発明の実施例のアクティブマトリクス型液晶表示装置の等価回路を示す回路図である。 本発明の実施例のＣＭＯＳシフトレジスタ回路の基本回路を説明するための回路図である。 図２に示す基本回路に入力されるクロック（ＣＬＫ）及び入力信号（ＩＮ）のタイミングを説明するための図である。 本発明の実施例の走査回路を示す図である。 図２に示す基本回路の変形例を示す回路図である。 図２に示す基本回路の変形例を示す回路図である。 図５、図６の変形例を全て取り入れた基本回路を示す回路図である。 全ての機能を備えた走査回路の回路構成を示す回路図である。 図８に示す走査回路のタイムチャートを示す図である。 本発明の実施例のＣＭＯＳシフトレジスタ回路の出力のタイミングを説明するための図である。 本発明の実施例において、ＣＭＯＳシフトレジスタ回路の出力にＬｏｗレベル−Ｌｏｗレベルの期間を設けるための簡易な回路構成を示す回路図である。 本発明の実施例において、ＣＭＯＳシフトレジスタ回路の出力にＬｏｗレベル−Ｌｏｗレベルの期間を設けるための他の回路構成を示す回路図である。 従来の走査回路の回路構成を示すブロック図である。 従来のＣＭＯＳシフトレジスタ回路の単位回路を示す回路図である。 図１４に示す単位回路の実際の回路構成を示す回路図である。 図１３に示すレベルシフト回路の一例の回路構成を示す回路図である。

符号の説明

１０ シフトレジスタ回路
１１，１２ レベルシフト回路
Ｘ１，Ｘ２，．．．，Ｘｎ ゲート線
Ｙ１，Ｙ２，．．．，Ｙｍ ドレイン線
Ｓ１，Ｓ２，．．．，Ｓｍ スイッチ素子
ＸＤＶ 垂直駆動回路
ＹＤＶ 水平駆動回路
ＤＡＴＡ 映像信号線
ＣＯＭ 共通電極
ＰＭ，ＮＭ，Ｔｎｍ、Ｔｒ０〜Ｔｒ８，ＴｒＡ〜ＴｒＣ トランジスタ
ＲＳ，ＯＳ ノード
Ｃｎｍ，Ｃｓ１〜Ｃｓ３ 容量素子
ＩＮＶ１，ＩＮＶ３ クロックドインバータ
ＩＮＶ，ＩＮＶ２，ＩＮＶ４ インバータ
ＡＮＤ アンド回路
ＮＡＮＤ ナンド回路
Ｓ／Ｒ 基本回路

Claims (20)

1. 複数の画素と、
   前記複数の画素を駆動する駆動回路とを備え、
   前記駆動回路は、シフトレジスタ回路を有し、
   前記シフトレジスタ回路は、多段に縦続接続されるｎ（ｎ≧２）個の基本回路を有し、
   前記基本回路は、第１電極にクロックが印加される第１導電型の第１のトランジスタと、
   第１電極に第２の電源電圧が印加され、第１導電型とは導電型が異なる第２導電型の第２のトランジスタと、
   第２電極が前記第２のトランジスタの第２電極に接続され、第１電極に前記第２の電源電圧とは異なる第１の電源電圧が印加される第１導電型の第３のトランジスタとを有し、
   前記第１のトランジスタの第２電極が前記第３のトランジスタの制御電極に接続され、
   前記第１のトランジスタの制御電極、および前記第２のトランジスタの制御電極に入力信号が印加され、
   前記第３のトランジスタの前記第２電極の電圧が走査回路出力となることを特徴とする表示装置。
2. 前記基本回路は、第１電極に前記第２の電源電圧が印加され、制御電極が前記第３のトランジスタの第２電極に接続される第２導電型の第４のトランジスタと、
   第２電極が前記第４のトランジスタの第２電極に接続され、第１電極に前記第１の電源電圧が印加される第１導電型の第５のトランジスタと、
   第１電極に前記第２の電源電圧が印加され、第２電極が前記第５のトランジスタの制御電極に接続される第２導電型の第６のトランジスタと、
   第２電極が前記第６のトランジスタの第２電極に接続され、第１電極に前記第１の電源電圧が印加される第１導電型の第７のトランジスタとを有し、
   前記第５のトランジスタの第２電極の電圧が転送出力となり、
   前記第６のトランジスタの制御電極にリセット信号が印加され、
   前記第７のトランジスタの制御電極に前記入力信号が印加されることを特徴とする請求項１に記載の表示装置。
3. 前記基本回路は、第１電極に前記第２の電源電圧が印加され、第２電極が前記第６のトランジスタの前記第２電極に接続される第２導電型の第８のトランジスタを有し、
   前記第８のトランジスタの制御電極には、スタート信号の反転信号が印加されることを特徴とする請求項２に記載の表示装置。
4. 前記基本回路は、第１電極に前記第１の電源電圧が印加されるとともに、第２電極が前記第３のトランジスタの前記制御電極に接続され、制御電極が前記第５のトランジスタの制御電極に接続される第１導電型の第９のトランジスタを有することを特徴とする請求項２または請求項３に記載の表示装置。
5. 前記基本回路は、一端が前記第５のトランジスタの前記制御電極に接続され、他端に所定の電圧が印加される第１の容量素子を有することを特徴とする請求項２ないし請求項４のいずれか１項に記載の表示装置。
6. 前記基本回路は、一端が前記第３のトランジスタの前記制御電極に接続され、他端に所定の電圧が印加される第２の容量素子を有することを特徴とする請求項２ないし請求項５のいずれか１項に記載の表示装置。
7. 前記所定の電圧は、前記第１の電源電圧、あるいは、前記第２の電源電圧であることを特徴とする請求項５または請求項６に記載の表示装置。
8. 前記基本回路は、前記第１のトランジスタの前記制御電極と、前記第１のトランジスタの前記第２電極との間に接続される第３の容量素子を有することを特徴とする請求項１ないし請求項７のいずれか１項に記載の表示装置。
9. 前記基本回路は、前記第３のトランジスタの前記第２電極に接続されるバッファ回路を有し、
   前記バッファ回路の出力が前記走査回路出力となることを特徴とする請求項１ないし請求項８のいずれか１項に記載の表示装置。
10. 前記バッファ回路は、縦続接続されるインバータであることを特徴とする請求項９に記載の表示装置。
11. 前記クロックの振幅をＶｃｋ、前記第１の電源電圧と前記第２の電源電圧との間の電位差をＶｈとするとき、Ｖｃｋ＜Ｖｈを満足することを特徴とする請求項１ないし請求項１０のいずれか１項に記載の表示装置。
12. 前記クロックの振幅をＶｃｋ、前記第３のトランジスタのしきい値電圧の絶対値を｜Ｖｔｈ｜とするとき、Ｖｃｋ≧｜Ｖｔｈ｜を満足することを特徴とする請求項１ないし請求項１１のいずれか１項に記載の表示装置。
13. 前記ｎ個の基本回路のうち奇数段目の基本回路の前記第１のトランジスタの前記第１電極に第１のクロックが供給され、
    前記ｎ個の基本回路のうち偶数段目の基本回路の前記第１のトランジスタの前記第１電極に第２のクロックが供給され、
    前記第１のクロックと前記第２のクロックとは、同一周期で、位相が異なっていることを特徴とする請求項１ないし請求項１２のいずれか１項に記載の表示装置。
14. 前記ｎ個の基本回路のうちｍ（２≦ｍ≦ｎ）段目の基本回路の前記入力信号として、（ｍ−１）段目の基本回路の前記転送出力が入力され、
    前記ｍ段目の基本回路の前記リセット信号として、（ｍ＋２）段目の基本回路の前記走査回路出力が入力されることを特徴とする請求項１３に記載の表示装置。
15. 前記ｎ個の基本回路のうち１段目の基本回路の前記入力信号として、スタート信号が入力されることを特徴とする請求項１４に記載の表示装置。
16. 前記ｎ個の基本回路のうち（ｎ−１）段目、およびｎ段目の基本回路の前記リセット信号として、スタート信号の反転信号が入力されることを特徴とする請求項１３ないし請求項１５のいずれか１項に記載の表示装置。
17. 前記ｎ個の基本回路のうちｎ段目の基本回路は、ダミー段として使用され、シフト動作に寄与しないことを特徴とする請求項１３ないし請求項１６のいずれか１項に記載の表示装置。
18. 前記基本回路は、第１電極に前記第１の電源電圧が印加される第１導電型の第１１のトランジスタと、
    第１電極が前記第１１のトランジスタの第２電極に接続され、第２電極が出力端子に接続される第１導電型の第１２のトランジスタと、
    第１電極に前記第２の電源電圧が印加され、第２電極が前記出力端子に接続される第２導電型の第１３のトランジスタとを有し、
    前記第１２のトランジスタと前記第１３のトランジスタの制御電極に、前記走査回路出力が印加され、
    前記第１１のトランジスタの制御電極に第３のクロックが印加され、
    前記第３のクロックに基づき、前記第１１のトランジスタがオンとなる期間は、前記走査回路出力の出力期間内で、前記走査回路出力の出力期間よりも短いことを特徴とする請求項１ないし請求項１７のいずれか１項に記載の表示装置。
19. 前記第３のクロックの振幅をＶｃｋ３、前記第１の電源電圧と前記第２の電源電圧との間の電位差をＶｈとするとき、Ｖｃｋ３＜Ｖｈを満足することを特徴とする請求項１８に記載の表示装置。
20. 前記第３のクロックの振幅をＶｃｋ３、前記第１１のトランジスタのしきい値電圧の絶対値を｜Ｖｔｈ｜とするとき、Ｖｃｋ３≧｜Ｖｔｈ｜を満足することを特徴とする請求項１８または請求項１９に記載の表示装置。
    

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