JP2639306B2 - シフトレジスタ回路 - Google Patents
シフトレジスタ回路Info
- Publication number
- JP2639306B2 JP2639306B2 JP5154044A JP15404493A JP2639306B2 JP 2639306 B2 JP2639306 B2 JP 2639306B2 JP 5154044 A JP5154044 A JP 5154044A JP 15404493 A JP15404493 A JP 15404493A JP 2639306 B2 JP2639306 B2 JP 2639306B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- low
- output signal
- level
- delay circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Shift Register Type Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明はデータの簡便な転送方法
を実現するシフトレジスタ回路に関するものである。
を実現するシフトレジスタ回路に関するものである。
【０００２】
【従来の技術】従来のデータ転送においては大きく分け
て図５に示すように３つの方法が考えられる。 で示し
たパラレル伝送では２本以上のデータ信号線および１本
以上のコントロール線を用いて伝送する方法である。
、で示したものはシリアル伝送と呼ばれるが、で
示したものはデータを取り込むためのクロック信号を外
部から供給したもの、で示したものはクロック信号を
内部で生成するものである。
て図５に示すように３つの方法が考えられる。 で示し
たパラレル伝送では２本以上のデータ信号線および１本
以上のコントロール線を用いて伝送する方法である。
、で示したものはシリアル伝送と呼ばれるが、で
示したものはデータを取り込むためのクロック信号を外
部から供給したもの、で示したものはクロック信号を
内部で生成するものである。
【０００３】
【発明が解決しようとする課題】従来のデータ伝送にお
いて、図５のに示すクロック内部生成型のシリアル伝
送においてはクロックを内部で生成するための複雑な回
路が必要であった。また、図５のに示すパラレル伝送
においては供給する信号線を多数必要とする。
いて、図５のに示すクロック内部生成型のシリアル伝
送においてはクロックを内部で生成するための複雑な回
路が必要であった。また、図５のに示すパラレル伝送
においては供給する信号線を多数必要とする。
【０００４】図６に図５のに示す外部クロック供給型
のシリアル伝送における代表的回路として従来型のシフ
トレジスタを示す。この回路は構成が簡単で、またパラ
レル型に較べると信号線の数も少なくて済むという特徴
がある。しかし、この場合でも最低でも、データ線とク
ロック線の２本の信号線が必要であり、より簡便なシス
テムを構成する上でこの２つの信号線を１本にすること
が望まれる。
のシリアル伝送における代表的回路として従来型のシフ
トレジスタを示す。この回路は構成が簡単で、またパラ
レル型に較べると信号線の数も少なくて済むという特徴
がある。しかし、この場合でも最低でも、データ線とク
ロック線の２本の信号線が必要であり、より簡便なシス
テムを構成する上でこの２つの信号線を１本にすること
が望まれる。
【０００５】本発明の目的は、信号線が１本で転送する
ことを簡単な受信回路で実現することにある。
ことを簡単な受信回路で実現することにある。
【０００６】
【課題を解決するための手段】本発明のシフトレジスタ
は、入力信号が変化することによって出力信号が立ち下
がる過程において、出力信号のレベルが大きいとき立ち
下がり速度が小さく、出力信号のレベルが小さい時立ち
下がり速度が大きい遅延回路、もしくは、出力信号が立
ち上がる過程において、出力信号のレベルが小さい時立
ち上がり速度が小さく、出力信号のレベルが大きい時立
ち上がり速度が大きい遅延回路、のどちらか一方の遅延
回路と、前記遅延回路の出力端子を初段のフリップフロ
ップのデータ入力端子に接続し、前記遅延回路の入力端
子を各段のクロック入力端子に接続し、初段以外のデー
タ入力端子をその前段の出力端子に接続した複数段のフ
リップフロップ回路、により構成され、入力信号として
幅の狭いパルス波形および幅の広いパルス波形を用い、
前記遅延回路の遅延時間はこの二種類のパルス波形の幅
の間にあることを特徴とする。
は、入力信号が変化することによって出力信号が立ち下
がる過程において、出力信号のレベルが大きいとき立ち
下がり速度が小さく、出力信号のレベルが小さい時立ち
下がり速度が大きい遅延回路、もしくは、出力信号が立
ち上がる過程において、出力信号のレベルが小さい時立
ち上がり速度が小さく、出力信号のレベルが大きい時立
ち上がり速度が大きい遅延回路、のどちらか一方の遅延
回路と、前記遅延回路の出力端子を初段のフリップフロ
ップのデータ入力端子に接続し、前記遅延回路の入力端
子を各段のクロック入力端子に接続し、初段以外のデー
タ入力端子をその前段の出力端子に接続した複数段のフ
リップフロップ回路、により構成され、入力信号として
幅の狭いパルス波形および幅の広いパルス波形を用い、
前記遅延回路の遅延時間はこの二種類のパルス波形の幅
の間にあることを特徴とする。
【０００７】
【作用】図２に本発明のシフトレジスタ回路に入力する
信号の例を示す。この信号の様に幅が狭いパルスと広い
パルスによってデータの１、０を表す。つまり、１を送
るときは幅の狭いパルスを送り、０を送る時は幅の広い
パルスを送る。この様に幅の狭いパルスと広いパルスで
データの１、０を割り当てることによって１本の信号線
でデータを転送出来るようになる。例えば遅延回路にＬ
ｏｗ→Ｈｉｇｈ→Ｌｏｗと変化するパルスが入力され、
その時出力がＨｉｇｈ→Ｌｏｗ→Ｈｉｇｈと変化すると
きについて考える。遅延回路の入力がＬｏｗ→Ｈｉｇｈ
に変化したとき、遅延回路の出力はＨｉｇｈ→Ｌｏｗ
に、立ち下がり遅延時間だけ遅れて変化する。もし、こ
の出力信号がＬｏｗに変化する前に入力信号がＨｉｇｈ
→Ｌｏｗに変化したとする、つまり幅の狭いパルスが入
力されたとすると、この入力信号は次段の立ち下がりラ
ッチフリップフロップのクロック端子にも接続されてい
るので、このときの遅延回路の出力信号１がラッチされ
る。
信号の例を示す。この信号の様に幅が狭いパルスと広い
パルスによってデータの１、０を表す。つまり、１を送
るときは幅の狭いパルスを送り、０を送る時は幅の広い
パルスを送る。この様に幅の狭いパルスと広いパルスで
データの１、０を割り当てることによって１本の信号線
でデータを転送出来るようになる。例えば遅延回路にＬ
ｏｗ→Ｈｉｇｈ→Ｌｏｗと変化するパルスが入力され、
その時出力がＨｉｇｈ→Ｌｏｗ→Ｈｉｇｈと変化すると
きについて考える。遅延回路の入力がＬｏｗ→Ｈｉｇｈ
に変化したとき、遅延回路の出力はＨｉｇｈ→Ｌｏｗ
に、立ち下がり遅延時間だけ遅れて変化する。もし、こ
の出力信号がＬｏｗに変化する前に入力信号がＨｉｇｈ
→Ｌｏｗに変化したとする、つまり幅の狭いパルスが入
力されたとすると、この入力信号は次段の立ち下がりラ
ッチフリップフロップのクロック端子にも接続されてい
るので、このときの遅延回路の出力信号１がラッチされ
る。
【０００８】一方、この出力信号がＬｏｗに変化した後
に入力信号がＨｉｇｈ→Ｌｏｗに変化したとき、つまり
幅の広いパルスが入力されたときは、次段のフリップフ
ロップにはこのときの遅延回路の出力信号０がラッチさ
れる。これらがそれぞれ、幅の狭いパルス、幅の広いパ
ルスが入力したときの動作となる。
に入力信号がＨｉｇｈ→Ｌｏｗに変化したとき、つまり
幅の広いパルスが入力されたときは、次段のフリップフ
ロップにはこのときの遅延回路の出力信号０がラッチさ
れる。これらがそれぞれ、幅の狭いパルス、幅の広いパ
ルスが入力したときの動作となる。
【０００９】
【実施例】図１に本発明の回路例を示す。この回路に用
いる遅延回路は請求の範囲でいう、出力信号のレベルが
大きいとき立ち下がり速度が小さく、出力信号のレベル
が小さいとき立ち下がり速度が大きい遅延回路、であ
る。この回路に図２に示す様な幅が狭いパルスと広いパ
ルスによって、それぞれ、１、０のデータを与える。入
力（ノード１）がＬｏｗレベルになった時ｐＭＯＳトラ
ンジスタ２はｏｎし、ノード３はＨｉｇｈレベルへと変
化する。ところが、ノード１がＨｉｇｈレベルへと変化
してｎＭＯＳトランジスタ４がｏｎとなっても、ノード
３がＨｉｇｈレベルの間はｎＭＯＳトランジスタ５がｏ
ｆｆになるようにフィードバックがかかっているので、
このｎＭＯＳトランジスタ５の漏れ電流によってノード
３の電位が少し下がるまである一定期間ｎＭＯＳトラン
ジスタ５はｏｆｆの状態のままである。ｎＭＯＳトラン
ジスタ５がｏｎになると直ちにノード３がＬｏｗレベル
に下がる。
いる遅延回路は請求の範囲でいう、出力信号のレベルが
大きいとき立ち下がり速度が小さく、出力信号のレベル
が小さいとき立ち下がり速度が大きい遅延回路、であ
る。この回路に図２に示す様な幅が狭いパルスと広いパ
ルスによって、それぞれ、１、０のデータを与える。入
力（ノード１）がＬｏｗレベルになった時ｐＭＯＳトラ
ンジスタ２はｏｎし、ノード３はＨｉｇｈレベルへと変
化する。ところが、ノード１がＨｉｇｈレベルへと変化
してｎＭＯＳトランジスタ４がｏｎとなっても、ノード
３がＨｉｇｈレベルの間はｎＭＯＳトランジスタ５がｏ
ｆｆになるようにフィードバックがかかっているので、
このｎＭＯＳトランジスタ５の漏れ電流によってノード
３の電位が少し下がるまである一定期間ｎＭＯＳトラン
ジスタ５はｏｆｆの状態のままである。ｎＭＯＳトラン
ジスタ５がｏｎになると直ちにノード３がＬｏｗレベル
に下がる。
【００１０】ここでもし、このノード３がＬｏｗレベル
に変化する前に入力信号（ノード１）が立ち下がったと
すると、この入力信号は次段のシフトレジスタを構成す
る立ち下がりラッチフリップフロップのクロック端子に
も接続されているので、このときのノード３の状態であ
るＨｉｇｈレベルがシフトレジスタの初段のフリップフ
ロップにラッチされ、初段以外のフリップフロップはそ
の前段のフリップフロップの出力データをラッチする。
同様に、このノード３がＬｏｗレベルに変化した後に入
力信号（ノード１）が立ち下がったとすると、ノード３
の状態であるＬｏｗレベルがシフトレジスタのシフトレ
ジスタの初段のフリップフロップにラッチされ、初段以
外のフリップフロップはその前段のフリップフロップの
出力データをラッチする。
に変化する前に入力信号（ノード１）が立ち下がったと
すると、この入力信号は次段のシフトレジスタを構成す
る立ち下がりラッチフリップフロップのクロック端子に
も接続されているので、このときのノード３の状態であ
るＨｉｇｈレベルがシフトレジスタの初段のフリップフ
ロップにラッチされ、初段以外のフリップフロップはそ
の前段のフリップフロップの出力データをラッチする。
同様に、このノード３がＬｏｗレベルに変化した後に入
力信号（ノード１）が立ち下がったとすると、ノード３
の状態であるＬｏｗレベルがシフトレジスタのシフトレ
ジスタの初段のフリップフロップにラッチされ、初段以
外のフリップフロップはその前段のフリップフロップの
出力データをラッチする。
【００１１】これらがそれぞれ、幅の狭いパルス、幅の
広いパルスが入力したときの動作を示す。
広いパルスが入力したときの動作を示す。
【００１２】次に、遅延回路９にフィードバックを用い
た理由を説明する。遅延回路には、ゲート回路を直列
に複数段接続したもの、ＣＲ時定数を用いたもの、が
考えられる。本発明のシフトレジスタでは、０と１のデ
ータの区別をパルスの幅が遅延回路の遅延時間より狭い
か広いかで判断する、いいかえれば０のパルス幅＜遅延
時間＜１のパルス幅と設定するため、データを確実に転
送するためにはなるべく大きな遅延時間が必要となる。
のゲートを直列接続したものでは大きな遅延をつくる
のに多数のゲートを必要とし、またのＣＲ時定数を用
いたものでも大きな容量、または大きな抵抗を必要とす
るためＬＳＩの実装上問題となる。また、大きなＣＲ時
定数を作ると出力が中間電位になってしまいデータを確
実に転送する上で問題となる。そこで、本発明で用いら
れる遅延回路を使用すると、ｎＭＯＳトランジスタ５は
ｏｆｆのときは流れる電流が漏れ電流程度の大きな抵抗
となり、これによって大きな遅延時間が得られる。ま
た、このトランジスタがいったんｏｎになるとフィード
バックによって完全にｏｎとなり、出力は確定し転送が
確実に行えるようになる。
た理由を説明する。遅延回路には、ゲート回路を直列
に複数段接続したもの、ＣＲ時定数を用いたもの、が
考えられる。本発明のシフトレジスタでは、０と１のデ
ータの区別をパルスの幅が遅延回路の遅延時間より狭い
か広いかで判断する、いいかえれば０のパルス幅＜遅延
時間＜１のパルス幅と設定するため、データを確実に転
送するためにはなるべく大きな遅延時間が必要となる。
のゲートを直列接続したものでは大きな遅延をつくる
のに多数のゲートを必要とし、またのＣＲ時定数を用
いたものでも大きな容量、または大きな抵抗を必要とす
るためＬＳＩの実装上問題となる。また、大きなＣＲ時
定数を作ると出力が中間電位になってしまいデータを確
実に転送する上で問題となる。そこで、本発明で用いら
れる遅延回路を使用すると、ｎＭＯＳトランジスタ５は
ｏｆｆのときは流れる電流が漏れ電流程度の大きな抵抗
となり、これによって大きな遅延時間が得られる。ま
た、このトランジスタがいったんｏｎになるとフィード
バックによって完全にｏｎとなり、出力は確定し転送が
確実に行えるようになる。
【００１３】図３は図１以外の遅延回路の例である。
【００１４】この回路の動作は、入力がＬｏｗレベルに
なった時ｐＭＯＳトランジスタ２はｏｎし、出力３はＨ
ｉｇｈレベルへと変化する。ところが、入力がＨｉｇｈ
レベルへと変化してｎＭＯＳトランジスタ４がｏｎとな
っても、出力３の電圧がリファレンス２０の電圧より大
きい時コンパレータ３０はＬｏｗレベルを出力するので
ｎＭＯＳトランジスタ５がｏｆｆとなる。この間コンデ
ンサ１１にたまった電荷はｎＭＯＳトランジスタ４およ
び抵抗１０を経路として流れるが、抵抗８があるためこ
の時の電流は小さく出力３の立ち下がり速度は遅い。出
力３の電圧がリファレンス２０の電圧より小さくなった
ときコンパレータ３０はＨｉｇｈレベルを出力するので
ｎＭＯＳトランジスタ５がｏｎとなり、コンデンサ９に
たまった電荷はｎＭＯＳトランジスタ４およびｎＭＯＳ
トランジスタ５を経路として流れるので、この時の電流
は大きく出力３は急激に立ち下がる。抵抗１０およびリ
ファレンス電圧２０を精度よく与えることができれば遅
延時間も比較的精度良く得られる。
なった時ｐＭＯＳトランジスタ２はｏｎし、出力３はＨ
ｉｇｈレベルへと変化する。ところが、入力がＨｉｇｈ
レベルへと変化してｎＭＯＳトランジスタ４がｏｎとな
っても、出力３の電圧がリファレンス２０の電圧より大
きい時コンパレータ３０はＬｏｗレベルを出力するので
ｎＭＯＳトランジスタ５がｏｆｆとなる。この間コンデ
ンサ１１にたまった電荷はｎＭＯＳトランジスタ４およ
び抵抗１０を経路として流れるが、抵抗８があるためこ
の時の電流は小さく出力３の立ち下がり速度は遅い。出
力３の電圧がリファレンス２０の電圧より小さくなった
ときコンパレータ３０はＨｉｇｈレベルを出力するので
ｎＭＯＳトランジスタ５がｏｎとなり、コンデンサ９に
たまった電荷はｎＭＯＳトランジスタ４およびｎＭＯＳ
トランジスタ５を経路として流れるので、この時の電流
は大きく出力３は急激に立ち下がる。抵抗１０およびリ
ファレンス電圧２０を精度よく与えることができれば遅
延時間も比較的精度良く得られる。
【００１５】図４は請求の範囲でいう、出力信号のレベ
ルが小さいとき立ち上がり速度が小さく、出力信号のレ
ベルが大きいとき立ち上がり速度が大きい遅延回路の例
である。これは図１の遅延回路９のｎＭＯＳとｐＭＯ
Ｓ、電源とグランドをいれかえたものである。
ルが小さいとき立ち上がり速度が小さく、出力信号のレ
ベルが大きいとき立ち上がり速度が大きい遅延回路の例
である。これは図１の遅延回路９のｎＭＯＳとｐＭＯ
Ｓ、電源とグランドをいれかえたものである。
【００１６】
【発明の効果】以上、説明してきたように本発明のシフ
トレジスタを用いると、簡単な回路で、また信号線は１
本のみで確実にデータを転送することが出来るようにな
る。
トレジスタを用いると、簡単な回路で、また信号線は１
本のみで確実にデータを転送することが出来るようにな
る。
【図１】本発明のシフトレジスタ回路の実施例を示す図
である。
である。
【図２】本発明のシフトレジスタ回路に入力する信号例
を示す図である。
を示す図である。
【図３】本発明の別の遅延回路を示す図である。
【図４】本発明の別の遅延回路を示す図である。
【図５】従来の信号転送方法を示す図である。
【図６】従来のシフトレジスタを示す図である。
１ 遅延回路の入力端子 ２ ｐＭＯＳトランジスタ ３ 遅延回路の出力端子 ４、５ ｎＭＯＳトランジスタ ６、７、８ フリップフロップ ９ 遅延回路 １０ 抵抗 １１ コンデンサ ２０ リファレンス ３０ コンパレータ
Claims (1)
- 【請求項１】 入力信号が変化することによって出力信
号が立ち下がる過程において、出力信号のレベルが大き
いとき立ち下がり速度が小さく、出力信号のレベルが小
さい時立ち下がり速度が大きい遅延回路、もしくは、出
力信号が立ち上がる過程において、出力信号のレベルが
小さい時立ち上がり速度が小さく、出力信号のレベルが
大きい時立ち上がり速度が大きい遅延回路、のどちらか
一方の遅延回路と、前記遅延回路の出力端子を初段のフ
リップフロップのデータ入力端子に接続し、前記遅延回
路の入力端子を各段のクロック入力端子に接続し、初段
以外のデータ入力端子をその前段の出力端子に接続した
複数段のフリップフロップ回路、により構成され、入力
信号として幅の狭いパルス波形および幅の広いパルス波
形を用い、前記遅延回路の遅延時間はこの二種類のパル
ス波形の幅の間にあることを特徴としたシフトレジスタ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5154044A JP2639306B2 (ja) | 1993-06-25 | 1993-06-25 | シフトレジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5154044A JP2639306B2 (ja) | 1993-06-25 | 1993-06-25 | シフトレジスタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0714396A JPH0714396A (ja) | 1995-01-17 |
| JP2639306B2 true JP2639306B2 (ja) | 1997-08-13 |
Family
ID=15575696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5154044A Expired - Lifetime JP2639306B2 (ja) | 1993-06-25 | 1993-06-25 | シフトレジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2639306B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4993917B2 (ja) * | 2006-02-07 | 2012-08-08 | 株式会社ジャパンディスプレイイースト | 表示装置 |
-
1993
- 1993-06-25 JP JP5154044A patent/JP2639306B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0714396A (ja) | 1995-01-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970325 |