JP2929866B2 - 入力回路 - Google Patents
入力回路Info
- Publication number
- JP2929866B2 JP2929866B2 JP4272189A JP27218992A JP2929866B2 JP 2929866 B2 JP2929866 B2 JP 2929866B2 JP 4272189 A JP4272189 A JP 4272189A JP 27218992 A JP27218992 A JP 27218992A JP 2929866 B2 JP2929866 B2 JP 2929866B2
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- Japan
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- circuit
- input
- output
- inverter
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Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩの入力に使用
し、ＣＭＯＳプロセスで作成する入力回路に関し、特に
比較的高速パルス信号を扱う場合に、ＣＭＯＳを構成す
るＰＭＯＳ，ＮＭＯＳトランジスタ素子相互の変動があ
っても、パルス信号の正相から逆相へ反転するしきい値
電圧を安定に保持できる入力回路に関する。
し、ＣＭＯＳプロセスで作成する入力回路に関し、特に
比較的高速パルス信号を扱う場合に、ＣＭＯＳを構成す
るＰＭＯＳ，ＮＭＯＳトランジスタ素子相互の変動があ
っても、パルス信号の正相から逆相へ反転するしきい値
電圧を安定に保持できる入力回路に関する。
【０００２】
【従来の技術】従来の入力回路は図２の回路図に示すよ
うに、パルス信号が入力される入力端子１，２は、差動
回路３の入力に接続され、差動回路３には負荷抵抗９，
１０と定電流回路８とが接続される。また、これらの負
荷抵抗９，１０、差動回路３、定電流回路８が直列に接
続され、電源１２のマイナス側が一定電流回路８の側
に、プラス側が地気１３に接地するとともに負荷抵抗
９，１０の側に接続されている。さらに差動回路３の出
力はＮ個の縦続接続されたインバータ回路４の入力に接
続され、インバータ回路４の出力が出力端子１１になっ
ている。
うに、パルス信号が入力される入力端子１，２は、差動
回路３の入力に接続され、差動回路３には負荷抵抗９，
１０と定電流回路８とが接続される。また、これらの負
荷抵抗９，１０、差動回路３、定電流回路８が直列に接
続され、電源１２のマイナス側が一定電流回路８の側
に、プラス側が地気１３に接地するとともに負荷抵抗
９，１０の側に接続されている。さらに差動回路３の出
力はＮ個の縦続接続されたインバータ回路４の入力に接
続され、インバータ回路４の出力が出力端子１１になっ
ている。
【０００３】次に従来例の動作を説明する。入力端子
１，２にはＥＣＬ論理回路の論理レベルで差動信号が入
力され、差動回路３の出力信号がインバータ回路４に入
力される。Ｎ個の縦続接続されたインバータ回路４は、
初段目のインバータの入力のしきい値電圧が入力される
信号の高レベルと低レベルの間になる様に設定され、２
段目以降は通常のインバータが用いられる。また、初段
目，２段目，３段目と後段になるに従ってトランジスタ
サイズが大きなインバータが用いられ、出力端子１１で
はＣＭＯＳレベルの大きな駆動能力を有する入力回路と
なっている。
１，２にはＥＣＬ論理回路の論理レベルで差動信号が入
力され、差動回路３の出力信号がインバータ回路４に入
力される。Ｎ個の縦続接続されたインバータ回路４は、
初段目のインバータの入力のしきい値電圧が入力される
信号の高レベルと低レベルの間になる様に設定され、２
段目以降は通常のインバータが用いられる。また、初段
目，２段目，３段目と後段になるに従ってトランジスタ
サイズが大きなインバータが用いられ、出力端子１１で
はＣＭＯＳレベルの大きな駆動能力を有する入力回路と
なっている。
【０００４】
【発明が解決しようとする課題】上述した従来の入力回
路は、インバータを形成するＣＭＯＳのＮチャネル，Ｐ
チャネルＭＯＳの素子が互いにオン，オフ動作を行う場
合に、Ｐチャネル，Ｎチャネル相互の素子変動によりイ
ンバータの入力しきい値電圧すなわち正相，逆相変換点
が変動するために、高速のパルス信号を入力端子に入力
すると、インバータ回路の初段のインバータの出力は入
力に追従できなくなる。すなわちしきい値電圧が高レベ
ル側にずれた場合にはＣＭＯＳレベルの高レベル側にし
きい値電圧がずれ、低レベル側にずれた場合はＣＭＯＳ
レベルの低レベル側に出力側信号のレベルがずれるの
で、２段目ではさらに増幅され、出力端子には最悪の場
合にパルス信号が出力されず高レベルまたは低レベルで
一定になってしまうという欠点がある。このような最悪
の場合にならなくとも、しきい値電圧がずれることによ
り、特に高速パルス信号では正相，逆相の正規のデュー
ティのパルス幅が確保されなくなる欠点がある。
路は、インバータを形成するＣＭＯＳのＮチャネル，Ｐ
チャネルＭＯＳの素子が互いにオン，オフ動作を行う場
合に、Ｐチャネル，Ｎチャネル相互の素子変動によりイ
ンバータの入力しきい値電圧すなわち正相，逆相変換点
が変動するために、高速のパルス信号を入力端子に入力
すると、インバータ回路の初段のインバータの出力は入
力に追従できなくなる。すなわちしきい値電圧が高レベ
ル側にずれた場合にはＣＭＯＳレベルの高レベル側にし
きい値電圧がずれ、低レベル側にずれた場合はＣＭＯＳ
レベルの低レベル側に出力側信号のレベルがずれるの
で、２段目ではさらに増幅され、出力端子には最悪の場
合にパルス信号が出力されず高レベルまたは低レベルで
一定になってしまうという欠点がある。このような最悪
の場合にならなくとも、しきい値電圧がずれることによ
り、特に高速パルス信号では正相，逆相の正規のデュー
ティのパルス幅が確保されなくなる欠点がある。
【０００５】
【課題を解決するための手段】本発明の入力回路は出力
端子を２つ有するカレントミラー回路と、入力端子に正
相，逆相のパルス信号を入力し、負荷として前記カレン
トミラー回路の２つの出力を接続した差動回路と、前記
差動回路に一定電流を流す定電流回路と、前記差動回路
の出力に縦続接続されるＮ個（Ｎ≧１）のインバータ回
路と、前記Ｎ個の縦続接続されたインバータ回路の奇数
個目の出力信号を入力する低域通過フィルタ回路と、前
記低域通過フィルタ回路の出力信号を入力する電圧制御
電流源回路とを備え、前記電圧制御電流源回路の出力を
前記カレントミラー回路の入力に接続する。
端子を２つ有するカレントミラー回路と、入力端子に正
相，逆相のパルス信号を入力し、負荷として前記カレン
トミラー回路の２つの出力を接続した差動回路と、前記
差動回路に一定電流を流す定電流回路と、前記差動回路
の出力に縦続接続されるＮ個（Ｎ≧１）のインバータ回
路と、前記Ｎ個の縦続接続されたインバータ回路の奇数
個目の出力信号を入力する低域通過フィルタ回路と、前
記低域通過フィルタ回路の出力信号を入力する電圧制御
電流源回路とを備え、前記電圧制御電流源回路の出力を
前記カレントミラー回路の入力に接続する。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例を示す回路図である。図１
において図２の従来例と同一の符号は同一の機能を有す
る。すなわち、本実施例は抵抗９，１０の代りにカレン
トミラー回路５を設け、さらに低域通過フィルタ６、電
圧制御電流源回路７によりインバータ回路の後述する段
からの出力信号をカレントミラー回路５の入力部に帰還
している。
る。図１は本発明の一実施例を示す回路図である。図１
において図２の従来例と同一の符号は同一の機能を有す
る。すなわち、本実施例は抵抗９，１０の代りにカレン
トミラー回路５を設け、さらに低域通過フィルタ６、電
圧制御電流源回路７によりインバータ回路の後述する段
からの出力信号をカレントミラー回路５の入力部に帰還
している。
【０００７】次に本実施例の動作を説明する。低域通過
フィルタ６の遮断周波数は、入力端子１，２に入力され
る入力信号の周波数に比べて十分に低く設定されてお
り、電圧制御電流源回路７の出力電流は、入力電圧が高
くなると出力側の吸い込み電流の値が大きくなり、入力
電圧が電源１２の電圧の半分の値の場合に定電流回路８
の電流値の半分の値の電流がカレントミラー回路８の出
力電流として出力される様に設定されている。素子変動
が標準の状態で、差動回路３の出力の高レベル，低レベ
ルの中心にインバータ回路４の初段の入力側しきい値を
設定することにより、高速信号が入力端子１，２に入力
された場合でも出力端子１１にはＣＭＯＳレベルに変換
された信号が出力され、低域通過フィルタ回路６の出力
には電源１２の電圧の半分の電圧値が常に出力されてい
る。ここで、素子変動によりインバータ回路４の初段の
入力側しきい値が高レベル側にずれた場合には、初段の
インバータの出力は入力端子１，２に入力された高速の
入力信号に追従することができず、ＣＭＯＳレベルの高
レベル側にずれる（完全に低レベルまで下がることがで
きずデューティも劣化する）ために、２段目出力はＣＭ
ＯＳレベルの低レベル側にずれ、３段目出力はＣＭＯＳ
レベルの高レベル側にさらにずれることになり、低域通
過フィルタ回路６の出力電圧は電源１２の電圧値の半分
の値より大きくなる。したがってカレントミラー回路５
の出力電流値は定電流回路８の電流値の半分の値より大
きくなるために、差動回路３の出力信号の高レベルの値
と低レベルの値が共に高くなり、高レベルの値と低レベ
ルの値の中心値が、素子変動によるインバータ回路４の
初段のインバータの入力側しきい値とほぼ等しくなる値
まで変動する。すなわち差動回路３の出力の振幅の中心
値がインバータ回路４の初段のインバータの入力側しき
い値とほぼ等しくなる様に帰還がかかるので、初段のイ
ンバータの出力はＣＭＯＳレベルの高レベル，低レベル
の振幅を出力することができるために出力端子１１にも
ＣＭＯＳレベルの高レベル，低レベルの振幅を出力する
ことが可能となる。素子変動によりインバータ回路４の
初段の入力側しきい値が低レベル側にずれた場合も同様
な帰還動作が働き、出力端子１１にはＣＭＯＳレベルの
高レベル，低レベルの振幅を出力することが可能とな
る。本実施例では縦続接続されたダイオード回路の個数
として４個の場合を説明したが、Ｎ（Ｎ≧１）個の場合
でも動作は同じである。この場合、低域通過フィルタ６
の入力に接続する出力を有するインバータは、Ｎ個の縦
続接続されたインバータの初段から数えて奇数番目のイ
ンバータを選ぶ必要がある。奇数番目の中で一番大きな
奇数に相当するインバータを選べば、出力端子１１から
出力される信号のデューティ劣化は最も少なくなる。
フィルタ６の遮断周波数は、入力端子１，２に入力され
る入力信号の周波数に比べて十分に低く設定されてお
り、電圧制御電流源回路７の出力電流は、入力電圧が高
くなると出力側の吸い込み電流の値が大きくなり、入力
電圧が電源１２の電圧の半分の値の場合に定電流回路８
の電流値の半分の値の電流がカレントミラー回路８の出
力電流として出力される様に設定されている。素子変動
が標準の状態で、差動回路３の出力の高レベル，低レベ
ルの中心にインバータ回路４の初段の入力側しきい値を
設定することにより、高速信号が入力端子１，２に入力
された場合でも出力端子１１にはＣＭＯＳレベルに変換
された信号が出力され、低域通過フィルタ回路６の出力
には電源１２の電圧の半分の電圧値が常に出力されてい
る。ここで、素子変動によりインバータ回路４の初段の
入力側しきい値が高レベル側にずれた場合には、初段の
インバータの出力は入力端子１，２に入力された高速の
入力信号に追従することができず、ＣＭＯＳレベルの高
レベル側にずれる（完全に低レベルまで下がることがで
きずデューティも劣化する）ために、２段目出力はＣＭ
ＯＳレベルの低レベル側にずれ、３段目出力はＣＭＯＳ
レベルの高レベル側にさらにずれることになり、低域通
過フィルタ回路６の出力電圧は電源１２の電圧値の半分
の値より大きくなる。したがってカレントミラー回路５
の出力電流値は定電流回路８の電流値の半分の値より大
きくなるために、差動回路３の出力信号の高レベルの値
と低レベルの値が共に高くなり、高レベルの値と低レベ
ルの値の中心値が、素子変動によるインバータ回路４の
初段のインバータの入力側しきい値とほぼ等しくなる値
まで変動する。すなわち差動回路３の出力の振幅の中心
値がインバータ回路４の初段のインバータの入力側しき
い値とほぼ等しくなる様に帰還がかかるので、初段のイ
ンバータの出力はＣＭＯＳレベルの高レベル，低レベル
の振幅を出力することができるために出力端子１１にも
ＣＭＯＳレベルの高レベル，低レベルの振幅を出力する
ことが可能となる。素子変動によりインバータ回路４の
初段の入力側しきい値が低レベル側にずれた場合も同様
な帰還動作が働き、出力端子１１にはＣＭＯＳレベルの
高レベル，低レベルの振幅を出力することが可能とな
る。本実施例では縦続接続されたダイオード回路の個数
として４個の場合を説明したが、Ｎ（Ｎ≧１）個の場合
でも動作は同じである。この場合、低域通過フィルタ６
の入力に接続する出力を有するインバータは、Ｎ個の縦
続接続されたインバータの初段から数えて奇数番目のイ
ンバータを選ぶ必要がある。奇数番目の中で一番大きな
奇数に相当するインバータを選べば、出力端子１１から
出力される信号のデューティ劣化は最も少なくなる。
【０００８】
【発明の効果】以上説明したように本発明は、入力端子
に接続された差動回路の負荷部に出力端子を２つ有する
カレントミラー回路の出力を接続し、Ｎ個の縦続接続さ
れたインバータ回路の奇数個目のインバータの１つの出
力を低域通過フィルタ回路の入力に接続し、電圧制御電
流源回路の入力を低域通過フィルタ回路の出力に接続
し、その出力をカレントミラー回路の入力に接続するこ
とにより、インバータの素子変動がある場合でも、入力
された高速パルス信号を正常に出力することができる効
果がある。ディジタルＬＳＩで入力される高速のクロッ
ク信号を正常に出力できる入力回路として特に有効であ
る。
に接続された差動回路の負荷部に出力端子を２つ有する
カレントミラー回路の出力を接続し、Ｎ個の縦続接続さ
れたインバータ回路の奇数個目のインバータの１つの出
力を低域通過フィルタ回路の入力に接続し、電圧制御電
流源回路の入力を低域通過フィルタ回路の出力に接続
し、その出力をカレントミラー回路の入力に接続するこ
とにより、インバータの素子変動がある場合でも、入力
された高速パルス信号を正常に出力することができる効
果がある。ディジタルＬＳＩで入力される高速のクロッ
ク信号を正常に出力できる入力回路として特に有効であ
る。
【図１】本発明の一実施例を示す回路図である。
【図２】従来の入力回路を示す回路図である。
１，２ 入力端子 ３ 差動回路 ４ インバータ回路 ５ カレントミラー回路 ６ 低域通過フィルタ ７ 電圧制御電流源回路 ８ 定電流回路 ９，１０ 負荷抵抗 １１ 出力端子 １２ 電源 １３ 地気
Claims (1)
- 【請求項１】 出力端子を２つ有するカレントミラー回
路と、入力端子に正相，逆相のパルス信号を入力し、負
荷として前記カレントミラー回路の２つの出力を接続し
た差動回路と、前記差動回路に一定電流を流す定電流回
路と、前記差動回路の出力に縦続接続されるＮ個（Ｎ≧
１）のインバータ回路と、前記Ｎ個の縦続接続されたイ
ンバータ回路の奇数個目の出力信号を入力する低域通過
フィルタ回路と、前記低域通過フィルタ回路の出力信号
を入力する電圧制御電流源回路とを備え、前記電圧制御
電流源回路の出力を前記カレントミラー回路の入力に接
続することを特徴とする入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4272189A JP2929866B2 (ja) | 1992-10-12 | 1992-10-12 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4272189A JP2929866B2 (ja) | 1992-10-12 | 1992-10-12 | 入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06125260A JPH06125260A (ja) | 1994-05-06 |
| JP2929866B2 true JP2929866B2 (ja) | 1999-08-03 |
Family
ID=17510333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4272189A Expired - Lifetime JP2929866B2 (ja) | 1992-10-12 | 1992-10-12 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2929866B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4666346B2 (ja) | 2004-11-17 | 2011-04-06 | ルネサスエレクトロニクス株式会社 | 電圧比較器 |
-
1992
- 1992-10-12 JP JP4272189A patent/JP2929866B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06125260A (ja) | 1994-05-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990420 |