JPS6083421A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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- JPS6083421A JPS6083421A JP58191535A JP19153583A JPS6083421A JP S6083421 A JPS6083421 A JP S6083421A JP 58191535 A JP58191535 A JP 58191535A JP 19153583 A JP19153583 A JP 19153583A JP S6083421 A JPS6083421 A JP S6083421A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、集積化に適したレベルシフト回路に関するも
のである。
のである。
レベルシフト回路に関しては、従来より第1図に示す如
く、高電圧レベルv2に接続される電流源トランジスタ
MN2.MP2と電流ミラー回路を借成するトランジス
タMP4、電流値を決定するMP4の負荷抵抗R及び、
低電圧信号INを伝達するスイッチとして働くトランジ
スタMN2よりなりGND〜■1間f変動する入力信号
INを、GND〜■2間を変動する出力信号VAとする
方法が知らねでいるが次のような欠点を有している。
く、高電圧レベルv2に接続される電流源トランジスタ
MN2.MP2と電流ミラー回路を借成するトランジス
タMP4、電流値を決定するMP4の負荷抵抗R及び、
低電圧信号INを伝達するスイッチとして働くトランジ
スタMN2よりなりGND〜■1間f変動する入力信号
INを、GND〜■2間を変動する出力信号VAとする
方法が知らねでいるが次のような欠点を有している。
■のレベルシフト部から厘の高電圧出力トランジスタ群
への信号伝達速度は、MP2を流れる電流I R’が、
そのドレインにつながる容量を充電する機構のだめ、■
R′によね決定される。そのため高速化するには工P′
を大きくする必要があるが、)A N 2がオンしたと
きけ工R′が定常的に流れる為消費電流、電力的に限界
値が存在し、高電圧出力が多数存在する集積回路に於て
は、出力数が多くなるほど工R’を小さくしなければな
らず、高速化の限界が存在する。まだ■から璽への伝達
速度の遅れは、1部の相補型トランジスタ群がP型、N
型両者ともオンする時間を長くし、■部による消費電流
の増大をまねく。本発明はかかる欠点を除去したもので
ある。
への信号伝達速度は、MP2を流れる電流I R’が、
そのドレインにつながる容量を充電する機構のだめ、■
R′によね決定される。そのため高速化するには工P′
を大きくする必要があるが、)A N 2がオンしたと
きけ工R′が定常的に流れる為消費電流、電力的に限界
値が存在し、高電圧出力が多数存在する集積回路に於て
は、出力数が多くなるほど工R’を小さくしなければな
らず、高速化の限界が存在する。まだ■から璽への伝達
速度の遅れは、1部の相補型トランジスタ群がP型、N
型両者ともオンする時間を長くし、■部による消費電流
の増大をまねく。本発明はかかる欠点を除去したもので
ある。
本発明け、レベルシフト部、第1図■部分において、M
N2がオンしているときの電流: T、 R’を減少し
、かつ、MN2がオフしVA;V2となるときには、M
P2の電流:工R′を増加させ、高速にVAレベルをG
NDから、■2に転じさせる事ができる。これにより消
費電力を増加窟せず、高速動作限界周波数を向上させ、
多数の出力を集積化でき、集積化による高信頼性、低価
格化、低消費電流化、高速化を生むレベルシフト回路を
提供することにある69下実施例に基づいて本発明の詳
細な説明する。
N2がオンしているときの電流: T、 R’を減少し
、かつ、MN2がオフしVA;V2となるときには、M
P2の電流:工R′を増加させ、高速にVAレベルをG
NDから、■2に転じさせる事ができる。これにより消
費電力を増加窟せず、高速動作限界周波数を向上させ、
多数の出力を集積化でき、集積化による高信頼性、低価
格化、低消費電流化、高速化を生むレベルシフト回路を
提供することにある69下実施例に基づいて本発明の詳
細な説明する。
第2図に本発明を用いたシリアル低電圧入力、パラレル
高電圧出力nビットドライバのクロック図を示す。Sr
は、シリアル・データ入力、nKはシフトレジスタのク
ロック入力、LPはラッチパルス入力、BKけ出力イネ
ーブル信号人力 S。
高電圧出力nビットドライバのクロック図を示す。Sr
は、シリアル・データ入力、nKはシフトレジスタのク
ロック入力、LPはラッチパルス入力、BKけ出力イネ
ーブル信号人力 S。
けシリアルデータ出力で、すべて低電圧信号である。又
4 u nビットシフトレジスタ、5はラッチ回路であ
る。ラッチから出た信号Qを、レベルシフト回路で高電
圧信号VC変換し、バッファ、ドライバ乙により高電圧
出力を得ている。本発明は、このフロック図の電流制御
部1とレベルシフト部2の回路にある。第6図に電流制
御部と1ビツトのレベルシフト部及びバッファ・ドライ
バを示す。
4 u nビットシフトレジスタ、5はラッチ回路であ
る。ラッチから出た信号Qを、レベルシフト回路で高電
圧信号VC変換し、バッファ、ドライバ乙により高電圧
出力を得ている。本発明は、このフロック図の電流制御
部1とレベルシフト部2の回路にある。第6図に電流制
御部と1ビツトのレベルシフト部及びバッファ・ドライ
バを示す。
簡単のため、ラッチ出力Qは、″H’Vペルにあるとす
み。ここで■1け低電圧、V2は高電圧である。
み。ここで■1け低電圧、V2は高電圧である。
BK倍信号/′H“のとき、MP12に流れる電流工M
は、MN12を流れる電流IN2とRf流れる電流工R
との和である。MP12とMP13とは、電流ミラー回
路となっているため、MP13が流せる電流■M3 1M5.=に工M (k:定数) の関係にあるので、 IM3 = k (IN2+IR) である。ところが■はL“のため、MP 13を流れる
電流工M′は、定常的に0である。BK倍信号”H7か
らL″になると。
は、MN12を流れる電流IN2とRf流れる電流工R
との和である。MP12とMP13とは、電流ミラー回
路となっているため、MP13が流せる電流■M3 1M5.=に工M (k:定数) の関係にあるので、 IM3 = k (IN2+IR) である。ところが■はL“のため、MP 13を流れる
電流工M′は、定常的に0である。BK倍信号”H7か
らL″になると。
■ M=IR
■M’=k (IR)
である。この時の消費電流は、第1図に示す従来回路形
式と同じである。一般に、MP13の能力に対し、MN
13.MN14の能力は桁違いに犬きく、バッファ入力
レベルVBは、非常に速く充電されL“となる。そのた
め、相補型バッファトランジスタを通して電源間を流れ
る電流(以下ショート電流と記す)が流れる時間は非常
に蝉く、無視できる量である。BK(6号が”L“から
/I Htになると、 IM= 工R十工N2 工M5=k(工N2+IP) となり、ドレインに接続されている容量CBを充電し、
V B ’f ″)ビにする時間’LH−簡略化すると
、 で表わせる。第1図の回路形式を用いた場合ではv 2
×0 ”LI(= kIR であり、第3図の回路を用いれば、より高速にVBが/
′H“レベルとなり、バッファのショート電流は減少す
る。
式と同じである。一般に、MP13の能力に対し、MN
13.MN14の能力は桁違いに犬きく、バッファ入力
レベルVBは、非常に速く充電されL“となる。そのた
め、相補型バッファトランジスタを通して電源間を流れ
る電流(以下ショート電流と記す)が流れる時間は非常
に蝉く、無視できる量である。BK(6号が”L“から
/I Htになると、 IM= 工R十工N2 工M5=k(工N2+IP) となり、ドレインに接続されている容量CBを充電し、
V B ’f ″)ビにする時間’LH−簡略化すると
、 で表わせる。第1図の回路形式を用いた場合ではv 2
×0 ”LI(= kIR であり、第3図の回路を用いれば、より高速にVBが/
′H“レベルとなり、バッファのショート電流は減少す
る。
出力端子数が増加すれば、電流制御で消費される電流は
無視しつるので、レベルシフ)DOO40消費される電
流は従来と同一視でき、ヌ、BK大入力らDO出力まで
の伝達時間は確実に減少する。
無視しつるので、レベルシフ)DOO40消費される電
流は従来と同一視でき、ヌ、BK大入力らDO出力まで
の伝達時間は確実に減少する。
さらに、バッファ・ドライバのショート雷、′流も減少
するので、消費電流的にも、伝達時間においてもより高
速化ができる。
するので、消費電流的にも、伝達時間においてもより高
速化ができる。
本i1 明u、レベルシフトに際し、消費電流を減少で
き、動作速度を高速化でき、電、力的にも、伝達時間的
にも、出力の高速動作限界周波数を向上させることがで
きる。又、1ビット当りのレベルシフト回路が2トラン
ジスタですみ、集積化に適し、集積化による高信頼性、
低価格化できるなどすぐれた効果を有する。
き、動作速度を高速化でき、電、力的にも、伝達時間的
にも、出力の高速動作限界周波数を向上させることがで
きる。又、1ビット当りのレベルシフト回路が2トラン
ジスタですみ、集積化に適し、集積化による高信頼性、
低価格化できるなどすぐれた効果を有する。
また本発明で、第6図のMN14を取り去った形式ある
いは、一般に電流ミラー回路を用いたレベルシフト回路
、バイポーラトランジスタを用いた形式でも可能である
。
いは、一般に電流ミラー回路を用いたレベルシフト回路
、バイポーラトランジスタを用いた形式でも可能である
。
第1図は、レベルシフト回路従来例。
第2図は、本発明を用いた回路のフロック図。
第3図は、本発明のレベルシフト回路O以 十
出願人 株式会社 諏訪精工舎
代理人 弁理士 最土 務
11図
第2図
K
Claims (1)
- 高電圧レベルに接続され電流源として動作するトランジ
スタ、その電流源と直列に接続されスイッチとして働く
グランドをソースとしたトランジスタ、該電流源の電流
値を制御する電流ミラー回路用ダイオード接続トランジ
スタ及びそのダイオード接続トランジスタに接続し、基
準電流を作るための負荷抵抗を用いたレベルシフト回路
に於て低電圧入力信号レベルにより該負荷抵抗を変動さ
せ、該電流源の電流能力を変動させることを特徴とする
レベルシフト回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58191535A JPS6083421A (ja) | 1983-10-13 | 1983-10-13 | レベルシフト回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58191535A JPS6083421A (ja) | 1983-10-13 | 1983-10-13 | レベルシフト回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6083421A true JPS6083421A (ja) | 1985-05-11 |
Family
ID=16276278
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58191535A Pending JPS6083421A (ja) | 1983-10-13 | 1983-10-13 | レベルシフト回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6083421A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4656372A (en) * | 1985-11-25 | 1987-04-07 | Ncr Corporation | CMOS to ECL interface circuit |
JPH01258269A (ja) * | 1988-04-07 | 1989-10-16 | Rohm Co Ltd | Fm記録回路及びfm再生回路 |
JPH028230U (ja) * | 1988-06-29 | 1990-01-19 | ||
EP0555075A2 (en) * | 1992-02-04 | 1993-08-11 | Motorola, Inc. | Low power level converter |
KR970703650A (ko) * | 1995-04-10 | 1997-07-03 | 레벨-천이 회로와 이러한 레벨-천이 회로를 포함하는 하이-사이드 드라이버(Level-shifting circuit and high-side driver including such a level-shifting circuit) | |
JPH10293995A (ja) * | 1998-03-30 | 1998-11-04 | Hitachi Ltd | 半導体記憶装置 |
US6356119B2 (en) | 1992-04-14 | 2002-03-12 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
US6404239B1 (en) | 1992-04-14 | 2002-06-11 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
JP2017169029A (ja) * | 2016-03-16 | 2017-09-21 | ローム株式会社 | レベルシフト回路、電子機器および集積回路 |
-
1983
- 1983-10-13 JP JP58191535A patent/JPS6083421A/ja active Pending
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US6504402B2 (en) | 1992-04-14 | 2003-01-07 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
US6356119B2 (en) | 1992-04-14 | 2002-03-12 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
US6404239B1 (en) | 1992-04-14 | 2002-06-11 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
US6696865B2 (en) | 1992-04-14 | 2004-02-24 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
US6970019B2 (en) | 1992-04-14 | 2005-11-29 | Masashi Horiguchi | Semiconductor integrated circuit device having power reduction mechanism |
US7312640B2 (en) | 1992-04-14 | 2007-12-25 | Renesas Technology Corp. | Semiconductor integrated circuit device having power reduction mechanism |
US7750668B2 (en) | 1992-04-14 | 2010-07-06 | Renesas Technology Corp. | Semiconductor integrated circuit device having power reduction mechanism |
KR970703650A (ko) * | 1995-04-10 | 1997-07-03 | 레벨-천이 회로와 이러한 레벨-천이 회로를 포함하는 하이-사이드 드라이버(Level-shifting circuit and high-side driver including such a level-shifting circuit) | |
JPH10293995A (ja) * | 1998-03-30 | 1998-11-04 | Hitachi Ltd | 半導体記憶装置 |
JP2017169029A (ja) * | 2016-03-16 | 2017-09-21 | ローム株式会社 | レベルシフト回路、電子機器および集積回路 |
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