JPH07202646A

JPH07202646A - 電圧制御発振回路

Info

Publication number: JPH07202646A
Application number: JP5334970A
Authority: JP
Inventors: Koji Okada; 浩司岡田
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1993-12-28
Filing date: 1993-12-28
Publication date: 1995-08-04

Abstract

(57)【要約】【目的】低い駆動電圧で安定に発振できるとともに、そ
の発振周波数の範囲を広くすることができる電圧制御発
振回路を提供する。【構成】電圧制御発振回路にはＣＭＯＳ構造のインバー
タ回路１とトランスミッションゲート２とが設けられて
いる。インバータ回路１は奇数段設けられ縦列接続され
ている。各インバータ回路１は高電位側電源Ｖccと低電
位側電源Ｖss間に接続され動作する。各インバータ回路
１間にはトランスミッションゲート２が挿入接続されて
いる。各トランスミッションゲート２の一対のゲート端
子には一対の周波数制御電圧Ｖ１，Ｖ２が印加され、そ
の一対の周波数制御電圧Ｖ１，Ｖ２に応じたオン抵抗に
より各インバータ回路１の入力を遅延させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電圧制御発振回路に係
り、詳しくはＰＬＬ（Phase Locked Loop ）回路等に用
いられる電圧制御発振回路に関するものである。

【０００２】近年、ＰＬＬ回路は様々な分野で利用され
るようになり、ＩＣ化が進められている。一方、ＩＣの
高集積化が進むにつれて、低駆動電圧化及び低消費電力
化が要求されている。そのため、ＰＬＬ回路に用いられ
るＶＣＯにも低駆動電圧化、低消費電力化が望まれてい
る。

【０００３】

【従来の技術】図１０は従来の電圧制御発振回路を示す
回路図である。電圧制御発振回路（ＶＣＯ:Voltage Con
trolled Oscillator）５０は縦列接続された３段（奇数
段）のインバータ回路ＩＮＶ１〜ＩＮＶ３とＰチャネル
ＭＯＳトランジスタＴＰ１〜ＴＰ３及びＮチャネルＭＯ
ＳトランジスタＴＮ１〜ＴＮ３とから構成されている。

【０００４】インバータ回路ＩＮＶ１〜ＩＮＶ３はＣＭ
ＯＳ構造のインバータ回路であって、各インバータ回路
ＩＮＶ１〜ＩＮＶ３と高電位側電源Ｖcc間にはＰチャネ
ルＭＯＳトランジスタＴＰ１〜ＴＰ３がそれぞれ接続さ
れている。また、各インバータ回路ＩＮＶ１〜ＩＮＶ３
と低電位側電源Ｖss間にはＮチャネルＭＯＳトランジス
タＴＮ１〜ＴＮ３がそれぞれ接続されている。

【０００５】ＰチャネルＭＯＳトランジスタＴＰ１〜Ｔ
Ｐ３のゲート端子には周波数制御電圧Ｖ１が印加され、
ＮチャネルＭＯＳトランジスタＴＮ１〜ＴＮ３のゲート
端子には周波数制御電圧Ｖ２が印加される。そして、Ｐ
チャネルＭＯＳトランジスタＴＰ１〜ＴＰ３及びＮチャ
ネルＭＯＳトランジスタＴＮ１〜ＴＮ３は周波数制御電
圧Ｖ１，Ｖ２に応じたオン抵抗となる。その結果、イン
バータ回路ＩＮＶ１〜ＩＮＶ３には周波数制御電圧Ｖ
１，Ｖ２に応じた電圧、即ち駆動電圧Ｖ_INVが印加され
る。インバータ回路ＩＮＶ１〜ＩＮＶ３は印加される駆
動電圧Ｖ_INVに基づいて駆動し、出力端子５１から信号
ＳＧが出力される。

【０００６】一般に、ＶＣＯ５０から出力される信号Ｓ
Ｇの発振周波数ｆは、ｆ＝１／（ｎ・（ｔ_UP＋ｔ_DN））で表される。ここで、ｎはインバータ回路の段数であ
る。また、図１１に示すように、ｔ_UPはインバータ回路
の入力がＬレベルに変化した際に出力がＨレベルにスイ
ッチする遅延時間であって、ｔ_DNはその反対に入力がＨ
レベルに変化した際に出力がＬレベルにスイッチする遅
延時間である。

【０００７】そして、この両遅延時間ｔ_UP，ｔ_DNはイン
バータ回路ＩＮＶ１〜ＩＮＶ３に印加される駆動電圧Ｖ
_INVに基づいて変化する。即ち、駆動電圧Ｖ_INVが高い
と遅延時間ｔ_UP，ｔ_DNは短くなり発振周波数ｆは高くな
る。一方、駆動電圧Ｖ_INVが低いと遅延時間ｔ_UP，ｔ_DN
は長くなり発振周波数ｆは低くなる。

【０００８】このインバータ回路ＩＮＶ１〜ＩＮＶ３の
駆動電圧Ｖ_INVは周波数制御電圧Ｖ１，Ｖ２によって変
化する。そして、駆動電圧Ｖ_INVが変化する幅は周波数
制御電圧Ｖ１，Ｖ２を変化させる幅に対応している。従
って、発振周波数ｆは周波数制御電圧Ｖ１，Ｖ２によっ
て決定される。また、発振周波数ｆの可変幅は周波数制
御電圧Ｖ１，Ｖ２を変化させる電圧幅、即ちインバータ
回路ＩＮＶ１〜ＩＮＶ３の駆動電圧Ｖ_INVが変化する幅
に対応している。

【０００９】

【発明が解決しようとする課題】ところで、ＶＣＯ５０
の消費電力を抑えるために、高電位側電源Ｖccの電圧を
低下（５Ｖから３．３Ｖ又は３Ｖ）させる要望がある。
しかしながら、高電位側電源Ｖccの電圧を低くすると、
インバータ回路ＩＮＶ１〜ＩＮＶ３に印加される駆動電
圧Ｖ_INVは更に低くなる。この状態で発振周波数ｆを大
きく変更するために周波数制御電圧Ｖ１，Ｖ２を変化さ
せると、インバータ回路ＩＮＶ１〜ＩＮＶ３に印加され
る駆動電圧Ｖ_INVが大きく変化する。その結果、駆動電
圧Ｖ_INVがあまりに低くなると、インバータ回路ＩＮＶ
１〜ＩＮＶ３自体が動作することができなくなってしま
う場合がある。従って、駆動電圧Ｖ_INVを変化させる幅
は狭くなり、発振周波数ｆの可変幅が減少してしまうと
いう問題があった。

【００１０】一方、ＶＣＯ５０の消費電力を抑えるため
に、インバータ回路ＩＮＶ１〜ＩＮＶ３を消費電流が小
さくなるように形成して低い駆動電圧Ｖ_INVで動作でき
るようにする方法がある。この場合、駆動電圧Ｖ_INVが
低いのでインバータ回路ＩＮＶ１〜ＩＮＶ３の遅延時間
ｔ_UP，ｔ_DNは長くなり、ＶＣＯ５０の発振周波数ｆは低
くなる。

【００１１】このインバータ回路ＩＮＶ１〜ＩＮＶ３を
用いてＶＣＯ５０を高い発振周波数ｆで発振させようと
すると、インバータ回路ＩＮＶ１〜ＩＮＶ３の駆動電圧
Ｖ_IN _Vを大きくする必要がある。すると、各ＭＯＳトラ
ンジスタＴＰ１〜ＴＰ３及びＴＮ１〜ＴＮ３のソース−
ドレイン端子間の電圧は小さくしなければならない。そ
の結果、各ＭＯＳトランジスタＴＰ１〜ＴＰ３及びＴＮ
１〜ＴＮ３は安定して動作しなくなり、ＶＣＯ５０の発
振が不安定になったり、又は発振できなくなるという問
題があった。

【００１２】また、インバータ回路ＩＮＶ１〜ＩＮＶ３
の設計を変更しようとすると、その変更に対応して各Ｍ
ＯＳトランジスタＴＰ１〜ＴＰ３及びＴＮ１〜ＴＮ３を
設計しなければならず、ＶＣＯ５０の設計が面倒である
という問題があった。

【００１３】本発明は上記問題点を解決するためになさ
れたものであって、その目的は低い駆動電圧で安定に発
振できるとともに、その発振周波数の範囲を広くするこ
とができる電圧制御発振回路を提供することにある。

【００１４】

【課題を解決するための手段】図１は本発明の原理説明
図である。電圧制御発振回路にはＣＭＯＳ構造のインバ
ータ回路１とトランスミッションゲート２とが設けられ
ている。インバータ回路１は奇数段設けられ縦列接続さ
れている。各インバータ回路１は高電位側電源Ｖccと低
電位側電源Ｖss間に接続され動作する。各インバータ回
路１間にはトランスミッションゲート２が挿入接続され
ている。各トランスミッションゲート２の一対のゲート
端子には一対の周波数制御電圧Ｖ１，Ｖ２が印加され、
その一対の周波数制御電圧Ｖ１，Ｖ２に応じたオン抵抗
により各インバータ回路１の入力を遅延させる。

【００１５】

【作用】従って、本発明によれば、各インバータ回路１
は高電位側電源Ｖccと低電位側電源Ｖss間の電圧で動作
するので、周波数制御電圧Ｖ１，Ｖ２に関わらず安定に
発振することができる。また、電圧制御発振回路の発振
周波数はトランスミッションゲート２のゲート端子に印
加される一対の周波数制御電圧Ｖ１，Ｖ２のみにより可
変されるので、その発振周波数の範囲を広くすることが
できる。

【００１６】

【実施例】

（第一実施例）以下、本発明を具体化した電圧制御発振
回路の第一実施例を図２に従って説明する。

【００１７】図２は電圧制御発振回路を示す。電圧制御
発振回路（以下、ＶＣＯという）１０はバイアス回路部
１１とリングオシレータ部１２とから構成されている。
バイアス回路部１１にはＮチャネルＭＯＳトランジスタ
Ｔ１〜Ｔ５が設けられている。ＮチャネルＭＯＳトラン
ジスタＴ１のゲート端子には入力電圧Ｖinが印加され、
ドレイン端子はＮチャネルＭＯＳトランジスタＴ２を介
して高電位側電源Ｖccに接続されている。また、Ｎチャ
ネルＭＯＳトランジスタＴ１のソース端子はＮチャネル
ＭＯＳトランジスタＴ３を介して低電位側電源Ｖss（高
電位側電源Ｖccに対して低電源電圧であって、本実施例
ではゼロボルト）に接続されている。

【００１８】ＮチャネルＭＯＳトランジスタＴ３のゲー
ト端子は高電位側電源Ｖccに接続されている。Ｎチャネ
ルＭＯＳトランジスタＴ１，Ｔ３間にはＮチャネルＭＯ
ＳトランジスタＴ４のソース端子が接続されている。Ｎ
チャネルＭＯＳトランジスタＴ４のドレイン端子はＮチ
ャネルＭＯＳトランジスタＴ５を介して高電位側電源Ｖ
ccに接続され、ゲート端子はＮチャネルＭＯＳトランジ
スタＴ１，Ｔ２間に接続されている。

【００１９】ＮチャネルＭＯＳトランジスタＴ２はその
ソース端子とゲート端子とが互いに接続されている。
又、ＮチャネルＭＯＳトランジスタＴ５はそのソース端
子とゲート端子とが互いに接続されている。

【００２０】ＮチャネルＭＯＳトランジスタＴ１，Ｔ２
間のノード１３とＮチャネルＭＯＳトランジスタＴ４，
Ｔ５間のノード１４はリングオシレータ部１２に接続さ
れている。

【００２１】バイアス回路部１１の入力電圧ＶinはＮチ
ャネルＭＯＳトランジスタＴ１のゲート端子に入力され
る。すると、ＮチャネルＭＯＳトランジスタＴ１はオン
となる。そして、ノード１３の周波数制御電圧Ｖ１は高
電位側電源Ｖccと低電位側電源Ｖss間の電圧をＮチャネ
ルＭＯＳトランジスタＴ２，Ｔ１，Ｔ３のオン抵抗で分
圧した電圧となる。そして、ＮチャネルＭＯＳトランジ
スタＴ１のオン抵抗は入力電圧Ｖinに応じた値となる。

【００２２】ノード１３の周波数制御電圧Ｖ１はＮチャ
ネルＭＯＳトランジスタＴ４のゲート端子に入力され
る。すると、ＮチャネルＭＯＳトランジスタＴ４はオン
となる。そして、ノード１４の周波数制御電圧Ｖ２は高
電位側電源Ｖccと低電位側電源Ｖss間の電圧をＮチャネ
ルＭＯＳトランジスタＴ５，Ｔ４，Ｔ３のオン抵抗で分
圧した電圧となる。そして、ＮチャネルＭＯＳトランジ
スタＴ４のオン抵抗は周波数制御電圧Ｖ１に応じた値と
なる。

【００２３】従って、周波数制御電圧Ｖ１，Ｖ２は高電
位側電源Ｖccと低電位側電源Ｖss間の電圧の相補電圧で
あって、その電圧は入力電圧Ｖinに対応している。そし
て、ノード１３，１４の周波数制御電圧Ｖ１，Ｖ２はリ
ングオシレータ部１２に出力される。

【００２４】リングオシレータ部１２はインバータ回路
ＩＮＶ１〜ＩＮＶ３とトランスミッションゲートＧ１〜
Ｇ３とから構成されている。インバータ回路ＩＮＶ１〜
ＩＮＶ３は、奇数段（本実施例では３段）設けられ、縦
列接続されている。各インバータ回路ＩＮＶ１〜ＩＮＶ
３は同一に形成され、電気的特性は同じになっている。
インバータ回路ＩＮＶ１〜ＩＮＶ３は、それぞれＰチャ
ネルＭＯＳトランジスタＴａ１〜Ｔａ３及びＮチャネル
ＭＯＳトランジスタＴｂ１〜Ｔｂ３で構成されている。
インバータ回路ＩＮＶ１〜ＩＮＶ３のＰチャネルＭＯＳ
トランジスタＴａ１〜Ｔａ３のソースは高電位側電源Ｖ
ccに接続され、ＮチャネルＭＯＳトランジスタＴｂ１〜
Ｔｂ３のソースは低電位側電源Ｖssに接続されている。
従って、各インバータ回路ＩＮＶ１〜ＩＮＶ３の駆動電
圧Ｖ_INVは高電位側電源Ｖccと低電位側電源Ｖss間の電
圧（本実施例では低電位側電源Ｖssはゼロボルトである
ので、駆動電圧Ｖ_INVは高電位側電源Ｖccの電圧）とな
る。

【００２５】各インバータ回路ＩＮＶ１〜ＩＮＶ３の間
にはトランスミッションゲートＧ１〜Ｇ３が挿入接続さ
れている。各トランスミッションゲートＧ１〜Ｇ３は同
一に形成され、電気的特性は同じになっている。各トラ
ンスミッションゲートＧ１〜Ｇ３を構成するＰチャネル
ＭＯＳトランジスタのゲート端子は前記ノード１３に接
続され、周波数制御電圧Ｖ１が印加される。一方、各ト
ランスミッションゲートＧ１〜Ｇ３を構成するＮチャネ
ルＭＯＳトランジスタのゲート端子はノード１４に接続
され、周波数制御電圧Ｖ２が印加される。すると、各ト
ランスミッションゲートＧ１〜Ｇ３は周波数制御電圧Ｖ
１，Ｖ２に応じたオン抵抗となる。

【００２６】一方、各インバータ回路ＩＮＶ１〜ＩＮＶ
３の入力端子には入力容量Ｃが存在する。そして、各ト
ランスミッションゲートＧ１〜Ｇ３のオン抵抗Ｒとイン
バータ回路ＩＮＶ１〜ＩＮＶ３の入力容量Ｃとが積分回
路を構成する。この積分回路は、インバータ回路ＩＮＶ
１〜ＩＮＶ３の入力をオン抵抗Ｒと入力容量Ｃとで決ま
る時定数τ（＝Ｃ・Ｒ）により遅延させる。従って、各
段のインバータ回路では、インバータ回路固有の遅延時
間に積分回路の時定数τによる遅延時間が加わることに
なる。

【００２７】従って、各インバータ回路ＩＮＶ１〜ＩＮ
Ｖ３の入力がＬレベルに変化したときに出力がＨレベル
にスイッチする遅延時間は、各インバータ回路ＩＮＶ１
〜ＩＮＶ３の遅延時間ｔ_UPと積分回路の時定数τを加え
た時間（＝ｔ_UP＋τ）となる。また、各インバータ回路
ＩＮＶ１〜ＩＮＶ３の入力がＨレベルに変化したときに
出力がＬレベルにスイッチする遅延時間は、各インバー
タ回路ＩＮＶ１〜ＩＮＶ３の遅延時間ｔ_DNと積分回路の
時定数τを加えた時間（＝ｔ_DN＋τ）となる。

【００２８】そして、インバータ回路ＩＮＶ１〜ＩＮＶ
３の段数をｎ（本実施例では３）とすると、ＶＣＯ１０
の発振周波数ｆは、ｆ＝１／（ｎ・（ｔ_UP＋ｔ_DN＋２τ））となる。

【００２９】次に上記のように構成された電圧制御発振
回路の作用を説明する。バイアス回路部１１は入力電圧
Ｖinを入力すると、ノード１３，１４の電圧、即ち、周
波数制御電圧Ｖ１，Ｖ２は入力電圧Ｖinに応じた電圧と
なる。この周波数制御電圧Ｖ１，Ｖ２はトランスミッシ
ョンゲートＧ１〜Ｇ３の各ゲート端子に入力される。

【００３０】各トランスミッションゲートＧ１〜Ｇ３は
周波数制御電圧Ｖ１，Ｖ２を入力すると、その入力電圧
Ｖinに応じてオンとなり、オン抵抗Ｒとなる。このオン
抵抗Ｒと各インバータ回路ＩＮＶ１〜ＩＮＶ３の入力容
量Ｃとにより積分回路が構成され、その積分回路により
各インバータ回路ＩＮＶ１〜ＩＮＶ３の入力が遅延され
る。

【００３１】そして、リングオシレータ部１２は各イン
バータ回路ＩＮＶ１〜ＩＮＶ３固有の遅延時間と、各ト
ランスミッションゲートＧ１〜Ｇ３のオン抵抗Ｒと各イ
ンバータ回路ＩＮＶ１〜ＩＮＶ３の入力容量Ｃとにより
構成される積分回路の時定数τとによりＶＣＯ１０が発
振周波数ｆで発振することになる。

【００３２】この時、各インバータ回路ＩＮＶ１〜ＩＮ
Ｖ３は高電位側電源Ｖccと低電位側電源Ｖss間に接続さ
れている。即ち、各インバータ回路ＩＮＶ１〜ＩＮＶ３
の駆動電圧Ｖ_INVは高電位側電源Ｖccと低電位側電源Ｖ
ss間の電圧となる。

【００３３】今、ＶＣＯ１０の発振周波数ｆを変更する
ために、入力電圧Ｖinを２ボルト可変するとする。先
ず、高電位側電源Ｖccの電圧が５ボルトの時について説
明する。この高電位側電源Ｖccはインバータ回路ＩＮＶ
１〜ＩＮＶ３に印加され、インバータ回路ＩＮＶ１〜Ｉ
ＮＶ３の駆動電圧Ｖ_INVとなる。この時、インバータ回
路ＩＮＶ１〜ＩＮＶ３は印加される駆動電圧Ｖ_INVによ
り安定に動作する。

【００３４】一方、バイアス回路部１１には高電位側電
源Ｖccが５ボルトで印加されている。そして、入力電圧
Ｖinを２ボルト可変、例えば１．５ボルトから３．５ボ
ルトに変更する。すると、周波数制御電圧Ｖ１は３．５
ボルトから１．５ボルトに変化し、周波数制御電圧Ｖ２
は１．５ボルトから３．５ボルトに変化する。この両周
波数制御電圧Ｖ１，Ｖ２は各トランスミッションゲート
Ｇ１〜Ｇ３のゲート端子に印加される。

【００３５】すると、トランスミッションゲートＧ１〜
Ｇ３は入力した周波数制御電圧Ｖ１，Ｖ２に基づいてオ
ン抵抗が変化する。そして、各トランスミッションゲー
トＧ１〜Ｇ３と各インバータ回路ＩＮＶ１〜ＩＮＶ３の
入力容量とによる積分回路の時定数τが変化する。その
結果、ＶＣＯ１０の発振周波数ｆは入力電圧Ｖinが変化
した２ボルトに対応する発振周波数に可変されることに
なる。

【００３６】次に、低消費電力化のために高電位側電源
Ｖccを例えば３．３ボルトにしたとする。このとき、各
インバータ回路ＩＮＶ１〜ＩＮＶ３には駆動電圧Ｖ_INV
として３．３ボルトが印加される。この時、各インバー
タ回路ＩＮＶ１〜ＩＮＶ３は印加される駆動電圧Ｖ_INV
により安定に動作する。

【００３７】一方、バイアス回路部１１には高電位側電
源Ｖccが３．３ボルトで印加されている。そして、入力
電圧Ｖinを２ボルト可変するために０．５ボルトから
２．５ボルトに変更する。すると、周波数制御電圧Ｖ１
は２．５ボルトから０．５ボルトに変化し、周波数制御
電圧Ｖ２は０．５ボルトから２．５ボルトに変化する。
この両周波数制御電圧Ｖ１，Ｖ２は各トランスミッショ
ンゲートＧ１〜Ｇ３のゲート端子に印加される。

【００３８】すると、トランスミッションゲートＧ１〜
Ｇ３は入力した周波数制御電圧Ｖ１，Ｖ２に基づいてオ
ン抵抗が変化する。そして、各トランスミッションゲー
トＧ１〜Ｇ３と各インバータ回路ＩＮＶ１〜ＩＮＶ３の
入力容量とによる積分回路の時定数τが変化する。その
結果、ＶＣＯ１０の発振周波数ｆは入力電圧Ｖinが変化
した２ボルトに対応する発振周波数に可変されることに
なる。

【００３９】このように、本実施例では、奇数段のイン
バータ回路ＩＮＶ１〜ＩＮＶ３を縦列接続するととも
に、高電位側電源Ｖccと低電位側電源Ｖss間に接続して
インバータ回路ＩＮＶ１〜ＩＮＶ３の駆動電圧Ｖ_INVを
供給する。各インバータ回路ＩＮＶ１〜ＩＮＶ３の間に
はトランスミッションゲートＧ１〜Ｇ３を挿入接続し、
各トランスミッションゲートＧ１〜Ｇ３のゲート端子に
入力電圧Ｖinにより生成され相補電圧となる周波数制御
電圧Ｖ１，Ｖ２を入力する。

【００４０】そして、周波数制御電圧Ｖ１，Ｖ２に基づ
いたトランスミッションゲートＧ１〜Ｇ３のオン抵抗と
各インバータ回路ＩＮＶ１〜ＩＮＶ３の入力容量とによ
り積分回路を構成し、その積分回路により各インバータ
回路ＩＮＶ１〜ＩＮＶ３の入力を遅延させてＶＣＯ１０
の発振周波数ｆを変更するようにした。

【００４１】従って、各インバータ回路ＩＮＶ１〜ＩＮ
Ｖ３の駆動電圧Ｖ_INVである高電位側電源Ｖccを低電圧
化してもその電圧は入力電圧Ｖinに対して変化しないの
で、各インバータ回路ＩＮＶ１〜ＩＮＶ３は安定に動作
することができる。また、低電圧化しても入力電圧Ｖin
を変更する幅は高電位側電源Ｖccと低電位側電源Ｖss間
の電圧のみにより決定されるので、ＶＣＯ１０の発振周
波数ｆの可変幅が減少するのを抑えることができる。

【００４２】更に、各インバータ回路ＩＮＶ１〜ＩＮＶ
３と各トランスミッションゲートＧ１〜Ｇ３はそれぞれ
独立してその電気的特性を設計することができるので、
設計の自由度を上げることができる。（第二実施例）以下、本発明を具体化した第二実施例を
図３〜図５に従って説明する。

【００４３】尚、説明の便宜上、図２と同様の構成につ
いては同一の符号を付してその説明を一部省略する。図
３は本実施例の原理説明図である。

【００４４】リングオシレータ部１２には５段（奇数
段）のインバータ回路ＩＮＶ１〜ＩＮＶ５とトランスミ
ッションゲートＧ１〜Ｇ５と排他的論理和回路（以下、
ＥＸＯＲ回路という）２１とが設けらている。インバー
タ回路ＩＮＶ１〜ＩＮＶ５は縦列接続され、各インバー
タ回路ＩＮＶ１〜ＩＮＶ５間にはトランスミッションゲ
ートＧ１〜Ｇ５がそれぞれ挿入接続されている。

【００４５】各インバータ回路ＩＮＶ１〜ＩＮＶ５の出
力端子とトランスミッションゲートＧ１〜Ｇ５間にはＥ
ＸＯＲ回路２１の入力がそれぞれ接続されている。ＥＸ
ＯＲ回路２１は５入力の排他的論理和素子であって、入
力のうちＨレベルとなる入力が奇数個ある場合に出力が
Ｌレベルとなるようになっている。そして、ＥＸＯＲ回
路２１から出力信号ＳＧ２が出力される。

【００４６】リングオシレータ部１２は、前記実施例と
同様に入力した周波数制御電圧Ｖ１，Ｖ２に基づいて発
振周波数ｆで発振する。この時の各インバータ回路ＩＮ
Ｖ１〜ＩＮＶ５の出力はＥＸＯＲ回路２１に入力され
る。すると、ＥＸＯＲ回路２１は各インバータ回路ＩＮ
Ｖ１〜ＩＮＶ５の入力のうち、Ｈレベルとなる入力が奇
数個ある場合に出力をＬレベルにする。従って、図４に
示すように、各インバータ回路ＩＮＶ１〜ＩＮＶ５の出
力のうち、何れか１つのレベルが変化すると、その変化
に基づいて出力がＬレベルからＨレベル、又はＨレベル
からＬレベルに変化する。即ち、ＥＸＯＲ回路２１の出
力ＳＧ２の周波数は各インバータ回路ＩＮＶ１〜ＩＮＶ
５の周波数の５倍となる。

【００４７】尚、図５は本実施例を具体化した電圧制御
発振回路の回路図であって、各インバータ回路ＩＮＶ１
〜ＩＮＶ５の出力とＥＸＯＲ回路２１の入力との間には
インバータ回路２２〜２６が挿入接続されている。従っ
て、ＥＸＯＲ回路２１には各インバータ回路ＩＮＶ１〜
ＩＮＶ５の出力がインバータ回路２２〜２６によってそ
れぞれ反転されて入力される。インバータ回路２２〜２
６はＥＸＯＲ回路２１の入力負荷を同一にして生成した
出力信号ＳＧ２のパルス幅を等しくするために設けられ
ている。

【００４８】次に上記のように構成された電圧制御発振
回路の作用を説明する。各トランスミッションゲートＧ
１〜Ｇ５はそのゲート端子に周波数制御電圧Ｖ１，Ｖ２
を入力すると、その電圧に応じたオン抵抗となる。この
オン抵抗と各インバータ回路ＩＮＶ１〜ＩＮＶ５の入力
容量とにより構成される積分回路と、各インバータ回路
ＩＮＶ１〜ＩＮＶ５固有の遅延時間ｔ_UP，ｔ_DNとにより
決定される発振周波数ｆでリングオシレータ部１２が発
振する。

【００４９】この発振した各インバータ回路ＩＮＶ１〜
ＩＮＶ５の出力はＥＸＯＲ回路２１に入力される。そし
て、ＥＸＯＲ回路２１により５倍の発振周波数となる出
力信号ＳＧ２が出力される。

【００５０】一方、出力信号ＳＧ２の発振周波数ｆ２を
リングオシレータ部１２のみの場合の発振周波数ｆと同
じ発振周波数にしようとすると、各インバータ回路ＩＮ
Ｖ１〜ＩＮＶ５の出力の周波数はｆ２の５分の１でよい
ことになる。即ち、各トランスミッションゲートＧ１〜
Ｇ５と各インバータ回路ＩＮＶ１〜ＩＮＶ５の遅延時間
はリングオシレータ部１２のみのＶＣＯの遅延時間の５
倍長いことになる。従って、各インバータ回路ＩＮＶ１
〜ＩＮＶ５の電流は１／５となるので、ＶＣＯ１０の消
費電力を抑えることができる。

【００５１】このように、本実施例では、奇数段のイン
バータ回路ＩＮＶ１〜ＩＮＶ５を縦列接続するととも
に、高電位側電源Ｖccと低電位側電源Ｖss間に接続して
インバータ回路ＩＮＶ１〜ＩＮＶ５の駆動電圧Ｖ_INVを
供給する。各インバータ回路ＩＮＶ１〜ＩＮＶ５の間に
はトランスミッションゲートＧ１〜Ｇ５を挿入接続し、
各トランスミッションゲートＧ１〜Ｇ５のゲート端子に
は周波数制御電圧Ｖ１，Ｖ２を入力する。

【００５２】そして、周波数制御電圧Ｖ１，Ｖ２に基づ
いたトランスミッションゲートＧ１〜Ｇ５のオン抵抗と
各インバータ回路ＩＮＶ１〜ＩＮＶ５の入力容量とによ
り積分回路を構成し、その積分回路により各インバータ
回路ＩＮＶ１〜ＩＮＶ５の入力を遅延させて発振させ
る。各インバータ回路ＩＮＶ１〜ＩＮＶ５の出力をＥＸ
ＯＲ回路２１に入力し、そのＥＸＯＲ回路２１によりリ
ングオシレータ部１２の５倍の周波数でＶＣＯ１０の発
振周波数ｆ２を発振させるようにした。

【００５３】従って、第一実施例の効果に加えて、各イ
ンバータ回路ＩＮＶ１〜ＩＮＶ５の駆動電圧Ｖ_INVと各
トランスミッションゲートＧ１〜Ｇ５に入力する周波数
制御電圧Ｖ１，Ｖ２との電圧を変更することなく容易に
高い周波数の出力信号ＳＧ２を得ることができる。

【００５４】また、出力信号ＳＧ２の周波数をリングオ
シレータ部１２のみの場合の周波数にすると、各インバ
ータ回路ＩＮＶ１〜ＩＮＶ５に流れる電流を１／５にす
ることができるので、ＶＣＯ１０の消費電力を抑えるこ
とができる。

【００５５】更に、各インバータ回路ＩＮＶ１〜ＩＮＶ
５、トランスミッションゲートＧ１〜Ｇ５及びＥＸＯＲ
回路２１はそれぞれ独立して設計することができるの
で、設計の自由度が高くなる。

【００５６】なお、本発明は上記実施例に限定されるも
のではなく、例えば、図６に示すように、トランスミッ
ションゲートＧ１〜Ｇ３とインバータ回路ＩＮＶ１〜Ｉ
ＮＶ３の間に抵抗とコンデンサからなる積分回路３１〜
３３をそれぞれ挿入接続して実施してもよい。このと
き、積分回路３１〜３３を挿入接続することにより各イ
ンバータ回路ＩＮＶ１〜ＩＮＶ３の遅延時間を長くする
ことができ、インバータ回路ＩＮＶ１〜ＩＮＶ３の駆動
電圧Ｖ_INVを高くすることなくＶＣＯ１０の発振周波数
ｆを容易に変更することができる。

【００５７】また、図７に示すように、トランスミッシ
ョンゲートＧ１〜Ｇ３とインバータ回路ＩＮＶ１〜ＩＮ
Ｖ３の間に抵抗３４〜３６をそれぞれ挿入接続して実施
してもよい。このとき、トランスミッションゲートＧ１
〜Ｇ３と抵抗３４〜３６及び各インバータ回路ＩＮＶ１
〜ＩＮＶ３の入力容量により積分回路を構成する。この
積分回路の時低数τ２は、トランスミッションゲートＧ
１〜Ｇ３のオン抵抗をＲ、挿入された抵抗３４〜３６の
抵抗値をＲ１，各インバータ回路ＩＮＶ１〜ＩＮＶ３の
入力容量をＣとすると、τ２＝Ｃ・（Ｒ＋Ｒ１）とな
る。その結果、ＶＣＯ１０の駆動電圧Ｖ_INVを高くする
ことなく、容易に発振周波数を変更することができる。

【００５８】図８に示すように、各インバータ回路ＩＮ
Ｖ１〜ＩＮＶ３の間にトランスミッションゲートＧ１〜
Ｇ３の一端をそれぞれ接続し、トランスミッションゲー
トＧ１〜Ｇ３の他端をコンデンサ３７〜３９を介して低
電位側電源Ｖssに接続して実施するようにしてもよい。
このとき、トランスミッションゲートＧ１〜Ｇ３とコン
デンサ３７〜３９は各インバータ回路ＩＮＶ１〜ＩＮＶ
３の入力の負荷となり、各インバータ回路ＩＮＶ１〜Ｉ
ＮＶ３の遅延時間を長くする。その結果、ＶＣＯ１０の
発振周波数を容易に変更することができる。

【００５９】更に、図９に示すように、各インバータ回
路ＩＮＶ１〜ＩＮＶ３の出力と入力をコンデンサ４０〜
４２を介して互いに接続して実施するようにしてもよ
い。このとき、インバータ回路ＩＮＶ１〜ＩＮＶ３は反
転増幅回路としてみなすことができ、その増幅度を−Ａ
とし、接続したコンデンサ４０〜４２の容量をＣ１とす
ると、インバータ回路ＩＮＶ１〜ＩＮＶ３の入力側には
−Ａ・Ｃの容量が付加されたことになる。この容量とト
ランスミッションゲートＧ１〜Ｇ３のオン抵抗とにより
積分回路が構成され、インバータ回路ＩＮＶ１〜ＩＮＶ
３の入力が遅延される。その結果、ＶＣＯ１０の発振周
波数ｆを容易に変更することができる。

【００６０】また、第一実施例では３段のインバータ回
路を縦列接続して発振させるようにしたが、５段以上の
奇数段のインバータ回路を接続して実施するようにして
もよい。又、第二実施例において、３段又は７段以上の
奇数段のインバータ回路を縦列接続して実施するように
してもよい。第二実施例の段数を変更した場合、接続し
たインバータ回路の段数に応じてＥＸＯＲ回路の入力端
子を変更することはいうまでもない。

【００６１】第二実施例において、ＥＸＯＲ回路２１の
入力にインバータ回路２２〜２６を接続することなく実
施してもよい。

【００６２】

【発明の効果】以上詳述したように、本発明によれば、
低い駆動電圧で安定に発振できるとともに、その発振周
波数の範囲を広くすることができる優れた効果がある。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の第一実施例の電圧制御発振回路を説明
する回路図である。

【図３】請求項３に記載の発明の原理説明図である。

【図４】第二実施例の動作を説明するタイミングチャー
トである。

【図５】第二実施例の電圧制御発振回路を説明する一部
回路図である。

【図６】第一実施例の別例を説明する電圧制御発振回路
の一部回路図である。

【図７】第一実施例の別例を説明する電圧制御発振回路
の一部回路図である。

【図８】第一実施例の別例を説明する電圧制御発振回路
の一部回路図である。

【図９】第一実施例の別例を説明する電圧制御発振回路
の一部回路図である。

【図１０】従来の電圧制御発振回路を説明する回路図で
ある。

【図１１】電圧制御発振回路の発振動作を説明するタイ
ミングチャートである。

【符号の説明】

１インバータ回路２トランスミッションゲートＶcc 高電位側電源Ｖss 低電位側電源Ｖ１周波数制御電圧Ｖ２周波数制御電圧

Claims

【特許請求の範囲】

【請求項１】縦列接続された奇数段のＣＭＯＳ構造の
インバータ回路（１）で構成された発振器を有する電圧
制御発振回路であって、前記インバータ回路（１）を高電位側電源Ｖccと低電位
側電源Ｖss間に接続し、該インバータ回路（１）の各段
間にはその一対のゲート端子に一対の周波数制御電圧
（Ｖ１，Ｖ２）をそれぞれ入力したトランスミッション
ゲート（２）を挿入接続したことを特徴とする電圧制御
発振回路。
【請求項２】縦列接続された奇数段のＣＭＯＳ構造の
インバータ回路（１）で構成された発振器を有する電圧
制御発振回路であって、前記インバータ回路（１）を高電位側電源Ｖccと低電位
側電源Ｖss間に接続し、該インバータ回路（１）の各段
間にはその一対のゲート端子に一対の周波数制御電圧
（Ｖ１，Ｖ２）をそれぞれ入力したトランスミッション
ゲート（２）の一端を接続し、該トランスミッションゲ
ート（２）の他端をコンデンサを介して高電位側電源Ｖ
ccに接続したことを特徴とする電圧制御発振回路。
【請求項３】請求項１又は２に記載の電圧制御発振回
路において、奇数段のインバータ回路（１）に対応した入力を持つ排
他的論理和素子（２１）を設け、該排他的論理和素子
（２１）の入力を各段のインバータ回路（１）の出力に
接続したことを特徴とする電圧制御発振回路。