JP3567077B2 - 電圧制御発振器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電圧制御発振器に関する。
【０００２】
【従来の技術】
従来の電圧制御発振器の構成を図３に示す。この従来の電圧制御発振器は、ＰチャネルＭＯＳトランジスタＰ１からなる入力部と、ＮチャネルＭＯＳトランジスタＮ１，Ｎ２からなるカレントミラー回路１０と、ＰチャネルＭＯＳトランジスタＰ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６からなるカレントミラー回路１５と、ＮチャネルＭＯＳトランジスタＮ３と、３段のインバータ２１，２２，２３からなるリングオシレータ２０と、ＮチャネルＭＯＳトランジスタＮ４，Ｎ５，Ｎ６，Ｎ７からなるカレントミラー回路２４と、インバータ回路２５と、を備えている。
【０００３】
トランジスタＰ１は、ゲートに入力信号ＶＣＮＴを受け、ソースが駆動電源ＶＤＤに接続されるように構成されている。カレントミラー回路１０のトランジスタＮ１はドレインとゲートがトランジスタＰ１のドレインに接続され、ソースが接地電源ＶＳＳに接続されるように構成される。またカレントミラー回路１０のトランジスタＮ２のゲートがトランジスタＮ１のゲートに接続され、ドレインがカレントミラー回路１５のトランジスタＰ２のドレインに接続され、ソースが接地電源ＶＳＳに接続されるように構成されている。
【０００４】
カレントミラー回路１５のトランジスタＰ２はソースが駆動電源ＶＤＤに接続され、ゲートがドレインに接続されるように構成される。またカレントミラー回路１５のトランジスタＰ３，Ｐ４，Ｐ５，Ｐ６はソースが駆動電源ＶＤＤに接続され、ゲートがトランジスタＰ２のゲート（またはドレイン）、すなわちノード１７に接続される構成となっている。
【０００５】
トランジスタＮ３はリングオシレータの出力の中心電圧が駆動電源と接地電源との電位差の半分、すなわちＶＤＤ／２となるように動作し、ゲートとドレインがカレントミラー回路１５のトランジスタＰ３のドレインに接続される構成となっている。
【０００６】
カレントミラー回路２４のトランジスタＮ４は、ドレインおよびゲートがトランジスタＮ３からのソース、すなわちノード１９に接続され、ソースが接地電源ＶＳＳに接続される構成となっている。またカレントミラー回路２４のトランジスタＮ５，Ｎ６，Ｎ７はソースが接地電源に接続され、ゲートがトランジスタＮ３からのソース、すなわちノード１９に接続される構成となっている。
【０００７】
リングオシレータ２０はＰチャネルトランジスタ２１ａおよびＮチャネルトランジスタ２１ｂから構成される第１段のインバータ２１と、Ｐチャネル２２ａおよびＮチャネルトランジスタ２２ｂから構成される第２段のインバータ２２と、Ｐチャネルトランジスタ２３ａおよびＮチャネルトランジスタ２３ｂから構成される第３段のインバータ２３とを有しており、インバータ２３の出力端がインバータ２１の入力端に接続される構成となっている。
【０００８】
トランジスタＰ４はインバータ２１に電流を供給する電流源であって、ソースが駆動電源ＶＤＤに接続され、ゲートがノード１７に接続され、ドレインがトランジスタ２１ａのソースに接続される構成となっている。
【０００９】
またトランジスタＰ５はインバータ２２に電流を供給する電流源であって、ソースが駆動電源ＶＤＤに接続され、ゲートがノード１７に接続され、ドレインがトランジスタ２２ａのソースに接続される構成となっている。
【００１０】
また、トランジスタＰ６は、インバータ２３に電流を供給する電流源であって、ソースが駆動電源ＶＤＤに接続され、ゲートがノード１７に接続され、ドレインがトランジスタ２３ａのソースに接続される構成となっている。
【００１１】
トランジスタＮ５はインバータ２１から電流を引抜く電流源であって、ドレインがトランジスタ２１ｂのソースに接続され、ゲートがノード１９に接続され、ソースが接地電源ＶＳＳに接続される構成となっている。
【００１２】
またトランジスタＮ６はインバータ２２から電流を引抜く電流源であって、ドレインがトランジスタ２２ｂのソースに接続され、ゲートがノード１９に接続され、ソースが接地電源ＶＳＳに接続される構成となっている。
【００１３】
またトランジスタＮ７は、インバータ２３から電流を引抜く電流源であって、ドレインがトランジスタ２３ｂのソースに接続され、ゲートがノード１９に接続され、ソースが接地電源ＶＳＳに接続される構成となっている。
【００１４】
これらのトランジスタＮ５，Ｎ６，Ｎ７のゲートがノード１９に接続される構成となっているため、トランジスタＮ５，Ｎ６，Ｎ７を流れる電流はトランジスタＮ４によって調整される。
【００１５】
また、インバータ回路２５の入力端はリングオシレータ２０の第１段のインバータ２１の出力端に接続され、このインバータ回路２５の出力端から電圧制御発振器の出力ＦＯＵＴが出力される。
【００１６】
このように構成された電圧制御発振器１２においては、入力信号ＶＣＮＴの値に基づいてカレントミラー回路１０，１５，２４およびＮチャネルＭＯＳトランジスタＮ３によってノード１７とノード１９に流れる電流が決定される。そしてこの決定された電流値に基づいて電流源Ｐ４，Ｐ５，Ｐ６，Ｎ５，Ｎ６，Ｎ７によってリングオシレータ２０に供給される電流量が決定される。
【００１７】
【発明が解決しようとする課題】
リングオシレータ２０は、供給される電流量が増加するに連れて、より速い周波数で発振する。しかしながら、リングオシレータ２０を構成する各インバータ２１，２２，２３の間のノードの電位は、必ずしもＶＤＤ／２を中心にサインカーブを描いている訳ではなく、図４に示すような波形を示す。また、図４に示した波形の振幅および動作点の値は、入力信号ＶＣＮＴの値である電圧に依存する。したがって、電圧制御発振器の出力ＦＯＵＴのデューティ比を保証することができない。このため、通常は上記出力ＦＯＵＴを２分周してデューティ比を所定値としたものを電圧制御発振器の出力とすることが考えられる。この場合、リングオシレータ２０は、本来要求されている周波数の２倍の周波数で発振させる必要があり、電力が余分に消費されるという問題がある。
【００１８】
また上述の従来の電圧発振器においては、発振周波数を速くするために、リングオシレータ２０に供給する電流を増やしていくと、リングオシレータ２０を構成している各インバータの出力が、ＶＤＤとＶＳＳの間でフルスイングするようになってしまう。このとき、出力がフルスイングしているインバータの電流源になっているトランジスタは、飽和領域外で動作していることになる。一般に飽和領域外で動作してトランジスタは、回路的に抵抗と等価であるので電源にノイズある場合、この電源ノイズが飽和領域外で動作しているトランジスタを通して回路内に入り込んでしまい、回路動作に悪影響を及ぼしてしまう。特に、出力波形に対するジッタの影響は大きい。
【００１９】
本発明上記事情を考慮してなされたものであって、電源ノイズの影響を受けにくい電圧制御発振器を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明による電圧制御発振器は、入力信号を受ける入力部と、各々がＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタからなる第１乃至第３段のインバータを有し、第３段のインバータの出力端が第１段の入力端に接続されたリングオシレータ回路と、前記リングオシレータの各インバータに電流を供給する、第１導電型のＭＯＳトランジスタからなる第１の電流源と、前記リングオシレータの各インバータから電流を引抜く、前記第１導電型と異なる第２導電型のＭＯＳトランジスタからなる第２の電流源と、第１および第２の電源電圧と前記入力信号の値に基づいて、前記第１の電流源のＭＯＳトランジスタのゲートに印加される電圧および前記第２の電流源のＭＯＳトランジスタのゲートに印加される電圧を決定する電圧決定回路と、前記リングオシレータ回路の第１および第２段のインバータの出力端の電位に基づいて出力信号を出力する出力回路と、を備えたことを特徴とする。
【００２１】
なお、前記リングオシレータ回路の各インバータの出力振幅の中心値が前記第１の電源の電圧と前記第２の電源の電圧との差の半分となるように調整する第２導電型のＭＯＳトランジスタを備えることが好ましい。
【００２２】
なお、前記第２の電流源の電流を調整する第２導電型のＭＯＳトランジスタを備えることが好ましい。
【００２３】
なお、前記電圧決定回路は、２個の第１導電型のＭＯＳトランジスタからなる第１のカレントミラー回路と、２個の第２導電型のＭＯＳトランジスタからなる第２のカレントミラー回路と、を備えることが好ましい。
【００２４】
なお。前記出力回路は、前記リングオシレータ回路の第１段のインバータの出力を受ける第１のインバータ回路と、前記リングオシレータ回路の第２段のインバータの出力を受ける第２のインバータ回路と、前記第１のインバータ回路の出力をセット端子に受け、前記第２のインバータ回路の出力をリセット端子に受ける、２個のＮＡＮＤゲートからなるＲＳフリップフロップとを備えることが好ましい。
【００２５】
【発明の実施の形態】
本発明による電圧制御発振器の一実施の形態の構成を図１に示す。この実施の形態の電圧制御発振器は、ＰチャネルトランジスタＰ１からなる入力部と、ＮチャネルトランジスタＮ１，Ｎ２からなるカレントミラー回路１０と、ＰチャネルトランジスタＰ２，Ｐ３，Ｐ４からなるカレントミラー回路１５と、ＮチャネルトランジスタＮ３と、ＮチャネルトランジスタＮ４，Ｎ５からなるカレントミラー回路２４と、３段のインバータ２１，２２，２３からなるリングオシレータ２０と、インバータ回路２５，２７と、ＲＳフリップフロップ３０とを備えている。
【００２６】
トランジスタＰ１はゲートに入力信号ＶＣＮＴを受け、ソースが駆動電源ＶＤＤに接続されるように構成されている。カレントミラー回路１０のトランジスタＮ１はドレインとゲートがトランジスタＰ１のドレインに接続され、ソースが接地電源ＶＳＳに接続されるように構成される。またカレントミラー回路１０のトランジスタＮ２のゲートがトランジスタＮ１のゲートに接続され、ドレインがカレントミラー回路１５のトランジスタＰ２のドレインに接続され、ソースが接地電源ＶＳＳに接続されるように構成されている。
【００２７】
カレントミラー回路１５のトランジスタＰ２はソースが駆動電源ＶＤＤに接続され、ゲートがドレインに接続されるように構成される。またカレントミラー回路１５のトランジスタＰ３，Ｐ４はソースが駆動電源ＶＤＤに接続され、ゲートがトランジスタＰ２のゲート（またはドレイン）、すなわちノード１７に接続される構成となっている。
【００２８】
トランジスタＮ３はリングオシレータ２０の出力の中心電圧が駆動電源と接地電源との電位差の半分、すなわちＶＤＤ／２となるように調整するように動作し、ゲートとドレインがカレントミラー回路１５のトランジスタＰ３のドレインに接続される構成となっている。
【００２９】
トランジスタＮ４は、ドレインおよびゲートがトランジスタＮ３のソース、すなわちノード１９に接続され、ソースが接地電源ＶＳＳに接続される構成となっている。またトランジスタＮ５は、ゲートがトランジスタＮ３のソース、すなわちノード１９に接続され、ソースが接地電源ＶＳＳに接続される構成となっている。リングオシレータ２０はＰチャネルトランジスタ２１ａおよびチャネルトランジスタ２１ｂから構成される第１段のインバータ２１と、Ｐチャネルトランジスタ２２ａおよびＮチャネルトランジスタ２２ｂから構成される第２段のインバータ２２と、Ｐチャネルトランジスタ２３ａおよびＮチャネルトランジスタ２３ｂから構成される第３段のインバータ２３とを有しており、インバータ２３の出力端がインバータ２１の入力端に接続される構成となっている。
【００３０】
トランジスタＰ４はリングオシレータ２０の各インバータ２１，２２，２３に電流を供給する電流源であって、ドレインがトランジスタ２１ａ，２２ａ，２３ａのソースに接続される構成となっている。このトランジスタＰ４を流れる電流はカレントミラー回路１０，１５によって調整される。
【００３１】
またトランジスタＮ５はリングオシレータ２０の各インバータ２１，２２，２３から電流を引抜く電流源であって、ドレインがトランジスタ２１ｂ，２２ｂ，２３ｂのソースに接続される構成となっている。このトランジスタＮ５を流れる電流はトランジスタＮ４によって調整される。
【００３２】
インバータ回路２５はリングオシレータ２０の第１段のインバータ２１の出力を受け、この出力を反転した信号を、ＲＳフリップフロップ３０を構成するＮＡＮＤゲート３０ａに送出する。またインバータ回路２７はリングオシレータ２０の第２段のインバータ２２の出力を受け、この出力を反転した信号を、ＲＳフリップフロップ３０を構成するＮＡＮＤゲート３０ｂに送出する。すなわちインバータ回路２５の出力はＲＳフリップフロップ３０のセット端子に送られ、インバータ回路２７の出力はＲＳフリップフロップ３０のリセット端子に送られる。そしてＳＲフリップフロップ３０の出力が本実施の形態の電圧制御発振器の出力となる。
【００３３】
このように構成された本実施の形態の電圧制御発振器においては、リングオシレータ２０の各インバータ２１，２２，２３は１２０°の位相差を持って動作しているとともに、各インバータ２１，２２，２３を流れる電流は電流源となるトランジスタＰ４，Ｎ５によって調整される。すなわち、電流源Ｐ４，Ｎ５から供給される電流は、その時々に見合った割合で、各インバータ２１，２２，２３に分配される。
【００３４】
またある一定の周波数で電圧制御発振器が発振している間の、各インバータ２１，２２，２３に供給される電流の和は一定と考えて良い。このため、各インバータ２１，２２，２３の出力振幅が最大となる入力信号ＶＣＮＴが入力されたときに、上記出力振幅が駆動電圧ＶＤＤと接地電源ＶＳＳとの間でフルスイングしないように、ノード１７とノード１９に流れる電流と、電流源Ｐ４，Ｎ５のディメンションとを最適化することにより、トランジスタＰ４，Ｎ５を常に飽和領域で動作させることが可能となる。これにより従来の場合に比べて電源ノイズの影響を受けにくくなる。なお、ノード１７とノード１９を流れる電流は、従来の場合と同様に、入力信号ＶＣＮＴの値に基づいて、カレントミラー回路１０，１５によって決定される。
【００３５】
本実施の形態において、インバータ２１，２２，２３の出力振幅が最大となる入力信号ＶＣＮＴが入力されたとき（ＶＣＮＴ＝０Ｖ）のインバータの出力のシミュレーション結果を図２に示す。なおＶＳＳ＝０Ｖ、ＶＤＤ＝５Ｖとしてある。図２に示すシミュレーション結果から分かるように、インバータの出力はＶＤＤとＶＳＳとの間でフルスイングしていない。
【００３６】
また、各インバータは１２０°位相差を持つ動作しているので、本実施の形態のようにリングオシレータ２０からの出力を異なる２つのノードから取り出して、ＲＳフリップフロップ３０にそれぞれ入力し、その出力をＦＯＵＴとすると、出力ＦＯＵＴはデューティー２：１が保証された波形になる。
【００３７】
以上説明したように本実施の形態によれば、電源ノイズによるジッタに強く、デューティー２：１を保証した波形を出力することが可能となる為、必要周波数の２倍でリングオシレータを発振させる必要が無くなり、消費電力を削減することが出来る。
【００３８】
【発明の効果】
以上述べたように本発明によれば、電源ノイズの影響を受けにくい電圧制御発振器を得ることができる。
【図面の簡単な説明】
【図１】本発明による電圧制御発振器の一実施の形態の構成を示す回路図。
【図２】実施の形態の効果を説明するグラフ。
【図３】従来の電圧制御発振器の構成を示す回路図。
【図４】従来の電圧制御発振器の特性を示すグラフ。
【符号の説明】
１０，１５ カレントミラー回路
１７，１９ ノード
２０ リングオシレータ
２１，２２，２３ インバータ
２５，２７ インバータ回路
３０ ＲＳフリップフロップ
３０ａ，３０ｂ ＮＡＮＤゲート
【発明の属する技術分野】
本発明は、電圧制御発振器に関する。
【０００２】
【従来の技術】
従来の電圧制御発振器の構成を図３に示す。この従来の電圧制御発振器は、ＰチャネルＭＯＳトランジスタＰ１からなる入力部と、ＮチャネルＭＯＳトランジスタＮ１，Ｎ２からなるカレントミラー回路１０と、ＰチャネルＭＯＳトランジスタＰ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６からなるカレントミラー回路１５と、ＮチャネルＭＯＳトランジスタＮ３と、３段のインバータ２１，２２，２３からなるリングオシレータ２０と、ＮチャネルＭＯＳトランジスタＮ４，Ｎ５，Ｎ６，Ｎ７からなるカレントミラー回路２４と、インバータ回路２５と、を備えている。
【０００３】
トランジスタＰ１は、ゲートに入力信号ＶＣＮＴを受け、ソースが駆動電源ＶＤＤに接続されるように構成されている。カレントミラー回路１０のトランジスタＮ１はドレインとゲートがトランジスタＰ１のドレインに接続され、ソースが接地電源ＶＳＳに接続されるように構成される。またカレントミラー回路１０のトランジスタＮ２のゲートがトランジスタＮ１のゲートに接続され、ドレインがカレントミラー回路１５のトランジスタＰ２のドレインに接続され、ソースが接地電源ＶＳＳに接続されるように構成されている。
【０００４】
カレントミラー回路１５のトランジスタＰ２はソースが駆動電源ＶＤＤに接続され、ゲートがドレインに接続されるように構成される。またカレントミラー回路１５のトランジスタＰ３，Ｐ４，Ｐ５，Ｐ６はソースが駆動電源ＶＤＤに接続され、ゲートがトランジスタＰ２のゲート（またはドレイン）、すなわちノード１７に接続される構成となっている。
【０００５】
トランジスタＮ３はリングオシレータの出力の中心電圧が駆動電源と接地電源との電位差の半分、すなわちＶＤＤ／２となるように動作し、ゲートとドレインがカレントミラー回路１５のトランジスタＰ３のドレインに接続される構成となっている。
【０００６】
カレントミラー回路２４のトランジスタＮ４は、ドレインおよびゲートがトランジスタＮ３からのソース、すなわちノード１９に接続され、ソースが接地電源ＶＳＳに接続される構成となっている。またカレントミラー回路２４のトランジスタＮ５，Ｎ６，Ｎ７はソースが接地電源に接続され、ゲートがトランジスタＮ３からのソース、すなわちノード１９に接続される構成となっている。
【０００７】
リングオシレータ２０はＰチャネルトランジスタ２１ａおよびＮチャネルトランジスタ２１ｂから構成される第１段のインバータ２１と、Ｐチャネル２２ａおよびＮチャネルトランジスタ２２ｂから構成される第２段のインバータ２２と、Ｐチャネルトランジスタ２３ａおよびＮチャネルトランジスタ２３ｂから構成される第３段のインバータ２３とを有しており、インバータ２３の出力端がインバータ２１の入力端に接続される構成となっている。
【０００８】
トランジスタＰ４はインバータ２１に電流を供給する電流源であって、ソースが駆動電源ＶＤＤに接続され、ゲートがノード１７に接続され、ドレインがトランジスタ２１ａのソースに接続される構成となっている。
【０００９】
またトランジスタＰ５はインバータ２２に電流を供給する電流源であって、ソースが駆動電源ＶＤＤに接続され、ゲートがノード１７に接続され、ドレインがトランジスタ２２ａのソースに接続される構成となっている。
【００１０】
また、トランジスタＰ６は、インバータ２３に電流を供給する電流源であって、ソースが駆動電源ＶＤＤに接続され、ゲートがノード１７に接続され、ドレインがトランジスタ２３ａのソースに接続される構成となっている。
【００１１】
トランジスタＮ５はインバータ２１から電流を引抜く電流源であって、ドレインがトランジスタ２１ｂのソースに接続され、ゲートがノード１９に接続され、ソースが接地電源ＶＳＳに接続される構成となっている。
【００１２】
またトランジスタＮ６はインバータ２２から電流を引抜く電流源であって、ドレインがトランジスタ２２ｂのソースに接続され、ゲートがノード１９に接続され、ソースが接地電源ＶＳＳに接続される構成となっている。
【００１３】
またトランジスタＮ７は、インバータ２３から電流を引抜く電流源であって、ドレインがトランジスタ２３ｂのソースに接続され、ゲートがノード１９に接続され、ソースが接地電源ＶＳＳに接続される構成となっている。
【００１４】
これらのトランジスタＮ５，Ｎ６，Ｎ７のゲートがノード１９に接続される構成となっているため、トランジスタＮ５，Ｎ６，Ｎ７を流れる電流はトランジスタＮ４によって調整される。
【００１５】
また、インバータ回路２５の入力端はリングオシレータ２０の第１段のインバータ２１の出力端に接続され、このインバータ回路２５の出力端から電圧制御発振器の出力ＦＯＵＴが出力される。
【００１６】
このように構成された電圧制御発振器１２においては、入力信号ＶＣＮＴの値に基づいてカレントミラー回路１０，１５，２４およびＮチャネルＭＯＳトランジスタＮ３によってノード１７とノード１９に流れる電流が決定される。そしてこの決定された電流値に基づいて電流源Ｐ４，Ｐ５，Ｐ６，Ｎ５，Ｎ６，Ｎ７によってリングオシレータ２０に供給される電流量が決定される。
【００１７】
【発明が解決しようとする課題】
リングオシレータ２０は、供給される電流量が増加するに連れて、より速い周波数で発振する。しかしながら、リングオシレータ２０を構成する各インバータ２１，２２，２３の間のノードの電位は、必ずしもＶＤＤ／２を中心にサインカーブを描いている訳ではなく、図４に示すような波形を示す。また、図４に示した波形の振幅および動作点の値は、入力信号ＶＣＮＴの値である電圧に依存する。したがって、電圧制御発振器の出力ＦＯＵＴのデューティ比を保証することができない。このため、通常は上記出力ＦＯＵＴを２分周してデューティ比を所定値としたものを電圧制御発振器の出力とすることが考えられる。この場合、リングオシレータ２０は、本来要求されている周波数の２倍の周波数で発振させる必要があり、電力が余分に消費されるという問題がある。
【００１８】
また上述の従来の電圧発振器においては、発振周波数を速くするために、リングオシレータ２０に供給する電流を増やしていくと、リングオシレータ２０を構成している各インバータの出力が、ＶＤＤとＶＳＳの間でフルスイングするようになってしまう。このとき、出力がフルスイングしているインバータの電流源になっているトランジスタは、飽和領域外で動作していることになる。一般に飽和領域外で動作してトランジスタは、回路的に抵抗と等価であるので電源にノイズある場合、この電源ノイズが飽和領域外で動作しているトランジスタを通して回路内に入り込んでしまい、回路動作に悪影響を及ぼしてしまう。特に、出力波形に対するジッタの影響は大きい。
【００１９】
本発明上記事情を考慮してなされたものであって、電源ノイズの影響を受けにくい電圧制御発振器を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明による電圧制御発振器は、入力信号を受ける入力部と、各々がＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタからなる第１乃至第３段のインバータを有し、第３段のインバータの出力端が第１段の入力端に接続されたリングオシレータ回路と、前記リングオシレータの各インバータに電流を供給する、第１導電型のＭＯＳトランジスタからなる第１の電流源と、前記リングオシレータの各インバータから電流を引抜く、前記第１導電型と異なる第２導電型のＭＯＳトランジスタからなる第２の電流源と、第１および第２の電源電圧と前記入力信号の値に基づいて、前記第１の電流源のＭＯＳトランジスタのゲートに印加される電圧および前記第２の電流源のＭＯＳトランジスタのゲートに印加される電圧を決定する電圧決定回路と、前記リングオシレータ回路の第１および第２段のインバータの出力端の電位に基づいて出力信号を出力する出力回路と、を備えたことを特徴とする。
【００２１】
なお、前記リングオシレータ回路の各インバータの出力振幅の中心値が前記第１の電源の電圧と前記第２の電源の電圧との差の半分となるように調整する第２導電型のＭＯＳトランジスタを備えることが好ましい。
【００２２】
なお、前記第２の電流源の電流を調整する第２導電型のＭＯＳトランジスタを備えることが好ましい。
【００２３】
なお、前記電圧決定回路は、２個の第１導電型のＭＯＳトランジスタからなる第１のカレントミラー回路と、２個の第２導電型のＭＯＳトランジスタからなる第２のカレントミラー回路と、を備えることが好ましい。
【００２４】
なお。前記出力回路は、前記リングオシレータ回路の第１段のインバータの出力を受ける第１のインバータ回路と、前記リングオシレータ回路の第２段のインバータの出力を受ける第２のインバータ回路と、前記第１のインバータ回路の出力をセット端子に受け、前記第２のインバータ回路の出力をリセット端子に受ける、２個のＮＡＮＤゲートからなるＲＳフリップフロップとを備えることが好ましい。
【００２５】
【発明の実施の形態】
本発明による電圧制御発振器の一実施の形態の構成を図１に示す。この実施の形態の電圧制御発振器は、ＰチャネルトランジスタＰ１からなる入力部と、ＮチャネルトランジスタＮ１，Ｎ２からなるカレントミラー回路１０と、ＰチャネルトランジスタＰ２，Ｐ３，Ｐ４からなるカレントミラー回路１５と、ＮチャネルトランジスタＮ３と、ＮチャネルトランジスタＮ４，Ｎ５からなるカレントミラー回路２４と、３段のインバータ２１，２２，２３からなるリングオシレータ２０と、インバータ回路２５，２７と、ＲＳフリップフロップ３０とを備えている。
【００２６】
トランジスタＰ１はゲートに入力信号ＶＣＮＴを受け、ソースが駆動電源ＶＤＤに接続されるように構成されている。カレントミラー回路１０のトランジスタＮ１はドレインとゲートがトランジスタＰ１のドレインに接続され、ソースが接地電源ＶＳＳに接続されるように構成される。またカレントミラー回路１０のトランジスタＮ２のゲートがトランジスタＮ１のゲートに接続され、ドレインがカレントミラー回路１５のトランジスタＰ２のドレインに接続され、ソースが接地電源ＶＳＳに接続されるように構成されている。
【００２７】
カレントミラー回路１５のトランジスタＰ２はソースが駆動電源ＶＤＤに接続され、ゲートがドレインに接続されるように構成される。またカレントミラー回路１５のトランジスタＰ３，Ｐ４はソースが駆動電源ＶＤＤに接続され、ゲートがトランジスタＰ２のゲート（またはドレイン）、すなわちノード１７に接続される構成となっている。
【００２８】
トランジスタＮ３はリングオシレータ２０の出力の中心電圧が駆動電源と接地電源との電位差の半分、すなわちＶＤＤ／２となるように調整するように動作し、ゲートとドレインがカレントミラー回路１５のトランジスタＰ３のドレインに接続される構成となっている。
【００２９】
トランジスタＮ４は、ドレインおよびゲートがトランジスタＮ３のソース、すなわちノード１９に接続され、ソースが接地電源ＶＳＳに接続される構成となっている。またトランジスタＮ５は、ゲートがトランジスタＮ３のソース、すなわちノード１９に接続され、ソースが接地電源ＶＳＳに接続される構成となっている。リングオシレータ２０はＰチャネルトランジスタ２１ａおよびチャネルトランジスタ２１ｂから構成される第１段のインバータ２１と、Ｐチャネルトランジスタ２２ａおよびＮチャネルトランジスタ２２ｂから構成される第２段のインバータ２２と、Ｐチャネルトランジスタ２３ａおよびＮチャネルトランジスタ２３ｂから構成される第３段のインバータ２３とを有しており、インバータ２３の出力端がインバータ２１の入力端に接続される構成となっている。
【００３０】
トランジスタＰ４はリングオシレータ２０の各インバータ２１，２２，２３に電流を供給する電流源であって、ドレインがトランジスタ２１ａ，２２ａ，２３ａのソースに接続される構成となっている。このトランジスタＰ４を流れる電流はカレントミラー回路１０，１５によって調整される。
【００３１】
またトランジスタＮ５はリングオシレータ２０の各インバータ２１，２２，２３から電流を引抜く電流源であって、ドレインがトランジスタ２１ｂ，２２ｂ，２３ｂのソースに接続される構成となっている。このトランジスタＮ５を流れる電流はトランジスタＮ４によって調整される。
【００３２】
インバータ回路２５はリングオシレータ２０の第１段のインバータ２１の出力を受け、この出力を反転した信号を、ＲＳフリップフロップ３０を構成するＮＡＮＤゲート３０ａに送出する。またインバータ回路２７はリングオシレータ２０の第２段のインバータ２２の出力を受け、この出力を反転した信号を、ＲＳフリップフロップ３０を構成するＮＡＮＤゲート３０ｂに送出する。すなわちインバータ回路２５の出力はＲＳフリップフロップ３０のセット端子に送られ、インバータ回路２７の出力はＲＳフリップフロップ３０のリセット端子に送られる。そしてＳＲフリップフロップ３０の出力が本実施の形態の電圧制御発振器の出力となる。
【００３３】
このように構成された本実施の形態の電圧制御発振器においては、リングオシレータ２０の各インバータ２１，２２，２３は１２０°の位相差を持って動作しているとともに、各インバータ２１，２２，２３を流れる電流は電流源となるトランジスタＰ４，Ｎ５によって調整される。すなわち、電流源Ｐ４，Ｎ５から供給される電流は、その時々に見合った割合で、各インバータ２１，２２，２３に分配される。
【００３４】
またある一定の周波数で電圧制御発振器が発振している間の、各インバータ２１，２２，２３に供給される電流の和は一定と考えて良い。このため、各インバータ２１，２２，２３の出力振幅が最大となる入力信号ＶＣＮＴが入力されたときに、上記出力振幅が駆動電圧ＶＤＤと接地電源ＶＳＳとの間でフルスイングしないように、ノード１７とノード１９に流れる電流と、電流源Ｐ４，Ｎ５のディメンションとを最適化することにより、トランジスタＰ４，Ｎ５を常に飽和領域で動作させることが可能となる。これにより従来の場合に比べて電源ノイズの影響を受けにくくなる。なお、ノード１７とノード１９を流れる電流は、従来の場合と同様に、入力信号ＶＣＮＴの値に基づいて、カレントミラー回路１０，１５によって決定される。
【００３５】
本実施の形態において、インバータ２１，２２，２３の出力振幅が最大となる入力信号ＶＣＮＴが入力されたとき（ＶＣＮＴ＝０Ｖ）のインバータの出力のシミュレーション結果を図２に示す。なおＶＳＳ＝０Ｖ、ＶＤＤ＝５Ｖとしてある。図２に示すシミュレーション結果から分かるように、インバータの出力はＶＤＤとＶＳＳとの間でフルスイングしていない。
【００３６】
また、各インバータは１２０°位相差を持つ動作しているので、本実施の形態のようにリングオシレータ２０からの出力を異なる２つのノードから取り出して、ＲＳフリップフロップ３０にそれぞれ入力し、その出力をＦＯＵＴとすると、出力ＦＯＵＴはデューティー２：１が保証された波形になる。
【００３７】
以上説明したように本実施の形態によれば、電源ノイズによるジッタに強く、デューティー２：１を保証した波形を出力することが可能となる為、必要周波数の２倍でリングオシレータを発振させる必要が無くなり、消費電力を削減することが出来る。
【００３８】
【発明の効果】
以上述べたように本発明によれば、電源ノイズの影響を受けにくい電圧制御発振器を得ることができる。
【図面の簡単な説明】
【図１】本発明による電圧制御発振器の一実施の形態の構成を示す回路図。
【図２】実施の形態の効果を説明するグラフ。
【図３】従来の電圧制御発振器の構成を示す回路図。
【図４】従来の電圧制御発振器の特性を示すグラフ。
【符号の説明】
１０，１５ カレントミラー回路
１７，１９ ノード
２０ リングオシレータ
２１，２２，２３ インバータ
２５，２７ インバータ回路
３０ ＲＳフリップフロップ
３０ａ，３０ｂ ＮＡＮＤゲート
Claims (4)
- 入力信号を受ける入力部と、
各々がＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタからなる直列接続された第１乃至第３段のインバータを有し、第３段のインバータの出力端が第１段のインバータの入力端に接続されたリングオシレータ回路と、
前記リングオシレータの各インバータに電流を供給する、第１導電型のＭＯＳトランジスタからなる第１の電流源と、
前記リングオシレータの各インバータから電流を引抜く、前記第１導電型と異なる第２導電型のＭＯＳトランジスタからなる第２の電流源と、
第１および第２の電源の電圧と前記入力信号の値に基づいて、前記第１の電流源のＭＯＳトランジスタのゲートに印加される電圧および前記第２の電流源のＭＯＳトランジスタのゲートに印加される電圧を決定する電圧決定回路と、
前記リングオシレータ回路の第１段のインバータの出力を受ける第１のインバータ回路と、前記リングオシレータ回路の第２段のインバータの出力を受ける第２のインバータ回路と、前記第１のインバータ回路の出力をセット端子に受け、前記第２のインバータ回路の出力をリセット端子に受ける、２個のＮＡＮＤゲートからなるＲＳフリップフロップとを有し、前記ＲＳフリップフロップから出力信号を出力する出力回路と、
を備えたことを特徴とする電圧制御発振器。 - 前記入力部は、ソースが前記第１の電源に接続されゲートに前記入力信号を受ける第１導電型のＭＯＳトランジスタからなり、
前記第１の電流源のＭＯＳトランジスタはソースが前記第１の電源に接続され、
前記第２の電流源のＭＯＳトランジスタはソースが前記第２の電源に接続され、
前記電圧決定回路は、２個の第１導電型のＭＯＳトランジスタからなる第１のカレントミラー回路と、２個の第２導電型のＭＯＳトランジスタからなる第２のカレントミラー回路と、を備え、
前記第１のカレントミラー回路の２個のＭＯＳトランジスタはソースが前記第１の電源に接続され、ゲートが共通に接続されて前記第１の電流源のＭＯＳトランジスタのゲートに接続され、
前記第２のカレントミラー回路の２個のＭＯＳトランジスタはソースが前記第２の電源に接続され、ゲートが共通に接続されて前記入力部のＭＯＳトランジスタのドレインに接続され、
前記第２のカレントミラー回路の２個のＭＯＳトランジスタの一方はドレインが前記入力部のＭＯＳトランジスタのドレインに接続され、他方はドレインが前記第１のカレントミラー回路の２個のＭＯＳトランジスタの一方のドレインに接続され、
前記第１のカレントミラー回路の２個のＭＯＳトランジスタの他方のドレインは前記第２の電流源のＭＯＳトランジスタのゲートに接続されていることを特徴とする請求項１記載の電圧制御発振器。 - ドレインとゲートが共通に接続されて前記第１のカレントミラー回路の２個のＭＯＳトランジスタの他方のドレインに接続され、ソースが前記第２の電流源のＭＯＳトランジスタのゲートに接続され、前記リングオシレータ回路の各インバータの出力振幅の中心値が前記第１の電源の電圧と前記第２の電源の電圧との差の半分となるように調整する第２導電型の第１のＭＯＳトランジスタを備えたことを特徴とする請求項２記載の電圧制御発振器。
- ドレインとゲートが共通に接続されて前記第１のＭＯＳトランジスタのソースに接続されソースが前記第２の電源に接続され、前記第２の電流源の電流を調整する第２導電型の第２のＭＯＳトランジスタを備えたことを特徴とする請求項３記載の電圧制御発振器。
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Applications Claiming Priority (1)
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| JP07735898A JP3567077B2 (ja) | 1998-03-25 | 1998-03-25 | 電圧制御発振器 |
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| JPH11274900A JPH11274900A (ja) | 1999-10-08 |
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1998
- 1998-03-25 JP JP07735898A patent/JP3567077B2/ja not_active Expired - Fee Related
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| JPH11274900A (ja) | 1999-10-08 |
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