JP3512137B2 - 電圧制御発振器及びpll回路 - Google Patents
電圧制御発振器及びpll回路Info
- Publication number
- JP3512137B2 JP3512137B2 JP10484896A JP10484896A JP3512137B2 JP 3512137 B2 JP3512137 B2 JP 3512137B2 JP 10484896 A JP10484896 A JP 10484896A JP 10484896 A JP10484896 A JP 10484896A JP 3512137 B2 JP3512137 B2 JP 3512137B2
- Authority
- JP
- Japan
- Prior art keywords
- fet
- voltage
- drain
- gate
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Logic Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
圧に応じて発振周波数を変化させる電圧制御発振器に関
する。
ック信号の周波数を印加される制御電圧に応じて変化さ
せる発振器であり、PLL回路等に用いられるものであ
る。
バイポーラトランジスタにより構成された電圧制御発振
器が使用されていた。しかし、近年、集積回路の高速化
に伴い、さらに高周波で発振可能な電圧制御発振器のニ
ーズが高まっている。
て、CMOSトランジスタからなるインバータをリング
状に接続したリングカウンタを利用したものがすでに提
案されている。
された電圧制御発振器は、2個のMOSFETを電源間
に直列に接続してなるMOSインバータを奇数列接続し
たリングカウンタにおいて、一方の電源に接続された制
御用のMOSFETのゲートに制御電圧を印加するもの
である。
れた電圧制御発振器は、差動するMOSトランジスタを
備えた複数の遅延回路がリング状に接続されたものであ
り、各遅延回路に供給する電流量により各遅延回路の遅
延時間を制御するものである。
電圧制御発振器には以下のような問題がある。
は、高周波帯域において動作可能であることの他に、電
源電圧の変動に対して強いこと、制御電圧に対して線形
な周波数特性を持つこと等が挙げられる。
号に電源電圧の変動によりジッタ等が発生するとする
と、特にPLL回路に用いられるような場合には、クロ
ック信号が供給される各機能ブロックに悪影響を及ぼす
ことになるので好ましくない。
はクロック信号の周期は10ns以下と非常に短くなる
ため、わずかな周期のずれが各機能ブロックの動作に大
きな影響を与えるので、電源電圧の変動に対しては十分
に考慮する必要がある。
の電圧制御発振器では、高周波帯域において動作可能で
はあるが電源電圧の変動に対しては何ら考慮されておら
ず、電源電圧が変動するとMOSインバータの遅延時間
が変化するので発振周波数も変動してしまい、実際の高
周波回路に用いるのには適当ではない。
電圧制御発振器では、制御電圧に従って各遅延回路に供
給する電流量を制御することによって発振周波数を制御
しているので、電源電圧の変動に対して発振周波数が影
響を受けやすいという問題がある。
波帯域において動作可能であり制御電圧に対して線形な
周波数特性を持つと共に、電源電圧の変動に対して強い
電圧制御発振器を提供することを課題とする。
め、請求項1の発明が講じた解決手段は、印加される制
御電圧に応じた周波数の発振信号を出力する電圧制御発
振器として、リング状に接続されており、印加される制
御電圧に従って遅延時間が変化する複数の遅延回路を備
え、前記遅延回路はそれぞれ、電流源から共に電流が供
給され差動する第1の反転回路及び第2の反転回路とか
らなり、前記第1の反転回路は、前記電流源からソース
に電流が供給される第1のFETと、FETからなり、
前記第1のFETのドレインに接続され且つ前記制御電
圧がゲートに印加される第1の制御素子とからなり、前
記第2の反転回路は、前記電流源からソースに電流が供
給される第2のFETと、FETからなり、前記第2の
FETのドレインに接続され且つ前記制御電圧がゲート
に印加される第2の制御素子とからなり、各遅延回路の
入力信号は前記第1及び第2のFETのゲートに入力さ
れる一方、出力信号は前記第1及び第2のFETのドレ
インから出力されるものであり、かつ、前記遅延回路の
少なくとも1つは、前記第1の反転回路が、FETから
なり、前記第1の制御素子と並列に接続され且つ前記第
2のFETのドレイン電圧がゲートに印加され、前記第
2のFETのソース−ドレイン間電流が多いときは抵抗
値が小さくなる一方前記第2のFETのソース−ドレイ
ン間電流が少ないときは抵抗値が大きくなる第1のラッ
チ素子をさらに備え、前記第2の反転回路が、FETか
らなり、前記第2の制御素子と並列に接続され且つ前記
第1のFETのドレイン電圧がゲートに印加され、前記
第1のFETのソース−ドレイン間電流が多いときは抵
抗値が小さくなる一方前記第1のFETのソース−ドレ
イン間電流が少ないとき抵抗値が大きくなる第2のラッ
チ素子をさらに備えたものである。
反転回路のいずれかに電流源から電流が常に供給されて
いるので、電源電圧が変動しても各遅延回路の遅延時間
は変化せず、発振周波数は電源電圧の変動の影響を受け
ない。
反比例し、遅延時間は第1及び第2のFETの電流値に
反比例するので、発振周波数は第1及び第2のFETの
電流値に比例する。第1及び第2のFETのドレインに
接続されている第1及び第2の制御素子は制御電圧に対
して線形な電流特性を持つため、発振周波数は印加され
る制御電圧に比例することになる。しかも、第1及び第
2のFETは共に電流源からソースに電流が供給される
ので、電源電圧が変化しても電流量が変化しないため発
振周波数が変化しない。
ETのソース−ドレイン間電流が多くなると第2のFE
Tに接続された第2のラッチ素子の抵抗値が小さくなり
電流が流れるため、第1及び第2のFETは電流源が共
通であるので、第1のFETのソース−ドレイン間電流
が減少し始める。同様に、第2のFETのソース−ドレ
イン間電流が多くなると第1のFETに接続された第1
のラッチ素子の抵抗値が小さくなり電流が流れるため、
第2のFETのソース−ドレイン間電流が減少し始め
る。すなわち、第1及び第2のラッチ素子により、第1
及び第2の反転回路の発振がより安定する。
1の電圧制御発振器における各遅延回路は、共通の電流
源から、電流が供給されるものとする。
の電圧制御発振器において、前記第1及び第2のFET
はP型FETであり、前記第1及び第2の制御素子は、
前記制御電圧がゲートに印加されるN型FETであり、
前記第1のラッチ素子は、前記第2のFETのドレイン
電圧がゲートに印加されるN型FETであり、前記第2
のラッチ素子は、前記第1のFETのドレイン電圧がゲ
ートに印加されるN型FETであるものとする。
の電圧制御発振器において、前記第1及び第2のFET
はN型FETであり、前記第1及び第2の制御素子は、
前記制御電圧がゲートに印加されるP型FETであり、
前記第1のラッチ素子は、前記第2のFETのドレイン
電圧がゲートに印加されるP型FETであり、前記第2
のラッチ素子は、前記第1のFETのドレイン電圧がゲ
ートに印加されるP型FETであるものとする。
の電圧制御発振器において、前記遅延回路をn個(nは
3以上の奇数)備えており、第m段(2≦m≦n)の遅
延回路が有する第1のFETのゲートには第(m−1)
段の遅延回路が有する第1のFETのドレイン電圧が印
加されると共に、第m段(2≦m≦n)の遅延回路が有
する第2のFETのゲートには第(m−1)段の遅延回
路が有する第2のFETのドレイン電圧が印加され、第
1段の遅延回路が有する第1のFETのゲートには第n
段の遅延回路が有する第1のFETのドレイン電圧が印
加されると共に、第1段の遅延回路が有する第2のFE
Tのゲートには第n段の遅延回路が有する第2のFET
のドレイン電圧が印加されるものとする。
電圧制御発振器において、前記遅延回路をn個(nは2
以上の偶数)備えており、第m段(2≦m≦n)の遅延
回路が有する第1のFETのゲートには第(m−1)段
の遅延回路が有する第1のFETのドレイン電圧が印加
されると共に、第m段(2≦m≦n)の遅延回路が有す
る第2のFETのゲートには第(m−1)段の遅延回路
が有する第2のFETのドレイン電圧が印加され、第1
段の遅延回路が有する第1のFETのゲートには第n段
の遅延回路が有する第2のFETのドレイン電圧が印加
されると共に、第1段の遅延回路が有する第2のFET
のゲートには第n段の遅延回路が有する第1のFETの
ドレイン電圧が印加されるものとする。
の電圧制御発振器において、前記複数の遅延回路の中の
1つが有する第1及び第2のFETのドレイン電圧を入
力とし、発振信号を出力する差動増幅器をさらに備えた
ものとする。
有する第1のFETのドレイン電圧と第2のFETのド
レイン電圧とは位相が180度異なって発振するので、
差動増幅器により差動をとることにより波形の安定した
発振信号を出力することができる。
される制御電圧に応じた周波数の発振信号を出力する電
圧制御発振器を有するPLL回路として、前記電圧制御
発振器は、リング状に接続されており印加される制御電
圧に従って遅延時間が変化する複数の遅延回路を備えた
ものであり、前記遅延回路は、それぞれ、電流源から共
に電流が供給され差動する第1の反転回路及び第2の反
転回路とからなり、前記第1の反転回路は、前記電流源
からソースに電流が供給される第1のFETと、FET
からなり、前記第1のFETのドレインに接続され且つ
前記制御電圧がゲートに印加される第1の制御素子とか
らなり、前記第2の反転回路は、前記電流源からソース
に電流が供給される第2のFETと、FETからなり、
前記第2のFETのドレインに接続され且つ前記制御電
圧がゲートに印加される第2の制御素子とからなり、各
遅延回路の入力信号は前記第1及び第2のFETのゲー
トに入力される一方、出力信号は前記第1及び第2のF
ETのドレインから出力されるものであり、かつ、前記
遅延回路の少なくとも1つは、前記第1の反転回路が、
FETからなり、前記第1の制御素子と並列に接続され
且つ前記第2のFETのドレイン電圧がゲートに印加さ
れ、前記第2のFETのソース−ドレイン間電流が多い
ときは抵抗値が小さくなる一方前記第2のFETのソー
ス−ドレイン間電流が少ないときは抵抗値が大きくなる
第1のラッチ素子をさらに備え、前記第2の反転回路
が、FETからなり、前記第2の制御素子と並列に接続
され且つ前記第1のFETのドレイン電圧がゲートに印
加され、前記第1のFETのソース−ドレイン間電流が
多いときは抵抗値が小さくなる一方前記第1のFETの
ソース−ドレイン間電流が少ないとき抵抗値が大きくな
る第2のラッチ素子をさらに備えたものである。
る電圧制御発振器の発振周波数は、電源電圧の変動の影
響を受けない。
8のPLL回路は、与えられた制御電圧を前記電圧制御
発振器が良好に動作可能である電圧に線形性を保って変
更し、変更した電圧を前記電圧制御発振器に出力するリ
ミッタ回路をさらに備えたものとする。
項9のPLL回路におけるリミッタ回路は、第1の電流
源と、前記第1の電流源からソースに電流が供給される
第1のFETと、前記第1の電流源からソースに電流が
供給され且つソースとゲートとが接続された第2のFE
Tと、第2の電流源と、前記第2の電流源からソースに
電流が供給され且つ前記第2のFETとゲート同士が接
続された第3のFETと、前記第2の電流源からソース
に電流が供給され且つソースとゲートとが接続された第
4のFETとを備え、前記与えられた制御電圧を前記第
1のFETのゲートに入力し、前記第4のFETのゲー
ト電圧を前記電圧制御発振器に出力するものとする。
ら電圧制御発振器に出力される制御電圧も電源電圧の変
動の影響を受けない。
PLL回路の構成例を示すブロック図である。図1にお
いて、90はPLL回路であり、PLL回路90は位相
比較器91、ループフィルタ92、電圧制御発振器93
及びプログラマブル分周器94により構成されている。
位相比較器91は、外部から入力される基準クロック信
号とプログラマブル分周器94を経て入力される参照ク
ロック信号との位相及び周波数を比較して、その差に比
例した直流信号を出力する。ループフィルタ92は入力
される信号の高周波数成分を取り除き、制御電圧を出力
する。電圧制御発振器93は入力される制御電圧に応じ
た周波数のクロック信号を出力する。ここでは基準クロ
ック信号の周波数のN倍の周波数を持つクロック信号を
出力する。
3から出力されるクロック信号を、機能ブロック96A
及び機能ブロック96Bに分配する。機能ブロック96
Aは入力されたクロック信号をPLL回路90にフィー
ドバックする。フィードバックされたクロック信号はプ
ログラマブル分周器94において1/Nに分周され、参
照クロック信号として位相比較器91に入力される。
位相差のない場合は、位相比較器91の出力は0であり
電圧制御発振器93はそのままの周波数で発振を続け
る。位相差のある場合は、位相比較器91は位相差に応
じた電圧を出力するので、電圧制御発振器93の発振周
波数は変更される。この結果、電圧制御発振器93から
出力されるクロック信号の周波数は一定となる。
示す回路図である。図2において、10、20及び30
は遅延回路、50は差動増幅器、55は制御電圧入力端
子、56はクロック信号出力端子である。
TとしてのP型MOSトランジスタ(以下、PMOSと
称する)12及び第2のFETとしてのPMOS13、
第1の制御素子としてのN型MOSトランジスタ(以
下、NMOSと称する)14及び第2の制御素子として
のNMOS15により構成されている。電流源11はP
MOSにより構成されており、VDDに接続されてい
る。PMOS12及び13はソースが電流源11に接続
されている。NMOS14はドレインがPMOS12の
ドレインと接続されソースが接地されている。NMOS
15はドレインがPMOS13のドレインと接続されソ
ースが接地されている。また、NMOS14及びNMO
S15のゲートには制御電圧入力端子51から入力され
る制御電圧が印加される。
電流源21、第1のFETとしてのPMOS22及び第
2のFETとしてのPMOS23、第1の制御素子とし
てのNMOS24及び第2の制御素子としてのNMOS
25により構成されている。また、遅延回路30は、遅
延回路20と同様に、電流源31、第1のFETとして
のPMOS32及び第2のFETとしてのPMOS3
3、第1の制御素子としてのNMOS34及び第2の制
御素子としてのNMOS35により構成されている。
レイン電圧は遅延回路20を構成するPMOS22のゲ
ートに印加される。同様に、遅延回路20を構成するP
MOS22のドレイン電圧は遅延回路30を構成するP
MOS32のゲートに印加され、遅延回路30を構成す
るPMOS32のドレイン電圧は遅延回路10を構成す
るPMOS12のゲートに印加される。
3のドレイン電圧は遅延回路20を構成するPMOS2
3のゲートに印加される。同様に、遅延回路20を構成
するPMOS23のドレイン電圧は遅延回路30を構成
するPMOS33のゲートに印加され、遅延回路30を
構成するPMOS33のドレイン電圧は遅延回路10を
構成するPMOS13のゲートに印加される。
るPMOS32及びPMOS33のドレイン電圧が入力
され、クロック信号を出力する。図3は、差動増幅器5
0の構成例を示す回路図である。図3において、51、
52及び54はPMOS、53はNMOSであり、NM
OS53のゲートにPMOS32のドレイン電圧が印加
されると共にPMOS54のゲートにPMOS33のド
レイン電圧が印加され、PMOS52のドレインからク
ロック信号が出力される。
の動作を説明する。
電圧をVthとすると、制御電圧がVth以下のときは各N
MOSのゲート電圧もVth以下となり、各NMOSは非
導通状態となる。したがって、各PMOSのドレイン電
圧は一定に保たれ、発振が起こらない。
ゲート電圧もVth以上となり、各NMOSは導通状態と
なる。このため、各NMOSのドレイン−ソース間に電
流が流れる。このとき、各NMOSは抵抗成分とみなす
ことができるので各遅延回路を構成するPMOSのドレ
イン電圧は接続されているNMOSに流れる電流に応じ
て変化する。
PMOS12及びPMOS13のソースは共に電流源1
1に接続されているので流れる電流量の和は一定であ
る。そのため、PMOS12に電流が流れてドレイン電
圧が上がったときはPMOS13には電流が流れずドレ
イン電圧は上がらない。また、反対に、PMOS13に
電流が流れてドレイン電圧が上がったときはPMOS1
2には電流が流れずドレイン電圧は上がらない。すなわ
ち、PMOS12のドレイン電圧とPMOS13のドレ
イン電圧とは逆の動きをする。遅延回路20及び30に
おいても同様のことが言える。
に電流が流れてドレイン電圧が上がった状態であるとす
る。PMOS12のドレイン電圧は遅延回路20におけ
るPMOS22のゲートに印加されるので、PMOS2
2はゲート電圧がしきい値電圧を越えるために非導通状
態となり電流が遮断される。したがって、PMOS22
のドレイン電圧が低下する。
30におけるPMOS32のゲートに印加されるので、
PMOS32はゲート電圧がしきい値電圧を下回るため
に導通状態となり電流が流れる。したがって、PMOS
32のドレイン電圧が向上する。
延回路10におけるPMOS12のゲートに印加される
ので、PMOS12はゲート電圧がしきい値電圧を越え
るために非導通状態となり電流が遮断される。したがっ
て、PMOS12のドレイン電圧が低下する。
はある周期を持って上下動を繰り返す。すなわち、発振
が生じる。PMOS22および32のドレイン電圧もま
た同様に発振する。
3、遅延回路20におけるPMOS23、及び遅延回路
30におけるPMOS33もまた同様に動作するため
に、各ドレイン電圧は同様に発振する。
路10におけるPMOS12及びPMOS13のドレイ
ン電圧は逆の動きをするため位相が180度ずれて発振
することになる。同様に、遅延回路20におけるPMO
S22及びPMOS23のドレイン電圧、遅延回路30
におけるPMOS32及びPMOS33のドレイン電圧
も位相が180度ずれて発振する。
信号の変化を示す図である。図4において、実線は制御
電圧が低いときの波形、破線は制御電圧が高いときの波
形である。図4から分かるように、制御電圧が高いと発
振周波数が高くなり信号周期が短くなると共に、信号の
振幅が小さくなる。
電流源を備えたこと及び各遅延回路を差動型にしたこと
によって電源電圧の変動による悪影響を防いだ点にあ
る。電源電圧の変動には交流的な変動(高周波のノイズ
等)と直流的な変動(電圧の瞬時の変化等)とがある。
交流的な変動については、電流源を備えたことによって
発振周波数に対する影響を防止できる。
こと及び各遅延回路を差動型にしたことによって発振周
波数に対する影響を防止できる。例えば、通常のMOS
インバータに電流源を用いた場合、MOSトランジスタ
がオンのときしか電流が流れないので、電源電圧が瞬時
に変化したとき、電流源に接続されたMOSインバータ
の端子の電位は不安定になり発振周波数は変動しやす
い。これに対し、差動インバータの場合、電流は常に流
れているので電流源に接続された端子の電位は安定して
おり、電源電圧が瞬時に変化しても発振周波数は変わら
ない。
ける差動増幅器50の入出力波形の例を示す図である。
同図中、(a)は差動増幅器50の+入力における波形
(遅延回路30におけるPMOS32のドレイン電
圧)、(b)は差動増幅器50の−入力における波形
(遅延回路30におけるPMOS33のドレイン電
圧)、(c)は差動増幅器50から出力されるクロック
信号の波形である。
周期T、振幅Vであり、位相が180度異なる2つの発
振信号が入力される。入力される2つの信号を基に、差
動増幅器50は、周期T、振幅VDDであり、しかもデ
ューティ比50%が保証されたクロック信号を出力す
る。
のモデルを表す図である。図6(a)はPMOSのゲー
ト電圧がしきい値電圧を下回りPMOSが導通状態にな
った場合を表している。Idpは電流源を流れる電流値、
IdsはNMOSのドレイン−ソース間の電流値、Rdpは
導通状態におけるPMOSの内部抵抗値、RdsはNMO
Sの内部抵抗値である。また、図6(b)はPMOSの
ゲート電圧がしきい値電圧を上回りPMOSが非導通状
態になった場合を表している。I'ds はNMOSのドレ
イン−ソース間の電流値である。
の周期をTとすると、 T/2=CV/(Idp−Ids) となる。Cは遅延回路の出力容量、Vは発振信号の振幅
であり、 V=VDD×Rds/(Rdp+Rds) となる。
ネル効果によりゲート電圧とドレイン−ソース間の電流
値とはほぼ比例する。このため、Idp−Idsと制御電圧
とは比例関係となり、この結果、制御電圧と発振周波数
とは線形性が保証される。また、図6(c)は、図6
(a)の状態において、電流源が内部抵抗Rdp1 を有す
る場合を表すモデルである。図5(a)及び(b)に示
した波形において、VDD電位とソース電位との差は、
電流源の内部抵抗Rdp1 による電圧降下によるものであ
る。
て、基板バイアス効果を防ぐために各PMOSの基板を
ソースと共に電流源に接続していても構わない。また、
全てのPMOSの基板とソースを1つの電流源に共通に
接続しても良い。
しているが、3以上の奇数個の遅延回路により同様の特
性を持つ電圧制御発振器を構成することが可能である。
性を持つ電圧制御発振器を構成することも可能である。
振器の他の構成を示す回路図である。図2に示した電圧
制御発振器と異なるのは遅延回路を4個備えている点で
ある。図7において、10、20、30及び40は遅延
回路、50は差動増幅器、55は制御電圧入力端子、5
6はクロック信号出力端子であり、遅延回路10、20
及び30は図2と同様に構成されており、遅延回路40
も他の遅延回路と同様に、電流源41、PMOS42及
び43、NMOS44及び45により構成されている。
ートには遅延回路30を構成するPMOS32のドレイ
ン電圧が印加され、PMOS42のドレイン電圧は遅延
回路10を構成するPMOS13のゲートに印加され
る。同様に、遅延回路40を構成するPMOS43のゲ
ートには遅延回路30を構成するPMOS33のドレイ
ン電圧が印加され、PMOS43のドレイン電圧は遅延
回路10を構成するPMOS12のゲートに印加され
る。
に電流が流れて、ドレイン電圧が上がった状態であると
する。PMOS12のドレイン電圧は、遅延回路20に
おけるPMOS22のゲートに印加されるので、PMO
S22はゲート電圧がしきい値電圧を越えるために非導
通状態となり電流が遮断される。したがって、PMOS
22のドレイン電圧が低下する。
30におけるPMOS32のゲートに印加されるので、
PMOS32はゲート電圧がしきい値電圧を下回るため
に導通状態となり電流が流れる。したがって、PMOS
32のドレイン電圧が向上する。PMOS32のドレイ
ン電圧は、遅延回路40におけるPMOS42のゲート
に印加されるので、PMOS42はゲート電圧がしきい
値電圧を越えるために非導通状態となり電流が遮断され
る。したがって、PMOS42のドレイン電圧が低下す
る。
10におけるPMOS13のゲートに印加されるので、
PMOS13はゲート電圧がしきい値電圧を下回るため
に導通状態となり電流が流れる。したがって、PMOS
13のドレイン電圧が向上する。このためPMOS12
のドレイン電圧が低下する。
はある周期を持って上下動を繰り返す。すなわち発振が
生じる。
しているが、2以上の偶数個の遅延回路により同様の特
性を持つ電圧制御発振器を構成することが可能である。
等のシングルトランジスタに比べて同相入力抑圧比が1
0倍以上よい差動型の反転回路を用いているために、そ
の反転動作は高速であり高周波動作が可能である。デジ
タル性ノイズが重畳された電源に対して、ジッタの少な
い安定した波形を持つ発振信号を出力することができ
る。
帰還巡回ループで反転するために、その反転速度を遅延
回路により調整することができるので発振周波数を調節
することができる。なお、差動アンプと巡回ループとの
組み合わせが負帰還を構成していれば同様の特性を示す
ことはいうまでもない。
御素子をNMOSによって構成したが、本発明はこれに
限るものではなく、第1及び第2の制御素子は印加され
た制御電圧に対して線形な電流特性を持つものであれば
よい。
の構成を示す回路図である。図8において、10、20
及び30は遅延回路、50は差動増幅器、55は制御電
圧入力端子、56はクロック信号出力端子であり、図2
に示した電圧制御発振器の構成と同様である。
るのは、各遅延回路の内部構成である。
代わりに第1の制御素子としてのNMOS14a及び第
1のラッチ素子としてのNMOS14bを備え、NMO
S15の代わりに第2の制御素子としてのNMOS15
a及び第2のラッチ素子としてのNMOS15bを備え
ている。NMOS14a及び14bのドレインはPMO
S12のドレインと接続され、NMOS15a及び15
bのドレインはPMOS13のドレインと接続されてい
る。また、NMOS14a及び15aのゲートには制御
電圧が印加され、NMOS14bのゲートにはPMOS
13のドレイン電圧が印加され、NMOS15bのゲー
トにはPMOS12のドレイン電圧が印加される。
わりに第1の制御素子としてのNMOS24a及び第1
のラッチ素子としてのNMOS24bを備え、NMOS
25の代わりに第2の制御素子としてのNMOS25a
及び第2のラッチ素子としてのNMOS25bを備えて
いる。遅延回路30も、NMOS34の代わりに第1の
制御素子としてのNMOS34a及び第1のラッチ素子
としてのNMOS34bを備え、NMOS35の代わり
に第2の制御素子としてのNMOS35a及び第2のラ
ッチ素子としてのNMOS35bを備えている。
の動作を説明する。
電圧をVthとすると、制御電圧がVth以下のときはNM
OS14a、15a、24a、25a、34a、35a
のゲート電圧もVth以下となり、非導通状態となる。
ドレイン電圧が上がると、PMOS22は非導通状態に
なりドレイン電圧が下がり、このためにPMOS32は
導通状態となりドレイン電圧が上り、PMOS12は非
導通状態となる。したがって、PMOS12には電流が
流れなくなる。また、PMOS12のドレイン電圧が上
ると、NMOS15bのゲート電圧が上り、NMOS1
5bは導通状態になる。したがって、PMOS13に電
流が流れ始める。すなわち、PMOS12のドレイン電
圧が下がりPMOS13のドレイン電圧が上る。
PMOS23は非導通状態になりドレイン電圧が下が
り、このためにPMOS33は導通状態となりドレイン
電圧が上り、PMOS13は非導通状態となる。したが
って、PMOS13には電流が流れなくなる。また、P
MOS13のドレイン電圧が上ると、NMOS14bの
ゲート電圧が上り、NMOS14bは導通状態になる。
したがって、PMOS12に電流が流れ始める。すなわ
ち、PMOS12のドレイン電圧が下がりPMOS13
のドレイン電圧が上る。
イン電圧は、ある周期を持って上下動を繰り返す。すな
わち、発振が生じる。また、発振する周波数は、制御電
圧の値に関わらず一定である。
4a、15a、24a、25a、34a、35aのゲー
ト電圧もVth以上となり、導通状態となる。このとき
も、発振が生じる。
MOS13のドレイン電圧は逆の動きをするため、位相
が180度ずれて発振することになる。同様に、遅延回
路20におけるPMOS22及びPMOS23のドレイ
ン電圧、遅延回路30におけるPMOS32及びPMO
S33のドレイン電圧も、位相が180度ずれて発振す
る。したがって、図5に示したような信号波形が得ら
れ、差動増幅器50からはデューティ比50%が保証さ
れたクロック信号が出力される。
は、各遅延回路がラッチ素子を備えた点である。
電圧がある値より高くなると正帰還を起こし発振を停止
してしまう。ところが、本実施形態に係る電圧制御発振
器では、参考例に係る電圧制御発振器では発振を停止し
てしまうような制御電圧でもラッチ素子の動作によって
発振が維持される。
本実施形態に係る電圧制御発振器の出力信号を示す図で
ある。図9において、実線は本実施形態の場合、破線は
参考例の場合である。図9に示すように、参考例では発
振を停止してしまうような制御電圧でも本実施形態では
発振が維持される。
一能力の電流源を用いる場合、ラッチ素子を用いる方が
より高い周波数まで発振可能になる。したがって、本実
施形態に係る電圧制御発振器によると、消費電力を増大
させることなく発振周波数の上限を引き上げることがで
きる。また、特定の周波数で発振させるのに要する消費
電力は、低減される。ラッチ素子を用いなければ、発振
周波数を上げるためには電流源の能力を上げなければな
らない。
めのモデルを表す図である。図10(a)はPMOSの
ゲート電圧がしきい値電圧を下回りPMOSが導通状態
になった場合を表している。PMOS12、NMOS1
4a及び14bを例にとった場合、Idpは電流源を流れ
る電流値、Ids1 はNMOS14aのドレイン−ソース
間の電流値、Ids2 はNMOS14bのドレイン−ソー
ス間の電流値、Rdpは導通状態におけるPMOS12の
内部抵抗値、Rds1 はNMOS14aの内部抵抗値、R
ds2 はNMOS14bの内部抵抗値である。また、図1
0(b)はPMOSのゲート電圧がしきい値電圧を上回
りPMOSが非導通状態になった場合を表している。P
MOS12、NMOS14a及び14bを例にとった場
合、I'ds1はNMOS14aのドレイン−ソース間の電
流値、I'ds2はNMOS14bのドレイン−ソース間の
電流値である。
の周期をTとすると、 T/2=CV/(Idp−Ids1 −Ids2 ) となる。Cは遅延回路の出力容量、Vは発振信号の振幅
である。
ネル効果により、ゲート電圧とドレイン−ソース間の電
流値とはほぼ比例する。このため、Idp−Ids1 −Ids
2 と制御電圧とは比例関係となり、この結果、制御電圧
と発振周波数とは線形性が保証される。
て、基板バイアス効果を防ぐために各PMOSの基板を
ソースと共に電流源に接続していても構わない。また、
全てのPMOSの基板とソースを1つの電流源に共通に
接続しても良い。
タ等のシングルトランジスタに比べて同相入力抑圧比が
10倍以上よい差動回路を用いているために、その反転
動作は高速であり高周波動作が可能であり、ディジタル
性ノイズが重畳された電源に対してジッタの少ない安定
した波形を持つ発振信号を出力することができる。ま
た、差動アンプと多数ゲートとによる負帰還巡回ループ
で反転するために、その反転速度を遅延回路により調整
することができるので発振周波数を調節することができ
る。
るため遅延回路の出力電圧振幅が大きく得られ、参考例
に示した回路よりも低電圧で安定な動作ができる点に特
徴がある。
ラッチ素子をNMOSによって構成したが本発明はこれ
に限るものではなく、第1又は第2のFETのソース−
ドレイン間電流に従って抵抗値が変化する機能を有して
いる素子であればよい。
第1及び第2のFETをPMOSによって構成したが、
NMOSによって構成しても同様の効果が得られる。こ
の場合、例えば第1及び第2の制御素子として制御電圧
がゲートに印加されるPMOSを用いればよい。また、
第1及び第2のラッチ素子をPMOSによって構成すれ
ばよい。
外部から直接制御電圧が入力されていた。本発明の第2
の実施形態は、外部から与えられた制御電圧の値を電圧
制御発振器に入力する前に適切な値に変更するリミッタ
回路に関するものである。
リミッタ回路の構成例を示す回路図である。図11にお
いて、60は電流源、61a、61b及び61cはPM
OS、62a、62b、62c、62d、62e及び6
2fはNMOSである。また、Vinは外部から入力され
る制御電圧、Vout は外部に出力される制御電圧であ
る。
a及びNMOS62eのゲートに印加される。ここで、
電流源60の電流をIs とし、PMOS61aのしきい
値電圧をVpth 、ソース−ドレイン間の電流をIp と
し、NMOS62eのしきい値電圧をVnth 、ドレイン
−ソース間の電流をIn とし、PMOS61cのソース
−ドレイン間の電流をIout とする。
のドレイン−ソース間の電流は遮断される。このとき、 Iout =Is −Ip となる。Vnth ≦Vin≦Vpth であるとき、 Iout =Is −Ip +In となる。Vin≧Vpth であるとき、PMOS61aのソ
ース−ドレイン間の電流が遮断され、 Iout =In となる。Vin≦Vpth であるとき、Vinと−Ip とは比
例する。また、Vin≧Vnth であるとき、VinとIn と
は比例する。さらに、Vout とIout とはほぼ比例する
ので、VinとVout との関係は図12のようになる。図
12から分かるように、入力される制御電圧Vinが変化
すると、出力される制御電圧Vout はほぼ線形に変化
し、しかも電圧利得が小さいのでVinが電源電圧に達し
てもVout は電源電圧に達することはなく、飽和しな
い。
は、入力される制御電圧Vinが一定であっても、電源電
圧VDDが変動するとPMOS61aの電流値Ip が変
化するので、出力される制御電圧Vout が変動してしま
う。
リミッタ回路の他の構成例を示す回路図である。図13
において、65a及び65bは電流源、66a、66
b、66c及び66dはNMOSである。また、Vinは
外部から入力される制御電圧、Vout は外部に出力され
る制御電圧である。
aのゲートに印加される。ここで、電流源65aの電流
をIs1、電流源65bの電流をIs2、NMOS66aの
ドレイン−ソース間の電流をIin、しきい値電圧をVnt
h 、NMOS66dのドレイン−ソース間の電流をIou
t とする。
まる定数、Vpth はNMOS66dのしきい値電圧であ
る。
の電流は遮断されるので、Iin=0となる。また、Vin
≧Vnth であるとき、VinとIinとは比例する。
4のようになる。図14からわかるように、入力される
制御電圧Vinが変化すると、Vin≧Vnth のとき出力さ
れる制御電圧Vout は線形に変化し、しかも電圧利得が
小さいのでVinが電源電圧に達してもVout は電源電圧
に達することはなく、飽和しない。
れる制御電圧VinをNMOS66aのみで受けているの
で、電源電圧VDDが変動しても、Vinが一定であれ
ば、出力される制御電圧Vout は変動しない。
路により電圧制御発振器は最適な周波数特性を得ること
ができる。特に、図13に示したリミッタ回路を用いる
ことにより、電圧制御発振器は制御電圧に対して線形性
のある周波数特性が得られると共に電源電圧の変動にも
影響を受けにくくなる。
る第1及び第2の反転回路は共に電流源から電流が供給
されるので、電源電圧が変動しても各遅延回路の遅延時
間は変化せず、発振周波数は電源電圧の変動の影響を受
けない。したがって、制御電圧に対して線形な周波数特
性を持ち且つ電源電圧の変動により影響を受けない電圧
制御発振器を実現することができる。
素子を備えることにより、第1及び第2の反転回路の発
振がより安定する。したがって、高周波帯域においても
安定して動作可能な電圧制御発振器を実現することがで
きる。
すブロック図である。
である。
差動増幅器の構成図である。
る、制御電圧による各遅延回路の出力信号の変化を示す
図である。
信号波形の図であり、(a)は差動増幅器の+入力にお
ける波形、(b)は−入力における波形、(c)は出力
されるクロック信号の波形である。
各遅延回路のモデルを表す図であり、(a)はPMOS
が導通状態である場合、(b)はPMOSが非導通状態
である場合、(c)は電流源が内部抵抗を有しており且
つPMOSが導通状態である場合である。
成図である。
の構成図である。
態に係る電圧制御発振器の出力信号を示す図である。
器における各遅延回路のモデルを表す図であり、(a)
はPMOSが導通状態である場合、(b)はPMOSが
非導通状態である場合である。
の一例の構成図である。
圧と出力電圧との関係を示すグラフである。
の他の例の構成図である。
圧と出力電圧との関係を示すグラフである。
1のFET) 13,23,33,43 P型MOSトランジスタ(第
2のFET) 14,24,34,44 N型MOSトランジスタ(第
1の制御素子) 15,25,35,45 N型MOSトランジスタ(第
2の制御素子) 14a,24a,34a N型MOSトランジスタ(第
1の制御素子) 15a,25a,35a N型MOSトランジスタ(第
2の制御素子) 14b,24b,34b N型MOSトランジスタ(第
1のラッチ素子) 15b,25b,35b N型MOSトランジスタ(第
2のラッチ素子) 50 差動増幅器 51、52、54 PMOS 53 NMOS 55 制御電圧入力端子 56 クロック信号出力端子 90 PLL回路 91 位相比較器 92 ループフィルタ 93 電圧制御発振器 94 プログラマブル分周器 95 クロックバッファ 96A,96B 機能ブロック
Claims (10)
- 【請求項1】 印加される制御電圧に応じた周波数の発
振信号を出力する電圧制御発振器であって、 リング状に接続されており、印加される制御電圧に従っ
て遅延時間が変化する複数の遅延回路を備え、 前記遅延回路は、それぞれ、 電流源から共に電流が供給され差動する第1の反転回路
及び第2の反転回路とからなり、 前記第1の反転回路は、 前記電流源からソースに電流が供給される第1のFET
と、FETからなり、 前記第1のFETのドレインに接続さ
れ且つ前記制御電圧がゲートに印加される第1の制御素
子とからなり、 前記第2の反転回路は、 前記電流源からソースに電流が供給される第2のFET
と、FETからなり、 前記第2のFETのドレインに接続さ
れ且つ前記制御電圧がゲートに印加される第2の制御素
子とからなり、 各遅延回路の入力信号は前記第1及び第2のFETのゲ
ートに入力される一方、出力信号は前記第1及び第2の
FETのドレインから出力されるものであり、かつ、 前記遅延回路の少なくとも1つは、 前記第1の反転回路が、FETからなり、前記第1の制
御素子と並列に接続され且つ前記第2のFETのドレイ
ン電圧がゲートに印加され、前記第2のFETのソース
−ドレイン間電流が多いときは抵抗値が小さくなる一方
前記第2のFETのソース−ドレイン間電流が少ないと
きは抵抗値が大きくなる第1のラッチ素子をさらに備
え、 前記第2の反転回路が、FETからなり、前記第2の制
御素子と並列に接続され且つ前記第1のFETのドレイ
ン電圧がゲートに印加され、前記第1のFETのソース
−ドレイン間電流が多いときは抵抗値が小さくなる一方
前記第1のFETのソース−ドレイン間電流が少ないと
きは抵抗値が大きくなる第2のラッチ素子をさらに備え
たものであることを特徴とする電圧制御発振器。 - 【請求項2】 請求項1に記載の電圧制御発振器におい
て、 前記各遅延回路は、共通の電流源から、電流が供給され
ることを特徴とする電圧制御発振器。 - 【請求項3】 請求項1に記載の電圧制御発振器におい
て、 前記第1及び第2のFETは、P型FETであり、 前記第1及び第2の制御素子は、前記制御電圧がゲート
に印加されるN型FETであり、 前記第1のラッチ素子は、前記第2のFETのドレイン
電圧がゲートに印加されるN型FETであり、 前記第2のラッチ素子は、前記第1のFETのドレイン
電圧がゲートに印加されるN型FETであることを特徴
とする電圧制御発振器。 - 【請求項4】 請求項1に記載の電圧制御発振器におい
て、 前記第1及び第2のFETは、N型FETであり、 前記第1及び第2の制御素子は、前記制御電圧がゲート
に印加されるP型FETであり、 前記第1のラッチ素子は、前記第2のFETのドレイン
電圧がゲートに印加されるP型FETであり、 前記第2のラッチ素子は、前記第1のFETのドレイン
電圧がゲートに印加されるP型FETであることを特徴
とする電圧制御発振器。 - 【請求項5】 請求項1に記載の電圧制御発振器におい
て、 前記遅延回路をn個(nは3以上の奇数)備えており、 第m段(2≦m≦n)の遅延回路が有する第1のFET
のゲートには第(m−1)段の遅延回路が有する第1の
FETのドレイン電圧が印加されると共に、第m段(2
≦m≦n)の遅延回路が有する第2のFETのゲートに
は第(m−1)段の遅延回路が有する第2のFETのド
レイン電圧が印加され、 第1段の遅延回路が有する第1のFETのゲートには第
n段の遅延回路が有する第1のFETのドレイン電圧が
印加されると共に、第1段の遅延回路が有する第2のF
ETのゲートには第n段の遅延回路が有する第2のFE
Tのドレイン電圧が印加されることを特徴とする電圧制
御発振器。 - 【請求項6】 請求項1に記載の電圧制御発振器におい
て、 前記遅延回路をn個(nは2以上の偶数)備えており、 第m段(2≦m≦n)の遅延回路が有する第1のFET
のゲートには第(m−1)段の遅延回路が有する第1の
FETのドレイン電圧が印加されると共に、第m段(2
≦m≦n)の遅延回路が有する第2のFETのゲートに
は第(m−1)段の遅延回路が有する第2のFETのド
レイン電圧が印加され、 第1段の遅延回路が有する第1のFETのゲートには第
n段の遅延回路が有する第2のFETのドレイン電圧が
印加されると共に、第1段の遅延回路が有する第2のF
ETのゲートには第n段の遅延回路が有する第1のFE
Tのドレイン電圧が印加されることを特徴とする電圧制
御発振器。 - 【請求項7】 請求項1に記載の電圧制御発振器におい
て、 前記複数の遅延回路の中の1つが有する第1及び第2の
FETのドレイン電圧を入力とし、発振信号を出力する
差動増幅器をさらに備えたことを特徴とする電圧制御発
振器。 - 【請求項8】 印加される制御電圧に応じた周波数の発
振信号を出力する電圧制御発振器を有するPLL回路で
あって、 前記電圧制御発振器は、 リング状に接続されており、印加される制御電圧に従っ
て遅延時間が変化する複数の遅延回路を備えたものであ
り、 前記遅延回路は、それぞれ、 電流源から共に電流が供給され差動する第1の反転回路
及び第2の反転回路とからなり、 前記第1の反転回路は、 前記電流源からソースに電流が供給される第1のFET
と、FETからなり、 前記第1のFETのドレインに接続さ
れ且つ前記制御電圧がゲートに印加される第1の制御素
子とからなり、 前記第2の反転回路は、 前記電流源からソースに電流が供給される第2のFET
と、FETからなり、 前記第2のFETのドレインに接続さ
れ且つ前記制御電圧がゲートに印加される第2の制御素
子とからなり、 各遅延回路の入力信号は前記第1及び第2のFETのゲ
ートに入力される一方、出力信号は前記第1及び第2の
FETのドレインから出力されるものであり、かつ、 前記遅延回路の少なくとも1つは、 前記第1の反転回路が、FETからなり、前記第1の制
御素子と並列に接続され且つ前記第2のFETのドレイ
ン電圧がゲートに印加され、前記第2のFETのソース
−ドレイン間電流が多いときは抵抗値が小さくなる一方
前記第2のFETのソース−ドレイン間電流が少ないと
きは抵抗値が大きくなる第1のラッチ素子をさらに備
え、 前記第2の反転回路が、FETからなり、前記第2の制
御素子と並列に接続され且つ前記第1のFETのドレイ
ン電圧がゲートに印加され、前記第1のFETのソース
−ドレイン間電流が多いときは抵抗値が小さくなる一方
前記第1のFETのソース−ドレイン間電流が少ないと
きは抵抗値が大きくなる第2のラッチ素子をさらに備え
たものであることを特徴とするPLL回路。 - 【請求項9】 請求項8に記載のPLL回路において、 与えられた制御電圧を前記電圧制御発振器が良好に動作
可能である電圧に線形性を保って変更し、変更した電圧
を前記電圧制御発振器に出力するリミッタ回路をさらに
備えたことを特徴とするPLL回路。 - 【請求項10】 請求項9に記載のPLL回路におい
て、 前記リミッタ回路は、 第1の電流源と、 前記第1の電流源からソースに電流が供給される第1の
FETと、 前記第1の電流源からソースに電流が供給され且つソー
スとゲートとが接続された第2のFETと、 第2の電流源と、 前記第2の電流源からソースに電流が供給され且つ前記
第2のFETとゲート同士が接続された第3のFET
と、 前記第2の電流源からソースに電流が供給され且つソー
スとゲートとが接続された第4のFETとを備え、 前記与えられた制御電圧を前記第1のFETのゲートに
入力し、前記第4のFETのゲート電圧を前記電圧制御
発振器に出力するものであることを特徴とするPLL回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10484896A JP3512137B2 (ja) | 1995-05-18 | 1996-04-25 | 電圧制御発振器及びpll回路 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12005395 | 1995-05-18 | ||
JP7-120053 | 1995-05-18 | ||
JP10484896A JP3512137B2 (ja) | 1995-05-18 | 1996-04-25 | 電圧制御発振器及びpll回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0936708A JPH0936708A (ja) | 1997-02-07 |
JP3512137B2 true JP3512137B2 (ja) | 2004-03-29 |
Family
ID=26445224
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10484896A Expired - Fee Related JP3512137B2 (ja) | 1995-05-18 | 1996-04-25 | 電圧制御発振器及びpll回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3512137B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002057558A (ja) * | 2000-08-09 | 2002-02-22 | Fujitsu Ltd | 遅延回路 |
JP2004356800A (ja) | 2003-05-28 | 2004-12-16 | Rohm Co Ltd | 発振回路 |
US7362189B2 (en) | 2004-05-28 | 2008-04-22 | Rohm Co., Ltd. | Oscillator circuit with regulated V-I output stage |
KR100759783B1 (ko) | 2005-11-14 | 2007-09-20 | 삼성전자주식회사 | 차동 증폭기, 차동 증폭 방법 및 이를 이용한 위상 고정루프 및 지연 동기 루프 |
DE112007001946T5 (de) | 2006-08-16 | 2009-07-02 | Advantest Corp. | Lastschwankung-Kompensationsschaltung, elektronische Vorrichtung, Prüfvorrichtung, Taktgeneratorschaltung und Lastschwankungs-Kompensationsverfahren |
JP2010273386A (ja) * | 2010-08-16 | 2010-12-02 | Renesas Electronics Corp | 電圧制御発振器 |
-
1996
- 1996-04-25 JP JP10484896A patent/JP3512137B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0936708A (ja) | 1997-02-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3260615B2 (ja) | 電圧制御発振器 | |
US8154352B2 (en) | Oscillating circuit | |
US6316987B1 (en) | Low-power low-jitter variable delay timing circuit | |
US5012142A (en) | Differential controlled delay elements and skew correcting detector for delay-locked loops and the like | |
US7176737B2 (en) | Phase-locked loop and delay-locked loop including differential delay cells having differential control inputs | |
US20050264336A1 (en) | Differential type delay cells and methods of operating the same | |
US6075419A (en) | High speed wide tuning range multi-phase output ring oscillator | |
US6690242B2 (en) | Delay circuit with current steering output symmetry and supply voltage insensitivity | |
JP3109560B2 (ja) | ばらつき補償技術による半導体集積回路 | |
US5081428A (en) | Voltage controlled oscillator having 50% duty cycle clock | |
US5673008A (en) | Voltage-controlled oscillator and PLL circuit exhibiting high-frequency band operation, linear frequency characteristics, and power-source variation immunity | |
US6677825B2 (en) | Ring oscillator circuit and a delay circuit | |
US5682123A (en) | Voltage controlled ring oscillator having level translator in output | |
US5880579A (en) | VCO supply voltage regulator for PLL | |
JP3512137B2 (ja) | 電圧制御発振器及びpll回路 | |
US6686788B2 (en) | Delay circuit of clock synchronization device using delay cells having wide delay range | |
US6812757B2 (en) | Phase lock loop apparatus | |
US5821823A (en) | Voltage-controlled oscillator | |
US20050046496A1 (en) | Widely tunable ring oscillator utilizing active negative capacitance | |
US7642867B2 (en) | Simple technique for reduction of gain in a voltage controlled oscillator | |
JP2001094418A (ja) | 電圧制御発振器 | |
JPH0621776A (ja) | 電圧制御型発振回路 | |
JPH07202646A (ja) | 電圧制御発振回路 | |
JP2001094404A (ja) | 電圧制御遅延回路 | |
JPH07336216A (ja) | 電圧制御発振器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031224 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040105 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080116 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090116 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090116 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100116 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110116 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110116 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120116 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130116 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |