JP2001094404A - 電圧制御遅延回路 - Google Patents
電圧制御遅延回路Info
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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- H03K2005/00019—Variable delay
- H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
- H03K2005/00032—Dc control of switching transistors
Abstract
(57)【要約】
【課題】デカップリングキヤパシタを接続することな
く、簡単な構成でPSPRを改善でき、応用回路の性能を向
上し得る電圧制御遅延回路を提供する。 【解決手段】それぞれソースが電源ノードに接続され、
ゲートに遅延時間量制御電圧Vcntrlが印加されるＰＭＯ
ＳトランジスタTPを負荷とし、駆動用のＮＭＯＳトラン
ジスタTNを有するＮ型インバータからなるＮ型インバー
タ遅延回路NIV1、NIV2と、各段インバータ遅延回路のＮ
ＭＯＳトランジスタのソース同士が共通接続されたノー
ドａと接地ノードとの間にドレイン・ソース間が接続さ
れ、ゲートにはオン状態に設定するためのバイアス電圧
が印加されるバイアス用のＮＭＯＳトランジスタN0と、
電源電圧範囲内の全振幅にわたって変化する信号を初段
遅延回路へ入力するプッシュプル型のインバータ回路IV
とを具備する。
く、簡単な構成でPSPRを改善でき、応用回路の性能を向
上し得る電圧制御遅延回路を提供する。 【解決手段】それぞれソースが電源ノードに接続され、
ゲートに遅延時間量制御電圧Vcntrlが印加されるＰＭＯ
ＳトランジスタTPを負荷とし、駆動用のＮＭＯＳトラン
ジスタTNを有するＮ型インバータからなるＮ型インバー
タ遅延回路NIV1、NIV2と、各段インバータ遅延回路のＮ
ＭＯＳトランジスタのソース同士が共通接続されたノー
ドａと接地ノードとの間にドレイン・ソース間が接続さ
れ、ゲートにはオン状態に設定するためのバイアス電圧
が印加されるバイアス用のＮＭＯＳトランジスタN0と、
電源電圧範囲内の全振幅にわたって変化する信号を初段
遅延回路へ入力するプッシュプル型のインバータ回路IV
とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、電圧制御遅延回路
に係り、特にシングルエンド型遅延回路を用いた電圧制
御遅延回路に関するもので、例えば位相同期ループ（Ｐ
ＬＬ）回路の電圧制御発振回路（Voltage Controlled O
scillator ；ＶＣＯ）用のリングオシレータ、電圧制御
遅延線（Voltage Controlled Delay Line ；ＶＣＤＬ）
などに使用されるものである。
に係り、特にシングルエンド型遅延回路を用いた電圧制
御遅延回路に関するもので、例えば位相同期ループ（Ｐ
ＬＬ）回路の電圧制御発振回路（Voltage Controlled O
scillator ；ＶＣＯ）用のリングオシレータ、電圧制御
遅延線（Voltage Controlled Delay Line ；ＶＣＤＬ）
などに使用されるものである。
【０００２】
【従来の技術】ＰＬＬ回路のＶＣＯとして、複数段の遅
延素子をループ状に接続してリングオシレータを構成す
る際、設計上、気をつけなければならない点としていく
つか挙げられるが、遅延素子で発生するランダムノイズ
による位相誤差が小さいことと、電源電位ＶCC／接地電
位ＧＮＤの変動による位相誤差が小さくなることは重要
な観点である。
延素子をループ状に接続してリングオシレータを構成す
る際、設計上、気をつけなければならない点としていく
つか挙げられるが、遅延素子で発生するランダムノイズ
による位相誤差が小さいことと、電源電位ＶCC／接地電
位ＧＮＤの変動による位相誤差が小さくなることは重要
な観点である。
【０００３】近年、ＬＳＩ（大規模集積回路）の大規模
化、動作周波数の向上とともに、ＶCC／ＧＮＤの電位変
動を十分に抑えることはあまり期待できなくなってきて
おり、そのため、ＰＬＬ出力周波数のジッタ（出力信号
のエッジの揺れ；jitter）の主要な原因は、前記ランダ
ムノイズよりも、ＶCC／ＧＮＤの電位変動による効果が
支配的であることが知られてきている。
化、動作周波数の向上とともに、ＶCC／ＧＮＤの電位変
動を十分に抑えることはあまり期待できなくなってきて
おり、そのため、ＰＬＬ出力周波数のジッタ（出力信号
のエッジの揺れ；jitter）の主要な原因は、前記ランダ
ムノイズよりも、ＶCC／ＧＮＤの電位変動による効果が
支配的であることが知られてきている。
【０００４】そこで、ＰＬＬ回路では、そのコアとなる
ＶＣＯの遅延素子として、差動型の遅延回路が使用され
ることが多くなっており、ＶCC／ＧＮＤの電位変動の影
響を程度を示す指標であるPSRR（Power Supply Reducti
on Ratio）が向上し、ＰＬＬ出力周波数のジッタも小さ
く抑えられるようになった。
ＶＣＯの遅延素子として、差動型の遅延回路が使用され
ることが多くなっており、ＶCC／ＧＮＤの電位変動の影
響を程度を示す指標であるPSRR（Power Supply Reducti
on Ratio）が向上し、ＰＬＬ出力周波数のジッタも小さ
く抑えられるようになった。
【０００５】しかし、年々、動作周波数の向上の要求は
とどまるところを知らず、それに比例してＰＬＬやＶＣ
ＤＬに要求されるジッタの大きさはますます小さいこと
が求められるようになった。そのため、差動型の遅延回
路に対しても様々な工夫が加えられるようになってきて
いる。
とどまるところを知らず、それに比例してＰＬＬやＶＣ
ＤＬに要求されるジッタの大きさはますます小さいこと
が求められるようになった。そのため、差動型の遅延回
路に対しても様々な工夫が加えられるようになってきて
いる。
【０００６】しかし、差動型の遅延回路の問題点として
は、素子内で発生するランダムノイズがシングルエンド
型の遅延回路と比べて大きい上、シングルエンド型と比
べて電圧振幅がとれないので、雑音の位相誤差に及ぼす
寄与がシングルエンド型の遅延回路に比べて大きいこ
と、また、定電流特性を保つためにトランジスタのある
程度の段数の縦積みが必要である。この影響は、プロセ
ス技術の進歩に伴って、素子が微細化し、電源電圧が下
げられていけばいくほど顕著になり、設計が困難になっ
ていくことである。
は、素子内で発生するランダムノイズがシングルエンド
型の遅延回路と比べて大きい上、シングルエンド型と比
べて電圧振幅がとれないので、雑音の位相誤差に及ぼす
寄与がシングルエンド型の遅延回路に比べて大きいこ
と、また、定電流特性を保つためにトランジスタのある
程度の段数の縦積みが必要である。この影響は、プロセ
ス技術の進歩に伴って、素子が微細化し、電源電圧が下
げられていけばいくほど顕著になり、設計が困難になっ
ていくことである。
【０００７】この点に関して、シングルエンド型の遅延
回路は、低電圧設計が容易であり、PSRRの問題さえ解決
すれば、シングルエンド型の遅延回路が有効であること
がわかっており、そのように工夫されたＶＣＯが例えば
マイクロプロセッサに搭載されている。
回路は、低電圧設計が容易であり、PSRRの問題さえ解決
すれば、シングルエンド型の遅延回路が有効であること
がわかっており、そのように工夫されたＶＣＯが例えば
マイクロプロセッサに搭載されている。
【０００８】図６は、従来のプッシュプル型のインバー
タ遅延回路を用いて構成されたＶＣＯの一例を示してい
る。
タ遅延回路を用いて構成されたＶＣＯの一例を示してい
る。
【０００９】図６において、P0はＶCCノードにソースが
接続され、ゲートに遅延時間量制御電圧Vcntrlが印加さ
れる電流源用のＰＭＯＳトランジスタ（Ｐ型のＭＯＳト
ランジスタ）である。IV1 〜IV3 は上記ＰＭＯＳトラン
ジスタP0のドレインノードとＧＮＤとの間にそれぞれ接
続されたプッシュプル型のインバータ遅延回路であり、
各遅延回路は全体としてループ接続され、リングオシレ
ータを構成している。また、ＰＭＯＳトランジスタP0の
ドレインノードとＧＮＤとの間には、デカップリングキ
ヤパシタCdが接続されている。そして、リングオシレー
タの出力信号は、レベルシフト回路60により“Ｈ”レベ
ルがＶCCにシフトされて後段回路に出力される。
接続され、ゲートに遅延時間量制御電圧Vcntrlが印加さ
れる電流源用のＰＭＯＳトランジスタ（Ｐ型のＭＯＳト
ランジスタ）である。IV1 〜IV3 は上記ＰＭＯＳトラン
ジスタP0のドレインノードとＧＮＤとの間にそれぞれ接
続されたプッシュプル型のインバータ遅延回路であり、
各遅延回路は全体としてループ接続され、リングオシレ
ータを構成している。また、ＰＭＯＳトランジスタP0の
ドレインノードとＧＮＤとの間には、デカップリングキ
ヤパシタCdが接続されている。そして、リングオシレー
タの出力信号は、レベルシフト回路60により“Ｈ”レベ
ルがＶCCにシフトされて後段回路に出力される。
【００１０】図６に示したＶＣＯにおいて、デカップリ
ングキヤパシタCdを接続しない場合には、電源電圧ＶCC
が変動した場合、プッシュプル型インバータ遅延回路IV
1 〜IV3 の各プッシュプル段の回路閾値および駆動能力
が変動し、発振周波数が変化する。
ングキヤパシタCdを接続しない場合には、電源電圧ＶCC
が変動した場合、プッシュプル型インバータ遅延回路IV
1 〜IV3 の各プッシュプル段の回路閾値および駆動能力
が変動し、発振周波数が変化する。
【００１１】即ち、例えばＶCCが低下すると、制御電圧
Vcntrlの供給源は、電流源用のＰＭＯＳトランジスタP0
のソース・ゲート間容量を介してＶCCノードと強く結合
しているので、ＶCCの低下に追随して制御電圧Vcntrlが
下がり、ＶCCとの差は殆んどなくなる。
Vcntrlの供給源は、電流源用のＰＭＯＳトランジスタP0
のソース・ゲート間容量を介してＶCCノードと強く結合
しているので、ＶCCの低下に追随して制御電圧Vcntrlが
下がり、ＶCCとの差は殆んどなくなる。
【００１２】しかし、電流源用のＰＭＯＳトランジスタ
P0のドレインノードの電位が変化し、この電位の変化に
敏感に対応して各遅延回路IV1 〜IV3 の遅延時間量が変
化し、発振周波数がかなり変化してしまうことになる。
P0のドレインノードの電位が変化し、この電位の変化に
敏感に対応して各遅延回路IV1 〜IV3 の遅延時間量が変
化し、発振周波数がかなり変化してしまうことになる。
【００１３】そこで、デカップリングキヤパシタCdを接
続することにより、電流源用のＰＭＯＳトランジスタP0
のドレインノードの電位の変動をかなり抑制することが
でき、PSRRを改善することができる。
続することにより、電流源用のＰＭＯＳトランジスタP0
のドレインノードの電位の変動をかなり抑制することが
でき、PSRRを改善することができる。
【００１４】しかし、デカップリングキヤパシタCdの容
量が大き過ぎると、電流源用のＰＭＯＳトランジスタP0
のドレイン・ソース間電圧が変化し、電流源用のＰＭＯ
ＳトランジスタP0から供給される電流が変化し、結局、
ある程度は発振周波数が変化してしまうことになり、発
振周波数が不安定になる。
量が大き過ぎると、電流源用のＰＭＯＳトランジスタP0
のドレイン・ソース間電圧が変化し、電流源用のＰＭＯ
ＳトランジスタP0から供給される電流が変化し、結局、
ある程度は発振周波数が変化してしまうことになり、発
振周波数が不安定になる。
【００１５】上記とは逆に、デカップリングキヤパシタ
Cdの容量が小さ過ぎると、PSRRの改善効果が小さくな
り、ＰＬＬ回路の性能はある程度以上は向上しないこと
になる。
Cdの容量が小さ過ぎると、PSRRの改善効果が小さくな
り、ＰＬＬ回路の性能はある程度以上は向上しないこと
になる。
【００１６】したがって、上記したようにプッシュプル
型インバータ遅延回路IV1 〜IV3 は、その遅延時間が電
源電圧ＶCCに強く依存するという特徴があり、電源電圧
ＶCCの変動そのものを抑制しないと、ジッタを小さくす
ることができないという問題がある。
型インバータ遅延回路IV1 〜IV3 は、その遅延時間が電
源電圧ＶCCに強く依存するという特徴があり、電源電圧
ＶCCの変動そのものを抑制しないと、ジッタを小さくす
ることができないという問題がある。
【００１７】
【発明が解決しようとする課題】上記したようにプッシ
ュプル型インバータ遅延回路をループ接続してなるリン
グオシレータにデカップリングキヤパシタを接続した従
来のＶＣＯは、デカップリングキヤパシタの容量設定が
難しく、必ずしも十分な性能が得られないという問題が
あった。
ュプル型インバータ遅延回路をループ接続してなるリン
グオシレータにデカップリングキヤパシタを接続した従
来のＶＣＯは、デカップリングキヤパシタの容量設定が
難しく、必ずしも十分な性能が得られないという問題が
あった。
【００１８】本発明は上記の問題点を解決すべくなされ
たもので、デカップリングキヤパシタを接続することな
く、簡単な構成でPSRRを改善でき、応用回路の性能を向
上し得る電圧制御遅延回路を提供することを目的とす
る。
たもので、デカップリングキヤパシタを接続することな
く、簡単な構成でPSRRを改善でき、応用回路の性能を向
上し得る電圧制御遅延回路を提供することを目的とす
る。
【００１９】
【課題を解決するための手段】本発明の電圧制御遅延回
路は、それぞれのソースが第１の電源ノードに接続さ
れ、それぞれのゲートに遅延時間量制御電圧が印加され
る第１導電型のＭＯＳトランジスタを負荷とし、駆動用
の第２導電型のＭＯＳトランジスタを有するインバータ
からなる複数段のインバータ遅延回路と、前記複数段の
インバータ遅延回路の駆動用トランジスタのソース同士
が共通接続されたノードと第２の電源ノードとの間にド
レイン・ソース間が接続され、ゲートにはオン状態に設
定するためのバイアス電圧が印加されるバイアス用の第
２導電型のＭＯＳトランジスタと、電源電圧範囲内の全
振幅にわたって変化する信号を前記複数段のインバータ
遅延回路の初段遅延回路へ入力するためのプッシュプル
型のインバータ回路とを具備することを特徴とする。
路は、それぞれのソースが第１の電源ノードに接続さ
れ、それぞれのゲートに遅延時間量制御電圧が印加され
る第１導電型のＭＯＳトランジスタを負荷とし、駆動用
の第２導電型のＭＯＳトランジスタを有するインバータ
からなる複数段のインバータ遅延回路と、前記複数段の
インバータ遅延回路の駆動用トランジスタのソース同士
が共通接続されたノードと第２の電源ノードとの間にド
レイン・ソース間が接続され、ゲートにはオン状態に設
定するためのバイアス電圧が印加されるバイアス用の第
２導電型のＭＯＳトランジスタと、電源電圧範囲内の全
振幅にわたって変化する信号を前記複数段のインバータ
遅延回路の初段遅延回路へ入力するためのプッシュプル
型のインバータ回路とを具備することを特徴とする。
【００２０】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００２１】＜第１の実施の形態＞図１は、本発明の第
１の実施の形態に係るＰＬＬ回路のＶＣＯの一例を示
す。このＶＣＯにおいて、NIV1、NIV2はそれぞれＰＭＯ
Ｓ（Ｐ型のＭＯＳトランジスタ）負荷型のＮ型インバー
タ遅延回路であり、後段の遅延回路NIV2から初段遅延回
路NIV1へ信号を帰還させる帰還ループ内にプッシュプル
型のインバータ回路IVが挿入されており、全体として奇
数段のインバータ回路がループ状に接続されてリングオ
シレータを形成している。
１の実施の形態に係るＰＬＬ回路のＶＣＯの一例を示
す。このＶＣＯにおいて、NIV1、NIV2はそれぞれＰＭＯ
Ｓ（Ｐ型のＭＯＳトランジスタ）負荷型のＮ型インバー
タ遅延回路であり、後段の遅延回路NIV2から初段遅延回
路NIV1へ信号を帰還させる帰還ループ内にプッシュプル
型のインバータ回路IVが挿入されており、全体として奇
数段のインバータ回路がループ状に接続されてリングオ
シレータを形成している。
【００２２】レベルシフト回路10は、リングオシレータ
の出力信号の“Ｌ”レベルをＧＮＤにシフトさせて後段
回路（ＰＬＬ回路の分周回路など）に出力する。
の出力信号の“Ｌ”レベルをＧＮＤにシフトさせて後段
回路（ＰＬＬ回路の分周回路など）に出力する。
【００２３】前記各遅延回路NIV1、NIV2は、ソースがＶ
CCノードに接続され、ゲートに遅延時間量制御電圧Vcnt
rl（ＰＬＬ回路間のＬＰＦ出力）が印加されるＰＭＯＳ
トランジスタTPを負荷とし、駆動用のＮＭＯＳトランジ
スタ（Ｎ型のＭＯＳトランジスタ）TNを有するＮ型イン
バータからなり、上記ＰＭＯＳトランジスタTPとＮＭＯ
ＳトランジスタTNの直列接続ノード（出力ノード）が次
段回路の入力ノード（ＮＭＯＳトランジスタTNのゲー
ト）に接続されている。
CCノードに接続され、ゲートに遅延時間量制御電圧Vcnt
rl（ＰＬＬ回路間のＬＰＦ出力）が印加されるＰＭＯＳ
トランジスタTPを負荷とし、駆動用のＮＭＯＳトランジ
スタ（Ｎ型のＭＯＳトランジスタ）TNを有するＮ型イン
バータからなり、上記ＰＭＯＳトランジスタTPとＮＭＯ
ＳトランジスタTNの直列接続ノード（出力ノード）が次
段回路の入力ノード（ＮＭＯＳトランジスタTNのゲー
ト）に接続されている。
【００２４】そして、上記各遅延回路NIV1、NIV2のＮＭ
ＯＳトランジスタTNのソース同士が共通接続されてお
り、この共通接続ノードa とＧＮＤノードとの間にバイ
アス用のＮＭＯＳトランジスタN0のドレイン・ソース間
が接続されており、そのゲートにはＮＭＯＳトランジス
タN0をオン状態に設定するためバイアス電圧Nbias （例
えばＶCC）が印加されている。
ＯＳトランジスタTNのソース同士が共通接続されてお
り、この共通接続ノードa とＧＮＤノードとの間にバイ
アス用のＮＭＯＳトランジスタN0のドレイン・ソース間
が接続されており、そのゲートにはＮＭＯＳトランジス
タN0をオン状態に設定するためバイアス電圧Nbias （例
えばＶCC）が印加されている。
【００２５】前記プッシュプル型のインバータ回路IVの
一例としては、ＶCCノードとＧＮＤとの間にＰＭＯＳト
ランジスタP1およびＮＭＯＳトランジスタN1が直列に接
続され、各ゲートが直列接続されてなり、出力信号は電
源電圧範囲内の全振幅にわたって（フルスイングで）変
化するＣＭＯＳインバータ回路が用いられる。
一例としては、ＶCCノードとＧＮＤとの間にＰＭＯＳト
ランジスタP1およびＮＭＯＳトランジスタN1が直列に接
続され、各ゲートが直列接続されてなり、出力信号は電
源電圧範囲内の全振幅にわたって（フルスイングで）変
化するＣＭＯＳインバータ回路が用いられる。
【００２６】図１の構成において、仮にバイアス用のＮ
ＭＯＳトランジスタN0が接続されていない場合、ＰＭＯ
Ｓ負荷（ＰＭＯＳトランジスタTP）を非飽和領域のみで
動作させているものとすれば、つまり、Ｎ型インバータ
の出力信号振幅が一定に保たれてしまうと、Ｎ型インバ
ータの遅延時間はＮＭＯＳトランジスタTNの駆動力に依
存し、その駆動力は電源電圧ＶCCの変動につれて変動す
るので、遅延時間も変動してしまう。
ＭＯＳトランジスタN0が接続されていない場合、ＰＭＯ
Ｓ負荷（ＰＭＯＳトランジスタTP）を非飽和領域のみで
動作させているものとすれば、つまり、Ｎ型インバータ
の出力信号振幅が一定に保たれてしまうと、Ｎ型インバ
ータの遅延時間はＮＭＯＳトランジスタTNの駆動力に依
存し、その駆動力は電源電圧ＶCCの変動につれて変動す
るので、遅延時間も変動してしまう。
【００２７】一方、帰還ループ内にプッシュプル型のＣ
ＭＯＳインバータ回路IVを挿入することによりインバー
タ遅延回路NIV1、NIV2を全振幅（フルスイング）で駆動
させるようにしているので、電源変動があると出力信号
振幅そのものが変化することになる。例えば電源電圧Ｖ
CCの降下が生じた場合、その分だけ出力信号振幅が小さ
くなる。このことは遅延時間の減少に寄与するが、ＮＭ
ＯＳトランジスタの駆動力も弱まることにより、出力信
号振幅の小さくなった効果が相殺されるが、回路閾値は
変化しない。
ＭＯＳインバータ回路IVを挿入することによりインバー
タ遅延回路NIV1、NIV2を全振幅（フルスイング）で駆動
させるようにしているので、電源変動があると出力信号
振幅そのものが変化することになる。例えば電源電圧Ｖ
CCの降下が生じた場合、その分だけ出力信号振幅が小さ
くなる。このことは遅延時間の減少に寄与するが、ＮＭ
ＯＳトランジスタの駆動力も弱まることにより、出力信
号振幅の小さくなった効果が相殺されるが、回路閾値は
変化しない。
【００２８】このことを詳細に説明する。各段のインバ
ータ遅延回路NIV1、NIV2の回路閾値は、基本的にＰＭＯ
Ｓ負荷（ＰＭＯＳトランジスタTP）を流れるバイアス電
流とＮＭＯＳトランジスタTNの電流駆動能力Gmn で決定
する。即ち、バイアス電流とGmn できまるトランジスタ
駆動能力の釣り合った点である。
ータ遅延回路NIV1、NIV2の回路閾値は、基本的にＰＭＯ
Ｓ負荷（ＰＭＯＳトランジスタTP）を流れるバイアス電
流とＮＭＯＳトランジスタTNの電流駆動能力Gmn で決定
する。即ち、バイアス電流とGmn できまるトランジスタ
駆動能力の釣り合った点である。
【００２９】そこで、例えばＮＭＯＳトランジスタTNの
ディメンジョンを十分大きくとって、そのゲート電位が
ＶCCよりも十分小さい電位のときにＮＭＯＳトランジス
タTNの駆動力がＰＭＯＳ負荷のそれと釣り合うように設
定しておけば、ＮＭＯＳトランジスタTNの電流駆動能力
Gmn はゲート・ソース間電位差で決定され、電源電圧Ｖ
CCと制御電圧Vcntrlとの差が一定の場合、ＰＭＯＳ負荷
は変化しないので、ＶCCが揺れたとしても回路閾値は近
似的には変化しない。ＰＭＯＳ負荷の電流駆動能力と回
路閾値が変化しなければ、遅延時間も殆ど変化しない。
ディメンジョンを十分大きくとって、そのゲート電位が
ＶCCよりも十分小さい電位のときにＮＭＯＳトランジス
タTNの駆動力がＰＭＯＳ負荷のそれと釣り合うように設
定しておけば、ＮＭＯＳトランジスタTNの電流駆動能力
Gmn はゲート・ソース間電位差で決定され、電源電圧Ｖ
CCと制御電圧Vcntrlとの差が一定の場合、ＰＭＯＳ負荷
は変化しないので、ＶCCが揺れたとしても回路閾値は近
似的には変化しない。ＰＭＯＳ負荷の電流駆動能力と回
路閾値が変化しなければ、遅延時間も殆ど変化しない。
【００３０】しかし、実際には振幅が小さくなった分、
遅延時間もしくは発振周波数の若干の変化が認められ
る。そこで、バイアス用のＮＭＯＳトランジスタN0を各
段のインバータ遅延回路NIV1、NIV2のＧＮＤ側に付加
し、そのゲートにバイアス用のＮＭＯＳトランジスタN0
がオンになるバイアス電圧Nbias を印加する（ゲートを
例えばＶCCに吊っておく）ことが考えられる。
遅延時間もしくは発振周波数の若干の変化が認められ
る。そこで、バイアス用のＮＭＯＳトランジスタN0を各
段のインバータ遅延回路NIV1、NIV2のＧＮＤ側に付加
し、そのゲートにバイアス用のＮＭＯＳトランジスタN0
がオンになるバイアス電圧Nbias を印加する（ゲートを
例えばＶCCに吊っておく）ことが考えられる。
【００３１】そうすると、バイアス用のＮＭＯＳトラン
ジスタN0は負帰還の抵抗として動作するので、例えばＶ
CCが下がった時には、各段のインバータ遅延回路での出
力電位の“Ｌ”レベルVOLを下げ、ＶCC降下以前の振幅
に戻す方向に機能する。このため、遅延時間もしくは発
振周波数の変化はさらに小さくなる。
ジスタN0は負帰還の抵抗として動作するので、例えばＶ
CCが下がった時には、各段のインバータ遅延回路での出
力電位の“Ｌ”レベルVOLを下げ、ＶCC降下以前の振幅
に戻す方向に機能する。このため、遅延時間もしくは発
振周波数の変化はさらに小さくなる。
【００３２】本実施の形態では、格段のインバータ遅延
回路NIV1、NIV2のＭＮＯＳトランジスタTNのソース同士
を一括接続しており、逆相で動作している遅延段の分も
利用できるので、上記した効果を２倍にすることができ
る。因みに、図１のＶＣＯによれば、図６に示した従来
例のＶＣＯと比べて、電源変動があった場合の周波数変
動を１／１０程度に抑制できることが確認された。
回路NIV1、NIV2のＭＮＯＳトランジスタTNのソース同士
を一括接続しており、逆相で動作している遅延段の分も
利用できるので、上記した効果を２倍にすることができ
る。因みに、図１のＶＣＯによれば、図６に示した従来
例のＶＣＯと比べて、電源変動があった場合の周波数変
動を１／１０程度に抑制できることが確認された。
【００３３】図２は、図１のＶＣＯを用いたＰＬＬ回路
において、電源変動によってＰＬＬ出力周波数とＰＬＬ
出力周波数のサイクル間（Cycle to Cycle）ジッタとの
関係（周波数・ジッタの静特性）が変化する様子につい
て、シミュレーションを行った結果の一例を示してい
る。
において、電源変動によってＰＬＬ出力周波数とＰＬＬ
出力周波数のサイクル間（Cycle to Cycle）ジッタとの
関係（周波数・ジッタの静特性）が変化する様子につい
て、シミュレーションを行った結果の一例を示してい
る。
【００３４】なお、比較のため、図１中のバイアス用の
ＮＭＯＳトランジスタN0を各段のNMOSインバータNIV1、
NIV2毎に設けた場合と、従来の差動型遅延回路を３段用
いてＶＣＯを構成した場合の一例についてシミュレーシ
ョンを行った結果も示した。
ＮＭＯＳトランジスタN0を各段のNMOSインバータNIV1、
NIV2毎に設けた場合と、従来の差動型遅延回路を３段用
いてＶＣＯを構成した場合の一例についてシミュレーシ
ョンを行った結果も示した。
【００３５】図２から、本例のように各段のインバータ
遅延回路NIV1、NIV2のＮＭＯＳトランジスタTNのソース
同士を一括接続し、バイアス用のＮＭＯＳトランジスタ
N0を介してＧＮＤに接続した場合には、ジッタ特性が明
らかに改善されていることが分かる。
遅延回路NIV1、NIV2のＮＭＯＳトランジスタTNのソース
同士を一括接続し、バイアス用のＮＭＯＳトランジスタ
N0を介してＧＮＤに接続した場合には、ジッタ特性が明
らかに改善されていることが分かる。
【００３６】また、本例のＶＣＯを用いたＰＬＬ回路に
よれば、制御電圧Vcntrlにより出力周波数を調整するこ
とが容易であり、出力周波数を高くすることができ、性
能を向上させることが可能になる。
よれば、制御電圧Vcntrlにより出力周波数を調整するこ
とが容易であり、出力周波数を高くすることができ、性
能を向上させることが可能になる。
【００３７】＜第１の実施の形態の変形例１＞図３は、
図１に示したＶＣＯの変形例１を示している。
図１に示したＶＣＯの変形例１を示している。
【００３８】このＶＣＯは、図１のＶＣＯと比べて、プ
ッシュプル型のインバータ回路IVの駆動用のＮＭＯＳト
ランジスタN1のソースも各段のインバータ遅延回路NIV
1、NIV2のＮＭＯＳトランジスタTNのソース同士と共通
接続するようにした点が異なり、その他は同じであるの
で、図１中と同じ符号を付している。
ッシュプル型のインバータ回路IVの駆動用のＮＭＯＳト
ランジスタN1のソースも各段のインバータ遅延回路NIV
1、NIV2のＮＭＯＳトランジスタTNのソース同士と共通
接続するようにした点が異なり、その他は同じであるの
で、図１中と同じ符号を付している。
【００３９】この場合にも、前記したような効果が得ら
れる。
れる。
【００４０】＜第１の実施の形態の変形例２＞図４は、
図１に示したＶＣＯの変形例２を示している。
図１に示したＶＣＯの変形例２を示している。
【００４１】このＶＣＯは、図１のＶＣＯと比べて、Ｐ
ＭＯＳトランジスタをＮＭＯＳトランジスタに変更し、
ＮＭＯＳトランジスタをＰＭＯＳトランジスタに変更
し、ＶCCノードとＧＮＤとの関係を逆に変更した点が異
な.る。ここで、PIV1、PIV2はＰ型インバータ遅延回
路、IVはプッシュプル型インバータ回路、P0はバイアス
用ＰＭＯＳトランジスタである。
ＭＯＳトランジスタをＮＭＯＳトランジスタに変更し、
ＮＭＯＳトランジスタをＰＭＯＳトランジスタに変更
し、ＶCCノードとＧＮＤとの関係を逆に変更した点が異
な.る。ここで、PIV1、PIV2はＰ型インバータ遅延回
路、IVはプッシュプル型インバータ回路、P0はバイアス
用ＰＭＯＳトランジスタである。
【００４２】この場合にも、前記したような効果が得ら
れる。
れる。
【００４３】＜第２の実施の形態＞図５は、本発明の第
２の実施の形態に係るＶＣＤＬの一例を示す。
２の実施の形態に係るＶＣＤＬの一例を示す。
【００４４】このＶＣＤＬにおいて、NIV1〜NIVnはそれ
ぞれＰＭＯＳ負荷型のインバータ遅延回路であり、縦続
接続されている。この各インバータ遅延回路NIV1〜NIVn
は、ソースがＶCCノードに接続され、ゲートに遅延時間
量制御電圧Vcntrlが印加されるＰＭＯＳトランジスタTP
を負荷とし、駆動用のＮＭＯＳトランジスタTNを有する
Ｎ型インバータからなり、上記ＰＭＯＳトランジスタTP
とＮＭＯＳトランジスタTNの直列接続ノード（出力ノー
ド）が次段回路の入力ノード（ＮＭＯＳトランジスタTN
のゲート）に接続されている。
ぞれＰＭＯＳ負荷型のインバータ遅延回路であり、縦続
接続されている。この各インバータ遅延回路NIV1〜NIVn
は、ソースがＶCCノードに接続され、ゲートに遅延時間
量制御電圧Vcntrlが印加されるＰＭＯＳトランジスタTP
を負荷とし、駆動用のＮＭＯＳトランジスタTNを有する
Ｎ型インバータからなり、上記ＰＭＯＳトランジスタTP
とＮＭＯＳトランジスタTNの直列接続ノード（出力ノー
ド）が次段回路の入力ノード（ＮＭＯＳトランジスタTN
のゲート）に接続されている。
【００４５】そして、上記複数段のインバータ遅延回路
のＮＭＯＳトランジスタTNのソース同士が共通接続され
たノードａと接地ノードとの間には、バイアス用のＮＭ
ＯＳトランジスタN0のドレイン・ソース間が接続されて
おり、そのゲートにはオン状態に設定するためのバイア
ス電圧（本例ではＶCC）が印加される。
のＮＭＯＳトランジスタTNのソース同士が共通接続され
たノードａと接地ノードとの間には、バイアス用のＮＭ
ＯＳトランジスタN0のドレイン・ソース間が接続されて
おり、そのゲートにはオン状態に設定するためのバイア
ス電圧（本例ではＶCC）が印加される。
【００４６】さらに、複数段のインバータ遅延回路NIV1
〜NIVnの初段入力側には、電源電圧範囲内の全振幅にわ
たって変化する出力信号を初段遅延回路NIV1へ入力する
ためのプッシュプル型のインバータ回路IVが挿入されて
おり、このインバータ回路IVは遅延制御の対象となる信
号が入力する。
〜NIVnの初段入力側には、電源電圧範囲内の全振幅にわ
たって変化する出力信号を初段遅延回路NIV1へ入力する
ためのプッシュプル型のインバータ回路IVが挿入されて
おり、このインバータ回路IVは遅延制御の対象となる信
号が入力する。
【００４７】上記構成のＶＣＤＬによれば、前述したリ
ングオシレータと同様の特徴を採り入れているので、PS
RRが良く、性能の向上が期待される。
ングオシレータと同様の特徴を採り入れているので、PS
RRが良く、性能の向上が期待される。
【００４８】
【発明の効果】上述したように本発明の電圧制御遅延回
路によれば、シングルエンド型の遅延回路を複数段接続
するとともにそれぞれの一方の電源ノード側に共通にバ
イアス用ＭＯＳトランジスタを挿入したので、デカップ
リングキヤパシタを接続することなく、簡単な構成でPS
RRを改善でき、応用回路の性能を向上することができ
る。
路によれば、シングルエンド型の遅延回路を複数段接続
するとともにそれぞれの一方の電源ノード側に共通にバ
イアス用ＭＯＳトランジスタを挿入したので、デカップ
リングキヤパシタを接続することなく、簡単な構成でPS
RRを改善でき、応用回路の性能を向上することができ
る。
【図１】本発明の第１の実施の形態に係る電圧制御遅延
回路を用いたＶＣＯの一例を示す回路図。
回路を用いたＶＣＯの一例を示す回路図。
【図２】図１のＶＣＯを用いたＰＬＬ回路における出力
周波数とジッタとの関係についてシミュレーションを行
った結果の一例を示す特性図。
周波数とジッタとの関係についてシミュレーションを行
った結果の一例を示す特性図。
【図３】図１に示したＶＣＯの変形例１を示す回路図。
【図４】図１に示したＶＣＯの変形例２を示す回路図。
【図５】本発明の第２の実施の形態に係るＶＣＤＬの一
例を示す回路図。
例を示す回路図。
【図６】従来のプッシュプル型のインバータ遅延回路を
用いたＶＣＯの一例を示す回路図。
用いたＶＣＯの一例を示す回路図。
TP…ＰＭＯＳトランジスタ、 TN…駆動用のＮＭＯＳトランジスタ、 NIV1、NIV2…Ｎ型インバータ遅延回路、 N0…バイアス用のＮＭＯＳトランジスタ、 IV…プッシュプル型のインバータ回路。
Claims (5)
- 【請求項１】 それぞれのソースが第１の電源ノードに
接続され、それぞれのゲートに遅延時間量制御電圧が印
加される第１導電型のＭＯＳトランジスタを負荷とし、
駆動用の第２導電型のＭＯＳトランジスタを有するイン
バータからなる複数段のインバータ遅延回路と、 前記複数段のインバータ遅延回路の駆動用トランジスタ
のソース同士が共通接続されたノードと第２の電源ノー
ドとの間にドレイン・ソース間が接続され、ゲートには
オン状態に設定するためのバイアス電圧が印加されるバ
イアス用の第２導電型のＭＯＳトランジスタと、 電源電圧範囲内の全振幅にわたって変化する信号を前記
複数段のインバータ遅延回路の初段遅延回路へ入力する
ためのプッシュプル型のインバータ回路とを具備するこ
とを特徴とする電圧制御遅延回路。 - 【請求項２】 前記プッシュプル型のインバータ回路
は、前記複数段のインバータ遅延回路の最終段遅延回路
から初段遅延回路へ信号を帰還させる帰還ループ内に挿
入されていることを特徴とする請求項１記載の電圧制御
遅延回路。 - 【請求項３】 前記プッシュプル型のインバータ回路は
ＣＭＯＳインバータ回路であり、その駆動用トランジス
タのソースが前記複数段のインバータ遅延回路の駆動用
トランジスタのソース同士と共通接続されたノードに接
続されていることを特徴とする請求項１または２記載の
電圧制御遅延回路。 - 【請求項４】 前記第１導電型のＭＯＳトランジスタが
Ｐ型のＭＯＳトランジスタであり、前記第２導電型のＭ
ＯＳトランジスタ型がＮ型のＭＯＳトランジスタである
請求項１記載の電圧制御遅延回路。 - 【請求項５】 前記第１導電型のＭＯＳトランジスタが
Ｎ型のＭＯＳトランジスタであり、前記第２導電型のＭ
ＯＳトランジスタ型がＰ型のＭＯＳトランジスタである
請求項１記載の電圧制御遅延回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27125299A JP2001094404A (ja) | 1999-09-24 | 1999-09-24 | 電圧制御遅延回路 |
| US09/667,806 US6507229B1 (en) | 1999-09-24 | 2000-09-22 | Voltage controlled delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27125299A JP2001094404A (ja) | 1999-09-24 | 1999-09-24 | 電圧制御遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001094404A true JP2001094404A (ja) | 2001-04-06 |
Family
ID=17497491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27125299A Pending JP2001094404A (ja) | 1999-09-24 | 1999-09-24 | 電圧制御遅延回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6507229B1 (ja) |
| JP (1) | JP2001094404A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005018091A1 (ja) * | 2003-08-13 | 2005-02-24 | Fujitsu Limited | パルス生成回路 |
| JP2010010742A (ja) * | 2008-06-24 | 2010-01-14 | Olympus Corp | 固体撮像装置 |
| CN108886359A (zh) * | 2016-03-10 | 2018-11-23 | 派赛公司 | 高速高电压驱动器 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7609104B2 (en) * | 2006-10-26 | 2009-10-27 | Toshiba America Electronic Components, Inc. | Spread spectrum clock generator |
| US9515648B2 (en) * | 2010-03-26 | 2016-12-06 | Sandisk Technologies Llc | Apparatus and method for host power-on reset control |
| CN103326707B (zh) * | 2013-05-23 | 2016-02-10 | 苏州芯动科技有限公司 | 一种兼容多种ddr的输入接收电路 |
| KR102475460B1 (ko) * | 2018-03-12 | 2022-12-08 | 에스케이하이닉스 주식회사 | 오실레이터 및 이를 포함하는 메모리 시스템 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62122318A (ja) | 1985-11-22 | 1987-06-03 | Hitachi Ltd | 遅延回路 |
| DE69411217T2 (de) * | 1993-04-05 | 1999-02-04 | Philips Electronics Nv | Verzögerungsschaltung zum Verzögern von differentiellen Signalen |
| JP3087683B2 (ja) * | 1997-05-02 | 2000-09-11 | 日本電気株式会社 | 電圧制御発振回路 |
-
1999
- 1999-09-24 JP JP27125299A patent/JP2001094404A/ja active Pending
-
2000
- 2000-09-22 US US09/667,806 patent/US6507229B1/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005018091A1 (ja) * | 2003-08-13 | 2005-02-24 | Fujitsu Limited | パルス生成回路 |
| US7446589B2 (en) | 2003-08-13 | 2008-11-04 | Fujitsu Limited | Pulse generation circuit |
| JP2010010742A (ja) * | 2008-06-24 | 2010-01-14 | Olympus Corp | 固体撮像装置 |
| CN108886359A (zh) * | 2016-03-10 | 2018-11-23 | 派赛公司 | 高速高电压驱动器 |
| US11277130B2 (en) | 2016-03-10 | 2022-03-15 | Psemi Corporation | High speed and high voltage driver |
| CN108886359B (zh) * | 2016-03-10 | 2022-04-15 | 派赛公司 | 高速高电压驱动器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6507229B1 (en) | 2003-01-14 |
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