KR100840695B1 - 차지 펌프 없는 위상 고정 루프 및 이를 포함하는 집적회로 - Google Patents

차지 펌프 없는 위상 고정 루프 및 이를 포함하는 집적회로 Download PDF

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Abstract

차치 펌프(charge pump)가 없는 위상 고정 루프(PLL, Phase Locked Loop)는 위상 주파수 검출기(PFD, Phase Frequency Detector) 및 루프 필터를 포함한다. 루프 필터는 풀업 저항(pull-up resistor), 상기 풀업 저항과 직렬로 연결된 풀다운 저항(pull-down resistor) 및 상기 풀업 저항과 상기 풀다운 저항의 연결 노드(coupling node)와 연결된 전기용량부(capacitance unit)를 포함하고, 상기 위상 주파수 검출기로부터 제1 제어 신호가 입력될 때 제공되는 제1 기준 전압을 입력받아 상기 풀업 저항과 상기 전기용량부에 의하여 형성된 패스(path)를 통하여 상기 전기용량부를 충전시키고, 상기 위상 주파수 검출기로부터 제2 제어 신호가 입력될 때 제공되는 상기 제1 기준 전압보다 낮은 제2 기준 전압을 입력받아 상기 풀다운 저항과 상기 전기용량부에 의하여 형성된 패스(path)를 통하여 상기 전기용량부를 방전시키며, 상기 충전된 또는 방전된 전기용량부를 기초로 생성된 제어 전압을 출력한다. 따라서 차치 펌프 없는 위상 고정 루프는 낮은 전압에서 동작가능하고 넓은 입력 범위의 제어 전압(a control voltage with a wide input range)을 가진다.
위상 고정 루프, 루프 필터

Description

차지 펌프 없는 위상 고정 루프 및 이를 포함하는 집적 회로{PHASE LOCKED LOOP WITHOUT A CHARGE PUMP AND INTEGRATED CIRCUIT HAVING THE SAME}
도 1은 제어 전압에 따른 출력 신호의 주파수를 나타내는 그래프이다.
도 2는 본 발명의 일 실시예에 따른 차지 펌프 없는 위상 고정 루프를 나타내는 블록도이다.
도 3은 도 2에 나타난 루프 필터의 구조를 나타내는 회로도이다.
도 4는 루프 필터가 전기용량부를 충전시켜 제어 전압을 증가시키는 과정을 설명하기 위한 도면이다.
도 5는 루프 필터가 전기용량부를 방전시켜 제어 전압을 감소시키는 과정을 설명하기 위한 도면이다.
도 6은 루프 필터가 전력 소모를 감소시키기 위한 과정을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 위상 고정 루프의 성능을 나타내는 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
220 : 루프 필터 310 : 풀업 스위치
320 : 풀다운 스위치 330 : 풀업 저항
340 : 풀다운 저항 350 : 연결 노드
360 : 전기용량부
본 발명은 위성 고정 루프에 관한 것으로 특히, 낮은 전원 전압에서 동작가능하고 넓은 입력 범위의 제어 전압(a control voltage with a wide input range)을 가지는, 차지 펌프(charge pump) 없는 위상 고정 루프 및 이를 포함하는 집적 회로에 관한 것이다.
생성된 신호를 안정화 또는 노이즈 내에 존재하는 신호(a signal in the presence of a noise)를 검출하고자 하는 전자 장치(electronic device)는 위상 고정 루프(PLL, Phase Locked Loop)를 포함한다.
위상 고정 루프는 일반적으로 위상 주파수 검출기(PFD, Phase Frequency Detector), 차지 펌프(CP, Charge Pump), 루프 필터(LF, Loop Filter), 전압 제어 발진기(VCO, Voltage Controlled Oscillator) 및 분주기(Divider)를 포함할 수 있고, 입력 신호(FIN)와 분주 신호(FOUT/M) 간의 위상/주파수 차를 검출하고, 검출된 결과를 기초로 출력 신호(FOUT)의 위상/주파수를 제어한다.
전압 제어 발진기(VCO)는 루프 필터(LF)로부터 출력된 제어 전압을 기초로 동작한다. 예를 들어, 제어 전압이 낮은 경우에는 전압 제어 발진기(VCO)는 낮은 주파수를 가지는 출력 신호(FOUT)를 출력할 수 있고, 제어 전압이 높은 경우에는 전압 제어 발진기(VCO)는 높은 주파수를 가지는 출력 신호(FOUT)를 출력할 수 있다.
도 1은 제어 전압에 따른 출력 신호의 주파수를 나타내는 그래프이다.
제1 그래프(110)에서는 기울기(slope)가 크기 때문에, 제어 전압의 변화에 따라 출력 신호(FOUT)의 주파수 변화가 크다. 반면에, 제2 그래프(120)에서는 기울기가 상대적으로 작기 때문에, 제어 전압의 변화에 따라 출력 신호(FOUT)의 주파수 변화가 상대적으로 작다. 따라서 안정적인 주파수를 가지는 출력 신호(FOUT)를 얻기 위해서는 전압 제어 발진기(VCO)는 넓은 입력 범위를 가지는 제어 전압을 기초로 동작해야 한다.
안정적인 주파수를 가지는 출력 신호(FOUT)를 생성하기 위하여, "L. Sun and D. Nelson, A 1.0V GHz Range 0.13 μm CMOS Frequency Synthesizer, IEEE Custom Integrated Circuits Conference, pp. 327-330, May 2001" 및 "R. Gu, et al., A 6.25 GHz 1V LC-PLL in 0.13 μm CMOS, ISSCC Digest of Technical Papers, pp. 594-595, Feb. 2005"에 나타난 종래의 위상 고정 루프는 넓은 입력 범위의 제어 전압(a control voltage with a wide input range)을 가지도록 차지 펌프(charge pump)를 개선하였다. 그러나 상기 종래 위상 루프에서 나타난 차치 펌프(CP)는 복잡하고, 초미세한(submicron) 공정에서는 낮은 전원 전압으로 동작 가능하도록 설계되어야 하는 문제에 직면하고 있다.
본 발명의 목적은 상기 종래 기술의 문제점을 해결하기 위하여 낮은 전원 전압에서 동작가능하고 넓은 입력 범위의 제어 전압(a control voltage with a wide input range)을 가지는 차지 펌프 없는 위상 고정 루프를 제공하는데 있다.
본 발명의 다른 목적은 낮은 전원 전압에서 동작가능하고 넓은 입력 범위의 제어 전압(a control voltage with a wide input range)을 가지는 차지 펌프 없는 위상 고정 루프를 포함하는 집적 회로를 제공하는 데 있다.
본 발명의 또 다른 목적은 낮은 전원 전압에서 동작가능하고 넓은 입력 범위의 제어 전압(a control voltage with a wide input range)을 가지는 차지 펌프 없는 위상 고정 루프의 위상을 고정하는 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명의 차치 펌프(charge pump)가 없는 위상 고정 루프(PLL, Phase Locked Loop)는 위상 주파수 검출기(PFD, Phase Frequency Detector) 및 풀업 저항(pull-up resistor), 상기 풀업 저항과 직렬로 연결된 풀다운 저항(pull-down resistor) 및 상기 풀업 저항과 상기 풀다운 저항의 연결 노드(coupling node)와 연결된 전기용량부(capacitance unit)를 포함하고, 상기 위상 주파수 검출기로부터 제1 제어 신호가 입력될 때 제공되는 제1 기준 전압을 입력받아 상기 풀업 저항과 상기 전기용량부에 의하여 형성된 패스(path)를 통하여 상기 전기용량부를 충전시키고, 상기 위상 주파수 검출기로부터 제2 제어 신호가 입력될 때 제공되는 상기 제1 기준 전압보다 낮은 제2 기준 전압을 입력받아 상기 풀다운 저항과 상기 전기용량부에 의하여 형성된 패스(path)를 통하여 상기 전기용량부를 방전시키며, 상기 충전된 또는 방전된 전기용량부를 기초로 생성된 제어 전압을 출력하는 루프 필터(loop filter)를 포함한다.
상기 루프 필터는 상기 제1 제어 신호를 기초로 턴온되어 상기 전기용량부가 충전되도록 상기 제1 기준 전압을 상기 풀업 저항과 상기 전기용량부에 의하여 형성된 패스(path)에 제공하는 풀업 스위치 및 상기 제2 제어 신호를 기초로 턴온되어 상기 전기용량부가 방전되도록 상기 제2 기준 전압을 상기 풀다운 저항과 상기 전기용량부에 의하여 형성된 패스(path)에 제공하는 풀다운 스위치를 더 포함할 수 있다.
예를 들어, 상기 풀업 저항은 상기 풀업 스위치의 기생 전기용량(parasitic capacitance)의 임피던스보다 크고, 상기 풀다운 저항은 상기 풀다운 스위치의 기생 전기용량(parasitic capacitance)의 임피던스보다 클 수 있다. 따라서 상기 루프 필터가 상기 제1 및 제 2 제어 신호들을 모두 입력받은 경우에는 상기 루프 필터는 상기 제1 및 제2 기준 전압들을 입력받아 상기 풀업 저항과 상기 풀다운 저항에 의하여 형성된 패스(path)를 통하여 전류를 통과시킴으로서 전력 소모를 줄일 수 있다.
상기 풀업 스위치는 상기 제1 제어 신호가 반전된 제1 반전 제어 신호를 기초로 턴온되는 풀업 피모스(pull-up PMOS, pull-up p-channel metal oxide semiconductor) 및 상기 풀업 피모스의 소스와 연결된 드레인 및 상기 풀업 피모스의 드레인과 연결된 소스를 가지고, 상기 제1 제어 신호를 기초로 턴온되는 풀업 엔모스(pull-up NMOS, pull-up n-channel metal oxide semiconductor)를 포함할 수 있다.
상기 풀다운 스위치는 상기 제2 제어 신호를 기초로 턴온되는 풀다운 엔모스(pull-down NMOS, pull-down n-channel motal oxide semiconductor) 및
상기 풀다운 엔모스의 드레인과 연결된 소스 및 상기 풀다운 엔모스의 소스와 연결된 드레인을 가지고, 상기 제2 제어 신호가 반전된 제2 반전 제어 신호를 기초로 턴온되는 풀다운 피모스(pull-down PMOS, pull-down p-channel metal oxide semiconductor)를 포함하는 것을 특징으로 하는 위상 고정 루프.
상기 풀다운 스위치는 제3 기준 전압에 의하여 턴온되는 엔모스 및 상기 엔모스의 드레인과 연결된 소스 및 상기 엔모스의 소스와 연결된 드레인을 가지고, 상기 제3 기준 전압보다 낮은 전압을 가지는 제4 기준 전압에 의하여 턴온되는 피모스를 더 포함하고, 상기 제2 제어 신호가 상기 엔모스의 소스 및 상기 피모스의 드레인에 제공되고, 상기 제공된 제2 제어 신호가 상기 엔모스의 드레인 및 상기 피모스의 소스로부터 출력되며, 상기 출력된 제2 제어 신호는 상기 풀다운 엔모스의 게이트에 제공될 수 있다.
예를 들어, 상기 전기용량부는 메인 커패시터, 상기 메인 커패시터와 직렬로 연결되는 리플 방지 저항(ripple prevention resistor) 및 상기 메인 커패시터와 병렬로 연결되는 리플 방지 커패시터(ripple prevention capacitor)를 포함할 수 있다.
위상 고정 루프는 상기 제어 전압을 기초로 발진 신호(oscillating signal)를 출력하는 전압 제어 발진기(VCO, Voltage Controlled Oscillator)를 더 포함할 수 있다. 또한 위상 고정 루프는 상기 발진 신호를 N(N은 자연수)으로 분 주(divide)하고, 상기 분주된 발진 신호를 피드백 신호로서 상기 위상 주파수 검출기에 제공하는 분주기(divider)를 더 포함할 수 있다.
상기 다른 목적을 달성하기 위하여 본 발명의 위상 고정 루프를 포함하는 집적 회로(IC, Integrated Circuit)에 있어, 상기 위상 고정 루프는 위상 주파수 검출기(PFD, Phase Frequency Detector) 및 풀업 저항(pull-up resistor), 상기 풀업 저항과 직렬로 연결된 풀다운 저항(pull-down resistor) 및 상기 풀업 저항과 상기 풀다운 저항의 연결 노드(coupling node)와 연결된 전기용량부(capacitance unit)를 포함하고, 상기 위상 주파수 검출기로부터 제1 제어 신호가 입력될 때 제공되는 제1 기준 전압을 입력받아 상기 풀업 저항과 상기 전기용량부에 의하여 형성된 패스(path)를 통하여 상기 전기용량부를 충전시키고, 상기 위상 주파수 검출기로부터 제2 제어 신호가 입력될 때 제공되는 제2 기준 전압을 입력받아 상기 풀다운 저항과 상기 전기용량부에 의하여 형성된 패스(path)를 통하여 상기 전기용량부를 방전시키며, 상기 충전된 또는 방전된 전기용량부를 기초로 생성된 제어 전압을 출력하는 루프 필터(loop filter)를 포함할 수 있다.
상기 루프 필터는 상기 제1 제어 신호를 기초로 턴온되어 상기 전기용량부가 충전되도록 상기 제1 기준 전압을 상기 풀업 저항과 상기 전기용량부에 의하여 형성된 패스(path)에 제공하는 풀업 스위치 및 상기 제2 제어 신호를 기초로 턴온되어 상기 전기용량부가 방전되도록 상기 제2 기준 전압을 상기 풀다운 저항과 상기 전기용량부에 의하여 형성된 패스(path)에 제공하는 풀다운 스위치를 더 포함할 수 있다.
예를 들어, 상기 풀업 저항은 상기 풀업 스위치의 기생 전기용량(parasitic capacitance)의 임피던스보다 크고, 상기 풀다운 저항은 상기 풀다운 스위치의 기생 전기용량(parasitic capacitance)의 임피던스보다 클 수 있다. 따라서 상기 루프 필터가 상기 제1 및 제 2 제어 신호들을 모두 입력받은 경우에는 상기 루프 필터는 상기 제1 및 제2 기준 전압들을 입력받아 상기 풀업 저항과 상기 풀다운 저항에 의하여 형성된 패스(path)를 통하여 전류를 통과시킴으로서 전력 소모를 줄일 수 있다.
상기 풀업 스위치는 상기 제1 제어 신호가 반전된 제1 반전 제어 신호를 기초로 턴온되는 풀업 피모스(pull-up PMOS, pull-up p-channel metal oxide semiconductor) 및 상기 풀업 피모스의 소스와 연결된 드레인 및 상기 풀업 피모스의 드레인과 연결된 소스를 가지고, 상기 제1 제어 신호를 기초로 턴온되는 풀업 엔모스(pull-up NMOS, pull-up n-channel metal oxide semiconductor)를 포함할 수 있다.
상기 풀다운 스위치는 상기 제2 제어 신호를 기초로 턴온되는 풀다운 엔모스(pull-down NMOS, pull-down n-channel motal oxide semiconductor) 및
상기 풀다운 엔모스의 드레인과 연결된 소스 및 상기 풀다운 엔모스의 소스와 연결된 드레인을 가지고, 상기 제2 제어 신호가 반전된 제2 반전 제어 신호를 기초로 턴온되는 풀다운 피모스(pull-down PMOS, pull-down p-channel metal oxide semiconductor)를 포함하는 것을 특징으로 하는 위상 고정 루프.
상기 풀다운 스위치는 제3 기준 전압에 의하여 턴온되는 엔모스 및 상기 엔 모스의 드레인과 연결된 소스 및 상기 엔모스의 소스와 연결된 드레인을 가지고, 상기 제3 기준 전압보다 낮은 전압을 가지는 제4 기준 전압에 의하여 턴온되는 피모스를 더 포함하고, 상기 제2 제어 신호가 상기 엔모스의 소스 및 상기 피모스의 드레인에 제공되고, 상기 제공된 제2 제어 신호가 상기 엔모스의 드레인 및 상기 피모스의 소스로부터 출력되며, 상기 출력된 제2 제어 신호는 상기 풀다운 엔모스의 게이트에 제공될 수 있다.
예를 들어, 상기 전기용량부는 메인 커패시터, 상기 메인 커패시터와 직렬로 연결되는 리플 방지 저항(ripple prevention resistor) 및 상기 메인 커패시터와 병렬로 연결되는 리플 방지 커패시터(ripple prevention capacitor)를 포함할 수 있다.
위상 고정 루프는 상기 제어 전압을 기초로 발진 신호(oscillating signal)를 출력하는 전압 제어 발진기(VCO, Voltage Controlled Oscillator)를 더 포함할 수 있다. 또한 위상 고정 루프는 상기 발진 신호를 N(N은 자연수)으로 분주(divide)하고, 상기 분주된 발진 신호를 피드백 신호로서 상기 위상 주파수 검출기에 제공하는 분주기(divider)를 더 포함할 수 있다.
상기 또 다른 목적을 달성하기 위하여 본 발명의 위상 주파수 검출기(PFD, Phase Frequency Detector), 및 풀업 저항(pull-up resistor), 상기 풀업 저항과 직렬로 연결된 풀다운 저항(pull-down resistor)상기 풀업 저항과 상기 풀다운 저항의 연결 노드(coupling node)와 연결된 전기용량부(capacitance unit)를 포함하는 루프 필터를 포함하는 위상 고정 루프에서, 위상을 고정하는 방법(a method of locking a phase)은 상기 위상 주파수 검출기로부터 제1 제어 신호가 입력될 때 제공되는 제1 기준 전압을 입력받아 상기 풀업 저항과 상기 전기용량부에 의하여 형성된 패스(path)를 통하여 상기 전기용량부를 충전시키는 단계, 상기 위상 주파수 검출기로부터 제2 제어 신호가 입력될 때 제공되는 제2 기준 전압을 입력받아 상기 풀다운 저항과 상기 전기용량부에 의하여 형성된 패스(path)를 통하여 상기 전기용량부를 방전시키는 단계 및 상기 충전된 또는 방전된 전기용량부를 기초로 생성된 제어 전압을 출력하는 단계를 포함한다.
상기 방법은 상기 루프 필터가 상기 제1 및 제 2 제어 신호들을 모두 입력받은 경우에는 상기 루프 필터는 상기 제1 및 제2 기준 전압들을 입력받아 상기 풀업 저항과 상기 풀다운 저항에 의하여 형성된 패스(path)를 통하여 전류를 통과시키는 단계를 더 포함할 수 있다. 또한, 상기 방법은 상기 생성된 제어 전압을 기초로 발진 신호(oscillating signal)를 출력하는 단계를 더 포함할 수 있다.
따라서 차치 펌프 없는 위상 고정 루프는 낮은 전원 전압에서 동작가능하고 넓은 입력 범위의 제어 전압(a control voltage with a wide input range)을 가진다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하 본 발명의 실시예들을 도면과 함께 설명하고자 한다.
도 2는 본 발명의 일 실시예에 따른 차지 펌프 없는 위상 고정 루프를 나타내는 블록도이다.
도 2를 참조하면, 위상 고정 루프(200)는 위상 주파수 검출기(PFD, Phase Frequency Detector)(210), 루프 필터(LF, Loop Filter)(220), 전압 제어 발진기(VCO, Voltage Controlled Oscillator)(230) 및 분주기(Divider)(240)를 포함한다.
위상 주파수 검출기(210)는 입력 신호(FIN)와 피드백 신호(FOUT/M)를 입력받고, 입력 신호(FIN) 및 피드백 신호(FOUT/M) 간의 위상/주파수 차를 검출한다. 입력 신호(FIN) 및 피드백 신호(FOUT/M) 간의 위상/주파수 차가 발생하는 경우에는 위상 주파수 검출기(210)는 제1 및 제2 제어 신호들(예를 들어, UP 신호와 DN 신호)을 생성한다.
예를 들어, 입력 신호(FIN)가 피드백 신호(FOUT/M)를 늦으면(follow) 위상 주파수 검출기(210)는 제1 제어 신호(즉, UP 신호)를 생성할 수 있고, 입력 신호(FIN)가 피드백 신호(FOUT/M)를 앞서면(precede) 위상 주파수 검출기(210)는 제2 제어 신호(즉, DOWN 신호)를 생성할 수 있다.
루프 필터(220)는 위상 주파수 검출기(210)로부터 출력된 제1 및 제2 제어 신호들을 기초로 제어 전압(VCON)을 생성한다. 예를 들어, 루프 필터(220)가 제1 제어 전압을 입력받은 경우에는 루프 필터(220)는 증가된 제어 전압(VCON)을 생성할 수 있고, 루프 필터(220)가 제2 제어 전압을 입력받은 경우에는 루프 필터(220)는 감소된 제어 전압(VCON)을 생성할 수 있다. 루프 필터(220)의 동작 방식은 후술한다.
전압 제어 발진기(230)는 루프 필터(220)로부터 출력된 제어 전압을 기초로 발진 신호(oscillating signal)(FOUT)를 출력한다. 예를 들어, 제어 전압이 증가된 경우에는 전압 제어 발진기(230)는 높은 주파수를 가지는 발진 신호(FOUT)를 출력할 수 있고, 제어 전압이 감소된 경우에는 전압 제어 발진기(230)는 낮은 주파수를 가지는 발진 신호(FOUT)를 출력할 수 있다.
분주기(240)는 전압 제어 발진기(230)로부터 출력된 발진 신호(FOUT)를 M(M은 자연수)으로 분주하고, 분주된 발진 신호를 피드백 신호(FOUT/M)로서 위상 주파수 검출기(210)에 제공한다.
따라서 본 발명의 일 실시예에 따른 위상 고정 루프(200)는 집적 회로(IC, Integrated Circuit) 내에 구현될 수 있고, 또한 차지 펌프(CP, Charge Pump) 없이도 구현될 수 있다.
도 3은 도 2에 나타난 루프 필터의 구조를 나타내는 회로도이다.
도 3을 참조하면, 루프 필터(220)는 풀업 스위치(pull-up switch)(310), 풀다운 스위치(pull-down switch)(320), 풀업 저항(pull-up resistor)(330), 풀다운 저항(pull-down resistor)(340), 연결 노드(coupling node)(350) 및 전기용량부(capacitance unit)(360)를 포함한다.
예를 들어, 풀다운 저항(340)은 풀업 저항(330)과 직렬로 연결될 수 있고, 전기용량부(360)는 풀업 저항(330)과 풀다운 저항(340)의 연결 노드(350)와 연결될 수 있다.
풀업 스위치(310)는 위상 주파수 검출기(210)로부터 출력된 제1 제어 신호(예를 들어, UP 신호)를 기초로 턴온되어 전기용량부(360)가 충전되도록 제1 기준 전압(REFP)(예를 들어, VDD)을 풀업 저항(330)과 전기용량부(360)에 의하여 형성된 패스(path)에 제공한다.
예를 들어, 풀업 스위치(310)는 제1 제어 신호가 반전된 제1 반전 제어 신호를 기초로 턴온되는 풀업 피모스(pull-up PMOS, pull-up p-channel metal oxide semiconductor)(314) 및 풀업 피모스(312)의 소스와 연결된 드레인 및 풀업 피모스(312)의 드레인과 연결된 소스를 가지고, 제1 제어 신호를 기초로 턴온되는 풀업 엔모스(pull-up NMOS, pull-up n-channel metal oxide semiconductor)(316)를 포함할 수 있다.
풀다운 스위치(320)는 위상 주파수 검출기(210)로부터 출력된 제2 제어 신호를 기초로 턴온되어 전기용량부(360)가 방전되도록 제2 기준 전압(REFN)(예를 들어, VGND)을 풀다운 저항(340)과 전기용량부(360)에 의하여 형성된 패스(path)에 제공한다.
예를 들어, 풀다운 스위치(320)는 제2 제어 신호를 기초로 턴온되는 풀다운 엔모스(pull-down NMOS, pull-down n-channel motal oxide semiconductor)(326) 및 풀다운 엔모스(326)의 드레인과 연결된 소스 및 풀다운 엔모스(326)의 소스와 연결된 드레인을 가지고, 제2 제어 신호가 반전된 제2 반전 제어 신호를 기초로 턴온되는 풀다운 피모스(pull-down PMOS, pull-down p-channel metal oxide semiconductor)(328)를 포함할 수 있다.
또한, 풀다운 스위치(320)는 제3 기준 전압(예를 들어, VDD)에 의하여 턴온되는 엔모스(322) 및 엔모스(322)의 드레인과 연결된 소스 및 엔모스(322)의 소스와 연결된 드레인을 가지고, 제3 기준 전압보다 낮은 전압을 가지는 제4 기준 전압(예를 들어, VGND)에 의하여 턴온되는 피모스(324)를 더 포함할 수 있다.
풀업 저항(330)은 풀업 스위치(310)의 기생 전기용량(parasitic capacitance)의 임피던스보다 크고, 풀다운 저항(340)은 풀다운 스위치(320)의 기 생 전기용량(parasitic capacitance)의 임피던스보다 크다. 따라서 풀업 스위치(310) 및 풀다운 스위치(320)가 모두 턴온되는 경우에는 풀업 저항(330) 및 풀다운 저항(340)으로 인하여 전력 소모가 감소될 수 있다.
전기용량부(360)는 위상 주파수 검출기(210)로부터 출력된 제1 및 제2 제어 신호들을 기초로 충전 또는 방전되고, 충전 또는 방전된 전하량(amount of a charge)을 기초로 제어 전압(VCON)을 생성한다.
예를 들어, 전기용량부(360)는 제어 전압(VCON)을 생성하기 위하여 메인 커패시터(362), 메인 커패시터(362)와 직렬로 연결되는 리플 방지 저항(ripple prevention resistor)(364) 및 메인 커패시터(362)와 병렬로 연결되는 리플 방지 커패시터(ripple prevention capacitor)(366)를 포함할 수 있다.
도 4는 루프 필터가 전기용량부를 충전시켜 제어 전압을 증가시키는 과정을 설명하기 위한 도면이고, 도 5는 루프 필터가 전기용량부를 방전시켜 제어 전압을 감소시키는 과정을 설명하기 위한 도면이며, 도 6은 루프 필터가 전력 소모를 감소시키기 위한 과정을 설명하기 위한 도면이다.
도 4에서, 루프 필터(220)는 위상 주파수 검출기(210)로부터 제1 제어 신호가 입력될 때 제공되는 제1 기준 전압(REFP)을 입력받아 풀업 저항(330)과 전기용량부(360)에 의하여 형성된 패스(path)를 통하여 전기용량부(360)를 충전시킨다.
예를 들어, 제1 제어 신호가 입력될 때 루프 필터(220)는 풀업 저항(330)과 전기용량부(360)를 이용하여 1차 RC 적분 회로(first order RC integration circuit)를 형성할 수 있다.
도 5에서, 루프 필터(220)는 위상 주파수 검출기(210)로부터 제2 제어 신호가 입력될 때 제공되는 제1 기준 전압(REFP)보다 낮은 제2 기준 전압(REFN)을 입력받아 풀다운 저항(340)과 전기용량부(360)에 의하여 형성된 패스(path)를 통하여 전기용량부(360)를 방전시킨다.
예를 들어, 제2 제어 신호가 입력될 때 루프 필터(220)는 풀다운 저항(340)과 전기용량부(360)를 이용하여 1차 RC 적분 회로(first order RC integration circuit)를 형성할 수 있다.
도 6에서, 루프 필터(220)가 제1 및 제 2 제어 신호들을 모두 입력받은 경우에는 루프 필터(220)는 제1 및 제2 기준 전압들(REFP, REFN)을 입력받아 풀업 저항(330)과 풀다운 저항(340)에 의하여 형성된 패스(path)를 통하여 전류를 통과시킨다. 따라서 전력 소모를 줄일 수 있다.
예를 들어, 제1 및 제 2 제어 신호들이 모두 입력되는 경우에는 루프 필터(220)는 풀업 저항(330) 및 풀다운 저항(340)을 이용하여 직렬 저항 회로(series resistor circuit)를 형성할 수 있다.
도 7은 본 발명의 일 실시예에 따른 위상 고정 루프의 성능을 나타내는 그래프이다.
도 7에 있어, 제1 그래프(710)는 피크 대 피크(P-P, Peak-to-Peak) 지터(jitter)의 절대 값을 도시하고, 제2 그래프(720)는 피크 대 피크(P-P, Peak-to-Peak) 지터(jitter)와 주기와의 비율을 나타내는(indicate) 상대 값을 도시한다(illustrate).
도 7에서는, 위상 고정 루프(200)가 차지 펌프 없이 루프 필터(220)를 풀업 저항(330)과 풀다운 저항(340)을 이용하여 구현하는 경우라도 위상 고정 루프(200)가 효율적으로 동작함을 나타낸다.
상술한 바와 같이 본 발명의 차치 펌프 없는 위상 고정 루프는 낮은 전원 전압에서 동작가능하고 넓은 입력 범위의 제어 전압(a control voltage with a wide input range)을 가진다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (23)

  1. 위상 주파수 검출기(PFD, Phase Frequency Detector); 및
    풀업 저항(pull-up resistor), 상기 풀업 저항과 직렬로 연결된 풀다운 저항(pull-down resistor) 및 상기 풀업 저항과 상기 풀다운 저항의 연결 노드(coupling node)와 연결된 전기용량부(capacitance unit)를 포함하고, 상기 위상 주파수 검출기로부터 제1 제어 신호가 입력될 때 제공되는 제1 기준 전압을 입력받아 상기 풀업 저항과 상기 전기용량부에 의하여 형성된 패스(path)를 통하여 상기 전기용량부를 충전시키고, 상기 위상 주파수 검출기로부터 제2 제어 신호가 입력될 때 제공되는 상기 제1 기준 전압보다 낮은 제2 기준 전압을 입력받아 상기 풀다운 저항과 상기 전기용량부에 의하여 형성된 패스(path)를 통하여 상기 전기용량부를 방전시키며, 상기 충전된 또는 방전된 전기용량부를 기초로 생성된 제어 전압을 출력하는 루프 필터(loop filter)를 포함하는, 차치 펌프(charge pump)가 없는 위상 고정 루프(PLL, Phase Locked Loop).
  2. 제1항에 있어서, 상기 루프 필터는
    상기 제1 제어 신호를 기초로 턴온되어 상기 전기용량부가 충전되도록 상기 제1 기준 전압을 상기 풀업 저항과 상기 전기용량부에 의하여 형성된 패스(path)에 제공하는 풀업 스위치; 및
    상기 제2 제어 신호를 기초로 턴온되어 상기 전기용량부가 방전되도록 상기 제2 기준 전압을 상기 풀다운 저항과 상기 전기용량부에 의하여 형성된 패스(path)에 제공하는 풀다운 스위치를 더 포함하는 것을 특징으로 하는 위상 고정 루프.
  3. 제2항에 있어서, 상기 풀업 저항은 상기 풀업 스위치의 기생 전기용량(parasitic capacitance)의 임피던스보다 크고, 상기 풀다운 저항은 상기 풀다운 스위치의 기생 전기용량(parasitic capacitance)의 임피던스보다 큰 것을 특징으로 하는 위상 고정 루프.
  4. 제3항에 있어서, 상기 루프 필터가 상기 제1 및 제 2 제어 신호들을 모두 입력받은 경우에는 상기 루프 필터는 상기 제1 및 제2 기준 전압들을 입력받아 상기 풀업 저항과 상기 풀다운 저항에 의하여 형성된 패스(path)를 통하여 전류를 통과시킴으로서 전력 소모를 줄일 수 있는 것을 특징으로 하는 위상 고정 루프.
  5. 제2항에 있어서, 상기 풀업 스위치는
    상기 제1 제어 신호가 반전된 제1 반전 제어 신호를 기초로 턴온되는 풀업 피모스(pull-up PMOS, pull-up p-channel metal oxide semiconductor); 및
    상기 풀업 피모스의 소스와 연결된 드레인 및 상기 풀업 피모스의 드레인과 연결된 소스를 가지고, 상기 제1 제어 신호를 기초로 턴온되는 풀업 엔모스(pull-up NMOS, pull-up n-channel metal oxide semiconductor)를 포함하는 것을 특징으로 하는 위상 고정 루프.
  6. 제5항에 있어서, 상기 풀다운 스위치는
    상기 제2 제어 신호를 기초로 턴온되는 풀다운 엔모스(pull-down NMOS, pull-down n-channel motal oxide semiconductor); 및
    상기 풀다운 엔모스의 드레인과 연결된 소스 및 상기 풀다운 엔모스의 소스와 연결된 드레인을 가지고, 상기 제2 제어 신호가 반전된 제2 반전 제어 신호를 기초로 턴온되는 풀다운 피모스(pull-down PMOS, pull-down p-channel metal oxide semiconductor)를 포함하는 것을 특징으로 하는 위상 고정 루프.
  7. 제6항에 있어서, 상기 풀다운 스위치는
    제3 기준 전압에 의하여 턴온되는 엔모스; 및
    상기 엔모스의 드레인과 연결된 소스 및 상기 엔모스의 소스와 연결된 드레인을 가지고, 상기 제3 기준 전압보다 낮은 전압을 가지는 제4 기준 전압에 의하여 턴온되는 피모스를 더 포함하고,
    상기 제2 제어 신호가 상기 엔모스의 소스 및 상기 피모스의 드레인에 제공되고, 상기 제공된 제2 제어 신호가 상기 엔모스의 드레인 및 상기 피모스의 소스로부터 출력되며, 상기 출력된 제2 제어 신호는 상기 풀다운 엔모스의 게이트에 제공되는 것을 특징으로 하는 위상 고정 루프.
  8. 제7항에 있어서, 상기 전기용량부는
    메인 커패시터;
    상기 메인 커패시터와 직렬로 연결되는 리플 방지 저항(ripple prevention resistor); 및
    상기 메인 커패시터와 병렬로 연결되는 리플 방지 커패시터(ripple prevention capacitor)를 포함하는 것을 특징으로 하는 위상 동기 루프.
  9. 제1항에 있어서,
    상기 제어 전압을 기초로 발진 신호(oscillating signal)를 출력하는 전압 제어 발진기(VCO, Voltage Controlled Oscillator)를 더 포함하는 것을 특징으로 하는 위상 고정 루프.
  10. 제9항에 있어서,
    상기 발진 신호를 N(N은 자연수)으로 분주(divide)하고, 상기 분주된 발진 신호를 피드백 신호로서 상기 위상 주파수 검출기에 제공하는 분주기(divider)를 더 포함하는 것을 특징으로 하는 위상 고정 루프.
  11. 위상 고정 루프를 포함하는 집적 회로(IC, Integrated Circuit)에 있어, 상기 위상 고정 루프는
    위상 주파수 검출기(PFD, Phase Frequency Detector); 및
    풀업 저항(pull-up resistor), 상기 풀업 저항과 직렬로 연결된 풀다운 저 항(pull-down resistor) 및 상기 풀업 저항과 상기 풀다운 저항의 연결 노드(coupling node)와 연결된 전기용량부(capacitance unit)를 포함하고, 상기 위상 주파수 검출기로부터 제1 제어 신호가 입력될 때 제공되는 제1 기준 전압을 입력받아 상기 풀업 저항과 상기 전기용량부에 의하여 형성된 패스(path)를 통하여 상기 전기용량부를 충전시키고, 상기 위상 주파수 검출기로부터 제2 제어 신호가 입력될 때 제공되는 제2 기준 전압을 입력받아 상기 풀다운 저항과 상기 전기용량부에 의하여 형성된 패스(path)를 통하여 상기 전기용량부를 방전시키며, 상기 충전된 또는 방전된 전기용량부를 기초로 생성된 제어 전압을 출력하는 루프 필터(loop filter)를 포함하는 집적 회로.
  12. 제11항에 있어서, 상기 루프 필터는
    상기 제1 제어 신호를 기초로 턴온되어 상기 전기용량부가 충전되도록 상기 제1 기준 전압을 상기 풀업 저항과 상기 전기용량부에 의하여 형성된 패스(path)에 제공하는 풀업 스위치; 및
    상기 제2 제어 신호를 기초로 턴온되어 상기 전기용량부가 방전되도록 상기 제2 기준 전압을 상기 풀다운 저항과 상기 전기용량부에 의하여 형성된 패스(path)에 제공하는 풀다운 스위치를 더 포함하는 것을 특징으로 하는 집적 회로.
  13. 제12항에 있어서, 상기 풀업 저항은 상기 풀업 스위치의 기생 전기용량(parasitic capacitance)의 임피던스보다 크고, 상기 풀다운 저항은 상기 풀다운 스위치의 기생 전기용량(parasitic capacitance)의 임피던스보다 큰 것을 특징으로 하는 집적 회로.
  14. 제13항에 있어서, 상기 루프 필터가 상기 제1 및 제 2 제어 신호들을 모두 입력받은 경우에는 상기 루프 필터는 상기 제1 및 제2 기준 전압들을 입력받아 상기 풀업 저항과 상기 풀다운 저항에 의하여 형성된 패스(path)를 통하여 전류를 통과시킴으로서 전력 소모를 줄일 수 있는 것을 특징으로 하는 집적 회로.
  15. 제12항에 있어서, 상기 풀업 스위치는
    상기 제1 제어 신호가 반전된 제1 반전 제어 신호를 기초로 턴온되는 풀업 피모스(pull-up PMOS, pull-up p-channel metal oxide semiconductor); 및
    상기 풀업 피모스의 소스와 연결된 드레인 및 상기 풀업 피모스의 드레인과 연결된 소스를 가지고, 상기 제1 제어 신호를 기초로 턴온되는 풀업 엔모스(pull-up NMOS, pull-up n-channel metal oxide semiconductor)를 포함하는 것을 특징으로 하는 집적 회로.
  16. 제15항에 있어서, 상기 풀다운 스위치는
    상기 제2 제어 신호를 기초로 턴온되는 풀다운 엔모스(pull-down NMOS, pull-down n-channel motal oxide semiconductor); 및
    상기 풀다운 엔모스의 드레인과 연결된 소스 및 상기 풀다운 엔모스의 소스 와 연결된 드레인을 가지고, 상기 제2 제어 신호가 반전된 제2 반전 제어 신호를 기초로 턴온되는 풀다운 피모스(pull-down PMOS, pull-down p-channel metal oxide semiconductor)를 포함하는 것을 특징으로 하는 집적 회로.
  17. 제16항에 있어서, 상기 풀다운 스위치는
    제3 기준 전압에 의하여 턴온되는 엔모스; 및
    상기 엔모스의 드레인과 연결된 소스 및 상기 엔모스의 소스와 연결된 드레인을 가지고, 상기 제3 기준 전압보다 낮은 전압을 가지는 제4 기준 전압에 의하여 턴온되는 피모스를 더 포함하고,
    상기 제2 제어 신호가 상기 엔모스의 소스 및 상기 피모스의 드레인에 제공되고, 상기 제공된 제2 제어 신호가 상기 엔모스의 드레인 및 상기 피모스의 소스로부터 출력되며, 상기 출력된 제2 제어 신호는 상기 풀다운 엔모스의 게이트에 제공되는 것을 특징으로 하는 집적 회로.
  18. 제17항에 있어서, 상기 전기용량부는
    메인 커패시터;
    상기 메인 커패시터와 직렬로 연결되는 리플 방지 저항(ripple prevention resistor); 및
    상기 메인 커패시터와 병렬로 연결되는 리플 방지 커패시터(ripple prevention capacitor)를 포함하는 것을 특징으로 하는 집적 회로.
  19. 제11항에 있어서,
    상기 제어 전압을 기초로 발진 신호(oscillating signal)를 출력하는 전압 제어 발진기(VCO, Voltage Controlled Oscillator)를 더 포함하는 것을 특징으로 하는 집적 회로.
  20. 제19항에 있어서,
    상기 발진 신호를 N(N은 자연수)으로 분주(divide)하고, 상기 분주된 발진 신호를 피드백 신호로서 상기 위상 주파수 검출기에 제공하는 분주기(divider)를 더 포함하는 것을 특징으로 하는 집적 회로.
  21. 위상 주파수 검출기(PFD, Phase Frequency Detector), 및 풀업 저항(pull-up resistor), 상기 풀업 저항과 직렬로 연결된 풀다운 저항(pull-down resistor)상기 풀업 저항과 상기 풀다운 저항의 연결 노드(coupling node)와 연결된 전기용량부(capacitance unit)를 포함하는 루프 필터를 포함하는 위상 고정 루프에서,
    상기 위상 주파수 검출기로부터 제1 제어 신호가 입력될 때 제공되는 제1 기준 전압을 입력받아 상기 풀업 저항과 상기 전기용량부에 의하여 형성된 패스(path)를 통하여 상기 전기용량부를 충전시키는 단계;
    상기 위상 주파수 검출기로부터 제2 제어 신호가 입력될 때 제공되는 제2 기준 전압을 입력받아 상기 풀다운 저항과 상기 전기용량부에 의하여 형성된 패 스(path)를 통하여 상기 전기용량부를 방전시키는 단계; 및
    상기 충전된 또는 방전된 전기용량부를 기초로 생성된 제어 전압을 출력하는 단계를 포함하는 위상을 고정하는 방법(a method of locking a phase).
  22. 제21항에 있어서, 상기 루프 필터가 상기 제1 및 제 2 제어 신호들을 모두 입력받은 경우에는 상기 루프 필터는 상기 제1 및 제2 기준 전압들을 입력받아 상기 풀업 저항과 상기 풀다운 저항에 의하여 형성된 패스(path)를 통하여 전류를 통과시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  23. 제22항에 있어서, 상기 생성된 제어 전압을 기초로 발진 신호(oscillating signal)를 출력하는 단계를 더 포함하는 것을 특징으로 하는 방법.
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DE102007052196A DE102007052196A1 (de) 2006-10-27 2007-10-24 Phasenregelkreis, integrierte Schaltung mit einem Phasenregelkreis und Verfahren zum Verriegeln einer Phase

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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5419124B2 (ja) 2008-04-24 2014-02-19 日本電気株式会社 ゲートウェイ装置と通信方法とプログラム
EP2326011B1 (en) * 2009-11-24 2012-06-20 ST-Ericsson SA A phase locked loop frequency synthesizer circuit with improved noise performance
WO2014174591A1 (ja) * 2013-04-23 2014-10-30 富士通株式会社 画像符号化装置、画像符号化方法、及び撮像装置
CN107395012B (zh) * 2017-08-04 2023-05-16 杰华特微电子股份有限公司 一种电荷泵电路及其控制方法
DE102017130390A1 (de) * 2017-12-18 2019-06-19 Infineon Technologies Ag Testen von Eigenschaften eines spannungsgesteuerten Oszillators

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980028712A (ko) * 1996-10-24 1998-07-15 문정환 씨모스 피엘엘의 주파수 위상 비교기
KR20010111155A (ko) * 2000-06-08 2001-12-17 오길록 고속 동기를 갖는 위상동기루프
KR20040099920A (ko) * 2003-05-20 2004-12-02 삼성전자주식회사 필터링 장치 및 이를 갖는 위상 동기 루프 장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5874863A (en) 1997-11-19 1999-02-23 Microchip Technology Incorporated Phase locked loop with fast start-up circuitry
JPH11355134A (ja) 1998-06-08 1999-12-24 Denso Corp 位相同期回路
JP2001053601A (ja) * 1999-08-11 2001-02-23 Oki Micro Design Co Ltd 位相同期発振回路
KR100422578B1 (ko) 2001-12-06 2004-03-16 주식회사 하이닉스반도체 지터 감소된 차지 펌프 회로
US7088797B2 (en) * 2002-09-10 2006-08-08 Broadcom Corporation Phase lock loop with cycle drop and add circuitry
JP4277979B2 (ja) * 2003-01-31 2009-06-10 株式会社ルネサステクノロジ 半導体集積回路装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980028712A (ko) * 1996-10-24 1998-07-15 문정환 씨모스 피엘엘의 주파수 위상 비교기
KR20010111155A (ko) * 2000-06-08 2001-12-17 오길록 고속 동기를 갖는 위상동기루프
KR20040099920A (ko) * 2003-05-20 2004-12-02 삼성전자주식회사 필터링 장치 및 이를 갖는 위상 동기 루프 장치

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