KR100422578B1

KR100422578B1 - 지터 감소된 차지 펌프 회로

Info

Publication number: KR100422578B1
Application number: KR10-2001-0076880A
Authority: KR
Inventors: 박광일
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-12-06
Filing date: 2001-12-06
Publication date: 2004-03-16
Also published as: JP4295966B2; US6727735B2; US20030107419A1; JP2003174361A; KR20030046665A; DE10219397A1

Abstract

본 발명은 차지쉐어링을 보다 효과적으로 방지하고, 킥백 및 피드스루 현상을 방지함으로서 지터가 제거되는 반도체 장치 및 차지펌프 회로를 제공하기 위한 것으로, 이를 위한 본 발명은 전압전원, 접지전원, 출력단을 구비한 차지펌프 회로에 있어서, 제1 정전류원과, 상기 제1 정전류원에 흐르는 전류를 이용하여 상기 출력단을 충전시키기 위해 제1 입력신호에 대응하여 스위칭되는 제1 스위칭 수단을 구비하는 충전부; 제2 정전류원과, 상기 제2 정전류원에 흐르는 전류를 이용하여 상기 출력단을 방전시키기 위해 제2 입력신호에 대응하여 스위칭되는 제2 스위칭 수단을 구비하는 방전부; 제1 더미전류원과, 상기 제1 더미전류원에 흐르는 전류를 이용하여 상기 출력단을 충전시키기 위해 상기 제1 입력신호의 반전신호에 대응하여 스위칭되는 제3 스위칭 수단을 구비하는 더미충전부; 및 제2 더미전류원과, 상기 제2 더미전류원에 흐르는 전류를 이용하여 상기 출력단을 방전시키기 위해 상기 제2 입력신호의 반전신호에 대응하여 스위칭되는 제4 스위칭 수단을 구비하는 더미 방전부를 구비하는 차지 펌프 회로를 제공한다.

Description

지터 감소된 차지 펌프 회로{Charge Pump Circuit for Reducing Jitter}

본 발명은 위상 고정 루프(phase locked loop ;PLL) 회로에서 사용되는 회로중에서 안정된 전류를 공급하는 차지 펌프 회로에 관한 것이다.

외부 클럭에 동기되어 동작하는 반도체 메모리 또는 중앙 처리 장치(CPU) 등의 반도체 장치들은 클럭 버퍼와 클럭 드라이버를 이용하여 내부 클럭을 발생하는데, 상기 내부 클럭은 상기 외부 클럭에 비해 일정 시간 지연되므로 반도체 장치의고주파 동작 성능을 저하시킨다.

다시 말해서 외부 클럭 입력 후 데이터가 출력되는 출력 데이터 액세스 시간(tAC)은 항상 외부 클럭 발생 후 내부 클럭이 발생하는 시간보다 커진다.

따라서 내부 클럭의 지연으로 인해 출력 데이터 액세스 시간(tAC)이 커지는 것과 같은 반도체 장치의 성능 저하를 방지하기 위해서는 내부 클럭을 외부 클럭에 정확하게 동기시키는 회로가 요구되는데, 여기에 외부클럭에 내부클럭을 정확하게 동기시키는 회로가 위상 고정 루프(PLL;Phase Locked Loop)다.

도1은 통상적인 위상고정루프의 내부 블럭도를 나타낸 것이다.

도1을 참조하여 살펴보면, 위상고정루프(1000)는 위상 검출기(phase detector ;100), 차지펌프(charge pump ; 200), 루프 필터(loop filter ; 300), 전압조정 발진기(VCO ; 400), 그리고 주파수 분할기(frequency divider ; 500)로 구성된다.

이하 도면을 참조하여 위상고정루프의 동작을 설명한다. 위상 검출기(100)는 기준 클럭, 즉 외부클럭의 위상과 주파수 분할기(500)의 출력 위상을 비교한다. 주파수 분할기(500)의 출력 위상이 기준 클럭의 위상보다 느릴 때, 위상 검출기(100)는 주파수를 증가시키는 펄스(업(up)신호로서 지칭됨)를 출력한다. 주파수 분할기의 출력 위상이 기준 클럭의 위상보다 빠를 때, 위상 검출기(100)는 주파수를 감소시키는 펄스(다운(down)신호로서 지칭됨)를 출력한다. 차지펌프회로(200)는 위상검출기의 출력신호인 업신호(up)와 다운신호(down) 및 인버터(110,120)에 의해 반전된 업신호(/up), 다운신호(/down) 중에서 적당한 신호를 이용한다.

차지펌프회로(200)의 출력은 저항기(310) 및 커패시터(320)로 구성된 루프필터(300)에 접속된다. 차지 펌프 회로(200)는 차지 펌프회로(200)가 다운신호(down)를 수신할 때 루프필터(300)의 커패시터(320)의 전하를 방출하고, 차지펌프회로(200)가 업신호(up)를 수신할 때 루프필터(300)의 커패시터(320)의 전하를 축적한다. 차지 펌프 회로(200)의 펄스 출력은 루프필터(300)에 의해 DC 아날로그 신호로 변환된다.

전압조정발진기(Voltage Controlled Oscillator; VCO)(400)는 루프필터(300)의 아날로그 신호 출력을 수신하여 일정한 주파수 신호를 출력하고, 주파수 분할기(500)는 카운터로 구성되고, 전압조정발진기(400)의 출력을 N(임의 자연수)으로 분할하여 분할된 출력을 위상 검출기(100)에 공급한다.

위상고정루프 회로(1000)에 있어서, 위상 검출기(100), 차지 펌프 회로(200), 전압조정발진기(400) 및, 주파수 분할기(500)는 하나의 루프를 형성하고, 이러한 루프는 위상을 제어하는데, 즉 위상 검출기(100)에 대한 2개의 입력 신호의 주파수가 서로 동일하게 되도록 제어한다. 전압조정발진기(400)의 출력 주파수는 입력 주파수의 N배가 된다. N의 값을 임의로 설정함으로써, 입력 주파수의 임의 자연 배수 주파수를 얻을 수 있다.

도2a는 도1의 차지펌프회로(200)의 내부 회로를 나타낸 도면이다.

도2a에 도시된 바와 같이, 드레인(Drain)을 통해 동작전원(VDD)을 공급받고 게이트(Gate)를 통해 턴온 상태를 유지하기 위한 바이어스 전압(Vbiasp)을 인가받는 제1 트랜지스터(MP1), 드레인이 제1 트랜지스터(MP1)의 소오스(Source)와 연결되고 게이트를 통해 업 신호를 입력받는 제2 트랜지스터(MP2), 드레인이 제2 트랜지스터(MP2)의 소오스와 연결되고 게이트를 통해 다운 신호를 입력받는 제3 트랜지스터(MN2), 드레인이 제3 트랜지스터(MN2)의 소오스와 연결되고 게이트를 통해 턴온상태를 유지하기 위한 바이어스전압(Vbiasn)을 인가받으며 소오스가 접지된 제 4 트랜지스터(MN1)를 구비하여 구성된다.

이때 제1 및 제2 트랜지스터(MP1, MP2)는 P 채널 모스 트랜지스터이고 제3 및 제 4 트랜지스터(MN1, MN2)는 N 채널 모스 트랜지스터이다. 그리고 출력단(OUT)이 제2 트랜지스터(MP2)의 소오스와 제3 트랜지스터(MN2)의 드레인에 공통연결된다.

이어 도2b 내지 도2c를 참조하여 동작을 설명한다. 도2b는 업신호(up)에 의해 차지펌프가 차지 충전 동작 할 때의 등가회로이고, 도2c는 다운신호(down)에 의해 차지펌프가 차지 방전 동작 할 때의 등가회로이다.

먼저, 도2b를 참조하여 설명하면, 먼저 로우 레벨의 업 신호(/up)가 제2 트랜지스터(MP2)에 입력되면, 제2 트랜지스터(MP2)가 턴온되고 전류원 역할을 하는 제1 트랜지스터(MP1)는 턴온 상태이므로 제1 트랜지스터(MP1)의 드레인에 인가된 동작전원(VDD)이 출력단(OUT)을 통해 충전된다.

이어, 도2c를 참조하여 설명하면, 하이 레벨의 다운 신호(down)가 입력되면, 이를 인가받는 제3 트랜지스터(MN2)가 턴온되고, 제4 트랜지스터(MN1)는 턴온 상태이므로 출력단(OUT)과 접지단(VSS)이 도통되어 충전된 전압이 접지단(VSS)을 통해 방전된다.

상술한 차지펌프의 문제점을 살펴보면, 도2b에 도시된 것처럼 전원(VDD)과 노드(C) 사이에는 기생 커패시턴스(Cfp)가 존재하고, 이로 인하여 제1 트랜지스터(MP1)가 오프 상태에서 온 상태로 전환할 때, 제1 트랜지스터(MP1)의 소스측 전위, 즉 노드(C)의 전위는 전원 전위에서 출력(OUT) 전위로 변화하고, 이러한 전위차 및 기생 커패시턴스(Cfp)에 기초한 전류(Icfp)가 흐른다.

또한, 노드(D)와 접지 사이에도 기생 커패시턴스(Cfn)가 존재한다. 제3 트랜지스터(MN2)가 오프 상태에서 온 상태로 전환할 때, 제3 트랜지스터(MN2)의 소스측전위, 즉 노드(D)의 전위는 접지 전위에서 출력(OUT) 전위로 변화하고, 이러한 전위차와 기생 커패시턴스(Cfn)에 기초한 전류(Icfn)가 흐른다.

그러므로, 업(up)신호 및 다운 신호(down)의 스위칭에 의해 상술한 기생 커패시터스에 의해 차지 쉐어링(Charge Sharing)이 발생하여 출력단을 통한 전류공급이 불안정해지는 문제점이 있다.

이를 자세히 살펴보면, 기생 커패시턴스에 의한 전류(icfp 또는 icfn)로 인하여 차지 펌프 회로의 출력 전류에 오버슈트(overshoots)를 발생하고, 이로 인해 출력단(OUT)과 연결된 전압조정발진기에서 지터(jitter)를 야기시킨다. 이는 지터를 갖는 전압조정발진기의 출력에 의해 반복적으로 제어되어, 그 결과로서 시스템에서 에러를 야기시킨다.

이러한 문제점은 스위칭 트랜지스터(MP2 및 MN2)가 오프 상태로 될 때 출력단(OUT)의 전위와 동일한 노드(C 및 D)의 전위를 형성함으로써 제거할 수 있다. 이러한 관점으로부터, 도3에 도시된 것과 같은 차지 펌프 회로가 제시되었다.

도3은 입력신호(업(up)신호 또는 다운(down)신호)의 스위칭시에 차지 쉐어링을 억제하는 기능을 갖는 차지 펌프 회로를 도시한 도면이다.

도3을 참조하여 설명하면, 차지펌프회로는(200')는 드레인을 통해 동작전원(VDD)을 공급받고 게이트에 턴온상태를 유지하기 위한 바이어스(bias) 전압(Vbiasp)을 공급받는 제1 트랜지스터(MP1), 드레인이 제1 트랜지스터(MP1)의 소오스와 연결되고 게이트를 통해 반전된 업신호(/up)를 입력받는 제2 트랜지스터(MP2), 드레인이 제1 트랜지스터(MP1)의 소오스와 연결되고 게이트를 통해 업신호(up)를 입력받는 제3 트랜지스터(MP3), 드레인이 제2 트랜지스터(MP2)의 소오스와 연결되고 게이트를 통해 다운신호(down)를 입력받는 제4 트랜지스터(MN2), 드레인이 제3 트랜지스터(MP3)의 소오스와 연결되고 게이트를 통해 반전된 다운신호(/down)를 입력받는 제5 트랜지스터(MN3), 드레인이 제4 트랜지스터(MN2)의 소오스 및 제5 트랜지스터(MN3)의 소오스와 공통으로 연결되고 게이트를 통해 턴온 상태를 유지하기 위한 바이어스 전압(Vbiasn)을 입력받으며 그 소오스가 접지된 제6 트랜지스터(MN1), 제2 트랜지스터(MP2)의 소오스 및 제4 트랜지스터(MN2)의 드레인과 공통으로 입력부(+)이 연결되고 제 3 트랜지스터(MP3)의 소오스 및 제5 트랜지스터(MN3)의 드레인과 공통으로 출력단(Vout)이 연결된 부귀환 연산 증폭기(OP AMP)(A)를 구비하여 구성된다.

이때 제1, 제2 및 제3 트랜지스터(MP1, MP2, MP3)는 P 채널 모스 트랜지스터이고 제4, 제5 및 제6 트랜지스터(MN2, MN3, MN1)는 N 채널 모스 트랜지스터이다. 그리고 출력단(Vout)이 제2 트랜지스터(MP2)의 소오스 및 제4 트랜지스터(MN2)의 드레인과 연산증폭기(A)의 입력부(+)에 공통연결된다. 커패시터(C)은 연산증폭기(A)의 발진을 방지하기 위한 위상 보상 커패시터 역할을 한다.

여기서 커패시터(Cfp와 Cfn)는 실제 소자가 아니고, 노드(N1, N2)에서 모스 트랜지스터가 가지는 구조상의 기생 커패시턴스를 나타낸 것이다.

또한 여기서 연산증폭기(A)가 하는 역할은 업신호(up)(또는 반전된 업신호(/up)) 또는 다운신호(down)(반전된 다운신호(/down))가 변화할때, 노드(N3)과 노드(N4)의 전압을 같게 유지켜서 기생 커패시턴스(Capacitance)로 부터 생기는차지 쉐어링(Sharing)를 억제시키는 역할을 한다. 도시된 바와 같이 연산증폭기(A)를 부궤환 시키면 전압이득이 1이 되는 버퍼로서 작용을 한다.

이하 도3을 참조하여 동작을 설명한다.

차지펌프회로(200')의 제2 트랜지스터(MP2)에 반전된 업신호(/up)가 인가되면, 제2 트랜지스터(MP2)가 턴온되며 동작전원(VDD)이 출력단(Vout)에 연결된 루프필터(300)에 충전된다. 이때 연산증폭기(A)의 (-)입력부자에는 출력단(Vout)의 용량에 상응하는 기준 전압이 인가되고 일정시간(충전동작이 수행되는 시간)동안 버퍼(Buffer)의 역할을 수행한다.

또한 차지펌프회로(200')에 의해 차지가 충전되는 동안 버퍼로 동작하는 연산증폭기(A)로 인해 노드(N4)에 출력단(Vout)과 같은 전압이 유기되고, 제2 트랜지스터(MP2) 또는 제3 트랜지서터(MP3)의 턴온에 의하여 노드(N1)의 전압 역시 출력단과 같은 전압을 유지하여, 업신호(up)(또는 반전된 업신호(/up))와 다운신호(down)(또는 반전된 다운신호(/down))의 스위칭시에도 차지 쉐어링에 의한 기생 커패시터(Cfp, Cfn)에 의한 오버슈트를 방지할 수 있다.

한편, 차지 펌프 회로(200')의 제4 트랜지스터(MN2)에 하이 레벨의 다운신호(down)가 인가되면, 제4 트랜지스터(MN2)가 턴온되며 제6 트랜지스터(MN1)는 턴온 상태이므로 루프필터(300)의 커패시터등에 충전된 전압이 출력단(Vout)을 통해 접지단(VSS)으로 방전된다. 이때에도 역시 차지 방전 동작이 수행되는 동안 연산증폭기(A)가 버퍼의 역할을 수행하여 출력단(Vout)의 전압 변화율을 최소화함으로써 출력전압을 안정화시킨다.

그러나 상술한 차지펌프 회로는 다음과 같은 문제점이 있다.

출력단(Vout)에는 업신호(up)(또는 반전된 업신호(/up))와 다운신호(down)(또는 반전된 다운신호(/down))는 계속해서 스위칭(Switching) 되는 신호이고, 이 신호들에 의해 제2,3,4,5 트랜지스터(MP2,MP3,MN2, MN3)는 계속해서 턴온과 턴 오프동작을 반복한다. 이때 연산증폭기(A)가 버퍼로 동작을 한다고 하더라도 입력전압에 따라 같은 출력전압을 출력하기에는 소정의 지연시간이 생겨 차지쉐어링을 완벽히 해결하지 못한다.

예를 들면 반전된 업신호(/up)에 의해 제2 트랜지스터(MP2)가 턴온되고, 반전된 다운신호(/down)가 입력된다고 가정하면, 전류원(MP1)과 제2 트랜지스터(MP2)에 의해 루프필터에 차지가 충전되는 동작이 수행되고 출력단(Vout)의 전압에 따라 연산증폭기(A)의 출력노드(N4)에 유기되는 것은 일정한 지연시간이 지난 후이다.

그러므로 제3 트랜지스터(MP3)의 양단은 차지펌프 동작시에 항상 같은 전압을 가지기 힘들어 차지쉐어링 현상을 완전히 막기 힘들다. 따라서 위상고정루프의 특성상 차지펌프의 입력신호는 계속해서 스위칭되는 신호이기 때문에 차지쉐어링 현상을 연산증폭기(A)만으로 완전히 해결하기 힘들다.

상술한 차지펌프 회로의 또 하나의 문제점은 업신호(up)(반전된 업신호(/up))와 다운신호(down)(반전된 다운신호(/down))가 고속으로 스위칭 하게 되면 킥백 현상(Kickback) 또는 피드스루(Feedthrough) 현상이 일어난다.

킥백 현상이란 어떤 노드의 전압이 빠르게 변화할 때 일시적으로 반대의 전압을 유기하는 현상을 말한다. 이는 모스 트랜지스터가 스위칭이 일어날 때 게이트아래의 채널에 존재하는 전하들이 트랜지스터의 양방항으로 밀려나게 때문이다. 예를 들어 하이에서 로우로 빠르게 변화하는 반전된 업신호(up)에 의해 노드(N3)의 전압이 일시적으로 접지로 향하게 된다.

또한 피드스루 현상이란 어떤 노드의 전압이 빠르게 변화할 때 그 노드와 커패시터(Capacitor)로 연결되어 있는 노드의 전압이 일시적으로 동기되어 변화하는 현상을 말한다. 이는 커패시터(Capacitor) 양단의 노드 사이의 전하들이 순간적으로 이동하기 때문에 발생한다

이 킥백현상 또는 피스드루 현상은 글리치(glitch)를 발생시키고 이는 지터(Jitter)의 형태로 나타난다. 킥백현상 또는 피드스루 현상은 입력부를 트랜스미션 게이트의 도입으로 해결할 수 있으나, 피모스 트랜지스터와 앤모스 트랜지스터의 특성상 같은 전류를 흘려주기 위해서는 피모스 트랜지스터가 앤모스 트랜지스터 보다 1.5배에서 3배 정도의 면적이 커야 하는데, 이렇게 구성하면 피모스 트랜지스터와 앤모스 트랜지스터로 인하여 생기는 기생 커패시터의 크기가 달라서 새로운 문제가 생긴다.

즉, 도3의 연산증폭기(A)를 이용한 차지펌프 회로는 연산증폭기(A)를 사용하여 차지쉐어링을 방지한다고 하여도 사용되는 연상증폭기는 노드(N3)과 노드(N4) 전압을 동일하게 만드는 역할을 하는 것이고, 노드(N1 또는 N2)와 노드(N3 또는 N4))의 전압을 동일하게 만들어주지는 못하기 때문에 차지쉐어링을 완전히 해결하지 못하는 문제점을 가지고 있다.

이는 연산증폭기(A)의 특성상 입력전압에 출력전압이 유기되는 데에는 소정의 지연시간이 필요하기 때문이다. 또한 빠르게 스위칭되는 입력신호로 인하여 발생되는 킥백 현상 또는 피드스루 현상으로 지터가 발생하는데 이 문제는 전혀 해결하지 못한다.

이러한 지터 문제는 차지회로뿐만 아니라 스위칭이 일어나는 소정의 입력장치에서는 언제나 일어날 수 있는 문제점이고, 이를 해결하기 위한 입력장치의 개발이 필요하다.

본 발명은 차지쉐어링을 보다 효과적으로 방지하고, 킥백현상 또는 피드스루현상을 방지함으로서 지터가 감소되는 반도체 장치를 제공함을 그 목적으로 한다.

본 발명은 차지쉐어링을 보다 효과적으로 방지하고, 킥백현상 또는 피드스루현상을 방지함으로서 지터가 감소되는 차지펌프 회로를 제공함을 그 목적으로 한다.

도1은 위상고정루프의 내부 블럭도이다.

도2a 내지 도2c는 종래의 기술에 의한 차지펌프회로를 나타낸 회로도 및 동작시 등가 회로.

도3는 종래의 기술에 의한 차지펌프회로를 나타낸 회로도.

도4은 본 발명에 의한 차지펌프회로의 바람직한 일실시예를 나타내는 회로도.

도5는 본 발명에 의한 차지펌프회로의 바람직한 제2 실시예를 나타내는 회로도.

도6a는 종래의 기술에 의한 차지펌프회로의 입력전압과 출력전압의 타이밍도.

도6b는 본 발명에 의한 차지펌프회로의 입력전압과 출력전압의 타이밍도.

* 도면의 주요 부분에 대한 부호의 설명*

210 : 입력부

220 : 더미입력부

10 : 연산증폭기

MP1 ~ MP6 : P-모스 채널 트랜지스터

MN1 ~ MN6 : N-모스 채널 트랜지스터

C1,C2,C3 : 커패시터

본 발명은 전압전원, 접지전원, 출력단을 구비한 차지펌프 회로에 있어서, 제1 정전류원과, 상기 제1 정전류원에 흐르는 전류를 이용하여 상기 출력단을 충전시키기 위해 제1 입력신호에 대응하여 스위칭되는 제1 스위칭 수단을 구비하는 충전부; 제2 정전류원과, 상기 제2 정전류원에 흐르는 전류를 이용하여 상기 출력단을 방전시키기 위해 제2 입력신호에 대응하여 스위칭되는 제2 스위칭 수단을 구비하는 방전부; 제1 더미전류원과, 상기 제1 더미전류원에 흐르는 전류를 이용하여 상기 출력단을 충전시키기 위해 상기 제1 입력신호의 반전신호에 대응하여 스위칭되는 제3 스위칭 수단을 구비하는 더미충전부; 및 제2 더미전류원과, 상기 제2 더미전류원에 흐르는 전류를 이용하여 상기 출력단을 방전시키기 위해 상기 제2 입력신호의 반전신호에 대응하여 스위칭되는 제4 스위칭 수단을 구비하는 더미 방전부를 구비하는 차지 펌프 회로를 제공한다.

본 발명은 위상고정루프에서 이용되는 차지펌프회로를 동작시킬때 발생하는 차지쉐어링(Charge Sharing)을 해결하고 또한 킥백현상(Kickback) 또는 피드스루 (Feedthrough) 현상을 해결하기 위하여, 입력신호가 스위칭 될 때에 발생하는 글리치(Glitch) 또는 리플(Ripple) 신호에 반대되는 위상의 글리치 또는 리플 신호를 발생하는 더미(Dummy) 입력 회로를 병렬로 추가하여 각각의 신호를 상쇄시키는 차지펌프 회로에 관한 것이다.

이를 자세히 설명하면, 통상적인 입력부과 연산증폭기로 구성된 차지펌프의 입력부에서 필연적으로 가지는 기생 커패시턴스로 인하여 생기는 차지 쉐어링과 입력부의 킥백현상 또는 피드스루 현상을 제거하기 위하여 입력부와 똑같은 입력부를 더미로 더 추가하여 더비입력부을 구비한다. 그리고 통상적인 차지펌프의 입력신호로 사용되는 업(up)신호(또는 반전된 업(up)신호)와 다운(down)신호(반전된 다운(down)신호)를 첫번째 입력부와 반대로 입력을 구성하여, 첫번째 입력부의 입력 신호의 변화시에 따른 글리치 성분과, 반대의 글리치 성분을 가지는 신호를 생성하여 이를 서로 상쇄시켜 출력단에서 볼때는 글리치 성분이 없게 보이는 것이다.

이렇게 하면 입력부가 전하를 차징시킬때 더미입력부가 디스차징 동작을 하고, 입력부가 전하를 디스차징 시킬때 차징시키는 동작을 하여 차지펌프의 동작을 오동작시킬 수 있다. 이를 해결하기 위하여 더미입력부의 전류원의 전류능력을 입력부의 전류원보다 상당히 작게 설계하여 더미입력부로 인한 차징 디스차징의 영향을 최대한 줄인다.

이렇게 두번째 전류원의 전류 능력을 작게 설계하면 입력부과 더미입력부의 기생 커패시턴스가 차이가 나서 문제가 될수 있으나 이를 보상하기 위하여 더미입력부에 보상 커패시터를 전류원 옆에 추가하여 해결한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.

도4은 본 발명에 의하여 차지펌프회로의 바람직한 일실시예를 나타내는 회로도이다. 이하 도면을 참조하여 설명한다.

도4를 참조하여 살펴보면, 본 발명의 차지펌프는 업신호(up)와 반전된 업신호(/up) 및 다운신호(/down)와 반전된 다운신호(/down)의 스위칭에 따라 출력단(Vout)으로 전하를 차징 또는 디스차징시키는 입력부(210)와, 상기 입력부(210)과 동일한 구조를 가지면서 이와 동시에 상기 입력신호의 반전신호를이용하여 상기 입력수단과는 반대로 스위칭하는 더미입력부(220)와, 차지세어링을 방지하기 위한 연산증폭기(10)와 연산증폭기(10)의 동작안정을 위한 커패시터(C3)을 구비한다.

이에 따라 입력부(210)는 업신호(up)와 반전된 업신호(/up)에 따라 출력단으로 차지를 충전시키는 충전부(211)와, 다운신호(/down)와 반전된 다운신호(/down)에 따라 출력단의 차지를 방전시키는 방전부(212)로 구성된다.

또한, 충전부(211)는 드레인을 통해 동작전원(VDD)을 공급받고 소스가 노드(N1)에 연결되며 게이트에 턴온 상태를 유지하기 위한 바이어스(bias) 전압(Vbiasp)을 공급받아 전류원 역할을 하는 제1 트랜지스터(MP1)와, 드레인이 노드(N1)와 연결되고 소스가 노드(N5)에 연결되며 게이트를 통해 반전된 업(up)신호를 입력받는 제2 트랜지스터(MP2)와, 드레인이 노드(N1)와 연결되고 소스가 노드(N6)에 연결되며 게이트를 통해 업(up)신호를 입력받는 제3 트랜지스터(MP3)를 구비한다.

또한, 방전부(212)는 드레인이 노드(N5)와 연결되고 소스가 노드(N2)에 연결되며 게이트를 통해 다운 신호를 입력받는 제4 트랜지스터(MN2)와, 드레인이 노드(N6)와 연결되고 소스가 노드(N2)에 연결되며 게이트를 통해 반전된 다운 신호를 입력받는 제5 트랜지스터(MN3)와, 드레인이 노드(N2)와 연결되고 게이트를 통해 턴온 상태를 유지하기 위한 바이어스 전압(Vbiasn)을 입력받으며 그 소오스가 접지되어 전류원 역할을 하는 제6 트랜지스터(MN1)를 구비하여 구성된다.

한편, 더미입력부(220)는 충전부(211)의 입력신호의 스위칭에 반대되는 스위칭을 위한 더미충전부(221)와, 방전부(212)의 입력신호의 스위칭에 반대되는 스위칭을 위한 더미방전부(222)로 구성된다.

이에 따라 더미충전부(221)은 드레인을 통해 동작전원(VDD)을 공급받고 소스가 노드(N3)에 연결되며 게이트에 턴온 상태를 유지하기 위한 바이어스(bias) 전압(Vbiasp)을 공급받아 전류원 역할을 하는 제7 트랜지스터(MP4)와, 드레인이 노드(N3)와 연결되고 소스가 노드(N7)에 연결되며 게이트를 통해 업(up)신호를 입력받는 제8 트랜지스터(MP5)와, 드레인이 노드(N6)와 연결되고 소스가 노드(N8)에 연결되며 게이트를 통해 반전된 업(up)신호를 입력받는 제9 트랜지스터(MP6)를 구비한다.

또한 더미방전부(222)는 드레인이 노드(N7)와 연결되고 소스가 노드(N4)에 연결되며 게이트를 통해 반전된 다운 신호를 입력받는 제10 트랜지스터(MN5)와, 드레인이 노드(N8)와 연결되고 소스가 노드(N4)와 연결되며 게이트를 통해 다운 신호를 입력받는 제11 트랜지스터(MN6)와, 드레인이 노드(N4)와 연결되고 게이트를 통해 턴온 상태를 유지하기 위한 바이어스 전압(Vbiasn)을 입력받으며 그 소오스가 접지되어 전류원 역할을 하는 제12 트랜지스터(MN4)를 구비하여 구성된다.

여기서 커패시터(C1과 C2)는 입력부(210)과 더미입력부(220)의 기생커패시턴스를 대칭적으로 구성하기 위한 소자이다.

그리고 입력부(210)의 노드(N5)와 노드(N6), 더미입력부(220)의 노드(N7)와 노드(N8)의 전압을 같은 전압으로 유지시켜 주어 차지 쉐어링을 방지하기 위하여 구비되는 연산증폭기(10)는 입력부(210)의 노드(N5) 및 더미입력부(210)의노드(N7)에 입력단(+)과 연결되고, 입력부(210)의 노드(N6) 및 더미입력부(220)의 노드(N8)에 입력단(-)과 연결되고 출력단과 부(-)궤환 되어 구성된다. 여기서 커패시터(C3)은 연산증폭기(10)의 발진을 방지하기 위한 위상 보상 커패시터 역할을 한다.

이하, 도4를 참조하여 본 발명의 따른 차지 펌프의 동작을 살펴본다. 먼저 더미입력부(220)에 새로이 추가한 커패시터(C1과 C2)에 대해서 설명한다.

본 발명의 차지 펌핑을 담당하는 부분은 입력부(210)이고, 더미입력부(220)은 동작의 안정을 위해 입력부(210)과 대칭적으로 추가한 부분이다. 더미입력부(220)을 구성하고 있는 트랜지스터중 제8,9,10,11(MP5, MP6, MN5, MP6)는 입력부(220)와 대칭되는 트랜지스터와 같은 크기로 구성하고, 전류원으로 사용되는 제7 트랜지스터(MP4)와 제12 트랜지스터(MN4)는 입력부의 제1 트랜지스터(MP1)와 제6 트랜지스터(MN1)에 비해 전류가 적게 흐르도록 크기를 조절한다.

이는 차징 또는 디스차징을 담당하는 입력부(210)과는 달리 대칭적 구조를 위해 사용된 더미입력부에 의한 출력단의 차징 또는 디스차징의 오동작을 방지하기 위한 것이다. 그러므로 전류원으로 사용되는 제7 트랜지스터(MP4)와 제12 트랜지스터(MN4)에 의해서 생기는 기생 커패시턴스는 입력부(210)의 전류원으로 사용되는 제1 트랜지스터(MP1)와 제6 트랜지스터(MN1)에 비해 적은 값으로 형성된다. 이를 보상하기 위한 것이 커패시터 C1과 C2이다.

즉, 커패시터(C1과 C2)는 입력부(210)과 더미입력부의 노드(N1과 N3, N2와N4))에서 바라본 기생 커패시터의 크기를 같도록 맞추기 위한 보상 커패시터이다.

이때, 제7 트랜지스터(MP4)와 제12 트랜지스터(MN4)의 크기를 구성할 때, 전류만 줄이고 채널(Channel)의 면적(트랜지스터의 Width와 length)을 제1 트랜지스터(MP1)와 제6 트랜지스터(MN1) 같게 구성할 수 있는 경우에는 커패시터(C1과 C2)는 구성하지 않아도 무방하다. 예를 들어 제1 트랜지스터(MP1)의 채널(Channel)의 면적(W/L)을 10/1로 구성하고, 제7 트랜지스터(MP4)의 채널(Channel)의 면적(W/L)을 5/2로 구성하면 전류의 양은 적고, 각 트랜지스터가 가지는 커패시터는 값은 같은 값을 가진다.

이하 도4를 참조하여 동작을 자세히 설명한다.

상술한 바와 같인 차지 펌프의 차칭 또는 디스차칭은 입력부(210)에 의해서 동작하고, 더미입력부(220)은 입력신호의 변환때 발생하는 글리치에 대해서 위상이 반대인 신호를 발생하여 글리치를 제거하려고 추가한 입력부이다.

먼저, 충전동작시를 살펴보면, 충전부(211)를 구성하는 제2 트랜지스터(MP2)의 게이트에 반전된 업신호(/up)가 입력되면 제2 트랜지스터(MP2)가 턴온되고, 전류원으로 동작하는 제1 트랜지스터(MP1)는 턴온되어 있으므로 차지가 노드(N1과 N5)를 통하여 출력단으로 충전하게 된다.

이 충전동작시에, 트랜지스터의 구조로 인하여 생기는 노드(N1)의 기생 커피시터로 인하여 차지쉐어링에 의한 글리치가 종래 기술과 마찬가지로 발생하나, 노드(N5)는 새로이 추가된 더미충전부(221)의 노드(N7)에 연결되어 있고, 제8 트랜지스터(MP5)의 게이트에 제2 트랜지스터(MP2)의 게이터와 상반된 입력신호가 입력되고 이로 인하여 위상인 반대인 글리치가 발생하여 서로 상쇄하게 된다. 결국 출력단(Vout)에서는 글리치가 발생되지 않아 지터의 문제가 해결된다.

또한 입력신호(반전된 업신호(/up))의 빠른 변환으로 생기는 킥백현상 또는 피드스루 현상도 제2 트랜지스터(MP2)와 제8 트랜지스터(MP5)의 게이트에 상반된 입력신호의 변환으로 인하여 노드(N5)에서 발생하는 킥백현상 또는 피드스루 현상과 상반된 킥백현상 또는 피드스루 현상이 노드(N7)에서 발생하여 출력단(Vout)에서 킥백현상 또는 피드스루 현상으로 인한 문제점은 발생하지 않는다. 여기서 노드(N1과 N3)에 같은 크기의 기생 커패시터를 형성하기 위하여 커패시터(C1)을 적절히 추가하는 것은 상술한 바와 같다.

이어서, 방전시의 동작을 살펴보면, 방전부(212)의 제4 트랜지스터(MN2)의 게이트에 다운신호(down)가 입력되면 제4 트랜지스터(MN2)가 턴온되고, 전류원으로 동작하는 제6 트랜지스터(MN1)는 턴온되어 있으므로 차지가 출력단에서 노드(N5 와 N2)를 통하여 접지전원으로 방전하게 된다.

이 때에도 다운(down)신호의 변환으로 노드(N2)에서 생성되는 기생 커패시터로 인하여 글리치가 발생하나, 노드(N5)는 새로인 추가된 더미방전부(222)의 노드(N7)에 연결되어 있고, 제10 트랜지스터(MN5)의 게이트에 제4 트랜지스터(MN2)의 게이트와 상반된 입력신호가 입력되고 이로 인하여 위상인 반대인 글리치가 발생하여, 서로 상쇄하게 된다. 결국 출력단(Vout)에서는 글리치가 발생되지 않아 지터의 문제가 해결된다.

또한, 여기서도 입력신호(반전된 다운신호(down))의 빠른 변환으로 생기는 킥백현상 또는 피드스루 현상은 제4 트랜지스터(MN2)와 제10 트랜지스터(MN5)의 게이트에 상반된 입력신호의 변환으로 인하여 노드(N5)에서 발생하는 킥백현상 또는 피드스루 현상과 상반된 킥백현상 또는 피드스루 현상이 노드(N7)에서 발생하여 출력단(Vout)에서 킥백현상 또는 피드스루 현상으로 인한 문제점은 발생하지 않는다. 여기서도 노드(N2과 N4)에 같은 크기의 기생 커패시터를 형성하기 위하여 커패시터(C2)을 적절히 추가하는 것은 상술한 바와 같다.

앞에서 설명한 바를 간단히 종합하면, 종래기술에서 기생커패시터로 인하여 생기는 차지쉐어링을 해결하기 위하여 연산증폭기를 추가하여 각각 노드(N5)와 노드(N6) 및 노드(N7)와 노드(N8)의 전압을 같게 유지시켜 주었으나, 노드(N1)과 노드(N5) 또는 노드(N2)과 노드(N5)의 전압은 같지 않아서 차지 쉐어링은 완전히 해결할 수 없었다.

그러나 본 발명의 일실시예에 따르면 기생커패시터가 같은 더미입력부(220)을 추가하여 종래의 입력신호와 반대되는 신호를 입력받아서 입력신호의 변환시에 발생하는 차지쉐어링을 해결하고 종래의 기술에서는 또한 문제가 되는 킥백현상 또는 피드스루 현상을 해결한다.

도5는 본 발명의 또 다른 실시예에 따른 차지 펌프에 관한 도면이다.

도5를 참조하여 설명하면, 도4의 제1 실시예에 따른 차지 펌프 회로에서 모든 입력부를 트랜스미션(Transmission) 게이트(Gate)로 추가한 것이다. 이렇게 함으로서 기생 커패시턴스가 완전히 대칭으로 생겨 각 입력신호의 변환시 각 노드 별로 킥백현상 또는 피드스루현상과 차지 쉐어링을 더욱 완전하게 해결할 수 있다.

도6a는 종래의 기술에 의한 차지펌프회로의 입력전압과 출력전압의 시뮬레이션(simulation) 파형도이고, 도6b는 본 발명에 의한 차지펌프회로의 입력전압과 출력전압의 시뮬레이션 파형도이다.

도6a 내지 도6b를 참조하여 설명하면, 각각 업신호(up)와 다운신호(down)의 변환시에 출력 전압의 변화가 본발명의 회로에서 더욱 안정적인 것을 확인 할 수 있다..

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

예를 들면 본 발명에서는 전류원으로 트랜지스터 하나로 구현하였지만 전류원으로 캐스코드 형태의 전류원을 사용하거나 기타 다른 전류원을 사용하여도 가능할 것이다.

본 발명의 차지 펌프는 입력신호의 변화에도 출력단에서 킥백현상 또는 피드스루 현상을 감소시키고 이로 인하여 출력단에 연결된 루프필터단의 전압 변화에 영향을 주는 지터성분을 감소시킨다. 또한 종래의 연산증폭기만으로 완전히 해결할 수 없었던 차지 쉐어링을 보다 완전하게 해결할 수 있다.

또한 본 발명에 의하여 반도체 장치의 입력부을 구성하면 빠른 스위칭에 의한 입력신호에도 킥백현상 및 피드스루를 감소하는 입력부를 가지는 반도체 장치를 구성할 수 있다.

Claims

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전압전원, 접지전원, 출력단을 구비한 차지펌프 회로에 있어서,

제1 정전류원과, 상기 제1 정전류원에 흐르는 전류를 이용하여 상기 출력단을 충전시키기 위해 제1 입력신호에 대응하여 스위칭되는 제1 스위칭 수단을 구비하는 충전부;

제2 정전류원과, 상기 제2 정전류원에 흐르는 전류를 이용하여 상기 출력단을 방전시키기 위해 제2 입력신호에 대응하여 스위칭되는 제2 스위칭 수단을 구비하는 방전부;

제1 더미전류원과, 상기 제1 더미전류원에 흐르는 전류를 이용하여 상기 출력단을 충전시키기 위해 상기 제1 입력신호의 반전신호에 대응하여 스위칭되는 제3 스위칭 수단을 구비하는 더미충전부; 및

제2 더미전류원과, 상기 제2 더미전류원에 흐르는 전류를 이용하여 상기 출력단을 방전시키기 위해 상기 제2 입력신호의 반전신호에 대응하여 스위칭되는 제4 스위칭 수단을 구비하는 더미 방전부

를 구비하는 차지 펌프 회로.
제 4 항에 있어서,

상기 출력단에 연결되어 상기 출력단의 전압 변동률을 감소시키는 버퍼부를 더 포함하는 것을 특징으로 하는 차지 펌프 회로
제 4 항에 있어서,

상기 제1 입력신호는 상기 충전부와 상기 더비충전부에 실질적으로 동시에 입력되고, 상기 제2 입력신호는 상기 방전부와 상기 더미 방전부에 실질적으로 동시에 입력되는 것을 특징으로 하는 차지 펌프 회로.
제 4 항에 있어서,

상기 충전부는

제1 기준전압이 대응하는 상기 일정양의 전류량을 흐르게 하는 상기 제1 전류원;

상기 제1 입력신호를 입력받아 상기 제1 전류원과 상기 출력단을 스위칭하는 상기 제1 스위칭 수단;

반전된 상기 제1 입력신호를 입력받아 상기 출력단과는 반대 전위를 가지는 부출력단과 상기 제1 전류원을 스위칭하는 제5 스위칭 수단을 구비하는 것을 특징으로 하는 차지 펌프 회로.
제 7 항에 있어서,

상기 방전부는

제2 기준전압에 대응하는 일정양의 전류량을 흐르게 하는 상기 제2 전류원;

상기 제2 입력신호를 입력받아 상기 제1 전류원과 상기 출력단을 스위칭하는 상기 제2 스위칭 수단;

반전된 상기 제2 입력신호를 입력받아 상기 출력단과는 반대 전위를 가지는 부출력단과 상기 제1 전류원을 스위칭하는 제6 스위칭 수단을 구비하는 것을 특징으로 하는 차지 펌프 회로.
제 8 항에 있어서

상기 출력단에 연결되어 상기 출력단의 전압 변동률을 감소시키는 버퍼부를 더 포함하는 것을 특징으로 하는 차지 펌프 회로
제 9 항에 있어서,

상기 버퍼부는 정(+)입력부가 상기 출력단과 연결되고, 부(-)궤환 증폭하며 부(-)입력부가 상기 부출력단에 연결되는 연산증폭기로 구성되는 것을 특징으로 하는 차지 펌프 회로.
제 10 항에 있어서,

상기 더미충전부는

상기 제1 기준전압에 대응하여 일정한 전류를 흐르게 하는 상기 제1 더미전류원;

상기 제1 입력신호의 반전신호를 입력받아 상기 더미전류원과 상기 출력단을 스위칭하는 상기 제3 스위칭 수단; 및

상기 부출력단과 상기 제1 더미전류원을 스위칭하는 제7 스위칭 수단을 구비하는 것을 특징으로 하는 차지 펌프 회로.
제 11 항에 있어서,

상기 더미충전부는

상기 전원전압을 일측 노드로 하고, 상기 제1 더미전류원과 상기 제3 스위칭 수단의 사이 노드를 타측 노드로 하는 보상 커패시터를 더 구비하는 것을 특징으로 하는 차지 펌프 회로.
제 12 항에 있어서,

상기 보상 커패시터는 상기 충전부가 가지는 기생 커패시턴스에서 상기 더미충전부가 가지는 기생커패시턴스의 차이 만큼의 크기를 가지는 것을 특징으로 하는 차지 펌프 회로.
제 11 항에 있어서,

상기 더미방전부는

상기 제2 기준전압이 대응하는 전류량을 흐르게 하는 상기 제2 더미전류원;

상기 제2 입력신호의 반전신호를 입력받아 상기 제2 더미전류원과 상기 출력단을 스위칭하는 상기 제4 스위칭 수단;

상기 제2 입력신호를 입력받아 상기 부출력단과 상기 제2 더미전류원을 스위칭하는 제8 스위칭 수단을 구비하는 것을 특징으로 하는 차지 펌프 회로.
제 14 항에 있어서,

상기 더미방전부는

상기 접지전압을 일측 노드로 하고, 상기 제2 더미전류원과 상기 제4 스위칭 수단 사이 노드를 타측 노드로 하는 보상 커패시터를 더 구비하는 것을 특징으로 하는 차지 펌프 회로.
제 15 항에 있어서,

상기 보상 커패시터는 상기 방전부가 가지는 기생 커패시턴스에서 상기 더미방전부가 가지는 기생커패시턴스의 차이 만큼의 크기를 가지는 것을 특징으로 하는 차지 펌프 회로.
제 14 항에 있어서,

상기 제1 더미전류원은 상기 제1 전류원보다 실질적으로 적은 전류를 흐르게 하는 것을 특징으로 하는 차지 펌프 회로.
제 17 항에 있어서,

상기 제2 더미전류원은 상기 제2 전류원보다 실질적으로 적은 전류를 흐르게 하는 것을 특징으로 하는 차지 펌프 회로.
제 14 항에 있어서,

상기 제1 전류원 및 상기 제1 더미전류원은 게이트에 일정레벨의 상기 기준전압을 인가받는 트랜지스터로 구성되는 것을 특징으로 하는 차지 펌프 회로.
제 19 항에 있어서,

상기 제2 전류원 및 상기 제2 더미전류원은 게이트에 일정레벨의 상기 기준전압을 인가받는 트랜지스터로 구성되는 것을 특징으로 하는 차지 펌프 회로.
제 14 항에 있어서,

상기 제1,2,5,6 스위칭 수단은 트랜지스터로 구성되는 것을 특징으로 하는 차지 펌프 회로.
제 14 항에 있어서,

상기 제3,4,7,8 스위칭 수단은 트랜지스터로 구성되는 것을 특징으로 하는 차지 펌프 회로.
제 11 항에 있어서,

상기 제1,2,5,6 스위칭 수단은 트랜스미션 게이트로 구현 하는 것을 특징으로 하는 차지 펌프 회로.
제 14 항에 있어서,

상기 제3,4,7,8 스위칭 수단은 트랜스미션 게이트로 구현 하는 것을 특징으로 하는 차지 펌프 회로.