KR20020011342A - 지연 회로, 전압 제어 지연 회로, 전압 제어 발진회로, 지연 조정 회로, ｄｌｌ 회로 및 ｐｌｌ 회로 - Google Patents

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Abstract

회로 구성을 간략화할 수 있고, 전원 노이즈의 영향을 저감할 수 있고, 지터의 저감을 실현할 수 있는 인버터형의 지연 회로, 전압 제어 발진 회로, 전압 제어 지연 회로를 실현한다.
바이어스 전압 또는 제어 전압에 따라 구동 전류가 제어되고, 상기 구동 전류에 의해 지연 시간을 결정할 수 있는 지연단을 복수단 접속하고, 전원 전압의 변동을 소정의 비율로 상기 바이어스 전압 또는 제어 전압에 가산하고, 가산 결과를 상기 각 지연단에 공급함으로써, 각 지연단의 지연 시간의 전원 전압 의존성을 억제하고, 또 상이한 전원 전압 의존성, 예를 들면, 지연 시간이 서로 상반되는 전원 전압 의존성을 가지는 복수의 지연단을 소정의 비율로 접속하고, 지연 회로 전체의 지연 시간의 전원 전압 의존성을 억제할 수 있는 지연 회로, 전압 제어 지연 회로 및 전압 제어 발진 회로를 실현한다.

Description

지연 회로, 전압 제어 지연 회로, 전압 제어 발진 회로, 지연 조정 회로, ＤＬＬ 회로 및 ＰＬＬ 회로 {DELAY CIRCUIT, VOLTAGE CONTROLLED DELAY CIRCUIT, VOLTAGE CONTROLLED OSCILATING CIRCUIT, DELAY ADJUSTMENT CIRCUIT, DLL CIRCUIT AND PLL CIRCUIT}
본 발명은, 지연 회로, 예를 들면, 전원 전압의 노이즈에 영향받지 않고, 안정된 지연 시간을 가지는 지연 회로, 또는 제어 전압에 따라 지연 시간을 제어 가능한 전압 제어 지연 회로, 또한 제어 전압에 따라 발진 주파수를 제어 가능한 전압 제어 발진 회로, 및 지연 회로를 사용한 지연 조정 회로, DLL(Delay Locked Loop )회로 및 PLL(Phase Locked Loop )회로에 관한 것이다.
전원 전압이 변동되는 등, 전원 노이즈가 존재하는 경우에, 지연 회로 또는 전압 제어 지연 회로의 지연 시간이 변동된다. 또, 복수의 지연 회로를 링형으로 접속하여 구성된 발진 회로에서, 제어 전압에 따라 각 지연 회로의 지연 시간을 제어함으로써, 전압 제어 발진 회로(VCO)를 구성할 수가 있다. 전원 노이즈가 발생하는 경우, 지연 회로의 지연 시간이 변화되기 때문에, VCO의 발진 주파수도 따라서 변화된다.
위상 비교 회로, 루프 필터 및 VCO 등에 의하여 구성된 PLL 회로에서, VCO의 발진 주파수의 변동은, 피드백 제어에 의해 저감시킬 수 있다. 즉, 전원 노이즈에 의해 VCO의 발진 주파수가 변화되었을 때, 발진 신호의 위상이나 주파수의 어긋남을 위상 비교 회로에 의해 검출하여, 위상 어긋남의 검출 결과에 따라서, 제어 신호를 생성하고, VCO의 발진 주파수를 보정함으로써, 전원 노이즈의 영향에 의해 생긴 발진 신호의 위상, 주파수 어긋남을 어느 정도 보정할 수가 있고, 전원 노이즈에 의한 지터의 발생을 억제할 수 있다.
퍼스널 컴퓨터(PC)의 영상 신호의 표시나 텔레비전 모니터의 OSD (0n Screen Display)문자의 표시는, 수평 동기 신호 Hsync를 레퍼런스 클록으로서 PLL 회로에 의해 증배(增倍)한 도트 클록 신호를 발생하고, 이 도트 클록 신호에 의해 그래픽 데이터나 문자 데이터의 표시를 한다. PLL 회로의 지터가 그다지 작지 않으면 , 화면상의 플리커나 웨이브로서 시각(視覺)으로 나타나 버린다. 예를 들면, 수평 방향으로 24도트/문자×32문자= 768도트만 표시하고, 유효 수평 기간이 70%, 허용되는 지터량이 ±1/8도트라고 하면, 수평 동기 신호의 주기의 약 ±1/(768÷ 0.7 ×8)= ±1/8777의 지터량으로 억제할 필요가 있다. 수평 동기 신호의 주파수 fH= 15.734 kHz 시의 지터량의 목표는 ±7.2 ns 이며, 수평 동기 신호의 주파수 fH= 47.250 kHz 시의 지터량의 목표는 ±2.4 ns 이다. 또, 수평 동기 신호의 주파수 fH= 106.250 kHz 시의 지터량의 목표는 ±1.1 ns로 된다.
상술한 지터량의 목표치는 용이하게 만족되는 것같이 생각되지만, 그러나, 고 증배의 PLL 회로의 경우, PLL 회로의 레퍼런스 클록의 주기를 Tref, 주파수를 fref라고 하면, Tref보다 대단히 짧은 주기에서 발생하는 디지털 노이즈의 영향은, 평균치의 부분은 PLL 회로의 피드백 루프로 보정이 걸리므로, 나머지의 평균치로부터의 편차 부분이 지터량에 영향을 미치게 된다.
Tref가 길어지는 데 따라서 편차 부분은 가산되어 가기 때문에, 지터량을 Tj라고 하면(Tj∝ √Tref= 1/√fref)의 관계가 성립함으로써 추정된다.
도 45에 지터량의 목표치와 PLL의 실력의 관계를 나타낸다. 나타낸 바와 같이, 수평 동기 신호의 주파수 fH= 15.734 kHz에서 목표치를 클리어하더라도, fH= 47.250 kHz나 fH= 106.250 kHz의 때에는 목표치를 클리어할 수 없다는 것이 발생한다.
즉, fref= 100 kHz 시의 지터량은, fref= 20 MHz 시의 지터량의 14배가 되는 것으로 추정되고, 실제의 지터량도 이에 따라, 보다 큰 것으로 되어 있고, 증배수가 수천∼1만배로 대단히 고 증배인 PLL 회로의 설계는, 대단히 어려운 것으로 되어 있다.
PC의 영상 신호에서는, 많은 비디오 신호 규격이 있고, 수평 동기 신호에 관해서는 31.436 kHz∼106.250 kHz의 주파수대에 대응하지 않으면 안된다.
또, 텔레비전 모니터에 관해서도, 디지털 방송의 보급에 따라, 여러가지 규격이 존재하게 되어 왔고, 수평 동기 신호에 관해서는 12.587 kHz∼47.250 kHz의 주파수대에 대응하지 않으면 안된다.
이러한 다용도로 사용되는 PLL 회로는, 수평 동기 신호의 주파수 fH에 맞춰 필터 등의 특성을 변경해야 하지만, 그것을 외부 부착 부품의 변경으로 하는 것은 할 수 없기 때문에, 일부의 부품을 제외하고 PLL 회로를 반도체 집적 회로중에 내장하여, 프로그램으로 변경이 가능하게 되도록 설계한 쪽이 좋다.
반도체 집적 회로중에 내장하기 위해서는, 다른 디지털 회로에서의 노이즈를받더라도 지터가 잘 발생하지 않는 PLL 회로가 필요하다.
PLL 회로의 설계는, 피드백 루프의 특성 방정식을 이해함으로써 행해져 왔으므로, PLL이나 DLL의 저 지터화 기술은, 고속의 인입과 저 지터를 양립하기 위한 기술(필터 특성 가변 등)이 중심으로 진행되어 왔다.
저 지터를 실현하기 위해서는, 특성 방정식에서, PLL 회로의 게인을 작게 한 쪽이 좋다고 생각되고 있지만, PLL 회로의 게인을 작게 한 경우에는, 인입 속도가 느리게 된다고 하는 문제와 프로세스 불균일에 약해진다고 하는 문제가 있어, 여러가지 회로적인 연구가 행해져 왔다.
예를 들면, VCO의 초기 제어 전압을 디지털/아날로그 변환기(DAC)에 공급하고, 인입이 종료했을 때의 챠지 펌프의 출력 전압을 기억시켜 둔다. 대충의 제어는 VCO 회로의 지연단의 단수나 전류원 트랜지스터의 전류 공급 능력을 디지털적으로 변경하여 행하고, 정밀한 제어를 아날로그 제어 전압으로 행한다. 여기에서, 비(非) 록 상태에서는 디지털 PLL로서 동작시키고, 록 상태에서는 PLL로서 동작시킨다. 챠지 펌프의 출력 전류를 가변으로 하여 두고, 록 상태에서는 챠지 펌프의 출력 전류를 작게 하는 등의 연구가 실시되고 있다.
특허 문헌인 일본국 특개평9(1997)-214340「PLL 회로」, 특개평9-172370「PLL 회로」,특개평7(1995)-106959「위상 동기 회로」, 특개평10(1998)-242851 「PLL 회로」등에는, 전술한 바와 같이 개선된 PLL 회로를 개시했다.
그러나, 피드백 루프의 특성 방정식에는, 전원 전압 의존성을 가지고 있지 않았기 때문에, PLL 회로의 설계자에게 있어서는, 전원 전압 의존성이 작은 회로를설계하는 것은 일반적인 문제가 아니었다. 이것 때문에, 상기의 대책은, PC의 영상 신호의 표시나 텔레비전 모니터의 OSD 문자의 표시에 사용되는 고 증배 저 지터의 PLL에서 문제가 되는 록 상태에서의 전원 노이즈 기인의 지터를 고려한 것이 아니었다.
록 상태에서의 전원 노이즈 기인의 지터를 고려한 종래의 기술로서는, 특허 문헌 특개평8(1996)-288801「저 지터 광(廣) 주파수 역전압 제어 발진기」가 있다. 이 중에는, 「전압 제어 발진기에 의해 생성된 출력 주파수는 제어 전압 VC의 선형 함수이며, 한편 그것은, 공급 전압의 역 평방근 함수에 의하면 전원 전압 Vdd와 같이 변동한다. ···고(高) PSRR:Vdd의 10%의 변동에 대하여, 전압 제어 발진기에 의해 생성된 주파수의 거의 3%의 변동이 대응한다」, 또「주파수와 공급 전압사이의 역의 관계: 이 조건은 루프의 안정화에 유용하다」라고 보고되어 있고, 피드백 루프 전체에서의 균형을 생각하고 있고, 디지털 노이즈와 같은 빠른 현상을 고려한 것에서는 없었다.
근래, ATM (Asynchronous Transfer Mode) 통신 분야 등에 있어, 시스템 클록의 고주파수화나 PLL이나 DLL의 칩 내장화에 대응하기 위해, 차동형(差動型)의 지연 회로를 사용한 전압 제어형 발진기에 의한 PLL이나, 차동형의 지연 회로를 사용한 전압 제어형 지연 회로(VCD 회로)에 의한 DLL이 개발되어 있다.
차동형 회로는 CMRR (동상(同相) 신호 제거비)가 양호하고, 또 능숙히 설계하면 PSRR(파워 서플라이 제거비)도 잘 되어 칩 내장화에서 문제가 되는 디지털 노이즈에도 강하다. 이와 같이, 차동형 회로의 설계자에게 있어서는, 전원 전압 의존성이 작은 회로를 설계하는 것은, 일반적인 문제이다.
그런데, 차동형 회로는 입출력 신호가 풀스윙하지 않아도 되므로, 고속이고 동작할 수 있지만, 풀스윙하지 않는 것에 의해 출력 진폭이 일정하지 않고, 지연 시간이 변동되기 쉽다고 하는 결점이 있었다. 이것을 해결하기 위해, VCO 회로나 VCD 회로의 출력 진폭을 일정하게 하는 클램프 회로나 피드백 회로를 설치하는 것이 행해지고, 저 지터의 PLL이나 DLL이 개발되어 있다. 또, 전류 라인측에 접속한 전류원 트랜지스터를 소스 폴로워의 트랜지스터로 치환함으로써 전원 변동의 영향이 차동 트랜지스터에 전달되기 어렵게 하는 동시에, 소스 폴로워의 게이트 입력전압에 의해 발진 주파수를 제어하는 방식도 고려되고 있다.
차동형의 회로에 관해서는, Masayuki MIZUNO, et al., “Low-Power and High-Speed LSI Technologies. A 0.18- ㎛ CMOS Hot-Standby PLL Using a Noise-Immune Adaptive-Gain VCO", IEICE Trans. Electron (Inst Electron Inf. Commun. Eng.) VOL. E80-C, NO.12; PAGE, 1560-1571; 1997년 ;이나 특허 문헌의 특개평9-214299「전압 제어 발진기」나, 그 관련 문헌인 Takehiko Nakaoet a1., “Single-Chip 4-Channel 155 Mb/s CMOS LSI Chip for ATM SONET/SDE Framing and Clock/Data Recovery", Dig. Tech. Pap. IEEE Int. Solid State Circuits COnf. V OL.40; PAGE.160-161,448; 1997년 등에 자세히 설명되어 있다.
그런데, 상술한 차동형의 PLL 회로 및 DLL 회로에서는, D, /D 양쪽의 트랜지스터가 동작한다. 이것 때문에, 소비 전류와 레이아웃 면적이 비(非)차동형 회로에 비해 약 2배가 된다. 입출력 신호가 풀스윙하지 않아도 되므로 스피드는 빠르게 된다. 예를 들면 약 절반의 진폭만 스윙하면 된다고 한다면 스피드는 약 2배가 된다. 그러나, 클램프 회로를 부가하거나 피드백 회로를 부가하여야 하므로, 소비 전류는 더욱 증가하고, 스피드는 기대한 만큼 빠르게는 안된다고 하는 불이익이 있다. 또, 출력 신호를 꺼낼 때에는 풀스윙하지 않고 있는 신호를 풀스윙하는 신호로 변환하지 않으면 안되기 때문에 듀티가 비정상적으로 되기 쉬워, 차동형 회로는 종방향으로 접속한 트랜지스터의 단수가 많기 때문에, 반도체 집적 회로의 저전원 전압화에 서는, 동작 마진을 확보하기 위한 연구가 필요하다. 이것 때문에, 이와 같이 차동형 PLL 회로 및 DLL 회로에 관해서는, 기술적인 과제가 많다.
본 발명은, 이러한 사정을 감안하여 이루어진 것으로,그 목적은, 인버터형 지연 소자에 공급되는 구동 전류를 제어하고, 또는 상이한 전원 전압 의존성을 가지는 지연 소자를 사용함 으로써 회로 구성을 간략화할 수 있고, 전원 노이즈의 영향을 저감할 수 있고, 지터의 저감을 실현할 수 있는 인버터형의 지연 회로, 전압 제어 발진 회로, 전압 제어 지연 회로, 지연 조정 회로, DLL 회로 및 PLL 회로를 제공함에 있다.
상기 목적을 달성하기 위해, 본 발명의 지연 회로는, 바이어스 전압에 따라 구동 전류가 제어되고, 상기 구동 전류에 의해 지연 시간을 결정할 수 있는 지연단(遲延段)을 가지는 지연 회로로서, 전원 전압의 변동을 소정의 비율로 상기 바이어스 전압에 가산하고, 가산 결과를 상기 지연단에 공급하는 가산 수단을 가진다.
또, 본 발명에서는, 바람직하게는, 상기 가산 수단은, 상기 전원 전압의 변동량에 포함되어 있는 교류 성분을 상기 바이어스 전압에 가산하는 교류 가산 수단을 포함한다.
또, 본 발명에서는, 바람직하게는, 상기 가산 수단은, 상기 전원 전압의 변동량에 포함되어 있는 직류 성분을 상기 바이어스 전압에 가산하는 직류 가산 수단을 포함한다.
또, 본 발명에서는, 바람직하게는, 상기 지연단은, MOS형 인버터와,
상기 인버터와 상기 전원 전압의 공급선과의 사이에 접속되고, 게이트에 제1 바이어스 전압이 인가되는 제1 전류원 트랜지스터와, 상기 인버터와 기준 전압의 공급선과의 사이에 접속되고, 게이트에 제2 바이어스 전압이 인가되는 제2 전류원 트랜지스터를 가진다.
또, 본 발명에서는, 바람직하게는, 상기 가산 수단은, 상기 전원 전압의 변동량에 포함되어 있는 교류 성분을 상기 제1 바이어스 전압에 가산하는 제1 교류 가산 수단과, 상기 전원 전압의 변동량에 포함되어 있는 교류 성분을 상기 제2 바이어스 전압에 가산하는 제2 교류 가산 수단을 포함한다.
또, 본 발명에서는, 바람직하게는, 상기 가산 수단은, 상기 전원 전압의 변동량에 포함되어 있는 직류 성분을 상기 제1 바이어스 전압에 가산하는 제1 직류 가산 수단과, 상기 전원 전압의 변동량에 포함되어 있는 직류 성분을 상기 제2 바이어스 전압에 가산하는 제2 직류 가산 수단을 포함한다.
또, 본 발명에서는, 바람직하게는, 상기 지연단은, MOS형 인버터와, 한쪽의 단자가 상기 전원 전압의 공급선에 접속되고, 게이트에 제1 바이어스 전압이 인가되는 복수의 제1 전류원 트랜지스터와, 한쪽 단자가 기준 전압의 공급선에 접속되고, 게이트에 제2 바이어스 전압이 인가되는 복수의 제2 전류원 트랜지스터와, 상기 제1 전류원 트랜지스터와 상기 인버터와의 사이에 접속되고, 상기 복수의 제1 전류원 트랜지스터의 출력 전류의 어느 것인가를 선택하여 상기 인버터에 공급하는 제1 스위칭회로와, 상기 제2 전류원 트랜지스터와 상기 인버터와의 사이에 접속되고, 상기 복수의 제2 전류원 트랜지스터의 출력 전류의 어느 것인가를 선택하여 상기 인버터에 공급하는 제2 스위칭회로를 가진다.
또, 본 발명에서는, 바람직하게는, 상기 지연단은, MOS형 인버터와, 한쪽 단자가 상기 인버터의 출력 단자에 접속되고, 게이트에 상기 바이어스 전압이 인가되는 스위칭 트랜지스터와, 한쪽 전극이 상기 스위칭 트랜지스터의 다른 쪽의 단자에 접속되고, 다른 쪽의 전극이 기준 전압의 공급선에 접속되어 있는 커패시터를 가진다.
또, 본 발명에서는, 바람직하게는, 상기 가산 수단은, 상기 전원 전압의 공급선과 상기 바이어스 전압의 공급선과의 사이에 접속되고, 상기 전원 전압의 변동의 교류 성분을 상기 바이어스 전압에 커플링하는 커패시터를 가진다.
또, 본 발명의 지연 회로는, 공급되는 구동 전류에 의해 지연 시간을 결정할 수 있는 지연단을 가지는 지연 회로로서, 상기 지연단은, MOS형 인버터와, 제1 바이어스 전압에 따라, 상기 인버터에 제1 구동 전류를 공급하는 제1 전류원 회로와, 제2 바이어스 전압에 따라, 상기 제1 구동 전류와 상이한 전원 전압 의존성을 가지는 제2 구동 전류를 상기 인버터에 공급하는 제2 전류원 회로를 가진다.
또, 본 발명에서는, 바람직하게는, 상기 전원 전압의 변동을 제1 비율로 상기 제1 바이어스 전압에 가산하고, 가산 결과를 상기 제1 전류원 회로에 공급하는 제1 가산 수단과, 상기 전원 전압의 변동을 제2 비율로 상기 제2 바이어스 전압에 가산하고, 가산 결과를 상기 제2 전류원 회로에 공급하는 제2 가산 수단을 가진다.
또, 본 발명의 지연 회로는, 상이한 전원 전압 의존성을 가지는 복수의 지연단으로 이루어지는 지연 회로로서, 제1 전원 전압 의존성을 가지는 제1 지연단과, 상기 제1 전원 전압 의존성과 상반되는 제2 전원 전압 의존성을 가지는 제2 지연단을 가지고, 상기 제1 지연단과 제2 지연단의 단수는 소정의 비율로 결정된다.
또, 본 발명에서는, 바람직하게는, 상기 지연 회로의 지터가 원하는 목표치 이하의 지연 시간의 사이에, 상기 제1 지연단과 제2 지연단의 비율이 결정된다.
또한, 본 발명에서는, 바람직하게는, 상기 제1와 제2 지연단 이외에, 지연 시간의 전원 전압 의존성이 억제된 제3 지연단이 설치되어 있다.
또, 본 발명의 지연 조정 회로는, 입력 신호에 소정의 지연 시간을 부여한 지연 신호를 출력하는 지연 조정 회로로서, 바이어스 전압을 생성하는 바이어스 회로와, 상기 바이어스 전압에 따라 제어된 복수의 상이한 지연 시간으로 상기 입력 신호를 지연시키고, 복수의 지연 신호를 출력하는 지연 회로와, 선택 신호에 따라, 상기 지연 회로로부터 출력되는 복수의 지연 신호중 어느 것인가를 선택하는 선택회로를 가진다. 또, 상기 지연 회로는, 예를 들면, 전술한 바와 같이 전원 노이즈의 대책이 실시되고, 지연 시간의 전원 전압 의존성이 억제된 지연 회로이다.
또, 본 발명의 전압 제어 지연 회로는, 제어 전압에 따라 구동 전류가 제어되고, 상기 구동 전류에 의해 지연 시간을 결정할 수 있는 지연단을 가지는 전압 제어 지연 회로로서, 전원 전압의 변동을 소정의 비율로 상기 제어 전압에 가산하고, 가산 결과를 상기 지연단에 공급하는 가산 수단을 가진다.
또, 본 발명의 전압 제어 지연 회로는, 공급되는 구동 전류에 의해 지연 시간을 결정할 수 있는 지연단을 가지는 전압 제어 지연 회로로서, 상기 지연단은, MOS 형인 인버터와, 제1 제어 전압에 따라, 상기 인버터에 제1 구동 전류를 공급하는 제1 전류원 회로와, 제2 제어 전압에 따라, 상기 제1 구동 전류와 상이한 전원 전압 의존성을 가지는 제2 구동 전류를 상기 인버터에 공급하는 제2 전류원 회로를 가진다.
또, 본 발명의 전압 제어 지연 회로는, 상이한 전원 전압 의존성을 가지는 복수의 지연단으로 이루어지는 전압 제어 지연 회로로서, 제어 전압에 따라 지연 시간이 제어되고, 제1 전원 전압 의존성을 가지는 제1 지연단과, 상기 제어 전압에 따라 지연 시간이 제어되고, 상기 제1 전원 전압 의존성과 상반되는 제2 전원 전압 의존성을 가지는 제2 지연단을 가지고, 상기 제1 지연단과 제2 지연단의 단수는 소정의 비율로 결정된다.
또, 본 발명의 DLL 회로는, 입력 신호와 지연 신호와의 위상을 비교하고, 상기 비교 결과에 따른 위상차 신호를 출력하는 위상 비교 수단과, 상기 위상차 신호에 따라 제어 전압을 출력하는 전압 출력 수단과, 상기 제어 전압에 따라 제어된 지연 시간으로 상기 입력 신호를 지연시키고, 상기 지연 신호를 출력하는 전압 제어 지연 회로를 가지고, 상기 전압 제어 지연 회로는, 전술한 바와 같이 전원 노이즈대책이 실시되고, 지연 시간의 전원 전압 의존성이 억제된 전압 제어 지연 회로이다.
또, 본 발명의 전압 제어 발진 회로는, 제어 전압에 따라 구동 전류가 제어되고, 상기 구동 전류에 의해 지연 시간을 결정할 수 있는 지연단이 링형으로 접속되는 전압 제어 발진 회로로서, 전원 전압의 변동을 소정의 비율로 상기 제어 전압에 가산하고, 가산 결과를 상기 지연단에 공급하는 가산 수단을 가진다.
또, 본 발명의 전압 제어 발진 회로는, 공급되는 구동 전류에 의해 지연 시간을 결정할 수 있는 지연단이 링형으로 접속되는 전압 제어 발진 회로로서, 상기 지연단은, MOS형 인버터와, 제1 제어 전압에 따라, 상기 인버터에 제1 구동 전류를 공급하는 제1 전류원 회로와, 제2 제어 전압에 따라, 상기 제1 구동 전류와 상이한 전원 전압 의존성을 가지는 제2 구동 전류를 상기 인버터에 공급하는 제2 전류원 회로를 가진다.
또, 본 발명의 전압 제어 발진 회로는, 상이한 전원 전압 의존성을 가지는 복수의 지연단이 링형으로 접속되는 전압 제어 발진 회로로서, 제어 전압에 따라 지연 시간이 제어되고, 제1 전원 전압 의존성을 가지는 제1 지연단과, 상기 제어 전압에 따라 지연 시간이 제어되고, 상기 제1 전원 전압 의존성과 상반되는 제2 전원 전압 의존성을 가지는 제2 지연단을 가지고, 상기 제1 지연단과 제2 지연단의단수는 소정의 비율로 결정된다.
또, 본 발명의 PLL 회로는, 기준 신호와 발진 신호와의 위상을 비교하고, 상기 비교 결과에 따른 위상차 신호를 출력하는 위상 비교 수단과, 상기 위상차 신호에 따라 제어 전압을 출력하는 전압 출력 수단과, 상기 제어 전압에 따라 제어된 발진 주파수로 발진하여, 상기 발진 신호를 출력하는 전압 제어 발진 회로를 가지고, 또한 상기 전압 제어 발진 회로는, 전술한 바와 같이, 전원 노이즈 대책이 실시되고, 지연 시간의 전원 전압 의존성이 억제되는 전압 제어 발진 회로이다.
도 1은 본 발명에 관한 지연 회로, 전압 제어 지연 회로 또는 전압 제어 발진 회로의 제1 실시예를 나타낸 개념도이다.
도 2는 본 발명의 제1 실시예의 구성도이다.
도 3은 본 발명의 제1 실시예의 제1 회로예를 나타낸 회로도이다.
도 4는 인버터형 지연단으로 구성된 지연부의 회로도이다.
도 5는 인버터형 지연단으로 구성된 지연부의 동작을 나타낸 파형도이다.
도 6은 바이어스 회로와 교류 가산 수단의 구성 및 등가 회로를 나타낸 도면이다.
도 7은 전원 노이즈의 영향을 같은 비율로 전하는 직류 가산 수단과 교류 가산 수단을 나타낸 회로도이다.
도 8은 본 발명의 제1 실시예의 제1 회로예의 시뮬레이션 결과를 나타낸 도면이다.
도 9는 본 발명의 제1 실시예의 제2 회로예를 나타낸 회로도이다.
도 10은 본 발명의 제1 실시예의 제3 회로예를 나타낸 회로도이다.
도 11은 션트형 지연단으로 구성되는 지연부의 회로도이다.
도 12는 션트형 지연단으로 구성되는 지연부의 동작을 나타낸 파형도이다.
도 13은 본 발명의 제2 실시예의 개념을 나타낸 도면이다.
도 14는 본 발명의 제2 실시예의 구성도이다.
도 15는 본 발명의 제2 실시예의 제1 회로예를 나타낸 회로도이다.
도 16은 본 발명의 제2 실시예의 제2 회로예를 나타낸 회로도이다.
도 17은 본 발명의 제2 실시예의 제3 회로예를 나타낸 회로도이다.
도 18은 본 발명의 제2 실시예의 제3 회로예의 다른 구성예를 나타낸 회로도이다.
도 19는 본 발명의 제2 실시예의 제3 회로예의 다른 구성예를 나타낸 회로도이다.
도 20은 본 발명의 제2 실시예의 제3 회로예의 시뮬레이션 결과를 나타낸 도면이다.
도 21은 본 발명의 제3 실시예를 나타낸 구성도이다.
도 22는 본 발명의 제3 실시예의 다른 구성예를 나타낸 도면이다.
도 23은 스레시홀드치 보정 저항 분압 회로의 구성을 나타낸 회로도이다.
도 24는 본 발명의 제4의 실시예를 나타낸 구성도이다.
도 25는 본 발명의 제5의 실시예를 나타낸 구성도이다.
도 26은 가변 용량 소자의 구성을 나타낸 회로도이다.
도 27은 의사(疑似)적인 가변 용량 소자의 회로예를 나타낸 회로도이다.
도 28은 일반적인 전압 제어 발진 회로의 일 구성예를 나타낸 회로도이다.
도 29는 본 발명의 제6의 실시예의 제1 회로예를 나타낸 회로도이다.
도 30은 본 발명의 제6의 실시예의 제1 회로예의 원리를 나타낸 도면이다.
도 31은 본 발명의 제6의 실시예의 제2 회로예를 나타낸 회로도이다.
도 32는 본 발명의 제6의 실시예의 제2 회로예의 원리를 나타낸 도면이다.
도 33은 본 발명의 제6의 실시예의 제3 회로예를 나타낸 회로도이다.
도 34는 본 발명의 제6의 실시예의 제3 회로예의 원리를 나타낸 도면이다.
도 35는 본 발명의 제7의 실시예의 구성을 나타낸 회로도이다.
도 36은 래그 리드 필터를 사용하여 PLL 회로의 회로예를 나타낸 회로도이다.
도 37은 래그 리드 필터의 동작을 나타낸 파형도이다.
도 38은 전원 노이즈에 대한 래그 필터와 래그 리드 필터의 응답 파형을 나타낸 파형도이다.
도 39는 일반적인 인버터형의 전압 제어 발진 회로의 회로예를 나타낸 회로도이다.
도 40은 본 발명의 제1 응용예인 지연 시간 조정 회로의 구성을 나타낸 회로도이다.
도 41은 본 발명의 제2 응용예인 PLL 회로의 구성을 나타낸 회로도이다.
도 42는 본 발명의 제3 응용예인 DLL 회로의 구성을 나타낸 회로도이다.
도 43은 본 발명의 제4의 응용예인 도트 클록 발생 생성 회로의 구성을 나타낸 회로도이다.
도 44는 본 발명의 제4의 응용예의 동작을 나타낸 파형도이다.
도 45는 종래의 고 증배 PLL 회로에서의 지터량과 기준 클록 주기와의 관계를 나타낸 그래프이다.
[도면의 주요 부분에 대한 부호의 설명]
10: 위상 비교기, 20: 챠지 펌프 회로, 30: 필터, 40: 전압 제어 발진 회로(VCO), 40a: 전압 제어 지연 회로, 60: 지연 회로, 70: 바이어스 회로, 80: 지연 시간 선택 회로, 100,100a,100b,100c,200,200a,200b: 지연부, 110,l12,114,116,110-1, …, 110-j: 교류 가산 회로, 130,132: 직류 가산 회로, 140,142,142a: 기준 전압 발생 회로, 150,152: 직류 분압 회로, 160,162: 의사적인 가변 용량 소자, 170: 참조 전압 발생 회로, 300a,300b,300c1,300c2: 지연부, 400: 제어 회로, 410: VBI 샘플링 클록 발생 회로, Vdd: 전원 전압, Vss: 기준 전위.
제1 실시예
도 1은 본 발명에 관한 지연 회로의 제1 실시예를 나타낸 개념도이다.
도시한 바와 같이, 본 실시예의 지연 회로는, 지연 소자로 이루어지는 지연부(100), 교류 가산 회로(AC 가산 회로)(110-1∼110-j)에 의해 구성된다.
또, 도시되어 있지 않은 위상 비교기, 챠지 펌프 회로 , 루프 필터 및 바이어스 회로에 의해 바이어스 전압(Vcnt1∼Vcntj)이 공급된다.
지연부(100F)는, 예를 들면, 직렬 접속되어 있는 복수의 지연 소자에 의해 구성된다. 또, 본 실시예의 지연부(100)를 구성하는 지연 소자는 인버터형이며, 예를 들면, CMOS 구성의 인버터를 포함하고, 입력 신호에 대하여 소정의 지연 시간을 부여한 논리 반전 신호를 출력한다. 각 지연 소자의 지연 시간의 합계는 지연부(100)의 지연 시간 TD이다.
AC 가산 회로(110-1∼110-j)는, 각각 전원 전압 Vdd와 기준 전위 Vss와의 교류 성분에 소정의 계수 Kc1∼Kcj를 건 결과를 각각 △Vc1∼△Vcj로서 출력하고, 바이어스 전압(또는 제어 전압) Vcnt1∼Vcntj와 AC 가산 회로의 출력 △Vc1∼△Vcj를 가산한 결과가 제어 전압 Vc1∼Vcj로서, 지연부(100)에 공급된다.
여기에서, 기준 전위 Vss= 0로 하고, 또, AC 가산 회로(110-1∼110-j)에 의해 가산되는 전원 전압 Vdd의 교류 성분을 △Vdd라고 하면, AC 가산 회로(110-1∼110-j)의 출력 △Vc1∼△Vcj는 각각 다음 식에 의해 표시된다.
또, 제어 전압 Vc1∼Vcj는, 각각 다음 식에 의해 구한다.
지연부(100)에 있어서, 각 지연 소자의 지연 시간이 제어 전압 Vc1∼Vcj 에 따라 제어된다. 이것 때문에, 전원 전압 Vdd가 변동한 경우, 상기 전원 전압 Vdd의 변동분 △Vdd에 따라, 지연부(100)에 공급되는 제어 전압을 제어하고, 지연부(100)를 구성하는 각 지연 소자의 지연 시간이 전원 전압 Vdd의 변동분을 없애도록 제어함으로써, 전원 전압 Vdd의 변동에 의한 영향을 억제할 수 있고, 전원 전압 의존성이 없는 안정된 지연 시간을 가지는 지연 회로가 실현된다.
또, 본 실시예에서는, AC 가산 회로와 바이어스 회로로 이루어지는 제어 세트는, 2조에 한정되지 않고, 복수조 설치해도 된다.
또, 도시된 지연 회로에 입력되는 전압 Vcnt1,…, Vcntj은, 예를 들면, 각각 일정한 레벨로 유지되고 있는 바이어스 전압이라고 하면, 지연부(100)의 지연 시간이 일정하게 유지된다. 한편, 전압 Vcnt1,…, Vcntj는, 예를 들면, PLL 회로를 구성하는 루프 필터로부터 출력되는 제어 전압이라고 하면, 상기 제어 전압에 따라, 지연부(l00)의 지연 시간이 제어된다. 즉, 본 실시예의 지연 회로는, 사용 방법에 따라 지연 시간이 일정한 지연 회로, 또는 제어 신호에 따라 지연 시간을 제어 가능한 전압 제어 지연 회로(VCD)의 어느 것인가를 형성할 수가 있다. 또한, 지연부(100)에 있어서, 홀수단의 지연단을 링형으로 접속하면, 전압 제어 발진 회로(VCO)를 구성할 수가 있다.
도 2는, 본 실시예의 일 구성예를 나타낸 회로도이다. 나타낸 바와 같이, 지연부(100)는, 각각 스위칭 트랜지스터 또는 셀렉터 트랜지스터 등으로 이루어지는 지연 소자에, 구동 전류를 공급하는 전류원 트랜지스터를 포함하는 구성을 가진다. 예를 들면, 각각의 지연 소자와 전원 전압 Vdd와의 사이에, P채널측 전류원 트랜지스터가 접속되고, 이들 트랜지스터의 제어단자(게이트)에는, 바이어스 전압 Vcntp에교류 가산 회로 출력 ΔVcp이 가산된 제어 전압 Vcp이 인가된다. 마찬가지로, 각각의 지연 소자와 기준 전위 Vss와의 사이에, N 채널측 전류원 트랜지스터가 접속되고, 이들 트랜지스터의 게이트에, 바이어스 전압 Vcntn에 교류 가산 회로 출력 △Vcn이 가산된 제어 전압 Vcn이 인가된다.
이와 같이 구성된 지연부(100)에서는, 각 지연 소자의 지연 시간은, 전류원 트랜지스터의 출력 전류에 의해 제어된다. 즉, 지연 소자의 지연 시간은, 제어 전압 Vcl과 VC2에 의해 제어된다. 전원 전압 Vdd가 변동되었을 때, 그 변동분 △Vdd에 따라, 제어 전압 Vc1과 VC2를 조정함으로써, 각 지연 소자의 지연 시간이 전원 전압 Vdd의 변동에 따른 영향이 상쇄되어, 일정한 지연 시간이 실현된다. 그 결과, 지연부(100)는, 전원 전압 Vdd에 의존하지 않는 안정된 지연 시간 td이 실현된다.
본 실시예의 지연 회로에서는, 전원 전압 Vdd의 변동 △Vdd를 적당한 비율로 제어 전압에 가산하고, 지연 소자의 지연 시간의 변화를 없애도록 제어함으로써, 전원 전압 Vdd의 변동에 의한 지연 시간의 변화를 억제하는 것이 가능하다.
출력 버퍼 동작시에 발생하는 전원 노이즈는, 예를 들면, 펄스형의 노이즈이며, 그 펄스폭은, 넓더라도 수십 nsec(나노초)이기 때문에, 적어도 교류적인 가산 회로를 설치하면 효과가 얻어진다. 그것보다도 펄스폭이 넓은 전원 노이즈에 대하여는, 직류 가산하는 쪽이 좋지만, 그 경우에는, 통상 동작에 있어서의 직류 레벨의 발생원, 예를 들면, 챠지 펌프의 출력이나 바이어스 회로 출력과 직류 가산 수단이 경합하지 않도록 설계해야 한다.
다음에, 인버터형 지연 회로중에서 대표적인 전류원형의 지연 회로에 대해, 제어 전압이나 바이어스 전압에 전원 전압의 변동을 어떤 적당한 비율로 가산함으로써, 지연 시간의 변화를 억제하는 것에 관해서 설명한다.
제1 회로예
도 3은, 본 실시예의 인버터형 지연 회로의 제1 회로예를 나타내고 있다. 나타낸 바와 같이, 이 지연 회로는, 지연부(100a)와, 지연부(100a)의 제어 전압 VCp과 VCN에, 전원 전압 Vdd의 변동 ΔVdd를 어떤 비율로 가산하기 위한 커패시터 Cdp, Csp, Cdn, Csn에 의해 구성된다.
커패시터 Cdp는, 전원 전압 Vdd와 입력 단자 Tcntp와의 사이에 접속되고, 커패시터 Csp는, 입력 단자 Tcntp와 기준 전위 Vss와의 사이에 접속되어 있다. 입력 단자 Tcntp에, 제어 전압 Vcntp이 입력된다.
커패시터 Cdn은, 전원 전압 Vdd와 입력 단자 Tcntn과의 사이에 접속되고, 커패시터 Csn은, 입력 단자 Tcntn과 기준 전위 VSS와의 사이에 접속되어 있다. 입력 단자 Tcntn에, 제어 전압 Vcntn이 입력된다.
지연부(100a)는, 직렬 접속되어 있는 n단의 인버터 INV1, INV2,…, INVn에의해 구성된다. 각 인버터는, 게이트 및 드레인이 각각 공통으로 접속되어 있는 pMOS 트랜지스터와 nMOS 트랜지스터로 이루어지고, pMOS 트랜지스터의 소스와 전원 전압 Vdd와의 사이에 P채널측 전류원을 구성하는 pMOS 트랜지스터가 접속되고, nMOS 트랜지스터의 소스와 기준 전위 Vss와의 사이에 N채널측 전류원을 구성하는 nMOS 트랜지스터가 접속되어 있다. P채널측 전류원을 구성하는 트랜지스터의 게이트에, 제어 전압 Vcp이 인가되고, N채널측 전류원을 구성하는 트랜지스터의 게이트에, 제어 전압 Vcn이 인가된다.
제어 전압 Vcp과 Vcn에 따라, P채널측 전류원과 N채널측 전류원의 공급 전류가 제어되고, 또한 그에 따라서, 지연 소자로서 설치되어 있는 n단의 인버터 INV1, INV2,…, INVn의 지연 시간이 제어된다.
이하, 본 예의 지연 회로의 동작에 대해 설명한다.
도 4는, 지연부(100a)의 구성을 나타낸 회로도이며, 도 5는, 상기 지연부(100a)의 동작을 나타낸 파형도이다.
지연부(100a)에서, 지연단의 출력 신호 하강 시에는, N채널측 전류원을 구성하는 nMOS 트랜지스터에서 규칙으로 되는 구동 전류 Ini (i=1, 2, …, n)가 흐르고, 지연단의 출력 신호 상승 시에는, P 채널측 전류원을 구성하는 pMOS 트랜지스터에서 규칙으로 되는 구동 전류 Ipi가 흐른다.
동작 파형에 있어서, 각 지연단의 입력 신호 레벨이 논리 임계 전압 VthL을가로 지른 시점으로부터, 각 지연단의 출력 신호 레벨이 (다음 단의) 논리 임계 전압 VthL을 가로 지르는 시점까지를, 그 지연단의 지연 시간이라고 생각하고, 출력 신호 하강 시의 지연 시간을 τni, 출력 신호 상승 시의 지연 시간을 τpi로 하고 있다.
여기에서, 각 지연단 출력의 부하 용량을 CLi라고 하면, 출력 신호 하강 시의 tni의 기간에 있어서, 부하 용량 CLi의 전하는 Vdd에서 VthL까지 nMOS의 전류원 트랜지스터에 의해 인출한다. 또, 출력 신호 상승 시의 τpi의 기간에 있어서, 부하용량 CLi의 전하가 0V에서 VthL까지 PMOS의 전류원 트랜지스터에 의해 저장된다.
따라서, 다음 식이 성립한다.
여기에서, 전원 전압의 변동 Vdd가 있었다고 하면,
이므로, 다음 식이 얻어진다.
nMOS 트랜지스터와 pMOS 트랜지스터의 밸런스를 취한 설계를 한 경우, (6)식과 (7)식에 있어서, Ini= |Ipi| = ID, τni= τpi= τd, VthL≒ Vdd/2 이므로, 다음 식이 얻어진다.
지연단 1단마다 전원 노이즈의 영향을 작게 하기 위해서는, Δτni≒ O, Δτpi≒ O로 하지 않으면 안되므로, (8)식과 (9)식에서, 다음 식이 성립하는 것이 필요하다.
조건을 완화하여, 연속된 지연단 2단마다 전원 노이즈의 영향을 작게 하기 위해서는, Δτni+ Δτp(i±1)≒ O로 하지 않으면 안되므로, (8)식과 (9)식에서, 다음 식이 얻어진다.
제어 전압 Vcntn 및 | Vcntp|은, 대략, Vdd/2 부근의 값이며, nMOS의 전류원 트랜지스터도 pMOS의 전류원 트랜지스터도 포화 영역에서 동작한다. 채널 길이 변조 효과 계수를 λn, λp이라고 하면, 채널 길이 변조 효과도 포함한 포화 영역의전류식은, 다음과 같이 주어진다.
전류원 트랜지스터가 부가된 인버터 회로의 논리 임계 전압에 관해서는, 일반적인 정의가 존재하지 않지만, 인버터 동작하는 게이트 입력 신호의 전압이, 대략 Vdd/2의 때에 지연단의 출력 신호의 전압이 VthL에서 균형을 이루고, Ini=| Ipi|이 성립하고 있는 것으로 정의하면, (13)식, (14)식에서, 다음 식이 얻어진다.
논리 임계 전압의 변동 △VthL은, (15)식에서, 다음과 같이 구한다.
Ini와 | Ipi|의 변동ΔIni, Δ| Ipi |는, λn과 |λp|의 값이 작은 것을 고려하면 채널 길이 변조 효과도 포함시킨 포화 영역의 전류식, (13)식, (14)식에서 구하더라도, 채널 길이 변조 효과를 포함하지 않는다, 다음 (17)식, (18)식에 나타낸 포화 영역의 전류식에서 구하더라도 같은 결과를 얻을 수 있다.
Ini와 |Ipi|의 변동 ΔIni, Δ| Ipi|는, 다음과 같이 구한다.
Ini=|Ipi|= ID를 고려하여, 지연단 1단마다 전원 노이즈의 영향을 작게 하기 위한 조건식(10),(11)에, (16)식, (19)식, (20)식을 대입하여 합하면 , 다음 식이 얻어진다.
즉, 전원 전압의 변동이 있을 때에, nNMOS의 전류원 트랜지스터의 게이트 소스 사이 전압에는, {λn/(λn + | λp|)}{(Vcntn-Vthn)/Vdd의 비율로 피드백하여, pMOS의 전류원 트랜지스터의 게이트 소스 사이 전압에는, {|λp|/(λn + |λp|)}{| Vcntp-Vthp|/Vdd}의 비율로 피드백하면 지연 시간의 변동을 대단히 작게 할 수 있다.
또, 연속된 지연단 2단마다 전원 노이즈의 영향을 작게 하기 위한 조건식(12)에, (19)식, (20)식을 대입하여 합하면, 다음 식이 얻어진다.
여기에서,
로 하면 , 다음 식이 얻어진다.
채널 길이 변조 효과 계수는 인프라 프로필에 크게 의존하므로, λn ≠|λp| 인 것이 많지만, 가령 λn≒|λp|으로서, (21)식, (22)식에 대입하면, 다음 식이 얻어진다.
적어도 (24)식, (25)식, (26)식의 관계를 만족시키고 있다.
도 3에 나타낸 지연 회로에 있어서, 전원 전압의 변동을 바이어스 전압, 또는 제어 전압에 적당한 비율로 가산하는 AC적인 수단으로서, nMOS의 전류원 트랜지스터의 게이트 입력 라인에는, 접지 라인과의 사이에 커패시터 Csn이 설치되고, 전원 라인과의 사이에 커패시터 Cdn이 설치되어 있다. 또, pMOS의 전류원 트랜지스터의 게이트 입력 라인에는, 전원 라인과의 사이에 커패시터 Cdp가 설치되고, 접지 라인과의 사이에 커패시터 Csp가 설치되어 있다.
AC적인 가산 수단에 의하면, 접속선의 제어 전압 라인이 출력의 오프 시에 하이 임피던스 상태로 유지되는 처치 펌프 회로의 출력 단자나 패시브인 루프 필터의 출력 단자였다고 해도, AC적인 가산 수단은 DC적인 전류를 흘리지 않기 때문에, 전원 노이즈가 발생하고 있는 기간만 제어 전압에 영향을 주고, 전원 노이즈의 발생이 끝난 후에는 부작용으로 되는 것 같은 여분의 제어 전압의 변화를 야기하지 않는다고 하는 특징이 있다.
도 6과 도 7은, 바이어스 회로와 AC적 가산 수단의 관계를 나타낸다. AC적 가산이 제어 전압 라인과 접지 라인과의 사이에 설치된 커패시터 C1와, 제어 전압 라인과 전원 라인과의 사이에 설치된 커패시터 C2의 분압으로 행해진다. 전원 전압 Vdd에 △Vdd의 변동이 있었다고 하면, 도 6 (a)에 나타낸 것 같은 등가 회로로 모델화된다.
△Vbs는 바이어스 회로 출력 전압 Vbs의 변동이며, Rout는 바이어스 회로의 출력 저항이다. 이 등가 회로는, △Vbs측, 즉, 바이어스 회로의 출력측에서 보면로우 패스 필터이며, {C2 /(C1+C2)}△Vdd측, 즉, 전원 전압 Vdd의 공급측에서 보면 하이 패스 필터이므로, τAC= Rout×(C1+C2)로 했을 때, 1/τAC의 주파수를 경계로 하여, 주파수가 높은 측에서 {C2 /(C1+ C2)} Vdd의 영향이 우세하고, 주파수가 낮은 측에서 △Vbs 측 영향이 우세해 진다.
여기에서, 출력 버퍼 동작시의 전원 노이즈의 폭을 tns로 한 경우, 다음 관계
를 만족시키도록 설계하면, 출력 버퍼 동작시의 전원 노이즈의 영향을 저감할 수 있다.
위상 비교 회로에서 업 신호 Sup와 다운 신호 SDW가 출력되고 있지 않을 때, 하이 임피던스 상태로 유지되고 있는 챠지 펌프의 출력 단자, 또는, 그것에 접속하는 패시브인 루프 필터의 출력이을 제어 전압으로서 입력하는 경우는, Rout= ∞ 라고 볼 수 있기 때문에, C1+ C2의 값은 루프 필터의 커패시터로서 결정하면 되고, C1와 C2의 비는 본 발명에 따라서 결정하면 된다.
도 7은 AC적 가산 수단으로 피드백하는 것과 같이, DC적 가산 수단에 있어서도 피드백함으로써, 전원 노이즈의 주파수 성분이 어느 정도 낮아지더라도, 전원 노이즈의 영향을 저감할 수 있는 가산 수단을 나타낸다. AC적 가산 수단은 DC적 가산 수단의 스피드 업 콘덴서로서 동작하더라도 얻어지기 때문에, 시정수에 관계없이 일정한 피드백량을 가산하는 것이 가능하고, 넓은 주파수 성분의 전원 노이즈에대응하는 것이 가능하다.
도 8은, 본 예의 지연 회로를 사용한 전압 제어 발진 회로의 시뮬레이션의 결과를 나타낸 파형도이다. 도 8에 있어서, W1가 전원 노이즈가 없는 경우의 시뮬레이션 파형이며, W2가 전원 노이즈가 있는 경우의 종래예의 시뮬레이션 파형이며, W3가 전원 노이즈가 있는 경우의 도 3에 나타낸 본 발명의 회로예의 시뮬레이션 파형이다. 나타낸 바와 같이, 본 발명의 지연 회로에 있어서, 전원 노이즈가 발생한 경우, 전원 전압 Vdd의 변동분에 따라 지연 회로를 구성하는 각 지연 소자에 공급하는 제어 전압을 제어함으로써, 전원 전압 Vdd의 변동에 따른 영향을 없앨 수 있고, 지연 회로의 지연 시간의 변동을 억제할 수 있고, 상기 지연 회로를 사용하여 구성되는 전압 제어 지연 회로 및 전압 제어 발진 회로에서는, 지터가 대폭 저감되는 것이 명확하다.
제2 회로예
도 9는, 본 실시예의 지연 회로의 제2 회로예를 나타낸 회로도이다. 나타낸 바와 같이, 이 지연 회로에 있어서, 지연부(100b)는 MOS 인버터와 선택 트랜지스터 및 전류원 트랜지스터로 이루어지는 복수단의 지연 소자에 의해 구성된다.
MOS 인버터는, 게이트 및 드레인끼리가 각각 접속되어 있는 pMOS 트랜지스터와 nMOS 트랜지스터에 의해 구성된다. 게이트끼리의 접속점이 인버터의 입력 단자를 형성하고, 드레인끼리의 접속점이 그 인버터의 출력 단자를 형성하고 있다. 도 9에 나타낸 바와 같이, 인버터 INV1를 구성하는 pMOS 트랜지스터 P1의 소스와 전원전압 Vdd와의 사이에, 전류원 트랜지스터 P11와 선택 트랜지스터 P12가 직렬 접속되고, 또 트랜지스터 P1의 소스와 전원 전압 Vdd와의 사이에, 전류원 트랜지스터 P13가 접속되어 있다. 인버터 INV1를 구성하는 nMOS 트랜지스터 N1의 소스와 기준 전위 Vss와의 사이에, 선택 트랜지스터 N12과 전류원 트랜지스터 N11이 직렬 접속되고, 또, 트랜지스터 N1의 소스와 전원 전압 Vdd와의 사이에, 전류원 트랜지스터 N13이 접속되어 있다.
지연부(100b)에 있어서, 각 지연 소자에 있어서의 P채널 측 전류원 트랜지스터의 게이트에, 제어 전압 Vcp이 인가되고, N채널 측 전류원 트랜지스터의 게이트에, 제어 전압 Vcn이 인가된다. 또, P채널측 선택 트랜지스터의 게이트에 선택 신호/SELH가 인가되고, N채널측 선택 트랜지스터의 게이트에 선택 신호 SELH가 인가된다. 또, 여기에서,/SELH는 신호 SELH의 논리 반전 신호를 의미한다. 그리고, 다른 지연단을 구성하는 지연 소자에 관해서는, 거의 같은 구성을 가진다.
이와 같이 구성되는 지연부(100b)에서, 선택 신호에 따라, 각 지연단의 지연 소자에 공급되는 전류가 제어되기 때문에, 인버터에 공급되는 구동 전류를 2가지로 제어할 수 있다. 예를 들면, 선택 신호 SELH가 로우 레벨일 때, 각 지연단의 지연 소자에 있어서, 한쪽 전류원 트랜지스터만이 인버터에 접속된다. 반대로, 선택 신호 SELH가 하이 레벨일 때, 각 지연단의 지연 소자에 있어서, 양쪽의 전류원 트랜지스터가 함께 인버터에 접속된다.
여기에서, 예를 들면, 각 지연단에 있어서, 인버터에 m개의 전류원 트랜지스터가 병렬로 접속되어 있다. 이들 전류원 트랜지스터의 사이즈(채널폭/채널 길이)를 각각 W1/L1, W2/L2, …, Wm/Lm이라고 하면, 인버터에 공급되는 구동 전류 ID는, 다음 식에 의해 부여된다.
또, 채널 길이 변조 계수 λ1, λ2, …, λm이 작기 때문에, 각 전류원 트랜지스터의 채널 길이 변조계수를 같이 λ로 하면 , (30)식에 따라 다음 근사식이 얻어진다.
(13)식, (14)식과 (31)식을 비교하면, 각 지연 소자에 있어서 전류원 트랜지스터를 병렬로 접속하더라도, 본 발명의 전원 노이즈의 영향의 저감 방법이 유효하는 것은 명확하다.
제3 회로예
도 10은, 본 실시예의 지연 회로의 제3 회로예를 나타낸 회로도이다. 나타낸 바와 같이, 이 지연 회로에 있어서, 지연부(100c)는 MOS 인버터와, 인버터의 출력 단자에 접속되어 있는 트랜스미션 게이트와 커패시터로 이루어지는 복수의 지연단에 의해 구성된다. 즉, 본 예의 지연부(100c)는, 이른바 션트(분기)형 지연 소자에 의해 구성된다.
전원 전압 Vdd와 제어 신호입력 단자 Tcntn과의 사이에 커패시터 Cdn이 접속되어 있다. 커패시터 Cdn에 따라 전원 전압 Vdd의 변동 △Vdd가 제어 전압 Vcntn에 피드백된다. 즉, 본 예의 지연 회로에서는, 전원 전압 Vdd의 변동에 따라 각 지연단에 공급되는 제어 전압 Vcntn이 제어되고, 전원 전압의 변동에 의한 지연 시간의 변화를 없애도록 제어가 행해지기 때문에, 전원 노이즈의 영향을 억제할 수 있다.
또, 트랜스미션 게이트는, 예를 들면, 게이트에 제어 전압이 인가되는 MOS 트랜지스터에 의해 구성된다. 도 10의 예에서는, 각 지연단의 인버터의 출력 단자에 접속되어 있는 트랜스미션 게이트는, 게이트에 제어 전압 Vcntn이 인가되는 nMOS 트랜지스터에 의해 구성된다. 트랜스미션 게이트를 구성하는 트랜지스터의 소스드레인은, 한쪽이 인버터의 출력 단자에 접속되고, 또 한쪽은 커패시터를 통하여 기준 전위 Vss에 접속되어 있다.
도 11은, 션트형 지연 소자로 이루어지는 지연단의 구성을 나타낸 회로도이다. 나타낸 바와 같이, 각 지연단에 있어서, 인버터의 출력 단자와 기준 전위 Vss와의 사이에, 분기용 트랜스미션 게이트로서의 nMOS 트랜지스터와 커패시터가 직렬 접속되어 있다. 트랜지스터의 게이트에 제어 전압 Vcntn이 인가된다. 제어 전압 Vcntn에 따라, 트랜스미션 게이트가 온/오프하고, 인버터의 출력 단자의 부하 용량이 변화되기 때문에, 지연 시간이 제어된다.
도 12는, 입력 신호 IN의 상승 시와 하강 시의 션트형 지연단의 동작을 나타낸 파형도이다. 동작 파형은, 분기용 트랜스미션 게이트, 즉, 커패시터에 직렬 접속되어 있는 트랜지스터의 제어 전압 Vcntn의 레벨에 의해 2가지를 도시하고 있다.
이하, 도 11 및 도 12을 참조하면서, 본 예의 지연 회로의 동작에 대해 설명한다.
먼저, 션트형의 지연단의 동작을 간단히 설명한다. 분기용 트랜스미션 게이트는, 소스 전압이 기준 전위 Vss에서 게이트 전압, 즉, 외부에서 입력되는 제어 전압 Vcntn보다 트랜지스터의 임계값 전압 Vthn분 낮은 레벨 Vcntn-Vthn까지는 온하고 있지만, 소스 전압이 그 이상의 전압이 되면 오프하여 버린다. 따라서, Vcntn-Vthn을 경계로 하여 인버터가 구동하지 않으면 안되는 부하 용량이 변하고, 분기측 용량을 Cs, 다음 단의 게이트 입력의 용량을 Cg이라고 하면, 인버터의 출력 전압이 Vcntn-Vthn 이하일 때는, Cg+ Cs의 부하 용량을 구동하여, 인버터의 출력 전압이 Vcntn-Vthn 이상일 때는, Cg의 부하 용량을 구동하게 된다. 제어 전압 Vcntn의 레벨에 의해 중한 Cg+ Cs의 부하 용량을 구동하는 기간과 경한 Cg의 부하 용량을 구동하는 기간의 비율이 변하고, 제어 전압 Vcntn이 높아지면, 중한 Cg+ Cs의 부하 용량을 구동하는 기간의 비율이 증가하기 때문에 지연 시간이 커진다.
그리고, 설명을 하기 쉽게 하기 위해, 제어 전압의 트랜지스터의 임계 전원 1단 누락의 레벨을 다음 식에 의해 나타낸다.
여기에서, K를 기판 효과 상수, φ= 0.64V, Vthn0는 VSB= 0V 시의 트랜지스터의 임계 전원이라고 하면, 다음 식이 얻어진다.
단, VSB= Vsmax 이다.
Vsmax= Vcntn-Vthn≤ VthL의 경우, 다음 식이 성립한다.
(34)식과 (35)식에 따라 또 다음 식이 얻어진다.
또, Vsmax= Vcntn-Vthn≥ VthL의 경우, 다음 식이 성립한다.
(38)식과 (39)식에 따라 또 다음 식이 얻어진다.
여기에서, 인버터의 논리 임계 전압 VthL은, 다음과 같이 부여된다.
(42)식에 의해, 다음 식이 얻어진다.
제어 전압 Vcntn가 취할 수 있는 최대의 전압이 전원 전압 Vdd라고 하면, Vsmax= Vcntn-Vthn 이니까, Vsmax가 취할 수 있는 최대의 전압은, 대략 0.7 ×Vdd로 된다.
이것 때문에, 션트형 지연 회로를 설계하는 경우, 인버터의 논리 임계값 전압 VthL을 Vdd/2보다도 낮게 설계한다. 여기에서, 가령, 다음 식이 성립하면 한다.
또, Vthn≒ Vdd/6 정도라고 생각하면, (42)식과 (43)식은, 각각 다음 식에 근사할 수 있다.
인버터의 출력 전압이 VthL 부근까지 변화되었을 때는, Ini, Ipi는 비포화로 되지만, 지연 시간의 정의한 기간에서는, 대략 포화 영역에서 동작하고 있기 때문에, 다음 식이 성립한다.
(47)식과 (48)식에서,
또, (44)식의 가정에 의해, 다음 식이 얻어진다.
또,(32)식, (33)식에서, 다음 식이 얻어진다.
기판 효과 상수 K는 0.5 전후의 값이며, Vsmax는 0.44× Vdd 부근의 값인 것을 고려하면, (52)식은, 다음과 같이 근사된다.
션트형의 지연단의 경우는 부하 용량치가 도중에서 변하기 때문에, 더 이상, 일반적으로 생각하는 것은 곤란하므로, Cs= 10 ×Cg이라는 조건으로, Vsmax= 0.34× Vdd의 경우와, Vsmax= 0.54× Vdd의 경우 에 대해 생각한다. 또, Vthn≒| Vthp|≒ Vdd/6로 한다.
Vsmax= O.34 ×Vdd≤VthL= 0.44 ×Vdd의 경우, (34)식에서(37)식에, (45)식, (46)식, (49)식, (50)식, (51)식, 및(53)식을 대입함으로써, 다음 식이 얻어진다.
(54)식에서 (57)식에 의해, 다음 식이 얻어진다.
여기에서, Δτni+ Δτp (i±1)≒ 0로 하기 위해서는, 다음 식을 만족시키면 된다.
ΔVcntn≒ΔVdd로서, 전원 전압 Vdd의 변동에 맞춰 제어 전압 Vcntn을 변동한 경우, 전원 노이즈의 영향을 (9.17-8.49)/9.17≒ 7%로 저감시키는 것이 예상된다.
Vsmax= O.54× Vdd≥ VthL= 0.44× Vdd의 경우, (38)식에서 (41)식에, (45)식, (46)식, (49)식, (50)식, (51)식, 및 (53)식을 대입함으로써, 다음 식이 얻어진다.
(60)식에서 (63)식에 의해, 또 다음 식이 얻어진다.
△τni + △τp(i ±1)≒0으로 하기 위해서는, 다음 식을 만족시키면 된다.
ΔVcntn≒Δ Vdd로서, 제어 전압 Vcntn을 전원 전압 Vdd의 변동에 맞춰 흔든 경우, 전원 노이즈의 영향을(10.74-4.25)/10.74≒ 60%로 저감시키는 것이 예상된다.
이상을 합하면 , 션트형의 지연단에 있어서, 분기용 트랜스미션 게이트가 NMOS 트랜지스터의 경우에는, 제어 전압 라인과 전원 라인과의 사이에 커패시터를 설치하는 것에 의해, 또, 분기용 트랜스미션 게이트가 PMOS 트랜지스터의 경우에는, 제어 전압 라인과 접지 라인과의 사이에 커패시터를 설치하는 것에 의해, 전원 노이즈의 영향을 대략 반감할 수가 있다.
제2 실시예
도 13은 본 발명에 관한 지연 회로의 제2 실시예를 나타낸 개념도이다.
본 실시예의 지연 회로에서는, 각각 상이한 전원 전압 의존성을 가지는 전류원의 공급 전류를 가산하여 구동 전류를 생성함으로써, 전원 노이즈에 의한 지연 시간의 변동을 억제하여, 전원 노이즈의 영향을 저감시킨다.
도시한 바와 같이, 본 실시예의 지연 회로는, 직렬 접속되어 있는 복수의 지연단에 의해 구성된다. 각 지연단은, 예를 들면, 스위칭 트랜지스터 또는 셀렉터 트랜지스터를 포함하는 지연 소자와, 지연 소자에 구동 전류를 공급하는 전류원에 의해 구성된다. 예를 들면, 도시한 바와 같이, 지연 소자와 전원 전압 Vdd와의 사이에, 적어도 2개 이상의 구동 전류 Id1, Id2,…, Idj를 공급하는 전류원이 병렬로 접속되고, 지연 소자와 기준 전위 Vss와의 사이에, 적어도 2개 이상의 구동 전류 Is1, Is2,…, Isj를 공급하는 전류원이 병렬로 접속되어 있다.
또한, 각각의 전류원에는 상이한 전원 전압 의존성을 가진다. 즉, 전원 전압 Vdd가 △Vdd분 변화된 경우, 각 전류원에 각각 ΔId1, ΔId2,…, ΔIdj및 ΔIs1, Δ Is2,…, ΔIsj의 변화가 생겼다고 하면, ΔId1/Id1≠≠ΔId2/Δ Id2,…, ≠ΔIdj/Idj, 동일하게, ΔIs1/Is1≠ΔIs2/△Is2,…, ≠ΔIsj/Isj.
전원 라인 측의 동시에 온하고 있는 전류원의 전류의 합이 출력 상승 시의 구동 전류로 되고, 즉, Id=Σ Idj 이다. 그 변화량은, ΔId= ΣΔIdj로 된다.
한편, 접지 라인 측의 동시에 온하고 있는 전류원의 전류의 합의 출력 하강 시의 구동 전류로 되고, 즉, Is= ΣIsj, 그 변화량은, ΔIs= ΣΔIsj로 된다.
여기에서, τofi를 지연단 출력 하강 시의 지연 시간, τori를 지연단 출력 상승 시의 지연 시간이라고 하면, 전원 전압 Vdd에 △Vdd의 변동이 있을 때에, 상기의 (6)식, (7)식과 같은 관계식을 쓸 수 있다.
Δτofi≒ O 및 Δτori≒ O으로 하기 위해서는, 출력 진폭의 상대적인 변화량(대략 전원 전압이 상대적인 변화량 ΔVdd와 같음)와 전류원의 전류치의 합의 상대적인 변화량(구동 전류의 상대적인 변화량과 같음)이 일치하도록 설계하면 된다. 즉, 다음 식이 얻어진다.
ΣIsj≒Σ Idj≒ ID, VthL≒ Vdd/z의 경우, (12)식과 마찬가지로,
△Vdd/(Vdd/z)≒(Σ△Isj + Σ△Idj)/ID
도 14는, 본 실시예의 지연 회로의 일례를 나타낸 구성도이다.
도시한 바와 같이, 본 실시예의 지연 회로는, 지연부(200), 교류 가산 회로(AC 가산 회로)(110,112,114,116)에 의해 구성된다.
도시되어 있지 않은 위상 비교기나 챠지 펌프 회로나 루프 필터나 바이어스회로 등에 의해, 바이어스 전압 Vcntn1, Vcntp1, Vcntn2, Vcntp2이 공급된다.
지연부(200)는, 예를 들면, 직렬 접속되어 있는 복수의 지연 소자에 의해 구성된다. 또, 본 실시예의 지연부(200)를 구성하는 지연 소자는, 예를 들면, CMOS 인버터를 포함하고, 입력 신호에 대하여 소정의 지연 시간을 부여한 논리 반전 신호를 출력한다. 각 지연 소자의 지연 시간의 합계가 지연부(200)의 지연 시간 TD이다.
AC 가산 회로(110,112,114)와 (116)은, 각각 전원 전압 Vdd와 기준 전위 Vss와의 교류 성분에 소정의 계수를 건 결과를 각각 ΔVcn1,ΔVcp1,ΔVcn2,ΔVcp2로서 출력하고, 바이어스 전압(또는 제어 전압)과 AC 가산 회로의 출력을 가산하고, 가산 결과가 제어 전압으로서 지연부(100)에 공급된다.
지연부(200)에 있어서, 각 지연단은 MOS형 인버터와 전류원 트랜지스터에 의해 구성된다. 예를 들면, 도시한 바와 같이, 1단째의 지연단은, pMOS 트랜지스터 P1와 nMOS 트랜지스터 N1으로 구성되는 인버터 INV1, 인버터 INV1의 P채널측에 전류를 공급하는 전류원 트랜지스터 P11, P12,인버터 INV1의 N채널측에 전류를 공급하는 전류원 트랜지스터 N11, N12에 의해 구성된다.
P채널측 전류원 트랜지스터 P11의 게이트에 제어 전압 Vcp1이 인가되고, 트랜지스터 P12의 게이트에 제어 전압 Vcp2이 인가된다.
N채널측 전류원 트랜지스터 N11의 게이트에, 제어 전압 Vcn1이 인가되고, 트랜지스터 N12의 게이트에 제어 전압 Vcn2이 인가된다.
상술한 구성을 가지는 지연부(200)에 있어서, 각 지연단의 지연 시간은, 각각의 지연단의 인버터에 공급되는 전류에 의해 제어된다. 본 발명에서는, 각각의 지연단에 공급되는 전류가 상이한 전원 전압 의존성을 가지도록 제어되고 있으므로 전원 노이즈의 영향을 억제할 수 있다.
(19)식, (20)식의 관계에서, (68)식, (69)식은, 도 14에 대응한 형으로, 각각 다음과 같이 재기입된다.
또한, 도 14에 있어서, ΔVcnj= kcnj ΔVdd, Δ| Vcpj|= kcpj ΔVdd이며, 가령, VthL≒ Vdd/2, Vcntnj≒ Vcntpj|≒ Vdd/2, Vthn≒| Vthp|≒ Vdd/6이라고 하면, (70)식과 (71)식과의 관계는, 다음에 나타낸 바와 같이, kcnj와 Isj, kcpj와 Idj만으로 써서 나타낼 수 있다.
(72)식과 (73)식 및 상기의 가정을 만족시키는 경우, 전원 노이즈의 영향을대단히 작게 하는 것이 가능하다.
예를 들면, 지금, kcn1=0, kcn2= 0.5으로 했을 때, (72)식은, 6×{0×Is1+ 0.5×Is2}≒{Is1+ Is2}이 되고,
(Is1/Is2)≒(2/1)로 설계하면 된다.
또, kcn1=0, Kcn2= 1.0로 했을 때, (72)식은, 6×{0 ×Is1+ 1.0 ×Is2}≒{Is1+ Is2}이 되고,
(Is1/Is2)≒(5/1)로 설계하면 된다.
또, kcn1= 0.05, Kcn2= 0.5로 했을 때, (72)식은, 6×{0.05×Is1+0.5×Is2≒{Is1+ ls2}이 되고,
(Is1/Is2)≒(2.86/1)으로 설계하면 된다.
제1 회로예
도 15는 본 발명에 관한 지연 회로의 제2 실시예를 적용한 제1 회로예를 나타낸 회로도이다.
도시한 바와 같이, 본 예의 지연 회로는, 지연부(200a) 및 상기 지연부(200a)에 제어 전압 또는 바이어스 전압을 공급하는 AC 가산 수단에 의해 구성된다. 지연부(200a)는, 전원 라인측 및 접지 라인측에 MOS형의 전류원 트랜지스터가 설치되어 있는 인버터형의 지연단에 의해 구성되고, 전류원의 제어 전압 또는 바이어스 전압으로서, Vcntp1, Vcntp2, Vcntn1, Vcntn2가 공급되어 있다.
예를 들면, 초단의 지연단에 있어서 전원 라인 측 전류원은, Vcntp1이 게이트 소스 사이에 입력되고, 트랜지스터 사이즈가 Wp1/Lp1인 PMOS 전류원 트랜지스터P11와, Vcntp2가 게이트 소스 사이에 입력되고, 트랜지스터 사이즈가 Wp2/Lp2인 PMOS 전류원 트랜지스터 P12가 병렬로 접속되어 있다.
또, 초단의 지연단의 접지 라인 측 전류원은, Vcntn1이 게이트 소스 사이에 입력되고, 트랜지스터 사이즈가 Wn1/Ln1인 NMOS 전류원 트랜지스터 N11과, Vcntn2가 게이트 소스 사이에 입력되고, 트랜지스터 사이즈가 Wn2/Ln2인 NMOS 전류원 트랜지스터 N12이 병렬로 접속되어 있다.
제어 전압 또는 바이어스 전압 Vcntp1, Vcntp2, Vcntn1, Vcntn2의 공급 라인에는, 전원 전압의 변동을 어떤 적당한 비율로 피드백하는 AC적 가산 수단이 설치되어 있다.
예를 들면, 초단의 지연단에 있어서, 상기의 트랜지스터 N11의 Vgs에서의 △Vcn1의 전압을 가산하는 AC적인 수단은, NMOS1의 게이트 입력 라인과 접지 라인의 사이에 설치된 커패시터 Csn1와 N11의 게이트 입력 라인과 전원 라인의 사이에 설치된 커패시터 Cdn1에 의한 AC적인 분압 회로로 구성되고, 트랜지스터 N12의 Vgs 에서의 △Vcn2의 전압을 가산하는 AC적인 수단은, N12의 게이트 입력 라인과 접지 라인과의 사이에 설치된 커패시터 Csn2와 N12의 게이트 입력 라인과 전원 라인과의 사이에 설치된 커패시터 Cdn2에 의한 AC적인 분압 회로로 구성된다.
트랜지스터 P11의 Vgs 에서의 △Vcp1의 전압을 가산하는 AC적 수단은, P11의 게이트 입력 라인과 전원 라인과의 사이에 설치된 커패시터 Cdp1와 P11의 게이트 입력 라인과 접지 라인의 사이에 설치한 커패시터 Csp1에 의한 AC적 분압 회로로 구성되고, 트랜지스터 P12의 Vgs 에서의 AVcp2의 전압을 인가하는 AC적 수단은,P12의 게이트 입력 라인과 전원 라인의 사이에 설치한 커패시터 Cdp2와 P12의 게이트 입력 라인과 접지 라인의 사이에 설치한 커패시터 Csp2에 의한 AC적인 분압 회로로 구성된다.
즉, 분압 회로에 의해 얻어진 제어 전압의 변동분은, 각각 다음 식에 의해 구해진다.
(19)식과 (20)식의 관계에서, (70)식, (71)식은, 도 15에 대응한 형으로, 각각 다음과 같이 재기입된다.
상기의 (74)식에서 (77)식을 만족시키도록 지연 회로를 설계함으로써, 전원노이즈의 영향이 작은 인버터형의 지연 회로, 전압 제어 지연 회로, 전압 제어 발진 회로를 실현할 수 있다.
(3)식으로부터 (28)식의 도출 과정을 참고로 하면, ΔVthL을 모르는 경우에도, VthL≒ Vdd/2로, 연속된 지연단 2단으로 전원 노이즈의 영향을 흡수하면 되는 경우에는, (76)식과 (77)식의 좌변은, ΔVdd/Vdd로 고치는 것이 가능하다. 즉, 다음 식이 얻어진다.
제2 회로예
도 16은 본 발명에 관한 지연 회로의 제2 실시예를 적용한 제2 회로예를 나타낸 회로도이다.
도시한 바와 같이, 본 예의 지연 회로는, 도 15에 나타낸 본 실시예의 제1 회로예와 다른 점은, 본 예의 지연 회로에 있어서 제어 전압 또는 바이어스 전압으로서 공급되는 Vcntp1, Vcntp2, Vcntn1, Vcntn2중, Vcntp2과 Vcntn2에 관해서는, AC적 가산 수단이 설치되어 있지만, Vcntp1과 Vcntn1에 관해서는, 커패시터의 분압에 의한 AC적 가산 수단이 설치되어 있는 것이 아니라, 전원 전압의 변동의 영향을방지하고, 게이트 소스 사이의 전압을 안정화시키기 위한 커패시터 Cdp1, Csn1만 설치되어 있는 점이다.
트랜지스터 NM11의 Vgs에서의 전원 전압의 변동 △Vdd 에 의한 영향을 잘 발생하지 않게 하는 수단으로서, N11의 게이트 입력 라인과 접지 라인과의 사이에 커패시터 Csn1가 형성되어 있으며, 트랜지스터 P11의 Vgs 에서의 전원 전압의 변동에 의한 영향을 잘 발생하지 않게 하는 수단으로서, P11의 게이트 입력 라인과 전원 라인과의 사이에 커패시터 Cdp1가 설치되어 있다. 즉, ΔVcn1=0, ΔVcp1= 0이다. 이것 때문에, 입력되는 제어 전압 또는 바이어스 전압 Vcntp1과 VCntn1는, 전원 전압 Vdd의 변동에 의한 영향을 받지 않고, 지연부(200a)에 공급된다.
지연부(200a)에서, 예를 들면, 초단의 지연단으로서는, CMOS 인버터의 전원 라인측에 접속되어 있는 전류원 트랜지스터 P11의 게이트에, 제어 전압 Vcp1= Vcntp1이 인가되고, 전류원 트랜지스터 P12의 게이트에, 제어 전압 Vcp2= Vcntp2+ AVcp2이 인가된다.
한편, CMOS 인버터의 접지 라인측에 접속되어 있는 전류원 트랜지스터 N11의 게이트에, 제어 전압 Vcn1= Vcntp1이 인가되고, 전류원 트랜지스터 N12의 게이트에, 제어 전압 Vcn2= Vcntp2+ ΔVcn2이 인가된다.
트랜지스터 N12의 Vgs에의 AC적인 가산 수단은, N12의 게이트 입력 라인과 접지 라인과의 사이에 설치된 커패시터 Csn2와 N12의 게이트 입력 라인과 전원 라인과의 사이에 설치된 커패시터 Cdn2로 이루어지는 AC적인 분압 회로로 구성되고,트랜지스터 P12의 Vgs에의 AC적인 가산 수단은, P12의 게이트 입력 라인과 전원 라인과의 사이에 설치된 커패시터 Cdp2와 P12의 게이트 입력 라인과 접지 라인과의 사이에 설치된 커패시터 Csp2로 이루어지는 AC적인 분압 회로로 구성된다. 즉, 전원 전압 Vdd의 변동 ΔVdd에 의해 제어 전압 Vcntn2과 Vcntp2에 주어지는 영향 △Vcn2과 △Vcp2는, 각각 다음 식에 의해 구한다.
커패시터 Csn2, Cdn2 및 Cdp2, Csp2의 값은, AC적 분압과 DC적인 분압이 일치하는 것 같은 비로 설정한다. 즉, 다음 식이 얻어진다.
따라서, △Vcn2와 △Vcp2는, 각각 다음 식에 의해 구한다.
여기에서, ΔVcn=0, ΔVcp1= 0 및 (84)식, (85)식을 (78)식과 (79)식에 대입하여 하면, 전원 노이즈의 영향을 작게 할 수 있는 트랜지스터 사이즈의 비는, 다음 식에 의해 주어진다.
예를 들면, Vcntn1≒| Vcntp1|≒(1/2) Vdd, Vcntn2≒| Vcntp2|≒(√(5/6)Vdd≒ 0.373 Vdd, 또 Vthn≒| Vthp|≒(1/6) Vdd의 경우에, {(Wn1/Ln1)/(Wn2/Ln2)} ≒{(Wp1/Lp1)/(Wp2/Lp2)}≒ 1로 된다.
이러한 회로 구성으로 함으로써, 바람직하게는, Vcntn1과 Vcntp1쪽을, 챠지 펌프 출력에 연속해 있는 제어 전압 전용 공급 라인으로서 사용하여, Vcntp2와 Vcntn2쪽을, 전원 노이즈의 영향을 저감시키기 위한 바이어스 전원 전용 공급 라인으로서 사용한다고 하는 것 같이 목적을 나눠 설계할 수가 있다.
더욱 바람직하게는, Vcntn2을 발생하는 바이어스 회로 및 Vcntp2을 발생하는 바이어스 회로(130)와 (132)를 설치하여, 이들 바이어스 회로가 전원 노이즈의 영향을 저감시키기 위한 DC적인 가산 수단으로서 기능하게 할 수 있다.
바이어스 전압 Vcntn2을 발생하는 바이어스 회로(132)에 있어서, 전류원 트랜지스터 N12의 게이트 입력 라인과 접지 라인과의 사이에, 저항 성분 Rsn2과 전류원 트랜지스터 N12의 게이트 입력 라인과 전원 라인 사이의 저항 성분 Rdn2의 분압비에 의해, 다음 식으로 나타낸 분압 전압 Vcntn2이 발생된다.
바이어스 전압 Vcntp2을 발생하는 바이어스 회로(130)에 있어서, 전류원 트랜지스터 P12의 게이트 입력 라인과 전원 라인 사이의 저항 성분 Rdp2과 전류원 트랜지스터 P12의 게이트 입력 라인과 접지 라인 사이의 저항 성분 Rsp2의 분압비에 의해, 다음 식에 나타낸 분압 전압 Vcntp2이 발생된다.
DC적인 가산은, 당연한 일이지만, (88)식, (89)식에서, 각각 다음 식과 같이 구해진다.
본 예의 지연 회로에 있어서, 커패시터로 이루어지는 AC적인 가산 수단 뿐 아니라, 저항 소자로 구성되는 DC적인 가산 수단도 구비하고 있으므로, 넓은 주파수 성분의 전원 노이즈에 대하여 유효하다.
제3 회로예
도 17는 본 발명에 관한 지연 회로의 제2 실시예를 적용한 제3 회로예를 나타낸 회로도이다. 본 회로예가 도 16에 나타낸 제2 회로예와 상이한 점은, 제어 전압 또는 바이어스 전압으로서 공급되는 Vcntp1, Vcntp2, Vcntn1, Vcntn2중, Vcntp2과 Vcntn2가 공통의 라인으로 공급되는 점이다.
도 17에 나타낸 바와 같이, 지연부(200a)에서, 각 지연단의 전원 라인 측 전류원 트랜지스터에 공급되는 제어 전압 Vcp2= Vcntp2+ △Vcp2과 접지 라인 측 전류원 트랜지스터에 공급되는 제어 전압 Vcn2= Vcntn2+ △Vcn2은, 같은 제어 전압 라인으로 공급된다.
예를 들면, 초단의 지연단에 있어서, 접지 라인 측 전류원 트랜지스터 N12의 게이트 입력 라인과 전원 라인 측 전류원 트랜지스터 P12의 게이트 입력 라인은 공통이며, 대략 트랜지스터 N12과 트랜지스터 P12의 실효적인 게이트 소스 사이 전압이 같게 되는 것 같은 제어 전압(Vcp2과 Vcn2 )이 기준 전압 발생 회로(140)에 의해 공급된다.
즉, 다음 식이 성립한다.
그런데, Vcntn2+| Vcntp2 |= Vdd 이니까, 다음 식이 얻어진다.
도 17에 나타낸 바와 같이, DC적 가산 수단을 겸한 기준 전압 발생 회로는,바람직하게는, 전류원 트랜지스터 N12과 P12의 공통의 게이트 입력 라인과 접지 라인 사이의 저항 성분 Rs2과, 전류원 트랜지스터 N12과 P12의 공통의 게이트 입력 라인과 전원 라인 사이의 저항 성분 Rd2으로 구성되는 분압 회로(142)를 포함한다.
즉, 바이어스 전압은, DC적인 분압에 의해 생성된다.
또, 여기에서, Rs2≒ Rd2이다.
저항부분 Rs2, Rd2은 MOS 트랜지스터 등으로 형성해도 된다.
또, 도 18에 나타낸 바와 같이, DC적 가산 수단을 겸한 기준 전압 발생 회로는, 바람직하게는, 전원 라인측에 설치된 Vthp 분의 전압을 발생하기 위한 게이트와 드레인이 접속된 PMOS 트랜지스터와, 접지 라인측에 설치된 Vthn 분의 전압을 발생하기 위한 게이트와 드레인이 접속된 NMOS 트랜지스터와, 상기 2개의 트랜지스터의 드레인 사이를 직렬로 접속하는 같은 저항치의 2개의 저항 소자 Rd2와 Rs2로 이루어지는 분압 회로(142a)를 포함한다. 분압 회로(142a)에서, 2개의 저항소자 d2와 Rs2의 접속 중점보다 기준 전압(바이어스 전압)이 출력된다.
또, 도 18에 있어서, 분압 회로(142a)를 제외하면, 다른 각 구성 부분은, 도 17에 나타낸 제3 회로예와 거의 같다.
지연부(200a)에서, 예를 들면, 초단의 지연단의 전류원 트랜지스터 N12의Vgs에의 AC적인 가산 수단 및 전류원 트랜지스터 P12의 Vgs 에의 AC적인 가산 수단은, 공통의 게이트 입력 라인과 접지 라인과의 사이에 설치된 커패시터 Cs2와 공통의 게이트 입력 라인과 전원 라인과의 사이에 설치된 커패시터 Cd2에 의한 AC적인 분압에 의한다. 또, 도 17 및 도 18에 있어서, Cs2≒ Cd2이다.
즉, 지연부(200a)의 전원 라인측 전류원 트랜지스터에 공급되는 제어 전압 Vcp2 및 접지 라인측 트랜지스터에 공급되는 제어 전압 Vcn2은, 각각 다음 식에 의해 구한다.
그런데, 바이어스 전압측, 즉 전압 Vcntn2과 Vcntp2측에서, Vcntn2≒| Vcntp2|≒ Vdd/2이며, 제어 전압측, 즉 전압 Vcntn1과 Vcntp1측에서도, Vcntn1≒ |Vcntp1|≒ Vdd/2라고 하면, (86)식과 (87)식에서, 전원 노이즈의 영향을 작게 할 수 있는 트랜지스터사이즈의 비는, 다음 식에 의해 부여된다.
예를 들면, Vthn≒| Vthp|≒(1/6) Vdd의 경우, {(Wn1/Ln1)/(Wn2/Ln2)}≒{(Wp1/Lp1)/(Wp2/Lp2)}≒ 2가 된다.
이러한 회로 구성으로 하면 , AC적 가산 수단에 필요한 커패시터의 개수와 DC적 가산 수단에 필요한 저항 소자의 개수를 절반으로 할 수 있고, 바람직하게는, 제어 전압의 반전 전압을 발생시키기 위한 기준 전압(≒ Vdd/2)발생 회로의 출력을 그대로 이용함으로써, 회로 규모의 증가를 지연단의 전류원 트랜지스터의 증가에만 억제하려고 하는 이점이 있다.
도 20은, 도 17 및 도 18에 나타낸 본 발명의 제2 실시예를 적용한 제3 회로예를 전압 제어 발진 회로에 적용한 경우의 시뮬레이션의 결과를 나타내고 있다. 도 20에 있어서, W4가 전원 노이즈가 없는 경우의 시뮬레이션 파형이며, W5가 전원 노이즈가 있는 경우의 종래예를 이용한 시뮬레이션 파형이며, W6가 전원 노이즈가 있는 경우의 본 제3 회로예를 이용한 시뮬레이션 파형이다. 도시한 바와 같이, 본 발명의 제2 실시예를 적용한 지연 회로에 의해, 전원 노이즈에 의한 영향이 대폭 저감되고, 지터를 대폭 저감할 수 있는 것이 명확하다.
도 19에 본 발명의 제2 실시예의 제3 회로예의 또 다른 구성예를 나타낸다. 도 18에 나타낸 구성예와 상이한 점은, 지연단을 구성하는 인버터가 차동 구성으로 되어 있는 점이다. 이와 같이 차동 구성의 지연단으로는 되어 있지만, 지연 시간의 제어 전압 의존성은, 커런트 미러형과 같은 차동형의 지연단의 특성보다도, 인버터형의 지연단의 특성에 가까우므로, 본 발명의 전원 노이즈의 영향을 저감시키는 방법을 적용할 수 있다.
제3 실시예
본 실시예에서는, 상술한 본 발명의 제1 및 제2 실시예에 있어서의 전원 노이즈의 영향의 저감 방법을 적용한 전압 제어 지연 회로, 또는 전압 제어 발진기의 제어 전압 범위, 발진 주파수 범위를 확대하는 방법을 명확히 한다.
먼저, 여기에서, τofi를 지연단 출력 하강 시의 지연 시간, τori를 지연단 출력 상승 시의 지연 시간이라고 하면, 전류원형의 지연단에 대해, 본 발명의 제1또는 제2 실시예에 있어서의 전원 노이즈의 영향의 저감 방법을 합한 식은 아래와 같이 써서 나타낼 수 있다.
그런데, Vdd-VthL≒ VthL≒ Vdd/2에서, Vcntnj=| Vcntpj|= Vctyp라고 하면, (101)식과 (102)식은, 하기와 같이 변형된다.
(103)식과 (104)식에 있어서, {Vdd/(Vctyp-Vthn)} 및 {Vdd/(Vctyp-| Vthp|)}의 항은, 전원 전압 Vdd나 제어 전압 Vctyp에 관계없이, 일정한 값으로 유지하면, 특정한 kcnj, kcpj, Wnj/Lnj, Wpj/Lpj의 조합시켜도, 제어 전압 Vctyp에 관계없이 Δτofi≒ Δτori≒ 0로 할 수 있다. 즉, 다음 식을 만족시키는 것 같은 피드백 루프를 설치하면 된다.
단지, Vctyp에 추종하여 Vdd도 변화시키기 위해, Vctyp 에 대한 지연 시간의 변화율(즉, VCO 회로의 게인)이 약 2/3로 떨어져 발진 주파수역이 좁아지는 것과, Vctyp의 전압에 따라서, 지연단 출력의 진폭을 변화시키기 위해, 다른 회로와의 인터페이스를 생각하지 않으면 안되는 것에 주의해야 한다. 또한, 외부 부착 회로에서 지연단의 Vdd를 발생시키는 경우에는, Vctyp의 최대 전압에 대응한 Vdd의 최대 전압이 디바이스의 최대 전압을 넘을 우려가 있는 것 등에, 주의를 요한다.
도 21는, 본 발명의 제3 실시예의 지연 회로, 전압 제어 지연 회로 및 전압 제어 발진 회로를 나타낸 구성도이다.
도시한 바와 같이, 본 실시예에서는, 전원 노이즈의 영향을 저감할 수 있는 제어 전압 범위, 발진 주파수 범위를 확대하기 위해, 제어 전압과 전원 전압이 일정한 관계를 유지하는 수단이 설치된다.
도 21에서는, PLL, 또는 DLL에 의해 제어 전압 Vcntnl을 제어하여, Vcntn1에 의해 지연 회로(또는 전압 제어 지연 회로, 전압 제어 발진 회로)에 공급되는 전원 전압 Vdd를 제어하는 경우의 회로예이다.
또, 도 22는, PLL, DLL에 의해 지연 회로에 공급되는 전원 전압 Vdd를 제어하고, 또 전원 전압 Vdd에 의해 Vcntn1를 제어하는 경우의 회로예이다. 또한, 도 23은 (105)식의 관계를 성립하게 하게 하기 위한 참조 전압 Vcmp를 발생하기 위한 참조 전압 발생 회로(170)를 나타낸 회로도이다.
도 23에 있어서, 참조 전압 Vcmp은, 다음 식에 의해 주어진다.
또한, 도 21 및 도 22에 나타낸 회로에서, Vctyp= Vcmp가 되도록 제어되기 때문에, (102)식, (103)식에서, 다음 식이 얻어진다.
(108)식에서, 도 23에 있어서의 전압 VGS를 발생하는 트랜지스터는, k1의 값에 따라서는, 2단 또는 3단이라도 된다. 또, VGS를 발생하는 트랜지스터가 없고 저항만의 분압에 의한 경우에도 어느 정도의 효과는 얻어진다.
(103)식, (104)식에 있어서의{Vdd/(Vctyp-Vthn)} 및 {Vdd/(Vctyp-| Vthp|)}의 값을 일정하게 유지하는 다른 방법으로서, 이들 항과 kcnj나 kcpj를 곱셈한 값의 변동을 적게 하는 방법이 고려된다. kcnj와 kcpj는, (74)식, (75)식에서 주어지지만, 이들 커패시터를 접합 용량으로 형성한 것으로 한다.
제4 실시예
도 24는, 본 발명의 지연 회로, 전압 제어 지연 회로 또는 전압 제어 발진 회로의 제4 실시예를 나타낸 회로도이다. 본 실시예에서는, 전원 노이즈의 영향을 저감할 수 있는 제어 전압 범위, 발진 주파수 범위를 확대하기 위해, AC적 가산 수단을 구성하는 용량 소자에 전압 가변 용량 소자, 즉 접합 용량 소자를 이용한다.
통상, 반도체 소자에 생성되는 접합 용량 Cj의 용량치는, 다음 식에 의해 주어진다.
(109)식에 있어서, VBD는 외부에서 PN 접합에 인가되는 역 바이어스 전압, Cj(VBD)은, 전압 VBD가 인가될 때의 용량치, Vpb 및 mj는, 디바이스 상수이다.
통상 실리콘(Si)반도체칩의 안에서는, Vpb≒ 1.0 V, mj≒ 0.5의 정도가 값을 취하지만, 주파수 증배나 파라메트릭 증폭용 파라크타로는, 경사 접합(m≒ 1/3), 계단 접합(mj≒ 1/2)이 대부분 사용되고, 전자 동조용 가변 용량 다이오드로는, 초계단 접합(mj≒ 1/2∼8)이 대부분 사용된다.
도 24에 대응한 접합 용량의 전압 의존성의 식은, 다음과 같이 주어진다.
로 된다. 어떤 전압에 있어서의 규격화한 변화율 ΔCj/Cj는, 다음 식에 의해주어진다.
표준의 전원 전압 Vdd, 표준의 제어 전압 Vcntnj=| Vntpj|= Vctyp에서, 드레인 전압의 변화 △Vcnj, △| Vcpj| 에 대한 각각의 용량 소자의 규격화한 변화율 △Cj/Cj는, 다음과 같이 된다.
(73)식, (74)식에서 다음 식이 얻어진다.
(103)식과 (104)식에 있어서의 {Vdd/(Vctyp-Vthn)} 및 {Vdd/(Vctyp-|Vthp|)}의 항을 각각 다음 식과 같이 둔다.
표준의 전원 전압 Vdd, 표준의 제어 전압 Vcntnj=| Vcntpj|= Vctyp에서, 제어 전압의 변화 ΔVctyp 에 대한 kvn, kvp의 규격화한 변화율 Δkvn/kvn, Δkvp/kvp은, 각각 다음 식에 의해 구한다
.
표준의 제어 전압 Vctyp을 어긋나게 하더라도, 전원 노이즈의 영향을 저감시키는 효과를 동일하게 얻기 위해서는, (111)식, (112)식과 (115)식, (116)식의 상대 변화율을 서로 캔슬하면 된다. 따라서, 다음 식이 얻어진다.
예를 들면, 만일 Vctyp= Vdd/2, Vthn=| Vthp|= Vdd/6, kcnj= kcpj= kcj, Vpb= 1V로서, 그리고,만일 mjn= mjp= mj라고 하면, mj는, 다음 식과 같이 구해진다.
따라서,
의 초계단 접합의 가변 용량 다이오드를 사용하면 된다.
Csnj와 Cdnj 중의 어느 한쪽, Cdpj와 Cspj 중의 어느 한쪽을 전압 의존성이 없는 용량 소자로 한 경우(예를 들면, 프로세스로서 P+ 확산층이나 N+ 확산층의 어느 한쪽만 초계단 접합의 가변 용량 다이오드를 형성가능하게 한 경우)는, (111)식의 △Csnj= 0 또는 ΔCdnj= 0, (112)식의 △Cdpj= 0 또는 △Cspj= 0에 상당하기 때문에, 역으로 mj에는, 2배의 값이 필요하게 된다. 즉, mj는 다음 식에 의해 구해진다.
따라서,
의 초계단 접합의 가변 용량다이오드를 사용하면 된다.
단, 웨이퍼 제조 공정에 있어서, 초계단 접합의 불순물 프로필을 형성하기 위해, 패터닝 공정과 인프라 공정이 필요하며, 기존의 인프라를 잘 조합시키는 등의 공정 증가를 줄이는 것 같은 연구가 필요하다. 또, 접합면에서의 PN 양쪽의 불순물 농도가 높으면 브레이크 다운 전압이 저하되거나 리크 전류가 증가하거나 하는 적이 있기 때문에 주의를 요한다.
또, 초계단 접합 용량 소자를 형성하는 경우에, 웨이퍼 프로세스가 복잡해 지고, 그 결과, 반도체칩의 비용 상승으로 이어질 가능성이 높다. 이 문제를 해결하기 위하여, 의사적인 가변 용량 소자에 의해 제어 전압을 제어하는 방법이 유효하다.
제5 실시예
도 25는, 본 발명의 지연 회로, 전압 제어 지연 회로 또는 전압 제어 발진 회로의 제5 실시예를 나타낸 회로도이다. 도시한 바와 같이, 본 실시예에서는, 의사적인 가변 용량 소자를 사용하여 제어 전압 Vcntn2 및 Vcntp2을 생성하는 AC적 가산 수단을 구성함으로써, 전원 노이즈의 영향을 저감할 수 있는 제어 전압 범위, 발진 주파수 범위의 확대를 실현한다. 본 실시예에서는, 의사적인 가변 용량 소자를 사용하는 것에 의해, 초계단 접합의 용량 소자를 필요로 하지 않고, 웨이퍼 프로세스의 간략화를 도모하여, 제조 비용의 억제를 실현한다.
도 26은, 본 발명의 의사적인 가변 용량 소자의 구성을 나타낸 회로도이다.
도시한 바와 같이, 의사적인 가변 용량 소자(160)는, 2의 멱승(冪乘)에 따라서 용량치가 설정된 n 개의 커패시터와, 각각의 커패시터에 접속된 n 개의 인버터와, 이들 인버터에 제어 신호를 공급하는 용량 분압비 선택 회로(162)에 의해 구성된다.
커패시터의 한쪽 단자가 공통으로 접속되고, 다른 쪽의 단자가 각각 인버터의 출력 단자에 접속되어 있다. 인버터의 입력 단자는 용량 분압비 선택 회로(162)에 접속되어 있다. 용량 분압비 설정 회로(162)는, 입력되는 용량 분압비설정 신호 Scn 에 따라서 각각의 인버터에 제어 신호를 출력한다. 인버터의 출력 신호 B0, B1,…, B(n-1)에 따라, 각 커패시터의 용량이 제어된다.
예를 들면, 인버터의 출력이 하이 레벨일 때, 그 인버터의 출력 단자에 접속되어 있는 커패시터는 전원 라인에 접속한 용량 소자로서 기능한다. 한편, 인버터 출력 신호가 로우 레벨일 때, 그 인버터의 출력 단자에 접속되어 있는 커패시터는 접지 라인에 접속한 용량 소자로서 기능한다.
이 가변 용량 소자(160)를 AC적 가산 수단으로서 사용한 경우, 인버터 출력이 하이 레벨일 때 Bi=1, 인버터 출력이 로우 레벨일 때 Bi= 0이라고 하면, 전원 전압의 변동을 제어 전압이나 바이어스 전압에 피드백하는 비율 kcj는, 다음 식에의해 주어진다.
즉, kcj는 0으로부터 1까지, 1/2**(n-1)마다 가변할 수 있다.
도 27은 의사적으로 가변인 특성으로 하기 위한 제어 회로의 예이다. 예를 들면, 인터럽트 신호가 발생하여, 모드가 변화되었을 때에, 모드 마다의 초기 설정프로그램에 따라, 의사적인 가변 용량 소자나 가변의 저항 분압 회로에 대하여, 전원 전압, 온도 또는 프로세스 뷸균일이 표준의 상태에서 모드로서는 최적으로 되는 설정을 우선 부여한다. 그리고, 실제로는 여러가지 조건이 다르고, 제어 전압이 변하므로, 바람직하게는, AD 변환기에서 때때로 제어 전압을 모니터하여, 전원 노이즈의 영향이 작아지도록 재설정하여 필드백을 걸어 간다.
이러한 제어를 행함으로써 제어 전압이 변화되어도, 거의 전원 노이즈의 영향을 저감한 상태를 유지하는 것이 가능하다.
제어계의 회로 규모는 대단히 크지만, 도트 클록을 발생시키기 위한 PLL 회로를 마이크로 컴퓨터 등의 반도체칩에 탑재한 경우 등은, 하드웨어의 증가는 거의 없고, 소프트웨어(프로그램)의 개량에만 의하여 거의 실현되기 때문에, 비용의 증를 필요 최소한으로 억제하면서, 전원 노이즈의 영향을 저감할 수 있는 지연 회로, 전압 제어 지연 회로 또는 전압 제어 발진 회로를 실현할 수 있다.
또, 도시하지 않지만 도 3, 도 9, 도 15, 도 16, 도 17, 도 24, 도 25에나타낸 지연단을 도 19에 나타낸 바와 같은 차동 구성의 지연단으로 치환한 실시예에 있어서도, 본 발명의 전원 노이즈의 영향을 저감시키는 효과를 얻을 수 있다.
제6 실시예
본 발명의 제6 실시예에서는, 상반되는 지연 시간의 전원 전압 의존성을 가지는 두 종류 이상의 지연단군의 조합에 의해 복합 지연 회로를 구성함으로써, 지연 회로 전체의 지연 시간이 전원 전압의 의존성을 저감할 수 있는 지연 회로, 전압 제어 지연 회로 또는 전압 제어 발진 회로를 제공한다.
도 28은, 종래의 인버터형 지연단을 사용한 전압 제어 발진 회로의 일례를 나타낸 회로도이다. 도시한 바와 같이, 인버터형의 지연단을 사용한 VCD나 VCO에서는, 출력 신호를 인출하거나, 스탠바이시 회로를 정지시키거나, 복수의 위상이 어긋난 신호를 인출하거나, 또는 범용성을 갖게 하기 위해 지연단의 단수를 가변으로 하거나 하기 위해, 적어도 지연 회로의 1∼2개소에는, 버퍼로서의 인버터나, 논리 게이트로서의 NAND 게이트나 NOR 게이트나 트랜스미션 게이트를 내장하는 것이 많다.
그런데, 이러한 버퍼나 논리 게이트에는, 제어 신호나 바이어스 신호가 입력되어 있지 않기 때문에, 전원 노이즈의 영향을 받는다. 이것 때문에, 이 부분에 관해서는 전원 노이즈가 있으면 지연 시간의 변동이 발생해 버린다.
전원 전압을 Vdd, MOS 트랜지스터의 임계 전원을 Vtht라고 하면, 버퍼나 논리 게이트부분의 지연 시간 τB는, 대략 다음 식에 의해 구한다.
그런데, 전원 라인측과 접지 라인 측 양쪽에 전류원의 트랜지스터를 설치한 전류원형의 지연단의 지연 시간 τA는, 제어 전압을 VCnt라고 하면, 대략 다음 식에 의해 구한다.
또, 션트형의 지연단의 지연 시간 τs는, 제어 전압을 VSht라고 하면, 대략 다음 식에 의해 구한다.
따라서, 버퍼나 논리 게이트의 지연 시간은 전원 전압에 반비례하여, 전원 전압이 높아지면 지연 시간은 작아진다. 역으로, 전류원형의 지연단의 지연 시간은 전원 전압에 비례하여, 전원 전압이 높아지면 지연 시간은 커진다. 션트형의 지연단의 지연 시간은 전원 전압의 2승으로 반비례하여, 전원 전압이 높아지면 지연 시간이 작아진다.
제1 회로예
도 29는, 본 실시예의 지연 회로에 있어서의 지연부의 제1 회로예를 나타낸 회로도이다. 도시한 바와 같이, 지연부(300a)는, 상이한 전원 전압 의존성을 가지는 두 종류의 지연단, 즉 A타입 지연단과 B타입 지연단이 각각 인접하여 구성된다.
도 30은, A타입 지연단과 B타입 지연단의 지연 특성을 나타낸 그래프이다. 도 30 (a)는, A타입 지연단의 지연특성을 나타내고, 이 도면(b)은, B타입 지연단의 지연특성을 나타내고 있다.
또, 여기에서, A타입 지연단은, 예를 들면, 전원 라인측 또는 접지 라인측에 전류원 트랜지스터가 설치되어 있는 인버터형의 지연단으로 이루어지고, B타입 지연단은, 예를 들면, 션트형의 지연단, 버퍼 또는 논리 게이트 등으로 이루어진다.
도 30 (a)에 나타낸 바와 같이, A타입 지연단은, 전원 전압의 변동 ΔVdd에 대하여, 지연 시간의 변화 ΔτA가 정(正)의 특성을 나타낸다. 즉, 전원 전압 Vdd의 증가에 따라, 지연 시간 τA가 증가하고, 역으로 전원 전압 Vdd가 저하되면, 지연 τA가 저하된다. 이것에 대하여, 도 30 (b)에 나타낸 바와 같이, B타입 지연단은, 전원 전압의 변동 ΔVdd에 대하여, 지연 시간의 변화 ΔτB가 부(負)의 특성을 나타낸다. 즉, 전원 전압 Vdd의 증가에 따라, 지연 시간 τA가 저하되고, 역으로 전원 전압 Vdd가 저하되면, 지연 τA가 증가한다.
이와 같이 서로 상반되는 지연 특성을 가지는 두 종류의 지연단을 조합함으로서, 구성된 지연부(300a)에서, 전원 전압 Vdd가 변화된 경우, 인접하는 A타입 지연단과 B타입 지연단의 지연 시간의 변화가 서로 없애므로, 지연부 전체의 지연 시간의 변화를 억제할 수 있다. 특히, A타입 지연단과 B타입 지연단 각각의 지연특성을 조정하여, 전원 전압 Vdd의 변화분 ΔVdd에 대하여, 각각의 지연단의 지연 시간의 변화의 합계가 (ΣτA+ ΣτB≒ 0)을 만족시키도록 설계함으로써, 지연 회로의 전원 전압 의존성을 거의 해소할 수 있다.
또, 본 실시예의 지연 회로에 의하면, 지연단 2단 내지는 4단 정도의 지연 시간보다도 충분히 큰 폭의 전원 노이즈에 대하여, 지연 시간에의 전원 노이즈의 영향을 저감할 수 있다.
제2 회로예
도 31은, 본 실시예의 지연 회로에 있어서의 지연부의 제2 회로예를 나타낸 회로도이다. 도시한 바와 같이, 지연부(300b)는, 상이한 전원 전압 의존성을 가지는 두 종류의 지연단, 즉 C타입 지연단과 B타입 지연단을 각각 소정의 수를 사용하여 구성된다. 예를 들면, 도시한 바와 같이, 지연부(300b)에서, 2단의 C타입 지연단에 계속해서, 일단의 B타입 지연단이 접속되어 있다.
도 32는, C타입 지연단의 지연 특성을 나타내고 있다. 도 32 (a)에 나타낸 바와 같이, C타입 지연단은, 전원 전압의 변동 ΔVdd에 대하여, 지연 시간의 변화 ΔτC가 정의 특성을 나타낸다. 즉, 전원 전압 Vdd의 증가에 따라, 지연 시간 τA가 증가하고, 역으로 전원 전압 Vdd가 저하하면, 지연 τA가 저하된다.
즉, C타입 지연단은, A타입 지연단과 같이, 정의 지연 특성을 가진다. 단지, 전원 전압 Vdd의 변화량 ΔVdd에 대하여, C타입 지연단의 지연 시간 변화량ΔτC이 A타입 지연단의 지연 시간 변화량보다 작다. 즉, (ΔτC/ ΔVdd< ΔτA/ ΔVdd).
C타입 지연단은, 예를 들면, A타입 지연단에 있어서 전원 노이즈의 대책이 실시되었지만, 전원 노이즈의 영향이 일부 남도록 형성되어 있는 지연단이다.
또, B타입 지연단의 지연 특성은, 도 32 (b)에 나타낸 바와 같이, 부의 지연 특성을 가진다. 또, 여기에서, B타입 지연단은, 예를 들면, 션트형의 지연단, 버퍼 또는 논리 게이트 등으로 이루어진다.
전술한 바와 같이, C타입 지연단은, 전원 노이즈 대책이 실시된 결과, 전원 전압 의존성이 약간 남아 있다. 이것에 대하여, B타입 지연단은, 전원 노이즈 대책이 실시되지 않아, 전원 의존성이 크다. 이것 때문에, 도 31에 나타낸 바와 같이,본 실시예의 지연부(300b)에서, B타입 지연단보다 C타입 지연단이 대부분 설치되고, 지연부 전체의 전원 전압 의존성을 억제한다. 예를 들면, (ΣτC+ ΣτB≒ 0)을 만족시키도록 지연부(300b)를 구성하는 C타입 지연단 및 B타입 지연단의 수를 설정함으로써, C타입 지연단의 전원 전압 의존성과 B타입 지연단의 전원 전압 의존성을 서로 없애므로, 지연부(300b)의 전원 전압 의존성을 거의 해소할 수 있다.
또, 본 실시예의 지연 회로에 의하면, 지연단 3단 정도의 지연 시간보다도 충분히 큰 폭의 전원 노이즈에 대하여, 지연 시간에의 전원 노이즈의 영향을 저감할 수 있다.
또, 본 실시예의 지연 회로는, 도 31에 나타낸 구성에 한정되지 않고, 예를 들면, 도 32 (a) 및 (b)에 나타낸 지연 특성을 가지는 A타입 지연단과 D 타입 지연단을 적당한 비율로 구성하는 것도 가능하다.
제3 회로예
도 33은, 본 실시예의 지연 회로에 있어서의 지연부의 제3 회로예를 나타낸 회로도이다. 도시한 바와 같이, 지연부(300c)는, 상이한 전원 전압 의존성을 가지는 복수 종류의 지연단, 예를 들면, A타입 지연단, B타입 지연단, C타입 지연단 및 E 타입 지연단을 각각 소정의 수를 사용하여 구성한다.
예를 들면, 나타낸 바와 같이, 지연부(300c)에서, 제어 전압 또는 바이어스 전압을 입력하는 A타입 지연단 이외에, 전원 노이즈의 영향을 저감시키는 조치가 실시된 E 타입 지연단과, 전원 노이즈의 영향을 받는 버퍼나 논리 게이트로 이루어지는 B타입 지연단이 설치되어 있다.
실제의 인버터형의 지연 회로에서는, 도중의 지연단의 출력 신호를 인출하기 위한 버퍼나, 지연단의 단수를 가변으로 하기 위한 전환 회로 등으로서, 버퍼, 논리 게이트 또는 트랜스미션 게이트가 곳곳에 내장되어 있다. 버퍼나 논리 게이트는 B타입의 지연단으로서 고려되지만, 특히 지연단의 단수를 가변으로 하기 위한 전환 회로의 부분으로서 B타입의 지연단이 설치된다.
이것 때문에, 버퍼나 논리 게이트가 주변에 존재하지 않는 지연단에 관해서는, 전원 노이즈의 영향을 저감시키는 조치가 실시된 E 타입 또는 F 타입의 지연단이 설치된다.
또, 버퍼나 논리 게이트의 B타입의 지연단이 집중하여 존재하는 지연단의 단수 전환 회로의 전후에 대해서는, 집중된 B타입의 특성을 없애기 위해 A타입의 지연단이나, 또는 A타입에 가까운 C타입의 지연단으로서 설계하여, A타입 지연단과 B타입 지연단, 또는 C타입 지연단과 B타입 지연단의 복합지연 회로(300c1)로서의 지연 시간에의 전원 노이즈의 영향이 가장 작아지도록 설계한다.
또, 버퍼나 논리 게이트로 이루어지는 B타입 지연단이 비교적 고립되어 존재하는 전후의 지연단은, C타입의 지연단으로서 설계하여, C타입과 B타입의 복합 지연 회로(300c2)로서의 지연 시간에의 전원 노이즈의 영향이 가장 작아지도록 설계한다.
이러한 여러가지 연구에 따라 실제의 인버터형의 지연 회로, 전압 제어 지연 회로, 전압 제어 발진기에 있어서의 지연 시간에의 전원 노이즈의 영향을 저감시킬 수 있다.
제7 실시예
도 35는, 본 발명에 관한 전압 제어 발진 회로의 제7의 실시예를 나타낸 회로도이다. 도시한 바와 같이, 본 실시예의 전압 제어 발진 회로에서는, 복수의 지연단이 링형으로 접속되어 링발진 회로가 구성된다.
지연 회로, 전압 제어 지연 회로 또는 전압 제어 발진 회로에서는, 지연 시간, 또는 발진 주파수를 넓은 범위에 대응하기 위해서, 지연단의 단수를 가변으로 하는 것이 종종 행해지고 있다. 이러한 경우, 단수의 전환 회로 및 그 전후에는, 제어 전압이나 바이어스 전압의 제어를 받지 않는 버퍼, 논리 게이트 또는 트랜스미션 게이트가 집중되어 배치되어 있다.
도 35에 나타낸 바와 같이, 이 예에서는, B타입 지연단에 의해 구성되는 전환 회로가 설치되어 있다. 상기 B타입 지연단은, 예를 들면, 버퍼 또는 논리 게이트에 의해 구성되고, 외부에서 입력되는 전환 제어 신호에 따라, 전환을 행하고, 링발진 회로에 내장되어 있는 지연단의 수를 변경함으로써, 링발진 회로의 발진 주파수를 전환한다.
전환 회로로서 설치되어 있는 B타입 지연단은, 제어 전압 또는 바이어스 전압 Vcntn, Vcntp의 제어를 받지 않기 때문에, 전원 노이즈의 영향을 받아, 지연 시간이 변화되어 버리는 적이 있다. 이것 때문에, 지연 회로 전체의 지연 시간의 전원 전압 의존성을 억제하므로, 도 35에 나타낸 바와 같이, B타입 지연단의 전후로, 상이한 전원 전압 의존성을 가지는 다른 지연단, 예를 들면, C타입 지연단이 배치되고, 전압전압이 변화된 경우, 이들 지연단의 지연 시간의 변화가 서로 없애도록 설계됨으로써, 지연 회로 전체의 지연 시간의 전원 전압의 의존성을 저감할 수 있다.
제어 전압의 제어를 받지 않는 B타입 지연단의 전후에, 상이한 전원 전압 의존성을 가지는 다른 지연단이 접속되어 있는 회로 부분에서는, 불감 시간이 생기는 적이 있다. 이하, 도 36,37 및 38을 참조하면서, 래그 리드 필터를 사용한 PLL 회로에서의 불감 시간에 대해 설명한다.
도 36은 래그 리드 필터를 사용한 도트 클록 발생용 PLL 회로의 일례를 나타낸 회로도이다. 또, 여기에서, 도트 클록은, 예를 들면, 텔레비전 모니터에 보통의영상 화면에 중첩하여 문자 등의 정보를 표시하기 위해서 사용되는 클록 신호이다. 이 클록 신호는, 영상 신호를 표시하기 위한 수평 동기 신호에 동기해야 하기 때문에, 통상, 수평 동기 신호를 기준 클록으로서, PLL 회로에 의해 생성된다.
도 36에 나타낸 PLL 회로는, 위상 비교기(10), 챠지 펌프 회로(20-1,20-2), 필터(30), 전압 제어 발진기(VCO)(40) 및 분주기(50)에 의해 구성된다.
분주기(50)는, VCO(40)에 의해 생성되는 클록 Fout을 분주비 설정 신호 SN에 따라 설정된 분주비 N으로 분주하여, 분주 신호 Nout를 출력한다.
위상 비교기(10)는, 기준 클록 신호로서의 수평 동기 신호 Hsync와 분주 신호 Nout의 위상을 비교하고, 이들 신호의 위상차에 따라, 업 신호 Sup또는 다운신호 SDW를 출력한다.
챠지 펌프 회로(20-1,20-2)는, 위상 비교기(10)로부터 출력되는 업 신호 Sup또는 다운신호 SDW에 따라, 전류 Icp1와Icp2를 생성하여, 필터(30)에 공급한다.
필터(30)는, 도시한 바와 같이, 래그 리드 필터에 의해 구성된다. 커패시터 C1의 용량치는, 커패시터 C2보다 충분히 크고, 즉 C1> C2이다. 커패시터 C1는, 예를 들면, 외부 부착이다.
필터(30)에 따라 챠지 펌프 회로(20-1)와 (20-2)의 출력 전류에 따라, 제어 신호 Vcnt가 생성된다.
VCO(40)는, 제어 신호 Vcnt에 의해 제어된 발진 주파수로 발진하여, 발진 신호 Fout를 출력한다.
또, 도시하지 않고 있지만, 도트 클록 신호는, 예를 들면, PLL 회로의 출력 신호 Fout를 받아, 수평 동기 신호 Hsync의 하강 에지에 동기시켜 분주를 개시하는 분주기에 의해 발생한다.
도 37은, 래그 리드 필터의 동작시의 신호 파형을 나타낸 파형도이다. 기준 클록 신호로서의 수평 동기 신호 Hsync의 상승 에지와 분주기의 출력 신호 Nout의 하강 에지의 위상차를 위상 비교기로 검출하여, 챠지 펌프 회로를 구동하는 업 신호 Sup또는 다운 신호 SDW를 발생한다. 수평 동기 신호 Hsync의 상승 에지보다 분주 신호 Nout의 하강 에지가 지연되고 있을 때는, 업 신호 Sup를 발생하여, 수평 동기 신호 Hsync의 상승 에지보다도 분주 신호 Nout의 하강 에지가 선행하고 있을 때는, 다운신호 SDW를 발생하여, 동시의 때는 어느쪽도 발생하지 않는다.
여기에서, 수평 동기 신호 Hsync의 주기를 T, 업 신호 Sup또는 다운신호 SDW의 폭(PLL의 지터)를 ΔT로 한다. 래그 리드 필터의 출력 전압 Vcnt에는, 저항소자 R에 생긴 전압변화분 S1와, 커패시터 C1에 생긴 전압변화분 S2가 포함되어 있다.
저항소자 R에 생긴 전압변화분 S1는, 업 신호 Sup또는 다운신호 SDW가 발생된 ΔT의 기간에, 저항 R에 Icp1의 전류가 흐름에 따라, ΔV1= Icp1× R의 전압 변화가 발생하는 펄스형의 신호 S1= V1×ΔT의 변화이다.
커패시터 C1에 생긴 전압변화분 S2는, ΔT의 시간만큼(Icp1+ Icp2)의 전류가흐른 만큼의 전하량이 업 신호 Sup또는 다운신호 SDW가 종료한 후도 (C1+ C2)≒ C1의 커패시터에 남아 있는 것에 의한 ΔV2≒(Icp1+ Icp2 )×ΔT/(C1+ C2)의 전압 변화가(T±α)≒ T의 기간 계속되고, 시간축에 따라 가늘고 긴 S2≒ V2 ×T의 변화이다.
래그 리드 필터(30)에서는, 위상 인입은 각속도의 변화(∝ 주파수의 변화 ∝ 제어 전압의 변화) ×시간으로 행해지기 때문에, S1와 S2의 합에 의해 행해지지만, 주파수의 인입은, 주파수의 변화(cc 제어 전압의 변화)로 행해지기 때문에, 전압변화가 원래로 돌아가버리는 S1는 관계없이 되어, 원래로 돌아가지 않는 S2만에 의해행해진다.
따라서, (S1+ S2)/S2∝ 위상 수정량/주파수 수정량이 되고, 수평 동기 신호 Hsync의 주파수가 변화되어도, S1와 S2의 비를 일정하게 유지하도록 설정함으로써, PLL 회로가 안정된 동작이 얻어진다.
즉, 도 36에 나타낸 PLL 회로에서는, 외부 부착콘덴서 C1의 용량치는 고정 해도, 분주기의 분주비 N을 수평 동기 신호 Hsync의 주기 T에 정비례하여 설정하여, 챠지 펌프 회로(20-1)의 출력 전류 Icp1를 고정하고, 챠지 펌프 회로(20-1)와 챠지 펌프 회로(20-2)의 출력 전류치의 합(IcP1+ IcP2)을 수평 동기 신호 Hsync의 주기 T에 반비례하여 설정함으로써, (S1+ S2)/ ΔT ∝ 위상 인입량/위상의 편차량의 비(= 한 번에 어느 정도의 비율로 수정할 것인가), 및 (S1+ S2)/S2 ∝ 위상 인입량/주파수 인입량의 비가 일정하게 되어, 안정된 특성을 얻는것이 가능하다. 또, VC0(40)는, 거의 일정한 주파수로 동작하면 된다.
대규모 집적 회로에 탑재한 경우, ΔV1의 전압은, 수백 mV보다는 크게 할 수 없으므로, 고정의 전압으로 할 것인가 2∼3배 가변으로 할 것인가 정도의 선택밖에 할 수 없다. 따라서, Icp1를 고정의 전류치로 하고, 대충의 록 검출과 정밀한 록 검출을 할 수 있는 경우, S2즉 Icp2가 주파수 인입에 관계하여, (S1+ S2)즉 (Icp1+ Icp2 )이 위상 인입에 관계하기 때문에, 수평 동기 신호 Hsync의 주파수가 변화되어 대충의 록 검출 기준으로부터 벗어나면, Icp2를 증가시켜 S2> S1의 관계로 함으로써 주파수 인입 시간을 단축시키는 것이 가능하다.
대충의 록 검출 기준을 만족시키면 Icp2를 감소시켜 S2≒ S1의 관계로 하여, 위상 인입을 행한다. 정밀한 록 검출 기준도 만족시키면, 주파수는 거의 보정할 필요가 없어지기 때문에 Icp2를 더욱 감소시켜 S2 < S1의 관계로 하여, PLL 회로의 피드백 루프의 지연에 의한 과잉의 주파수 보정을 저감시킬 수 있다.
도 38에, 디지털의 전원 노이즈에 대한 래그 필터와 래그 리드 필터의 응답 파형을 비교하여 나타낸다. 래그 필터에서는, S1에 상당하는 부분이 없고, S2에 상당하는 S2'만 이다.
래그 필터와 래그 리드 필터의 위상 인입량을 같은(S1+ S2= S2')것으로 생각한 경우, Icp1+ Icp2= Icp2'일 때는, △T'= 2 △T 이며, 래그 리드 필터는 래그필터의 절반의 지터량이 된다. 또, 2 ×(Icp1+ Icp2)= Icp2'일 때는, ΔT'= ΔT 이지만, 2 ΔVcnt = ΔVcnt'이며, 래그 필터에서는, 제어 전압의 변동이 2배가 되어 버린다. 즉, 래그 필터에서는, S1에 상당하는 부분이 없기 때문에, 디지털의 전원 노이즈의 영향이 원래 발생하여 원하지 않는 제어 전압의 변동으로서 대부분 남아 버려, 결국 지터량이 커져 버린다.
S1 부분은 원래 위상 비교기의 업 신호 SUP, 또는 다운 신호 SDW로서 발생되기 때문에, 위상 비교기의 불감대라는 문제를 포함하고 있다. 따라서, 위상 비교기의 출력에서, 지터의 목표치 이하의 펄스폭이라도, 챠지 펌프 회로, 루프 필터, 바이어스 회로 등을 지나서, VCO 회로 또는 VCD 회로에 겨우 도착했을 때에, 처음과 거의 같은 펄스폭이나, 약간 넓어진 펄스폭으로 겨우 도착하지 않으면, S1 부분의 유효성을 얻을 수 없게 되어 버리고, S2의 면적도 작아져, 지터가 커져 버린다.
이상의 설명에 의해, 래그 리드 필터에 있어서의 S1부분은 디지털의 전원 노이즈에 대하여 유효하다.
그런데, S1 부분을 수취하는 쪽의 VCO 회로나 VCD 회로에도, 위상 비교기의 불감대와 같은 문제가 있다.
도 39에 일반적인 인버터형의 전압 제어 발진기의 회로예를 나타낸다. 종래, 넓은 발진 주파수 범위에 대응하기 위해서, 지연단의 단수를 가변으로 하는 것이, 종종 행해지고 있었다. 이러한 경우, 단수의 전환 회로 및 그 전후에는, 제어 전압이나 바이어스 전압의 제어를 받지 않는다, 버퍼나 트랜스미션 게이트나 논리 게이트가 집중되어 있다. 우연히, 제어 전압이나 바이어스 전압이 관계되지 않는 부분이 동작하고 있을 때에, 뜻하지 않게 S1부분의 변화가 발생하도록 설계하여 버리면 , S1부분의 폭이 작을 때에는, S1부분의 위상 인입의 효과는 얻을 수 없게 되어,지터가 커져 버리는 것이 고려된다.
도 35에 나타낸 본 실시예의 전압 제어 발생 회로에서는, 본 발명의 전원 노이즈의 영향을 저감시키는 방법의 효과를 유효하게 인출하기 위해서 필요한 전압 제어 발진기나 전압 제어 지연 회로에 있어서의 불감 시간을 나타내고 있다. 제어 전압이나 바이어스 전압의 제어를 받지 않는, 버퍼나 트랜스미션 게이트나 논리 게이트가 있는 부분에 관해서는, 이들을 연속된 지연 시간이 지터량의 목표치보다도 충분히 작게 설계해야 한다. 이로 인해, 예를 들면, 이 전압 제어 발진 회로를 이용하여, 도 36에 나타낸 PLL 회로를 구성함으로써, 전원 전압의 의존성을 저감할 수 있고, 안정된 발진 주파수를 가지는 발진 신호를 얻는 수 있어, 안정된 도트 클록 신호를 제공할 수가 있다.
제8 실시예
본 실시예에서는, 본 발명의 지연 회로, 전압 제어 지연 회로 또는 전압 제어 발진 회로의 응용예를 나타낸다.
제1 응용예
도 40은, 본 발명의 지연 회로의 일 응용예를 나타낸 회로도이다.
이 응용예는, 본 발명의 지연 회로를 사용한 지연 시간 조정 회로이다. 나타낸 바와 같이, 이 지연 시간 조정 회로는, 지연 회로(60), 바이어스 회로(70) 및 지연 시간 선택 회로(80)에 의해 구성된다.
지연 시간 조정 회로는, 반도체칩 내에서, 데이터 신호와 클록 신호의 타이밍이 어긋나 버렸을 때 등에, 타이밍을 조정하기 위해서 사용되는 회로이다. 반도체칩의 출력핀에 접속되어 있는 출력 버퍼는, 큰 부하 용량을 구동하므로, 동작시에 큰 전원 노이즈가 발생한다. 이러한 전원 노이즈에 의해 지연 조정 회로의 타이밍의 조정량이 오류를 일으킬 경우가 있다. 본 발명을 응용하면 전원 노이즈에 의한 조정량의 오류를 저감할 수 있다.
지연 회로(60)는, 예를 들면, 상술한 본 발명의 지연 회로이며, 전원 노이즈대책이 실시된 복수의 인버터형 지연단으로 이루어지는 지연 회로이다. 입력 신호 Sin에 대하여, 소정의 지연 시간으로 지연시킨 지연 신호를 출력한다. 또, 지연 회로(60)는, 예를 들면, 입력 신호 Sin에 대하여 상이한 지연 시간 Δτl, …, Δτn을 부여한 복수의 지연 신호를 출력한다.
바이어스 회로(70)는, 바이어스 전압 Vcnt을 생성하고, 지연 회로(60)의 각 지연단에 공급한다. 또한,바이어스 회로(70)는, 각 지연단의 지연 시간이 거의 일정해지도록, 전원 전압 Vdd의 변동 ΔVdd에 따라 바이어스 전압 Vcnt의 레벨을 제어한다. 이로 인해,지연 회로(60)의 지연 시간 Δτ1,…, Δτn은, 전원 전압의 의존성이 저감된다.
지연 시간 선택 회로(80)는, 외부에서 입력되는 선택 신호 SEL에 따라서, 지연 회로(60)로부터 출력되는 복수의 지연 신호중, 소정의 지연 신호를 선택하여 출력한다.
전술한 바와 같이, 이 지연 시간 조정 회로에 의하면, 전원 전압 Vdd의 변동에 의한 영향을 억제할 수 있고, 안정된 지연 시간을 얻을 수 있기 때문에, 전원 노이즈에 의한 지연 시간 조정량의 오류를 저감할 수 있다.
제2 응용예
도 41은, 본 발명의 전압 제어 발진 회로(VCO)의 일 응용예를 나타낸 회로도이며, 본 발명의 VCO를 사용하여 구성된 PLL 회로의 회로도이다.
도시한 바와 같이, 본 예의 PLL 회로는, 위상 비교기(10), 챠지 펌프 회로(20), 필터(30), VCO40 및 분주기(50)에 의해 구성된다.
또, 도 41에 나타낸 바와 같이, 본 응용예의 PLL 회로는, 종래의 PLL 회로와 거의 같은 구성을 가진다. 단, 본 발명의 VCO를 사용함으로써, 위상 비교기(10), 챠지 펌프 회로(20) 또는 필터(30)는, 종래의 것과 같아도, PLL 회로가 인입된 후 전원 노이즈에 기인하는 지터를 현저히 저감할 수 있는 효과가 얻어진다.
단, 본 발명의 효과는 여러가지 조건이 잘 조화된 경우에 얻어지기 때문에, 넓은 제어 전압 범위, 넓은 발진 주파수 범위에서 사용하는 전압 제어 지연 회로나 전압 제어 발진기에는 그다지 적합하지 않다. 또, 기본형이 인버터형이므로, 수백 MHz까지의 용도로 사용할 수 있다.
제3 응용예
도 42는, 본 발명의 전압 제어 지연 회로(VCD)를 응용한 DLL(Delay Locked Loop )의 일례를 나타낸 회로도이다. 도시한 바와 같이, 이 DLL은, 위상 비교기(10), 챠지 펌프 회로(20),필터(30), VCO(40a) 및 2분주기(50a)에 의해 구성된다.
2분주기(50a)는, 외부에서 입력되는 기준 클록 신호 CKref를 2분주한 분주 신호 CK1를 위상 비교기(10)에 공급한다.
VCD(40a)는, 필터(30)로부터 출력되는 제어 신호 Vcnt 에 따라 지연 시간이 제어된다. 그리고, 제어된 지연 시간으로 입력 신호 CK1를 지연 시켜, 지연 신호 SD를 출력한다.
위상 비교기(10)는, 클록 신호 CK1와 VCO(40a)에 의해 출력된 지연 신호 SD의 위상을 비교하고, 이들 신호의 위상차에 따라 업 신호 SUP또는 다운신호 SDW의 어느 것인가를 출력한다.
본 응용예에 있어서, 위상 비교기(10),챠지 펌프 회로(20) 및 필터(30)는, 종래의 것에 의해 구성된다. 즉, 위상 비교기(10)의 위상 비교 결과에 따라, 챠지 펌프 회로(20) 및 필터(30)에 따라 분주 클록 신호 CK1와 지연 신호 SD와의 위상차에 따른 제어 신호 VCnt가 생성되어, VCD(40a)에 공급된다.
이것 때문에, VCD(40a)의 지연 시간 △τ는, 분주 클록 신호 CK1와 지연 신호 SD의 위상차에 따라 제어된다. 그 결과, VCD(40a)에서, 분주 클록 신호 CK1에 위상이 동상(同相)으로 되는 발진 신호 SD를 획득할 수 있다.
본 응용예와 같이, 본 발명의 VCD를 사용하여 구성된 루프 발진 회로에 따라 입력되는 기준 클록 신호 CKref에 위상 동기하는 신호를 제공할 수 있다. 또한, 본 발명의 VCD를 이용함으로써, VCD의 지연 시간이 전원 전압 Vdd의 변동에 의한 영향을 저감할 수 있어, 안정된 발진 신호를 제공할 수 있다.
제3 응용예
도 43은, 본 발명의 VCO를 사용하여 구성된 PLL 회로 및 이 PLL 회로를 포함하는 도트 클록 발생 회로의 회로도이다.
본 예의 도트 클록 발생 회로는, 예를 들면, 디지털 TV 용 도트 클록과 VBI 샘플링 클록을 발생하는 발생 회로에 적용할 수 있다. PLL 회로는, 예를 들면, 모화면의 수평 동기 신호 HSYNC0, 또는 자 화면의 수평 동기 신호 HSYNC1중 어느 것인가가 선택된 수평 동기 신호 HSYNC를 기준 클록으로 하여, 그 상승 에지(화면의 우단에 대응함)로 분주기 출력과 동기를 취하여, 화면 우단에서 챠지 펌프 회로 가 동작한다.
도시한 바와 같이, PLL 회로 부분은, 위상 비교 회로(10), 챠지 펌프 회로(20), 필터(30), VCO(40), 분주기(50) 및 바이어스 회로(70)에 의해 구성된다. PLL 회로의 이외에, 제어 회로(400), VBI 샘플링 클록 발생 회로(410) 및 도트 클록 발생 회로(420)와 (430)가 설치되고, 이들 회로에 따라 도트 클록을 생성하는 도트 클록 생성 회로가 구성된다.
PLL 회로 부분에 있어서, 인버터형 VCO 회로에 본 발명의 전원 노이즈의 영향을 받기 어려운 전압 제어 발진기를 사용함으로써 저 지터의 PLL 회로를 실현하고 있다. 도트 클록 발생 회로(420) 및 (430)은, VCO 회로의 출력 클록 신호 Sout를 받아, 수평 동기 신호의 버퍼신호 HSYNCOB, HSYNC1B의 하강 에지(화면 좌단)에 동기시켜 도트 클록 신호를 발생한다.
도 44는, 본 응용예의 도트 클록 생성 회로가 동작하는 시스템의 전원 노이즈를 나타낸 파형도이다. 본 예의 도트 클록 생성 회로는, 도 44 (a)에 나타낸 수평 동기 신호 Hsync를 기준 클록으로 하여, 도트 클록 신호를 생성한다. 도 44 (b),(d),(e) 및 (f)은, 각각 전원 전압 Vdd에 혼입되는 디지털 노이즈, 화상 표시계 노이즈, 서보계 노이즈 및 모터 노이즈를 나타내고 있다. 본 응용예에 있어서, 전원 노이즈에 대책이 실시된 VCO를 사용하여 PLL 회로를 구성함으로써, 전원 전압 Vdd에 혼입되는 여러가지 노이즈에 의한 영향을 저감할 수 있고, 안정된 주파수를 가지는 도트 클록 신호를 생성할 수가 있다.
전원 노이즈의 영향을 잘 받지 않는 VCO 회로의 채용과, 수평 동기 신호에의 동기 방법의 연구에 의해, 고 증배의 PLL 회로임에도 불구하고, 전원 전압 Vdd의 변동에 의한 영향을 억제할 수 있고, 안정된 주파수를 가지는 도트 클록 신호를 생성할 수 있기 때문에, 표시 화면상에 안정된 OSD 문자를 표시할 수 있고, 플리커나 웨이브가 보이지 않는 표시를 얻을 수 있다.
이상 설명한 바와 같이, 본 발명의 지연 회로, 전압 제어 지연 회로 및 전압 제어 발진 회로에 의하면, 전원 노이즈의 영향을 억제할 수 있고, 저 지터의 PLL회로, DLL 회로가 실현된다.
또, 본 발명에 관한 전압 제어 발진 회로는, 반도체칩에 내장하더라도 충분한 지터 특성이 얻어지는 때문에, PC의 영상 신호의 표시나 TV의 OSD 문자의 표시용 도트 클록 신호의 발생원으로서 사용할 수 있다. 이것 때문에, 세트상의 부품수를 삭감할 수 있다.
또, 반도체칩에 내장함으로써, 분주비의 설정도 기준 클록의 주파수에 맞춰 변경할 수 있는 등 여러가지 제어가 가능하게 되는 때문에, 디지털 방송에 대응한 TV에 사용할 수 있다.
또한, 본 발명에 의하면, 인버터형의 지연단이 지연 회로, 전압 제어 지연 회로 또는 전압 제어 발진 회로의 기본적인 구성 요소이기 때문에, 저소비 전력화 또는 저전원 전압화를 용이하게 실현할 수 있다.

Claims (71)

  1. 바이어스 전압에 따라 구동 전류가 제어되고, 상기 구동 전류에 의해 지연 시간을 결정할 수 있는 지연단(遲延段)을 가지는 지연 회로로서,
    전원 전압의 변동을 소정의 비율로 상기 바이어스 전압에 가산하고, 가산 결과를 상기 지연단에 공급하는 가산 수단을 가지는 지연 회로.
  2. 제1항에 있어서,
    상기 가산 수단은, 상기 전원 전압의 변동량에 포함되어 있는 교류 성분을 상기 바이어스 전압에 가산하는 교류 가산 수단을 포함하는 지연 회로.
  3. 제2항에 있어서,
    상기 교류 가산 수단은, 상기 전원 전압의 공급선과 상기 바이어스 전압의 공급선과의 사이에 접속되어 있는 제1 커패시터와,
    상기 바이어스 전압의 공급선과 기준 전압(GND)의 공급선과의 사이에 접속되어 있는 제2 커패시터를 가지는 지연 회로.
  4. 제1항에 있어서,
    상기 가산 수단은, 상기 전원 전압의 변동량에 포함되어 있는 직류 성분을 상기 바이어스 전압에 가산하는 직류 가산 수단을 포함하는 지연 회로.
  5. 제4항에 있어서,
    상기 직류 가산 수단은, 상기 전원 전압의 공급선과 상기 바이어스 전압의 공급선과의 사이에 접속되어 있는 제1 저항소자와,
    상기 바이어스 전압의 공급선과 기준 전압의 공급선과의 사이에 접속되어 있는 제2 저항소자를 가지는 지연 회로.
  6. 제1항에 있어서,
    상기 지연단은, MOS형 인버터와,
    상기 인버터와 상기 전원 전압의 공급선과의 사이에 접속되고, 게이트에 제1 바이어스 전압이 인가되는 제1 전류원 트랜지스터와,
    상기 인버터와 기준 전압의 공급선과의 사이에 접속되고, 게이트에 제2 바이어스 전압이 인가되는 제2 전류원 트랜지스터를 가지는 지연 회로.
  7. 제6항에 있어서,
    상기 MOS형 인버터는, 제1 전류원 트랜지스터와 제2 전류원 트랜지스터를 전류원 트랜지스터로 하는 차동(差動) 구성의 인버터인 지연 회로.
  8. 제6항에 있어서,
    상기 가산 수단은, 상기 전원 전압의 변동량에 포함되어 있는 교류 성분을상기 제1 바이어스 전압에 가산하는 제1 교류 가산 수단과,
    상기 전원 전압의 변동량에 포함되어 있는 교류 성분을 상기 제2 바이어스 전압에 가산하는 제2 교류 가산 수단을 포함하는 지연 회로.
  9. 제8항에 있어서,
    상기 교류 가산 수단은, 상기 전원 전압의 공급선과 상기 바이어스 전압의 공급선과의 사이에 접속되어 있는 제1 커패시터와,
    상기 바이어스 전압의 공급선과 기준 전압(GND)의 공급선과의 사이에 접속되어 있는 제2 커패시터를 가지는 지연 회로.
  10. 제6항에 있어서,
    상기 가산 수단은, 상기 전원 전압의 변동량에 포함되어 있는 직류 성분을 상기 제1 바이어스 전압에 가산하는 제1 직류 가산 수단과,
    상기 전원 전압의 변동량에 포함되어 있는 직류 성분을 상기 제2 바이어스 전압에 가산하는 제2 직류 가산 수단을 포함하는 지연 회로.
  11. 제2항에 있어서,
    상기 지연단은, MOS형 인버터와,
    한쪽 단자가 상기 전원 전압의 공급선에 접속되고, 게이트에 제1 바이어스 전압이 인가되는 복수의 제1 전류원 트랜지스터와,
    한쪽 단자가 기준 전압의 공급선에 접속되고, 게이트에 제2 바이어스 전압이 인가되는 복수의 제2 전류원 트랜지스터와,
    상기 제1 전류원 트랜지스터와 상기 인버터와의 사이에 접속되고, 상기 복수의 제1 전류원 트랜지스터의 출력 전류의 어느 하나 또는 몇 개를 선택하여 상기 인버터에 공급하는 제1 스위칭회로와,
    상기 제2 전류원 트랜지스터와 상기 인버터와의 사이에 접속되고, 상기 복수의 제2 전류원 트랜지스터의 출력 전류의 어느 하나 또는 몇 개를 선택하여 상기 인버터에 공급하는 제2 스위칭회로를 가지는 지연 회로.
  12. 제11항에 있어서,
    상기 MOS형 인버터는, 복수의 제1 전류원 트랜지스터와 복수의 제2 전류원 트랜지스터를 전류원 트랜지스터로 하는 차동 구성의 인버터인 지연 회로.
  13. 제11항에 있어서,
    상기 교류 가산 수단은, 상기 전원 전압의 공급선과 상기 바이어스 전압의 공급선과의 사이에 접속되어 있는 제1 커패시터와,
    상기 바이어스 전압의 공급선과 기준 전압(GND)의 공급선과의 사이에 접속되어 있는 제2 커패시터를 가지는 지연 회로.
  14. 제1항에 있어서,
    상기 지연단은, MOS형 인버터와,
    한쪽 단자가 상기 인버터의 출력 단자에 접속되고, 게이트에 상기 바이어스 전압이 인가되는 스위칭 트랜지스터와,
    한쪽 전극이 상기 스위칭 트랜지스터의 다른 쪽의 단자에 접속되고, 다른 쪽의 전극이 기준 전압의 공급선에 접속되어 있는 커패시터를 가지는 지연 회로.
  15. 제14항에 있어서,
    상기 가산 수단은, 상기 전원 전압의 공급선과 상기 바이어스 전압의 공급선과의 사이에 접속되고, 상기 전원 전압의 변동의 교류 성분을 상기 바이어스 전압에 커플링하는 커패시터를 가지는 지연 회로.
  16. 공급되는 구동 전류에 의해 지연 시간을 결정할 수 있는 지연단을 가지는 지연 회로로서,
    상기 지연단은, MOS형 인버터와,
    제1 바이어스 전압에 따라, 상기 인버터에 제1 구동 전류를 공급하는 제1 전류원 회로와,
    제2 바이어스 전압에 따라, 상기 제1 구동 전류와 상이한 전원 전압 의존성을 가지는 제2 구동 전류를 상기 인버터에 공급하는 제2 전류원 회로를 가지는 지연 회로.
  17. 제16항에 있어서,
    상기 전원 전압의 변동을 제1 비율로 상기 제1 바이어스 전압에 가산하고, 가산 결과를 상기 제1 전류원 회로에 공급하는 제1 가산 수단과,
    상기 전원 전압의 변동을 제2 비율로 상기 제2 바이어스 전압에 가산하고, 가산 결과를 상기 제2 전류원 회로에 공급하는 제2 가산 수단을 가지는 지연 회로.
  18. 제17항에 있어서,
    상기 제1 가산 수단은, 상기 전원 전압의 공급선과 상기 제1 바이어스 전압의 공급선과의 사이에 접속되고, 상기 전원 전압의 변동의 교류 성분을 상기 바이어스 전압에 커플링하는 커패시터를 가지는 지연 회로.
  19. 제17항에 있어서,
    상기 제2 가산 수단은, 상기 전원 전압의 공급선과 상기 제2 바이어스 전압의 공급선과의 사이에 접속되어 있는 제1 커패시터와,
    상기 바이어스 전압의 공급선과 기준 전압의 공급선과의 사이에 접속되어 있는 제2 커패시터를 가지는 지연 회로.
  20. 제16항에 있어서,
    상기 MOS형 인버터는, 공통의 전류 출력 단자를 가지는 제1 전류원 회로와 제2 전류원 회로를 전류원 회로로 하는 차동 구성의 인버터이며,
    전원 전압의 공급선과 제1 바이어스 전압의 공급선과의 사이에 접속되어 있는 제1 커패시터와, 제1 바이어스 전압의 공급선과 기준 전압(GND)의 공급선과의 사이에 접속되어 있는 제2 커패시터에 의해, 전원 전압의 변동의 교류 성분을 제1 비율로, 제1 전류원 회로의 제어 전압에 공급하는 수단과,
    전원 전압의 공급선과 제2 바이어스 전압의 공급선과의 사이에 접속되어 있는 제3 커패시터와, 제2 바이어스 전압의 공급선과 기준 전압(GND)의 공급선과의 사이에 접속되어 있는 제4의 커패시터에 의해, 전원 전압의 변동의 교류 성분을 제2 비율로, 제2 전류원 회로의 제어 전압에 공급하는 수단을 가지는 지연 회로.
  21. 제16항에 있어서,
    상기 MOS형 인버터는, 공통의 전류 출력 단자를 가지는 제1 전류원 회로와 제2 전류원 회로를 전류원 회로로 하는 차동 구성의 인버터이며,
    전원 전압의 공급선과 제1 바이어스 전압의 공급선과의 사이에 접속되어 있는 제1 커패시터, 또는 제1 바이어스 전압의 공급선과 기준 전압(GND)의 공급선과의 사이에 접속되어 있는 제1 커패시터에 의해, 전원 전압의 변동의 교류 성분을 제1 전류원 회로의 제어 전압에 공급하지 않는 수단과,
    전원 전압의 공급선과 제2 바이어스 전압의 공급선과의 사이에 접속되어 있는 제2 커패시터와, 제2 바이어스 전압의 공급선과 기준 전압(GND)의 공급선과의 사이에 접속되어 있는 제3 커패시터에 의해, 전원 전압의 변동의 교류 성분을 제2 비율로, 제2 전류원 회로의 제어 전압에 공급하는 수단을 가지는 지연 회로.
  22. 제19항에 있어서,
    상기 제1 커패시터는, 가변 용량인 지연 회로.
  23. 제19항에 있어서,
    상기 제2 커패시터는, 가변 용량인 지연 회로.
  24. 제17항에 있어서,
    상기 제2 가산 수단은, 상기 전원 전압의 공급선과 상기 제2 바이어스 전압의 공급선과의 사이에 접속되어 있는 제1 저항소자와,
    상기 바이어스 전압의 공급선과 기준 전압의 공급선과의 사이에 접속되어 있는 제2 저항소자를 가지는 지연 회로.
  25. 제17항에 있어서,
    상기 제2 가산 수단은, 상기 전원 전압의 공급선과 상기 제2 바이어스 전압의 공급선과의 사이에 직렬 접속되어 있는 제1 다이오드와 제1 저항소자와,
    상기 제2 바이어스 전압의 공급선과 기준 전압의 공급선과의 사이에 직렬 접속되어 있는 제2 저항소자와 제2 다이오드를 가지는 지연 회로.
  26. 상이한 전원 전압 의존성을 가지는 복수의 지연단으로 이루어지는 지연 회로로서,
    제1 전원 전압 의존성을 가지는 제1 지연단과,
    상기 제1 전원 전압 의존성과 상반되는 제2 전원 전압 의존성을 가지는 제2 지연단을 가지고,
    상기 제1 지연단과 제2 지연단의 단수는 소정의 비율로 결정되는 지연 회로.
  27. 제26항에 있어서,
    상기 지연 회로의 지터가 원하는 목표치 이하의 지연 시간의 사이에, 상기 제1 지연단과 제2 지연단의 비율이 결정되는 지연 회로.
  28. 제26항에 있어서,
    상기 제1 및 제2 지연단 이외에, 지연 시간의 전원 전압 의존성이 억제된 제3 지연단이 설치되어 있는 지연 회로.
  29. 입력 신호에 소정의 지연 시간을 부여한 지연 신호를 출력하는 지연 조정 회로로서,
    바이어스 전압을 생성하는 바이어스 회로와,
    상기 바이어스 전압에 따라 제어된 복수의 상이한 지연 시간으로 상기 입력 신호를 지연시키고, 복수의 지연 신호를 출력하는 지연 회로와,
    선택 신호에 따라, 상기 지연 회로로부터 출력되는 복수의 지연 신호중 어느하나 또는 몇 개를 선택하는 선택 회로를 가지고,
    상기 지연 회로는, 청구항 1∼28기재의 지연 회로인 지연 조정 회로.
  30. 제어 전압에 따라 구동 전류가 제어되고, 상기 구동 전류에 의해 지연 시간을 결정할 수 있는 지연단을 가지는 전압 제어 지연 회로로서,
    전원 전압의 변동을 소정의 비율로 상기 제어 전압에 가산하고, 가산 결과를 상기 지연단에 공급하는 가산 수단을 가지는 전압 제어 지연 회로.
  31. 제30항에 있어서,
    상기 가산 수단은, 상기 전원 전압의 변동량에 포함되어 있는 교류 성분을 상기 제어 전압에 가산하는 교류 가산 수단을 포함하는 전압 제어 지연 회로.
  32. 제30항에 있어서,
    상기 가산 수단은, 상기 전원 전압의 변동량에 포함되어 있는 직류 성분을 상기 제어 전압에 가산하는 직류 가산 수단을 포함하는 전압 제어 지연 회로.
  33. 제30항에 있어서,
    상기 지연단은, MOS형 인버터와,
    상기 인버터와 상기 전원 전압의 공급선과의 사이에 접속되고, 게이트에 제1 제어 전압이 인가되는 제1 전류원 트랜지스터와,
    상기 인버터와 기준 전압의 공급선과의 사이에 접속되고, 게이트에 제2 제어 전압이 인가되는 제2 전류원 트랜지스터를 가지는 전압 제어 지연 회로.
  34. 제33항에 있어서,
    상기 MOS형 인버터는, 제1 전류원 트랜지스터와 제2 전류원 트랜지스터를 전류원 트랜지스터로 하는 차동 구성의 인버터인 전압 제어 지연 회로.
  35. 제31항에 있어서,
    상기 교류 가산 수단은, 상기 전원 전압의 공급선과 상기 바이어스 전압의 공급선과의 사이에 접속되어 있는 제1 커패시터와,
    상기 바이어스 전압의 공급선과 기준 전압(GND)의 공급선과의 사이에 접속되어 있는 제2 커패시터를 가지는 전압 제어 지연 회로.
  36. 제35항에 있어서,
    상기 가산 수단은, 상기 전원 전압의 변동량에 포함되어 있는 교류 성분을 상기 제1 제어 전압에 가산하는 제1 교류 가산 수단과,
    상기 전원 전압의 변동량에 포함되어 있는 교류 성분을 상기 제2 제어 전압에 가산하는 제2 교류 가산 수단을 포함하는 전압 제어 지연 회로.
  37. 제35항에 있어서,
    상기 가산 수단은, 상기 전원 전압의 변동량에 포함되어 있는 직류 성분을 상기 제1 제어 전압에 가산하는 제1 직류 가산 수단과,
    상기 전원 전압의 변동량에 포함되어 있는 직류 성분을 상기 제2 제어 전압에 가산하는 제2 직류 가산 수단을 포함하는 전압 제어 지연 회로.
  38. 제31항에 있어서,
    상기 지연단은, MOS형 인버터와,
    한쪽 단자가 상기 전원 전압의 공급선에 접속되고, 게이트에 제1 제어 전압이 인가되는 복수의 제1 전류원 트랜지스터와,
    한쪽 단자가 기준 전압의 공급선에 접속되고, 게이트에 제2 제어 전압이 인가되는 복수의 제2 전류원 트랜지스터와,
    상기 제1 전류원 트랜지스터와 상기 인버터와의 사이에 접속되고, 상기 복수의 제1 전류원 트랜지스터의 출력 전류의 어느 하나 또는 몇 개를 선택하여 상기 인버터에 공급하는 제1 스위칭회로와,
    상기 제2 전류원 트랜지스터와 상기 인버터와의 사이에 접속되고, 상기 복수의 제2 전류원 트랜지스터의 출력 전류의 어느 하나 또는 몇 개를 선택하여 상기 인버터에 공급하는 제2 스위칭회로를 가지는 전압 제어 지연 회로.
  39. 제38항에 있어서,
    상기 MOS형 인버터는, 복수의 제1 전류원 트랜지스터와 복수의 제2 전류원트랜지스터를 전류원 트랜지스터로 하는 차동 구성의 인버터인 전압 제어 지연 회로.
  40. 제38항에 있어서,
    상기 교류 가산 수단은, 상기 전원 전압의 공급선과 상기 바이어스 전압의 공급선과의 사이에 접속되어 있는 제1 커패시터와,
    상기 바이어스 전압의 공급선과 기준 전압(GND)의 공급선과의 사이에 접속되어 있는 제2 커패시터를 가지는 전압 제어 지연 회로.
  41. 제30항에 있어서,
    상기 지연단은, MOS형 인버터와,
    한쪽 단자가 상기 인버터의 출력 단자에 접속되고, 게이트에 상기 제어 전압이 인가되는 스위칭 트랜지스터와,
    한쪽 전극이 상기 스위칭 트랜지스터의 다른 쪽의 단자에 접속되고, 다른 쪽의 전극이 기준 전압의 공급선에 접속되어 있는 커패시터를 가지는 전압 제어 지연 회로.
  42. 제41항에 있어서,
    상기 가산 수단은, 상기 전원 전압의 공급선과 상기 제어 전압의 공급선과의 사이에 접속되고, 상기 전원 전압의 변동의 교류 성분을 상기 제어 전압에 커플링하는 커패시터를 가지는 전압 제어 지연 회로.
  43. 공급되는 구동 전류에 의해 지연 시간을 결정할 수 있는 지연단을 가지는 전압 제어 지연 회로로서,
    상기 지연단은, MOS형 인버터와,
    제1 제어 전압에 따라, 상기 인버터에 제1 구동 전류를 공급하는 제1 전류원 회로와,
    제2 제어 전압에 따라, 상기 제1 구동 전류와 상이한 전원 전압 의존성을 가지는 제2 구동 전류를 상기 인버터에 공급하는 제2 전류원 회로를 가지는 전압 제어 지연 회로.
  44. 제43항에 있어서,
    상기 전원 전압의 변동을 제1 비율로 상기 제1 제어 전압에 가산하고, 가산 결과를 상기 제1 전류원 회로에 공급하는 제1 가산 수단과,
    상기 전원 전압의 변동을 제2 비율로 상기 제2 제어 전압에 가산하고, 가산 결과를 상기 제2 전류원 회로에 공급하는 제2 가산 수단을 가지는 전압 제어 지연 회로.
  45. 제44항에 있어서,
    상기 MOS형 인버터는, 공통의 전류 출력 단자를 가지는 제1 전류원 회로와제2 전류원 회로를 전류원 회로로 하는 차동 구성의 인버터이며,
    전원 전압의 공급선과 제1 바이어스 전압의 공급선과의 사이에 접속되어 있는 제1 커패시터와, 제1 바이어스 전압의 공급선과 기준 전압(GND)의 공급선과의 사이에 접속되어 있는 제2 커패시터에 의해, 전원 전압의 변동의 교류 성분을 제1 비율로, 제1 전류원 회로의 제어 전압에 공급하는 수단과,
    전원 전압의 공급선과 제2 바이어스 전압의 공급선과의 사이에 접속되어 있는 제3 커패시터와, 제2 바이어스 전압의 공급선과 기준 전압(GND)의 공급선과의 사이에 접속되어 있는 제4 커패시터에 의해, 전원 전압의 변동의 교류 성분을 제2 비율로, 제2 전류원 회로의 제어 전압에 공급하는 수단을 가지는 전압 제어 지연 회로.
  46. 제44항에 있어서,
    상기 MOS형 인버터는, 공통의 전류 출력 단자를 가지는 제1 전류원 회로와 제2 전류원 회로를 전류원 회로로 하는 차동 구성의 인버터이며,
    전원 전압의 공급선과 제1 바이어스 전압의 공급선과의 사이에 접속되어 있는 제1 커패시터, 또는 제1 바이어스 전압의 공급선과 기준 전압(GND)의 공급선과의 사이에 접속되어 있는 제1 커패시터에 의해, 전원 전압의 변동의 교류 성분을, 제1 전류원 회로의 제어 전압에 공급하지 않는 수단과,
    전원 전압의 공급선과 제2 바이어스 전압의 공급선과의 사이에 접속되어 있는 제2 커패시터와, 제2 바이어스 전압의 공급선과 기준 전압(GND)의 공급선과의사이에 접속되어 있는 제3 커패시터에 의해, 전원 전압의 변동의 교류 성분을 어떤 비율로, 제2 전류원 회로의 제어 전압에 공급하는 수단을 가지는 전압 제어 지연 회로.
  47. 상이한 전원 전압 의존성을 가지는 복수의 지연단으로 이루어지는 전압 제어 지연 회로로서,
    제어 전압에 따라 지연 시간이 제어되고, 제1 전원 전압 의존성을 가지는 제1 지연단과,
    상기 제어 전압에 따라 지연 시간이 제어되고, 상기 제1 전원 전압 의존성과 상반되는 제2 전원 전압 의존성을 가지는 제2 지연단을 가지고,
    상기 제1 지연단과 제2 지연단의 단수는 소정의 비율로 결정되는 전압 제어 지연 회로.
  48. 제47항에 있어서,
    상기 전압 제어 지연 회로의 지터가 원하는 목표치 이하의 지연 시간의 사이에, 상기 제1 지연단과 제2 지연단의 비율이 결정되는 전압 제어 지연 회로.
  49. 제47항에 있어서,
    상기 제1 및 제2 지연단 이외에, 지연 시간의 전원 전압 의존성이 억제된 제3 지연단이 설치되어 있는 전압 제어 지연 회로.
  50. 입력 신호와 지연 신호와의 위상을 비교하고, 상기 비교 결과에 따른 위상차 신호를 출력하는 위상 비교 수단과,
    상기 위상차 신호에 따라 제어 전압을 출력하는 전압 출력 수단과,
    상기 제어 전압에 따라 제어된 지연 시간으로 상기 입력 신호를 지연시키고, 상기 지연 신호를 출력하는 전압 제어 지연 회로를 가지고,
    상기 전압 제어 지연 회로는, 청구항 30∼49 기재의 전압 제어 지연 회로인 DLL 회로.
  51. 제어 전압에 따라 구동 전류가 제어되고, 상기 구동 전류에 의해 지연 시간을 결정할 수 있는 지연단이 링형으로 접속되는 전압 제어 발진 회로로서,
    전원 전압의 변동을 소정의 비율로 상기 제어 전압에 가산하고, 가산 결과를 상기 지연단에 공급하는 가산 수단을 가지는 전압 제어 발진 회로.
  52. 제51항에 있어서,
    상기 가산 수단은, 상기 전원 전압의 변동량에 포함되어 있는 교류 성분을 상기 제어 전압에 가산하는 교류 가산 수단을 포함하는 전압 제어 발진 회로.
  53. 제51항에 있어서,
    상기 가산 수단은, 상기 전원 전압의 변동량에 포함되어 있는 직류 성분을상기 제어 전압에 가산하는 직류 가산 수단을 포함하는 전압 제어 발진 회로.
  54. 제51항에 있어서,
    상기 지연단은, MOS형 인버터와,
    상기 인버터와 상기 전원 전압의 공급선과의 사이에 접속되고, 게이트에 제1 제어 전압이 인가되는 제1 전류원 트랜지스터와,
    상기 인버터와 기준 전압의 공급선과의 사이에 접속되고, 게이트에 제2 제어 전압이 인가되는 제2 전류원 트랜지스터를 가지는 전압 제어 발진 회로.
  55. 제54항에 있어서,
    상기 가산 수단은, 상기 전원 전압의 변동량에 포함되어 있는 교류 성분을 상기 제1 제어 전압에 가산하는 제1 교류 가산 수단과,
    상기 전원 전압의 변동량에 포함되어 있는 교류 성분을 상기 제2 제어 전압에 가산하는 제2 교류 가산 수단을 포함하는 전압 제어 발진 회로.
  56. 제55항에 있어서,
    상기 MOS형 인버터는, 제1 전류원 트랜지스터와 제2 전류원 트랜지스터를 전류원 트랜지스터로 하는 차동 구성의 인버터인 전압 제어 발진 회로.
  57. 제55항에 있어서,
    상기 교류 가산 수단은, 상기 전원 전압의 공급선과 상기 바이어스 전압의 공급선과의 사이에 접속되어 있는 제1 커패시터와,
    상기 바이어스 전압의 공급선과 기준 전압(GND)의 공급선과의 사이에 접속되어 있는 제2 커패시터를 가지는 전압 제어 발진 회로.
  58. 제54항에 있어서,
    상기 가산 수단은, 상기 전원 전압의 변동량에 포함되어 있는 직류 성분을 상기 제1 제어 전압에 가산하는 제1 직류 가산 수단과,
    상기 전원 전압의 변동량에 포함되어 있는 직류 성분을 상기 제2 제어 전압에 가산하는 제2 직류 가산 수단을 포함하는 전압 제어 발진 회로.
  59. 제52항에 있어서,
    상기 지연단은, MOS형 인버터와,
    한쪽 단자가 상기 전원 전압의 공급선에 접속되고, 게이트에 제1 제어 전압이 인가되는 복수의 제1 전류원 트랜지스터와,
    한쪽 단자가 기준 전압의 공급선에 접속되고, 게이트에 제2 제어 전압이 인가되는 복수의 제2 전류원 트랜지스터와,
    상기 제1 전류원 트랜지스터와 상기 인버터와의 사이에 접속되고, 상기 복수의 제1 전류원 트랜지스터의 출력 전류의 어느 하나 또는 몇 개를 선택하여 상기 인버터에 공급하는 제1 스위칭회로와,
    상기 제2 전류원 트랜지스터와 상기 인버터와의 사이에 접속되고, 상기 복수의 제2 전류원 트랜지스터의 출력 전류의 어느 하나 또는 몇 개를 선택하여 상기 인버터에 공급하는 제2 스위칭회로를 가지는 전압 제어 발진 회로.
  60. 제59항에 있어서,
    상기 MOS형 인버터는, 복수의 제1 전류원 트랜지스터와 복수의 제2 전류원 트랜지스터를 전류원 트랜지스터로 하는 차동 구성의 인버터인 전압 제어 발진 회로.
  61. 제59항에 있어서,
    상기 교류 가산 수단은, 상기 전원 전압의 공급선과 상기 바이어스 전압의 공급선과의 사이에 접속되어 있는 제1 커패시터와,
    상기 바이어스 전압의 공급선과 기준 전압(GND)의 공급선과의 사이에 접속되어 있는 제2 커패시터를 가지는 전압 제어 발진 회로.
  62. 제51항에 있어서,
    상기 지연단은, MOS형 인버터와,
    한쪽 단자가 상기 인버터의 출력 단자에 접속되고, 게이트에 상기 제어 전압이 인가되는 스위칭 트랜지스터와,
    한쪽 전극이 상기 스위칭 트랜지스터의 다른 쪽의 단자에 접속되고, 다른 쪽의 전극이 기준 전압의 공급선에 접속되어 있는 커패시터를 가지는 전압 제어 발진 회로.
  63. 제62항에 있어서,
    상기 가산 수단은, 상기 전원 전압의 공급선과 상기 제어 전압의 공급선과의 사이에 접속되고, 상기 전원 전압의 변동의 교류 성분을 상기 제어 전압에 커플링하는 커패시터를 가지는 전압 제어 발진 회로.
  64. 공급되는 구동 전류에 의해 지연 시간을 결정할 수 있는 지연단이 링형으로 접속되는 전압 제어 발진 회로로서,
    상기 지연단은, MOS형 인버터와,
    제1 제어 전압에 따라, 상기 인버터에 제1 구동 전류를 공급하는 제1 전류원 회로와,
    제2 제어 전압에 따라, 상기 제1 구동 전류와 상이한 전원 전압 의존성을 가지는 제2 구동 전류를 상기 인버터에 공급하는 제2 전류원 회로를 가지는 전압 제어 발진 회로.
  65. 제64항에 있어서,
    상기 전원 전압의 변동을 제1 비율로 상기 제1 제어 전압에 가산하고, 가산 결과를 상기 제1 전류원 회로에 공급하는 제1 가산 수단과,
    상기 전원 전압의 변동을 제2 비율로 상기 제2 제어 전압에 가산하고, 가산 결과를 상기 제2 전류원 회로에 공급하는 제2 가산 수단을 가지는 전압 제어 발진 회로.
  66. 제65항에 있어서,
    상기 MOS형 인버터는, 공통의 전류 출력 단자를 가지는 제1 전류원 회로와 제2 전류원 회로를 전류원 회로로 하는 차동 구성의 인버터이며,
    전원 전압의 공급선과 제1 바이어스 전압의 공급선과의 사이에 접속되어 있는 제1 커패시터와, 제1 바이어스 전압의 공급선과 기준 전압(GND)의 공급선과의 사이에 접속되어 있는 제2 커패시터에 의해, 전원 전압의 변동의 교류 성분을 제1 비율로, 제1 전류원 회로의 제어 전압에 공급하는 수단과,
    전원 전압의 공급선과 제2 바이어스 전압의 공급선과의 사이에 접속되어 있는 제3 커패시터와, 제2 바이어스 전압의 공급선과 기준 전압(GND)의 공급선과의 사이에 접속되어 있는 제4 커패시터에 의해, 전원 전압의 변동의 교류 성분을 제2 비율로, 제2 전류원 회로의 제어 전압에 공급하는 수단을 가지는 전압 제어 발진 회로.
  67. 제65항에 있어서,
    상기 MOS형 인버터는, 공통의 전류 출력 단자를 가지는 제1 전류원 회로와 제2 전류원 회로를 전류원 회로로 하는 차동 구성의 인버터이며,
    전원 전압의 공급선과 제1 바이어스 전압의 공급선과의 사이에 접속되어 있는 제1 커패시터, 또는 제1 바이어스 전압의 공급선과 기준 전압(GND)의 공급선과의 사이에 접속되어 있는 제1 커패시터에 의해, 전원 전압의 변동의 교류 성분을 제1 전류원 회로의 제어 전압에 공급하지 않는 수단과,
    전원 전압의 공급선과 제2 바이어스 전압의 공급선과의 사이에 접속되어 있는 제2 커패시터와, 제2 바이어스 전압의 공급선과 기준 전압(GND)의 공급선과의 사이에 접속되어 있는 제3 커패시터에 의해, 전원 전압의 변동의 교류 성분을 어떤 비율로, 제2 전류원 회로의 제어 전압에 공급하는 수단을 가지는 전압 제어 발진 회로.
  68. 상이한 전원 전압 의존성을 가지는 복수의 지연단이 링형으로 접속되는 전압 제어 발진 회로로서,
    제어 전압에 따라 지연 시간이 제어되고, 제1 전원 전압 의존성을 가지는 제1 지연단과,
    상기 제어 전압에 따라 지연 시간이 제어되고, 상기 제1 전원 전압 의존성과 상반되는 제2 전원 전압 의존성을 가지는 제2 지연단을 가지고,
    상기 제1 지연단과 제2 지연단의 단수는 소정의 비율로 결정되는 전압 제어 발진 회로.
  69. 제68항에 있어서,
    상기 전압 제어 발진 회로의 지터가 원하는 목표치 이하의 지연 시간의 사이에, 상기 제1 지연단과 제2 지연단의 비율이 결정되는 전압 제어 발진 회로.
  70. 제68항에 있어서,
    상기 제1 및 제2 지연단 이외에, 지연 시간의 전원 전압 의존성이 억제된 제3 지연단이 설치되어 있는 전압 제어 발진 회로.
  71. 기준 신호와 발진 신호와의 위상을 비교하고, 상기 비교 결과에 따른 위상차 신호를 출력하는 위상 비교 수단과,
    상기 위상차 신호에 따라 제어 전압을 출력하는 전압 출력 수단과,
    상기 제어 전압에 따라 제어된 발진 주파수로 발진하여, 상기 발진 신호를 출력하는 전압 제어 발진 회로를 가지고,
    상기 전압 제어 발진 회로는, 청구항 51∼70 기재의 전압 제어 발진 회로인 PLL 회로.
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