JP3638696B2 - Ｖｃｏ回路の駆動方法及びｖｃｏ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、ＰＬＬ（Phase-locked loop ）装置等に用いられるＶＣＯ（Voltage Controlled Oscillator)回路の駆動方法及びＶＣＯ回路に関する。
【０００２】
【従来の技術】
図１１は、従来、一般に用いられているＶＣＯ回路の構成を示す回路図である。この構成例のＶＣＯ回路は、外部から入力される制御電圧に応じた二つのレベルの一定電圧を出力する電圧−電圧変換部１０と、電圧−電圧変換部１０の出力である二つの一定電圧をバイアス電圧として発振するリングオシレータ４８とを含んでいる。
【０００３】
先ず、電圧−電圧変換部１０は、４つのＭＯＳ電界効果トランジスタ（以下、ＭＯＳ電界効果トランジスタをＭＯＳＦＥＴまたはＭＯＳと略称する。）から構成されている。ｎ−ＭＯＳ（ｎ−はｎチャネルトランジスタであることを意味する。）Ｔｒ１のゲート電極は、制御入力端子１４に接続しており、外部より制御電圧ＶINが入力される。ｎ−ＭＯＳＴｒ１のソース電極は接地端子ＧＮＤ（図中のアース記号で示される。）に接続される。
【０００４】
電源端子ＶDD（図中の記号△で表される。）にはｐ−ＭＯＳ（ｐ−はｐチャネルトランジスタであることを意味する。）Ｔｒ２およびｐ−ＭＯＳＴｒ３の各ソース電極が接続されている。ｐ−ＭＯＳＴｒ２のゲート電極、ｐ−ＭＯＳＴｒ２のドレイン電極、ｐ−ＭＯＳＴｒ３のゲート電極およびｎ−ＭＯＳＴｒ１のドレイン電極は互いに共通に接続されており同電位である。この電圧レベルが第１バイアス電圧Ｖ1 としてリングオシレータ４８側に出力される。
【０００５】
ｐ−ＭＯＳＴｒ３のドレイン電極には、ｎ−ＭＯＳＴｒ４のドレイン電極が接続される。ｎ−ＭＯＳＴｒ４のソース電極は接地端子ＧＮＤに接続されている。ｎ−ＭＯＳＴｒ４のドレイン電極はｎ−ＭＯＳＴｒ４のゲート電極に接続されており、この電極における電圧が第２バイアス電圧Ｖ2 としてリングオシレータ４８側に出力される。
【０００６】
次に、リングオシレータ４８は、電源端子ＶDDおよび接地端子ＧＮＤ間に設けられるｐ−ＭＯＳおよびｎ−ＭＯＳがコンプリメンタリ接続されて構成されるインバータを奇数個備えている。この構成例のリングオシレータ４８は、ｐ−ＭＯＳＴｒ５、ｐ−ＭＯＳＴｒ８、ｎ−ＭＯＳＴｒ１１およびｎ−ＭＯＳＴｒ１４から構成されるインバータと、ｐ−ＭＯＳＴｒ６、ｐ−ＭＯＳＴｒ９、ｎ−ＭＯＳＴｒ１２およびｎ−ＭＯＳＴｒ１５から構成されるインバータと、ｐ−ＭＯＳＴｒ７、ｐ−ＭＯＳＴｒ１０、ｎ−ＭＯＳＴｒ１３およびｎ−ＭＯＳＴｒ１６から構成されるインバータとで以て構成されている。そして、奇数個（この構成例では３個）のインバータの各々の出力端子が入力端子に順次に接続されている。また、ｐ−ＭＯＳＴｒ７、ｐ−ＭＯＳＴｒ１０、ｎ−ＭＯＳＴｒ１３およびｎ−ＭＯＳＴｒ１６から構成されるインバータの出力端子をＶＣＯ回路の出力端子１６としている。
【０００７】
インバータの構成を、ｐ−ＭＯＳＴｒ５、ｐ−ＭＯＳＴｒ８、ｎ−ＭＯＳＴｒ１１およびｎ−ＭＯＳＴｒ１４から構成されるインバータを例にとって説明する。先ず、ｐ−ＭＯＳＴｒ８およびｎ−ＭＯＳＴｒ１１の各々のゲート電極は互いに接続されておりこの接続点を入力端子としている。また、ｐ−ＭＯＳＴｒ８およびｎ−ＭＯＳＴｒ１１の各々のドレイン電極は互いに接続されており、この接続点を出力端子としている。
【０００８】
そして、ｐ−ＭＯＳＴｒ８のソース電極および電源端子ＶDD間には、ｐ−ＭＯＳＴｒ５が設けられている。ｐ−ＭＯＳＴｒ８のソース電極がｐ−ＭＯＳＴｒ５のドレイン電極に接続され、ｐ−ＭＯＳＴｒ５のソース電極が電源端子ＶDDに接続されている。ｐ−ＭＯＳＴｒ５のゲート電極には、電圧−電圧変換部１０から出力された第１バイアス電圧Ｖ1 が印加される。
【０００９】
さらに、ｎ−ＭＯＳＴｒ１１のソース電極および接地端子ＧＮＤ間には、ｎ−ＭＯＳＴｒ１４が設けられている。ｎ−ＭＯＳＴｒ１１のソース電極がｎ−ＭＯＳＴｒ１４のドレイン電極に接続され、ｎ−ＭＯＳＴｒ１４のソース電極が接地端子ＧＮＤに接続されている。ｎ−ＭＯＳＴｒ１４のゲート電極には電圧−電圧変換部１０から出力された第２バイアス電圧Ｖ2 が印加される。
【００１０】
尚、基板の接続状態（バックバイアス）は省略して示してある。
【００１１】
上述のように、各インバータにはそれぞれのＦＥＴを介して第１バイアス電圧Ｖ1 および第２バイアス電圧Ｖ2 が印加される（ｐ−ＭＯＳＴｒ６、ｐ−ＭＯＳＴｒ９、ｎ−ＭＯＳＴｒ１２およびｎ−ＭＯＳＴｒ１５から構成されるインバータには、ｐ−ＭＯＳＴｒ６を介して第１バイアス電圧Ｖ1 が印加され、ｎ−ＭＯＳＴｒ１５を介して第２バイアス電圧Ｖ2 が印加される。ｐ−ＭＯＳＴｒ７、ｐ−ＭＯＳＴｒ１０、ｎ−ＭＯＳＴｒ１３およびｎ−ＭＯＳＴｒ１６から構成されるインバータには、ｐ−ＭＯＳＴｒ７を介して第１バイアス電圧Ｖ1 が印加され、ｎ−ＭＯＳＴｒ１６を介して第２バイアス電圧Ｖ2 が印加される。）。従って、出力端子１６から出力される出力電圧ＶOUT の発振周波数は、第１および第２バイアス電圧Ｖ1 およびＶ2 によって決まり、すなわち、制御入力端子１４に入力される制御電圧ＶINによって変化させることができる。
【００１２】
【発明が解決しようとする課題】
しかしながら、上述した従来のＶＣＯ回路には以下のような問題があった。
【００１３】
図１２は、図１１に示したＶＣＯ回路の出力電圧の時間波形の様子を示すグラフである。横軸に時間ｔ、縦軸に電圧Ｖを取り、出力端子１６における電圧の時間変化の様子を示した。出力電圧は正弦波状の変動を示し、各ピークは最大がほぼ電源電圧ＶDD、最小がほぼ接地電圧ＧＮＤとなっている。従って、出力電圧は電源電圧ＶDDおよび接地電圧ＧＮＤ間のフル振幅変動を繰り返すため、このＶＣＯ回路の消費電流は大きいといった問題があった。また、電源電圧ＶDDが変動した場合には、この電圧変動がリングオシレータすなわちＶＣＯ回路の出力電圧ＶOUT の発振周波数に影響を及ぼし易いといった問題があった。
【００１４】
図１０は、ＰＬＬ（Phase-Locked Loop ）の基本構成を示すブロック図である。ＰＬＬは、周波数位相比較器３８、チャージポンプ４０、ローパスフィルタ４２、ＶＣＯ回路４４およびＮ分周器４６で構成される。周波数位相比較器３８には外部の基準クロックおよびＮ分周器４６から周波数信号が入力される。これらの周波数信号の位相差に対応する電圧がチャージポンプ４０に出力される。
【００１５】
チャージポンプ４０は、ディジタル形位相比較器およびＶＣＯ回路間に設けられ、一般にローパスフィルタと共に使用される。チャージポンプ４０は、位相比較器３８によりパルス幅変調されたデジタル入力信号をアナログ信号に変換してローパスフィルタ４２に出力する。ローパスフィルタ４２の出力はＶＣＯ回路４４に入力される。ＶＣＯ回路４４の出力は、Ｎ分周器４６により逓倍操作を施されて外部のＬＳＩクロック等に出力される。
【００１６】
ところで、このようなＰＬＬに使用されるＶＣＯ回路の発振特性が電源変動に弱い場合には、基準クロックに対してＶＣＯクロックの周波数および位相は変動してしまいジッターの大きな出力クロックになる。このように、ジッターの大きなクロックがＬＳＩのクロックに使用されると回路の誤動作を引き起こしてしまう。
【００１７】
従って、従来より、消費電流が比較的小さく、電源電圧の変動に対して発振周波数の変化が起こらないＶＣＯ回路の駆動方法及びＶＣＯ回路の出現が望まれていた。
【００１８】
【課題を解決するための手段】
この発明のＶＣＯ回路の駆動方法によれば、リングオシレータを備えるＶＣＯ回路を駆動するに当たり、このＶＣＯ回路への入力電圧を、出力特性が飽和領域において動作する電界効果トランジスタ（以下、単にＦＥＴと称する）を用いて定電流信号に変換し、この定電流信号をリングオシレータの電源電流として供給してこのリングオシレータを駆動させることを特徴とする。
【００１９】
このように、リングオシレータにバイアス電流として供給する電流を、入力電圧を、出力特性が飽和領域において動作するようなＦＥＴを用いて変換された電流信号にすることにより、電源電圧の変動に影響されることがなく、発振周波数を一定に保ってリングオシレータを駆動させることができる。
【００２０】
また、この発明のＶＣＯ回路によれば、入力端子、出力端子、電源供給端子および接地端子を具えるインバータを、３段以上の奇数段だけ、その入力端子および出力端子を順次に接続してなるリングオシレータを含み、制御入力端子、出力端子および電源端子を少なくとも具えるＶＣＯ回路において、前記インバータの電源供給端子の各々は共通接続してあり、および制御電極が前記制御入力端子に結合され、第１主電極が前記電源端子に結合されおよび第２主電極が前記電源供給端子に結合され、かつ、ＦＥＴの出力特性の飽和領域で動作するように設けられている当該ＦＥＴを含む電圧−電流変換部を具え、前記制御入力端子へ入力された制御入力電圧を、前記ＦＥＴで、この制御入力電圧に応じた定電流信号に変えて前記電源供給端子へ接続してなることを特徴とする。
【００２１】
このように、インバータの電源供給端子および電源端子間に飽和領域で動作するＦＥＴを設け、このＦＥＴの主電極間に流れる定電流をインバータの電源供給端子に与えるので、インバータを駆動する電流を一定に保つことができ、従って、電源電圧の変動に影響することなく、発振周波数を一定に保ってリングオシレータを駆動させることができる。また、インバータの電源供給端子の電位を電源電圧より低く抑えることができるので、消費電流を小さくすることができる。
【００２２】
【発明の実施の形態】
以下、図を参照して、この発明の実施の形態について説明する。
【００２３】
［第１の実施の形態］
図１は、第１の実施の形態のＶＣＯ回路の構成を示す回路図である。この第１の構成例は、電圧−電流変換部１８およびリングオシレータ１２から構成されている。
【００２４】
この構成例のリングオシレータ１２は、入力端子、出力端子、電源供給端子および接地端子を具えるインバータを、３段以上の奇数段だけ、その入力端子および出力端子を順次にリング状（またはループ状）となるように接続することにより構成している。図２は、この実施の形態例のインバータの構成を示す回路図である。
【００２５】
この構成のインバータ２６は、図２にも示すように、電源供給端子２０および接地端子ＧＮＤ間にコンプリメンタリ接続されて設けられたＭＯＳＴｒ１およびＴｒ２から構成されている。それぞれのＭＯＳＦＥＴの極性は、ＭＯＳＴｒ１がｐチャネルタイプであり、ＭＯＳＴｒ２がｎチャネルタイプである。先ず、ＭＯＳＴｒ１のドレイン電極およびＭＯＳＴｒ２のドレイン電極が互いに接続されてこの接続点がインバータの出力端子２４となっている。また、ＭＯＳＴｒ１のゲート電極およびＭＯＳＴｒ２のゲート電極が互いに接続されてこの接続点がインバータの入力端子２２となっている。ＭＯＳＴｒ１のソース電極は電源供給端子２０に接続されており、ＭＯＳＴｒ２のソース電極が接地端子ＧＮＤに接続されている。
【００２６】
図３は、リングオシレータ１２を構成する各インバータの接続状態の説明に供するブロック図である。この実施の形態においては、前述した構成の３個のインバータ２６ａ、２６ｂおよび２６ｃを用いて、各々のインバータの出力端子および入力端子を順次に接続して構成している。インバータ２６ｃの出力端子をこのリングオシレータ１２の出力端子すなわちＶＣＯ回路の出力端子２８としている。また、各インバータの電源供給端子２０は共通に接続されてあり、リングオシレータ１２の電源供給端子２０となっている。
【００２７】
図１に示す、この第１の構成例のＶＣＯ回路は、以上説明したインバータ２６を３段設けており、出力端子を次段の入力端子に順次に接続し、最終段の出力端子を初段の入力端子に接続したリングオシレータ１２を備えている。尚、図１には、インバータを構成しているＭＯＳＴｒ１およびＴｒ２の記号を一段目のインバータ２６（図３のインバータ２６ａに対応する。）にだけ付し、２段目、３段目のインバータ（それぞれ図３のインバータ２６ｂ、２６ｃに対応する。）には省略して示してある。
【００２８】
次に、この構成例のリングオシレータ１２の動作について説明する。このリングオシレータ１２の出力端子２８から出力される電圧の発振周波数は、リングオシレータ１２を構成しているインバータ２６ａ、２６ｂ、２６ｃの各々の伝播速度（スイッチング速度）に依存する。また、各インバータの伝播速度は、各インバータの出力端子２４および接地端子ＧＮＤ間に形成される負荷（浮遊）容量および次段インバータのゲート容量の影響を受ける。また、この実施の形態のＶＣＯ回路のインバータは、既に図２および図３を参照して説明したように、二つのＭＯＳＦＥＴＴｒ１およびＴｒ２から構成されており、電源端子ＶDDおよび接地端子ＧＮＤ間を流れる電流がインバータの伝播速度に影響する。
【００２９】
例えば、図２に示す１つの段のインバータで考えてみると、ＭＯＳＴｒ２が高インピーダンス状態（ＯＦＦ状態）のときには、出力端子２４および接地端子ＧＮＤ間は非導通である。このとき、ＭＯＳＴｒ１は低インピーダンス状態（ＯＮ状態）であり、前述の負荷容量には電荷が充電される。そして、ＭＯＳＴｒ２が低インピーダンス状態（ＯＮ状態）から高インピーダンス状態（ＯＦＦ状態）に変わるとき、出力端子２４および接地端子ＧＮＤ間は導通するが、このとき負荷容量に蓄えられていた電荷が放電される。この放電の影響で、出力端子２４の電位状態が高電位（Ｈ）状態から低電位（Ｌ）状態に移るのに時間的な遅れが生じる。従って、図３従って図１に示す構成のインバータの伝播速度は低下し、リングオシレータ１２の出力電圧の発振周波数は低下する。この伝播速度および発振周波数は負荷容量に充電される電荷量、すなわち、電源端子ＶDDおよび接地端子ＧＮＤ間を流れる電流値に比例して小さくなる。また、リングオシレータ１２の出力電圧の発振周波数は、リングオシレータ１２を構成しているインバータ２６の数に比例して小さくなる。
【００３０】
この発明のＶＣＯ回路は、このようなリングオシレータ１２に加えて電圧−電流変換部１８を具えており（図１参照）、この電圧−電流変換部１８は、電界効果トランジスタ（ＦＥＴ）Ｔｒ５を具えていて、このＦＥＴＴｒ５の制御端子をＶＣＯ回路の制御入力端子に結合してあり、このＦＥＴＴｒ５の第１主電圧をＶＣＯ回路の電源端子ＶDDに接続してあり、およびその第２主電極を各インバータの共通接続された電源供給端子２０に結合してあって、このＦＥＴＴｒ５を、このＦＥＴの出力特性の飽和領域で動作するように接続してある。
【００３１】
そして、この図１に示す実施の形態の構成例では、電圧−電流変換部１８は、電源端子ＶDDおよび接地端子ＧＮＤ間に設けられたｎチャネルＭＯＳのＭＯＳＴｒ３、ｐチャネルＭＯＳのＭＯＳＴｒ４およびｐチャネルＭＯＳのＭＯＳＴｒ５を具えている。
【００３２】
ここで、ＭＯＳＴｒ３のゲート電極が電圧−電流変換部１８の制御入力端子３０に接続されている。また、ＭＯＳＴｒ３のソース電極が接地端子ＧＮＤに接続されている。そして、ＭＯＳＴｒ３のドレイン電極は、ＭＯＳＴｒ４のドレイン電極に接続されている。
【００３３】
さらに、ＭＯＳＴｒ４のドレイン電極は、ＭＯＳＴｒ４のゲート電極に接続されており、このゲート電極は、ＭＯＳＴｒ５のゲート電極に接続されている。また、ＭＯＳＴｒ４のソース電極は、電源端子ＶDDに接続されている。
【００３４】
ＭＯＳＴｒ５のソース電極は電源端子ＶDDに接続されており、ドレイン電極は電圧−電流変換部１８の出力端子に接続されている。この電圧−電流変換部１８の出力端子は、リングオシレータ１２の電源供給端子２０に接続される。
【００３５】
次に、この構成例の電圧−電流変換部１８の動作について説明する。例えば、制御入力端子３０の電圧を増加してゆくと、ＭＯＳＴｒ５のゲート電極に印加される電圧は減少してゆく。従って、電圧−電流変換部１８の出力端子および電源端子ＶDD間に流れる電流は増加する。このとき、前述したように、リングオシレータ１２の電源供給端子２０から各インバータに与えられるバイアス電流は増加するので、リングオシレータ１２の出力電圧の発振周波数は増大する。
【００３６】
この電圧−電流変換部１８を構成しているＭＯＳＴｒ５は、既に説明した通り、このＦＥＴの出力特性が飽和領域の状態で動作するように設けられている。そして、制御入力端子３０に入力される制御入力電圧ＶINに応じた定電流信号に変えて電源供給端子２０へ接続している。
【００３７】
図４は、ＭＯＳＦＥＴの出力特性の様子を示すグラフである。横軸にドレイン・ソース間電圧ＶDS、縦軸にドレイン電流ＩD を取って示す。このそれぞれのＶDS−ＩD 特性曲線１〜３はゲート・ソース間電圧ＶGSが増加すると共に１→２→３と変化してゆく。ドレイン・ソース間電圧ＶDSが増加すると、ドレイン電流ＩD が増加するが、その増加率は次第に低下してゆき、ドレイン・ソース間電圧ＶDSの変化に対してドレイン電流が変化しないようになる。このような、ＶDS−ＩD グラフ上の領域のことを飽和領域（図４の点線ａによって非飽和領域と飽和領域とを分離して示している。）と呼ぶ。
【００３８】
従って、ＭＯＳＴｒ５を、上述の飽和領域において動作させれば、ソース電極およびドレイン電極間の電圧が変動してもソース電極およびドレイン電極間に流れるドレイン電流は一定であるので、電源電圧ＶDDの変動に対する影響を受けない。図４のＶDS−ＩD 特性曲線１を例にとると、飽和領域の範囲Ｓは、電源電圧ＶDDが５Ｖのときには、大体１〜４Ｖ程度の範囲である。所望の発振周波数でＭＯＳＴｒ５を飽和領域で動作させるためには、このＦＥＴを含むＶＣＯ回路を構成するＦＥＴのディメンジョン（ＦＥＴの各構成要素のサイズまたは特性を表す用語。）を適当に設定することにより実現できる。
【００３９】
また、ＭＯＳＴｒ５を飽和領域で動作させることで、Ｓ点の電位を電源電圧ＶDDより小さくすることができる。後述するように、リングオシレータ１２の出力電圧はＳ点電位およびＧＮＤ間で振動するから、各インバータの電源供給端子２０および接地端子ＧＮＤ間に流れる電流は従来より小さくなる。従って、従来よりも消費電流（消費電力）を小さくすることできる。
【００４０】
このように、ＶＣＯ回路への入力電圧をＭＯＳＦＥＴの出力特性の飽和領域を利用して入力電圧に応じた定電流信号に変換し、この定電流信号をリングオシレータの電源電流として供給してリングオシレータを駆動させている。
【００４１】
また、この第１の構成例のＶＣＯ回路には、その出力端子２８に、レベル変換部３２を接続して具えていてもよい。このレベル変換部３２は、ｎチャネルＭＯＳのＭＯＳＴｒ６を具え、また、負荷抵抗Ｒ0 を具えている。ＭＯＳＴｒ６のゲート電極に、ＶＣＯ回路の出力端子２８が接続される。ＭＯＳＴｒ６のソース電極は接地端子ＧＮＤに接続されている。ＭＯＳＴｒ６のドレイン電極に負荷抵抗Ｒ0 の一端が接続されており、負荷抵抗Ｒ0 の他方の端子は電源端子ＶDDに接続されている。ＭＯＳＴｒ６および負荷抵抗Ｒ0 の接続点がレベル変換部３２の出力端子３４となっている。
【００４２】
図５の（Ａ）は、このＶＣＯ回路の出力端子２８（図のＣ点）における出力電圧の変化の様子を示すグラフである。また、図５の（Ｂ）は、このＶＣＯ回路のレベル変換部３２の出力端子３４の出力電圧ＶOUT の変化の様子を示すグラフである。図５の（Ａ）、（Ｂ）は、横軸に時間ｔを取り、縦軸に電圧Ｖを取って示した。
【００４３】
図１の回路図のＳ点の電位（電源供給端子２０の電位）をＶS とすると、Ｃ点における電圧は、ほぼＶS 〜ＧＮＤ間で振動する。この電圧ＶS がＭＯＳＴｒ６のゲート電極Ｇに印加される。ゲート電極に印加される電圧がＶS のときには、ＭＯＳＴｒ６は導通状態になり、出力端子３４はほぼＧＮＤ電位になる。また、ＭＯＳＴｒ６のゲート電極にＧＮＤ電位が印加されるときには、ＭＯＳＴｒ６は高インピーダンス状態であり、負荷抵抗Ｒ0 によって定められる電源電圧レベルＶDDからの電圧降下により出力端子３４における電圧が決まる。負荷抵抗Ｒ0 の値およびＭＯＳＴｒ６の特性を適当に設定することにより、出力端子３４の出力電圧を、ほぼ電源電圧ＶDDおよびＧＮＤ電位間で振動する出力を得ることができる。
【００４４】
［第２の実施の形態］
図６は、第２の実施の形態のＶＣＯ回路の構成を示す回路図である。この第２の構成例の電圧−電流変換部１８は、ＭＯＳＴｒ５のドレイン電極にｐチャネルＭＯＳであるＭＯＳＴｒ７のソース電極を接続してある。ＭＯＳＴｒ７のゲート電極には、電源電圧ＶDDから供給され適当にレベル変換された一定電圧ＶR が印加されている。電圧ＶR は電源電圧ＶDDの中間電位程度に設定される。また、ＭＯＳＴｒ７のドレイン電極は、リングオシレータ１２の電源供給端子２０に接続される。
【００４５】
このように、ＭＯＳＴｒ５のドレイン電極および電源供給端子２０間にＭＯＳＴｒ７を挿入することにより、ＭＯＳＴｒ５のドレイン電極の電位を固定することができる。図４に示したように、飽和領域で動作するＭＯＳＴｒ５のドレイン電流ＩD はドレイン・ソース電圧ＶDSの変動に対して理想的には一定となる。しかし、特にｐチャネルＭＯＳの場合には、飽和領域においても一定とならずドレイン・ソース電圧ＶDSの増加に従い徐々に増加してゆく。この場合には、ドレイン電流ＩD は一定とならず変動してしまう。そこで、ＭＯＳＴｒ５のドレイン電極に、ゲート電極に一定電圧ＶR が印加されたＭＯＳＴｒ７を接続することにより、ドレイン電極の電位を固定する。よって、電源供給端子２０に与えられるバイアス電流が一定に保たれ、リングオシレータの発振周波数を電源ＶDDの変動の影響を受けずに一定に保つことができる。
【００４６】
［第３の実施の形態］
図７は、第３の実施の形態のＶＣＯ回路の構成を示す回路図である。この構成例３は、レベル変換部３２の負荷抵抗Ｒ0 を、電圧−電流変換部１８と同じ回路をさらに一つ設けて、この電圧−電流変換部１８の出力端子がＭＯＳＴｒ６のドレイン電極に接続されて構成される能動負荷３６とした例である。
【００４７】
能動負荷３６は、電圧−電流変換部１８と同一の回路構成である。ＭＯＳＴｒ３がＭＯＳＴｒ８に、ＭＯＳＴｒ４がＭＯＳＴｒ９に、ＭＯＳＴｒ５がＭＯＳＴｒ１０に置き換わり、各ＭＯＳのチャネルタイプも対応している回路である。
【００４８】
ＭＯＳＴｒ８のゲート電極は、ＭＯＳＴｒ３のゲート電極に接続され、従って、制御入力端子３０に接続されている。ＭＯＳＴｒ３のソース電極は、接地端子ＧＮＤに接続されている。ＭＯＳＴｒ３のドレイン電極は、ＭＯＳＴｒ９のドレイン電極に接続される。ＭＯＳＴｒ９のドレイン電極およびゲート電極は共通であり、ＭＯＳＴｒ１０のゲート電極に接続されている。ＭＯＳＴｒ９およびＭＯＳＴｒ１０のソース電極は、電源端子ＶDDに接続されている。そして、ＭＯＳＴｒ１０のドレイン電極が、負荷抵抗Ｒ0 の代わりにＭＯＳＴｒ６のドレイン電極に接続されていて、この接続点を出力端子３４としている。
【００４９】
前述したレベル変換部１８における負荷抵抗Ｒ0 は一定の抵抗値を持つ。よって、ＶＣＯ回路に入力される制御入力電圧ＶINが小さいときには、リングオシレータ１２の出力電圧の振幅も小さくなり、ＭＯＳＴｒ６の吸い込み能力が低下する。すなわち、ＭＯＳＴｒ６のゲート電極に印加される最大電圧が小さく、このときＭＯＳＴｒ６が低インピーダンス状態（ＯＮ状態）にならず、レベル変換部３２の出力端子３４の出力電圧がＧＮＤレベルまで落ちない。
【００５０】
レベル変換部１８を上述した能動負荷３６に置き換えることにより、電源端子ＶDDおよびＭＯＳＴｒ６のドレイン電極間の抵抗値を、制御入力電圧ＶINの大きさに応じた抵抗値に変化させることが可能になり電源端子ＶDDおよび出力端子３４間の電圧降下を適当に制御することができる。よって、この構成のＶＣＯ回路は、制御入力電圧ＶINが小さいときにも、レベル変換部１８の出力端子３４の出力電圧ＶOUT がＧＮＤレベルまで落ち、電源レベルＶDDおよびＧＮＤレベル間で振動する電圧を出力する。
【００５１】
［第４の実施の形態］
図８は、第４の実施の形態の構成を示す回路図である。この第４の構成例は、第１の構成例における電源供給端子２０（図のＳ点）および接地端子ＧＮＤ間にコンデンサＣ0 を挿入した例である。
【００５２】
このコンデンサＣ0 を所定の位置に挿入したことにより、Ｓ点の電圧レベルの変動分の周波数成分をカットでき、電圧レベルが安定する。従って、電源電圧ＶDDの電圧変動に対する影響をさらに小さくすることができ、ＶＣＯ回路の発振周波数の周波数変動をさらに抑圧することができる。
【００５３】
コンデンサＣ0 の容量値は、各ＭＯＳＦＥＴのディメンジョンと、抑圧すべき電源変動周波数成分に応じた時定数を考慮して決定される。このＶＣＯ回路の入力電圧ＶINは、例えば、ＰＬＬに用いられた場合、このＰＬＬに入力される信号の周波数変動に応じて変化する。ＰＬＬの入力信号周波数は数Ｍ〜数百ＭＨｚの場合が多く、この入力周波数に対して１００ｐＨｚ程度の周波数変動に追従するよう設計される。したがって、コンデンサＣ0 の容量値を１０ｐｆ以下にして用いれば制御電圧ＶINの変化に対する応答が遅延することなく所望の効果が得られる。
【００５４】
尚、この実施の形態では、このコンデンサＣ0 を第１の構成例に適用したが、これに限ることなく、他の構成例に対して用いても同様の効果を得ることができる。
【００５５】
［第５の実施の形態］
図９は、第５の実施の形態の構成を示す回路図である。この第５の構成例のＶＣＯ回路は、リングオシレータ１２を別の構成にした例である。
【００５６】
ＭＯＳＴｒ１およびＴｒ２から構成される各インバータは、次のように構成されている。先ず、各ＭＯＳＴｒ１のゲート電極には、一定基準電圧ＶR が印加されている。各ＭＯＳＴｒ１のドレイン電極は、電源供給端子２０（Ｓ点）に接続される。ＭＯＳＴｒ１のドレイン電極およびＭＯＳＴｒ２のドレイン電極は共通に接続されておりこの接続点をインバータの出力端子とする。そして、ＭＯＳＴｒ２のゲート電極を入力端子とする。
【００５７】
このような構成のインバータの出力端子が入力端子に順次に接続されてリングオシレータ１２が構成される。この実施の形態においては、インバータを３段備えており、３段目のインバータの出力端子をリングオシレータ１２の出力端子（Ｃ点）としている。このような構成にした結果、ＭＯＳＴｒ１のゲート電極には常に一定の基準電圧ＶR が印加され高インピーダンス状態であり、従って、インバータに流れるバイアス電流は低く抑えられ、さらに低消費電流を実現することができる。また、各インバータの出力端子は次段の１個のＭＯＳＴｒのゲートにしか接続されず、ゲート容量等の負荷容量が低減され、リングオシレータの高速化が容易になる。
【００５８】
尚、インバータの数は３個に限らず、３個以上の奇数個であるならばよい。また、この構成のリングオシレータ１２を第１の構成例だけでなく前述した別の構成例に適用して用いてもよい。
【００５９】
【発明の効果】
この発明のＶＣＯ回路の駆動方法によれば、ＶＣＯ回路への入力電圧をＦＥＴの出力特性の飽和領域を利用して入力電圧に応じた定電流信号に変換し、この定電流信号をリングオシレータの電源電流として供給してリングオシレータを駆動させることにより、電源電圧の電圧変動に影響することなく、また、低消費電流を実現することが可能である。
【００６０】
また、この発明のＶＣＯ回路によれば、出力特性の飽和領域を利用したＦＥＴを用いる電圧−電流変換部を具えることにより、電源電圧の電圧変動に影響しにくく、低消費電流のＶＣＯ回路を構成することが可能である。
【図面の簡単な説明】
【図１】第１の構成例の回路図である。
【図２】インバータの構成例を示す図である。
【図３】リングオシレータの構成を示す図である。
【図４】ＭＯＳＦＥＴの出力特性を示す図である。
【図５】（Ａ）、（Ｂ）は電圧の時間変化を示す図である。
【図６】第２の構成例の回路図である。
【図７】第３の構成例の回路図である。
【図８】第４の構成例の回路図である。
【図９】第５の構成例の回路図である。
【図１０】ＰＬＬの基本構成を示す図である。
【図１１】従来のＶＣＯ回路構成を示す図である。
【図１２】出力電圧の時間変化を示す図である。
【符号の説明】
１０：電圧−電圧変換部
１２、４８：リングオシレータ
１４、３０：制御入力端子
１６、２８：出力端子（ＶＣＯ回路）
１８：電圧−電流変換部
２０：電源供給端子
２２：入力端子（インバータ）
２４：出力端子（インバータ）
２６、２６ａ、２６ｂ、２６ｃ：インバータ
３２：レベル変換部
３４：出力端子（レベル変換部）
３６：能動負荷
３８：周波数位相比較器
４０：チャージポンプ
４２：ローパスフィルタ
４４：ＶＣＯ回路
４６：Ｎ分周器
【発明の属する技術分野】
この発明は、ＰＬＬ（Phase-locked loop ）装置等に用いられるＶＣＯ（Voltage Controlled Oscillator)回路の駆動方法及びＶＣＯ回路に関する。
【０００２】
【従来の技術】
図１１は、従来、一般に用いられているＶＣＯ回路の構成を示す回路図である。この構成例のＶＣＯ回路は、外部から入力される制御電圧に応じた二つのレベルの一定電圧を出力する電圧−電圧変換部１０と、電圧−電圧変換部１０の出力である二つの一定電圧をバイアス電圧として発振するリングオシレータ４８とを含んでいる。
【０００３】
先ず、電圧−電圧変換部１０は、４つのＭＯＳ電界効果トランジスタ（以下、ＭＯＳ電界効果トランジスタをＭＯＳＦＥＴまたはＭＯＳと略称する。）から構成されている。ｎ−ＭＯＳ（ｎ−はｎチャネルトランジスタであることを意味する。）Ｔｒ１のゲート電極は、制御入力端子１４に接続しており、外部より制御電圧ＶINが入力される。ｎ−ＭＯＳＴｒ１のソース電極は接地端子ＧＮＤ（図中のアース記号で示される。）に接続される。
【０００４】
電源端子ＶDD（図中の記号△で表される。）にはｐ−ＭＯＳ（ｐ−はｐチャネルトランジスタであることを意味する。）Ｔｒ２およびｐ−ＭＯＳＴｒ３の各ソース電極が接続されている。ｐ−ＭＯＳＴｒ２のゲート電極、ｐ−ＭＯＳＴｒ２のドレイン電極、ｐ−ＭＯＳＴｒ３のゲート電極およびｎ−ＭＯＳＴｒ１のドレイン電極は互いに共通に接続されており同電位である。この電圧レベルが第１バイアス電圧Ｖ1 としてリングオシレータ４８側に出力される。
【０００５】
ｐ−ＭＯＳＴｒ３のドレイン電極には、ｎ−ＭＯＳＴｒ４のドレイン電極が接続される。ｎ−ＭＯＳＴｒ４のソース電極は接地端子ＧＮＤに接続されている。ｎ−ＭＯＳＴｒ４のドレイン電極はｎ−ＭＯＳＴｒ４のゲート電極に接続されており、この電極における電圧が第２バイアス電圧Ｖ2 としてリングオシレータ４８側に出力される。
【０００６】
次に、リングオシレータ４８は、電源端子ＶDDおよび接地端子ＧＮＤ間に設けられるｐ−ＭＯＳおよびｎ−ＭＯＳがコンプリメンタリ接続されて構成されるインバータを奇数個備えている。この構成例のリングオシレータ４８は、ｐ−ＭＯＳＴｒ５、ｐ−ＭＯＳＴｒ８、ｎ−ＭＯＳＴｒ１１およびｎ−ＭＯＳＴｒ１４から構成されるインバータと、ｐ−ＭＯＳＴｒ６、ｐ−ＭＯＳＴｒ９、ｎ−ＭＯＳＴｒ１２およびｎ−ＭＯＳＴｒ１５から構成されるインバータと、ｐ−ＭＯＳＴｒ７、ｐ−ＭＯＳＴｒ１０、ｎ−ＭＯＳＴｒ１３およびｎ−ＭＯＳＴｒ１６から構成されるインバータとで以て構成されている。そして、奇数個（この構成例では３個）のインバータの各々の出力端子が入力端子に順次に接続されている。また、ｐ−ＭＯＳＴｒ７、ｐ−ＭＯＳＴｒ１０、ｎ−ＭＯＳＴｒ１３およびｎ−ＭＯＳＴｒ１６から構成されるインバータの出力端子をＶＣＯ回路の出力端子１６としている。
【０００７】
インバータの構成を、ｐ−ＭＯＳＴｒ５、ｐ−ＭＯＳＴｒ８、ｎ−ＭＯＳＴｒ１１およびｎ−ＭＯＳＴｒ１４から構成されるインバータを例にとって説明する。先ず、ｐ−ＭＯＳＴｒ８およびｎ−ＭＯＳＴｒ１１の各々のゲート電極は互いに接続されておりこの接続点を入力端子としている。また、ｐ−ＭＯＳＴｒ８およびｎ−ＭＯＳＴｒ１１の各々のドレイン電極は互いに接続されており、この接続点を出力端子としている。
【０００８】
そして、ｐ−ＭＯＳＴｒ８のソース電極および電源端子ＶDD間には、ｐ−ＭＯＳＴｒ５が設けられている。ｐ−ＭＯＳＴｒ８のソース電極がｐ−ＭＯＳＴｒ５のドレイン電極に接続され、ｐ−ＭＯＳＴｒ５のソース電極が電源端子ＶDDに接続されている。ｐ−ＭＯＳＴｒ５のゲート電極には、電圧−電圧変換部１０から出力された第１バイアス電圧Ｖ1 が印加される。
【０００９】
さらに、ｎ−ＭＯＳＴｒ１１のソース電極および接地端子ＧＮＤ間には、ｎ−ＭＯＳＴｒ１４が設けられている。ｎ−ＭＯＳＴｒ１１のソース電極がｎ−ＭＯＳＴｒ１４のドレイン電極に接続され、ｎ−ＭＯＳＴｒ１４のソース電極が接地端子ＧＮＤに接続されている。ｎ−ＭＯＳＴｒ１４のゲート電極には電圧−電圧変換部１０から出力された第２バイアス電圧Ｖ2 が印加される。
【００１０】
尚、基板の接続状態（バックバイアス）は省略して示してある。
【００１１】
上述のように、各インバータにはそれぞれのＦＥＴを介して第１バイアス電圧Ｖ1 および第２バイアス電圧Ｖ2 が印加される（ｐ−ＭＯＳＴｒ６、ｐ−ＭＯＳＴｒ９、ｎ−ＭＯＳＴｒ１２およびｎ−ＭＯＳＴｒ１５から構成されるインバータには、ｐ−ＭＯＳＴｒ６を介して第１バイアス電圧Ｖ1 が印加され、ｎ−ＭＯＳＴｒ１５を介して第２バイアス電圧Ｖ2 が印加される。ｐ−ＭＯＳＴｒ７、ｐ−ＭＯＳＴｒ１０、ｎ−ＭＯＳＴｒ１３およびｎ−ＭＯＳＴｒ１６から構成されるインバータには、ｐ−ＭＯＳＴｒ７を介して第１バイアス電圧Ｖ1 が印加され、ｎ−ＭＯＳＴｒ１６を介して第２バイアス電圧Ｖ2 が印加される。）。従って、出力端子１６から出力される出力電圧ＶOUT の発振周波数は、第１および第２バイアス電圧Ｖ1 およびＶ2 によって決まり、すなわち、制御入力端子１４に入力される制御電圧ＶINによって変化させることができる。
【００１２】
【発明が解決しようとする課題】
しかしながら、上述した従来のＶＣＯ回路には以下のような問題があった。
【００１３】
図１２は、図１１に示したＶＣＯ回路の出力電圧の時間波形の様子を示すグラフである。横軸に時間ｔ、縦軸に電圧Ｖを取り、出力端子１６における電圧の時間変化の様子を示した。出力電圧は正弦波状の変動を示し、各ピークは最大がほぼ電源電圧ＶDD、最小がほぼ接地電圧ＧＮＤとなっている。従って、出力電圧は電源電圧ＶDDおよび接地電圧ＧＮＤ間のフル振幅変動を繰り返すため、このＶＣＯ回路の消費電流は大きいといった問題があった。また、電源電圧ＶDDが変動した場合には、この電圧変動がリングオシレータすなわちＶＣＯ回路の出力電圧ＶOUT の発振周波数に影響を及ぼし易いといった問題があった。
【００１４】
図１０は、ＰＬＬ（Phase-Locked Loop ）の基本構成を示すブロック図である。ＰＬＬは、周波数位相比較器３８、チャージポンプ４０、ローパスフィルタ４２、ＶＣＯ回路４４およびＮ分周器４６で構成される。周波数位相比較器３８には外部の基準クロックおよびＮ分周器４６から周波数信号が入力される。これらの周波数信号の位相差に対応する電圧がチャージポンプ４０に出力される。
【００１５】
チャージポンプ４０は、ディジタル形位相比較器およびＶＣＯ回路間に設けられ、一般にローパスフィルタと共に使用される。チャージポンプ４０は、位相比較器３８によりパルス幅変調されたデジタル入力信号をアナログ信号に変換してローパスフィルタ４２に出力する。ローパスフィルタ４２の出力はＶＣＯ回路４４に入力される。ＶＣＯ回路４４の出力は、Ｎ分周器４６により逓倍操作を施されて外部のＬＳＩクロック等に出力される。
【００１６】
ところで、このようなＰＬＬに使用されるＶＣＯ回路の発振特性が電源変動に弱い場合には、基準クロックに対してＶＣＯクロックの周波数および位相は変動してしまいジッターの大きな出力クロックになる。このように、ジッターの大きなクロックがＬＳＩのクロックに使用されると回路の誤動作を引き起こしてしまう。
【００１７】
従って、従来より、消費電流が比較的小さく、電源電圧の変動に対して発振周波数の変化が起こらないＶＣＯ回路の駆動方法及びＶＣＯ回路の出現が望まれていた。
【００１８】
【課題を解決するための手段】
この発明のＶＣＯ回路の駆動方法によれば、リングオシレータを備えるＶＣＯ回路を駆動するに当たり、このＶＣＯ回路への入力電圧を、出力特性が飽和領域において動作する電界効果トランジスタ（以下、単にＦＥＴと称する）を用いて定電流信号に変換し、この定電流信号をリングオシレータの電源電流として供給してこのリングオシレータを駆動させることを特徴とする。
【００１９】
このように、リングオシレータにバイアス電流として供給する電流を、入力電圧を、出力特性が飽和領域において動作するようなＦＥＴを用いて変換された電流信号にすることにより、電源電圧の変動に影響されることがなく、発振周波数を一定に保ってリングオシレータを駆動させることができる。
【００２０】
また、この発明のＶＣＯ回路によれば、入力端子、出力端子、電源供給端子および接地端子を具えるインバータを、３段以上の奇数段だけ、その入力端子および出力端子を順次に接続してなるリングオシレータを含み、制御入力端子、出力端子および電源端子を少なくとも具えるＶＣＯ回路において、前記インバータの電源供給端子の各々は共通接続してあり、および制御電極が前記制御入力端子に結合され、第１主電極が前記電源端子に結合されおよび第２主電極が前記電源供給端子に結合され、かつ、ＦＥＴの出力特性の飽和領域で動作するように設けられている当該ＦＥＴを含む電圧−電流変換部を具え、前記制御入力端子へ入力された制御入力電圧を、前記ＦＥＴで、この制御入力電圧に応じた定電流信号に変えて前記電源供給端子へ接続してなることを特徴とする。
【００２１】
このように、インバータの電源供給端子および電源端子間に飽和領域で動作するＦＥＴを設け、このＦＥＴの主電極間に流れる定電流をインバータの電源供給端子に与えるので、インバータを駆動する電流を一定に保つことができ、従って、電源電圧の変動に影響することなく、発振周波数を一定に保ってリングオシレータを駆動させることができる。また、インバータの電源供給端子の電位を電源電圧より低く抑えることができるので、消費電流を小さくすることができる。
【００２２】
【発明の実施の形態】
以下、図を参照して、この発明の実施の形態について説明する。
【００２３】
［第１の実施の形態］
図１は、第１の実施の形態のＶＣＯ回路の構成を示す回路図である。この第１の構成例は、電圧−電流変換部１８およびリングオシレータ１２から構成されている。
【００２４】
この構成例のリングオシレータ１２は、入力端子、出力端子、電源供給端子および接地端子を具えるインバータを、３段以上の奇数段だけ、その入力端子および出力端子を順次にリング状（またはループ状）となるように接続することにより構成している。図２は、この実施の形態例のインバータの構成を示す回路図である。
【００２５】
この構成のインバータ２６は、図２にも示すように、電源供給端子２０および接地端子ＧＮＤ間にコンプリメンタリ接続されて設けられたＭＯＳＴｒ１およびＴｒ２から構成されている。それぞれのＭＯＳＦＥＴの極性は、ＭＯＳＴｒ１がｐチャネルタイプであり、ＭＯＳＴｒ２がｎチャネルタイプである。先ず、ＭＯＳＴｒ１のドレイン電極およびＭＯＳＴｒ２のドレイン電極が互いに接続されてこの接続点がインバータの出力端子２４となっている。また、ＭＯＳＴｒ１のゲート電極およびＭＯＳＴｒ２のゲート電極が互いに接続されてこの接続点がインバータの入力端子２２となっている。ＭＯＳＴｒ１のソース電極は電源供給端子２０に接続されており、ＭＯＳＴｒ２のソース電極が接地端子ＧＮＤに接続されている。
【００２６】
図３は、リングオシレータ１２を構成する各インバータの接続状態の説明に供するブロック図である。この実施の形態においては、前述した構成の３個のインバータ２６ａ、２６ｂおよび２６ｃを用いて、各々のインバータの出力端子および入力端子を順次に接続して構成している。インバータ２６ｃの出力端子をこのリングオシレータ１２の出力端子すなわちＶＣＯ回路の出力端子２８としている。また、各インバータの電源供給端子２０は共通に接続されてあり、リングオシレータ１２の電源供給端子２０となっている。
【００２７】
図１に示す、この第１の構成例のＶＣＯ回路は、以上説明したインバータ２６を３段設けており、出力端子を次段の入力端子に順次に接続し、最終段の出力端子を初段の入力端子に接続したリングオシレータ１２を備えている。尚、図１には、インバータを構成しているＭＯＳＴｒ１およびＴｒ２の記号を一段目のインバータ２６（図３のインバータ２６ａに対応する。）にだけ付し、２段目、３段目のインバータ（それぞれ図３のインバータ２６ｂ、２６ｃに対応する。）には省略して示してある。
【００２８】
次に、この構成例のリングオシレータ１２の動作について説明する。このリングオシレータ１２の出力端子２８から出力される電圧の発振周波数は、リングオシレータ１２を構成しているインバータ２６ａ、２６ｂ、２６ｃの各々の伝播速度（スイッチング速度）に依存する。また、各インバータの伝播速度は、各インバータの出力端子２４および接地端子ＧＮＤ間に形成される負荷（浮遊）容量および次段インバータのゲート容量の影響を受ける。また、この実施の形態のＶＣＯ回路のインバータは、既に図２および図３を参照して説明したように、二つのＭＯＳＦＥＴＴｒ１およびＴｒ２から構成されており、電源端子ＶDDおよび接地端子ＧＮＤ間を流れる電流がインバータの伝播速度に影響する。
【００２９】
例えば、図２に示す１つの段のインバータで考えてみると、ＭＯＳＴｒ２が高インピーダンス状態（ＯＦＦ状態）のときには、出力端子２４および接地端子ＧＮＤ間は非導通である。このとき、ＭＯＳＴｒ１は低インピーダンス状態（ＯＮ状態）であり、前述の負荷容量には電荷が充電される。そして、ＭＯＳＴｒ２が低インピーダンス状態（ＯＮ状態）から高インピーダンス状態（ＯＦＦ状態）に変わるとき、出力端子２４および接地端子ＧＮＤ間は導通するが、このとき負荷容量に蓄えられていた電荷が放電される。この放電の影響で、出力端子２４の電位状態が高電位（Ｈ）状態から低電位（Ｌ）状態に移るのに時間的な遅れが生じる。従って、図３従って図１に示す構成のインバータの伝播速度は低下し、リングオシレータ１２の出力電圧の発振周波数は低下する。この伝播速度および発振周波数は負荷容量に充電される電荷量、すなわち、電源端子ＶDDおよび接地端子ＧＮＤ間を流れる電流値に比例して小さくなる。また、リングオシレータ１２の出力電圧の発振周波数は、リングオシレータ１２を構成しているインバータ２６の数に比例して小さくなる。
【００３０】
この発明のＶＣＯ回路は、このようなリングオシレータ１２に加えて電圧−電流変換部１８を具えており（図１参照）、この電圧−電流変換部１８は、電界効果トランジスタ（ＦＥＴ）Ｔｒ５を具えていて、このＦＥＴＴｒ５の制御端子をＶＣＯ回路の制御入力端子に結合してあり、このＦＥＴＴｒ５の第１主電圧をＶＣＯ回路の電源端子ＶDDに接続してあり、およびその第２主電極を各インバータの共通接続された電源供給端子２０に結合してあって、このＦＥＴＴｒ５を、このＦＥＴの出力特性の飽和領域で動作するように接続してある。
【００３１】
そして、この図１に示す実施の形態の構成例では、電圧−電流変換部１８は、電源端子ＶDDおよび接地端子ＧＮＤ間に設けられたｎチャネルＭＯＳのＭＯＳＴｒ３、ｐチャネルＭＯＳのＭＯＳＴｒ４およびｐチャネルＭＯＳのＭＯＳＴｒ５を具えている。
【００３２】
ここで、ＭＯＳＴｒ３のゲート電極が電圧−電流変換部１８の制御入力端子３０に接続されている。また、ＭＯＳＴｒ３のソース電極が接地端子ＧＮＤに接続されている。そして、ＭＯＳＴｒ３のドレイン電極は、ＭＯＳＴｒ４のドレイン電極に接続されている。
【００３３】
さらに、ＭＯＳＴｒ４のドレイン電極は、ＭＯＳＴｒ４のゲート電極に接続されており、このゲート電極は、ＭＯＳＴｒ５のゲート電極に接続されている。また、ＭＯＳＴｒ４のソース電極は、電源端子ＶDDに接続されている。
【００３４】
ＭＯＳＴｒ５のソース電極は電源端子ＶDDに接続されており、ドレイン電極は電圧−電流変換部１８の出力端子に接続されている。この電圧−電流変換部１８の出力端子は、リングオシレータ１２の電源供給端子２０に接続される。
【００３５】
次に、この構成例の電圧−電流変換部１８の動作について説明する。例えば、制御入力端子３０の電圧を増加してゆくと、ＭＯＳＴｒ５のゲート電極に印加される電圧は減少してゆく。従って、電圧−電流変換部１８の出力端子および電源端子ＶDD間に流れる電流は増加する。このとき、前述したように、リングオシレータ１２の電源供給端子２０から各インバータに与えられるバイアス電流は増加するので、リングオシレータ１２の出力電圧の発振周波数は増大する。
【００３６】
この電圧−電流変換部１８を構成しているＭＯＳＴｒ５は、既に説明した通り、このＦＥＴの出力特性が飽和領域の状態で動作するように設けられている。そして、制御入力端子３０に入力される制御入力電圧ＶINに応じた定電流信号に変えて電源供給端子２０へ接続している。
【００３７】
図４は、ＭＯＳＦＥＴの出力特性の様子を示すグラフである。横軸にドレイン・ソース間電圧ＶDS、縦軸にドレイン電流ＩD を取って示す。このそれぞれのＶDS−ＩD 特性曲線１〜３はゲート・ソース間電圧ＶGSが増加すると共に１→２→３と変化してゆく。ドレイン・ソース間電圧ＶDSが増加すると、ドレイン電流ＩD が増加するが、その増加率は次第に低下してゆき、ドレイン・ソース間電圧ＶDSの変化に対してドレイン電流が変化しないようになる。このような、ＶDS−ＩD グラフ上の領域のことを飽和領域（図４の点線ａによって非飽和領域と飽和領域とを分離して示している。）と呼ぶ。
【００３８】
従って、ＭＯＳＴｒ５を、上述の飽和領域において動作させれば、ソース電極およびドレイン電極間の電圧が変動してもソース電極およびドレイン電極間に流れるドレイン電流は一定であるので、電源電圧ＶDDの変動に対する影響を受けない。図４のＶDS−ＩD 特性曲線１を例にとると、飽和領域の範囲Ｓは、電源電圧ＶDDが５Ｖのときには、大体１〜４Ｖ程度の範囲である。所望の発振周波数でＭＯＳＴｒ５を飽和領域で動作させるためには、このＦＥＴを含むＶＣＯ回路を構成するＦＥＴのディメンジョン（ＦＥＴの各構成要素のサイズまたは特性を表す用語。）を適当に設定することにより実現できる。
【００３９】
また、ＭＯＳＴｒ５を飽和領域で動作させることで、Ｓ点の電位を電源電圧ＶDDより小さくすることができる。後述するように、リングオシレータ１２の出力電圧はＳ点電位およびＧＮＤ間で振動するから、各インバータの電源供給端子２０および接地端子ＧＮＤ間に流れる電流は従来より小さくなる。従って、従来よりも消費電流（消費電力）を小さくすることできる。
【００４０】
このように、ＶＣＯ回路への入力電圧をＭＯＳＦＥＴの出力特性の飽和領域を利用して入力電圧に応じた定電流信号に変換し、この定電流信号をリングオシレータの電源電流として供給してリングオシレータを駆動させている。
【００４１】
また、この第１の構成例のＶＣＯ回路には、その出力端子２８に、レベル変換部３２を接続して具えていてもよい。このレベル変換部３２は、ｎチャネルＭＯＳのＭＯＳＴｒ６を具え、また、負荷抵抗Ｒ0 を具えている。ＭＯＳＴｒ６のゲート電極に、ＶＣＯ回路の出力端子２８が接続される。ＭＯＳＴｒ６のソース電極は接地端子ＧＮＤに接続されている。ＭＯＳＴｒ６のドレイン電極に負荷抵抗Ｒ0 の一端が接続されており、負荷抵抗Ｒ0 の他方の端子は電源端子ＶDDに接続されている。ＭＯＳＴｒ６および負荷抵抗Ｒ0 の接続点がレベル変換部３２の出力端子３４となっている。
【００４２】
図５の（Ａ）は、このＶＣＯ回路の出力端子２８（図のＣ点）における出力電圧の変化の様子を示すグラフである。また、図５の（Ｂ）は、このＶＣＯ回路のレベル変換部３２の出力端子３４の出力電圧ＶOUT の変化の様子を示すグラフである。図５の（Ａ）、（Ｂ）は、横軸に時間ｔを取り、縦軸に電圧Ｖを取って示した。
【００４３】
図１の回路図のＳ点の電位（電源供給端子２０の電位）をＶS とすると、Ｃ点における電圧は、ほぼＶS 〜ＧＮＤ間で振動する。この電圧ＶS がＭＯＳＴｒ６のゲート電極Ｇに印加される。ゲート電極に印加される電圧がＶS のときには、ＭＯＳＴｒ６は導通状態になり、出力端子３４はほぼＧＮＤ電位になる。また、ＭＯＳＴｒ６のゲート電極にＧＮＤ電位が印加されるときには、ＭＯＳＴｒ６は高インピーダンス状態であり、負荷抵抗Ｒ0 によって定められる電源電圧レベルＶDDからの電圧降下により出力端子３４における電圧が決まる。負荷抵抗Ｒ0 の値およびＭＯＳＴｒ６の特性を適当に設定することにより、出力端子３４の出力電圧を、ほぼ電源電圧ＶDDおよびＧＮＤ電位間で振動する出力を得ることができる。
【００４４】
［第２の実施の形態］
図６は、第２の実施の形態のＶＣＯ回路の構成を示す回路図である。この第２の構成例の電圧−電流変換部１８は、ＭＯＳＴｒ５のドレイン電極にｐチャネルＭＯＳであるＭＯＳＴｒ７のソース電極を接続してある。ＭＯＳＴｒ７のゲート電極には、電源電圧ＶDDから供給され適当にレベル変換された一定電圧ＶR が印加されている。電圧ＶR は電源電圧ＶDDの中間電位程度に設定される。また、ＭＯＳＴｒ７のドレイン電極は、リングオシレータ１２の電源供給端子２０に接続される。
【００４５】
このように、ＭＯＳＴｒ５のドレイン電極および電源供給端子２０間にＭＯＳＴｒ７を挿入することにより、ＭＯＳＴｒ５のドレイン電極の電位を固定することができる。図４に示したように、飽和領域で動作するＭＯＳＴｒ５のドレイン電流ＩD はドレイン・ソース電圧ＶDSの変動に対して理想的には一定となる。しかし、特にｐチャネルＭＯＳの場合には、飽和領域においても一定とならずドレイン・ソース電圧ＶDSの増加に従い徐々に増加してゆく。この場合には、ドレイン電流ＩD は一定とならず変動してしまう。そこで、ＭＯＳＴｒ５のドレイン電極に、ゲート電極に一定電圧ＶR が印加されたＭＯＳＴｒ７を接続することにより、ドレイン電極の電位を固定する。よって、電源供給端子２０に与えられるバイアス電流が一定に保たれ、リングオシレータの発振周波数を電源ＶDDの変動の影響を受けずに一定に保つことができる。
【００４６】
［第３の実施の形態］
図７は、第３の実施の形態のＶＣＯ回路の構成を示す回路図である。この構成例３は、レベル変換部３２の負荷抵抗Ｒ0 を、電圧−電流変換部１８と同じ回路をさらに一つ設けて、この電圧−電流変換部１８の出力端子がＭＯＳＴｒ６のドレイン電極に接続されて構成される能動負荷３６とした例である。
【００４７】
能動負荷３６は、電圧−電流変換部１８と同一の回路構成である。ＭＯＳＴｒ３がＭＯＳＴｒ８に、ＭＯＳＴｒ４がＭＯＳＴｒ９に、ＭＯＳＴｒ５がＭＯＳＴｒ１０に置き換わり、各ＭＯＳのチャネルタイプも対応している回路である。
【００４８】
ＭＯＳＴｒ８のゲート電極は、ＭＯＳＴｒ３のゲート電極に接続され、従って、制御入力端子３０に接続されている。ＭＯＳＴｒ３のソース電極は、接地端子ＧＮＤに接続されている。ＭＯＳＴｒ３のドレイン電極は、ＭＯＳＴｒ９のドレイン電極に接続される。ＭＯＳＴｒ９のドレイン電極およびゲート電極は共通であり、ＭＯＳＴｒ１０のゲート電極に接続されている。ＭＯＳＴｒ９およびＭＯＳＴｒ１０のソース電極は、電源端子ＶDDに接続されている。そして、ＭＯＳＴｒ１０のドレイン電極が、負荷抵抗Ｒ0 の代わりにＭＯＳＴｒ６のドレイン電極に接続されていて、この接続点を出力端子３４としている。
【００４９】
前述したレベル変換部１８における負荷抵抗Ｒ0 は一定の抵抗値を持つ。よって、ＶＣＯ回路に入力される制御入力電圧ＶINが小さいときには、リングオシレータ１２の出力電圧の振幅も小さくなり、ＭＯＳＴｒ６の吸い込み能力が低下する。すなわち、ＭＯＳＴｒ６のゲート電極に印加される最大電圧が小さく、このときＭＯＳＴｒ６が低インピーダンス状態（ＯＮ状態）にならず、レベル変換部３２の出力端子３４の出力電圧がＧＮＤレベルまで落ちない。
【００５０】
レベル変換部１８を上述した能動負荷３６に置き換えることにより、電源端子ＶDDおよびＭＯＳＴｒ６のドレイン電極間の抵抗値を、制御入力電圧ＶINの大きさに応じた抵抗値に変化させることが可能になり電源端子ＶDDおよび出力端子３４間の電圧降下を適当に制御することができる。よって、この構成のＶＣＯ回路は、制御入力電圧ＶINが小さいときにも、レベル変換部１８の出力端子３４の出力電圧ＶOUT がＧＮＤレベルまで落ち、電源レベルＶDDおよびＧＮＤレベル間で振動する電圧を出力する。
【００５１】
［第４の実施の形態］
図８は、第４の実施の形態の構成を示す回路図である。この第４の構成例は、第１の構成例における電源供給端子２０（図のＳ点）および接地端子ＧＮＤ間にコンデンサＣ0 を挿入した例である。
【００５２】
このコンデンサＣ0 を所定の位置に挿入したことにより、Ｓ点の電圧レベルの変動分の周波数成分をカットでき、電圧レベルが安定する。従って、電源電圧ＶDDの電圧変動に対する影響をさらに小さくすることができ、ＶＣＯ回路の発振周波数の周波数変動をさらに抑圧することができる。
【００５３】
コンデンサＣ0 の容量値は、各ＭＯＳＦＥＴのディメンジョンと、抑圧すべき電源変動周波数成分に応じた時定数を考慮して決定される。このＶＣＯ回路の入力電圧ＶINは、例えば、ＰＬＬに用いられた場合、このＰＬＬに入力される信号の周波数変動に応じて変化する。ＰＬＬの入力信号周波数は数Ｍ〜数百ＭＨｚの場合が多く、この入力周波数に対して１００ｐＨｚ程度の周波数変動に追従するよう設計される。したがって、コンデンサＣ0 の容量値を１０ｐｆ以下にして用いれば制御電圧ＶINの変化に対する応答が遅延することなく所望の効果が得られる。
【００５４】
尚、この実施の形態では、このコンデンサＣ0 を第１の構成例に適用したが、これに限ることなく、他の構成例に対して用いても同様の効果を得ることができる。
【００５５】
［第５の実施の形態］
図９は、第５の実施の形態の構成を示す回路図である。この第５の構成例のＶＣＯ回路は、リングオシレータ１２を別の構成にした例である。
【００５６】
ＭＯＳＴｒ１およびＴｒ２から構成される各インバータは、次のように構成されている。先ず、各ＭＯＳＴｒ１のゲート電極には、一定基準電圧ＶR が印加されている。各ＭＯＳＴｒ１のドレイン電極は、電源供給端子２０（Ｓ点）に接続される。ＭＯＳＴｒ１のドレイン電極およびＭＯＳＴｒ２のドレイン電極は共通に接続されておりこの接続点をインバータの出力端子とする。そして、ＭＯＳＴｒ２のゲート電極を入力端子とする。
【００５７】
このような構成のインバータの出力端子が入力端子に順次に接続されてリングオシレータ１２が構成される。この実施の形態においては、インバータを３段備えており、３段目のインバータの出力端子をリングオシレータ１２の出力端子（Ｃ点）としている。このような構成にした結果、ＭＯＳＴｒ１のゲート電極には常に一定の基準電圧ＶR が印加され高インピーダンス状態であり、従って、インバータに流れるバイアス電流は低く抑えられ、さらに低消費電流を実現することができる。また、各インバータの出力端子は次段の１個のＭＯＳＴｒのゲートにしか接続されず、ゲート容量等の負荷容量が低減され、リングオシレータの高速化が容易になる。
【００５８】
尚、インバータの数は３個に限らず、３個以上の奇数個であるならばよい。また、この構成のリングオシレータ１２を第１の構成例だけでなく前述した別の構成例に適用して用いてもよい。
【００５９】
【発明の効果】
この発明のＶＣＯ回路の駆動方法によれば、ＶＣＯ回路への入力電圧をＦＥＴの出力特性の飽和領域を利用して入力電圧に応じた定電流信号に変換し、この定電流信号をリングオシレータの電源電流として供給してリングオシレータを駆動させることにより、電源電圧の電圧変動に影響することなく、また、低消費電流を実現することが可能である。
【００６０】
また、この発明のＶＣＯ回路によれば、出力特性の飽和領域を利用したＦＥＴを用いる電圧−電流変換部を具えることにより、電源電圧の電圧変動に影響しにくく、低消費電流のＶＣＯ回路を構成することが可能である。
【図面の簡単な説明】
【図１】第１の構成例の回路図である。
【図２】インバータの構成例を示す図である。
【図３】リングオシレータの構成を示す図である。
【図４】ＭＯＳＦＥＴの出力特性を示す図である。
【図５】（Ａ）、（Ｂ）は電圧の時間変化を示す図である。
【図６】第２の構成例の回路図である。
【図７】第３の構成例の回路図である。
【図８】第４の構成例の回路図である。
【図９】第５の構成例の回路図である。
【図１０】ＰＬＬの基本構成を示す図である。
【図１１】従来のＶＣＯ回路構成を示す図である。
【図１２】出力電圧の時間変化を示す図である。
【符号の説明】
１０：電圧−電圧変換部
１２、４８：リングオシレータ
１４、３０：制御入力端子
１６、２８：出力端子（ＶＣＯ回路）
１８：電圧−電流変換部
２０：電源供給端子
２２：入力端子（インバータ）
２４：出力端子（インバータ）
２６、２６ａ、２６ｂ、２６ｃ：インバータ
３２：レベル変換部
３４：出力端子（レベル変換部）
３６：能動負荷
３８：周波数位相比較器
４０：チャージポンプ
４２：ローパスフィルタ
４４：ＶＣＯ回路
４６：Ｎ分周器
Claims (9)
- リングオシレータを備えるＶＣＯ回路を駆動するに当たり、該ＶＣＯ回路への入力電圧を、出カ特性が飽和領域において動作するＦＥＴを用いて前記ＦＥＴのソース電極及びドレイン電極間の電圧が変動してもソース電極及びドレイン電極間に流れるドレイン電流を一定にさせることにより定電流信号に変換し、該定電流信号をリングオシレータの電源電流として供給して該リングオシレータを駆動させることを特徴とするＶＣＯ回路の駆動方法。
- 入力端子、出力端子、電源供給端子および接地端子を具えるインバータを、３段以上の奇数段だけ、その入力端子および出力端子を順次に接続してなるリングオシレータを含み、制御入力端子、出力端子および電源端子を少なくとも具えるＶＣＯ回路において、
前記インバータの電源供給端子の各々は共通接続してあり、および
制御電極が前記制御入力端子に結合され、第１主竃極が前記電源端子に結合されおよび第２主電極が前記電源供給端子に結合され、かつ、ＦＥＴの出力特性の飽和領域で動作するように設けられている当該ＦＥＴを含む電圧−電流変換部を具え、
前記制御入力端子へ入力された制御入力電圧を、前記ＦＥＴで、該制御入力電圧に応じた定電流信号に変えて前記電源供給端子へ接続してなることを特徴とするＶＣＯ回路。 - 請求項２に記載のＶＣＯ回路において、
前記ＦＥＴをｐチャネルＭＯＳの第１ＦＥＴとし、前記電圧−電流変換部は、前記電源端子および接地端子間に設けられた該第１ＦＥＴ、ｐチャネルＭＯＳの第２ＦＥＴおよびｎチャネルＭＯＳの第３ＦＥＴを具え、
前記第１ＦＥＴの第1主電極および前記第２ＦＥＴの第１主電極が前記電源端子に接続され、前記第３ＦＥＴの第１主電極が接地端子に接続されており、
前記第１ＦＥＴの制御電極、前記第２ＦＥＴの制御電極、前記第２ＦＥＴの第２主電極および前記第３ＦＥＴの第２主電極が接続されており、
前記第３ＦＥＴの制御電極を前記制御入力端子とし、前記第１ＦＥＴの第２主電極を前記電源供給端子に接続してなる
ことを特徴とするＶＣＯ回路。 - 請求項２に記載のＶＣＯ回路において、
前記ＦＥＴをｐチャネルＭＯＳの第１ＦＥＴとし、前記電圧−電流変換部は、前記電源端子および接地端子間に設けられた該第１ＦＥＴ、ｐチャネルＭＯＳの第２ＦＥＴ、ｎチャネルＭＯＳの第３ＦＥＴおよびｐチャネルＭＯＳの第４ＦＥＴを具え、
前記第１ＦＥＴの第１主電極および前記第２ＦＥＴの第１主電極が前記電源端子に接続され、前記第３ＦＥＴの第１主電極が接地端子に接続されており、
前記第１ＦＥＴの制御電極、前記第２ＦＥＴの制御電極、前記第２ＦＥＴの第２主電極および前記第３ＦＥＴの第２主電極が接続されており、
前記第１ＦＥＴの第２主電極が前記第４ＦＥＴの第１主電極に接続され、前記第４ＦＥＴの制御電極に一定電圧が印加されており、
前記第３ＦＥＴの制御電極を前記制御入力端子とし、前記第４ＦＥＴの第２主電極を前記電源供給端子に接続してなる
ことを特徴とするＶＣＯ回路。 - 請求項２に記載のＶＣＯ回路において、
前記インバータは、前記電源供給端子および接地端子間にｐチャネルＭＯＳの第５ＦＥＴおよびｎチャネルＭＯＳの第６ＦＥＴを具え、これら第５および第６ＦＥＴの制御電極どうしが接続されこの接続点を前記入力端子とし、
前記第５ＦＥＴの第１主電極が前記電源供給端子に接続され、前記第５ＦＥＴの第２主電極および前記第６ＦＥＴの第１主電極が接続されこの接続点を前記出力端子とし、
前記第６ＦＥＴの第２主電極を前記接地端子に接続してなる
ことを特徴とするＶＣＯ回路。 - 請求項２に記載のＶＣＯ回路において、
前記インバータは、前記電源供給端子および接地端子間にｐチャネルＭＯＳの第５ＦＥＴおよびｎチャネルＭＯＳの第６ＦＥＴを具え、
前記第５ＦＥＴの第１主電極が前記電源供給端子に接続され、前記第５ＦＥＴの第２主電極および前記第６ＦＥＴの第１主電極が接続されこの接続点を前記出力端子とし、
前記第５ＦＥＴの制御電極に一定電圧を印加し、前記第６ＦＥＴの制御電極を前記入力端子とし、
前記第６ＦＥＴの第２主電極を前記接地端子に接続してなる
ことを特徴とするＶＣＯ回路。 - 請求項２に記載のＶＣＯ回路において、
前記インバータの出力端子の一つに接続される制御電極を有する第７ＦＥＴおよび負荷抵抗を具え、
前記第７ＦＥＴの第１主電極および前記負荷抵抗の一端が接続されこの接続点を出力端子とし、
前記第７ＦＥＴの第２主電極が接地端子に接続されており、前記負荷抵抗の別の一端が電源端子に接続してなるレベル変換部を具える
ことを特徴とするＶＣＯ回路。 - 請求項７に記載のＶＣＯ回路において、
前記負荷抵抗は、前記電圧−電流変換部をさらに一つ設け、この電圧−電流変換部の出力端子が前記第７ＦＥＴの第１主電極に接続されて構成されている能動負荷とすることを特徴とするＶＣＯ回路。 - 請求項２から請求項８のいずれか一項に記載のＶＣＯ回路において、
前記電源供給端子および接地端子間にコンデンサを挿入してあることを特徴とするＶＣＯ回路。
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