JPH0353705A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0353705A JPH0353705A JP18944389A JP18944389A JPH0353705A JP H0353705 A JPH0353705 A JP H0353705A JP 18944389 A JP18944389 A JP 18944389A JP 18944389 A JP18944389 A JP 18944389A JP H0353705 A JPH0353705 A JP H0353705A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 230000010355 oscillation Effects 0.000 claims abstract description 32
- 239000013078 crystal Substances 0.000 abstract description 40
- 239000000919 ceramic Substances 0.000 abstract description 9
- 239000003990 capacitor Substances 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 16
- 230000007257 malfunction Effects 0.000 description 1
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- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に水晶やセラミック
などの振動子を用いる発振回路を有する半導体集積回路
に関する。
などの振動子を用いる発振回路を有する半導体集積回路
に関する。
従来、水晶やセラミック等の振動子を用いた高精度発振
回路の出力、またはそれを分局あるいは逓倍した信号を
クロックとするマイクロ・コンピュータ等の半導体集積
回路は、第７図のようなその出力がシステム・クロック
となる発振回路と電源投入時にシステムをリセットする
ための制御回路を有していた。
回路の出力、またはそれを分局あるいは逓倍した信号を
クロックとするマイクロ・コンピュータ等の半導体集積
回路は、第７図のようなその出力がシステム・クロック
となる発振回路と電源投入時にシステムをリセットする
ための制御回路を有していた。
２０は水晶やセラミックなどの振動子で半導体集積回路
に対して外付される。２１は外付部品２０とで発振器を
構或する増幅器である。
に対して外付される。２１は外付部品２０とで発振器を
構或する増幅器である。
第８図はその具体例で、この構戒は現在のＣＭＯＳ集積
回路技術によって製造されるマイクロ・コンピュータで
主に利用されているもので端子６５と６６との間に振動
子２０が外付される。
回路技術によって製造されるマイクロ・コンピュータで
主に利用されているもので端子６５と６６との間に振動
子２０が外付される。
Ｒ，は、ＭＯ Ｓ Ｆ Ｅ Ｔ ＭＮ １２ ， Ｍ
Ｐ １ｍで構成されるインバータをセルフ・バイアス
するために接続された高抵抗であり、通常ゲート長の非
常に長いＭＯＳＦＥＴを使用することが多い。
Ｐ １ｍで構成されるインバータをセルフ・バイアス
するために接続された高抵抗であり、通常ゲート長の非
常に長いＭＯＳＦＥＴを使用することが多い。
第７図に戻って、クリャロジック回路５５は■？の電源
端子ｖ，），）に電源が接続され、ＶＤＤの電位が上昇
する時には■。，電位を出力し、ＶＤＤが十分立ち上が
ってからもある一定期間だけＶＤっ電位を維持し、その
後接地電位に変化するという機能を持った回路であり、
例えば第９図のような回路で実現できる。
端子ｖ，），）に電源が接続され、ＶＤＤの電位が上昇
する時には■。，電位を出力し、ＶＤＤが十分立ち上が
ってからもある一定期間だけＶＤっ電位を維持し、その
後接地電位に変化するという機能を持った回路であり、
例えば第９図のような回路で実現できる。
この回路の動作を次に説明する。
ＶＤＤ端子が接地電位である時、当然９図中リノッド６
７．６８，６９．７０の各端子は接地電位となっている
。
７．６８，６９．７０の各端子は接地電位となっている
。
従って、容１ｋ Ｃ ＊ ． Ｃ ｙ ， Ｃ ｌａの
各容量も放電されている。
各容量も放電されている。
この状態からＶＤＤの電位が上昇する時端子６７はｎチ
ャネルＭＯＳＦＥＴ ＭＮ．およびＰチャネルＭＯＳ
ＦＥＴ ＭＰ，■ともオンしない程ＶＤＤが低い間は
、容量Ｃ，により接地電位に保持され、さらにＶＤＤが
上がり、Ｖ ＤＤ ＞ Ｖ ＴＰ Ｉとなる。
ャネルＭＯＳＦＥＴ ＭＮ．およびＰチャネルＭＯＳ
ＦＥＴ ＭＰ，■ともオンしない程ＶＤＤが低い間は
、容量Ｃ，により接地電位に保持され、さらにＶＤＤが
上がり、Ｖ ＤＤ ＞ Ｖ ＴＰ Ｉとなる。
ＭＰｒｒがオンすると、■ＤＤ＜ｖＴ，ｌであればＶＤ
ＤＩＶＴＰ＋となり、Ｖ ＤＤ ＞ Ｖ Ｔｎ テあれ
ばＭＮ．３とＭＰｒｒの能力に応じてＯＶからＶＤＤ
Ｉ Ｖ？Ｐ ｌの間の電位となり、いずれにしてもＶ
ＤＤの上昇に伴って上昇して行く。
ＤＩＶＴＰ＋となり、Ｖ ＤＤ ＞ Ｖ Ｔｎ テあれ
ばＭＮ．３とＭＰｒｒの能力に応じてＯＶからＶＤＤ
Ｉ Ｖ？Ｐ ｌの間の電位となり、いずれにしてもＶ
ＤＤの上昇に伴って上昇して行く。
ここで、ＶＴＰはＰチャネルＭＯＳＦＥＴのしきい電圧
、■？，，はｎチャネルＭＯＳＦＥＴのしきい値電圧で
ある。
、■？，，はｎチャネルＭＯＳＦＥＴのしきい値電圧で
ある。
ＶＤＤの上昇に伴って端子６７の電位が上がり、ｎチャ
ネルＭ Ｏ Ｓ Ｆ Ｅ Ｔ ＭＮ １４ ， Ｐチ
ャネルＭＯ Ｓ Ｆ Ｅ Ｔ Ｍ Ｐ ＋ ａからな
るインバータの論理しきい値を越えると、端子６８はそ
れまで容借Ｃ，によりＶＤＤ電位に保持されていたもの
が接地電位に低下する。
ネルＭ Ｏ Ｓ Ｆ Ｅ Ｔ ＭＮ １４ ， Ｐチ
ャネルＭＯ Ｓ Ｆ Ｅ Ｔ Ｍ Ｐ ＋ ａからな
るインバータの論理しきい値を越えると、端子６８はそ
れまで容借Ｃ，によりＶＤＤ電位に保持されていたもの
が接地電位に低下する。
すると、接地電位に容ｆｆｉ Ｃ ＋ ｏにより保持さ
れていた端子６９がＶゎ。電位に上昇して行く。
れていた端子６９がＶゎ。電位に上昇して行く。
よって、出力Ｓ７０はＶｎｏ電位から接地電位へと変化
する。
する。
以上より、第９図の回路についてＶ。Ｄが接地電位から
電源が接続されて電源電位に上昇する時の動作について
まとめると、その出力Ｓｌ’ＯはＶＤＤと同電位で上昇
して行き、ある期間ハイ状態を維持し、その後ロー状態
となる。
電源が接続されて電源電位に上昇する時の動作について
まとめると、その出力Ｓｌ’ＯはＶＤＤと同電位で上昇
して行き、ある期間ハイ状態を維持し、その後ロー状態
となる。
ハイ状態である期間は容量Ｃ，〜Ｃ，。の値を変えるこ
とにより調整できる。
とにより調整できる。
再び第７図に戻って５６は水晶発振出力３２ｇをカウン
トするアップ・カウンターで電源立ち上がり時にはクリ
ャロジック回路５５のハイ出力ニヨり各ビットがリセッ
トされ、ロジック回路５５の出力がローに変化すると同
時に水晶発振出力５６をカウントし始める。
トするアップ・カウンターで電源立ち上がり時にはクリ
ャロジック回路５５のハイ出力ニヨり各ビットがリセッ
トされ、ロジック回路５５の出力がローに変化すると同
時に水晶発振出力５６をカウントし始める。
１４はクリャロジック回路５５のハイ出力を受けるとシ
ステムのリセット信号Ｓｌ５を出力し、その後回路５５
の出力がローに変化した後カウンター１３の最上位ビッ
ト出力８２Ｇがハイとなるとリセット信号Ｓｌ５を解除
し、それを受けてシステムは所定の動作を開始する。
ステムのリセット信号Ｓｌ５を出力し、その後回路５５
の出力がローに変化した後カウンター１３の最上位ビッ
ト出力８２Ｇがハイとなるとリセット信号Ｓｌ５を解除
し、それを受けてシステムは所定の動作を開始する。
１４は例えば第１Ｏ図の回路で実現される。
ＳＫＩは第７図のカウンター１３の最上位ビット出力、
Ｓ７。は同図中の回路５５の出力、Ｓｌ５が出力である
。この回路の場合、出力がハイの状態でシステムをリセ
ットすることになる。
Ｓ７。は同図中の回路５５の出力、Ｓｌ５が出力である
。この回路の場合、出力がハイの状態でシステムをリセ
ットすることになる。
上記のように、発振出力Ｓ２。を所定の回数だけカウン
トしてからシステムの動作を開始する理由は、水晶発振
出力の電圧振幅が十分成長するのに数ｍｓ〜数重ｍｓ程
度の時間を要するため、電源立ち上がり後発振振幅が十
分或長ずるのを待っためである。さもないと、システム
は誤動作してしまう。
トしてからシステムの動作を開始する理由は、水晶発振
出力の電圧振幅が十分成長するのに数ｍｓ〜数重ｍｓ程
度の時間を要するため、電源立ち上がり後発振振幅が十
分或長ずるのを待っためである。さもないと、システム
は誤動作してしまう。
上述した従来の半導体集積回路では、水晶やセラミック
などの振動子を用いた高精度発振回路の発振開始電圧を
（ｎチャネルＭＯＳＦＥＴのしきい電圧）＋（Ｐチャネ
ルＭＯＳＦＥＴのしきい電圧）以下にすることが難しく
、ＭＯＳＦＥＴのオフ・リークを考慮するとそのしきい
電圧を任意に低く設定することはできないので、通常室
温でも１． ４ Ｖ程度以下にできなかった。
などの振動子を用いた高精度発振回路の発振開始電圧を
（ｎチャネルＭＯＳＦＥＴのしきい電圧）＋（Ｐチャネ
ルＭＯＳＦＥＴのしきい電圧）以下にすることが難しく
、ＭＯＳＦＥＴのオフ・リークを考慮するとそのしきい
電圧を任意に低く設定することはできないので、通常室
温でも１． ４ Ｖ程度以下にできなかった。
従って、従来の半導体集積回路Ｗ自体その最低動作開始
電圧を１．４Ｖ程度以下にできないという欠点があった
。
電圧を１．４Ｖ程度以下にできないという欠点があった
。
本発明の半導体集積回路は、水晶やセラミックなどの振
動子を用いた周波数精度の高い発振器に対して周波数精
度はその発振器より劣るがより低電圧でも発振開始可能
な発振器と、この周波数精度の劣る発振器の発振出力に
より駆動される電圧昇圧回路と、その昇圧回路の出力電
位がある規定値より高いか低いかを判定する電圧判定器
とを有している。
動子を用いた周波数精度の高い発振器に対して周波数精
度はその発振器より劣るがより低電圧でも発振開始可能
な発振器と、この周波数精度の劣る発振器の発振出力に
より駆動される電圧昇圧回路と、その昇圧回路の出力電
位がある規定値より高いか低いかを判定する電圧判定器
とを有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例のブロック図である。
ｌ１は本実施例の半導体集積回路の電源端子■ＤＤであ
る。
る。
ここに電源が供給されると、ＶＤＤを入力の１つとする
回路ブロック１２の出力はＶＤＤとともに上昇し、電源
電位となる。
回路ブロック１２の出力はＶＤＤとともに上昇し、電源
電位となる。
そのクリャロジック回路１２のノ１イ出力を受けて、ア
ップ・カウンター１３の各ビットはリセットされ、シス
テム・リセット信号発生器１４はシステム・リセット信
号ＳＩ８を出力する。
ップ・カウンター１３の各ビットはリセットされ、シス
テム・リセット信号発生器１４はシステム・リセット信
号ＳＩ８を出力する。
ｌ６はリング発振器で、ＶＤＤに電源が供給されシステ
ム・リセット信号が発生されると動作を開始し発振出力
１７を出力する。
ム・リセット信号が発生されると動作を開始し発振出力
１７を出力する。
その出力ＳＵによって昇圧回路ｌ８が駆動され、電源電
位より高い昇圧出力Ｓ１。が得られる。
位より高い昇圧出力Ｓ１。が得られる。
この昇圧出力はＰチャネルＭ Ｏ Ｓ Ｆ Ｅ Ｔ
Ｍ Ｐ ＋によって外付け容量Ｃ１を充電する。
Ｍ Ｐ ＋によって外付け容量Ｃ１を充電する。
ＭＰ＋はそのゲートにレベル・シフタ２４の出力が接続
されていて、２４はシステム・リセット信号Ｓｌｌの反
転信号を入力としこの反転信号がローの時に接地電位な
ハイの時に昇圧出力ＳｌＧを出力する。
されていて、２４はシステム・リセット信号Ｓｌｌの反
転信号を入力としこの反転信号がローの時に接地電位な
ハイの時に昇圧出力ＳｌＧを出力する。
つま’）、ＭＰＩはシステム・リセットがかかっている
時にオンとなり、切れている時にオフとなる。
時にオンとなり、切れている時にオフとなる。
昇圧回路１８によって０１が充電されていき、ノード２
６が外付け水晶振動子２０と増幅器２１とで構或される
水晶発振器が発振開始することのできる電圧になると、
この電圧をもう一方の入力とする前述したクリャロジッ
ク回路１２は出力がローに変化する。
６が外付け水晶振動子２０と増幅器２１とで構或される
水晶発振器が発振開始することのできる電圧になると、
この電圧をもう一方の入力とする前述したクリャロジッ
ク回路１２は出力がローに変化する。
すると、それまで８２８の昇圧電位を出力していたレベ
ル・シフタ２７の出力が接地電位に変化してシフタ２７
の出力をゲート入力とするＰチャネルＭＯＳＦＥＴ
ＭＰ２がオンして、水晶振動子２０と増幅器２ｌで構成
される水晶発振器が発振開始するのに十分なＳ２８の高
電圧が増幅器２ｌに供給され、水晶発振器が発振を始め
る。
ル・シフタ２７の出力が接地電位に変化してシフタ２７
の出力をゲート入力とするＰチャネルＭＯＳＦＥＴ
ＭＰ２がオンして、水晶振動子２０と増幅器２ｌで構成
される水晶発振器が発振開始するのに十分なＳ２８の高
電圧が増幅器２ｌに供給され、水晶発振器が発振を始め
る。
それと同時にカウンター１３のリセットは解除され、１
３は水晶発振出力Ｓ２ａをカウントし始める。
３は水晶発振出力Ｓ２ａをカウントし始める。
リセット信号発生器１４は、１２の出力がローに変化し
た後もシステム・リセット信号ｓｒｓをまだ出力し続け
ている。
た後もシステム・リセット信号ｓｒｓをまだ出力し続け
ている。
やがで、カウンター１３は規定回数ｎだけ水晶発振器出
力ＳＺＳをカウントするとその最上位ビット出力Ｓｌ９
がハイとなる。
力ＳＺＳをカウントするとその最上位ビット出力Ｓｌ９
がハイとなる。
ｎの値はカウンターのビット数によって決まるが、それ
はＳ２１の振幅が十分戊長ずる時間によって決定されて
いる。
はＳ２１の振幅が十分戊長ずる時間によって決定されて
いる。
？まり前述のように水晶発振器は一般にその出力振幅が
十分戊長ずるのに数ｍｇ〜数十ｍｓの時間を要するので
、水晶発振器が動作を開始してからすぐにその出力をシ
ステムのクロックとして使うことはできないので、ｎの
値は水晶発振器が動作を開始してからその出力振幅が十
分或長ずるまでの振動回数よりも大きい値に設定されて
いる。
十分戊長ずるのに数ｍｇ〜数十ｍｓの時間を要するので
、水晶発振器が動作を開始してからすぐにその出力をシ
ステムのクロックとして使うことはできないので、ｎの
値は水晶発振器が動作を開始してからその出力振幅が十
分或長ずるまでの振動回数よりも大きい値に設定されて
いる。
このようにしておくことにより、カウンターｌ３の最上
位ビット出力Ｓ２。がハイとなった後には、水晶発振器
出力Ｓ２１をシステム・クロックとして使用することが
できる。
位ビット出力Ｓ２。がハイとなった後には、水晶発振器
出力Ｓ２１をシステム・クロックとして使用することが
できる。
システム・リセット信号発生器１４は、カウンター１３
の最上位ビット出力がハイとなると、システム・リセッ
ト信号１５を解除する。
の最上位ビット出力がハイとなると、システム・リセッ
ト信号１５を解除する。
つまり信号ｓｒｓはローとなり、システムは水晶発振器
出力Ｓ■をシステム・クロックとして動作を開始する。
出力Ｓ■をシステム・クロックとして動作を開始する。
この時１４のロー出力により、それまでそのハイ出力に
よりレベル・シフタ３０の出力が８２６と同電位の高電
位となっていたためオフしていたＰチャネルトランジス
タＭＰｓがレベル・シフタ３０の出力が接地電位となる
ためオンして、信号Ｓ２６の電位をＶカにする。ＭＰ．
はレベル・シフタ２４の出力がハイとなりオフし、また
リング発振器１６は発振を停止する。
よりレベル・シフタ３０の出力が８２６と同電位の高電
位となっていたためオフしていたＰチャネルトランジス
タＭＰｓがレベル・シフタ３０の出力が接地電位となる
ためオンして、信号Ｓ２６の電位をＶカにする。ＭＰ．
はレベル・シフタ２４の出力がハイとなりオフし、また
リング発振器１６は発振を停止する。
以上より本実施例では、動作開始電圧を水晶発振器の発
振開始電圧に依存せず、ＯＲ発振器の発振開始電圧より
高ければ任意に低くできる。
振開始電圧に依存せず、ＯＲ発振器の発振開始電圧より
高ければ任意に低くできる。
但し、動作開始後は水晶発振器も電源電圧で動作するこ
とになるので電源電圧は水晶発振器の発振維持電圧より
は高い必要がある。
とになるので電源電圧は水晶発振器の発振維持電圧より
は高い必要がある。
一般に、水晶発振器の発振維持電圧は発振開始電圧より
０． ３ Ｖ〜０．５ｖ低いので、従来より０．３〜０
．５■動作開始電圧を低くすることが出来るため、周波
数精度のよい水晶発振器出力をクロックとする１■程度
で動作を開始する半導体集積回路装置が得られる。
０． ３ Ｖ〜０．５ｖ低いので、従来より０．３〜０
．５■動作開始電圧を低くすることが出来るため、周波
数精度のよい水晶発振器出力をクロックとする１■程度
で動作を開始する半導体集積回路装置が得られる。
尚、後述するようにＩＶでも発振開始するリング発振器
を得ることはたやすい。
を得ることはたやすい。
次に、ここまで説明した本実施例の第１図中の各ブロッ
クの回路例を第２図から第５図に示す。
クの回路例を第２図から第５図に示す。
第２図は回路の第１図のクリャロジック回路の回路図で
ある。
ある。
Ｍ Ｎ ，〜ＭＮ４，ＭＰ．〜ＭＰ ｔ ， Ｃ ２〜
Ｃ４で構成される部分は前述した従来の第９図の回路と
同様であり、本回路では第１図中のノード電圧Ｓ２６の
電位を判定するＭＮｓ，ＭＰ＠，Ｒ，，Ｒ２．Ｃ５で構
成される部分と、ラッチ回路を構成する２人力ＮＡＮＤ
ゲー｝３１．３２が追加されている。
Ｃ４で構成される部分は前述した従来の第９図の回路と
同様であり、本回路では第１図中のノード電圧Ｓ２６の
電位を判定するＭＮｓ，ＭＰ＠，Ｒ，，Ｒ２．Ｃ５で構
成される部分と、ラッチ回路を構成する２人力ＮＡＮＤ
ゲー｝３１．３２が追加されている。
第３図の回路は第１図中のリング発振器の回路図である
。
。
奇数段ノインバータＩ Ｎ Ｖ １〜Ｉ Ｎ Ｖ （２
−＋１）（ｎ：正の整数）のカスケード接続の出力がス
イッチ３６を介してＩＮＶ，の入力に帰還されている。
−＋１）（ｎ：正の整数）のカスケード接続の出力がス
イッチ３６を介してＩＮＶ，の入力に帰還されている。
この発振器はインバータの立ち上がり時間をτ、、立ち
下がり時間をτ，とすると、１／｛（２ｎ＋１）・ （
τ，＋τｆ）｝程度の周波数で発振することが可能であ
り、仮に電源電圧をＩＶ，ｎチャネルＭＯＳＦＥＴのし
きい電圧を０．ＴＶ，ＰチャネルＭＯＳＦＥＴのしきい
電圧を−０．７■とすると、現状技術でτ、二τ，＝２
０ｎｓとできるので、最大発振周波数としてｎ＝１とす
れば８ＭＨｚ程度が得られることになる。
下がり時間をτ，とすると、１／｛（２ｎ＋１）・ （
τ，＋τｆ）｝程度の周波数で発振することが可能であ
り、仮に電源電圧をＩＶ，ｎチャネルＭＯＳＦＥＴのし
きい電圧を０．ＴＶ，ＰチャネルＭＯＳＦＥＴのしきい
電圧を−０．７■とすると、現状技術でτ、二τ，＝２
０ｎｓとできるので、最大発振周波数としてｎ＝１とす
れば８ＭＨｚ程度が得られることになる。
第４図の回路は第１図の昇圧回路の回路図であり、この
例では■ＤＤの２倍の電圧が出力Ｓｌ９に得られる。
例では■ＤＤの２倍の電圧が出力Ｓｌ９に得られる。
３７はレベル・シフタで出力のハイ・レベルをｓｒｓの
電位とする。容量Ｃ６は一般に容量が大きくなるため外
付けされることが多い。
電位とする。容量Ｃ６は一般に容量が大きくなるため外
付けされることが多い。
第５図はレベル・シック３０などの回路図であり、入力
Ｓ１ｓのハイ・レベル電位を出力８４＋では■。。の電
位にレベルをシフトする。
Ｓ１ｓのハイ・レベル電位を出力８４＋では■。。の電
位にレベルをシフトする。
レベル・シック２４，２７．３ ７も同−Ｍ成である。
第６図は本発明の第２の実施例のブロック図である。
第」の実施例の第１図の半導体集積回路との相違点は、
レベルシック２４，３０，インバータ、トランジスタＭ
Ｐ＋及びＭＰ３を除去したことにある． 動作上の相違点は、第１の実施例が水晶発振器が動作を
開始し振幅が十分或長した後にはリング発振器の発振を
停止し昇圧回路を用いなかったのに対し、本実施例では
水晶発振器の発振振幅が十分成長した後にもリング発振
器を動作させ、水晶発振器の電源をそのまま昇圧電源と
するところにある。
レベルシック２４，３０，インバータ、トランジスタＭ
Ｐ＋及びＭＰ３を除去したことにある． 動作上の相違点は、第１の実施例が水晶発振器が動作を
開始し振幅が十分或長した後にはリング発振器の発振を
停止し昇圧回路を用いなかったのに対し、本実施例では
水晶発振器の発振振幅が十分成長した後にもリング発振
器を動作させ、水晶発振器の電源をそのまま昇圧電源と
するところにある。
第１の実施例では水晶発振器の動作後はリング発振器を
止めるのでリング発振器の発生するノイズが問題となる
ことはないが、しかし、動作最低電圧は水晶発振器の発
振維持電圧より低くできない。
止めるのでリング発振器の発生するノイズが問題となる
ことはないが、しかし、動作最低電圧は水晶発振器の発
振維持電圧より低くできない。
本実施例では、リング発振器の発生するノイズが問題に
紅らなければ動作最低電圧はリング発振器の最低動作電
圧まで下げることができる。
紅らなければ動作最低電圧はリング発振器の最低動作電
圧まで下げることができる。
以上説明したように本発明は、リング発振器やＣＲ発振
器等のように周波数精度は劣るが水晶やセラミックなど
の振動子を用いた周波数精度の高い発振器より低い電源
電圧で発振開始することのできる発振器によって昇圧回
路を駆動し、その昇圧出力によって水晶発振器を動作さ
せることにより、水晶やセラミックなどの振動子を用い
た高精度発振器出力をクロックとする半導体集積回路装
置の動作開始電圧を水晶やセラミック等の振動子を用い
た発振器の発振開始電圧よりも低くできる効果がある。
器等のように周波数精度は劣るが水晶やセラミックなど
の振動子を用いた周波数精度の高い発振器より低い電源
電圧で発振開始することのできる発振器によって昇圧回
路を駆動し、その昇圧出力によって水晶発振器を動作さ
せることにより、水晶やセラミックなどの振動子を用い
た高精度発振器出力をクロックとする半導体集積回路装
置の動作開始電圧を水晶やセラミック等の振動子を用い
た発振器の発振開始電圧よりも低くできる効果がある。
第１図は本発明の第１の実施例のプロ，ク図、第２図は
第１ ａ ’）ヤ・ロジック回路の回路図、第３図は第
１図のリング発振器の回路図、第４図は第１図の昇圧回
路の回路図、第５図は第１図のレベルシックの回路図、
第６図は本発明の第２の実施例のブロック図、第７図は
従来の半導体集積回路の一例の回路図、第８図は第７図
の増幅器の回路図、第９図は第７図のクリャ・ロジック
回路の回路図、第１０図は第７図中のシステム・リセッ
ト発生器の回路図である。 １２・・・・・・クリャ・ロジック回路、１６・・・・
・・リング発振器、ｌ８・・・・・・昇圧回路、２１・
・・・・・増幅器、ｌ３・・・・・・アップ・カウンタ
ー ｌ４・・・・・・システム・リセット信号発生器。
第１ ａ ’）ヤ・ロジック回路の回路図、第３図は第
１図のリング発振器の回路図、第４図は第１図の昇圧回
路の回路図、第５図は第１図のレベルシックの回路図、
第６図は本発明の第２の実施例のブロック図、第７図は
従来の半導体集積回路の一例の回路図、第８図は第７図
の増幅器の回路図、第９図は第７図のクリャ・ロジック
回路の回路図、第１０図は第７図中のシステム・リセッ
ト発生器の回路図である。 １２・・・・・・クリャ・ロジック回路、１６・・・・
・・リング発振器、ｌ８・・・・・・昇圧回路、２１・
・・・・・増幅器、ｌ３・・・・・・アップ・カウンタ
ー ｌ４・・・・・・システム・リセット信号発生器。
Claims (1)
- 第１の電源で動作する第１の発振器と、前記第１の電源
を昇圧して該第１の電源よりも高電圧の第２の電源を得
る手段と、該第２の電源で動作する前記第１の発振器よ
りも発振開始電圧の高い第２の発振器とを有し、前記第
１の発振器が発振開始した後に前記第２の発振器が発振
を開始し、該第２の発振器の発振出力信号をクロックと
することを特徴とする半導体集積回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01189443A JP3105510B2 (ja) | 1989-07-21 | 1989-07-21 | 半導体集積回路 |
Applications Claiming Priority (1)
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| JP01189443A JP3105510B2 (ja) | 1989-07-21 | 1989-07-21 | 半導体集積回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH0353705A true JPH0353705A (ja) | 1991-03-07 |
| JP3105510B2 JP3105510B2 (ja) | 2000-11-06 |
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ID=16241337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP01189443A Expired - Fee Related JP3105510B2 (ja) | 1989-07-21 | 1989-07-21 | 半導体集積回路 |
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| Country | Link |
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| JP (1) | JP3105510B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0915566A2 (en) * | 1997-11-10 | 1999-05-12 | Nec Corporation | Reset circuit for flipflop |
| JP2019208141A (ja) * | 2018-05-29 | 2019-12-05 | ローム株式会社 | 半導体装置 |
| JP2020141224A (ja) * | 2019-02-27 | 2020-09-03 | ローム株式会社 | 半導体装置 |
-
1989
- 1989-07-21 JP JP01189443A patent/JP3105510B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0915566A2 (en) * | 1997-11-10 | 1999-05-12 | Nec Corporation | Reset circuit for flipflop |
| EP0915566A3 (en) * | 1997-11-10 | 2000-12-06 | Nec Corporation | Reset circuit for flipflop |
| JP2019208141A (ja) * | 2018-05-29 | 2019-12-05 | ローム株式会社 | 半導体装置 |
| JP2020141224A (ja) * | 2019-02-27 | 2020-09-03 | ローム株式会社 | 半導体装置 |
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|---|---|
| JP3105510B2 (ja) | 2000-11-06 |
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