JPH10270985A

JPH10270985A - 電圧制御発振回路

Info

Publication number: JPH10270985A
Application number: JP9071387A
Authority: JP
Inventors: Masao Fujiwara; 正勇藤原
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1997-03-25
Filing date: 1997-03-25
Publication date: 1998-10-09

Abstract

(57)【要約】【課題】源発振の段階で１／２のデューティ比を確保
することにより１／２分周回路を不要としたＶＣＯを提
供する。【解決手段】電圧制御発振回路は制御電圧に応じて発
振周波数を可変する。電圧制御発振回路は前記制御電圧
が入力される全帰還バッファ３〜８、１０と、ＭＯＳＦ
ＥＴ１０の一端に接続された第１のカレントミラー回路
１１、１６と、ＭＯＳＦＥＴ１０のもう一端に接続され
た第２のカレントミラー回路９、１３と、前記第１及び
第２のカレントミラー回路より出力される電流Ｉ２、Ｉ
１の合成電流が供給されるコンデンサ１４と、コンデン
サ１４の電圧を基準電圧ＶＡ又ＶＢと比較するコンパレ
ータ１７と、コンパレータ１７の出力に応じて基準電圧
ＶＡ、ＶＢを切り換える手段１９と、コンパレータ１７
の出力に応じて前記第１カレントミラー回路より出力さ
れる電流Ｉ２を遮断する手段１５とを有している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電圧制御発振回路
（以下「ＶＣＯ」という）に関し、特にＭＯＳ（Metal
Oxide Semiconductor）によるＩＣ（Integrated Circui
t）で構成されたＶＣＯに関する。

【０００２】

【従来の技術】従来のＶＣＯについて図７を用いて説明
する。図７は従来のＶＣＯの回路図である。このＶＣＯ
は発振部９１とＤフリップフロップ９０から成る。奇数
個の電圧制御電流源８１、８４・・・８７に制御電圧
（ＣＴＲＬ）が入力される。制御電圧（ＣＴＲＬ）は各
電圧制御電流源８１、８４・・・８７より出力される電
流を変化させる。各電圧制御電流源８１、８４・・・８
７からの電流はそれぞれインバータ（又は反転増幅器）
８２、８５・・・８８に供給される。

【０００３】インバータ８２の出力側はインバータ８５
の入力側に接続し、以下同様にインバータ８２、８５・
・・８８まで直列状に接続する。インバータ８８の出力
側はインバータ８２の入力側に接続する。インバータ８
２、８５・・・８８の出力側とグランドレベルの間には
それぞれ遅延時間を設けるためにコンデンサ８３、８６
・・・８９が挿入されている。このように発振部９１が
構成される。制御電圧（ＣＴＲＬ）によりコンデンサ８
２、８６・・・８９に充電や放電を行う電流が変化して
発振部９１での発振周波数が変化する。

【０００４】ところで、電圧制御電流源８１、８４・・
・８７やインバータ８２、８５・・・８８にはデバイス
のばらつき等があるため発振周波数によって発振部９１
より出力される信号のデューティ比が変化する。通常、
ＶＣＯより出力される信号のデューティ比は１／２（５
０％）であることが望ましいが、前記のばらつきによっ
てデューティ比が変化すると、５０％のデューティ比が
得られなくなってしまう。そこで、発振部９１より出力
される信号をＤフリップフロップ９０のクロック入力端
子に入力する。Ｄフリップフロップ９０の出力端子（−
Ｑ）はＤ入力端子に接続されている。これにより、Ｄフ
リップフロップ９０では入力される信号の１／２分周が
行われて、デューティ比が１／２となる信号が出力端子
（Ｑ）より出力される。

【０００５】

【発明が解決しようとする課題】上記従来のＶＣＯ（図
７）ではデューティ比５０％のパルスが得られるが、次
のような問題がある。即ち、一般に発振部９１より出力
される信号にジッタといわれる周波数のばらつきがある
が、Ｄフリップフロップ（１／２分周回路）９０を通す
とジッタが悪化する。しかるに、源発振の段階である発
振部９１はＶＣＯより出力される信号の２倍の周波数で
発振させているため分周回路９０を必要とし、ジッタが
大きくなるのを余儀なくされていた。このことはノイズ
が増加する原因となっていた。また、一般に電子回路で
は動作周波数が高いほど消費電力が増大するので、発振
部９１では消費電力が増大するという問題もあった。

【０００６】本発明は上記課題を解決するもので、源発
振の段階で１／２のデューティ比を確保することにより
１／２分周回路を不要としたＶＣＯを提供することを目
的とする。

【０００７】

【課題を解決するための手段】上記目的と達成するため
に本発明では、制御電圧に応じて発振周波数を可変する
ＭＯＳのＩＣによる電圧制御発振回路において、前記制
御電圧が入力される全帰還バッファと、前記全帰還バッ
ファの帰還用のＭＯＳＦＥＴの一端に接続されたＮチャ
ネルＭＯＳＦＥＴから成る第１のカレントミラー回路
と、前記帰還用のＭＯＳＦＥＴのもう一端に接続された
ＰチャネルＭＯＳＦＥＴから成る第２のカレントミラー
回路と、前記第１及び第２のカレントミラー回路より出
力される電流の合成電流が供給されるコンデンサと、前
記コンデンサの電圧を第１の基準電圧又は第２の基準電
圧と比較するコンパレータと、前記コンパレータの出力
に応じて前記第１又は第２の基準電圧のいずれかを選択
して前記コンパレータに与える手段と、前記コンパレー
タの出力に応じて前記第１又は第２のカレントミラー回
路のいずれかの出力電流を遮断する手段とを有してい
る。

【０００８】このような構成によると、電圧制御発振回
路は制御電圧の入力により全帰還バッファから第１、第
２のカレントミラー回路の入力側に電流を送る。このと
き、両カレントミラー回路の入力側のＭＯＳＦＥＴには
等しい電流が流れる。カレントミラー回路の出力側のＭ
ＯＳＦＥＴの能力を設定することにより、例えば第１の
カレントミラー回路より出力される電流の大きさを第２
のカレントミラー回路の出力側の２倍とすることができ
る。

【０００９】例えば、電圧制御発振回路は第１のカレン
トミラー回路からの電流を遮断することにより、第２の
カレントミラー回路からの電流でコンデンサを充電す
る。コンデンサの電圧が第１の基準電圧を超えたときに
電圧制御発振回路はコンパレータで比較する基準電圧を
第２の基準電圧に切り換える。第２の基準電圧は第１の
基準電圧よりも低い値とする。そして、第１のカレント
ミラー回路での電流の遮断を解除する。これにより、電
圧制御発振回路はコンデンサの放電を行う。

【００１０】そして、コンデンサの電圧が第２の基準電
圧を超えれば、コンパレータの出力が反転して、第１の
カレントミラー回路の電流が遮断され、第１の基準電圧
まで再び充電が行われる。これにより、電圧制御発振回
路はコンパレータより一定周期で繰り返すパルス波形の
信号を出力する。第１及び第２のカレントミラー回路は
充電、放電を行う電流の比を発振周波数に依存せずに一
定に保つことができるので、上述の例では発振周波数に
よらずに源発振の段階で１／２のデューティ比を確保す
ることができる。

【００１１】

【発明の実施の形態】

＜第１の実施形態＞本発明の第１の実施形態について図
１を用いて説明する。図１は本実施形態のＶＣＯの回路
図である。ＶＣＯは制御電圧（ＣＴＲＬ）により発振周
波数を可変するものである。ＶＣＯはＭＯＳによるＩＣ
で構成されており、定電流部１と発振部２に分けられ
る。

【００１２】制御電圧（ＣＴＲＬ）は定電流部１に入力
される。定電流部１では制御電圧（ＣＴＲＬ）はＮチャ
ネルＭＯＳＦＥＴ（ＭＯＳ Field Effect Transistor）
５のゲートに与えられる。ＭＯＳＦＥＴ５のドレインは
ＰチャネルＭＯＳＦＥＴ３のドレイン及びゲートに接続
される。ＭＯＳＦＥＴ３のソースは電源電圧Ｖ_DDに接続
される。

【００１３】ＰチャネルＭＯＳＦＥＴ４のゲートはＭＯ
ＳＦＥＴ３のゲートに接続される。ＭＯＳＦＥＴ４のソ
ースは電源電圧Ｖ_DDに接続される。ＭＯＳＦＥＴ４のド
レインはＮチャネルＭＯＳＦＥＴ１０のゲート及びＮチ
ャネルＭＯＳＦＥＴ６のドレインに接続される。

【００１４】ＭＯＳＦＥＴ５、６の両ソースは定電流源
回路７に接続される。定電流源回路７のもう一端は接地
されグランドレベルとなる。ＭＯＳＦＥＴ１０のドレイ
ンはＰチャネルＭＯＳＦＥＴ９のドレイン及びゲートに
接続される。ＭＯＳＦＥＴ９のソースは電源電圧Ｖ_DDに
接続される。ＭＯＳＦＥＴ１０のソースはＭＯＳＦＥＴ
６のゲートと、ＮチャネルＭＯＳＦＥＴ１１のドレイン
及びゲートに接続される。ＭＯＳＦＥＴ１１のソースは
接地される。また、ＭＯＳＦＥＴ１０のゲートと電源電
圧Ｖ_DDの間には発振防止用のコンデンサ８が挿入されて
いる。定電流部１は以上のように構成されている。

【００１５】次に、発振部２ではＰチャネルＭＯＳＦＥ
Ｔ１３のゲートがＭＯＳＦＥＴ９のゲートに接続され
る。ＭＯＳＦＥＴ１３のソースは電源電圧Ｖ_DDに接続さ
れる。ＭＯＳＦＥＴ１３のドレインはコンデンサ１４の
一端と、ＮチャネルＭＯＳＦＥＴ１６のドレインと、コ
ンパレータ１７の反転入力端子（−）に接続される。コ
ンデンサ１４の他端は接地される。

【００１６】ＭＯＳＦＥＴ１６のドレインは接地され
る。ＭＯＳＦＥＴ１６のゲートはスイッチング素子１５
に接続される。スイッチング素子１５はスイッチング動
作を行うＭＯＳＦＥＴ等であり、バッファ１８の出力に
より制御され、ＭＯＳＦＥＴ１６のゲートを接地したり
ＭＯＳＦＥＴ１１のゲートに接続したりする。

【００１７】コンパレータ１７の非反転入力端子（＋）
はスイッチング素子１９に接続される。スイッチング素
子１９はバッファ１８の出力により制御され、コンパレ
ータ１７の非反転入力端子（＋）に基準電圧ＶＡ又はＶ
Ｂのいずれかを入力する。コンパレータ１７の比較結果
はバッファ１８によって信号（ＯＵＴ）として出力され
る。発振部２は以上のように構成されている。

【００１８】定電流部１の制御信号（ＣＴＲＬ）の入力
側は全帰還バッファに構成されている。ＭＯＳＦＥＴ
３、４はカレントミラー回路を形成しており、ＭＯＳＦ
ＥＴ６のドレイン側がＭＯＳＦＥＴ１０を介してゲート
に帰還している。そのため、制御電圧（ＣＴＲＬ）によ
りＭＯＳＦＥＴ９、１１に電流Ｉが流れる。

【００１９】ＭＯＳＦＥＴ９、１３はカレントミラー回
路を形成しており、ＭＯＳＦＥＴ１３に出力電流Ｉ１が
流れる。一方、ＭＯＳＦＥＴ１１と１６はスイッチング
素子１５により両ゲートが接続された場合にはカレント
ミラー回路を形成してＭＯＳＦＥＴ１６に出力電流Ｉ２
が流れる。ただし、Ｉ２＝２×Ｉ１の関係を満たすよう
にＭＯＳＦＥＴ１３と１６の能力を設定する。

【００２０】バッファ１８よりハイレベルの信号が出力
されている場合、スイッチング素子１５がＭＯＳＦＥＴ
１６のゲートを接地し、スイッチング素子１９はコンパ
レータ１の非反転入力端子（＋）に基準電圧ＶＡを入力
する。ＭＯＳＦＥＴ１６はオフし、ＭＯＳＦＥＴ１３か
らの電流Ｉ１によりコンデンサ１４が充電される。コン
デンサ１４の電圧が上昇していき、基準電圧ＶＡより高
くなるとコンパレータ１７よりローレベルの信号が出力
される。

【００２１】これにより、バッファ１８からローレベル
の信号が出力される。さらに、バッファ１８の出力によ
りスイッチング素子１５がＭＯＳＦＥＴ１６のゲートを
ＭＯＳＦＥＴ１１のゲートに接続し、スイッチング素子
１９はコンパレータ１７の非反転入力端子（＋）に基準
電圧ＶＢを入力する。尚、基準電圧ＶＢはＶＡよりも低
くなっている。ＭＯＳＦＥＴ１６に電流Ｉ２が流れ、電
流Ｉ２−Ｉ１によってコンデンサ１４が放電される。

【００２２】コンデンサ１４の電圧が低下していき、基
準電圧ＶＢよりも低くなれば、コンパレータ１７よりハ
イレベルの信号が出力される。バッファ１８よりハイレ
ベルの信号が出力され、スイッチング素子１５、１９を
上述のようにコンデンサ１４の充電時の状態に切り換え
る。これにより、バッファ１８より出力されるローレベ
ルとハイレベルの信号は一定の周期Ｔで繰り返されるよ
うになる。Ｃをコンデンサ１４の静電容量とすると、周
期Ｔは次式で表される。

【００２３】

【数１】

【００２４】また、周期Ｔにおいてハイレベル期間とロ
ーレベル期間の比は次のように表される。

【００２５】

【数２】

【００２６】Ｉ２＝２×Ｉ１の関係があるのでハイレベ
ル期間とローレベル期間は等しくなる。そのため、デュ
ーティ比は１／２（５０％）となる。本実施形態の回路
では出力される信号のデューティ比は電流Ｉ１とＩ２に
よって決まる。定電流部１の出力側１２では、ＭＯＳＦ
ＥＴ９に流れる電流ＩとＭＯＳＦＥＴ１１に流れる電流
Ｉは、ＭＯＳＦＥＴ９と１１の能力のばらつきに関係な
く等しくなっている。そのため、電流Ｉ１と電流Ｉ２を
簡単にＩ２＝２×Ｉ１の関係を満たすように精度よく生
成できる。そして、発振周波数に依存することなく出力
される信号のデューティ比を１／２とすることができ
る。

【００２７】以上説明したように本実施形態では、デュ
ーティ比を１／２に確保することができるので上記従来
の電圧制御発振回路（図７）では必要となっていたＤフ
リップフロップ（１／２分周回路）９０が不要となる。
そのため、ジッタが悪化することがない。また、源発振
の段階である発振部２ではＶＣＯの出力と同一の周波数
で動作しているのでノイズも低減し、低消費電力とな
る。

【００２８】＜第２の実施形態＞図２は本発明の第２の
実施形態のＶＣＯの回路図である。尚、図２において図
１と同一の部分いついては同一の符号を付して説明を省
略する。本実施形態のＶＣＯでは上記第１実施形態のＶ
ＣＯ（図１）とほぼ同様の構成となっており、定電流部
１では同一構成であるが、発振部２ａにおいてはＭＯＳ
ＦＥＴ１１とＭＯＳＦＥＴ１６ａのゲートが直接接続さ
れており、一方、ＭＯＳＦＥＴ１３ａのゲート側にスイ
ッチング素子２０が挿入されている。

【００２９】スイッチング素子２０はバッファ１８の出
力によりＭＯＳＦＥＴ１３ａのゲートを電源電圧Ｖ_DDに
接続するかＭＯＳＦＥＴ９のゲートに接続するか切り換
える。ＭＯＳＦＥＴ１３ａと１６ａは図１におけるＭＯ
ＳＦＥＴ１３と１６に対応するものであるが、能力の関
係が逆転しており、ＭＯＳＦＥＴ１３ａに流れる電流Ｉ
１と、ＭＯＳＦＥＴ１６ａに流れる電流Ｉ２には、Ｉ１
＝２×Ｉ２の関係がある。

【００３０】バッファ１８の出力がハイレベルのとき、
スイッチング素子２０はＭＯＳＦＥＴ１３ａのゲートを
ＭＯＳＦＥＴ９のゲート側に接続し、スイッチング素子
１９はコンパレータ１７の非反転入力端子（＋）に基準
電圧ＶＡを入力する。ＭＯＳＦＥＴ１３ａに電流Ｉ１が
流れ、コンデンサ１４を充電する。コンデンサ１４の電
圧が基準ＶＡよりも高くなればコンパレータ１７よりロ
ーレベルの信号が出力される。この信号はバッファ１８
によりＶＣＯより出力される。

【００３１】また、このローレベルの信号によりスイッ
チング素子２０はＭＯＳＦＥＴ１３ａのゲートを電源電
圧Ｖ_DD側に接続し、スイッチング素子１９は基準電圧Ｖ
Ｂをコンパレータ１７の非反転入力端子（＋）に入力す
る。尚、基準電圧ＶＢはＶＡよりも低くなっている。こ
れにより、電流Ｉ１が流れなくなるので、ＭＯＳＦＥＴ
１６ａを流れる電流Ｉ２によりコンデンサ１４の放電が
行われる。コンデンサ１４の電圧が基準電圧ＶＢよりも
低くなればコンパレータ１７よりハイレベルの信号が出
力される。そして、スイッチング素子１９、２０を切り
換えて上述の充電動作を行う。これにより、一定の周期
でパルス波形の信号がバッファ１８より出力されるよう
になる。

【００３２】Ｉ１＝２×Ｉ２の関係があるので、出力さ
れる信号のデューティ比が１／２となる。本実施形態の
回路でもＤフリップフロップ（１／２分周回路）９０
（図７参照）を不要としている。しかし、ＣＭＯＳ（Co
mplementary ＭＯＳ）のＩＣでは、一般にＮチャネルの
ＭＯＳＦＥＴよりＰチャネルのＭＯＳＦＥＴの方が能力
が等しければサイズが大きくなるので、上記第１の実施
形態のＶＣＯ（図１）のようにＮチャネルＭＯＳＦＥＴ
１６の能力を大きくした方が本実施形態のＶＣＯ（図
２）よりもＩＣ全体のサイズが小さくなるのでコスト等
の面で有利である。

【００３３】＜第３の実施形態＞本発明の第３の実施形
態について図３〜図６を用いて説明する。図３は本実施
形態のＶＣＯのＩＣ３０の回路図である。上記第１の実
施形態のＶＣＯ（図１）とほぼ同様の構成となってお
り、それとの対応についても適当に説明を加える。端子
（ａｖｄｄ）に電源電圧が印加される。端子（ａｖｓ
ｓ）は接地される。端子（ｂｉａｓ）に制御電圧が入力
される。端子（ｂｆｒｉ）は定電流発生用の端子であ
る。全体は定電流部３１と発振部３２から成る。

【００３４】定電流部３１において端子（ｂｉａｓ）は
ＮチャネルＭＯＳＦＥＴ３５のゲートに接続される。Ｍ
ＯＳＦＥＴ３５のドレインはＰチャネルＭＯＳＦＥＴ３
３のゲート及びドレインに接続される。ＭＯＳＦＥＴ３
３のソースは端子（ａｖｄｄ）に接続される。Ｐチャネ
ルＭＯＳＦＥＴ３４のゲートはＭＯＳＦＥＴ３３のゲー
トに接続される。ＭＯＳＦＥＴ３４のソースは端子（ａ
ｖｄｄ）に接続される。ＭＯＳＦＥＴ３４のドレインは
ＮチャネルＭＯＳＦＥＴ３６のドレイン及びＮチャネル
ＭＯＳＦＥＴ４１のゲートに接続される。

【００３５】ＭＯＳＦＥＴ３５、３６の両ソースはＮチ
ャネルＭＯＳＦＥＴ３８のドレインに接続される。ＭＯ
ＳＦＥＴ３８のゲートはＮチャネルＭＯＳＦＥＴ３７の
ゲート及び端子（ｂｆｒｉ）に接続される。ＭＯＳＦＥ
Ｔ３７のドレインも端子（ｂｆｒｉ）に接続される。Ｍ
ＯＳＦＥＴ３７、３８の両ソースは端子（ａｖｓｓ）に
接続される。

【００３６】ＭＯＳＦＥＴ４１のドレインはＰチャネル
ＭＯＳＦＥＴ４０のドレイン及びゲートに接続される。
ＭＯＳＦＥＴ４０のソースは端子（ａｖｄｄ）に接続さ
れる。ＭＯＳＦＥＴ４１のソースはＮチャネルＭＯＳＦ
ＥＴ４２のドレイン及びゲートに接続される。ＭＯＳＦ
ＥＴ４２のソースはＮチャネルＭＯＳＦＥＴ４３のドレ
インに接続される。

【００３７】ＭＯＳＦＥＴ４３のゲートは端子（ａｖｄ
ｄ）に接続され、ソースは端子（ａｖｓｓ）に接続され
る。ＭＯＳＦＥＴ４１のゲートと端子（ａｖｄｄ）の間
に発振防止用のコンデンサ３９が設けられる。定電流部
３１は以上説明したような構成となっている。

【００３８】次に、発振部３２ではＰチャネルＭＯＳＦ
ＥＴ４３、４４の両ゲートがＭＯＳＦＥＴ４０のゲート
に接続される。ＭＯＳＦＥＴ４３、４４の両ソースは端
子（ａｖｄｄ）に接続される。ＭＯＳＦＥＴ４３、４４
の各ドレインは出力端子（ｏｓｃｏｕｔ）と、コンデン
サ６４の一端と、ＮチャネルＭＯＳＦＥＴ５５のゲート
と、ＮチャネルＭＯＳＦＥＴ４５、４７、４９、５１の
各ドレインに接続される。コンデンサ６４の他端は端子
（ａｖｓｓ）に接続される。

【００３９】ＭＯＳＦＥＴ４５、４７、４９、５１の各
ゲートはＭＯＳＦＥＴ４２のゲートに接続される。ＭＯ
ＳＦＥＴ４５、４７、４９、５１の各ソースはそれぞれ
ＮチャネルＭＯＳＦＥＴ４６、４８、５０、５２の各ド
レインに接続される。ＭＯＳＦＥＴ４６、４８、５０、
５２の各ソースは端子（ａｖｓｓ）に接続される。ＭＯ
ＳＦＥＴ４６、４８、５０、５２の各ゲートは出力端子
（ｏｕｔ）に接続される。

【００４０】ＭＯＳＦＥＴ５５のドレインはＰチャネル
ＭＯＳＦＥＴ５３のドレイン及びゲートに接続される。
ＭＯＳＦＥＴ５３のソースは端子（ａｖｄｄ）に接続さ
れる。ＰチャネルＭＯＳＦＥＴ５４のゲートがＭＯＳＦ
ＥＴ５３のゲートに接続される。ＭＯＳＦＥＴ５４のソ
ースが端子（ａｖｄｄ）に接続される。ＭＯＳＦＥＴ５
４のドレインはＮチャネルＭＯＳＦＥＴ５６のドレイ
ン、ＰチャネルＭＯＳＦＥＴ６０のゲート及びＮチャネ
ルＭＯＳＦＥＴ６１のゲートに接続される。

【００４１】ＭＯＳＦＥＴ５５、５６の両ソースはＮチ
ャネルＭＯＳＦＥＴ５７のドレインに接続される。ＭＯ
ＳＦＥＴ５７のゲートは端子（ｂｆｒｉ）に接続され
る。ＭＯＳＦＥＴ５７のソースは端子（ａｖｓｓ）に接
続される。ＭＯＳＦＥＴ６０のソースは端子（ａｖｄ
ｄ）に接続される。ＭＯＳＦＥＴ６０のドレインはＰチ
ャネルＭＯＳＦＥＴ５８のゲート、ＮチャネルＭＯＳＦ
ＥＴ５９のゲート及びＭＯＳＦＥＴ６１のドレインに接
続される。

【００４２】ＭＯＳＦＥＴ５８のソースは端子（ａｖｄ
ｄ）に接続される。ＭＯＳＦＥＴ５８のドレインとＭＯ
ＳＦＥＴ５９のドレインが接続され、その接続中点が出
力端子（ｏｕｔ）に接続される。ＭＯＳＦＥＴ５９、６
１の両ソースは端子（ａｖｓｓ）に接続される。端子
（ｏｕｔ）にはさらにＰチャネルＭＯＳＦＥＴ６２のゲ
ートと、ＮチャネルＭＯＳＦＥＴ６３のゲートが接続さ
れている。ＭＯＳＦＥＴ６２のソースは端子（ａｖｄ
ｄ）に接続される。ＭＯＳＦＥＴ６３のソースは端子
（ａｖｓｓ）に接続される。

【００４３】端子（ａｖｄｄ）と端子（ａｖｓｓ）の間
には端子（ａｖｄｄ）側から順に抵抗Ｒ１、Ｒ２、Ｒ
３、Ｒ４が直列に挿入されており、抵抗Ｒ１とＲ２の接
続中点にＭＯＳＦＥＴ６２のドレインが接続される。抵
抗Ｒ３と抵抗Ｒ４の接続中点にＭＯＳＦＥＴ６３のドレ
インが接続される。抵抗Ｒ２とＲ３の接続中点はＭＯＳ
ＦＥＴ５６のゲートに接続される。発振部３２は以上説
明したような構成となっている。

【００４４】ＭＯＳＦＥＴ３７、３８はカレントミラー
回路を形成しており、端子（ｂｆｒｉ）に電圧が印加さ
れることにより動作する。ＭＯＳＦＥＴ３７、３８は図
１における定電流源７に対応する。電流Ｉ１を供給する
ＭＯＳＦＥＴ４３、４４が図１ではＭＯＳＦＥＴ１３に
対応している。電流Ｉ２を発生させるＭＯＳＦＥＴ４
５、４７、４９、５１は図１ではＭＯＳＦＥＴ１６に対
応している。Ｉ２＝２×Ｉ１の関係となるように、２個
のＭＯＳＦＥＴ４３、４４と、４個のＭＯＳＦＥＴ４
５、４７、４９、５１が設けられている。この比を満た
すようにＭＯＳＦＥＴを増やしても減らしてもよい。

【００４５】ＭＯＳＦＥＴ４６、４８、５０、５２は電
流Ｉ２を遮断することのできるスイッチング素子であ
り、図１とは異なってＭＯＳＦＥＴ４５、４７、４９、
５１のそれぞれソース側に設けられている。ＭＯＳＦＥ
Ｔ４６、４８、５０、５２に抵抗成分が含まれているた
め、これらとマッチングをとるためにＭＯＳＦＥＴ４２
のソース側にはＭＯＳＦＥＴ４３が挿入されている。端
子（ｏｕｔ）よりハイレベルの信号が出力されていると
きＭＯＳＦＥＴ４６、４８、５０、５２はオンし、一
方、ローレベルの信号が出力されているときオフする。

【００４６】ＭＯＳＦＥＴ５５、５６はコンパレータ１
７（図１参照）に対応しており、電源電圧側にＭＯＳＦ
ＥＴ５３、５４とグランド側にＭＯＳＦＥＴ５７が駆動
用に接続される。ただし、入力端子の符号が逆符号とな
る。ＭＯＳＦＥＴ５６のゲートには抵抗Ｒ２とＲ３の接
続中点の電圧が与えられる。出力端子（ｏｕｔ）からロ
ーレベルの信号が出力されている場合にはＭＯＳＦＥＴ
６２がオンし、ＭＯＳＦＥＴ６３がオフする。これによ
り、ＭＯＳＦＥＴ５６のゲートには基準電圧ＶＡが与え
られる。

【００４７】一方、端子（ｏｕｔ）よりハイレベルの信
号が出力された場合には、ＭＯＳＦＥＴ６２がオフし
て、ＭＯＳＦＥＴ６３がオンする。これにより、ＭＯＳ
ＦＥＴ５６のゲートには基準電圧ＶＢが与えられる。Ｖ
Ａ＞ＶＢの関係がある。また、ＭＯＳＦＥＴ５５、５６
は電源電圧とグランドレベルの中間点付近で有効に動作
するので、本実施形態のような構成とすることにより基
準電圧ＶＡとＶＢを電源電圧とグランドレベルの中間点
付近に設定することができる。尚、ＭＯＳＦＥＴ５８、
５９と６０、６１はそれぞれＣＭＯＳインバータを形成
しており、図１においてバッファ１８に対応する。

【００４８】本実施形態のＶＣＯによるシミュレーショ
ン結果を図４〜図６に示す。図４は電源電圧を５Ｖ、制
御電圧を１．０Ｖとして発振させた場合の例である。図
４（ａ）は端子（ｏｓｃｏｕｔ）より出力される信号の
波形図である。図４（ｂ）は端子（ｏｕｔ）より出力さ
れる信号の波形図である。図４（ａ）、（ｂ）において
縦軸は電圧（Ｖ）を表し、横軸は時間（秒）を表す。た
だし、数値に付されている「Ｎ」はナノ（１０の−９
乗）を表す。図５、図６においても同様である。

【００４９】図４（ａ）に示すようにコンデンサ６４の
電圧は三角波形となり、基準電圧ＶＡ（約２．８Ｖ）と
ＶＢ（約２．３Ｖ）の間を一定の周期で往復している。
これにより、図４（ｂ）に示すように端子（ｏｕｔ）か
ら１８．７ＭＨｚのパルス波形の信号が出力される。ま
た、デューティ比はほぼ１／２（５０％）となってい
る。

【００５０】図５は制御電圧を２．０Ｖに変更した場合
の例で、端子（ｏｕｔ）より１２２ＭＨｚの信号が出力
される。図６は制御電圧３．０Ｖに変更した場合の例
で、端子（ｏｕｔ）より１６４ＭＨｚの信号が出力され
る。また、図５（ｂ）、図６（ｂ）に示すように発振周
波数に依存しないでデューティ比がほぼ１／２となる。

【００５１】以上説明したように本実施形態によれば、
図４〜図６に示すように発振周波数が０〜１６４ＭＨｚ
ではデューティ比が５０％から大きくずれることがな
い。ばらつき等を考慮しても１００ＭＨｚ程度までの発
振には十分にデューティ比５０％を確保することができ
る。

【００５２】尚、出力端子（ｏｕｔ）から信号を外部に
出力しないで、クロックジェネレータ等のように発振回
路を含むＭＯＳのＩＣ全般に本実施形態の回路（図３参
照）を組み込むことができる。

【００５３】

【発明の効果】

＜請求項１の効果＞上述のように本発明によれば、第
１、第２のカレントミラー回路の入力側のＭＯＳＦＥＴ
の能力差に関係なく、これらのＭＯＳＦＥＴに流れる電
流が等しくなるので、例えばコンデンサを充電する電流
と放電する電流の大きさを同一とすることができる。そ
のため、発振周波数に依存せずに源発振の段階でデュー
ティ比を５０％とすることができる。これにより、従来
のＶＣＯではデューティ比を５０％に確保するために必
要となっていたＤフリップフロップ（１／２分周回路）
が不要となるのでジッタが悪化することがない。電圧制
御発振回路より出力される信号の周波数の２倍で発振さ
せる必要がなくなるのでノイズも低減される。また、低
消費電力とすることもできる。

【００５４】＜請求項２の効果＞上述のように電圧制御
発振回路より出力されるパルス波形の信号は発振周波数
に依存せずにデューティ比１／２となる。また、一般に
ＣＭＯＳのＩＣでは能力が等しければＰチャネルのＭＯ
Ｓの方がサイズが大きくなるので、第１のカレントミラ
ー回路の能力を増大させた構成とすることにより、全体
のサイズを小さくすることができる。これにより、コス
トの低下を図る。

【図面の簡単な説明】

【図１】本発明の第１の実施形態のＶＣＯの回路図。

【図２】本発明の第２の実施形態のＶＣＯの回路図。

【図３】本発明の第３の実施形態のＶＣＯの回路図。

【図４】その制御電圧１．０Ｖによる発振を示す波形
図。

【図５】その制御電圧２．０Ｖによる発振を示す波形
図。

【図６】その制御電圧３．０Ｖによる発振を示す波形
図。

【図７】従来のＶＣＯの回路図。

【符号の説明】１定電流部２発振部３、４、９、１３ＰチャネルＭＯＳＦＥＴ５、６、１０、１１、１６ＮチャネルＭＯＳＦＥＴ７定電流源回路１４コンデンサ１５、１９スイッチング素子１７コンパレータ１８バッファＶＡ、ＶＢ基準電圧

Claims

【特許請求の範囲】

【請求項１】制御電圧に応じて発振周波数を可変する
ＭＯＳのＩＣによる電圧制御発振回路において、前記制御電圧が入力される全帰還バッファと、前記全帰還バッファの帰還用のＭＯＳＦＥＴの一端に接
続されたＮチャネルＭＯＳＦＥＴから成る第１のカレン
トミラー回路と、前記帰還用のＭＯＳＦＥＴのもう一端に接続されたＰチ
ャネルＭＯＳＦＥＴから成る第２のカレントミラー回路
と、前記第１及び第２のカレントミラー回路より出力される
電流の合成電流が供給されるコンデンサと、前記コンデンサの電圧を第１の基準電圧又は第２の基準
電圧と比較するコンパレータと、前記コンパレータの出力に応じて前記第１又は第２の基
準電圧のいずれかを選択して前記コンパレータに与える
手段と、前記コンパレータの出力に応じて前記第１又は第２のカ
レントミラー回路のいずれかの出力電流を遮断する手段
と、を有することを特徴とする電圧制御発振回路。
【請求項２】前記電流を遮断する手段は前記第１のカ
レントミラー回路より出力される電流を遮断し、前記第
１のカレントミラー回路より出力される電流の大きさは
前記第２のカレントミラー回路より出力される電流の２
倍とすることを特徴とする請求項１に記載の電圧制御発
振回路。