JP2897706B2 - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は基準電圧発生回路に
関する。
関する。
【０００２】
【従来の技術】従来の基準電圧発生回路の１例が図４に
示されている。図４に示されるように、本従来例は、比
較器１および２と、これらの比較器に対応するＰＭＯＳ
トランジスタ３およびＮＭＯＳトランジスタ４とを備え
て構成されており、入力端子７および８より入力される
電圧Ｖ1 およびＶ2 は、それぞれ比較器１および２の正
相入力端子に入力され、また、これらの比較器１および
２の逆相入力端子には、出力電圧Ｖ0 が帰還入力されて
いる。そして、比較器１および２の出力電圧は、それぞ
れ出力回路を形成するＮＭＯＳトランジスタ４のゲート
と、ＰＭＯＳトランジスタ３のゲートに入力されてい
る。このような回路構成により、出力端子１２における
当該基準電圧発生回路の出力電圧Ｖ0 は、入力端子７お
よび８に入力される電圧Ｖ1 およびＶ2 の中間電位とな
る。また、図５および図６は、本従来例の動作例を示す
特性図である。以下においては、図４、図５および図６
を参照して、本従来例の動作について説明する。
示されている。図４に示されるように、本従来例は、比
較器１および２と、これらの比較器に対応するＰＭＯＳ
トランジスタ３およびＮＭＯＳトランジスタ４とを備え
て構成されており、入力端子７および８より入力される
電圧Ｖ1 およびＶ2 は、それぞれ比較器１および２の正
相入力端子に入力され、また、これらの比較器１および
２の逆相入力端子には、出力電圧Ｖ0 が帰還入力されて
いる。そして、比較器１および２の出力電圧は、それぞ
れ出力回路を形成するＮＭＯＳトランジスタ４のゲート
と、ＰＭＯＳトランジスタ３のゲートに入力されてい
る。このような回路構成により、出力端子１２における
当該基準電圧発生回路の出力電圧Ｖ0 は、入力端子７お
よび８に入力される電圧Ｖ1 およびＶ2 の中間電位とな
る。また、図５および図６は、本従来例の動作例を示す
特性図である。以下においては、図４、図５および図６
を参照して、本従来例の動作について説明する。
【０００３】図４において、出力端子１２の負荷として
容量負荷が接続されており、当該容量負荷に対して外部
から電荷が充電されるような場合には、出力端子１２の
出力電圧Ｖ0 は入力電圧Ｖ1 のレベルを越えようとする
状態になる。今、この時刻をｔ1 とする（図５を参
照）。更に、出力電圧ＶO がＶ1 ＋△Ｖ1 の電位まで上
昇すると（時刻ｔ2 ：図５を参照）、逆相入力端子に対
する帰還電圧Ｖ0 の入力を受けて、出力電圧ＶO の電位
をＶ1 以下の電位に下げようとして、比較器１の出力が
ハイレベルの信号として出力され、ＮＭＯＳトランジス
タ４のゲートに入力される。これにより、ＮＭＯＳトラ
ンジスタ４はオンの状態となって、出力電圧ＶO の電位
は、図５に示されるように時間とともに引き下げられ
る。そして、出力電圧ＶO の電位レベルが、入力電圧Ｖ
1 およびＶ2 の中間電位に落ちついた時刻ｔ3 になる
と、比較器１の出力レベルはロウレベルの信号として出
力され、これにより、ＮＭＯＳトランジスタ４はオフの
状態となって、出力電圧ＶO は、電圧Ｖ1 およびＶ2 の
中間電位に落着く。
容量負荷が接続されており、当該容量負荷に対して外部
から電荷が充電されるような場合には、出力端子１２の
出力電圧Ｖ0 は入力電圧Ｖ1 のレベルを越えようとする
状態になる。今、この時刻をｔ1 とする（図５を参
照）。更に、出力電圧ＶO がＶ1 ＋△Ｖ1 の電位まで上
昇すると（時刻ｔ2 ：図５を参照）、逆相入力端子に対
する帰還電圧Ｖ0 の入力を受けて、出力電圧ＶO の電位
をＶ1 以下の電位に下げようとして、比較器１の出力が
ハイレベルの信号として出力され、ＮＭＯＳトランジス
タ４のゲートに入力される。これにより、ＮＭＯＳトラ
ンジスタ４はオンの状態となって、出力電圧ＶO の電位
は、図５に示されるように時間とともに引き下げられ
る。そして、出力電圧ＶO の電位レベルが、入力電圧Ｖ
1 およびＶ2 の中間電位に落ちついた時刻ｔ3 になる
と、比較器１の出力レベルはロウレベルの信号として出
力され、これにより、ＮＭＯＳトランジスタ４はオフの
状態となって、出力電圧ＶO は、電圧Ｖ1 およびＶ2 の
中間電位に落着く。
【０００４】次に、出力端子１２の負荷として接続され
ている容量負荷に蓄積されている電荷が放電されるよう
な場合には、出力電圧ＶO の電位は低下して、電圧Ｖ2
の電位に近づく。この時刻をｔ3 とする（図５参照）。
更に、出力電圧ＶO が下がり、Ｖ2 −△Ｖ2 の電位まで
低下すると（時刻ｔ4 ：図５参照）、出力電圧ＶO をＶ
2 以上の電位に引き上げようとして、比較器２の出力が
ロウレベルの信号として出力され、ＰＭＯＳトランジス
タ３のゲートに入力される。これにより、ＰＭＯＳトラ
ンジスタ３はオンの状態となって、出力電圧ＶO の電位
は、図５に示されるように時間とともに引き上げられ
る。そして、出力電圧ＶO の電位レベルが、入力電圧Ｖ
1 およびＶ2 の中間電位に落ちついた時刻ｔ5 になる
と、比較器２の出力レベルはハイレベルの信号として出
力され、これにより、ＰＭＯＳトランジスタ３はオフの
状態となって、出力電圧ＶO は、電圧Ｖ1 およびＶ2 の
中間電位に落着く。
ている容量負荷に蓄積されている電荷が放電されるよう
な場合には、出力電圧ＶO の電位は低下して、電圧Ｖ2
の電位に近づく。この時刻をｔ3 とする（図５参照）。
更に、出力電圧ＶO が下がり、Ｖ2 −△Ｖ2 の電位まで
低下すると（時刻ｔ4 ：図５参照）、出力電圧ＶO をＶ
2 以上の電位に引き上げようとして、比較器２の出力が
ロウレベルの信号として出力され、ＰＭＯＳトランジス
タ３のゲートに入力される。これにより、ＰＭＯＳトラ
ンジスタ３はオンの状態となって、出力電圧ＶO の電位
は、図５に示されるように時間とともに引き上げられ
る。そして、出力電圧ＶO の電位レベルが、入力電圧Ｖ
1 およびＶ2 の中間電位に落ちついた時刻ｔ5 になる
と、比較器２の出力レベルはハイレベルの信号として出
力され、これにより、ＰＭＯＳトランジスタ３はオフの
状態となって、出力電圧ＶO は、電圧Ｖ1 およびＶ2 の
中間電位に落着く。
【０００５】以上のようにして、基準電圧出力端に容量
負荷が接続されて、この影響を受けて出力電圧ＶO が変
動するような例としては、液晶ドライバの駆動電源にお
いて使用される基準電圧発生回路において見受けられ
る。このＬＣＤ駆動電源において使用される基準電圧発
生回路としては、特開平４ー２５５００８号公報におい
てその１例が提案されており、上記の図４に示される基
準電圧発生回路は、当該特開平４ー２５５００８号公報
による引例である。
負荷が接続されて、この影響を受けて出力電圧ＶO が変
動するような例としては、液晶ドライバの駆動電源にお
いて使用される基準電圧発生回路において見受けられ
る。このＬＣＤ駆動電源において使用される基準電圧発
生回路としては、特開平４ー２５５００８号公報におい
てその１例が提案されており、上記の図４に示される基
準電圧発生回路は、当該特開平４ー２５５００８号公報
による引例である。
【０００６】
【発明が解決しようとする課題】上述した従来の基準電
圧発生回路においては、図４に示される比較器１および
２に流れる定常電流により比較応答速度が決定される。
従って、プロセス等のばらつきにより、この定常電流自
体にもばらつきが生じる。図４において、出力端子１２
に接続される負荷に対して外部から電荷が充電される
と、時刻ｔ11において（図６参照）、出力端子１２の電
位ＶO はＶ1 の電位レベルを越えて、当該電位ＶO はＶ
1 ＋ΔＶ1 の電位になるまで上昇し続ける（時刻
ｔ12）。そして時刻ｔ12において、始めてＶO の電位が
Ｖ1 の電位以下になるように、比較器１の動作が開始さ
れてハイレベルの信号が出力され、ＮＭＯＳトランジス
タ４のゲートに印加される。これを受けて、ＮＭＯＳト
ランジスタ４はオンし、出力端子１２の電位ＶO のレベ
ルは引き下げられる。その後、電位ＶO のレベルは引き
続き下がり続けて、Ｖ1 の電位にまで低下する時刻ｔ13
においては、比較器１の出力信号のレベルはロウレベル
に転移し、ＮＭＯＳトランジスタ４のゲートに入力され
る。これにより、ＮＭＯＳトランジスタ４の動作状態は
オフ状態に移行しようとするが、比較器１の比較応答速
度が遅いために、ＶO の電位がＶ2 よりも更に低レベル
の電位に低下する時刻ｔ14において、始めて比較器２の
出力信号のレベルがロウレベルに転移してＰＭＯＳトラ
ンジスタ３のゲートに入力され、比較器２の出力信号の
レベルはロウレベルとなって、ＮＭＯＳトランジスタ４
はオフの状態となる。
圧発生回路においては、図４に示される比較器１および
２に流れる定常電流により比較応答速度が決定される。
従って、プロセス等のばらつきにより、この定常電流自
体にもばらつきが生じる。図４において、出力端子１２
に接続される負荷に対して外部から電荷が充電される
と、時刻ｔ11において（図６参照）、出力端子１２の電
位ＶO はＶ1 の電位レベルを越えて、当該電位ＶO はＶ
1 ＋ΔＶ1 の電位になるまで上昇し続ける（時刻
ｔ12）。そして時刻ｔ12において、始めてＶO の電位が
Ｖ1 の電位以下になるように、比較器１の動作が開始さ
れてハイレベルの信号が出力され、ＮＭＯＳトランジス
タ４のゲートに印加される。これを受けて、ＮＭＯＳト
ランジスタ４はオンし、出力端子１２の電位ＶO のレベ
ルは引き下げられる。その後、電位ＶO のレベルは引き
続き下がり続けて、Ｖ1 の電位にまで低下する時刻ｔ13
においては、比較器１の出力信号のレベルはロウレベル
に転移し、ＮＭＯＳトランジスタ４のゲートに入力され
る。これにより、ＮＭＯＳトランジスタ４の動作状態は
オフ状態に移行しようとするが、比較器１の比較応答速
度が遅いために、ＶO の電位がＶ2 よりも更に低レベル
の電位に低下する時刻ｔ14において、始めて比較器２の
出力信号のレベルがロウレベルに転移してＰＭＯＳトラ
ンジスタ３のゲートに入力され、比較器２の出力信号の
レベルはロウレベルとなって、ＮＭＯＳトランジスタ４
はオフの状態となる。
【０００７】そして、出力電圧ＶO は電位Ｖ2 のレベル
以下に下がった状態となり、比較器２からはロウレベル
が出力される状態に移行しようとするが、当該比較器２
の比較応答速度が遅いために、時刻ｔ15に至るまではＰ
ＭＯＳトランジスタ３はオンの状態とはならない。そし
て時刻ｔ15においては、始めて比較器２の出力信号のレ
ベルがロウレベルとして出力されて、ＰＭＯＳトランジ
スタ３がオンの状態となり、これにより出力電圧ＶO の
電位は上昇し、時刻ｔ16においてはＶ1 ＋△Ｖ1 の電位
にまで到達する。そして、時刻ｔ17においては、前述の
場合と同様にＮＭＯＳトランジスタ４のオン状態に伴な
いＶO の電位は低下する。この動作状態は、図６に示さ
れるとうりである。
以下に下がった状態となり、比較器２からはロウレベル
が出力される状態に移行しようとするが、当該比較器２
の比較応答速度が遅いために、時刻ｔ15に至るまではＰ
ＭＯＳトランジスタ３はオンの状態とはならない。そし
て時刻ｔ15においては、始めて比較器２の出力信号のレ
ベルがロウレベルとして出力されて、ＰＭＯＳトランジ
スタ３がオンの状態となり、これにより出力電圧ＶO の
電位は上昇し、時刻ｔ16においてはＶ1 ＋△Ｖ1 の電位
にまで到達する。そして、時刻ｔ17においては、前述の
場合と同様にＮＭＯＳトランジスタ４のオン状態に伴な
いＶO の電位は低下する。この動作状態は、図６に示さ
れるとうりである。
【０００８】上述のように、出力電圧ＶO の電位が一度
Ｖ1 のレベル以上の電位またはＶ2のレベル以下の電位
になると、比較器の動作電流が最適でない場合には、比
較動作遅れにより、出力電圧ＶO の電位は、図６に示さ
れるように、Ｖ1 とＶ2 の電位の間に収まらずに発振状
態となり、ＰＭＯＳトランジスタ３およびＮＭＯＳトラ
ンジスタ４がオンの状態となる時間が長くなって、消費
電流が増大するという欠点がある。
Ｖ1 のレベル以上の電位またはＶ2のレベル以下の電位
になると、比較器の動作電流が最適でない場合には、比
較動作遅れにより、出力電圧ＶO の電位は、図６に示さ
れるように、Ｖ1 とＶ2 の電位の間に収まらずに発振状
態となり、ＰＭＯＳトランジスタ３およびＮＭＯＳトラ
ンジスタ４がオンの状態となる時間が長くなって、消費
電流が増大するという欠点がある。
【０００９】また、基準電源電圧の出力が、発振により
直流電圧にリップル電圧が重畳される状態となり、液晶
ドライバの電源として用いる場合には、当該液晶画面に
「ちらつき」が生じるという欠点がある。
直流電圧にリップル電圧が重畳される状態となり、液晶
ドライバの電源として用いる場合には、当該液晶画面に
「ちらつき」が生じるという欠点がある。
【００１０】
【課題を解決するための手段】本発明の基準電圧発生回
路は、正相入力端子に第１の設定電圧が入力され、逆相
入力端子に所定の基準出力電圧が帰還入力される第１の
電圧比較手段と、正相入力端子に第２の設定電圧が入力
され、逆相入力端子に前記基準出力電圧が帰還入力され
る第２の電圧比較手段と、ソースが所定の高電位電源に
接続され、ゲートに前記第２の電圧比較手段による電圧
比較出力が入力されて、ドレインが前記基準出力電圧の
出力端子に接続されるＰＭＯＳトランジスタと、ドレイ
ンが前記ＰＭＯＳトランジスタのドレインに接続され、
ゲートに前記第１の電圧比較手段による電圧比較出力が
入力されて、ソースが所定の低電位電源に接続されるＮ
ＭＯＳトラジスタと、正相入力端子に第３の設定電圧が
入力され、逆相入力端子に前記基準出力電圧が入力され
る第３の電圧比較手段と、前記第３の電圧比較手段によ
る電圧比較出力を入力して、前記第１および第２の電圧
比較手段におけるバイアス電流を制御調整する信号を生
成して出力するバイアス電流調整手段と、を備えて構成
され、前記基準出力電圧を所望の基準電圧として出力す
ることを特徴としている。
路は、正相入力端子に第１の設定電圧が入力され、逆相
入力端子に所定の基準出力電圧が帰還入力される第１の
電圧比較手段と、正相入力端子に第２の設定電圧が入力
され、逆相入力端子に前記基準出力電圧が帰還入力され
る第２の電圧比較手段と、ソースが所定の高電位電源に
接続され、ゲートに前記第２の電圧比較手段による電圧
比較出力が入力されて、ドレインが前記基準出力電圧の
出力端子に接続されるＰＭＯＳトランジスタと、ドレイ
ンが前記ＰＭＯＳトランジスタのドレインに接続され、
ゲートに前記第１の電圧比較手段による電圧比較出力が
入力されて、ソースが所定の低電位電源に接続されるＮ
ＭＯＳトラジスタと、正相入力端子に第３の設定電圧が
入力され、逆相入力端子に前記基準出力電圧が入力され
る第３の電圧比較手段と、前記第３の電圧比較手段によ
る電圧比較出力を入力して、前記第１および第２の電圧
比較手段におけるバイアス電流を制御調整する信号を生
成して出力するバイアス電流調整手段と、を備えて構成
され、前記基準出力電圧を所望の基準電圧として出力す
ることを特徴としている。
【００１１】なお、前記第１、第２および第３の設定電
圧は、所定の直流電圧の抵抗分割により生成するように
してもよい。
圧は、所定の直流電圧の抵抗分割により生成するように
してもよい。
【００１２】また、前記バイアス電流調整手段は、前記
第３の電圧比較手段による電圧比較出力の電圧レベルを
保持するＤフリップフロップと、前記第３の電圧比較手
段による電圧比較出力およびクロック信号を入力して計
数するアップカウンタと、前記Ｄフリップフロップに保
持されているレベル信号によりセットされ、前記第３の
電圧比較手段による電圧比較出力およびクロック信号を
入力して計数するダウンカウンタと、前記アップカウン
タより出力される第１および第２のレベル信号の論理和
を出力する第１のＯＲゲートと、前記アップカウンタよ
り出力される第１および第２のレベル信号の論理積を出
力する第１のＡＮＤゲートと、前記ダウンカウンタより
出力される第１および第２のレベル信号の論理積を出力
する第２のＡＮＤゲートと、前記ダウンカウンタより出
力される第１および第２のレベル信号の論理和を出力す
る第２のＯＲゲートと、ドレインが所定の高電位電源に
接続され、ゲートに前記第１のＯＲゲートの出力信号が
入力される第１のＮＭＯＳトランジスタと、ドレインが
前記第１のＮＭＯＳトランジスタのソースに接続され、
ゲートに前記アップカウンタより出力される第２のレベ
ル信号が入力される第２のＮＭＯＳトランジスタと、ド
レインが前記第２のＮＭＯＳトランジスタのソースに接
続され、ゲートに前記第１のＡＮＤゲートの出力信号が
入力される第３のＮＭＯＳトランジスタと、ソースが前
記第３のＮＭＯＳトランジスタのソースに接続され、ゲ
ートに前記第２のＡＮＤゲートの出力信号が入力される
第１のＰＭＯＳトランジスタと、ソースが前記第１のＰ
ＭＯＳトランジスタのドレインに接続され、ゲートに前
記ダウンカウンタより出力される第２のレベル信号が入
力される第２のＰＭＯＳトランジスタと、ソースが前記
第２のＰＭＯＳトランジスタのドレインに接続され、ゲ
ートに前記第２のＯＲゲートの出力信号が入力される第
３のＰＭＯＳトランジスタと、前記第１、第２および第
３のＮＭＯＳトランジスタのドレイン・ソース間、なら
びに前記第１、第２および第３のＰＭＯＳトランジスタ
のドレイン・ソース間にそれぞれ個別に接続される電圧
分割用の抵抗と、前記第３のＰＭＯＳトランジスタのド
レインと所定の低電位電源との間に接続される電圧分割
用の抵抗と少なくとも備えて構成し、前記第３のＮＭＯ
Ｓトランジスタのソースと、前記第１のＰＭＯＳトラン
ジスタのソースとの接続点を、前記バイアス電流制御用
の信号出力端子に接続するようにしてもよい。
第３の電圧比較手段による電圧比較出力の電圧レベルを
保持するＤフリップフロップと、前記第３の電圧比較手
段による電圧比較出力およびクロック信号を入力して計
数するアップカウンタと、前記Ｄフリップフロップに保
持されているレベル信号によりセットされ、前記第３の
電圧比較手段による電圧比較出力およびクロック信号を
入力して計数するダウンカウンタと、前記アップカウン
タより出力される第１および第２のレベル信号の論理和
を出力する第１のＯＲゲートと、前記アップカウンタよ
り出力される第１および第２のレベル信号の論理積を出
力する第１のＡＮＤゲートと、前記ダウンカウンタより
出力される第１および第２のレベル信号の論理積を出力
する第２のＡＮＤゲートと、前記ダウンカウンタより出
力される第１および第２のレベル信号の論理和を出力す
る第２のＯＲゲートと、ドレインが所定の高電位電源に
接続され、ゲートに前記第１のＯＲゲートの出力信号が
入力される第１のＮＭＯＳトランジスタと、ドレインが
前記第１のＮＭＯＳトランジスタのソースに接続され、
ゲートに前記アップカウンタより出力される第２のレベ
ル信号が入力される第２のＮＭＯＳトランジスタと、ド
レインが前記第２のＮＭＯＳトランジスタのソースに接
続され、ゲートに前記第１のＡＮＤゲートの出力信号が
入力される第３のＮＭＯＳトランジスタと、ソースが前
記第３のＮＭＯＳトランジスタのソースに接続され、ゲ
ートに前記第２のＡＮＤゲートの出力信号が入力される
第１のＰＭＯＳトランジスタと、ソースが前記第１のＰ
ＭＯＳトランジスタのドレインに接続され、ゲートに前
記ダウンカウンタより出力される第２のレベル信号が入
力される第２のＰＭＯＳトランジスタと、ソースが前記
第２のＰＭＯＳトランジスタのドレインに接続され、ゲ
ートに前記第２のＯＲゲートの出力信号が入力される第
３のＰＭＯＳトランジスタと、前記第１、第２および第
３のＮＭＯＳトランジスタのドレイン・ソース間、なら
びに前記第１、第２および第３のＰＭＯＳトランジスタ
のドレイン・ソース間にそれぞれ個別に接続される電圧
分割用の抵抗と、前記第３のＰＭＯＳトランジスタのド
レインと所定の低電位電源との間に接続される電圧分割
用の抵抗と少なくとも備えて構成し、前記第３のＮＭＯ
Ｓトランジスタのソースと、前記第１のＰＭＯＳトラン
ジスタのソースとの接続点を、前記バイアス電流制御用
の信号出力端子に接続するようにしてもよい。
【００１３】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１４】図１は本発明の第１の実施形態を示すブロ
ック図である。図１に示されるように、本実施形態は、
比較器１、２および５と、比較器１および２の比較出力
に対応するＰＭＯＳトランジスタ３およびＮＭＯＳトラ
ンジスタ４と、比較器５の比較出力を受けて、比較器１
および２のバイアス電流を制御調整するバイアス電流調
整回路６とを備えて構成されており、入力端子７および
８より入力される電圧Ｖ1 およびＶ2 は、それぞれ比較
器１および２の正相入力端子に入力され、また、これら
の比較器１および２の逆相入力端子には、出力電圧Ｖ0
が帰還入力されている。そして、比較器１および２の出
力電圧は、それぞれ出力回路を形成するＮＭＯＳトラン
ジスタ４のゲートと、ＰＭＯＳトランジスタ３のゲート
に入力されている。更にまた、比較器５の正相入力端子
には入力端子９より入力される電圧Ｖ3 が入力され、逆
相入力端子には出力電圧Ｖ0 が入力されている。
ック図である。図１に示されるように、本実施形態は、
比較器１、２および５と、比較器１および２の比較出力
に対応するＰＭＯＳトランジスタ３およびＮＭＯＳトラ
ンジスタ４と、比較器５の比較出力を受けて、比較器１
および２のバイアス電流を制御調整するバイアス電流調
整回路６とを備えて構成されており、入力端子７および
８より入力される電圧Ｖ1 およびＶ2 は、それぞれ比較
器１および２の正相入力端子に入力され、また、これら
の比較器１および２の逆相入力端子には、出力電圧Ｖ0
が帰還入力されている。そして、比較器１および２の出
力電圧は、それぞれ出力回路を形成するＮＭＯＳトラン
ジスタ４のゲートと、ＰＭＯＳトランジスタ３のゲート
に入力されている。更にまた、比較器５の正相入力端子
には入力端子９より入力される電圧Ｖ3 が入力され、逆
相入力端子には出力電圧Ｖ0 が入力されている。
【００１５】また、図３は、本実施形態におけるバイア
ス電流調整回路６の１実施形態の構成を示す回路図であ
り、比較器５からの比較出力信号が入力される比較入力
端子４０に接続されるＤフリップフロップ１９、２ビッ
トアップカウンタ２０および２ビットダウンカウンタ２
１と、ＯＲゲート２２および２５と、ＡＮＤゲート２３
および２４と、電源端子４３および４４の間に直列接続
される抵抗３２〜３９と、それぞれ抵抗３２、３３およ
び３４に対して並列に接続されるＮＭＯＳトランジスタ
２６、２７および２８と、それぞれ抵抗３５、３６およ
び３７に対して並列に接続されるＰＭＯＳトランジスタ
２９、３０および３１とを備えて構成される。なお、電
源端子４３に対しては、電源端子４４に供給される電源
電圧よも高電位の電源電圧が供給されており、クロック
入力端子４１からは、２ビットアップカウンタ２０およ
び２ビットダウンカウンタ２１に対してカウントタイミ
ング用の制御クロックが供給されて、当該クロック周期
は、図１における比較器５の応答速度と略々等しい値に
設定されている。また、セット端子４２には、Ｄフリッ
プフロップ１９および２ビットダウンカウンタ２１に対
するセット信号が供給される。
ス電流調整回路６の１実施形態の構成を示す回路図であ
り、比較器５からの比較出力信号が入力される比較入力
端子４０に接続されるＤフリップフロップ１９、２ビッ
トアップカウンタ２０および２ビットダウンカウンタ２
１と、ＯＲゲート２２および２５と、ＡＮＤゲート２３
および２４と、電源端子４３および４４の間に直列接続
される抵抗３２〜３９と、それぞれ抵抗３２、３３およ
び３４に対して並列に接続されるＮＭＯＳトランジスタ
２６、２７および２８と、それぞれ抵抗３５、３６およ
び３７に対して並列に接続されるＰＭＯＳトランジスタ
２９、３０および３１とを備えて構成される。なお、電
源端子４３に対しては、電源端子４４に供給される電源
電圧よも高電位の電源電圧が供給されており、クロック
入力端子４１からは、２ビットアップカウンタ２０およ
び２ビットダウンカウンタ２１に対してカウントタイミ
ング用の制御クロックが供給されて、当該クロック周期
は、図１における比較器５の応答速度と略々等しい値に
設定されている。また、セット端子４２には、Ｄフリッ
プフロップ１９および２ビットダウンカウンタ２１に対
するセット信号が供給される。
【００１６】次に、図１を参照して、本実施形態の動作
について説明する。なお、本実施形態において、出力電
圧ＶO が発振状態とならない場合の動作については、前
述の従来例の場合と同様であるので、以下の動作説明に
おいては、基準電圧発生回路の出力が発振する場合につ
いての動作について説明するものとする。
について説明する。なお、本実施形態において、出力電
圧ＶO が発振状態とならない場合の動作については、前
述の従来例の場合と同様であるので、以下の動作説明に
おいては、基準電圧発生回路の出力が発振する場合につ
いての動作について説明するものとする。
【００１７】図１において、基準電圧発生回路の出力が
発振する状態においては、出力電圧ＶO は、入力端子７
より入力される電圧Ｖ1 の電位レベルよりも高い電位、
または入力端子８より入力される電圧Ｖ2 の電位レベル
よりも低い電位となるために、比較器５の正相入力端子
には、電圧Ｖ1 の電位レベルよりも高い電位、または電
圧Ｖ2 の電位レベルよりも低い電位の何れかの電位が、
電圧Ｖ3 として入力端子９より供給される。なお、ここ
においては、説明の都合上、電圧Ｖ3 の電位は、電圧Ｖ
1 よりも高い電位の電圧であるものとする。出力端子１
２における出力電圧ＶO が発振して、当該出力電圧ＶO
の電位レベルが電圧Ｖ1 の電位レベルを越え、更に電圧
Ｖ3 の電位レベルをも越える状態においては、比較器５
からは比較出力としてハイレベルの信号が出力され、バ
イアス電流調整回路６に入力される。バイアス電流調整
回路６においては、当該ハイレベル信号の入力を受け
て、比較器１および２に対するバイアス電流制御信号が
生成されて出力され、それぞれの比較器に入力される。
比較器１および２においては、このバイアス電流制御信
号により制御されて、それぞれにおけるバイアス電流が
増大され、これにより、これらの比較器１および２にお
ける比較動作速度が向上されることにより、当該基準電
圧発生回路における発振条件が回避される動作状態とな
り、出力端子１２における発振動作が抑制される。
発振する状態においては、出力電圧ＶO は、入力端子７
より入力される電圧Ｖ1 の電位レベルよりも高い電位、
または入力端子８より入力される電圧Ｖ2 の電位レベル
よりも低い電位となるために、比較器５の正相入力端子
には、電圧Ｖ1 の電位レベルよりも高い電位、または電
圧Ｖ2 の電位レベルよりも低い電位の何れかの電位が、
電圧Ｖ3 として入力端子９より供給される。なお、ここ
においては、説明の都合上、電圧Ｖ3 の電位は、電圧Ｖ
1 よりも高い電位の電圧であるものとする。出力端子１
２における出力電圧ＶO が発振して、当該出力電圧ＶO
の電位レベルが電圧Ｖ1 の電位レベルを越え、更に電圧
Ｖ3 の電位レベルをも越える状態においては、比較器５
からは比較出力としてハイレベルの信号が出力され、バ
イアス電流調整回路６に入力される。バイアス電流調整
回路６においては、当該ハイレベル信号の入力を受け
て、比較器１および２に対するバイアス電流制御信号が
生成されて出力され、それぞれの比較器に入力される。
比較器１および２においては、このバイアス電流制御信
号により制御されて、それぞれにおけるバイアス電流が
増大され、これにより、これらの比較器１および２にお
ける比較動作速度が向上されることにより、当該基準電
圧発生回路における発振条件が回避される動作状態とな
り、出力端子１２における発振動作が抑制される。
【００１８】次に、図３を参照して、バイアス電流調整
回路６より、比較器１および２に供給されるバイアス電
流の調整方法について説明する。図３において、比較器
５より比較入力端子４０に対してハイレベルの比較出力
信号が入力されると、２ビットアップカウンタ２０にお
いてはカウントアップが行われ、その出力端Ａおよび出
力端Ｂからは、それぞれハイレベルの信号およびロウレ
ベル信号が出力されて、対応するＯＲゲート２２および
ＡＮＤゲート２３に入力される。これにより、ＯＲゲー
ト２２からはハイレベルの信号が出力されてＮＭＯＳト
ランジスタ２６のゲートに入力され、ＡＮＤゲート２３
からはロウレベルの信号が出力されてＮＭＯＳトランジ
スタ２７のゲートに入力される。この状態においては、
ＮＭＯＳトランジスタ２６のゲートに対してのみハイレ
ベルの信号が入力され、他のＮＭＯＳトランジスタ２７
および２８のゲートにはロウレベルの信号が入力され
る。従って、ＮＭＯＳトランジスタ２６のみがオン状態
となり、抵抗３２は短絡される。他方、比較器５より比
較入力端子４０に対してハイレベルの比較出力信号が入
力されると、２ビットダウンカウンタ２１においてはカ
ウントダウンが行われることはなく、その出力端Ａおよ
び出力端Ｂからは、共にハイレベルの信号が出力され
て、対応するＡＮＤゲート２４およびＯＲゲート２５に
入力される。これにより、ＰＭＯＳトランジスタ２９、
３０および３１のゲートには、それぞれハイレベルの信
号が入力され、これらのＰＭＯＳトランジスタは全てオ
フの状態となる。この結果、制御出力端子４５より出力
されるバイアス電流制御信号の電位レベルは上昇する。
このバイアス電流制御信号は、比較器１および２に含ま
れるＮＭＯＳトランジスタ（図示されない）のゲートに
入力される。比較器１および２においては、当該ＮＭＯ
Ｓトランジスタのゲート入力電圧のアップに伴ない、こ
れらのＮＭＯＳトランジスタの電流が増える状態とな
り、バイアス電流が増大して、これにより、比較器１お
よび２における比較応答速度が向上されて、出力端子１
２における発振状態が抑制される。この発振抑制によ
り、比較器５よりロウレベルの比較出力信号が出力さ
れ、比較入力端子４０に入力される状態においては、Ｎ
ＭＯＳトランジスタ２６のゲートに対してはハイレベル
の信号が入力され、依然としてオンの状態のままに保持
される。また、上記の比較器１および２に含まれるＮＭ
ＯＳトランジスタにおける電流増に対応して発振状態が
抑制されず、再度比較器５よりハイレベルの比較出力信
号が入力される場合には、再度２ビットアップカウンタ
２０においてカウントアップが行われて、これによりＮ
ＭＯＳトランジスタ２６および２７は共にオンの状態と
なり、制御出力端子４５より出力されるバイアス電流制
御信号の電位レベルは更にアップされて比較器１および
２に入力され、これらの比較器におけるバイアス電流が
増大されることにより、出力端子１２における発振は抑
制される。
回路６より、比較器１および２に供給されるバイアス電
流の調整方法について説明する。図３において、比較器
５より比較入力端子４０に対してハイレベルの比較出力
信号が入力されると、２ビットアップカウンタ２０にお
いてはカウントアップが行われ、その出力端Ａおよび出
力端Ｂからは、それぞれハイレベルの信号およびロウレ
ベル信号が出力されて、対応するＯＲゲート２２および
ＡＮＤゲート２３に入力される。これにより、ＯＲゲー
ト２２からはハイレベルの信号が出力されてＮＭＯＳト
ランジスタ２６のゲートに入力され、ＡＮＤゲート２３
からはロウレベルの信号が出力されてＮＭＯＳトランジ
スタ２７のゲートに入力される。この状態においては、
ＮＭＯＳトランジスタ２６のゲートに対してのみハイレ
ベルの信号が入力され、他のＮＭＯＳトランジスタ２７
および２８のゲートにはロウレベルの信号が入力され
る。従って、ＮＭＯＳトランジスタ２６のみがオン状態
となり、抵抗３２は短絡される。他方、比較器５より比
較入力端子４０に対してハイレベルの比較出力信号が入
力されると、２ビットダウンカウンタ２１においてはカ
ウントダウンが行われることはなく、その出力端Ａおよ
び出力端Ｂからは、共にハイレベルの信号が出力され
て、対応するＡＮＤゲート２４およびＯＲゲート２５に
入力される。これにより、ＰＭＯＳトランジスタ２９、
３０および３１のゲートには、それぞれハイレベルの信
号が入力され、これらのＰＭＯＳトランジスタは全てオ
フの状態となる。この結果、制御出力端子４５より出力
されるバイアス電流制御信号の電位レベルは上昇する。
このバイアス電流制御信号は、比較器１および２に含ま
れるＮＭＯＳトランジスタ（図示されない）のゲートに
入力される。比較器１および２においては、当該ＮＭＯ
Ｓトランジスタのゲート入力電圧のアップに伴ない、こ
れらのＮＭＯＳトランジスタの電流が増える状態とな
り、バイアス電流が増大して、これにより、比較器１お
よび２における比較応答速度が向上されて、出力端子１
２における発振状態が抑制される。この発振抑制によ
り、比較器５よりロウレベルの比較出力信号が出力さ
れ、比較入力端子４０に入力される状態においては、Ｎ
ＭＯＳトランジスタ２６のゲートに対してはハイレベル
の信号が入力され、依然としてオンの状態のままに保持
される。また、上記の比較器１および２に含まれるＮＭ
ＯＳトランジスタにおける電流増に対応して発振状態が
抑制されず、再度比較器５よりハイレベルの比較出力信
号が入力される場合には、再度２ビットアップカウンタ
２０においてカウントアップが行われて、これによりＮ
ＭＯＳトランジスタ２６および２７は共にオンの状態と
なり、制御出力端子４５より出力されるバイアス電流制
御信号の電位レベルは更にアップされて比較器１および
２に入力され、これらの比較器におけるバイアス電流が
増大されることにより、出力端子１２における発振は抑
制される。
【００１９】次に、比較器５が発振状態にない場合に、
比較器１および２におけるバイアス電流が抑制されるこ
とにより、消費電流が最適化される動作について説明す
る。まず、比較器５よりロウレベルの比較出力信号が出
力されて、バイアス電流調整回路６の比較入力端子４０
に入力されると、２ビットアップカウンタ２０において
はカウントアップが行われず、当該２ビットアップカウ
ンタ２０の出力端ＡおよびＢからはロウレベルの信号が
出力されて、ＮＯＲゲート２２およびＡＮＤゲート２３
に入力され、これにより、ＮＭＯＳトランジスタ２６、
２７および２８は全てオフ状態となる。一方において、
２ビットダウンカウンタ２１においては、比較器５より
ロウレベルの比較出力信号の入力に対応してカウントダ
ウンが行われ、当該２ビットダウンカウンタ２１の出力
端Ａからはロウレベルの信号が出力され、出力端Ｂから
はハイレベルの信号が出力されて、それぞれＡＮＤゲー
ト２４およびＮＯＲゲート２５に入力される。これによ
り、ＰＭＯＳトランジスタ２９のみがオン状態となり、
他のＰＭＯＳトランジスタ３０および３１はオフ状態と
なる。このようなＮＭＯＳトランジスタ２６〜２８およ
びＰＭＯＳトランジスタ２９〜３１の動作状態により、
制御出力端子４５における電位は下降状態となり、この
バイアス電流制御信号の入力を受けて、比較器１および
２において流れるバイアス電流が減少する状態となり、
その電流値が抑制される。
比較器１および２におけるバイアス電流が抑制されるこ
とにより、消費電流が最適化される動作について説明す
る。まず、比較器５よりロウレベルの比較出力信号が出
力されて、バイアス電流調整回路６の比較入力端子４０
に入力されると、２ビットアップカウンタ２０において
はカウントアップが行われず、当該２ビットアップカウ
ンタ２０の出力端ＡおよびＢからはロウレベルの信号が
出力されて、ＮＯＲゲート２２およびＡＮＤゲート２３
に入力され、これにより、ＮＭＯＳトランジスタ２６、
２７および２８は全てオフ状態となる。一方において、
２ビットダウンカウンタ２１においては、比較器５より
ロウレベルの比較出力信号の入力に対応してカウントダ
ウンが行われ、当該２ビットダウンカウンタ２１の出力
端Ａからはロウレベルの信号が出力され、出力端Ｂから
はハイレベルの信号が出力されて、それぞれＡＮＤゲー
ト２４およびＮＯＲゲート２５に入力される。これによ
り、ＰＭＯＳトランジスタ２９のみがオン状態となり、
他のＰＭＯＳトランジスタ３０および３１はオフ状態と
なる。このようなＮＭＯＳトランジスタ２６〜２８およ
びＰＭＯＳトランジスタ２９〜３１の動作状態により、
制御出力端子４５における電位は下降状態となり、この
バイアス電流制御信号の入力を受けて、比較器１および
２において流れるバイアス電流が減少する状態となり、
その電流値が抑制される。
【００２０】このように、バイアス電流を減少させてゆ
くと、比較器１および２による比較出力に対応して、発
振状態となる比較器５の比較出力信号が再度ハイレベル
の信号として出力されて、バイアス電流調整回路６の比
較入力端子４０に入力される。その際には、２ビットダ
ウンカウンタ２１のセット端子４２に対してＤフリップ
フロップ１９によりラッチされたハイレベルの信号が入
力されて、当該２ビットダウンカウンタ２１の出力は保
持される状態となり、次のロウレベルの比較入力信号が
比較器５より入力されてもカウントダウンが行われるこ
とはない。一方、２ビットアップカウンタ２０において
は、ハイレベルの比較出力信号の入力を受けてカウンタ
アップが行われ、上述したように、バイアス電流調整回
路６の制御出力端子４５の電位は上昇する状態となり、
このバイアス電流制御信号のレベル上昇により、比較器
５の出力端における発振状態は停止される。
くと、比較器１および２による比較出力に対応して、発
振状態となる比較器５の比較出力信号が再度ハイレベル
の信号として出力されて、バイアス電流調整回路６の比
較入力端子４０に入力される。その際には、２ビットダ
ウンカウンタ２１のセット端子４２に対してＤフリップ
フロップ１９によりラッチされたハイレベルの信号が入
力されて、当該２ビットダウンカウンタ２１の出力は保
持される状態となり、次のロウレベルの比較入力信号が
比較器５より入力されてもカウントダウンが行われるこ
とはない。一方、２ビットアップカウンタ２０において
は、ハイレベルの比較出力信号の入力を受けてカウンタ
アップが行われ、上述したように、バイアス電流調整回
路６の制御出力端子４５の電位は上昇する状態となり、
このバイアス電流制御信号のレベル上昇により、比較器
５の出力端における発振状態は停止される。
【００２１】次に、本発明の第２の実施形態について説
明する。図２は、当該第２の実施形態の構成を示すブロ
ック図である。図２に示されるように、本実施形態は、
比較器１、２および５と、比較器１および２の比較出力
に対応するＰＭＯＳトランジスタ３およびＮＭＯＳトラ
ンジスタ４と、比較器５の比較出力を受けて、比較器１
および２のバイアス電流を制御調整するバイアス電流調
整回路６と、比較器１、２および５の正相入力端子の電
位を設定するための抵抗１３、１４、１５および１６と
を備えて構成されており、電源端子１７および１８に供
給される電源電圧を分圧して生成される電圧Ｖ1 および
Ｖ2 は、それぞれ比較器１および２の正相入力端子に入
力されている。そして第１の実施形態の場合と同様に、
これらの比較器１および２の逆相入力端子には、出力電
圧Ｖ0 が帰還入力されており、比較器１および２の出力
電圧は、それぞれ出力回路を形成するＮＭＯＳトランジ
スタ４のゲートと、ＰＭＯＳトランジスタ３のゲートに
入力されている。更にまた、比較器５の正相入力端子に
は分圧された電圧Ｖ3 が入力され、逆相入力端子には出
力電圧Ｖ0 が入力されている。また、バイアス電流調整
回路の内部構成および機能は前述の第１の実施形態の場
合と同様である。
明する。図２は、当該第２の実施形態の構成を示すブロ
ック図である。図２に示されるように、本実施形態は、
比較器１、２および５と、比較器１および２の比較出力
に対応するＰＭＯＳトランジスタ３およびＮＭＯＳトラ
ンジスタ４と、比較器５の比較出力を受けて、比較器１
および２のバイアス電流を制御調整するバイアス電流調
整回路６と、比較器１、２および５の正相入力端子の電
位を設定するための抵抗１３、１４、１５および１６と
を備えて構成されており、電源端子１７および１８に供
給される電源電圧を分圧して生成される電圧Ｖ1 および
Ｖ2 は、それぞれ比較器１および２の正相入力端子に入
力されている。そして第１の実施形態の場合と同様に、
これらの比較器１および２の逆相入力端子には、出力電
圧Ｖ0 が帰還入力されており、比較器１および２の出力
電圧は、それぞれ出力回路を形成するＮＭＯＳトランジ
スタ４のゲートと、ＰＭＯＳトランジスタ３のゲートに
入力されている。更にまた、比較器５の正相入力端子に
は分圧された電圧Ｖ3 が入力され、逆相入力端子には出
力電圧Ｖ0 が入力されている。また、バイアス電流調整
回路の内部構成および機能は前述の第１の実施形態の場
合と同様である。
【００２２】即ち、第１の実施形態と異なる点は、比較
器１、２および５の正相入力端子に対する入力電圧
Ｖ1 、Ｖ2 およびＶ3 の設定方法の差異にあり、それ以
外の動作内容については、第１の実施形態の場合と全く
同様である。なお、本実施形態の動作の説明について
は、第１の実施形態と重複するために省略する。
器１、２および５の正相入力端子に対する入力電圧
Ｖ1 、Ｖ2 およびＶ3 の設定方法の差異にあり、それ以
外の動作内容については、第１の実施形態の場合と全く
同様である。なお、本実施形態の動作の説明について
は、第１の実施形態と重複するために省略する。
【００２３】
【発明の効果】以上説明したように、本発明は、所定の
設定電圧のレベルと基準出力電圧のレベルとを比較する
レベル比較手段と、当該比較手段の比較出力を入力とす
るバイアス電流調整手段とを付加し、前記基準出力電圧
の帰還入力と所定の設定電圧とを比較する第１および第
２のレベル比較手段におけるバイアス電流を制御調整す
ることにより、基準電圧出力端子における発振状態を有
効に停止させることができるとともに、前記第１および
第２のレベル比較手段におけるバイアス電流を定常的に
最適化することが可能となり、消費電流を抑制すること
ができるという効果がある。
設定電圧のレベルと基準出力電圧のレベルとを比較する
レベル比較手段と、当該比較手段の比較出力を入力とす
るバイアス電流調整手段とを付加し、前記基準出力電圧
の帰還入力と所定の設定電圧とを比較する第１および第
２のレベル比較手段におけるバイアス電流を制御調整す
ることにより、基準電圧出力端子における発振状態を有
効に停止させることができるとともに、前記第１および
第２のレベル比較手段におけるバイアス電流を定常的に
最適化することが可能となり、消費電流を抑制すること
ができるという効果がある。
【図１】本発明の第１の実施形態を示す構成図である。
【図２】本発明の第２の実施形態を示す構成図である。
【図３】第１および第２の実施形態におけるバイアス電
流調整回路を示す構成図である。
流調整回路を示す構成図である。
【図４】従来例を示す構成図である。
【図５】従来例の動作状態を示す特性図（１）である。
【図６】従来例の動作状態を示す特性図（２）である。
１、２、５ 比較器 ３、２９〜３１ ＰＭＯＳトランジスタ ４、２６〜２８ ＮＭＯＳトランジスタ ６ バイアス電流調整回路 ７〜９ 入力端子 １０、１１、１７、１８、４３、４４ 電源端子 １２ 出力端子 １３〜１６、３２〜３９ 抵抗 １９ Ｄフリップフロップ ２０ ２ビットアップカウンタ ２１ ２ビットダウンカウンタ ２２、２５ ＯＲゲート ２３、２４ ＡＮＤゲート ４０ 比較入力端子 ４１ クロック入力端子 ４２ セット端子 ４５ 制御出力端子
Claims (3)
- 【請求項１】 正相入力端子に第１の設定電圧が入力さ
れ、逆相入力端子に所定の基準出力電圧が帰還入力され
る第１の電圧比較手段と、 正相入力端子に第２の設定電圧が入力され、逆相入力端
子に前記基準出力電圧が帰還入力される第２の電圧比較
手段と、 ソースが所定の高電位電源に接続され、ゲートに前記第
２の電圧比較手段による電圧比較出力が入力されて、ド
レインが前記基準出力電圧の出力端子に接続されるＰＭ
ＯＳトランジスタと、 ドレインが前記ＰＭＯＳトランジスタのドレインに接続
され、ゲートに前記第１の電圧比較手段による電圧比較
出力が入力されて、ソースが所定の低電位電源に接続さ
れるＮＭＯＳトラジスタと、 正相入力端子に第３の設定電圧が入力され、逆相入力端
子に前記基準出力電圧が入力される第３の電圧比較手段
と、 前記第３の電圧比較手段による電圧比較出力を入力し
て、前記第１および第２の電圧比較手段におけるバイア
ス電流を制御調整する信号を生成して出力するバイアス
電流調整手段と、 を備えて構成され、前記基準出力電圧を所望の基準電圧
として出力することを特徴とする基準電圧発生回路。 - 【請求項２】 前記第１、第２および第３の設定電圧
を、所定の直流電圧の抵抗分割により生成することを特
徴とする請求項１記載の基準電圧発生回路。 - 【請求項３】 前記バイアス電流調整手段が、前記第３
の電圧比較手段による電圧比較出力の電圧レベルを保持
するＤフリップフロップと、 前記第３の電圧比較手段による電圧比較出力およびクロ
ック信号を入力して計数するアップカウンタと、 前記Ｄフリップフロップに保持されているレベル信号に
よりセットされ、前記第３の電圧比較手段による電圧比
較出力およびクロック信号を入力して計数するダウンカ
ウンタと、 前記アップカウンタより出力される第１および第２のレ
ベル信号の論理和を出力する第１のＯＲゲートと、 前記アップカウンタより出力される第１および第２のレ
ベル信号の論理積を出力する第１のＡＮＤゲートと、 前記ダウンカウンタより出力される第１および第２のレ
ベル信号の論理積を出 力する第２のＡＮＤゲートと、前記ダウンカウンタより
出力される第１および第２のレベル信号の論理和を出力
する第２のＯＲゲートと、 ドレインが所定の高電位電源に接続され、ゲートに前記
第１のＯＲゲートの出力信号が入力される第１のＮＭＯ
Ｓトランジスタと、 ドレインが前記第１のＮＭＯＳトランジスタのソースに
接続され、ゲートに前記アップカウンタより出力される
第２のレベル信号が入力される第２のＮＭＯＳトランジ
スタと、 ドレインが前記第２のＮＭＯＳトランジスタのソースに
接続され、ゲートに前記第１のＡＮＤゲートの出力信号
が入力される第３のＮＭＯＳトランジスタと、 ソースが前記第３のＮＭＯＳトランジスタのソースに接
続され、ゲートに前記第２のＡＮＤゲートの出力信号が
入力される第１のＰＭＯＳトランジスタと、ソースが前
記第１のＰＭＯＳトランジスタのドレインに接続され、
ゲートに前記ダウンカウンタより出力される第２のレベ
ル信号が入力される第２のＰＭＯＳトランジスタと、 ソースが前記第２のＰＭＯＳトランジスタのドレインに
接続され、ゲートに前記第２のＯＲゲートの出力信号が
入力される第３のＰＭＯＳトランジスタと、 前記第１、第２および第３のＮＭＯＳトランジスタのド
レイン・ソース間、ならびに前記第１、第２および第３
のＰＭＯＳトランジスタのドレイン・ソース間にそれぞ
れ個別に接続される電圧分割用の抵抗と、 前記第３のＰＭＯＳトランジスタのドレインと所定の低
電位電源との間に接続される電圧分割用の抵抗と、 を少なくとも備えて構成され、前記第３のＮＭＯＳトラ
ンジスタのソースと、前記第１のＰＭＯＳトランジスタ
のソースとの接続点が、前記バイアス電流制御用の信号
出力端子に接続される請求項１および２記載の基準電圧
発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8014060A JP2897706B2 (ja) | 1996-01-30 | 1996-01-30 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8014060A JP2897706B2 (ja) | 1996-01-30 | 1996-01-30 | 基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09212247A JPH09212247A (ja) | 1997-08-15 |
| JP2897706B2 true JP2897706B2 (ja) | 1999-05-31 |
Family
ID=11850553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8014060A Expired - Fee Related JP2897706B2 (ja) | 1996-01-30 | 1996-01-30 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2897706B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3710703B2 (ja) * | 2000-11-22 | 2005-10-26 | 松下電器産業株式会社 | 半導体集積回路 |
| KR100688539B1 (ko) | 2005-03-23 | 2007-03-02 | 삼성전자주식회사 | 내부전압 발생기 |
| JP4724486B2 (ja) * | 2005-07-29 | 2011-07-13 | Ｏｋｉセミコンダクタ株式会社 | 駆動用電源回路 |
| JP6975689B2 (ja) * | 2018-06-28 | 2021-12-01 | ニチコン株式会社 | スイッチング電源装置 |
-
1996
- 1996-01-30 JP JP8014060A patent/JP2897706B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH09212247A (ja) | 1997-08-15 |
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